KR102241848B1 - Power supply device and Organic light emitting display apparatus comprising the power supply device - Google Patents

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Abstract

다양한 실시예들에 따른 전원 공급 장치 및 유기 발광 표시 장치가 개시된다.
본 발명의 일 실시예에 따른 전원 공급 장치는, 전원전압이 입력되는 전원 입력선에 연결된 전원 출력선의 출력전압으로부터 피드백 전압을 검출하는 피드백 제어부; 상기 피드백 전압을 기초로 상기 전원전압의 레벨 변화를 검출하는 전압 제어부; 및 상기 레벨 변화 검출 결과에 따라 상기 전원전압을 가변하는 전압 생성부;를 포함한다. A power supply device and an organic light emitting display device according to various embodiments are disclosed.
A power supply device according to an embodiment of the present invention includes: a feedback controller configured to detect a feedback voltage from an output voltage of a power output line connected to a power input line to which a power voltage is input; A voltage controller configured to detect a level change of the power supply voltage based on the feedback voltage; And a voltage generator for varying the power voltage according to the detection result of the level change.

Description

전원 공급 장치 및 이를 포함하는 유기발광 표시장치{Power supply device and Organic light emitting display apparatus comprising the power supply device}A power supply device and an organic light emitting display apparatus comprising the same

본 발명의 실시예들은 전원 공급 장치 및 유기 발광 표시 장치에 관한 것이다.Embodiments of the present invention relate to a power supply device and an organic light-emitting display device.

유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드를 이용하여 영상을 표시하며, 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되는 장점이 있다.The organic light-emitting display device displays an image using an organic light-emitting diode that generates light by recombination of electrons and holes, and has an advantage of having a fast response speed and driving with low power consumption.

유기 발광 표시 장치는 복수의 주사선, 복수의 데이터 및 복수의 전원선과 상기 라인들에 연결되고 매트릭스 형태로 배열되는 복수의 화소들을 포함한다. 아날로그 구동 방식으로 동작하는 유기 발광 표시 장치의 화소들은 입력되는 전압 또는 전류 데이터의 크기에 따라 밝기가 조절됨에 따라 계조를 표현하며, 디지털 구동 방식으로 동작하는 유기 발광 표시 장치의 화소들은 동일한 밝기로 발광하지만 상이한 발광 시간을 가짐으로써 계조를 표현한다. The organic light emitting diode display includes a plurality of scan lines, a plurality of data, a plurality of power lines, and a plurality of pixels connected to the lines and arranged in a matrix form. Pixels of an organic light emitting diode display operating in an analog driving method express grayscale as the brightness is adjusted according to the size of input voltage or current data, and pixels of an organic light emitting display device operating in a digital driving method emit light with the same brightness However, gray levels are expressed by having different emission times.

상기 전원선들에 흐르는 상대적으로 큰 크기의 전류와 상기 전원선들의 저항 성분으로 인하여, 전원선들에 전압 강하(또는 IR Drop)가 발생하여, 화소들의 위치 및/또는 하나의 프레임 내에서 시간이 경과함에 따라 상이한 전압 레벨의 전원전압이 화소들에 인가되며, 화소들은 상이한 전압 레벨로 인한 휘도 편차로 원하는 밝기로 발광할 수 없다. Due to the relatively large current flowing through the power lines and the resistance component of the power lines, a voltage drop (or IR Drop) occurs in the power lines, and the position of the pixels and/or time passes within one frame. Accordingly, a power supply voltage of a different voltage level is applied to the pixels, and the pixels cannot emit light at a desired brightness due to luminance deviation due to the different voltage levels.

본 발명의 실시예들은 전원 전압선의 전압 강하로 인한 휘도 편차가 감소된 유기 발광 표시 장치를 제공하는 것이다.Embodiments of the present invention provide an organic light-emitting display device in which a luminance deviation due to a voltage drop of a power supply voltage line is reduced.

본 발명의 일 실시예에 따른 전원 공급 장치는, 전원전압이 입력되는 전원 입력선에 연결된 전원 출력선의 출력전압으로부터 피드백 전압을 검출하는 피드백 제어부; 상기 피드백 전압을 기초로 상기 전원전압의 레벨 변화를 검출하는 전압 제어부; 및 상기 레벨 변화 검출 결과에 따라 상기 전원전압을 가변하는 전압 생성부;를 포함한다. A power supply device according to an embodiment of the present invention includes: a feedback controller for detecting a feedback voltage from an output voltage of a power output line connected to a power input line to which a power voltage is input; A voltage controller configured to detect a level change of the power supply voltage based on the feedback voltage; And a voltage generator for varying the power voltage according to the detection result of the level change.

상기 전원 출력선은 제1 전원전압이 입력되는 제1 전원 입력선에 연결되어 패널의 화소에 상기 제1 전원전압을 출력하는 제1 전원 출력선, 및 상기 제1 전원전압보다 낮은 레벨의 제2 전원 입력이 입력되는 제2 전원 입력선에 연결되어 상기 화소에 상기 제2 전원전압을 출력하는 제2 전원 출력선 중 적어도 하나일 수 있다.The power output line is a first power output line connected to a first power input line to which a first power voltage is input to output the first power voltage to a pixel of the panel, and a second power output line having a lower level than the first power voltage. It may be at least one of second power output lines connected to a second power input line to which a power input is input and outputting the second power voltage to the pixel.

상기 피드백 전압은 상기 제1 전원 출력선의 제1 출력전압과 제1 노드 사이의 제1 저항 및 상기 제1 전원전압과 상기 제1 노드 사이의 제2 저항의 저항값에 따라 결정될 수 있다. The feedback voltage may be determined according to a first output voltage of the first power output line and a first resistance between a first node and a resistance value of a second resistance between the first power voltage and the first node.

상기 전압 제어부는, 상기 제1 노드의 상기 피드백 전압과 기준 전압의 대소 차이에 따라 상기 제1 전원전압의 가변 여부를 결정할 수 있다. The voltage controller may determine whether to vary the first power voltage according to a difference between the feedback voltage and the reference voltage of the first node.

상기 전압 생성부는, 상기 피드백 전압이 상기 기준 전압보다 크면 상기 제1 전원전압을 하강시키고, 상기 피드백 전압이 상기 기준 전압보다 작으면 상기 제1 전원전압을 상승시킬 수 있다.The voltage generator may decrease the first power voltage when the feedback voltage is greater than the reference voltage, and increase the first power voltage when the feedback voltage is less than the reference voltage.

상기 피드백 제어부는, 상기 제2 전원 출력선의 제2 출력전압으로부터 상기 피드백 전압을 검출할 수 있다. The feedback control unit may detect the feedback voltage from a second output voltage of the second power output line.

상기 전압 제어부는, 상기 피드백 전압을 반전 증폭한 반전 전압을 출력하는 증폭기; 및 상기 반전 전압과 상기 제2 전원전압 사이에 연결된 커패시터;를 포함할 수 있다.The voltage controller may include an amplifier configured to output an inverted voltage obtained by inverting and amplifying the feedback voltage; And a capacitor connected between the inversion voltage and the second power voltage.

상기 전압 생성부는, 접지 전원일 수 있다. The voltage generator may be a ground power source.

상기 전압 제어부는, 상기 피드백 전압을 반전 증폭한 반전 전압을 출력하는 증폭기;를 포함할 수 있다. The voltage controller may include an amplifier that outputs an inverted voltage obtained by inverting and amplifying the feedback voltage.

상기 전압 생성부는, 상기 반전 전압에 대응하는 상기 제1 전원전압의 변화량 데이터를 기초로, 상기 제1 전원전압을 가변할 수 있다.The voltage generator may vary the first power voltage based on change amount data of the first power voltage corresponding to the inversion voltage.

본 발명의 일 실시예에 따른 유기발광 표시장치는, 복수의 화소들, 전원전압이 입력되는 전원 입력선 및 상기 전원 입력선에 연결된 전원 출력선을 포함하는 패널; 및 상기 전원 출력선의 출력전압으로부터 피드백 전압을 검출하고, 상기 피드백 전압을 기초로 상기 전원전압의 레벨 변화를 검출하고, 상기 레벨 변화 검출 결과에 따라 상기 전원전압을 가변하는 전원 공급부;를 포함한다. An organic light emitting display device according to an embodiment of the present invention includes a panel including a plurality of pixels, a power input line to which a power voltage is input, and a power output line connected to the power input line; And a power supply unit detecting a feedback voltage from an output voltage of the power output line, detecting a level change of the power voltage based on the feedback voltage, and varying the power voltage according to a result of detecting the level change.

상기 전원 출력선은, 제1 전원전압이 입력되는 제1 전원 입력선에 연결되어 패널의 화소에 상기 제1 전원전압을 출력하는 제1 전원 출력선, 및 상기 제1 전원전압보다 낮은 레벨의 제2 전원 입력이 입력되는 제2 전원 입력선에 연결되어 상기 화소에 상기 제2 전원전압을 출력하는 제2 전원 출력선 중 적어도 하나일 수 있다.The power output line includes a first power output line connected to a first power input line to which a first power voltage is input to output the first power voltage to a pixel of the panel, and a first power output line having a lower level than the first power voltage. 2 It may be at least one of second power output lines connected to a second power input line to which a power input is input to output the second power voltage to the pixel.

상기 전원 공급부는, 상기 제1 전원 출력선의 제1 출력전압이 인가되는 제1 노드와 상기 피드백 전압이 출력되는 상기 제1 전원전압의 분압 노드 사이에 연결된 제1 저항; 상기 제1 전원전압과 상기 분압 노드 사이에 연결된 제2 저항; 상기 분압 노드와 접지 사이에 연결된 제3 저항; 및 상기 피드백 전압과 기준 전압을 비교하는 증폭기;를 포함할 수 있다.The power supply unit may include: a first resistor connected between a first node to which a first output voltage of the first power output line is applied and a voltage divider node of the first power voltage to which the feedback voltage is output; A second resistor connected between the first power voltage and the divided node; A third resistor connected between the voltage divider node and a ground; And an amplifier comparing the feedback voltage and a reference voltage.

상기 전원 공급부는, 상기 피드백 전압이 상기 기준 전압보다 작으면 상기 제1 전원전압을 상승시키고, 상기 피드백 전압이 상기 기준 전압보다 크면 상기 제1 전원전압을 하강시킬 수 있다.The power supply unit may increase the first power voltage when the feedback voltage is less than the reference voltage, and may decrease the first power voltage when the feedback voltage is greater than the reference voltage.

상기 피드백 전압은 상기 제1저항 및 상기 제2저항의 저항값에 따라 결정될 수 있다. The feedback voltage may be determined according to resistance values of the first resistance and the second resistance.

상기 전압 공급부는, 상기 제2 전원 출력선의 피드백 전압을 반전 증폭한 반전 전압을 출력하는 증폭기; 및 상기 반전 전압과 상기 제2 전원전압 사이에 연결된 제2 커패시터;를 포함할 수 있다.The voltage supply unit may include an amplifier configured to output an inverted voltage obtained by inverting and amplifying the feedback voltage of the second power output line; And a second capacitor connected between the inversion voltage and the second power voltage.

상기 제2 전원전압은 접지 전압일 수 있다. The second power voltage may be a ground voltage.

상기 전압 공급부는, 상기 제2 전원 출력선의 피드백 전압을 반전 증폭한 반전 전압을 출력하는 증폭기;를 포함할 수 있다.The voltage supply unit may include an amplifier that outputs an inverted voltage obtained by inverting and amplifying the feedback voltage of the second power output line.

본 발명의 다양한 실시예들에 따르면 유기 발광 표시 장치의 화소들에 인가되는 전원 전압의 레벨 차이의 편차가 감소함에 따라, 화소들의 휘도 편차가 감소하게 된다. 따라서, 본 발명의 다양한 실시예들에 따른 유기 발광 표시 장치에 의해 표시되는 영상의 화질이 개선된다.According to various embodiments of the present disclosure, as the difference in level difference between the power voltage applied to the pixels of the organic light emitting display device decreases, the difference in brightness of the pixels decreases. Accordingly, image quality of an image displayed by the organic light emitting display device according to various embodiments of the present disclosure is improved.

도 1은 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 도시한 블록도이다.
도 2는 일 실시예에 따른 유기 발광 표시 장치의 화소(PX)의 예시적인 회로 구성을 도시한다.
도 3은 일 실시예에 따라서 유기 발광 표시 장치(10)의 제1 내지 제10 주사선(SL1-SL10)을 통해 전달되는 주사 신호들의 타이밍도를 예시적으로 도시한다.
도 4는 일 실시예에 따른 유기 발광 표시 장치의 전원 공급부의 구성을 개략적으로 도시한 블록도이다.
도 5 내지 도 8은 일 실시예에 따른 도 4의 전원 공급부의 예를 도시한 회로 구성도이다.
도 9 내지 도 14는 일 실시예에 따른 표시 패널의 일부를 개략적으로 도시한다. 1 is a block diagram schematically illustrating an organic light emitting display device according to an exemplary embodiment.
2 illustrates an exemplary circuit configuration of a pixel PX of an organic light emitting diode display according to an exemplary embodiment.
FIG. 3 exemplarily illustrates a timing diagram of scan signals transmitted through first to tenth scan lines SL1 to SL10 of the OLED display 10 according to an exemplary embodiment.
4 is a block diagram schematically illustrating a configuration of a power supply unit of an organic light emitting diode display according to an exemplary embodiment.
5 to 8 are circuit diagrams illustrating an example of the power supply unit of FIG. 4 according to an embodiment.
9 to 14 schematically illustrate a part of a display panel according to an exemplary embodiment.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.Since the present invention can apply various transformations and have various embodiments, specific embodiments are illustrated in the drawings and will be described in detail in the detailed description. Effects and features of the present invention, and a method of achieving them will become apparent with reference to the embodiments described later in detail together with the drawings. However, the present invention is not limited to the embodiments disclosed below and may be implemented in various forms.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, and when describing with reference to the drawings, the same or corresponding constituent elements are assigned the same reference numerals, and redundant descriptions thereof will be omitted. .

이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용된다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.In the following embodiments, terms such as first and second are used for the purpose of distinguishing one constituent element from other constituent elements rather than a limiting meaning. Singular expressions include plural expressions unless the context clearly indicates otherwise. The terms include or have means that the features or components described in the specification are present, and do not preclude the possibility that one or more other features or components may be added.

도 1은 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 도시한 블록도이다.1 is a block diagram schematically illustrating an organic light emitting display device according to an exemplary embodiment.

도 1을 참조하면, 유기 발광 표시 장치(10)는 표시 패널(110), 데이터 구동부(120), 주사 구동부(130), 제어부(140), 및 전원 공급부(150)를 포함한다.Referring to FIG. 1, an organic light emitting display device 10 includes a display panel 110, a data driver 120, a scan driver 130, a controller 140, and a power supply 150.

표시 패널(110)은 복수의 화소들(PX)이 매트릭스로 배열된다. 화소(PX)는 주사선(SL), 데이터선(DL), 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)를 인가하는 전원 배선에 연결된다. In the display panel 110, a plurality of pixels PX are arranged in a matrix. The pixel PX is connected to a power line that applies the scan line SL, the data line DL, the first power voltage ELVDD, and the second power voltage ELVSS.

표시 패널(110)은 화소들(PX)에 주사 신호를 인가하는 주사선들(SL1-SLn) 및 화소들(PX)에 데이터 신호를 인가하는 데이터선들(DL1-DLm)을 포함한다. 표시 패널(110)은 화소들(PX)에 제1 전원전압(ELVDD) 및/또는 제2 전원전압(ELVSS)을 인가하기 위한 전원 배선 망을 포함한다. 주사선들(SL) 각각은 동일 행에 배열된 화소들(PX)에 연결되고, 데이선들(DL1-DLm) 각각은 동일 열에 배열된 화소들(PX)에 연결된다. 화소들(PX)은 주사선들(SL1-SLn)을 통해 수신되는 주사 신호에 응답하여 데이터선들(DL1-DLm)을 통해 수신되는 데이터 신호의 논리 레벨에 따라 발광 또는 비발광한다. 이 경우, 표시 패널(110)은 디지털 구동 방식으로 동작한다. 다른 예에 따르면, 표시 패널(110)은 아날로그 구동 방식으로 동작할 수 있다. 이 경우, 화소들(PX)은 주사선들(SL1-SLn)을 통해 수신되는 주사 신호에 응답하여 데이터선들(DL1-DLm)을 통해 수신되는 데이터 신호의 전압 레벨 또는 전류 레벨에 상응하는 밝기로 발광한다. 이하에서는 디지털 구동 방식으로 동작하는 유기 발광 표시 장치(10)를 중심으로 본 발명의 다양한 실시예들을 설명한다. 그러나, 본 발명은 디지털 구동 방식으로 동작하는 유기 발광 표시 장치뿐만 아니라, 아날로그 구동 방식으로 동작하는 유기 발광 표시 장치에도 적용될 수 있다는 것에 주의한다.The display panel 110 includes scan lines SL1 to SLn for applying a scan signal to the pixels PX and data lines DL1 to DLm for applying a data signal to the pixels PX. The display panel 110 includes a power wiring network for applying the first power voltage ELVDD and/or the second power voltage ELVSS to the pixels PX. Each of the scan lines SL is connected to the pixels PX arranged in the same row, and each of the day lines DL1 -DLm is connected to the pixels PX arranged in the same column. The pixels PX emit or do not emit light according to a logic level of a data signal received through the data lines DL1 to DLm in response to a scan signal received through the scan lines SL1 to SLn. In this case, the display panel 110 operates in a digital driving method. According to another example, the display panel 110 may operate in an analog driving method. In this case, the pixels PX emit light with a brightness corresponding to the voltage level or current level of the data signal received through the data lines DL1 to DLm in response to a scan signal received through the scan lines SL1 to SLn. do. Hereinafter, various embodiments of the present invention will be described centering on the organic light emitting display device 10 operating in a digital driving method. However, it should be noted that the present invention can be applied not only to an organic light-emitting display device operating in a digital driving method, but also to an organic light-emitting display device operating in an analog driving method.

전술한 바와 같이, 유기 발광 표시 장치(10)는 디지털 구동 방식으로 동작할 수 있다. 제어부(140)는 외부로부터 영상 데이터를 수신하고, 주사 구동부(120), 데이터 구동부(130), 및 전원 공급부(150)를 제어한다. 제어부(140)는 복수의 제어 신호들 및 디지털 데이터를 생성하여, 주사 구동부(120)에 제어 신호를 제공하고, 데이터 구도동부(130)에 제어 신호 및 디지털 데이터를 제공하고, 전원 공급부(150)에 제어 신호를 제공할 수 있다. As described above, the organic light emitting display device 10 may operate in a digital driving method. The controller 140 receives image data from the outside and controls the scan driver 120, the data driver 130, and the power supply 150. The control unit 140 generates a plurality of control signals and digital data, provides a control signal to the scan driver 120, provides a control signal and digital data to the data drive unit 130, and provides the power supply unit 150 Can provide a control signal to the

주사 구동부(120)는 제어부(140)의 제어 하에서 한 프레임 내의 단위 시간마다 미리 결정된 순서에 따라 주사선들(SL1-SLn)을 구동한다. 예컨대, 제1 주사선(SL1)은 주사 구동부(120)에 의하여 한 프레임 내에 복수 회 구동된다. 즉, 주사 구동부(120)는 한 프레임 동안 주사 신호를 제1 주사선(SL1)에 복수 회 출력한다.The scan driver 120 drives the scan lines SL1 to SLn in a predetermined order for each unit time within one frame under the control of the controller 140. For example, the first scan line SL1 is driven a plurality of times in one frame by the scan driver 120. That is, the scan driver 120 outputs a scan signal to the first scan line SL1 a plurality of times during one frame.

데이터 구동부(130)는 단위 시간마다 제어부(140)로부터 m비트의 라인 데이터를 수신하며, 제어부(140)의 제어 하에서 상기 m비트의 라인 데이터를 m개의 소스 라인들(DL1-DLm)에 인가한다. 예컨대, 제1 데이터선(DL1)에는 m비트의 라인 데이터 중에서 제1 비트의 논리 값에 대응하는 논리 레벨을 갖는 데이터 신호가 제공된다. 데이터 신호는 로우 레벨 또는 하이 레벨을 갖는 디지털 신호이며, 데이터 신호를 수신한 화소(PX)는 데이터 신호의 논리 레벨에 따라 발광 또는 비발광한다. The data driver 130 receives m-bit line data from the control unit 140 every unit time, and applies the m-bit line data to the m source lines DL1-DLm under the control of the control unit 140. . For example, a data signal having a logic level corresponding to a logic value of a first bit among m-bit line data is provided to the first data line DL1. The data signal is a digital signal having a low level or a high level, and the pixel PX receiving the data signal emits or does not emit light according to the logic level of the data signal.

본 명세서에서, 제1 논리 레벨을 갖는 데이터 신호를 수신한 화소(PX)는 발광하고, 제2 논리 레벨을 갖는 데이터 신호를 수신한 화소(PX)는 비발광하는 것으로 가정하여 설명한다. 화소(PX)의 회로 구성에 따라, 제1 논리 레벨은 로우 레벨이고 제2 논리 레벨은 하이 레벨이거나, 제1 논리 레벨이 하이 레벨이고 제2 논리 레벨이 로우 레벨일 수 있다. In the present specification, it is assumed that the pixel PX receiving the data signal having the first logic level emits light, and the pixel PX receiving the data signal having the second logic level does not emit light. Depending on the circuit configuration of the pixel PX, the first logic level may be a low level and the second logic level may be a high level, or the first logic level may be a high level and the second logic level may be a low level.

주사 구동부(120), 데이터 구동부(130) 및 제어부(140)는 각각 별개의 집적 회로 칩 또는 하나의 집적 회로 칩의 형태로 형성되어 표시 패널(110) 위에 직접 장착되거나, 연성인쇄회로필름(flexible printed circuit film) 위에 장착되거나 TCP(tape carrier package)의 형태로 표시 패널(110)에 부착되거나, 표시 패널(110)에 직접 형성될 수도 있다.The scan driver 120, the data driver 130, and the controller 140 are each formed in the form of a separate integrated circuit chip or one integrated circuit chip and mounted directly on the display panel 110, or a flexible printed circuit film (flexible printed circuit film). It may be mounted on a printed circuit film), attached to the display panel 110 in the form of a tape carrier package (TCP), or formed directly on the display panel 110.

전원 공급부(150)는 외부의 전원 및/또는 내부의 전원을 인가받아 각 구성요소들의 동작에 필요한 다양한 레벨의 전압으로 변환하고, 제어부(140)로부터 입력되는 전원 제어 신호에 따라 해당 전압을 표시 패널(110)로 공급한다. 전원 공급부(150)는 인쇄회로기판(Printed Circuit Board)에 실장된 채로 연성회로기판(Flexible Printed Circuit Board)을 통해 표시 패널(110)과 전기적으로 연결될 수 있다.The power supply unit 150 receives external power and/or internal power, converts it into voltages of various levels required for operation of each component, and displays the corresponding voltage according to a power control signal input from the controller 140. Supply to (110). The power supply unit 150 may be electrically connected to the display panel 110 through a flexible printed circuit board while being mounted on a printed circuit board.

전원 공급부(150)는 제어부(140)의 제어 하에서 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)을 생성할 수 있다. 전원 공급부(150)는 생성된 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)을 표시 패널(110)에 제공한다. 제1 전원전압(ELVDD)의 전압 레벨은 제2 전원전압(ELVSS)의 전압 레벨보다 높다. 예컨대, 유기 발광 소자의 애노드에 제1 전원전압(ELVDD)이 인가되고 캐소드에 제2 전원전압(ELVSS)이 인가되면, 유기 발광 소자는 발광한다. The power supply unit 150 may generate a first power voltage ELVDD and a second power voltage ELVSS under the control of the controller 140. The power supply unit 150 provides the generated first power voltage ELVDD and the second power voltage ELVSS to the display panel 110. The voltage level of the first power voltage ELVDD is higher than the voltage level of the second power voltage ELVSS. For example, when the first power voltage ELVDD is applied to the anode of the organic light emitting device and the second power voltage ELVSS is applied to the cathode, the organic light emitting device emits light.

제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)은 화소(PX)의 위치에 따라 전압 레벨이 달라지며, 특히 디지털 구동 방식의 경우 하나의 프레임 내에서도 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)이 시간에 따라 전압 레벨이 달라진다. 이에 따라 저계조 표현시 표시 패널(110)의 화면 중앙에 백색 밴드(whitish band)와 같은 불량이 발생한다. The voltage levels of the first power voltage ELVDD and the second power voltage ELVSS vary according to the position of the pixel PX. In particular, in the case of the digital driving method, the first power voltage ELVDD and the second power voltage ELVDD and the second power supply voltage are The voltage level of the power supply voltage ELVSS varies with time. Accordingly, a defect such as a white band occurs in the center of the screen of the display panel 110 when displaying a low gray scale.

전원 공급부(150)는 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)의 시간에 따른 전압 레벨 변화를 피드백하여 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)의 전압 레벨을 보정함으로써 표시 패널(110)의 휘도 편차를 최소화한다. 전원 공급부(150)의 구체적 구성 및 동작은 후술하겠다. The power supply unit 150 feeds back voltage level changes of the first power voltage ELVDD and the second power voltage ELVSS over time to adjust the voltage levels of the first power voltage ELVDD and the second power voltage ELVSS. By correcting, the luminance deviation of the display panel 110 is minimized. The specific configuration and operation of the power supply unit 150 will be described later.

도 2는 일 실시예에 따른 유기 발광 표시 장치의 화소(PX)의 예시적인 회로 구성을 도시한다.2 illustrates an exemplary circuit configuration of a pixel PX of an organic light emitting diode display according to an exemplary embodiment.

도 2를 참조하면, 화소(PX)는 주사선(SL) 및 데이터선(DL)에 연결된다. 화소(PX)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 저장 커패시터(Cst)를 포함하는 화소 회로, 및 발광 소자를 포함한다. 발광 소자는 유기 발광 소자(OLED)일 수 있다. 제1 및 제2 트랜지스터(M1, M2)는 박막 트랜지스터일 수 있다. 제1 트랜지스터(M1)는 데이터선(DL)에 연결된 제1 단자, 노드(Nd)에 연결된 제2 단자, 및 주사선(SL)에 연결된 제어 단자를 포함한다. 제2 트랜지스터(M2)는 제1 전원전압(ELVDD)이 인가되는 전원 출력선(POL)에 연결된 제1 단자, 노드(Nd)에 연결된 제어 단자, 및 유기 발광 소자(OLED)의 제1 전극에 연결된 제2 단자를 포함한다. 저장 커패시터(Cst)는 제2 트랜지스터(M2)의 제1 연결 단자에 연결된 제1 단자, 및 노드(Nd)에 연결된 제2 단자를 포함한다. 유기 발광 소자(OLED)는 제2 트랜지스터(M2)의 제2 단자에 연결된 제1 전극 및 제2 전원전압(ELVSS)이 인가되는 공통 전극(CE)에 연결되는 제2 전극을 포함한다. 유기 발광 소자(OLED)의 제1 전극 및 제2 전극은 각각 애노드 전극 및 캐소드 전극일 수 있다.Referring to FIG. 2, the pixel PX is connected to the scan line SL and the data line DL. The pixel PX includes a pixel circuit including a first transistor M1, a second transistor M2, and a storage capacitor Cst, and a light emitting device. The light emitting device may be an organic light emitting device (OLED). The first and second transistors M1 and M2 may be thin film transistors. The first transistor M1 includes a first terminal connected to the data line DL, a second terminal connected to the node Nd, and a control terminal connected to the scan line SL. The second transistor M2 is connected to the first terminal connected to the power output line POL to which the first power voltage ELVDD is applied, the control terminal connected to the node Nd, and the first electrode of the organic light emitting diode OLED. It includes a second terminal connected. The storage capacitor Cst includes a first terminal connected to the first connection terminal of the second transistor M2 and a second terminal connected to the node Nd. The organic light emitting diode OLED includes a first electrode connected to the second terminal of the second transistor M2 and a second electrode connected to the common electrode CE to which the second power voltage ELVSS is applied. The first electrode and the second electrode of the organic light emitting diode OLED may be an anode electrode and a cathode electrode, respectively.

화소(PX)는 주사선(SL)을 통해 주사 신호(S)를 수신하고, 데이터선(SL)을 통해 데이터 신호(D)를 수신한다. 제1 트랜지스터(M1)는 주사 신호(S)에 응답하여 데이터 신호(D)를 제2 트랜지스터(M2)의 제어 단자에 전달한다. 제2 트랜지스터(M2)는 전달된 데이터 신호(D)의 논리 레벨에 따라 턴 온 또는 턴 오프되며, 제2 트랜지스터(M2)가 턴 온되면, 제1 전원전압(ELVDD)을 유기 발광 소자(OLED)의 제1 전극에 전달한다. 저장 커패시터(Cst)는 데이터 신호(D)의 논리 레벨에 따른 제2 트랜지스터(M2)의 턴 온 상태 또는 턴 오프 상태를 서브필드 시구간 동안 유지한다. 예컨대, 디지털 데이터 신호(D)가 제1 논리 레벨을 갖는 경우, 유기 발광 소자(OLED)의 제1 전극에는 제1 전원전압(ELVDD)이 인가되며, 유기 발광 소자(OLED)는 발광한다. 디지털 데이터 신호(D)가 제2 논리 레벨을 갖는 경우, 제2 트랜지스터(M2)가 턴 오프되어 유기 발광 소자(OLED)의 제1 전극에는 제1 전원전압(ELVDD)이 인가되지 않으며, 유기 발광 소자(OLED)는 발광하지 않는다.The pixel PX receives the scan signal S through the scan line SL, and receives the data signal D through the data line SL. The first transistor M1 transmits the data signal D to the control terminal of the second transistor M2 in response to the scan signal S. The second transistor M2 is turned on or off according to the logic level of the transmitted data signal D, and when the second transistor M2 is turned on, the first power voltage ELVDD is applied to the organic light emitting diode OLED. ) To the first electrode. The storage capacitor Cst maintains a turn-on state or a turn-off state of the second transistor M2 according to the logic level of the data signal D during the subfield time period. For example, when the digital data signal D has a first logic level, the first power voltage ELVDD is applied to the first electrode of the organic light-emitting device OLED, and the organic light-emitting device OLED emits light. When the digital data signal D has a second logic level, the second transistor M2 is turned off so that the first power voltage ELVDD is not applied to the first electrode of the organic light-emitting device OLED, and organic light emission The device (OLED) does not emit light.

도 2에 도시된 화소(PX)의 회로 구성은 오로지 예시적이며, 화소(PX)는 회로 구성을 가질 수 있다.The circuit configuration of the pixel PX illustrated in FIG. 2 is only exemplary, and the pixel PX may have a circuit configuration.

디지털 구동 방식으로 동작하는 유기 발광 표시 장치(10)에 대하여 아래에서 도 3을 참조로 자세히 설명한다.The organic light emitting display device 10 operating in a digital driving method will be described in detail below with reference to FIG. 3.

도 3은 일 실시예에 따라서 유기 발광 표시 장치(10)의 제1 내지 제10 주사선(SL1-SL10)을 통해 전달되는 주사 신호들의 타이밍도를 예시적으로 도시한다.FIG. 3 exemplarily illustrates a timing diagram of scan signals transmitted through first to tenth scan lines SL1 to SL10 of the OLED display 10 according to an exemplary embodiment.

디지털 구동 방식으로 동작하는 유기 발광 표시 장치(10)에서, 한 프레임(frame)은 복수의 서브 필드(subfield)로 구성되고, 각 서브 필드에 설정된 가중치에 따라 각 서브 필드의 길이(예컨대, 표시 지속 시간)가 결정된다.In the organic light emitting display device 10 operating in a digital driving method, one frame is composed of a plurality of subfields, and the length of each subfield (e.g., display duration) according to a weight set for each subfield. Time) is determined.

도 3에 도시된 바와 같이, 한 프레임이 5개의 제1 내지 제5 서브필드(SF1 내지 SF5)로 구성되는 것으로 가정한다. 유기 발광 표시 장치(10)의 화소(PX)는 5개의 제1 내지 제5 비트 데이터를 통해 계조를 표현할 수 있다. 예를 들면, 제1 내지 제5 서브필드(SF1 내지 SF5)의 길이의 비는 3:6:12:21:8일 수 있다. 즉, 제1 내지 제5 비트 데이터의 표시 지속 시간의 길이는 예컨대 3:6:12:21:8일 수 있다.As shown in FIG. 3, it is assumed that one frame is composed of five first to fifth subfields SF1 to SF5. The pixel PX of the organic light emitting diode display 10 may express grayscale through five first to fifth bit data. For example, a ratio of the lengths of the first to fifth subfields SF1 to SF5 may be 3:6:12:21:8. That is, the length of the display duration of the first to fifth bit data may be, for example, 3:6:12:21:8.

예를 들면, 제1 주사선(SL1)에 연결된 어느 한 화소(PX)에는 제1 서브 필드(SF1)를 시작하는 주사 타이밍에 제1 비트 데이터의 논리 값에 대응하는 레벨을 갖는 디지털 데이터 신호가 인가된다. 상기 화소(PX)는 상기 제1 비트 데이터의 논리 값에 따라 제1 서브필드(SF1) 동안 발광하거나 발광하지 않는다. 이와 같이, 제i 서브필드(SFi)(본 예에서, i는 1 이상 5 이하임)를 시작하는 주사 타이밍에 제i 비트 데이터가 화소(PX)에 인가되고, 상기 화소(PX)는 상기 제i 비트 데이터의 논리 값에 따라 제i 서브필드(SFi) 동안 발광하거나 발광하지 않는다. 아래의 설명에서, 화소(PX)에 비트 데이터의 논리 값에 대응하는 레벨을 갖는 디지털 데이터 신호가 인가된다는 것을 화소(PX)에 비트 데이터가 인가된다는 것으로 간략하게 표현될 수 있다.For example, a digital data signal having a level corresponding to the logical value of the first bit data is applied to a pixel PX connected to the first scan line SL1 at the scanning timing of starting the first sub-field SF1. do. The pixel PX emits or does not emit light during the first subfield SF1 according to the logical value of the first bit data. In this way, the i-th bit data is applied to the pixel PX at the scanning timing of starting the i-th subfield SFi (in this example, i is 1 or more and 5 or less), and the pixel PX is According to the logic value of the i-bit data, light is emitted or not emitted during the ith subfield SFi. In the following description, that a digital data signal having a level corresponding to the logical value of the bit data is applied to the pixel PX may be briefly expressed as the bit data is applied to the pixel PX.

제5 서브필드(SF5)는 비발광 시간일 수 있다. 제5 비트 데이터는 비활성(또는 비발광) 비트 데이터일 수 있다. 예를 들면, 제5 서브 필드(SF5)를 시작하는 주사 타이밍에는 화소(PX)에 제2 논리 레벨을 갖는 디지털 신호가 인가될 수 있다. 이 경우, 화소(PX)는 한 프레임 동안 제1 내지 제4 비트 데이터를 이용하여 계조를 표현할 수 있다.The fifth subfield SF5 may be a non-emission time. The fifth bit data may be inactive (or non-emissive) bit data. For example, a digital signal having the second logic level may be applied to the pixel PX at the scanning timing of starting the fifth sub-field SF5. In this case, the pixel PX may express grayscale using first to fourth bit data during one frame.

도 3의 실시예에서, 주사선들(SL1-SL10)의 개수는 10개이므로, 한 프레임은 적어도 10 지연 시간(DT)을 포함할 수 있다. 주사선들(SL1-SL10)의 주사 타이밍들은 1 지연 시간(DT)만큼 지연될 수 있다. 예컨대, 제(i+1) 주사선(SL(i+1))의 주사 타이밍들은 제i 주사선(SLi)의 주사 타이밍들보다 1 지연 시간(DT)만큼 지연될 수 있다.In the embodiment of FIG. 3, since the number of scan lines SL1 to SL10 is 10, one frame may include at least 10 delay times DT. Scan timings of the scan lines SL1 to SL10 may be delayed by one delay time DT. For example, the scan timings of the (i+1)th scan line SL(i+1) may be delayed by one delay time DT compared to the scan timings of the ith scan line SLi.

1 지연 시간(DT)은 5개의 단위 시간(UT)으로 시분할되어, 하나의 단위 시간(UT)에는 오직 하나의 주사선(GL)만이 선택될 수 있다. 즉, 1 지연 시간(DT)은 5개의 단위 시간(UT)을 포함하고, 1 프레임은 50 단위 시간(UT)을 포함할 수 있다.One delay time DT is time-divided into five unit times UT, so that only one scan line GL may be selected for one unit time UT. That is, 1 delay time DT may include 5 unit times UT, and 1 frame may include 50 unit time UT.

예를 들면, 도 3에 도시된 바와 같이, 제1 내지 제5 단위 시간(UT)을 갖는 제1 지연 시간(DT) 내에서, 제1 단위 시간(UT)에 제1 주사선(SL1)이 선택되어 제1 주사선(SL1)에 연결된 화소(PX)에 제1 비트 데이터가 인가될 수 있다. 제2 단위 시간(UT)에는 제7 주사선(SL7)에 연결된 화소(PX)에 제4 비트 데이터가 인가될 수 있다. 제3 단위 시간(UT)에는 제3 주사선(SL3)에 연결된 화소(PX)에 제5 비트 데이터가 인가될 수 있다. 제4 단위 시간(UT)에는 제1 주사선(SL1)에 연결된 화소(PX)에 제2 비트 데이터가 인가될 수 있다. 제5 단위 시간(UT)에는 제10 주사선(SL10)에 연결된 화소(PX)에 제3 비트 데이터가 인가될 수 있다.For example, as shown in FIG. 3, within the first delay time DT having the first to fifth unit times UT, the first scan line SL1 is selected at the first unit time UT. As a result, the first bit data may be applied to the pixel PX connected to the first scan line SL1. In the second unit time UT, the fourth bit data may be applied to the pixel PX connected to the seventh scan line SL7. In the third unit time UT, the fifth bit data may be applied to the pixel PX connected to the third scan line SL3. In the fourth unit time UT, the second bit data may be applied to the pixel PX connected to the first scan line SL1. In the fifth unit time UT, the third bit data may be applied to the pixel PX connected to the tenth scan line SL10.

도 1에 도시된 유기 발광 표시 장치(10)는 m개의 데이터선들(DL1-DLm)을 포함한다. 이 경우, 제1 단위 시간(UT)에 제1 주사선(SL1)에 연결된 m개의 화소들(PX)에는 데이터선들(DL1-DLm)을 통해 제1 비트 데이터에 대응하는 m비트의 제1 라인 데이터가 인가된다. 제2 단위 시간(UT)에 제7 주사선(GL7)에 연결된 m개의 화소들(PX)에는 데이터선들(DL1-DLm)을 통해 제4 비트 데이터에 대응하는 m비트의 제2 라인 데이터가 인가된다. 제3 단위 시간(UT)에 제3 주사선(SL3)에 연결된 m개의 화소들(PX)에는 제5 비트 데이터에 대응하는 m비트의 제3 라인 데이터가 인가된다. 제4 단위 시간(UT)에 제1 주사선(GL1)에 연결된 m개의 화소들(PX)에는 제2 비트 데이터에 대응하는 m비트의 제4 라인 데이터가 인가된다. 제5 단위 시간(UT)에 제10 주사선(SL10)에 연결된 m개의 화소들(PX)에는 제3 비트 데이터에 대응하는 m비트의 제5 라인 데이터가 인가된다.The organic light emitting display device 10 illustrated in FIG. 1 includes m data lines DL1 to DLm. In this case, m-bit first line data corresponding to the first bit data through the data lines DL1 to DLm are provided in m pixels PX connected to the first scan line SL1 at a first unit time UT. Is applied. The m-bit second line data corresponding to the fourth bit data is applied to the m pixels PX connected to the seventh scan line GL7 at the second unit time UT through the data lines DL1-DLm. . The m-bit third line data corresponding to the fifth bit data is applied to the m pixels PX connected to the third scan line SL3 at a third unit time UT. The m-bit fourth line data corresponding to the second bit data is applied to the m pixels PX connected to the first scan line GL1 at the fourth unit time UT. The m-bit fifth line data corresponding to the third bit data is applied to the m pixels PX connected to the tenth scan line SL10 at a fifth unit time UT.

도 4는 일 실시예에 따른 유기 발광 표시 장치의 전원 공급부의 구성을 개략적으로 도시한 블록도이다. 4 is a block diagram schematically illustrating a configuration of a power supply unit of an organic light emitting diode display according to an exemplary embodiment.

도 4를 참조하면, 전원 공급부(150)는 전압 생성부(160), 피드백 제어부(170) 및 전압 제어부(180)를 포함한다. Referring to FIG. 4, the power supply unit 150 includes a voltage generator 160, a feedback control unit 170, and a voltage control unit 180.

표시 패널(110)에는 제1 전원전압(ELVDD) 또는 제2 전원전압(ELVSS)이 입력되는 적어도 하나의 전원 입력선(PIL)과 전원 입력선(PIL)에 연결된 적어도 하나의 전원 출력선(POL)이 구비된다. The display panel 110 includes at least one power input line PIL to which the first power voltage ELVDD or the second power voltage ELVSS is input, and at least one power output line POL connected to the power input line PIL. ) Is provided.

전압 생성부(160)는 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS) 중 적어도 하나를 입력 전압(V_IN)으로 하여 표시 패널(110)의 전원 입력선(PIL)으로 입력한다. 전원 입력선(PIL)은 제1 전원전압(ELVDD)을 입력받는 제1 전원 입력선 및 제2 전원전압(ELVSS)을 입력받는 제2 전원 입력선을 포함할 수 있다. The voltage generator 160 uses at least one of the first power voltage ELVDD and the second power voltage ELVSS as the input voltage V_IN and inputs it to the power input line PIL of the display panel 110. The power input line PIL may include a first power input line receiving the first power voltage ELVDD and a second power input line receiving the second power voltage ELVSS.

피드백 제어부(170)는 전원 입력선(PIL)에 연결된 전원 출력선(POL)의 출력 전압(V_OUT)을 기초로 피드백 전압(V_FB)을 검출한다. 전원 출력선(POL)은 제1 전원 입력선에 연결된 제1 전원 출력선 및 제2 전원 입력선에 연결된 제2 전원 출력선을 포함할 수 있다. The feedback control unit 170 detects the feedback voltage V_FB based on the output voltage V_OUT of the power output line POL connected to the power input line PIL. The power output line POL may include a first power output line connected to the first power input line and a second power output line connected to the second power input line.

전압 제어부(180)는 피드백 전압(V_FB)을 기초로 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS) 중 적어도 하나의 전압 레벨 변화를 검출한다.The voltage controller 180 detects a change in voltage level of at least one of the first power voltage ELVDD and the second power voltage ELVSS based on the feedback voltage V_FB.

전압 생성부(160)는 전압 제어부(180)의 출력을 입력받고, 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS) 중 적어도 하나를 가변한다. 전압 생성부(160)는 가변된 전원전압을 입력 전압(V_IN)으로서 전원 입력선(PIL)에 입력한다. 전원전압의 승압 또는 감압 방법은 펄스폭 변조(PWM) 방식이 사용될 수 있으나, 이에 한정되지 않고 다양한 전압 변환 방법이 사용될 수 있음은 물론이다. The voltage generator 160 receives the output of the voltage controller 180 and varies at least one of the first power voltage ELVDD and the second power voltage ELVSS. The voltage generator 160 inputs the changed power voltage as an input voltage V_IN to the power input line PIL. A method of boosting or reducing the power voltage may be a pulse width modulation (PWM) method, but is not limited thereto, and various voltage conversion methods may be used.

도 5는 일 실시예에 따른 도 4의 전원 공급부의 예를 도시한 회로 구성도이다. 5 is a circuit diagram illustrating an example of the power supply unit of FIG. 4 according to an embodiment.

도 5를 참조하면, 전원 공급부(150A)는 전압 생성부(160A), 피드백 제어부(170A) 및 전압 제어부(180A)를 포함한다. Referring to FIG. 5, the power supply unit 150A includes a voltage generator 160A, a feedback controller 170A, and a voltage controller 180A.

전압 생성부(160A)는 제1 전압 생성부(1601) 및 제2 전압 생성부(1602)를 포함한다. The voltage generator 160A includes a first voltage generator 1601 and a second voltage generator 1602.

제1 전압 생성부(1601)는 제1 전원전압(ELVDD)을 생성한다. 제1 전원전압(ELVDD)은 인덕터(L)를 거쳐 제1 입력 전압(ELVDD_IN)으로서 표시 패널(110)의 제1 전원 입력선(PIL1)으로 입력된다. The first voltage generator 1601 generates a first power voltage ELVDD. The first power voltage ELVDD is input to the first power input line PIL1 of the display panel 110 as the first input voltage ELVDD_IN through the inductor L.

인덕터(L)는 제1 전원전압(ELVDD)을 출력하는 제1 전압 생성부(1601)의 출력단에 연결된 일 전극 및 제1 입력 전압(ELVDD_IN)이 입력되는 제1 전원 입력선(PIL1)에 연결된 타 전극을 포함한다. 인덕터(L)에 의해 제1 전원전압(ELVDD)을 안정적으로 제1 입력 전압(ELVDD_IN)으로서 공급할 수 있다. The inductor L is connected to one electrode connected to the output terminal of the first voltage generator 1601 outputting the first power voltage ELVDD and the first power input line PIL1 to which the first input voltage ELVDD_IN is input. Includes other electrodes. The first power voltage ELVDD may be stably supplied as the first input voltage ELVDD_IN by the inductor L.

제2 전압 생성부(1602)는 제2 전원전압(ELVSS)을 생성하여 제2 입력 전압(ELVSS_IN)으로서 표시 패널(110)의 제2 전원 입력선(PIL2)으로 입력할 수 있다. 표시 패널(110)에는 제2 전원 입력선(PIL2)과 연결된 제2 전원 출력선(POL2)이 더 구비될 수도 있다. 제2 전원 입력선(PIL2)은 표시 패널(110) 내 화소들의 발광 소자에 공통적으로 연결된 공통 전극 상에 형성되거나, 공통 전극과 전기적으로 연결될 수 있다. 제2 전원전압(ELVSS)은 접지 전압일 수 있고, 제2 전압 생성부(1602)는 접지 전원일 수 있다. 예컨대, 제2 전압 생성부(1602)는 PCB의 접지일 수 있다. The second voltage generator 1602 may generate a second power voltage ELVSS and input the second input voltage ELVSS_IN to the second power input line PIL2 of the display panel 110. The display panel 110 may further include a second power output line POL2 connected to the second power input line PIL2. The second power input line PIL2 may be formed on a common electrode commonly connected to light emitting devices of pixels in the display panel 110 or may be electrically connected to the common electrode. The second power voltage ELVSS may be a ground voltage, and the second voltage generator 1602 may be a ground power. For example, the second voltage generator 1602 may be the ground of the PCB.

피드백 제어부(170A)는 제1 전원 입력선(PIL1)에 연결된 제1 전원 출력선(POL1)의 제1 출력 전압(ELVDD_OUT)을 기초로 피드백 전압(V_FB)을 출력한다. 피드백 제어부(170A)는 제1 저항(R1) 및 제1 커패시터(C1)를 포함한다. The feedback control unit 170A outputs the feedback voltage V_FB based on the first output voltage ELVDD_OUT of the first power output line POL1 connected to the first power input line PIL1. The feedback control unit 170A includes a first resistor R1 and a first capacitor C1.

제1 저항(R1)은 제1 전원 출력선(POL1)에 연결된 일 전극 및 제2 노드(N2)에 연결된 타 전극을 포함한다. 제1 커패시터(C1)는 제1 전원 출력선(POL1)에 연결된 일 전극 및 접지에 연결된 타 전극을 포함한다. The first resistor R1 includes one electrode connected to the first power output line POL1 and the other electrode connected to the second node N2. The first capacitor C1 includes one electrode connected to the first power output line POL1 and the other electrode connected to the ground.

제1 출력 전압(ELVDD_OUT)은 제1 저항(R1)의 일 전극과 제1 커패시터(C1)의 일 전극이 연결된 제1 노드(N1)에 출력된다. 제1 출력 전압(ELVDD_OUT)은 제1 커패시터(C1)에 의해 노이즈가 제거되고 제1 저항(R1)에 의해 제2 노드(N2)에서 피드백 전압(V_FB)으로 검출된다. The first output voltage ELVDD_OUT is output to the first node N1 to which one electrode of the first resistor R1 and one electrode of the first capacitor C1 are connected. The first output voltage ELVDD_OUT is noise removed by the first capacitor C1 and detected as the feedback voltage V_FB at the second node N2 by the first resistor R1.

전압 제어부(180A)는 피드백 전압(V_FB)을 기초로 제1 전원전압(ELVDD)의 레벨 변화 여부를 검출한다. 전압 제어부(180A)는 직렬 연결된 제2 저항(R2)과 제3 저항(R3) 및 제1 증폭기(OP1)를 포함한다. The voltage controller 180A detects whether the level of the first power voltage ELVDD changes based on the feedback voltage V_FB. The voltage controller 180A includes a second resistor R2 and a third resistor R3 connected in series, and a first amplifier OP1.

제2 저항(R2)은 제1 전원 입력선(PIL1)에 연결된 일 전극 및 제3 저항(R3)의 일 전극에 연결된 타 전극을 포함한다. 제3 저항(R3)은 제2 저항(R2)의 타 전극에 연결된 일 전극 및 접지되어 있는 타 전극을 포함한다. 제2 저항(R2)과 제3 저항(R3)은 제3 노드(N3)와 접지 사이에 직렬로 연결된다. The second resistor R2 includes one electrode connected to the first power input line PIL1 and the other electrode connected to the one electrode of the third resistor R3. The third resistor R3 includes one electrode connected to the other electrode of the second resistor R2 and the other electrode grounded. The second resistor R2 and the third resistor R3 are connected in series between the third node N3 and the ground.

제1 입력 전압(ELVDD_IN)과 접지 전압의 전압 차에 대응하는 전압이 제2 저항(R2) 및 제3 저항(R3)에 분배된다. 분배 노드인 제2 노드(N2)에서 피드백 전압(V_FB)은 제1 저항(R1), 및 제2 저항(R2)과 제3 저항(R3)의 저항값에 따라 제1 입력 전압(ELVDD_IN)과 접지 전압 사이의 전압 값을 갖는다. 피드백 전압(V_FB)은 제1 저항(R1)의 크기와 제2 저항(R2)의 크기에 따라 조절될 수 있다. A voltage corresponding to the voltage difference between the first input voltage ELVDD_IN and the ground voltage is distributed to the second resistor R2 and the third resistor R3. The feedback voltage V_FB at the second node N2, which is a distribution node, is the first input voltage ELVDD_IN and the first input voltage ELVDD_IN according to the resistance values of the first resistor R1 and the second resistor R2 and the third resistor R3. It has a voltage value between the ground voltage. The feedback voltage V_FB may be adjusted according to the size of the first resistor R1 and the size of the second resistor R2.

제1 증폭기(OP1)는 피드백 전압(V_FB)이 입력되는 제1 입력단(+), 기준 전압(V_REF)이 입력되는 제2 입력단(-), 및 피드백 전압(V_FB)과 기준 전압(V_REF)의 비교 결과에 따라 하이 레벨 또는 로우 레벨의 전압 제어신호(V_CON)를 출력하는 출력단을 포함한다. The first amplifier OP1 includes a first input terminal (+) to which the feedback voltage V_FB is input, a second input terminal (-) to which the reference voltage V_REF is input, and the feedback voltage V_FB and the reference voltage V_REF. It includes an output terminal that outputs a high-level or low-level voltage control signal V_CON according to a comparison result.

제1 증폭기(OP1)는 피드백 전압(V_FB)이 기준 전압(V_REF)보다 높으면 하이 레벨의 전압 제어신호(V_CON)를 출력하고, 피드백 전압(V_FB)이 기준 전압(V_REF)보다 낮으면 로우 레벨의 전압 제어신호(V_CON)를 출력할 수 있다. When the feedback voltage V_FB is higher than the reference voltage V_REF, the first amplifier OP1 outputs a high-level voltage control signal V_CON, and when the feedback voltage V_FB is lower than the reference voltage V_REF, the first amplifier OP1 has a low level. A voltage control signal V_CON can be output.

제1 전압 생성부(1601)는 제1 증폭기(OP1)의 출력단으로부터 전압 제어신호(V_CON)를 입력받고, 전압 제어신호(V_CON)의 레벨에 따라 제1 전원전압(ELVDD)의 표시 패널(110)에서의 전압 레벨 변화 여부를 판단한다. 제1 전압 생성부(1601)는 표시 패널(110)에서 제1 전원전압(ELVDD)이 상승한 경우 제1 전원전압(ELVDD)을 감압하여 출력한다. 제1 전압 생성부(1601)는 표시 패널(110)에서 제1 전원전압(ELVDD)이 하강한 경우 제1 전원전압(ELVDD)을 승압하여 출력한다. 제1 전압 생성부(1601)에서 승압 또는 감압된 제1 전원전압(ELVDD)은 인덕터(L)를 거쳐 제1 입력 전압(ELVDD_IN)으로서 제1 전원 입력선(PIL)으로 입력된다. The first voltage generator 1601 receives the voltage control signal V_CON from the output terminal of the first amplifier OP1, and the display panel 110 of the first power voltage ELVDD according to the level of the voltage control signal V_CON. ) To determine whether the voltage level changes. When the first power voltage ELVDD increases in the display panel 110, the first voltage generator 1601 reduces and outputs the first power voltage ELVDD. When the first power voltage ELVDD in the display panel 110 falls, the first voltage generator 1601 boosts and outputs the first power voltage ELVDD. The first power voltage ELVDD boosted or reduced by the first voltage generator 1601 is input to the first power input line PIL as the first input voltage ELVDD_IN through the inductor L.

도 6은 다른 실시예에 따른 도 4의 전원 공급부의 예를 도시한 회로 구성도이다. 6 is a circuit diagram illustrating an example of the power supply unit of FIG. 4 according to another embodiment.

도 6을 참조하면, 전원 공급부(150B)는 전압 생성부(160B), 피드백 제어부(170B) 및 전압 제어부(180B)를 포함한다. Referring to FIG. 6, the power supply unit 150B includes a voltage generator 160B, a feedback controller 170B, and a voltage controller 180B.

전압 생성부(160B)는 제1 전압 생성부(1611) 및 제2 전압 생성부(1612)를 포함한다. The voltage generator 160B includes a first voltage generator 1611 and a second voltage generator 1612.

제1 전압 생성부(1611)는 제1 전원전압(ELVDD)을 생성한다. 제1 전원전압(ELVDD)은 제1 입력 전압(ELVDD_IN)으로서 표시 패널(110)의 제1 전원 입력선(PIL1)에 입력된다. The first voltage generator 1611 generates a first power voltage ELVDD. The first power voltage ELVDD is input to the first power input line PIL1 of the display panel 110 as the first input voltage ELVDD_IN.

제2 전압 생성부(1612)는 제2 전원전압(ELVSS)을 생성하여 제2 입력 전압(ELVSS_IN)으로서 표시 패널(110)의 제2 전원 입력선(PIL2)으로 입력된다. 제2 전원전압(ELVSS)은 접지 전압일 수 있고, 제2 전압 생성부(160B)는 접지 전원, 예를 들어 PCB의 접지일 수 있다. The second voltage generator 1612 generates a second power voltage ELVSS and is input as a second input voltage ELVSS_IN to the second power input line PIL2 of the display panel 110. The second power voltage ELVSS may be a ground voltage, and the second voltage generator 160B may be a ground power source, for example, the ground of a PCB.

피드백 제어부(170B)는 제2 전원 입력선(PIL2)에 연결된 제2 전원 출력선(POL2)의 제2 출력 전압(ELVSS_OUT)을 기초로 피드백 전압(V_FB)을 출력한다. 제2 피드백 제어부(170B)는 제4 저항(R4)을 포함한다. The feedback control unit 170B outputs the feedback voltage V_FB based on the second output voltage ELVSS_OUT of the second power output line POL2 connected to the second power input line PIL2. The second feedback control unit 170B includes a fourth resistor R4.

제4 저항(R4)은 제2 전원 출력선(POL2)에 연결된 일 전극 및 피드백 노드(N_FB)에 연결된 타 전극을 포함한다. The fourth resistor R4 includes one electrode connected to the second power output line POL2 and the other electrode connected to the feedback node N_FB.

제2 출력 전압(ELVSS_OUT)은 제4 저항(R4)의 일 전극에 출력된다. 제2 출력 전압(ELVSS_OUT)은 제4 저항(R4)에 의해 피드백 노드(N_FB)에서 피드백 전압(V_FB)으로 검출된다. The second output voltage ELVSS_OUT is output to one electrode of the fourth resistor R4. The second output voltage ELVSS_OUT is detected as the feedback voltage V_FB at the feedback node N_FB by the fourth resistor R4.

전압 제어부(180B)는 피드백 전압(V_FB)을 기초로 제2 전원전압(ELVSS)의 레벨 변화 여부를 검출한다. 전압 제어부(180B)는 제5 저항(R5), 제2 증폭기(OP2) 및 제2 커패시터(C2)를 포함한다. The voltage controller 180B detects whether the level of the second power voltage ELVSS changes based on the feedback voltage V_FB. The voltage controller 180B includes a fifth resistor R5, a second amplifier OP2, and a second capacitor C2.

제2 증폭기(OP2)는 피드백 전압(V_FB)이 입력되는 제1 입력단(-), 기준 전압(V_REF)이 입력되는 제2 입력단(+), 및 피드백 전압(V_FB)을 반전 증폭한 반전 전압(V_FBB)을 출력하는 출력단을 포함한다. 기준 전압(V_REF)은 접지 전압일 수 있다. The second amplifier OP2 is an inverted voltage obtained by inverting and amplifying the first input terminal (-) to which the feedback voltage V_FB is input, the second input terminal (+) to which the reference voltage V_REF is input, and the feedback voltage V_FB. Includes an output terminal that outputs (V_FBB). The reference voltage V_REF may be a ground voltage.

제2 증폭기(OP2)는 피드백 전압(V_FB)이 기준 전압(V_REF)보다 높거나 낮으면 피드백 전압(V_FB)을 반전한 반전 전압(V_FBB)을 출력하는 반전 증폭기일 수 있다. The second amplifier OP2 may be an inverting amplifier that outputs an inverted voltage V_FBB obtained by inverting the feedback voltage V_FB when the feedback voltage V_FB is higher or lower than the reference voltage V_REF.

제5 저항(R5)은 제2 증폭기(OP2)의 제1 입력단(-)에 연결된 일 전극과 출력단에 연결된 타 전극을 포함한다. The fifth resistor R5 includes one electrode connected to the first input terminal (-) of the second amplifier OP2 and the other electrode connected to the output terminal.

제2 커패시터(C2)는 제2 증폭기(OP2)의 출력단에 연결된 일 전극 및 제2 전압 생성부(1612)의 출력단자, 즉 제2 전원 입력선(PIL2)에 연결된 타 전극을 포함한다. 제2 커패시터(C2)는 제2 전압 생성부(1612)의 출력단자에 커플링된다. 제2 커패시터(C2)의 커플링에 의해 제2 전원전압(ELVSS)이 승압 또는 감압되어 제2 입력 전압(ELVSS_IN)으로서 제2 전원 입력선(PIL2)에 입력된다. The second capacitor C2 includes one electrode connected to the output terminal of the second amplifier OP2 and an output terminal of the second voltage generator 1612, that is, the other electrode connected to the second power input line PIL2. The second capacitor C2 is coupled to the output terminal of the second voltage generator 1612. The second power voltage ELVSS is boosted or reduced by coupling of the second capacitor C2 and is input to the second power input line PIL2 as the second input voltage ELVSS_IN.

도 7은 또 다른 실시예에 따른 도 4의 전원 공급부의 예를 도시한 회로 구성도이다. 7 is a circuit diagram illustrating an example of the power supply unit of FIG. 4 according to another embodiment.

도 7을 참조하면, 전원 공급부(150C)는 제1 전원 공급부(150C1) 및 제2 전원 공급부(150C2)를 포함한다. Referring to FIG. 7, the power supply unit 150C includes a first power supply unit 150C1 and a second power supply unit 150C2.

제1 전원 공급부(150C1)는 제1 전압 생성부(160C1), 제1 피드백 제어부(170C1) 및 제1 전압 제어부(180C1)를 포함한다. 제1 전원 공급부(150C1)는 도 5에 도시된 제1 전압 생성부(1601), 피드백 제어부(170A) 및 전압 제어부(180A)에 각각 대응한다. 이하 상세한 설명은 생략하겠다. The first power supply unit 150C1 includes a first voltage generator 160C1, a first feedback controller 170C1, and a first voltage controller 180C1. The first power supply unit 150C1 corresponds to the first voltage generator 1601, the feedback control unit 170A, and the voltage control unit 180A shown in FIG. 5, respectively. Detailed description will be omitted below.

제2 전원 공급부(150C2)는 제2 전압 생성부(160C2), 제2 피드백 제어부(170C2) 및 제2 전압 제어부(180C2)를 포함한다. 제2 전원 공급부(150C2)는 도 6에 도시된 제2 전압 생성부(1612), 피드백 제어부(170B) 및 전압 제어부(180B)에 각각 대응한다. 이하 상세한 설명은 생략하겠다. The second power supply unit 150C2 includes a second voltage generator 160C2, a second feedback control unit 170C2, and a second voltage control unit 180C2. The second power supply unit 150C2 corresponds to the second voltage generator 1612, the feedback control unit 170B, and the voltage control unit 180B shown in FIG. 6, respectively. Detailed description will be omitted below.

도 7의 실시예에 따라 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)의 피드백에 의해 레벨 변화를 검출함으로써 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)을 보정하여 제1 전원전압(ELVDD)과 제2 전원전압(ELVSS) 간의 전압 차이 편차를 최소화할 수 있다. According to the embodiment of FIG. 7, the first power voltage ELVDD and the second power voltage ELVSS are corrected by detecting a level change by feedback of the first power voltage ELVDD and the second power voltage ELVSS. A voltage difference deviation between the first power voltage ELVDD and the second power voltage ELVSS can be minimized.

도 8은 또 다른 실시예에 따른 도 4의 전원 공급부의 예를 도시한 회로 구성도이다. 8 is a circuit diagram illustrating an example of the power supply unit of FIG. 4 according to another embodiment.

도 8을 참조하면, 전원 공급부(150D)는 전압 생성부(160D), 피드백 제어부(170D), 전압 제어부(180D) 및 룩업 테이블(LUT)(190)을 포함한다. Referring to FIG. 8, the power supply unit 150D includes a voltage generator 160D, a feedback control unit 170D, a voltage control unit 180D, and a look-up table (LUT) 190.

전압 생성부(160B)는 제1 전압 생성부(1631) 및 제2 전압 생성부(1632)를 포함한다. The voltage generator 160B includes a first voltage generator 1631 and a second voltage generator 1632.

제2 전압 생성부(1612)는 제2 전원전압(ELVSS)을 생성하여 제2 입력 전압(ELVSS_IN)으로서 표시 패널(110)의 제2 전원 입력선(PIL2)으로 입력된다. 제2 전원전압(ELVSS)은 접지 전압일 수 있고, 제2 전압 생성부(160B)는 PCB의 접지일 수 있다. The second voltage generator 1612 generates a second power voltage ELVSS and is input as a second input voltage ELVSS_IN to the second power input line PIL2 of the display panel 110. The second power voltage ELVSS may be a ground voltage, and the second voltage generator 160B may be a ground of the PCB.

제1 전압 생성부(1631)는 제1 전원전압(ELVDD)을 생성한다. 제1 전원전압(ELVDD)은 제1 입력 전압(ELVDD_IN)으로서 표시 패널(110)의 제1 전원 입력선(PIL1)에 입력된다. The first voltage generator 1631 generates a first power voltage ELVDD. The first power voltage ELVDD is input to the first power input line PIL1 of the display panel 110 as the first input voltage ELVDD_IN.

피드백 제어부(170D)는 제2 전원 입력선(PIL2)에 연결된 제2 전원 출력선(POL2)의 제2 출력 전압(ELVSS_OUT)을 기초로 피드백 전압(V_FB)을 출력한다. 피드백 제어부(170D)는 제6 저항(R6)을 포함한다. The feedback control unit 170D outputs the feedback voltage V_FB based on the second output voltage ELVSS_OUT of the second power output line POL2 connected to the second power input line PIL2. The feedback control unit 170D includes a sixth resistor R6.

제6 저항(R6)은 제2 전원 출력선(POL2)에 연결된 일 전극 및 피드백 노드(N_FB)에 연결된 타 전극을 포함한다. The sixth resistor R6 includes one electrode connected to the second power output line POL2 and the other electrode connected to the feedback node N_FB.

제2 출력 전압(ELVSS_OUT)은 제6 저항(R6)의 일 전극에 출력된다. 제2 출력 전압(ELVSS_OUT)은 제6 저항(R6)에 의해 피드백 노드(N_FB)에서 피드백 전압(V_FB)으로 검출된다. The second output voltage ELVSS_OUT is output to one electrode of the sixth resistor R6. The second output voltage ELVSS_OUT is detected as the feedback voltage V_FB at the feedback node N_FB by the sixth resistor R6.

전압 제어부(180D)는 피드백 전압(V_FB)을 기초로 제2 전원전압(ELVSS)의 승압 또는 감압 여부를 결정한다. 전압 제어부(180D)는 제7 저항(R7) 및 제3 증폭기(OP3)를 포함한다. The voltage controller 180D determines whether to increase or decrease the second power voltage ELVSS based on the feedback voltage V_FB. The voltage controller 180D includes a seventh resistor R7 and a third amplifier OP3.

제3 증폭기(OP3)는 피드백 전압(V_FB)이 입력되는 제1 입력단(-), 기준 전압(V_REF)이 입력되는 제2 입력단(+), 및 피드백 전압(V_FB)을 반전 증폭한 반전 전압(V_FBB)을 출력하는 출력단을 포함한다. 기준 전압(V_REF)은 접지 전압일 수 있다. The third amplifier OP3 is an inverted voltage obtained by inverting and amplifying the first input terminal (-) to which the feedback voltage V_FB is input, the second input terminal (+) to which the reference voltage V_REF is input, and the feedback voltage V_FB. Includes an output terminal that outputs (V_FBB). The reference voltage V_REF may be a ground voltage.

제3 증폭기(OP3)는 피드백 전압(V_FB)이 기준 전압(V_REF)보다 높거나 낮으면 피드백 전압(V_FB)을 반전한 반전 전압(V_FBB)을 출력할 수 있다. When the feedback voltage V_FB is higher or lower than the reference voltage V_REF, the third amplifier OP3 may output an inversion voltage V_FBB obtained by inverting the feedback voltage V_FB.

제7 저항(R7)은 제3 증폭기(OP3)의 제1 입력단(-)에 연결된 일 전극과 출력단에 연결된 타 전극을 포함한다. The seventh resistor R7 includes one electrode connected to the first input terminal (-) of the third amplifier OP3 and the other electrode connected to the output terminal.

제1 전압 생성부(1631)는 제3 증폭기(OP3)의 출력단으로부터 반전 전압(V_FBB)을 입력받는다. 제1 전압 생성부(1631)는 LUT(190)로부터 반전 전압(V_FBB)에 대응하는 제1 전원전압(ELVDD)의 변화 값을 결정한다. 제1 전압 생성부(1631)는 결정된 제1 전원전압(ELVDD)의 변화 값을 기초로 제1 전원전압(ELVDD)을 승압 또는 감압하여 출력한다. The first voltage generator 1631 receives the inversion voltage V_FBB from the output terminal of the third amplifier OP3. The first voltage generator 1631 determines a change value of the first power voltage ELVDD corresponding to the inversion voltage V_FBB from the LUT 190. The first voltage generator 1631 increases or decreases the first power voltage ELVDD based on the determined change value of the first power voltage ELVDD and outputs the boosted or reduced pressure.

LUT(190)는 제2 전원전압(ELVSS)의 레벨 변화에 따른 반전 전압(V_FBB)으로부터 미리 계산된 최적의 제1 전원전압(ELVDD)을 반전 전압(V_FBB)과 매칭시켜 저장한다. 본 발명의 다른 실시예에서 제2 전원전압(ELVSS)에 대한 반전 전압(V_FBB)과 미리 계산된 제1 전원전압(ELVDD)의 관계를 나타내 그래프 등을 이용할 수도 있다. The LUT 190 matches and stores the optimal first power voltage ELVDD calculated in advance from the inversion voltage V_FBB according to the level change of the second power voltage ELVSS with the inversion voltage V_FBB. In another embodiment of the present invention, a graph or the like may be used to show the relationship between the inversion voltage V_FBB with respect to the second power voltage ELVSS and the pre-calculated first power voltage ELVDD.

도 9는 일 실시예에 따른 표시 패널의 일부를 개략적으로 도시한다. 9 schematically illustrates a part of a display panel according to an exemplary embodiment.

도 9를 참조하면, 표시 패널(110a)에는 전원전압이 입력되는 전원 입력선(PIL)과 전원 입력선(PIL)에 연결된 전원 출력선(POL)이 배치된다. Referring to FIG. 9, a power input line PIL to which a power voltage is input and a power output line POL connected to the power input line PIL are disposed on the display panel 110a.

전원 입력선(PIL)은 제1 전원전압(ELVDD)이 입력되는 제1 전원 입력선(PIL1) 또는 제2 전원전압(ELVSS)이 입력되는 제2 전원 입력선(PIL2)일 수 있다. The power input line PIL may be a first power input line PIL1 to which a first power voltage ELVDD is input or a second power input line PIL2 to which a second power voltage ELVSS is input.

전원 출력선(POL)은 제1 전원 입력선(PIL1)에 연결된 제1 전원 출력선(POL1) 또는 제2 전원 입력선(PIL2)에 연결된 제2 전원 출력선(POL2)일 수 있다. The power output line POL may be a first power output line POL1 connected to the first power input line PIL1 or a second power output line POL2 connected to the second power input line PIL2.

전원 입력선(PIL)은 행 방향으로 분기된 복수의 분기 전원선으로 연장되고, 전원 출력선(POL)은 분기 전원선과 연결된다. 다른 예로서 분기 전원선은 전원 입력선(PIL)의 상단에서 열 방향으로 연장될 수 있다. The power input line PIL extends to a plurality of branch power lines branched in the row direction, and the power output line POL is connected to the branch power line. As another example, the branch power line may extend in a column direction from an upper end of the power input line PIL.

도 9의 실시예에서는 전원 출력선(POL)은 모든 분기 전원선과 연결되어 있으나, 본 발명의 실시예는 이에 한정되지 않고, 전원 출력선(POL)은 적어도 하나의 분기 전원선과 연결될 수 있다. In the embodiment of FIG. 9, the power output line POL is connected to all branch power lines, but the embodiment of the present invention is not limited thereto, and the power output line POL may be connected to at least one branch power line.

제2 전원 입력선(PIL)의 경우, 분기 전원선은 복수의 화소들(PX)의 발광 소자의 일 전극(예컨대, 캐소드 전극)에 공통적으로 연결되며 표시 패널(110a)의 전면에 형성된 공통 전극일 수 있다. In the case of the second power input line PIL, the branch power line is commonly connected to one electrode (eg, a cathode electrode) of the light emitting device of the plurality of pixels PX, and is a common electrode formed on the front surface of the display panel 110a. Can be

전원 공급부(150)는 제1 전원전압(ELVDD) 또는 제2 전원전압(ELVSS)을 전원 입력선(PIL)으로 입력하고, 전원 출력선(POL)의 출력 전압으로부터 피드백 전압을 검출한다. 전원 공급부(150)는 피드백 전압을 기초로 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS) 중 적어도 하나의 시간에 따른 레벨 변화를 검출하고, 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS) 중 적어도 하나를 승압 또는 감압하여 표시 패널(110a)로 입력한다. 전원 공급부(150)의 구성 및 동작은 도 4 내지 도 8에서 설명되었으므로 생략하겠다. The power supply unit 150 inputs the first power voltage ELVDD or the second power voltage ELVSS to the power input line PIL, and detects a feedback voltage from the output voltage of the power output line POL. The power supply unit 150 detects a level change over time of at least one of the first power voltage ELVDD and the second power voltage ELVSS based on the feedback voltage, and At least one of the voltages ELVSS is boosted or reduced to input the voltage to the display panel 110a. The configuration and operation of the power supply unit 150 has been described in FIGS. 4 to 8 and will be omitted.

도 10은 다른 실시예에 따른 표시 패널의 일부를 개략적으로 도시한다. 10 schematically illustrates a part of a display panel according to another exemplary embodiment.

도 10을 참조하면, 표시 패널(110b)에는 전원전압이 인가되는 적어도 하나의 전원 배선(power wire)(PW1, PW2), 전원 배선(PW1, PW2)에 연결되는 전원 입력선(PIL), 전원 입력선(PIL)에 연결되는 적어도 하나의 연결부들(connections)(CN), 연결부들(CN)과 화소들(PX)에 연결되어 화소들(PX)에 전원전압을 제공하는 전원 출력선(POL)을 포함할 수 있다. 여기서 전원전압은 제1 전원전압(ELVDD) 또는 제2 전원전압(ELVSS)이다. Referring to FIG. 10, the display panel 110b includes at least one power wire (PW1, PW2) to which a power voltage is applied, a power input line (PIL) connected to the power wires (PW1, PW2), and a power source. A power output line POL that is connected to at least one connection unit CN connected to the input line PIL, and is connected to the connection units CN and the pixels PX to provide a power voltage to the pixels PX. ) Can be included. Here, the power voltage is the first power voltage ELVDD or the second power voltage ELVSS.

전원 배선(PW1, PW2)은 표시 패널(110)의 화소들(PX)이 배열된 화소 영역 바깥에 배치될 수 있으며, 전원 공급부(150)에서 생성된 제1 전원전압(ELVDD) 또는 제2 전원전압(ELVSS)이 직접 인가될 수 있다. 전원 배선(PW1, PW2)은 전원 입력선(PIL) 및 전원 출력선(POL)에 비해 낮은 선 저항을 갖기 때문에, 전류의 흐름에 따른 전압 강하는 무시할 수 있을 정도로 작을 수 있다. 도 10에서 제1 전원 배선(PW1)은 표시 패널(110b)의 상단에 배치되고, 제2 전원 배선(PW2)은 표시 패널(110b)의 하단에 배치되는 것으로 도시되지만, 설계에 따라서 표시 패널(110b)의 좌측 및/또는 우측에 전원 배선이 배치되거나, 표시 패널(110b)을 둘러싸도록 전원 배선이 배치되거나, 제1 전원 배선(PW1)과 제2 전원 배선(PW2) 중 하나가 생략될 수도 있다.The power wirings PW1 and PW2 may be disposed outside the pixel area in which the pixels PX of the display panel 110 are arranged, and may be a first power voltage ELVDD or a second power source generated by the power supply unit 150. The voltage ELVSS may be applied directly. Since the power wirings PW1 and PW2 have a lower line resistance than the power input line PIL and the power output line POL, the voltage drop due to the flow of current may be negligibly small. In FIG. 10, the first power wiring PW1 is disposed at the upper end of the display panel 110b, and the second power line PW2 is disposed at the lower end of the display panel 110b. The power wiring may be arranged on the left and/or right of 110b), the power wiring may be arranged to surround the display panel 110b, or one of the first power wiring PW1 and the second power wiring PW2 may be omitted. have.

도 10에는 하나의 전원 입력선(PIL)만이 도시되었지만, 표시 패널(110b) 상에는 복수의 전원 입력선들(PIL)이 배열되고, 전원 입력선들(PIL)은 제1 및 제2 전원 배선들(PW1, PW2) 중 적어도 하나에 연결될 수 있다. 도 10에 도시된 바와 같이, 전원 입력선들(PIL)은 제1 및 제2 전원 배선들(PW1, PW2) 사이에 연결될 수 있다. 전원 입력선들(PIL) 각각은 제1 전원 배선(PW1)에 연결되는 제1 단부와 제2 전원 배선(PW2)에 연결되는 제2 단부를 갖는다. 제1 및 제2 전원 배선들(PW1, PW2) 중 하나가 생략된 경우, 전원 입력선(PIL)은 나머지 전원 배선에 연결된다. 전원 배선이 표시 패널(110b)의 좌측 및/또는 우측에 배치되는 경우, 전원 입력선(PIL)은 행 방향(도 1에서 가로 방향)으로 연장될 수 있으며, 전원 배선이 표시 패널(110b)을 둘러싸도록 배치되는 경우, 전원 입력선들(PIL)은 메쉬(mesh) 형태로 배열될 수 있다.Although only one power input line PIL is shown in FIG. 10, a plurality of power input lines PIL are arranged on the display panel 110b, and the power input lines PIL are the first and second power wires PW1. , PW2) may be connected to at least one of. As shown in FIG. 10, the power input lines PIL may be connected between the first and second power lines PW1 and PW2. Each of the power input lines PIL has a first end connected to the first power line PW1 and a second end connected to the second power line PW2. When one of the first and second power wires PW1 and PW2 is omitted, the power input line PIL is connected to the remaining power wires. When the power wiring is disposed on the left and/or right of the display panel 110b, the power input line PIL may extend in the row direction (horizontal direction in FIG. 1), and the power wiring connects the display panel 110b. When arranged so as to surround, the power input lines PIL may be arranged in a mesh shape.

도 10에는 하나의 전원 출력선(POL)만이 도시되었지만, 표시 패널(110b) 상에는 복수의 전원 출력선들(POL)이 배열되며, 복수의 전원 출력선들(POL)은 화소들(PX)에 연결된다. 도 10에 도시된 바와 같이, 전원 출력선들(POL)은 열 방향(도 1에서 세로 방향)으로 연장될 수 있다. 전원 출력선들(POL)은 행 방향으로 연장되거나, 메쉬 형태로 배열될 수도 있다. 전원 출력선(POL)은 표시 패널(110b) 상의 첫 번째 행의 화소(PX)에서부터 마지막 행(도 1에서 n번째 행)의 화소(PX)까지의 화소들(PX)에 모두 연결되기 위하여, 표시 패널(110b) 전체를 가로질러 배치되지만, 전원 배선들(PW1, PW2)에 직접 연결되지 않는다.Although only one power output line POL is shown in FIG. 10, a plurality of power output lines POL are arranged on the display panel 110b, and the plurality of power output lines POL are connected to the pixels PX. . As illustrated in FIG. 10, the power output lines POL may extend in a column direction (a vertical direction in FIG. 1 ). The power output lines POL may extend in a row direction or may be arranged in a mesh shape. The power output line POL is connected to all pixels PX from the first row of pixels PX to the last row (nth row in FIG. 1) pixels PX on the display panel 110b, Although disposed across the entire display panel 110b, they are not directly connected to the power wirings PW1 and PW2.

연결부들(CN)은 전원 입력선(PIL)과 전원 출력선(POL)을 서로 전기적으로 연결한다. 연결부들(CN)은 전원 출력선(POL)의 중간 부분에 연결될 수 있다. 본 명세서에서 전원 출력선(POL)의 중간 부분은 전원 출력선(POL)의 길이 방향을 따라 전원 출력선(POL)의 중앙점에 인접한 부분들을 지칭한다. 하나의 전원 입력선(PIL)과 하나의 전원 출력선(POL)을 서로 연결하는 연결부들(CN)의 개수는 화소들(PX)의 행들(rows)의 개수(도 1에서 n)의 5% 내지 30% 사이에서 선택될 수 있다. 다른 예에 따르면, 하나의 전원 출력선(POL)에 연결되는 연결부들(CN)의 개수는 화소들(PX)의 행들의 개수의 5% 내지 10% 사이에서 선택될 수 있다. 그러나, 전원 입력선(PIL)과 전원 출력선(POL)은 하나의 연결부(CN)에 의해 연결될 수도 있다. The connection parts CN electrically connect the power input line PIL and the power output line POL to each other. The connection parts CN may be connected to a middle part of the power output line POL. In the present specification, the middle portion of the power output line POL refers to portions adjacent to the central point of the power output line POL along the length direction of the power output line POL. The number of connection parts CN connecting one power input line PIL and one power output line POL to each other is 5% of the number of rows (n in FIG. 1) of the pixels PX. It may be selected between to 30%. According to another example, the number of connection parts CN connected to one power output line POL may be selected from 5% to 10% of the number of rows of the pixels PX. However, the power input line PIL and the power output line POL may be connected by one connection part CN.

도 10에 도시된 실시예에 따르면, 전원 공급부(150)에 의해 생성된 제1 전원 전압(ELVDD) 및 제2 전원전압(ELVSS) 중 적어도 하나는 제1 및 제2 전원 배선들(PW1)에 인가되고, 전원 입력선들(PIL), 연결부들(CN) 및 전원 출력선(POL)을 통해 화소들(PX)에 인가된다. According to the embodiment illustrated in FIG. 10, at least one of the first power voltage ELVDD and the second power voltage ELVSS generated by the power supply unit 150 is connected to the first and second power wires PWM. It is applied, and is applied to the pixels PX through the power input lines PIL, the connection parts CN, and the power output line POL.

전원 입력선(PIL)에서는 양 단부로부터 중앙부의 연결부들(CN)을 향하여 전류(I)가 흐르고, 상기 전류(I)는 연결부들(CN)을 통해 전원 출력선(POL)으로 흐른다. 전원 출력선(POL)에서는 연결부들(CN)이 배치된 중앙부로부터 양 단부로 전류(I)가 흐른다. In the power input line PIL, a current I flows from both ends toward the connection portions CN of the central portion, and the current I flows to the power output line POL through the connection portions CN. In the power output line POL, current I flows from the central portion where the connection portions CN are disposed to both ends.

전원 공급부(150)는 전원 출력선(POL)의 출력 전압으로부터 피드백 전압을 검출한다. 전원 공급부(150)는 피드백 전압을 기초로 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS) 중 적어도 하나의 시간에 따른 레벨 변화를 검출하고, 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS) 중 적어도 하나를 승압 또는 감압하여 표시 패널(110b)로 입력한다. 전원 공급부(150)의 구성 및 동작은 도 4 내지 도 8에서 설명되었으므로 생략하겠다. The power supply unit 150 detects a feedback voltage from the output voltage of the power output line POL. The power supply unit 150 detects a level change over time of at least one of the first power voltage ELVDD and the second power voltage ELVSS based on the feedback voltage, and At least one of the voltages ELVSS is boosted or reduced to input the voltage to the display panel 110b. The configuration and operation of the power supply unit 150 has been described in FIGS. 4 to 8 and will be omitted.

도 11은 다른 실시예에 따른 표시 패널의 일부를 개략적으로 도시한다. 11 schematically illustrates a part of a display panel according to another exemplary embodiment.

도 11을 참조하면, 표시 패널(110c)에는 복수의 화소들(PX1-PXn), 및 화소들(PX1-PXn)에 제1 전원전압(ELVDD)을 공급하는 제1 전원 입력선(PIL1), 연결부들(CN) 및 제1 전원 출력선(POL1)과 제2 전원전압(ELVSS)을 공급하는 공통전극(CE)을 포함한다. 제1 전원 입력선(PIL1), 연결부들(CN) 및 제1 전원 출력선(POL1)은 도 10을 참조로 앞에서 설명되었으므로, 반복하여 설명하지 않는다. Referring to FIG. 11, a first power input line PIL1 for supplying a plurality of pixels PX1-PXn to the display panel 110c and a first power voltage ELVDD to the pixels PX1-PXn, And a common electrode CE that supplies connection parts CN and a first power output line POL1 and a second power voltage ELVSS. The first power input line PIL1, the connection parts CN, and the first power output line POL1 have been described above with reference to FIG. 10, and thus will not be described again.

제1 전원전압(ELVDD)은 제1 전원 입력선(PIL1)의 상부 단부 및 하부 단부를 통해 인가되지만, 연결부들(CN)을 통해 제1 전원 출력선(POL1)의 중앙부에서 상부 단부와 하부 단부를 향하여 공급된다. 따라서, 제1 전원 출력선(POL)에서 전류(I)는 중앙부에서 양 끝을 향하여 흐르게 된다. The first power voltage ELVDD is applied through the upper and lower ends of the first power input line PIL1, but the upper and lower ends at the center of the first power output line POL1 through the connection parts CN. It is supplied toward. Accordingly, the current I in the first power output line POL flows from the center to both ends.

제2 전원 전압(ELVSS)은 공통 전극(CE)의 상부 및 하부를 통해 인가된다. 공통 전극(CE)은 표시 패널(110c) 상의 화소들(PX)을 덮도록 전면적으로 형성될 수 있다. The second power voltage ELVSS is applied through the upper and lower portions of the common electrode CE. The common electrode CE may be formed entirely to cover the pixels PX on the display panel 110c.

전원 공급부(150)는 제1 전원 출력선(POL1)의 출력 전압으로부터 피드백 전압을 검출한다. 전원 공급부(150)는 피드백 전압을 기초로 제1 전원전압(ELVDD)의 시간에 따른 레벨 변화를 검출하고, 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS) 중 적어도 하나를 승압 또는 감압하여 표시 패널(110b)로 입력한다. 전원 공급부(150)의 구성 및 동작은 도 4 내지 도 8에서 설명되었으므로 생략하겠다. The power supply unit 150 detects a feedback voltage from the output voltage of the first power output line POL1. The power supply unit 150 detects a level change of the first power voltage ELVDD over time based on the feedback voltage, and boosts or reduces at least one of the first power voltage ELVDD and the second power voltage ELVSS. And input to the display panel 110b. The configuration and operation of the power supply unit 150 has been described in FIGS. 4 to 8 and will be omitted.

도 12는 또 다른 실시예에 따른 표시 패널의 일부를 개략적으로 도시한다. 12 schematically illustrates a part of a display panel according to another exemplary embodiment.

도 12를 참조하면, 표시 패널(110d)에는 제1 전원 전압(ELVDD)을 화소들(PX)에 공급하기 위하여, 제1 전원 입력선(PIL1), 제1 전원 입력선(PIL1)에 연결되는 제1 및 제2 연결부들(CN1, CN2), 및 제1 연결부들(CN1)에 연결된 제1-1 전원 출력선(POL11)과 제2 연결부들(CN2)에 연결된 제1-2 전원 출력선(POL12)을 포함한다. Referring to FIG. 12, in order to supply the first power voltage ELVDD to the pixels PX, the display panel 110d is connected to the first power input line PIL1 and the first power input line PIL1. The first and second connection parts CN1 and CN2, and the 1-1 power output line POL11 connected to the first connection parts CN1 and the 1-2 power output line connected to the second connection parts CN2 (POL12) included.

표시 패널(110d)은 제1-1 전원 출력선(POL11)에 연결된 화소들(PX), 및 제1-2 전원 출력선(POL12)에 연결된 화소들(PX)을 포함한다. 제2 전원 전압(ELVSS)을 공급하는 공통 전극(CE)이 화소들(PX)에 연결되지만, 공통 전극(CE)은 도 12에 도시하지 않았다.The display panel 110d includes pixels PX connected to the 1-1 th power output line POL11 and pixels PX connected to the 1-2 th power output line POL12. The common electrode CE that supplies the second power voltage ELVSS is connected to the pixels PX, but the common electrode CE is not shown in FIG. 12.

제1 연결부들(CN1)은 제1-1 전원 출력선(POL1)의 중간 부분에 연결되고, 제2 연결부들(CN2)은 제1-2 전원 출력선(POL2)의 중간 부분에 연결된다. 제1-1 전원 출력선(POL1)에 연결된 화소들(PX)에 의해 소모되는 제1 전류(I1)와 제1-2 전원 출력선(POL2)에 연결된 화소들(PX)에 의해 소모되는 제2 전류(I2)는 모두 제1 전원 입력선(PIL1)을 통해 공급된다. The first connection parts CN1 are connected to the middle part of the 1-1 th power output line POL1, and the second connection parts CN2 are connected to the middle part of the 1-2 th power output line POL2. The first current I1 consumed by the pixels PX connected to the 1-1 power output line POL1 and the first current I1 consumed by the pixels PX connected to the 1-2 power output line POL2. 2 The current I2 is all supplied through the first power input line PIL1.

전원 공급부(150)는 제1-1 전원 출력선(POL11) 및/또는 제1-2 전원 출력선(POL12)의 출력 전압으로부터 피드백 전압을 검출한다. 전원 공급부(150)는 피드백 전압을 기초로 제1 전원전압(ELVDD)의 시간에 따른 레벨 변화를 검출하고, 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS) 중 적어도 하나를 승압 또는 감압하여 표시 패널(110d)로 입력한다. 전원 공급부(150)의 구성 및 동작은 도 4 내지 도 8에서 설명되었으므로 생략하겠다. The power supply unit 150 detects a feedback voltage from the output voltage of the 1-1th power output line POL11 and/or the 1-2nd power output line POL12. The power supply unit 150 detects a level change of the first power voltage ELVDD over time based on the feedback voltage, and boosts or reduces at least one of the first power voltage ELVDD and the second power voltage ELVSS. And input to the display panel 110d. The configuration and operation of the power supply unit 150 has been described in FIGS. 4 to 8 and will be omitted.

도 13은 또 다른 실시예에 따른 표시 패널의 일부를 개략적으로 도시한다.13 schematically illustrates a part of a display panel according to another exemplary embodiment.

도 13을 참조하면, 표시 패널(110e)에서 하나의 화소(PX)는 제1 내지 제3 서브 화소(SPR, SPG, SPB)를 포함한다. 제1 서브 화소(SPR)는 적색 광을 방출하고, 제2 서브 화소(SPG)는 녹색 광을 방출하고, 제3 서브 화소(SPB)는 청색 광을 방출할 수 있다. 화소(PX)는 백색 광을 방출하는 서브 화소를 더 포함할 수 있다.Referring to FIG. 13, one pixel PX in the display panel 110e includes first to third sub-pixels SPR, SPG, and SPB. The first sub-pixel SPR emits red light, the second sub-pixel SPG emits green light, and the third sub-pixel SPB emits blue light. The pixel PX may further include a sub-pixel that emits white light.

제1 서브 화소들(SPR)에는 제1-1 전원 입력선(PIL11), 제1-1 전원 입력선(PIL11)에 연결되는 제1 연결부들(CN1), 및 제1 연결부들(CN1)에 연결되는 제1-1 전원 출력선(POL11)을 통해 제1-1 전원전압(ELVDD1)이 인가된다. 제2 서브 화소들(SPG)에는 제1-2 전원 입력선(PIL2), 제1-2 전원 입력선(PIL2)에 연결되는 제2 연결부들(CN2), 및 제2 연결부들(CN2)에 연결되는 제1-2 전원 출력선(POL2)을 통해 제1-2 전원전압(ELVDD2)이 인가된다. 제3 서브 화소들(SPB)에는 제1-3 전원 입력선(PIL3), 제1-3 전원 입력선(PIL3)에 연결되는 제3 연결부들(CN3), 및 제3 연결부들(CN3)에 연결되는 제1-3 전원 출력선(POL3)을 통해 제1-3 전원전압(ELVDD3)이 인가된다. 제1-1 내지 제1-3 전원전압(ELVDD1-ELVDD3)은 서로 다른 전압 레벨을 가질 수 있다. 예컨대, 제1-1 전원전압(ELVDD1)의 전압 레벨이 가장 높고, 제1-3 전원전압(ELVDD3)의 전압 레벨이 가장 낮을 수 있다.The first sub-pixels SPR include the 1-1 power input line PIL11, the first connection parts CN1 connected to the 1-1 power input line PIL11, and the first connection parts CN1. The 1-1 power voltage ELVDD1 is applied through the connected 1-1 power output line POL11. The second sub-pixels SPG include the 1-2 power input line PIL2, the second connection parts CN2 connected to the 1-2 power input line PIL2, and the second connection parts CN2. The 1-2 power voltage ELVDD2 is applied through the connected 1-2 power output line POL2. The third sub-pixels SPB include the 1-3th power input line PIL3, the third connection parts CN3 connected to the 1-3th power input line PIL3, and the third connection parts CN3. The 1-3th power voltage ELVDD3 is applied through the connected 1-3th power output line POL3. The 1-1 to 1-3 power voltages ELVDD1 to ELVDD3 may have different voltage levels. For example, the voltage level of the first-first power voltage ELVDD1 may be the highest, and the voltage level of the first-third power voltage ELVDD3 may be the lowest.

제1 내지 제3 연결부들(CN1-CN3)은 각각 제1-1 내지 제1-3 전원 출력선들(POL11, POL12, POL13)의 중간 부분에 연결될 수 있다. 제1-1 내지 제1-3 전원 출력선(POL11-POL13)을 흐르는 전류(I)는 중앙부에서 양 끝을 향하여 흐를 수 있다. 제2 전원 전압(ELVSS)을 공급하는 공통 전극(CE)이 화소들(PX)에 연결되지만, 공통 전극(CE)은 도 13에 도시하지 않았다.The first to third connection portions CN1-CN3 may be connected to an intermediate portion of the 1-1 to 1-3 power output lines POL11, POL12, and POL13, respectively. Current I flowing through the 1-1 to 1-3 power output lines POL11-POL13 may flow from the center to both ends. The common electrode CE that supplies the second power voltage ELVSS is connected to the pixels PX, but the common electrode CE is not shown in FIG. 13.

전원 공급부(150)는 제1-1 내지 제1-3 전원 출력선들(POL11, POL12, POL13) 각각의 출력 전압으로부터 피드백 전압을 검출한다. 전원 공급부(150)는 피드백 전압을 기초로 제1-1 내지 제1-3 전원전압(ELVDD1-ELVDD3)의 시간에 따른 레벨 변화를 검출하고, 제1-1 내지 제1-3 전원전압(ELVDD1-ELVDD3)을 승압 또는 감압하여 표시 패널(110e)로 입력한다. 전원 공급부(150)의 구성 및 동작은 도 4 내지 도 8에서 설명되었으므로 생략하겠다. The power supply unit 150 detects a feedback voltage from the output voltages of each of the 1-1 to 1-3 power output lines POL11, POL12, and POL13. The power supply unit 150 detects a level change over time of the 1-1 to 1-3 power voltages ELVDD1-ELVDD3 based on the feedback voltage, and the 1-1 to 1-3 power voltage ELVDD1 -ELVDD3) is boosted or depressurized and input to the display panel 110e. The configuration and operation of the power supply unit 150 has been described in FIGS. 4 to 8 and will be omitted.

도 14는 다른 실시예에 따른 표시 패널의 일부를 개략적으로 도시한다.14 schematically illustrates a part of a display panel according to another exemplary embodiment.

도 14를 참조하면, 표시 패널(110f)은 복수의 화소들(PX1-PXn), 및 화소들(PX1-PXn)에 제1 전원전압(ELVDD)을 공급하는 전원선(PL)과 제2 전원전압(ELVSS)을 공급하는 제2 전원 입력선(PIL), 연결부들(CN) 및 제2 전원 출력선(POL)을 포함한다. 전원선(PL)은 열 방향을 따라 연장되며, 동일 열의 화소들(PX1-PXn)에 연결된다. 제2 전원 입력선(PIL), 연결부들(CN) 및 제2 전원 출력선(POL)은 도 10을 참조로 앞에서 설명되었으므로, 반복하여 자세히 설명하지 않는다. 도 14의 실시예에서, 제2 전원 입력선(PIL), 연결부들(CN) 및 제2 전원 출력선(POL)은 공통 전극(CE) 상에 배치되거나, 공통 전극(CE) 없이 화소들(PX)에 제2 전원전압(ELVSS)을 공급할 수 있다.Referring to FIG. 14, the display panel 110f includes a power line PL and a second power supply supplying a first power voltage ELVDD to a plurality of pixels PX1-PXn, and the pixels PX1-PXn. And a second power input line PIL supplying the voltage ELVSS, connection portions CN, and a second power output line POL. The power line PL extends along the column direction and is connected to the pixels PX1-PXn in the same column. Since the second power input line PIL, the connection parts CN, and the second power output line POL have been described above with reference to FIG. 10, they will not be described in detail again. In the embodiment of FIG. 14, the second power input line PIL, the connection parts CN, and the second power output line POL are disposed on the common electrode CE, or pixels without the common electrode CE. The second power voltage ELVSS may be supplied to PX).

제1 전원전압(ELVDD)은 전원선(PL)의 상부 단부 및 하부 단부를 통해 인가된다. 화소들(PX1-PXn)에 의해 소모되는 전류(I)는 전원선(PL)의 상부 및 하부로부터 유입된다. The first power voltage ELVDD is applied through the upper and lower ends of the power line PL. The current I consumed by the pixels PX1 -PXn flows from the upper and lower portions of the power line PL.

제2 전원전압(ELVSS)은 제2 전원 입력선(PIL2)의 상부 단부 및 하부 단부를 통해 인가되지만, 연결부들(CN)을 통해 제2 전원 출력선(POL2)의 중앙부에서 상부 단부와 하부 단부를 향하여 공급된다. 따라서, 제2 전원 출력선(POL2)에서 전류(I)는 양 끝에서 중앙부를 향하여 흐르게 된다. The second power voltage ELVSS is applied through the upper and lower ends of the second power input line PIL2, but the upper and lower ends at the center of the second power output line POL2 through the connection parts CN. It is supplied toward. Accordingly, the current I in the second power output line POL2 flows from both ends toward the center.

전원 공급부(150)는 제2 전원 출력선(POL2)의 상부 단부 및 하부 단부 중 적어도 하나의 출력 전압으로부터 피드백 전압을 검출한다. 전원 공급부(150)는 피드백 전압을 기초로 제2 전원전압(ELVSS)의 시간에 따른 레벨 변화를 검출하고, 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS) 중 적어도 하나를 승압 또는 감압하여 표시 패널(110f)로 입력한다. 전원 공급부(150)의 구성 및 동작은 도 4 내지 도 8에서 설명되었으므로 생략하겠다. The power supply unit 150 detects a feedback voltage from at least one of an upper end and a lower end of the second power output line POL2. The power supply unit 150 detects a level change of the second power voltage ELVSS over time based on the feedback voltage, and boosts or reduces at least one of the first power voltage ELVDD and the second power voltage ELVSS. And input to the display panel 110f. The configuration and operation of the power supply unit 150 has been described in FIGS. 4 to 8 and will be omitted.

본 발명의 다양한 실시예들에 의해 실제 표시 패널에서 사용된 전원전압을 피드백하여 전압 레벨을 조절하여 출력함으로써 전원전압을 정확히 제어하고 표시패널의 휘도 저하를 방지할 수 있다. According to various embodiments of the present disclosure, by feeding back a power voltage used in an actual display panel and adjusting a voltage level and outputting the feedback, the power voltage can be accurately controlled and luminance of the display panel can be prevented from deteriorating.

전술된 실시예에서, 제1 전원전압(ELVDD)이 예컨대 표시 패널의 상단과 하단에 배치되는 제1 및 제2 전원 배선들(PW1, PW2)을 통해 표시 패널의 상단과 하단으로부터 화소(PX)에 공급되고, 제2 전원전압(ELVSS)도 표시 패널의 상단과 하단으로부터 화소(PX)에 공급되는 배치를 갖는 실시예들을 중심으로 설명하였다. 그러나, 본 발명은 다른 배치에도 동일한 원리로 적용될 수 있다는 것에 주의하여야 한다.In the above-described embodiment, the first power voltage ELVDD is applied to the pixel PX from the top and bottom of the display panel through the first and second power wires PW1 and PW2 disposed at the top and bottom of the display panel. The second power voltage ELVSS is supplied to the display panel and is also supplied to the pixel PX from the top and bottom of the display panel. However, it should be noted that the present invention can be applied to other arrangements with the same principle.

본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.In the present specification, the present invention has been described centering on limited embodiments, but various embodiments are possible within the scope of the present invention. In addition, although not described, it will be said that an equivalent means is also incorporated in the present invention as it is. Therefore, the true scope of protection of the present invention should be determined by the following claims.

Claims (19)

삭제delete 삭제delete 제1 전원전압을 패널의 화소에 인가하는 제1 전원 입력선과 상기 제1 전원전압보다 낮은 레벨의 제2 전원전압을 상기 화소에 인가하는 제2 전원 입력선 중 상기 제1 전원 입력선에 연결된 전원 출력선의 출력전압으로부터 피드백 전압을 검출하는 피드백 제어부;
상기 피드백 전압을 기초로 상기 제1 전원전압의 레벨 변화를 검출하는 전압 제어부; 및
상기 제1 전원전압을 생성하여 상기 제1 전원 입력선으로 출력하고, 상기 제2 전원전압을 생성하여 상기 제2 전원 입력선으로 출력하고, 상기 제1 전원전압의 레벨 변화 검출 결과에 따라 상기 제1 전원전압을 가변하는 전압 생성부;를 포함하고,
상기 피드백 제어부는,
상기 전원 출력선과 제1 노드 사이의 제1 저항 및 상기 제1 전원 입력선과 상기 제1 노드 사이의 제2 저항의 저항값에 따라 상기 제1 노드에서 결정되는 상기 피드백 전압을 검출하는, 전원 공급 장치.Power connected to the first power input line among a first power input line for applying a first power voltage to a pixel of a panel and a second power input line for applying a second power voltage lower than the first power voltage to the pixel A feedback control unit for detecting a feedback voltage from the output voltage of the output line;
A voltage controller configured to detect a level change of the first power voltage based on the feedback voltage; And
The first power voltage is generated and output to the first power input line, the second power voltage is generated and output to the second power input line, and the second power voltage is generated according to a detection result of a level change of the first power voltage. 1 A voltage generator for varying the power supply voltage; Including,
The feedback control unit,
A power supply device for detecting the feedback voltage determined at the first node according to a resistance value of a first resistance between the power output line and a first node and a second resistance between the first power input line and the first node . 제3항에 있어서,
상기 전압 제어부는,
상기 제1 노드의 상기 피드백 전압과 기준 전압의 대소 차이에 따라 상기 제1 전원전압의 가변 여부를 결정하는 증폭기를 포함하고,
상기 전압 생성부는,
상기 피드백 전압이 상기 기준 전압보다 크면 상기 제1 전원전압을 감압하여 상기 제1 전원 입력선으로 출력하고, 상기 피드백 전압이 상기 기준 전압보다 작으면 상기 제1 전원전압을 승압하여 상기 제1 전원 입력선으로 출력하는, 전원 공급 장치.The method of claim 3,
The voltage control unit,
And an amplifier that determines whether to vary the first power voltage according to a difference between the feedback voltage and the reference voltage of the first node,
The voltage generator,
When the feedback voltage is greater than the reference voltage, the first power voltage is reduced and output to the first power input line, and when the feedback voltage is less than the reference voltage, the first power voltage is boosted to input the first power. Output by line, power supply. 삭제delete 삭제delete 제1 전원전압을 패널의 화소에 인가하는 제1 전원 입력선과 상기 제1 전원전압보다 낮은 레벨의 제2 전원전압을 상기 화소에 인가하는 제2 전원 입력선 중 상기 제2 전원 입력선에 연결된 전원 출력선의 출력전압으로부터 피드백 전압을 검출하는 피드백 제어부;
상기 피드백 전압을 기초로 상기 제2 전원전압의 레벨 변화를 검출하는 전압 제어부; 및
상기 제1 전원전압을 생성하여 상기 제1 전원 입력선으로 출력하고, 상기 제2 전원전압을 생성하여 상기 제2 전원 입력선으로 출력하는 전압 생성부;를 포함하고,
상기 전압 제어부는,
상기 피드백 전압을 반전 증폭한 반전 전압을 출력하는 증폭기; 및
상기 반전 전압을 출력하는 증폭기의 출력단과 상기 제2 전원 입력선에 연결된 상기 전압 생성부의 출력단자 사이에 연결되어 상기 전압 생성부의 출력단자에서 출력되는 상기 제2 전원전압을 승압 또는 감압하는 커패시터;를 포함하는 전원 공급 장치.Power connected to the second power input line among a first power input line for applying a first power voltage to a pixel of the panel and a second power input line for applying a second power voltage lower than the first power voltage to the pixel A feedback control unit for detecting a feedback voltage from the output voltage of the output line;
A voltage controller configured to detect a level change of the second power voltage based on the feedback voltage; And
A voltage generator configured to generate the first power voltage and output it to the first power input line, and to generate the second power voltage and output it to the second power input line; and
The voltage control unit,
An amplifier outputting an inverted voltage obtained by inverting and amplifying the feedback voltage; And
A capacitor connected between the output terminal of the amplifier outputting the inverted voltage and the output terminal of the voltage generator connected to the second power input line to boost or decrease the second power voltage output from the output terminal of the voltage generator; Power supply including. 제7항에 있어서,
상기 전압 생성부는, 접지 전원인 전원 공급 장치.The method of claim 7,
The voltage generator is a power supply device that is a ground power source. 삭제delete 제1 전원전압을 패널의 화소에 인가하는 제1 전원 입력선과 상기 제1 전원전압보다 낮은 레벨의 제2 전원전압을 상기 화소에 인가하는 제2 전원 입력선 중 상기 제2 전원 입력선에 연결된 전원 출력선의 출력전압으로부터 피드백 전압을 검출하는 피드백 제어부;
상기 피드백 전압을 기초로 상기 제2 전원전압의 레벨 변화를 검출하는 전압 제어부; 및
상기 제1 전원전압을 생성하여 상기 제1 전원 입력선으로 출력하고, 상기 제2 전원전압을 생성하여 상기 제2 전원 입력선으로 출력하고, 상기 제2 전원전압의 레벨 변화 검출 결과에 따라 상기 제1 전원전압을 가변하는 전압 생성부;를 포함하고,
상기 전압 제어부는,
상기 피드백 전압을 반전 증폭한 반전 전압을 출력하는 증폭기;를 포함하고,
상기 전압 생성부는,
반전 전압과 제1 전원전압이 매칭된 룩업테이블로부터 상기 증폭기가 출력하는 반전 전압에 대응하는 제1 전원전압을 획득하고, 상기 획득된 제1 전원전압을 기초로, 상기 제1 전원전압을 승압 또는 감압하여 상기 제1 전원 입력선으로 출력하는, 전원 공급 장치.Power connected to the second power input line among a first power input line for applying a first power voltage to a pixel of the panel and a second power input line for applying a second power voltage lower than the first power voltage to the pixel A feedback control unit for detecting a feedback voltage from the output voltage of the output line;
A voltage controller configured to detect a level change of the second power voltage based on the feedback voltage; And
The first power voltage is generated and output to the first power input line, the second power voltage is generated and output to the second power input line, and the second power voltage is generated according to a detection result of a level change of the second power voltage. 1 A voltage generator for varying the power supply voltage; Including,
The voltage control unit,
Including; an amplifier for outputting an inverted voltage obtained by inverting amplification of the feedback voltage,
The voltage generator,
Obtaining a first power voltage corresponding to the inverting voltage output from the amplifier from a lookup table in which the inverting voltage and the first power voltage are matched, and boosting the first power voltage based on the obtained first power voltage, or A power supply device for reducing pressure and outputting the pressure to the first power input line. 삭제delete 삭제delete 복수의 화소들, 상기 복수의 화소들 각각에 제1 전원전압을 입력하는 제1 전원 입력선, 상기 복수의 화소들 각각에 상기 제1 전원전압보다 낮은 레벨의 제2 전원전압을 입력하는 제2 전원 입력선, 및 상기 제1 전원 입력선에 연결된 전원 출력선을 포함하는 패널; 및
상기 제1 전원전압을 생성하여 상기 제1 전원 입력선으로 출력하고, 상기 제2 전원전압을 생성하여 상기 제2 전원 입력선으로 출력하되, 상기 전원 출력선의 출력전압으로부터 피드백 전압을 검출하고, 상기 피드백 전압을 기초로 상기 제1 전원전압의 레벨 변화를 검출하고, 상기 제1 전원전압의 레벨 변화 검출 결과에 따라 상기 제1 전원전압을 가변하는 전원 공급부;를 포함하고,
상기 전원 공급부는,
상기 전원 출력선의 제1 출력전압이 인가되는 제1 노드와 상기 피드백 전압이 출력되는 상기 제1 전원전압의 분압 노드 사이에 연결된 제1 저항;
상기 제1 전원 입력선과 상기 분압 노드 사이에 연결된 제2 저항;
상기 분압 노드와 접지 사이에 연결된 제3 저항; 및
상기 피드백 전압과 기준 전압을 비교하는 증폭기;를 포함하는 유기 발광 표시 장치.A plurality of pixels, a first power input line for inputting a first power voltage to each of the plurality of pixels, a second power input line for inputting a second power voltage lower than the first power voltage to each of the plurality of pixels A panel including a power input line and a power output line connected to the first power input line; And
The first power voltage is generated and output to the first power input line, the second power voltage is generated and output to the second power input line, and a feedback voltage is detected from the output voltage of the power output line, and the A power supply unit that detects a level change of the first power voltage based on a feedback voltage and varies the first power voltage according to a detection result of the level change of the first power voltage; and
The power supply unit,
A first resistor connected between a first node to which a first output voltage of the power output line is applied and a divided node of the first power voltage to which the feedback voltage is output;
A second resistor connected between the first power input line and the voltage divider node;
A third resistor connected between the voltage divider node and a ground; And
And an amplifier comparing the feedback voltage and a reference voltage. 제13항에 있어서,
상기 전원 공급부는,
상기 피드백 전압이 상기 기준 전압보다 작으면 상기 제1 전원전압을 승압하여 상기 제1 전원 입력선으로 출력하고, 상기 피드백 전압이 상기 기준 전압보다 크면 상기 제1 전원전압을 감압하여 상기 제1 전원 입력선으로 출력하는, 유기 발광 표시 장치.The method of claim 13,
The power supply unit,
If the feedback voltage is less than the reference voltage, the first power voltage is boosted and output to the first power input line, and if the feedback voltage is greater than the reference voltage, the first power voltage is reduced to input the first power. An organic light-emitting display device that outputs as a line. 제13항에 있어서,
상기 피드백 전압은 상기 제1저항 및 상기 제2저항의 저항값에 따라 결정되는, 유기 발광 표시 장치.The method of claim 13,
The feedback voltage is determined according to resistance values of the first resistance and the second resistance. 복수의 화소들, 상기 복수의 화소들 각각에 제1 전원전압을 입력하는 제1 전원 입력선, 상기 복수의 화소들 각각에 상기 제1 전원전압보다 낮은 레벨의 제2 전원전압을 입력하는 제2 전원 입력선, 및 상기 제2 전원 입력선에 연결된 전원 출력선을 포함하는 패널; 및
상기 제1 전원전압을 생성하여 상기 제1 전원 입력선으로 출력하고, 상기 제2 전원전압을 생성하여 상기 제2 전원 입력선으로 출력하되, 상기 전원 출력선의 출력전압으로부터 피드백 전압을 검출하고, 상기 피드백 전압을 기초로 상기 제2 전원전압의 레벨 변화를 검출하고, 상기 제2 전원전압의 레벨 변화 검출 결과에 따라 상기 제2 전원전압을 가변하는 전원 공급부;를 포함하고,
상기 전원 공급부는,
상기 전원 출력선의 피드백 전압을 반전 증폭한 반전 전압을 출력하는 증폭기; 및
상기 반전 전압을 출력하는 증폭기의 출력단과 상기 제2 전원전압 사이에 연결되어 상기 제2 전원전압을 승압 또는 감압하는 제2 커패시터;를 포함하는 유기 발광 표시 장치.A plurality of pixels, a first power input line for inputting a first power voltage to each of the plurality of pixels, a second power input line for inputting a second power voltage lower than the first power voltage to each of the plurality of pixels A panel including a power input line and a power output line connected to the second power input line; And
The first power voltage is generated and output to the first power input line, the second power voltage is generated and output to the second power input line, and a feedback voltage is detected from the output voltage of the power output line, and the A power supply unit that detects a level change of the second power voltage based on a feedback voltage and varies the second power voltage according to a detection result of the level change of the second power voltage; and
The power supply unit,
An amplifier outputting an inverted voltage obtained by inverting and amplifying the feedback voltage of the power output line; And
And a second capacitor connected between the output terminal of the amplifier outputting the inverted voltage and the second power voltage to boost or decrease the second power voltage. 제16항에 있어서,
상기 제2 전원전압은 접지 전압인 유기 발광 표시 장치.The method of claim 16,
The second power voltage is a ground voltage. 복수의 화소들, 상기 복수의 화소들 각각에 제1 전원전압을 입력하는 제1 전원 입력선, 상기 복수의 화소들 각각에 상기 제1 전원전압보다 낮은 레벨의 제2 전원전압을 입력하는 제2 전원 입력선, 및 상기 제2 전원 입력선에 연결된 전원 출력선을 포함하는 패널; 및
상기 제1 전원전압을 생성하여 상기 제1 전원 입력선으로 출력하고, 상기 제2 전원전압을 생성하여 상기 제2 전원 입력선으로 출력하되, 상기 전원 출력선의 출력전압으로부터 피드백 전압을 검출하고, 상기 피드백 전압을 기초로 상기 제2 전원전압의 레벨 변화를 검출하고, 상기 제2 전원전압의 레벨 변화 검출 결과에 따라 상기 제1 전원전압을 가변하는 전원 공급부;를 포함하고,
상기 전원 공급부는,
상기 전원 출력선의 피드백 전압을 반전 증폭한 반전 전압을 출력하는 증폭기;를 포함하고,
반전 전압과 제1 전원전압이 매칭된 룩업테이블로부터 상기 증폭기가 출력하는 반전 전압에 대응하는 제1 전원전압을 획득하고, 상기 획득된 제1 전원전압을 기초로, 상기 제1 전원전압을 승압 또는 감압하여 상기 제1 전원 입력선으로 출력하는, 유기 발광 표시 장치.A plurality of pixels, a first power input line for inputting a first power voltage to each of the plurality of pixels, a second power input line for inputting a second power voltage lower than the first power voltage to each of the plurality of pixels A panel including a power input line and a power output line connected to the second power input line; And
The first power voltage is generated and output to the first power input line, the second power voltage is generated and output to the second power input line, and a feedback voltage is detected from the output voltage of the power output line, and the A power supply unit that detects a level change of the second power voltage based on a feedback voltage and varies the first power voltage according to a detection result of the level change of the second power voltage; and
The power supply unit,
Includes; an amplifier for outputting an inverted voltage obtained by inverting and amplifying the feedback voltage of the power output line,
Obtaining a first power voltage corresponding to the inverting voltage output from the amplifier from a lookup table in which the inverting voltage and the first power voltage are matched, and boosting the first power voltage based on the obtained first power voltage, or The organic light-emitting display device is configured to reduce pressure and output it to the first power input line. 제18항에 있어서,
상기 제2 전원전압은 접지 전압인 유기 발광 표시 장치.The method of claim 18,
The second power voltage is a ground voltage.
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