KR102241180B1 - Cmos 호환가능 폴리사이드 퓨즈 구조체를 갖는 반도체 구조체 - Google Patents

Cmos 호환가능 폴리사이드 퓨즈 구조체를 갖는 반도체 구조체 Download PDF

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Abstract

CMOS 호환가능 폴리사이드 퓨즈 구조체들과 CMOS 호환가능 폴리사이드 퓨즈 구조체들을 제조하는 방법들이 기술된다. 일례에서, 반도체 구조체는 기판을 포함한다. 폴리사이드 퓨즈 구조체는 기판 상에 배치되고, 실리콘과 금속을 포함한다. MOS(metal oxide semiconductor) 트랜지스터 구조체는 기판 상에 배치되고 금속 게이트 전극을 포함한다.

Description

CMOS 호환가능 폴리사이드 퓨즈 구조체를 갖는 반도체 구조체{SEMICONDUCTOR STRUCTURE WITH CMOS-COMPATIBLE POLYCIDE FUSE STRUCTURE}
본 발명의 실시예들은 반도체 디바이스들 및 프로세싱의 분야에 관한 것으로, 특히 CMOS 호환가능 폴리사이드 퓨즈 구조체들과 CMOS 호환가능 폴리사이드 퓨즈 구조체들을 제조하는 방법들의 분야에 관한 것이다.
지난 수 십년 동안, 집적 회로들의 특성들의 스케일링은 지속적으로 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 특성들로의 스케일링은 반도체 칩들의 제한된 면적 상에서의 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소함으로써 증가된 수의 메모리 또는 로직 디바이스들을 칩 상에 포함하는 것이 가능하여, 용량이 증가된 제품의 제조에 적합하게 된다. 그러나, 점점 많은 용량을 향한 추진이 쟁점이 없는 것은 아니다. 각 디바이스의 성능을 최적화할 필요성이 갈수록 중요해지고 있다.
집적 회로 디바이스들의 제조에 있어서, 하이-k 및 금속 게이트 프로세싱이 추가적인 스케일링을 가능하게 하기 위해 FEOL(front end of line) 프로세싱 방식들에 도입되었다. 또한, 디바이스 치수가 계속해서 축소됨에 따라 트라이-게이트 트랜지스터(tri-gate transistor)와 같은 다중-게이트 트랜지스터가 더 보편적이 되고 있다. 종래의 프로세스들에서, 트라이-게이트 트랜지스터들은 일반적으로 벌크 실리콘 기판들 또는 SOI(silicon-on-insulator) 기판들 중 하나 상에서 제조된다. 일부 예들에서, 벌크 실리콘 기판들은 저가이며 또한 덜 복잡한 트라이-게이트 제조 프로세스를 가능하게 하기 때문에 바람직하다. 다른 경우에, 실리콘-온-절연체 기판들은 트라이-게이트 트랜지스터의 향상된 단채널 현상(short channel behavior) 때문에 바람직하다.
그러나, 멀티-게이트 트랜지스터의 스케일링은 부작용이 있었다. 마이크로전자 회로의 그러한 기본적인 빌딩 블록들의 치수가 감소하고 주어진 영역에 제조된 기본적인 빌딩 블록들의 순전한 수가 증가함에 따라, 능동 디바이스들 중에 수동적인 특성들을 포함하는 것에 대한 제약들이 예를 들어, 시스템-온-칩(SoC) 기반 아키텍처들의 경우에 증가하였다.
도 1a는 본 발명의 실시예에 따른, 금속 게이트/하이-k 재료 스택을 갖는 MOS-FET 트랜지스터의 단면도를 예시한다.
도 1b는 본 발명의 실시예에 따른, CMOS 호환가능 폴리사이드 퓨즈 구조체의 단면도를 예시한다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른, 폴리사이드 퓨즈 구조체를 제조하는 방법에서 다양한 작업을 나타내는 단면도들을 예시한다.
도 3a는 본 발명의 실시예에 따른, 비평면 반도체 디바이스 아키텍처에 대한 폴리사이드 퓨즈 구조체의 톱 앵글 뷰(top angled view) 및 단면도를 예시한다.
도 3b는 본 발명의 다른 실시예에 따른, 비평면 반도체 디바이스 아키텍처에 대한 폴리사이드 퓨즈 구조체의 단면도를 예시한다.
도 4a 내지 도 4k는 본 발명의 실시예에 따른, 비평면 반도체 디바이스 아키텍처에 대한 폴리사이드 퓨즈 구조체를 제조하는 방법에서 다양한 작업을 나타내는 단면도들을 예시한다.
도 5a 내지 도 5k는 본 발명의 실시예에 따른, 비평면 반도체 디바이스 아키텍처에 대한 폴리사이드 퓨즈 구조체를 제조하는 다른 방법에서 다양한 작업을 나타내는 단면도들을 예시한다.
도 6a 내지 도 6l은 본 발명의 실시예에 따른, 비평면 반도체 디바이스 아키텍처에 대한 폴리사이드 퓨즈 구조체를 제조하는 다른 방법에서 다양한 작업을 나타내는 단면도들을 예시한다.
도 7은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
CMOS 호환가능 폴리사이드 퓨즈 구조체들과 CMOS 호환가능 폴리사이드 퓨즈 구조체들을 제조하는 방법들이 기술된다. 하기 설명에서, 본 발명의 실시예들에 대한 철저한 이해를 도모하기 위해, 특정 집적 및 물질 체제와 같은 많은 특정 상세 사항들이 제시된다. 본 발명의 실시예들은 이러한 특정 상세사항들 없이도 실시될 수 있다는 점이 본 분야의 숙련된 자에게는 명백할 것이다. 다른 예들에서, 집적 회로 설계 레이아웃과 같은 공지된 특징들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이고 반드시 축척대로 그려진 것은 아니라는 점을 이해해야 한다.
본 명세서에 기술되는 하나 이상의 실시예들은 하이-k 금속 게이트 기술에 대한 폴리사이드 퓨즈 구조체들과 제조 방법들에 관한 것이다. 실시예들은 CMOS 디바이스들, 하이-k 게이트 유전체 및/또는 금속 게이트 프로세싱 방식들, OTP(one time programmable) 퓨즈들, 폴리실리사이드(폴리사이드) 퓨즈 구조체들 및 프로세스 기술, 및 프로그램가능 퓨즈들 중 하나 이상을 포함할 수 있다.
일반적으로, 본 명세서에서 기술되는 접근법들은 폴리사이드 퓨즈 소자와 하이-k/금속 게이트 CMOS 기술 통합의 제조를 가능하게 하는 프로세스 통합 방식들을 포함한다. 보다 구체적으로, 실시예에서, 리소그래피 및 에칭 패터닝 프로세스는 층간 유전체 산화물막 밑에 폴리실리콘 게이트를 효과적으로 매립하기 위해 교체 게이트 프로세싱전에 더미 폴리실리콘 구조체를 리세스하는데 이용된다. 다음으로, 보존된 폴리실리콘 게이트는 실리사이드화되어 OTP 퓨즈 구조체로서 사용된다. 본 명세서에 기술되는 실시예들은 장래의 기술 노드에 대한 퓨즈 소자 아키텍처의 대안이 될 수 있다. 게다가, 본 명세서에 기술되는 실시예들은 하이-k 및 금속 게이트 기반 CMOS 트랜지스터들과 직접적으로 통합될 수 있는 표준 금속 퓨징을 넘어서는 옵션을 제공한다.
맥락을 제공하기 위해, 게이트 전극들은 초기에 금속(예를 들어, 알루미늄)으로부터 형성되었다. 그러나, 수많은 기술 노드들에 있어서, MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)는 이온 주입(예를 들어, 동일한 회로에서 N- 또는 P-형에 대한 도핑을 커스터마이즈(customize)하기 위한 것) 및 실리사이드화(콘택 저항을 감소시키기 위한 것)를 허용하도록 폴리실리콘으로 제조되었던 게이트 전극을 포함하였다. 결과적으로, 회로에서 MOSFET와 연관되는 퓨즈도 또한 실리사이드화된 폴리실리콘으로 제조되었다. 폴리실리콘의 블랭킷 적층, 플라즈마 에칭-정의된 게이트 길이, 저농도 도핑 단부 영역들(lightly-doped tip region), 유전체 측벽 스페이서들 및 자기정렬된 소스/드레인(즉, 게이트 전극에 대한)을 허용하도록 소위 "게이트-우선" 프로세스 시퀀스가 보편적으로 실시되었다.
최근의 기술 노드들에서 MOSFET의 치수가 계속해서 크기 축소 조정됨에 따라, 폴리실리콘 공핍이 점점 더 심각한 문제가 되었다. 그 결과, 게이트 전극들은 이제 다시 금속으로 형성되고 있다. 그러나, 게이트 전극들은 통상적으로 더 이상 알루미늄으로 전적으로 형성되지 않는다. 원하는 일함수를 달성하기 위해, 게이트 전극들은 이제 통상적으로 전이 금속, 전이 금속들의 합금, 또는 전이 금속 질화물로 형성된다. 그러나, 금속 게이트의 채택도 또한 대안의 소위 "게이트-최종" 프로세스에 장점들을 제공하였다. 게이트-최종 프로세스의 한가지 구현은 회로에서 N-FET 및 P-FET에 대해 상이한 금속들을 사용하는 것을 가능하게 했던 소위 "교체 게이트" 프로세스를 수반하였다. 게이트 전극의 물질이 폴리실리콘에서 금속으로 다시 변했을 때, BEOL(back end of line) 금속 퓨즈들은 표준 퓨즈 구조체들이 되었다. 그러나, 기술 스케일링과 후단부 저항 증가 때문에, 금속 퓨즈들은 퓨즈 소자와 기생적 라우팅 저항 사이에 저항 격차를 유지하기에 어려운 것으로 증명되고 있다. 다른 한편으로, 폴리사이드 퓨즈는 프로그램 트랜지스터의 동일 레벨에 있고, 향상된 퓨즈 기술을 잠재적으로 제공하면서, 낮은 저항 격차 문제로 일반적으로 피해를 입지 않는다.
게다가, 본 명세서에 기술되는 실시예들은 평면 유형 디바이스들 및 아키텍처들과 호환가능할 수 있지만, 또한 비평면 아키텍처들과 호환가능할 수 있다. 따라서, 본 발명의 하나 이상의 실시예에 따라, 비평면 하이-k/금속 게이트 기술들 상에서의 폴리사이드 퓨즈 구조체 형성 방법들이 또한 설명된다.
도면들과 연관하여 하기 보다 상세히 기술된 바와 같이, 본 명세서에 기술되는 하나 이상의 실시예들은 하이-k 및 금속 게이트 CMOS 기술 제조동안 소정 영역들에 폴리실리콘 보존을 가능하게 하는 프로세스 통합 방식들에 관한 것이다. 폴리실리콘은 예를 들어, 폴리 패터닝 프로세스동안 패터닝되는, 퓨즈 소자의 추후 제조를 위해 보존된다. 리소그래피 프로세싱은 통합 방식의 폴리실리콘 일부 보전을 가능하게 하기 위해 수행될 수 있다. 그러한 일 실시예에서, 폴리사이드 퓨즈 소자로서의 궁극적 애플리케이션을 위한 폴리 라인은 다른 폴리 게이트 영역들이 포토레지스트에 의해 커버되고 있는 동안 노출된다. 그 다음으로, 건식 에칭 프로세싱은 폴리 퓨즈 소자가 에칭되고 리세스되는 동안 수행될 수 있다. 그러한 일 실시예에서, 퓨즈 소자와 주위의 표준 폴리 게이트 구조체들 간의 차별적 폴리 두께는 에칭 및 리세스 프로세스에서 달성된다. 패터닝 프로세싱 후에, 폴리실리콘 실리사이드 프로세스는 폴리사이드 퓨즈 소자를 제조하기 위해 수행될 수 있다. 다음으로, 더미 게이트 및 게이트 교체 프로세스는 표준 게이트 영역들에서 하이-k 및 금속 게이트 기반 트랜지스터들을 제조하는데 이용될 수 있다. 다음으로, 금속 게이트 충전 및 연마 프로세스 후에, 콘택 형성(contact formation)은 폴리사이드 퓨즈 소자상에 콘택 랜딩(landing)을 제공하기 위해 수행될 수 있다. 상술한 프로세스들은 기판의 퓨즈 영역들의 폴리 게이트 리세스의 에칭을 추가하여, CMOS 기술과 통합할 수 있다.
CMOS 호환가능 폴리사이드 퓨즈 구조체의 일례로서, 도 1a는 본 발명의 실시예에 따른, 금속 게이트/하이-k 금속 스택을 갖는 MOS-FET 트랜지스터의 단면도를 예시한다. 도 1b는 본 발명의 실시예에 따른, CMOS 호환가능 폴리사이드 퓨즈 구조체의 단면도를 예시한다. 도 1a 및 도 1b의 구조체들이 공통 기판상에 제조될 수 있기 때문에, 도 1b의 폴리사이드 퓨즈 구조체는 도 1a의 CMOS 하이-k 금속 게이트 기반 디바이스와 호환가능하다는 것을 이해해야 한다.
도 1a를 참조하면, MOS-FET 트랜지스터(100A)는 벌크 단결정 기판과 같은, 기판(102) 내에 그리고 그 상부에 형성된다. 게이트 스택은 기판(102) 상에 배치된 금속 게이트(MG) 전극(104)과 하이-k 게이트 유전체층(106)을 포함한다. 스페이서들(108)은 게이트 스택의 측벽들 상에 형성되고, 층간 유전층(110)은 스페이서들(108)의 양쪽에 형성된다. 소스 및 드레인 영역들(112)은 게이트 스택의 양쪽에서, 기판(102)내에 배치된다.
도 1b를 참조하면, 폴리사이드 퓨즈 구조체(100B)는 기판(102)의 분리 영역(103) 상에 형성된다. 폴리사이드 퓨즈 구조체(100B)는 폴리실리콘 "게이트" 재료(154)를 포함하며, 이것은 유전체층(156) 상에 배치될 수 있다. 금속 실리사이드층(170)은 폴리실리콘 재료(154) 상에 배치된다. 도 1b에 도시된 바와 같이, 스페이서들(158)이 또한 포함될 수 있다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른, 폴리사이드 퓨즈 구조체를 제조하는 방법에서 다양한 작업을 나타내는 단면도들을 예시한다.
도 2a를 참조하면, 다결정 실리콘 라인들(202)은 단결정 실리콘 기판과 같은, 기판(200) 상에 패터닝된다. 도 2a에 도시된 바와 같이, 다결정 실리콘 라인들(202)은 하드마스크(HM)(204) 및/또는 스페이서들(206)을 포함할 수 있다. 도시되지는 않았지만, 절연층은 기판(202)과 다결정 실리콘 라인들(202) 사이에 배치될 수 있다. 하나 이상의 라인들은 분리 영역(208)상에 제조될 수 있다. 그러한 영역은 예를 들어, CVD(chemical vapor deposition), HDP(high density plasma deposition) 또는 SOD(spin on dielectric)에 의해 적층된 산화물 필름들로 형성될 수 있다. 다음으로, 도 2b에 도시된 바와 같이, 반사 방지 코팅층(210)과 패턴화된 포토레지스트층(212)은 도 1a의 구조체 상에 (레지스트 프리즈(resist freeze) 작업을 포함할 수 있다) 형성될 수 있다. 폴리사이드 퓨즈 형성을 고려한 다결정 실리콘 라인은 패턴화된 포토레지스트층(212)에 의해 노출된다. 도 2c를 참조하면, 반사 방지 코팅층(210)을 예를 들어, 에칭 프로세스에 의해 리세스하여, 반사 방지 코팅층(210)을 통해 다결정 실리콘 라인(214)을 노출시킨다. 다음으로, 도 2d에 도시된 바와 같이, 하드마스크층과 상위 스페이서 부분들을 제거하여 다결정 실리콘 라인(214)의 폴리실리콘을 노출시킨다. 도 2e를 참조하면, 다결정 실리콘 라인(214)의 폴리실리콘 상에 금속 적층/어닐 또는 금속 임플란트/어닐 프로세스를 수행하여 금속 실리사이드층(216)을 제공한다. 최종적인 구조체는 폴리사이드 퓨즈 구조체(218)이다. 또한 도 2e에 도시된 바와 같이, 레지스트 및 반사 방지 코팅층들도 또한 제거될 수 있다. 그 다음, 208과 유사한 방법(CVD, HDP, SOD)으로 형성된, 층간 유전체층(220)은 도 2f에 도시된 바와 같이 최종적인 구조체 위에 형성된다. 잔류되어 있는 다결정 실리콘 라인들의 하드마스크들을 노출시키기 위한 층간 유전체층(220)은, 도 2f에 도시된 바와 같이, 궁극적으로 제거될 수 있다. 그러나, 폴리사이드 퓨즈 구조체(218)는 노출 프로세스로부터 보호되며, 이는 인접한 다결정 실리콘 구조체들보다 더 낮게 리세스되기 때문이다. 도 2g를 참조하면, 다결정 실리콘 라인들을 교체 게이트 프로세스에서 제거하여 트렌치들(222)을 제공한다. 그 다음에, 도 2h에 도시된 바와 같이, 하이-k 게이트 유전체층(224)과 금속 게이트 전극(226)을 트렌치들(222)내에 형성하여 트랜지스터 구조체들(228)을 형성한다. 도 2i를 참조하면, 콘택들(230)은 예를 들어, 유전체층(232)을 통하여 폴리사이드 퓨즈 구조체(218)까지 만들어진다.
실시예에서, 전반적으로 설명된 바와 같이, CMOS 트랜지스터 디바이스들과 병렬로 제조된 폴리사이드 퓨즈 구조체를 위한 재료 스택은, 하부 다결정 실리콘층과 예를 들어, 다결정 실리콘층과의 코발트(Co) 또는 니켈(Ni)의 반응(reaction)으로부터 형성된 상부 금속 실리사이드층으로 구성된다. 일 실시예에서, 폴리사이드 퓨즈 구조체를 위한 재료 스택은 사라지지 않고, 결코 남겨진 다결정질 실리콘층과 상부 금속 실리사이드층을 남겨두지 않는다. 다른 실시예에서, 폴리사이드 퓨즈 구조체를 위한 재료 스택이 궁극적으로 사라져서(예를 들어, 구조체에 전압을 인가함으로써 현재의 결과물을 형성한다), 실리콘 및 금속의 혼합물이 남겨지게 된다. 즉, 사라진 퓨즈(blown fuse)는 식별가능한 다결정질 실리콘층과 상부 금속 실리사이드층을 구비하지 않을 수 있다. 일 실시예에서, 다결정 실리콘은 약 20 nm의 입자 크기를 갖는다.
실시예에서, 전반적으로 설명된 바와 같이, 폴리사이드 퓨즈 구조체와 병렬로 제조되는 CMOS 트랜지스터 디바이스들을 위한 게이트 유전체층은, 하프늄 산화물, 하프늄 산질화물, 하프늄 규산염, 란타늄 산화물, 지르코늄 산화물, 지르코늄 규산염, 탄탈륨 산화물, 바륨 스트론튬 티타네이트, 바륨 티타네이트, 스트론튬 티타네이트, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오베이트, 또는 이들의 조합과 같은, 그러나 이에 국한되지 않는 재료로 구성된다. 또한, 게이트 유전체층의 일부는 기판의 상부 몇 개의 층들로부터 형성된 네이티브 산화물(native oxide)의 층을 포함할 수 있다. 실시예에서, 게이트 유전체층은 상부 하이-k 부분 및 반도체 재료의 산화물로 구성되는 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체층은 하프늄 산화물의 상부 부분과 실리콘 이산화물 또는 실리콘 산질화물의 하부 부분으로 구성된다.
실시예에서, 전반적으로 설명된 바와 같이, 폴리사이드 퓨즈 구조체와 병렬로 제조되는 CMOS 트랜지스터 디바이스들을 위한 게이트 유전체층은 금속 질화물들, 금속 탄화물들, 금속 규화물들, 금속 알루미나이드들, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 도전성 금속 산화물들과 같은, 그러나 이에 국한되지 않는 금속층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수 설정층 상에 형성되는 비일함수 설정 충전 재료(non-workfunction-setting fill material)로 구성된다.
다른 양상에서, 비평면 폴리사이드 퓨즈 구조체는 비평면 아키텍처를 갖는 내장된 폴리사이드 퓨즈 구조체로서 포함될 수 있다. 일 실시예에서, 비평면 폴리사이드 퓨즈 구조체라는 명칭은, 본 명세서에서, 기판으로부터 돌출된 하나 이상의 핀들 상에 형성된 폴리실리콘/실리사이드층을 갖는 폴리사이드 퓨즈 구조체를 기술하기 위해 사용된다. 일례로서, 도 3a는 본 발명의 실시예에 따른, 비평면 반도체 디바이스 아키텍처에 대한 폴리사이드 퓨즈 구조체의 톱 앵글 뷰(top angled view) 및 단면도를 예시한다.
도 3a의 양쪽 뷰를 참조하면, 반도체 구조체(300)는 분리층(303) 상에 형성된 비평면 디바이스(304)와 비평면 폴리사이드 퓨즈 구조체(306)를 갖는 기판(302)(일부만 도시되어 있음)을 포함한다. 비평면 디바이스(304)는 게이트 스택(308), 예를 들어 금속 게이트/하이-k 게이트 유전체 게이트 스택을 포함한다. 게이트 스택(308)은 제1 복수의 핀들(310) 상에 형성된다. 비평면 폴리사이드 퓨즈 구조체(306)는 제2 복수의 핀들(311) 상에 형성된, 단면도에 나타난 바와 같이 실리사이드층(349)을 포함하는 비평면 폴리실리콘층(312)을 포함한다. 양쪽 디바이스들은 스페이서들(314)과 콘택들(316)을 포함한다. 실시예에서, 폴리실리콘 층(312)과 상부에 놓여진 실리사이드층(349)은 복수의 핀들(311)과 등각으로 형성된다. 그러한 일 실시예에서, 유전체층(도시 생략)은 복수의 핀들(311)로부터 폴리실리콘층(312)을 분리한다.
실시예에서, 제1 및 제2 복수의 핀들(310과 311)은 도 3a에 도시된 바와 같이, 벌크 기판(302)으로부터 형성된다. 그러한 일례에서, 벌크 기판(302), 및 따라서 복수의 핀들(310과 311)은 제조 프로세스를 견딜 수 있고 전하가 이동할 수 있는 반도체 재료로 구성될 수 있다. 일 실시예에서, 벌크 기판(302)은 인, 비소, 붕소 또는 이들의 조합과 같은, 그러나 이에 국한되지 않는 전하 캐리어가 도핑된 결정성 실리콘, 실리콘/게르마늄 또는 게르마늄층으로 구성된다. 일 실시예에서, 벌크 기판(302)의 실리콘 원자 농도는 97% 보다 더 높다. 다른 실시예에서, 벌크 기판(302)은 별개의 결정성 기판의 최상부에 성장시킨 에피택셜층, 예를 들어 붕소-도핑된 벌크 실리콘 단결정성 기판의 최상부에 성장시킨 실리콘 에피택셜층으로 구성된다. 벌크 기판(302)은 대안적으로 III-V족 재료로 구성될 수 있다. 일 실시예에서, 벌크 기판(302)은 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 인듐 안티몬화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물 또는 이들의 조합과 같은, 그러나 이에 국한되지 않는 III-V족 재료로 구성된다. 일 실시예에서, 벌크 기판(302)은 III-V족 재료로 구성되며, 전하-캐리어 도펀트 불순물 원자들은 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨과 같은, 그러나 이에 국한되지 않는 것들이다. 일 실시예에서, 벌크 기판(302)과 따라서 복수의 핀들(310과 311)은 도핑되지 않거나 저농도로만 도핑된다. 일 실시예에서, 복수의 핀들(310과 311) 중 적어도 일부는 신장된다(strained).
대안적으로, 기판(302)은 상부 에피택셜층 및 하부 벌크 부분을 포함하며, 둘 중 하나는, 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있지만, 이에 국한되지 않는 단결정 재료로 구성될 수 있다. 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있지만, 이에 국한되지 않는 재료로 구성되는 개재 절연층은, 상부 에피택셜층과 하부 벌크 부분 사이에 배치될 수 있다.
분리층(303)은 영구 게이트 구조체를 하부에 놓여진 벌크 기판으로부터 궁극적으로 전기적으로 분리하거나 이들의 분리에 기여하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 분리 유전체층(303)은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물 또는 탄소-도핑된 실리콘 질화물과 같은, 그러나 이에 국한되 않는 유전체 재료로 구성된다. 글로벌 층을 형성한 다음 복수의 핀들(310 및 311)의 활성 부분들을 궁극적으로 노출시키도록 리세싱할 수 있음이 이해될 것이다.
일 실시예에서, 비평면 디바이스(304)는 fin-FET 또는 트라이-게이트 디바이스와 같은, 그러나 이에 국한되지 않는 비평면 디바이스이다. 그러한 일 실시예에서, 비평면 디바이스(304)의 반도전성 채널 영역은 3차원 바디로 구성되거나 이에 형성된다. 그러한 일 실시예에서, 게이트 스택(308)은 도 3a에 도시된 바와 같이, 3차원 바디의 적어도 상부 표면 및 한 쌍의 측벽을 둘러싼다. 다른 실시예에서, 적어도 채널 영역은 GAA(gate-all-around) 디바이스에서와 같이, 별도의 3차원 바디가 되도록 제조된다. 그러한 일 실시예에서, 게이트 전극 스택(308)은 채널 영역을 완전히 둘러싼다.
상술한 바와 같이, 일 실시예에서, 반도체 디바이스들(304)은 비평면 디바이스(304)의 일부를 적어도 부분적으로 둘러싼 게이트 스택(308)을 포함한다. 그러한 일 실시예에서, 게이트 스택(308)은 게이트 유전체층 및 게이트 전극층(개별적으로 도시되지 않음)을 포함한다. 일 실시예에서, 게이트 스택(308)의 게이트 전극은 금속 게이트로 구성되며 게이트 유전체층은 하이-K 재료로 구성된다.
일 실시예에서, 스페이서들(314)은 실리콘 이산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은, 그러나 이에 국한되지 않는 절연성 유전체 재료로 구성된다. 일 실시예에서, 콘택들(316)은 금속 종들로부터 제조된다. 금속 종들은 텅스텐, 니켈 또는 코발트와 같은 순수 금속일 수 있거나, 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 실리사이드 재료)과 같은 합금일 수 있다.
다른 양상에서, 평면 폴리사이드 퓨즈 구조체는 비평면 아키텍처와 함께 포함될 수 있다. 일 실시예에서, 평면 폴리사이드 퓨즈 구조체라는 명칭은, 본 명세서에서, 기판으로부터 돌출된 하나 이상의 핀들에 인접하여 형성되지만, 그 위에는 형성되지 않는 폴리실리콘/실리사이드층을 갖는 폴리사이드 퓨즈 구조체를 기술하기 위해 사용된다. 일례로서, 도 3b는 본 발명의 다른 실시예에 따른, 비평면 반도체 디바이스 아키텍처에 대한 폴리사이드 퓨즈 구조체의 단면도를 예시한다.
도 3b를 참조하면, 반도체 구조체(350)는 분리층(303) 상에 형성되는 비평면 디바이스(304)와 평면 폴리사이드 퓨즈 구조체(356)를 갖는 기판(302)(일부만 나타나 있음)을 포함한다. 비평면 디바이스(304)는 게이트 스택(108), 예를 들어 금속 게이트/하이-k 게이트 유전체 게이트 스택을 포함한다. 게이트 스택(308)은 복수의 핀들(310) 상에 형성된다. 평면 폴리사이드 퓨즈 구조체(356)는 분리층(303) 상에 형성된 평면 폴리실리콘층(362)을 포함한다. 평면 폴리실리콘층(362)은 상부 실리사이드층(도시 생략)을 포함한다. 양쪽 디바이스들은 스페이서들(114)과 콘택들(116)을 포함한다. 도 3b의 다른 특징들은 도 3a에 관련하여 기술된 것들과 유사한 재료들로 구성될 수 있다. 예를 들어, 도 3b에 도시된 바와 같이, 일 실시예에서, 복수의 핀들(310)은 벌크 기판(302)으로부터 형성된다.
첫번째 비평면 제조 접근법에서, 도 4a 내지 도 4k는 본 발명의 일 실시예에 따른, 비평면 반도체 디바이스 아키텍처에 대한 폴리사이드 퓨즈 구조체를 제조하는 방법에서의 각종 작업들을 나타내는 단면도들을 예시한다. 도 4a를 참조하면, 분리층(402)을 패터닝된 벌크 기판(404)상에 형성하고 리세싱하여 복수의 핀들(406)을 노출된 채로 남긴다. 이어서, 도 4b에 도시된 바와 같이, 제1 폴리실리콘층(408) 및 실리콘 질화물 하드마스크(410)를 복수의 핀들(406)과 등각으로 형성한다. 비록 도시되지는 않았지만, 폴리실리콘 층(408)을 핀 재료로부터 궁극적으로 절연시키기 위해 절연 층을 먼저 핀들(406) 상에 형성할 수 있다. 도 4c를 참조하면, 패터닝 프로세스, 예를 들어 폴리실리콘(408)과 실리콘 질화물 하드마스크(410)의 제1 층의, 리소그래피 및 에칭 프로세스는 폴리사이드 퓨즈 전구체 구조체(412)를 제공하기 위해 수행된다. 제2 폴리실리콘층(414)은 이후 폴리사이드 퓨즈 전구체 구조체(412) 상에 형성된다. 도 4d에 도시된 바와 같이, 예를 들어 화학적 기계적 연마 프로세스에 의해 제2 폴리실리콘층(414)을 평탄화하고, 제2 하드마스크층(416)을 그 위에 형성한다. 도 4e를 참조하면, 제2 폴리실리콘층(414) 및 제2 하드마스크(416)의 패터닝 프로세스, 예를 들어 리소그래피 및 에칭 프로세스를 수행하여, 스페이서들(420)을 포함할 수 있는 더미 게이트 구조체들(418)을 제공한다. 더미 게이트 구조체(418)는 이후 마스크(422)에 의해 마스킹될 수 있고, 하드마스크(410)는 폴리사이드 퓨즈 전구체 구조체(412)로부터 제거된다. 다음으로, 하드마스크-프리 폴리사이드 퓨즈 전구체 구조체(412) 상에 금속 적층/어닐 또는 금속 임플란트/어닐 프로세스를 수행하여 금속 실리사이드층(424)을 제공한다. 도 4f에 도시된 바와 같이, 최종적인 구조물은 폴리사이드 퓨즈 구조체(413)이다. 도 4g를 참조하면, 마스크(422)를 제거하고, 더미 게이트 구조체들(418) 및 폴리사이드 퓨즈 구조체(413) 상에 층간 유전체층(426)(예를 들어, 실리콘 산화물)을 형성한다. 더미 게이트 구조체(418)의 폴리실리콘은 노출시키지만 폴리사이드 퓨즈 구조체(413)는 노출되지 않은 채로 유지하도록 층간 유전체층(426)을 평탄화한다. 이어서, 도 4h에 도시된 바와 같이, 더미 게이트 구조체들(418)의 폴리실리콘은 제거하지만, 폴리사이드 퓨즈 구조체(413)는 유지시킨다. 도 4i를 참조하면, 영구 게이트 전극들(428), 예를 들어 금속 게이트 전극들(가능하게는 하이-k 게이트 유전체 층들을 갖는)을 형성한다. 도 4j에 도시된 바와 같이, 추가적인 층간 유전체 재료(450)가 형성되고 콘택 개구부들(430)은 전기적 접속을 위해 영구 게이트 전극들(428)과 폴리사이드 퓨즈 구조체(413) 양쪽 모두를 노출시키기 위해 이후 형성된다. 도 4k를 참조하면, 예를 들어 텅스텐 금속 충전 및 연마에 의해 콘택들(432)을 형성한다. 영구 게이트 구조체들(428)은 트라이-게이트 디바이스에 대한 게이트 구조체들일 수 있는 반면, 구조체(413)는 폴리사이드 퓨즈 구조체이다. 상술한 접근법은 듀얼 폴리실리콘 적층 접근법으로서 지칭될 수 있다.
두번째 비평면 제조 접근법에서, 도 5a 내지 도 5k는 본 발명의 일 실시예에 따른, 비평면 반도체 디바이스 아키텍처에 대한 폴리사이드 퓨즈 구조체의 다른 제조 방법에서의 각종 프로세스들을 나타내는 단면도들을 예시한다. 도 5a를 참조하면, 분리층(502)을 패터닝된 벌크 기판(504) 상에 형성하고 리세싱하여 복수의 핀들(506)을 노출된 채로 남긴다. 이어서, 도 5b에 도시된 바와 같이, 제1 폴리실리콘층(508) 및 실리콘 질화물 하드마스크(510)를 복수의 핀들(506)과 등각으로 형성한다. 비록 도시되지는 않았지만, 폴리실리콘층(508)을 핀 재료로부터 궁극적으로 절연시키기 위해 절연층을 먼저 핀들(506) 상에 형성할 수 있다. 도 5c를 참조하면, 실리콘 질화물 하드마스크(510)의, 패터닝 프로세스, 예를 들어 리소그래피 및 에칭 프로세스를 수행하여 폴리사이드 퓨즈 마스크(511)를 제공한다. 제2 폴리실리콘층(514)은 이후 폴리사이드 퓨즈 마스크(511) 상에 형성된다. 도 5d에 도시된 바와 같이, 예를 들어 화학적 기계적 연마 프로세스에 의해 제2 폴리실리콘층(514)을 평탄화하고 제2 하드마스크층(516)을 그 위에 형성한다. 도 5e를 참조하면, 제1 폴리실리콘층(508), 제2 폴리실리콘층(514) 및 제2 하드마스크(516)의, 패터닝 프로세스, 예를 들어, 리소그래피 및 에칭 프로세스를 수행하여 스페이서들(520)을 포함할 수 있는 더미 게이트 구조체(518)를 제공하고, 폴리사이드 퓨즈 전구체 구조체(512)를 제공한다. 더미 게이트 구조체(518)는 이후 마스크(522)에 의해 마스킹될 수 있고 하드마스크(511)은 폴리사이드 퓨즈 전구체 구조(512)에서 제거된다. 다음으로, 하드마스크-프리 폴리사이드 퓨즈 전구체 구조체(512) 상에 금속 적층/어닐 또는 금속 임플란트/어닐 프로세스를 수행하여 금속 실리사이드층(524)를 제공한다. 도 5f에 도시된 바와 같이, 최종적인 구조체는 폴리사이드 퓨즈 구조체(513)이다. 도 5g를 참조하면, 마스크(522)는 제거되고 층간 유전체층(526)(예를 들어, 실리콘 산화물)은 더미 게이트 구조체들(518)과 폴리사이드 퓨즈 구조체(513) 상에 형성된다. 더미 게이트 구조체(518)의 폴리실리콘은 노출시키지만 폴리사이드 퓨즈 구조체(513)는 노출되지 않은 채로 유지하도록 층간 유전체층(526)을 평탄화한다. 이어서, 도 5h에 도시된 바와 같이, 더미 게이트 구조체들(518)의 폴리실리콘은 제거되지만, 폴리사이드 퓨즈 구조체(513)는 유지된다. 도 5i를 참조하면, 영구 게이트 전극들(528), 예를 들어 금속 게이트 전극들(가능하게는 하이-k 게이트 유전체층들을 갖는)이 형성된다. 도 5j에 도시된 바와 같이, 추가적인 층간 유전체 재료(550)가 형성되고 콘택 개구부들(530)은 전기적 접속을 위해 영구 게이트 전극들(528)과 폴리사이드 퓨즈 구조체(513) 양쪽 모두를 노출시키기 위해 이후 형성된다. 도 5k를 참조하면, 예를 들어 텅스텐 금속 충전 및 연마에 의해 콘택들(532)이 형성된다. 구조체(513)가 폴리사이드 퓨즈 구조체인 동안, 영구 게이트 구조체들(528)은 트라이-게이트 디바이스에 대한 게이트 구조체들일 수 있다. 상술한 접근법은 매립된 하드마스크 적층 폴리실리콘 폴리사이드 퓨즈 접근법으로서 지칭될 수 있다.
세번째 비평면 제조 접근법에서, 도 6a 내지 도 6l은 본 발명의 일 실시예에 따른, 비평면 반도체 디바이스 아키텍처에 대한 폴리사이드 퓨즈 구조체의 다른 제조 방법에서의 각종 작업들을 나타내는 단면도들을 예시한다. 도 6a를 참조하면, 분리층(602)을 패터닝된 벌크 기판(604)상에 형성하고 리세싱하여 복수의 핀들(606)을 노출된 채로 남긴다. 이어서, 도 6b에 도시된 바와 같이, 폴리실리콘층(608)을 핀들(606) 상에 형성한다. 비록 도시되지는 않았지만, 폴리실리콘 층(608)을 핀 재료로부터 궁극적으로 절연시키기 위해 절연층을 먼저 핀들(606) 상에 형성할 수 있다. 도 6c를 참조하면, 예를 들어 화학적 기계적 평탄화 프로세스에 의해 폴리실리콘층(608)을 평탄화한 다음, 실리콘 질화물 하드마스크(610)를 형성한다. 이어서, 도 6d에 도시된 바와 같이, 실리콘 질화물 하드마스크(610) 및 폴리실리콘층(608)의 패터닝 프로세스, 예를 들어 리소그래피 및 에칭 프로세스를 수행하여, 스페이서들(620)을 포함할 수 있는 더미 게이트 구조체들(618) 및 폴리사이드 퓨즈 전구체 구조체(612)를 제공한다. 도 6e를 참조하면, 더미 게이트 구조체(618)는 이후 마스크(622)에 의해 마스킹될 수 있다. 이어서, 노출된 폴리사이드 퓨즈 전구체 구조체(612)는 예를 들어, 에칭 프로세스에 의해 리세스된다. 일 실시예에서, 리세싱(623)은 변형된 폴리사이드 퓨즈 전구체 구조체(612')를 제공하기 위해 하드 마스크는 물론 폴리실리콘층의 일부의 제거를 포함한다. 다음으로, 변형된 폴리사이드 퓨즈 전구체 구조체(612') 상에 금속 적층/어닐 또는 금속 임플란트/어닐 프로세스를 행하여 금속 실리사이드층(624)을 제공한다. 도 6f에 도시된 바와 같이, 최종적인 구조체는 폴리사이드 퓨즈 구조체(613)이다. 도 6g를 참조하면, 마스크(622)가 제거되고 층간 유전체층(626)(예를 들어, 실리콘 산화물)은 더미 게이트 구조체들(618)과 폴리사이드 퓨즈 구조체(613) 상에 형성된다. 더미 게이트 구조체(618)의 폴리실리콘은 노출시키지만 폴리사이드 퓨즈 구조체(613)는 노출되지 않은 채로 유지하도록 층간 유전체층(626)을 평탄화한다. 이어서, 도 6h에 도시된 바와 같이, 더미 게이트 구조체들(618)의 폴리실리콘은 제거되고 폴리사이드 퓨즈 구조체(613)는 유지된다. 도 6i를 참조하면, 영구 게이트 전극들(628), 예를 들어 금속 게이트 전극들(가능하게는 하이-k 게이트 유전체층들을 갖는)이 형성된다. 도 6j에 도시된 바와 같이, 추가적인 층간 유전체 재료(650)는 이후 형성된다. 도 6k를 참조하면, 이어서, 전기적 접속을 위해 영구 게이트 전극들(628) 및 폴리사이드 퓨즈 구조체(613) 양쪽 모두를 노출시키도록 콘택 개구부들(630)을 형성한다. 이어서, 도 6l에 도시된 바와 같이, 예를 들어 텅스텐 금속 충전 및 연마에 의해 콘택들(632)이 형성된다. 영구 게이트 구조체들(628)은 트라이-게이트 디바이스에 대한 게이트 구조체들일 수 있는 반면, 구조체(613)는 폴리사이드 퓨즈 구조체일 수 있다. 상술한 접근법은 리세싱된 폴리실리콘 폴리사이드 퓨즈 접근법으로서 지칭될 수 있다.
따라서, 본 발명의 하나 이상의 실시예들은 폴리사이드 퓨즈 구조체의 적절한 속성을 다룬다. 예를 들어, 일 실시예에서, 본 발명에 기술되는 폴리사이드 퓨즈 구조체는 현재 및 장래의 프로세스 기술들과 양립가능하며, 예를 들어 상세히 설명된 폴리사이드 퓨즈 구조체들은 활성 디바이스들의 폴리실리콘이 희생되고 비평면 트라이게이트 프로세스에서 금속 게이트 아키텍처로 교체되는 트라이게이트 및/또는 하이-k/금속 게이트 프로세스 흐름과 양립가능하다.
전술한 접근법들에서, 노출된 복수의 더미 게이트는 교체 게이트 프로세스 방식에서 궁극적으로 교체될 수 있다. 그러한 방식에서, 폴리실리콘과 같은 더미 게이트 재료는 제거되어 영구 게이트 전극 재료로 교체될 수 있다. 그러한 일 실시예에서, 이전의 프로세싱을 통해 수행된 것과는 반대로, 영구 게이트 유전체층도 또한 이 프로세스에서 형성된다. 상술한 바와 같이, 일 실시예에서, 폴리사이드 퓨즈들에 대하여 마련된 구조체들은 실리사이드 형성을 위해 보존된 폴리실리콘의 제거로부터 차단된다.
일 실시예에서, 복수의 더미 게이트는 건식 에칭 또는 습식 에칭 프로세스에 의해 제거된다. 일 실시예에서, 복수의 더미 게이트는 다결정 실리콘 또는 비정질 실리콘으로 구성되며 SF6를 포함하는 건식 에칭 프로세스를 이용하여 제거된다. 다른 실시예에서, 복수의 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 구성되며, 수성 NH4OH 또는 TMAH(tetramethylammonium hydroxide)를 포함하는 습식 에칭 프로세스 이용하여 제거된다. 일 실시예에서, 복수의 더미 게이트는 실리콘 질화물로 구성되고, 수성 인산을 포함하는 습식 에칭을 이용하여 제거된다.
아마도 더욱 일반적으로, 본 발명의 하나 이상의 실시예는 또한 게이트 정렬된 콘택 프로세스에 관한 것일 수 있다. 그러한 프로세스는 반도체 구조 제조를 위한 예를 들어, 집적 회로 제조를 위한 콘택 구조체를 형성하기 위해 구현될 수 있다. 일 실시예에서, 콘택 패턴은 기존의 게이트 패턴에 정렬되어 형성된다. 대조적으로, 종래의 접근법들은 통상적으로, 선택적인 콘택 에칭들과 조합하여 기존의 게이트 패턴에 대해 리소그래피 콘택 패턴의 엄격한 레지스트레이션을 갖는 추가의 리소그래피 프로세스를 수반한다. 예를 들어, 종래의 프로세스는 콘택들 및 콘택 플러그들을 별도로 패터닝하면서 폴리(게이트) 그리드를 패터닝하는 단계를 포함할 수 있다.
도 7은 본 발명의 일 구현에 따른 컴퓨팅 장치(700)를 예시한다. 컴퓨팅 디바이스(700)는 보드(702)를 하우징한다. 보드(702)는 프로세서(704) 및 적어도 하나의 통신 칩(706)을 포함하지만, 이에 국한되지 않는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(704)는 물리적으로 및 전기적으로 보드(702)에 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(706)도 또한 보드(702)에 물리적으로 및 전기적으로 결합된다. 추가의 구현들에서, 통신 칩(706)은 프로세서(704)의 일부이다.
그 애플리케이션들에 따라, 컴퓨팅 디바이스(700)는 보드(702)에 물리적으로 및 전기적으로 연결될 수도 있고 연결되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 불휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 (하드 디스크 드라이브, CD(Compact Disk), DVD(Digital Versatile Disk) 등과 같은) 대용량 저장 디바이스를 포함하지만, 이에 국한되는 것은 아니다.
통신 칩(706)은 컴퓨팅 디바이스(700)로의 및 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이 용어는 연관된 디바이스들이 배선을 전혀 포함하지 않는다는 것을 시사하는 것은 아니지만, 일부 실시예들에서 이들은 그렇지 않을 수도 있다. 통신 칩(706)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만, 이에 국한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(700)는 복수의 통신 칩들(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩(706)은 Wi-Fi 및 블루투스와 같은 단거리의 무선 통신에 전용될 수 있고, 제2 통신 칩(706)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 기타 등등과 같은 장거리의 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(700)의 프로세서(704)는 프로세서(704) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축되는 폴리사이드 퓨즈 구조체들과 같은 하나 이상의 수동 디바이스들을 포함한다. "프로세서(processor)"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 해당 전자적 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(706)은 또한 통신 칩(706) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 구축되는 폴리사이드 퓨즈 구조체들과 같은 하나 이상의 수동 디바이스들을 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(700) 내에 하우징되는 다른 컴포넌트는 본 발명의 구현들에 따라 구축되는 폴리사이드 퓨즈 구조체들과 같은 하나 이상의 수동 디바이스들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(700)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 단말기(PDA), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 리코더일 수 있다. 추가적인 구현들에서, 컴퓨팅 디바이스(700)는 데이터를 처리하는 임의의 다른 전자적 디바이스일 수 있다.
따라서, 본 발명의 실시예들은 CMOS 호환가능 폴리사이드 퓨즈 구조체들과 CMOS 호환가능 폴리사이드 퓨즈 구조체들을 제조하는 방법들을 포함한다.
일 실시예에서, 반도체 구조체는 기판을 포함한다. 폴리사이드 퓨즈 구조체는 기판 상에 배치되고 실리콘과 금속을 포함한다. MOS(metal oxide semiconductor) 트랜지스터 구조체는 기판 상에 배치되고 금속 게이트 전극을 포함한다.
일 실시예에서, 폴리사이드 퓨즈 구조체는 프로그래밍되지 않고 폴리실리콘층 상에 금속 실리사이드층을 포함한다.
일 실시예에서, 폴리사이드 퓨즈 구조체는 프로그래밍되고 실리콘과 금속의 혼합물을 포함한다.
일 실시예에서, MOS 트랜지스터 구조체는 하이-k 게이트 유전체층을 더 포함한다.
일 실시예에서, 하이-k 게이트 유전체층은 금속 게이트 전극과 기판 사이에 배치되며 또한 금속 게이트 전극의 측벽들을 따라 배치된다.
일 실시예에서, 폴리사이드 퓨즈 구조체의 금속은 니켈 또는 코발트이다.
일 실시예에서, 기판은 벌크 단결정 실리콘 기판이고, MOS 트랜지스터 구조체는 벌크 단결정 실리콘 기판상에 배치되고, 폴리사이드 퓨즈 구조체는 벌크 단결정 실리콘 기판에 배치된 분리 영역상에 배치된다.
일 실시예에서, 반도체 구조체는 기판 상에 배치된 제1 및 제2 반도체 핀들을 포함한다. 폴리사이드 퓨즈 구조체는 제1 반도체 핀 상에 배치되지만 제2 반도체 핀 상에는 배치되지 않는다. 폴리사이드 퓨즈 구조체는 실리콘과 금속을 포함한다. MOS(metal oxide semiconductor) 트랜지스터 구조체는 제2 반도체 핀으로부터 형성되지만 제1 반도체 핀으로부터 형성되지 않는다. MOS 트랜지스터 구조체는 금속 게이트 전극을 포함한다.
일 실시예에서, 폴리사이드 퓨즈 구조체는 프로그래밍되지 않고 폴리실리콘층 상에 금속 실리사이드층을 포함한다.
일 실시예에서, 폴리사이드 퓨즈 구조체는 프로그래밍되고 실리콘과 금속의 혼합물을 포함한다.
일 실시예에서, MOS 트랜지스터 구조체는 하이-k 게이트 유전체층을 더 포함한다.
일 실시예에서, 하이-k 게이트 유전체층은 금속 게이트 전극과 제2 반도체 핀 사이에 배치되며 또한 상기 금속 게이트 전극의 측벽들을 따라 배치된다.
일 실시예에서, 폴리사이드 퓨즈 구조체의 금속은 니켈 또는 코발트이다.
일 실시예에서, 폴리사이드 퓨즈 구조체는 제1 반도체 핀 상에 배치된 전기 절연층 상에 배치된다.
일 실시예에서, 제1 반도체 핀은 제1 복수의 반도체 핀이고, 제2 반도체 핀은 제2 복수의 반도체 핀이다. 폴리사이드 퓨즈 구조체는 제1 복수의 반도체 핀 상에 배치되지만 제2 복수의 반도체 핀 상에는 배치되지 않는다. MOS 트랜지스터 구조체는 제2 복수의 반도체 핀으로부터 형성되지만 제1 복수의 반도체 핀으로부터 형성되지 않는다.
일 실시예에서, 제1 및 제2 복수의 반도체 핀은 하부에 놓여진 벌크 반도체 기판에 전기적으로 결합된다.
일 실시예에서, 폴리사이드 퓨즈 구조체는 비평면 폴리사이드 퓨즈 구조체이다.
일 실시예에서, 반도체 구조체는 기판 상에 배치된 제1 및 제2 반도체 핀들을 포함한다. 분리 영역이 기판 상에 배치되고, 제1 반도체 핀들과 제2 반도체 핀들 사이에 배치되며, 제1 및 제2 반도체 핀들보다 높이가 낮다. 폴리사이드 퓨즈 구조체는 분리 영역 상에 배치되지만 제1 및 제2 반도체 핀들 상에는 배치되지 않는다. 폴리사이드 퓨즈 구조체는 실리콘과 금속을 포함한다. 제1 및 제2 MOS(metal oxide semiconductor) 트랜지스터 구조체들은 각기 제1 및 제2 반도체 핀들로부터 형성된다. MOS 트랜지스터 구조체들은 각각 금속 게이트 전극을 포함한다.
일 실시예에서, 폴리사이드 퓨즈 구조체는 프로그래밍되지 않고 폴리실리콘층 상에 금속 실리사이드층을 포함한다.
일 실시예에서, 폴리사이드 퓨즈 구조체는 프로그래밍되고, 실리콘과 금속의 혼합물을 포함한다.
일 실시예에서, 제1 및 제2 MOS 트랜지스터 구조체는 각각 하이-k 게이트 유전체층을 더 포함하고, 하이-k 게이트 유전체층은 금속 게이트 전극과 각각의 제1 또는 제2 반도체 핀 사이에 배치되며 또한 금속 게이트 전극의 측벽들을 따라 배치된다.
일 실시예에서, 폴리사이드 퓨즈 구조체의 금속은 니켈 또는 코발트이다.
일 실시예에서, 제1 반도체 핀은 제1 복수의 반도체 핀이고 제2 반도체 핀은 제2 복수의 반도체 핀이다. 제1 MOS 트랜지스터 구조체는 제1 복수의 반도체 핀으로부터 형성되고 제2 MOS 트랜지스터 구조체는 제2 복수의 반도체 핀으로부터 형성된다. 제1 및 제2 복수의 반도체 핀은 하부에 놓여진 벌크 반도체 기판에 전기적으로 결합된다.
일 실시예에서, 폴리사이드 퓨즈 구조체는 평면 폴리사이드 퓨즈 구조체이다.
일 실시예에서, 폴리사이드 퓨즈 구조체는 제1 및 제2 반도체 핀의 높이보다 더 낮은 높이의 최상위 표면을 갖는다.

Claims (17)

  1. 반도체 구조체로서,
    기판;
    상기 기판 위에 배치되고 실리콘 및 금속을 포함하는 폴리사이드 퓨즈 구조체 - 상기 폴리사이드 퓨즈 구조체는 20 nm의 입자 크기를 갖는 다결정 실리콘을 포함하고, 상기 폴리사이드 퓨즈 구조체는 최상부 표면을 가짐 -; 및
    상기 기판 위에 배치되는 MOS(metal oxide semiconductor) 트랜지스터 구조체 - 상기 MOS 트랜지스터 구조체는 상기 기판과 연속하고 상기 기판으로부터 돌출하는 반도체 핀 위에 배치된 금속 게이트 전극을 포함하고, 상기 MOS 트랜지스터 구조체는 상기 폴리사이드 퓨즈 구조체의 상기 최상부 표면보다 위에 있는 최상부 표면을 가짐 -
    를 포함하는 반도체 구조체.
  2. 제1항에 있어서,
    상기 폴리사이드 퓨즈 구조체는 프로그래밍되지 않고 폴리실리콘층 상에 금속 실리사이드층을 포함하는, 반도체 구조체.
  3. 제1항에 있어서,
    상기 폴리사이드 퓨즈 구조체는 프로그래밍되고 상기 실리콘과 상기 금속의 혼합물을 포함하는, 반도체 구조체.
  4. 제1항에 있어서,
    상기 MOS 트랜지스터 구조체는 하이-k 게이트 유전체층을 더 포함하는, 반도체 구조체.
  5. 제4항에 있어서,
    상기 하이-k 게이트 유전체층은 상기 금속 게이트 전극과 상기 기판 사이에 배치되며 또한 상기 금속 게이트 전극의 측벽들을 따라 배치되는, 반도체 구조체.
  6. 제1항에 있어서,
    상기 폴리사이드 퓨즈 구조체의 금속은 니켈 또는 코발트인, 반도체 구조체.
  7. 제1항에 있어서,
    상기 기판은 벌크 단결정 실리콘 기판이고, 상기 MOS 트랜지스터 구조체는 상기 벌크 단결정 실리콘 기판 상에 배치되고, 상기 폴리사이드 퓨즈 구조체는 상기 벌크 단결정 실리콘 기판에 배치된 분리 영역 상에 배치되는, 반도체 구조체.
  8. 반도체 구조체로서,
    기판 위에 배치된 제1 및 제2 반도체 핀들 - 상기 기판은 하부에 놓여진 벌크 반도체 기판이고, 상기 제1 및 제2 반도체 핀들은 상기 하부에 놓여진 벌크 반도체 기판에 연속적이고 전기적으로 결합됨 -;
    상기 제1 반도체 핀 위에는 배치되지만 상기 제2 반도체 핀 위에는 배치되지 않으며, 실리콘과 금속을 포함하는 폴리사이드 퓨즈 구조체 - 상기 폴리사이드 퓨즈 구조체는 20 nm의 입자 크기를 갖는 다결정 실리콘을 포함하고, 상기 폴리사이드 퓨즈 구조체는 최상부 표면을 가짐 -; 및
    상기 제2 반도체 핀으로부터 형성되지만 상기 제1 반도체 핀으로부터는 형성되지 않는 MOS 트랜지스터 구조체 - 상기 MOS 트랜지스터 구조체는 금속 게이트 전극을 포함하고, 상기 MOS 트랜지스터 구조체는 상기 폴리사이드 퓨즈 구조체의 상기 최상부 표면보다 위에 있는 최상부 표면을 가짐 -
    를 포함하는 반도체 구조체.
  9. 제8항에 있어서,
    상기 폴리사이드 퓨즈 구조체는 프로그래밍되지 않고 폴리실리콘층 상에 금속 실리사이드층을 포함하는, 반도체 구조체.
  10. 제8항에 있어서,
    상기 폴리사이드 퓨즈 구조체는 프로그래밍되고 상기 실리콘과 상기 금속의 혼합물을 포함하는, 반도체 구조체.
  11. 제8항에 있어서,
    상기 MOS 트랜지스터 구조체는 하이-k 게이트 유전체층을 더 포함하는, 반도체 구조체.
  12. 제11항에 있어서, 상기 하이-k 게이트 유전체층은 상기 금속 게이트 전극과 상기 제2 반도체 핀 사이에 배치되며 또한 상기 금속 게이트 전극의 측벽들을 따라 배치되는, 반도체 구조체.
  13. 제8항에 있어서,
    상기 폴리사이드 퓨즈 구조체의 금속은 니켈 또는 코발트인, 반도체 구조체.
  14. 제8항에 있어서,
    상기 폴리사이드 퓨즈 구조체는 상기 제1 반도체 핀 상에 배치된 전기 절연층 상에 배치되는, 반도체 구조체.
  15. 제8항에 있어서,
    상기 제1 반도체 핀은 제1 복수의 반도체 핀이고, 상기 제2 반도체 핀은 제2 복수의 반도체 핀이고, 상기 폴리사이드 퓨즈 구조체는 상기 제1 복수의 반도체 핀 위에는 배치되지만 상기 제2 복수의 반도체 핀 위에는 배치되지 않고, 상기 MOS 트랜지스터 구조체는 상기 제2 복수의 반도체 핀으로부터 형성되지만 상기 제1 복수의 반도체 핀으로부터는 형성되지 않는, 반도체 구조체.
  16. 제15항에 있어서,
    상기 제1 및 제2 복수의 반도체 핀은 상기 하부에 놓여진 벌크 반도체 기판에 전기적으로 결합되는, 반도체 구조체.
  17. 제8항에 있어서,
    상기 폴리사이드 퓨즈 구조체는 비-평면 폴리사이드 퓨즈 구조체인, 반도체 구조체.
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