KR102235638B1 - 메모리, 이를 포함하는 표시 장치 및 메모리의 기입 방법 - Google Patents

메모리, 이를 포함하는 표시 장치 및 메모리의 기입 방법 Download PDF

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Abstract

메모리가 제공되며, 본 발명의 일 실시예에 따른 메모리는 시스템 데이터를 저장하며, 라이팅 동작 신호에 응답하여 재기입 가능한 EEPROM, I2C 라인과 연결되며, 외부 신호에 응답하여 상기 EEPROM에 상기 라이팅 동작 신호를 출력하는 Address 비교기, 상기 외부 신호에 응답하여 DAC 저항과 상기 I2C 라인 간의 연결을 결정하는 DAC부, 및 상기 I2C 라인과 연결되는 풀업 저항부를 포함한다.

Description

메모리, 이를 포함하는 표시 장치 및 메모리의 기입 방법{Memory, Display Device Including The Same, And Writing Method Of The Same}
본 발명은 메모리, 이를 포함하는 표시 장치 및 메모리의 기입 방법에 관한 것이다.
평판표시장치는 데이터를 시각적으로 표시하는 장치이다. 평판표시 장치로는 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Displayl), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Electro Luminescent Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 및 음극선관 표시 장치(Cathode Ray Display) 등이 있을 수 있다.
평판 디스플레이 장치 중에서 액정 표시장치는 양산 기술의 발전, 구동수단의 용이성, 저전력 소비, 얇은 두께, 고화질 구현 및 대화면 구현의 장점으로 확고한 시장을 확보하고 있으며, 적용 분야가 확대되고 있다.
최근에는 타이밍 컨트롤러와 데이터 드라이버가 SoC(System on Chip) 방식으로 하나의 칩(chip)에 실장된 TMIC(Timing controller Merged IC)가 적용되고 있다. SoC의 구성요소는 마스터(Master)와 아비터(Arbiter), 슬레이브(Slave) 및 마스터와 슬레이브 간의 데이터 송신을 위한 공용 버스(Shared Bus)로 구성된다.
마스터는 프로세서(CPU), DMA(Direct Memory Access), DSP(digital signal processor)를 의미하며, 슬레이브는 SDRAM, SRAM과 같은 메모리와, USB(Universal Serial Bus) 및 UART(Universal Asynchronous Receiver Transmitter)와 같은 입력/출력 수단을 의미한다.
SoC 방식으로 구현된 TMIC는 칩 크기와 설계비용을 점감시킴과 아울러, 저전력 소모 및 실시간 처리 능력을 향상시킬 수 있는 장점이 있어 적용이 확대되고 있다.
TMIC와 EEPROM(electrically erasable and programmable read only memory)은 데이터 리드(read) 및 억세스(access)가 가능하도록 SCL(serial clock line) 및 SDA(serial data line)으로 연결되어 있다.
TMIC는 아이스퀘어씨(Inter Integrated Circuit; I2C) 통신방식에 근거하여 메모리 및 슬레이브와 각각 데이터 통신을 수행한다. 한편 본 발명에 따른 표시장치에 구비된 제어부는 상기 메모리에 저장된 커맨드 코드에 근거하여 아이스퀘어씨 통신 프로토콜을 다양한 형태로 제어할 수 있다는 점에 그특징이 있다. 여기서, 상기 데이터 통신 방식은 디지털 직렬 통신방식 중 하나인 아이스퀘어씨(Inter Integrated Circuit; 이하,' I2C'라 함) 통신방식을 이용한다.
상기 I2C 통신방식은 양방향성 2-와이어 통신방식으로써, 데이터 통신을 위한 시리얼 데이터 라인(SDA)과 슬레이브간의 데이터 통신을 제어 및 동기화하기 위한 시리얼 클락 라인(SCL)으로 이루어진다. 데이터 버스에 접속된 슬레이브는 고유의 어드레스에 의해서 식별되어 데이터를 송수신할 수 있다.
그러나, 패널의 대형화로 인하여 EEPROM 용량이 커짐에 따라서 처리해야 할 데이터량이 증가하면서, 초기 구동시 마스터과 EEPROM 간의 리딩(Reading) 하는데, 시간이 한정되므로, I2C 클락 라인(SCL)에 인가되는 구동주파수가 증가되는 것이 필수적이다.
이는 전력 소비량을 조절하기 위해 형성된 풀업(pull up) 저항의 크기를 줄여 개별 화소에 충전되는 전하량을 확보할 수 있다.
그러나, 풀업(pull up) 저항이 작게 설계될 경우, 마스터에서 EEPROM 라이팅(Writing) 시 전송 배선(Transmission Line)의 저항 성분에 크게 영향을 주어 EEPROM에 입력되는 I2C 클락 라인(SCL)의 기준 전압 레벨이 증가할 수 있다. 또한, 풀업(pull up) 저항이 크게 설계될 경우, 구동주파수의 증가로 인해 개별 화소에 충분한 크기의 전하량이 충전되지 못하는 경우가 발생할 수 있다.
이에, 본 발명이 해결하고자 하는 과제는 기준 전압 레벨을 유지하며, 구동주파수를 증가시킬 수 있는 메모리를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리는 시스템 데이터를 저장하며, 라이팅 동작 신호에 응답하여 재기입 가능한 EEPROM, I2C 라인과 연결되며, 외부 신호에 응답하여 상기 EEPROM에 상기 라이팅 동작 신호를 출력하는 Address 비교기, 상기 외부 신호에 응답하여 DAC 저항과 상기 I2C 라인 간의 연결을 결정하는 DAC부, 및 상기 I2C 라인과 연결되는 풀업 저항부를 포함한다.
상기 외부 신호는 리딩 동작 신호 및 상기 라이팅 동작 신호를 포함할 수 있다.
상기 DAC부는 상기 리딩 동작 신호에 응답하여, 스위칭-온 신호를 출력하며, 상기 라이팅 동작 신호에 응답하여, 스위칭-오프 신호를 출력하는 DAC Address 비교기, 상기 스위칭-온 신호에 응답하여 상기 I2C 라인과 상기 DAC 저항을 전기적으로 연결하며, 상기 스위칭-오프 신호에 응답하여 상기 I2C 라인과 상기 DAC 저항을 전기적으로 분리시키는 DAC 스위치부, 및 상기 DAC 저항의 크기를 결정하는 DAC를 포함할 수 있다.
상기 Address 비교기 및 상기 DAC Address 비교기는 복수의 어드레스 단자와 전기적으로 연결되며, 상기 DAC Address 비교기는 상기 복수의 어드레스 단자 중 적어도 하나 이상의 단자와 컨버터를 통해 연결될 수 있다.
상기 I2C 라인, 상기 DAC 및 상기 DAC Address 비교기와 연결되며, 상기 DAC 저항의 크기의 데이터를 저장하는 DAC EEPROM을 포함할 수 있다.
상기 DAC EEPROM은 상기 DAC Address 비교기가 제공하는 DAC 가변 신호에 응답하여, DAC 저항의 크기의 데이터를 재기입 가능하다.
상기 DAC 저항의 크기는 상기 풀업 저항부의 크기보다 작을 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 표시 장치는 외부 신호를 제공하는 마스터부, 및 상기 외부 신호에 대응하는 데이터 신호 및 스캔 신호를 출력하는 제어부를 포함하되, 상기 제어부는 시스템 데이터를 저장하며, 라이팅 동작 신호에 응답하여 재기입 가능한 EEPROM, I2C 라인과 연결되며, 외부 신호에 응답하여 상기 EEPROM에 상기 라이팅 동작 신호를 출력하는 Address 비교기, 상기 외부 신호에 응답하여 DAC 저항과 상기 I2C 라인 간의 연결을 결정하는 DAC부, 및 상기 I2C 라인과 연결되는 풀업 저항부를 포함하는 메모리를 포함한다.
상기 외부 신호는 리딩 동작 신호 및 상기 라이팅 동작 신호를 포함할 수 있다.
상기 DAC부는 상기 리딩 동작 신호에 응답하여, 스위칭-온 신호를 출력하며, 상기 라이팅 동작 신호에 응답하여, 스위칭-오프 신호를 출력하는 DAC Address 비교기, 상기 스위칭-온 신호에 응답하여 상기 I2C 라인과 상기 DAC 저항을 전기적으로 연결하며, 상기 스위칭-오프 신호에 응답하여 상기 I2C 라인과 상기 DAC 저항을 전기적으로 분리시키는 DAC 스위치부, 및 상기 DAC 저항의 크기를 결정하는 DAC를 포함할 수 있다.
상기 Address 비교기 및 상기 DAC Address 비교기는 복수의 어드레스 단자와 전기적으로 연결되며, 상기 DAC Address 비교기는 상기 복수의 어드레스 단자 중 적어도 하나 이상의 단자와 컨버터를 통해 연결될 수 있다.
상기 I2C 라인, 상기 DAC 및 상기 DAC Address 비교기와 연결되며, 상기 DAC 저항의 크기의 데이터를 저장하는 DAC EEPROM을 포함할 수 있다.
상기 DAC EEPROM은 상기 DAC Address 비교기가 제공하는 DAC 가변 신호에 응답하여, DAC 저항의 크기의 데이터를 재기입할 수 있다.
상기 DAC 저항의 크기는 상기 풀업 저항부의 크기보다 작을 수 있다.
상기 제어부는, 상기 메모리와 상기 I2C 라인을 통해 연결되는 타이밍 컨트롤러, 및 상기 마스터부와 상기 메모리를 연결하는 커넥터를 더 포함할 수 있다.
상기 커넥터는 EOS 보호 저항을 더 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 메모리의 기입 방법은 외부 신호를 취득하여, 상기 외부 신호가 라이팅 동작 신호인지, 리딩 동작 신호인지를 판단하는 단계, 상기 라이팅 동작 신호가 인가되는 경우, I2C 라인과 DAC 간의 연결을 오픈하는 단계, 및 상기 라이팅 동작 신호에 응답하여 데이터를 EEPROM에 재기입하는 단계를 포함하되, 상기 I2C 라인은 풀업 저항부와 전기적으로 연결된다.
상기 리딩 동작 신호가 인가되는 경우, 상기 I2C 라인과 전기적으로 DAC를 연결하는 단계를 더 포함하되, 상기 DAC의 저항의 크기는 상기 풀업 저항부의 저항의 크기보다 작을 수 있다.
DAC EEPROM은 상기 I2C 라인으로부터 제공되는 DAC 가변 신호에 응답하여, 상기 DAC의 저항의 크기를 조절하는 단계를 포함할 수 있다.
상기 I2C 라인으로부터 제공되는 DAC 라이팅 동작 신호에 응답하여, DAC 데이터를 DAC EEPROM에 재기입하는 단계를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
즉, 표시 장치의 메모리에 있어서 높은 구동주파수가 인가되어도, 클럭 라인의 기준 전압을 일정하게 유지할 수 있다.
이 본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치에 인가되는 시리얼 데이터 라인과 시리얼 클락 라인의 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 인가되는 커맨드 코드의 데이터 포맷을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 제어부의 블록도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 메모리의 블록도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 메모리의 동작을 도시한 순서도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 디지털-아날로그 컨버터의 등가 회로도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 풀업 저항과 디지털-아날로그 컨버터의 연결을 도시한 등가 회로도이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 커넥터의 사시도이다.
도 10은 본 발명의 다른 실시예에 따른 표시 장치의 메모리의 동작을 도시한 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
본 발명의 일 실시예에 따른 액정 표시 장치는 게이트 라인들(G1 내지 Gn)과 데이터 라인들(D1 내지 Dm)이 교차되며, 그 교차부에 형성된 액정 커패시터(Clc)를 구동하기 위한 박막 트랜지스터(TFT: thin film transistor)가 형성된 액정 표시 패널(110)과, 액정 표시 패널(110)의 데이터 라인들(D1 내지 Dm)로 데이터 신호를 공급하기 위한 데이터 드라이버(120)와, 상기 액정 표시 패널(110)의 게이트 라인들(G1 내지 Gn)로 스캔 신호를 공급하기 위한 게이트 드라이버(130)와, 게이트 드라이버(130)와 데이터 드라이버(120)를 제어하는 제어부(150)를 포함할 수 있다. 도면에는 도시되지 않았지만, 액정 표시 장치는 외부로부터 공급된 전원을 이용하여 액정 표시 패널(110)을 구동하기 위한 다양한 전원 전압을 생성하는 DC-DC 컨버터(미도시)와, 감마 기준 전압을 발생하여 데이터 드라이버(120)에 공급하는 감마전압 발생부(미도시)를 더 포함할 수 있다.
마스터(100)는 상기 액정 표시 장치의 외부에 형성되는 정보 처리 매체로, 예를 들어 컴퓨터 TV 셋톱 박스 등을 의미할 수 있다. 마스터(100)는 상기 액정 표시 장치의 외부에 존재하여, 정보 처리에 의해 생성된 데이터를 상기 액정 표시 장치의 제어부(150)에 전달할 수 있다. 다만, 이러한 정보 처리 매체에 한하지 않으며, 상기 표시 장치와 연결되어, 상기 표시 장치에 데이터를 전달하는 모든 종류의 정보 처리 매체를 포함할 수 있다.
액정 표시 패널(110)은 개별 화소마다 스위칭 소자로써, 박막 트랜지스터(TFT)를 포함할 수 있다. 박막 트랜지스터(TFT)의 게이트 전극은 게이트 라인들(G1 내지 Gn)에 접속되고, 소스 전극은 데이터 라인들(D1 내지 Dm)에 접속되며, 드레인 전극은 액정 커패시터(Clc)의 화소전극과 스토리지 캐패시터(Cst)의 일측 전극에 접속된다. 액정 캐패시터(Clc)의 공통 전극에는 공통전압(Vcom)이 공급되고, 스토리지 캐패시터(Cst)는 박막 트랜지스터(TFT)가 턴-온될 때 데이터 라인들(D1 내지 Dm)로부터 공급되는 데이터 전압을 충전하여 액정 커패시터(Clc)의 전압을 일정하게 유지시킬 수 있다.
스캔 펄스가 게이트 라인들(G1 내지 Gn)에 순차적으로 공급되면, 박막 트랜지스터(TFT)는 턴-온되어 소스 전극과 드레인 전극 사이의 채널을 형성하여 데이터 라인(D1 내지 Dm) 상의 전압을 액정 커패시터(Clc)의 화소전극에 공급할 수 있다. 이때 액정 캐패시터(Clc)의 액정분자들은 화소 전극과 공통 전극 사이의 전계에 의해 배열이 바뀌면서 입사광을 변조할 수 있다.
데이터 드라이버(120)는 제어부(150)로부터 공급되는 데이터 구동 제어신호(DCS)에 응답하여 데이터 신호를 데이터 라인들(D1 내지 Dm)에 공급할 수 있다. 또한, 데이터 드라이버(120)는 제어부(150)로부터 입력된 영상 데이터(R, G, B Data)를 샘플링하여 래치한 다음 감마전압 발생부로부터 공급된 감마기준전압을 기준으로 액정 표시 패널(110)의 액정 커패시터(Clc)에서 계조를 표현할 수 있는 아날로그 데이터 전압으로 변환시켜 데이터 라인들(D1 내지 Dm)에 공급할 수 있다.
여기서, 제어부(150)로부터 공급되는 데이터 구동 제어신호(DCS)는 SSP, SSC, SOE, POL 등을 포함할 수 있다.
게이트 드라이버(130)는 제어부(150)로부터 공급되는 게이트 구동 제어신호(GCS)에 의해 스캔 펄스를 순차적으로 발생하여 게이트 라인들(G1 내지 Gn)에 순차적으로 공급할 수 있다.
여기서, 제어부(150)로부터 공급되는 게이트 구동 제어신호(GCS)는 GSP, GSC, GOE 등을 포함할 수 있다.
제어부(150)는 마스터(100)로부터 공급되는 수직/수평 동기신호 (Vsync/Hsync), 데이터 인에이블 신호(DE), 클럭 신호(Clk) 및 데이터 신호(R, G, B Data)를 이용하여 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어할 수 있다.
제어부(150)는 해상도와 같은 정보가 저장된 EEPROM(도 5의 '1531')와, 상기 EEFROM(1531)과 I2C(Inter-IC) 프로토콜을 이용하여 EEPROM(1531)에 저장된 데이터가 전달되는 I2C 구동부(미도시)를 포함할 수 있다.
마스터(100)는 상기 I2C 구동부 및 EEPROM(1531)과 시리얼 클럭 라인(SCL) 및 시리얼 데이터 라인(SDL)를 통해서 I2C 프로토콜을 이용한 통신을 수행할 수 있다.
클럭 단자(SCL) 및 데이터 단자(SDL)는 I2C 프로토콜을 이용하여 마스터(100), 상기 I2C 구동부 및 EEPROM(1531) 간의 통신을 위한 단자로 정의할 수 있다. 클럭 단자(SCL) 및 데이터 단자(SDL)는 제어부(150) 내에서 내부적으로 풀 다운(pull down)되어 접지된다.
도 2는 본 발명의 일 실시예에 따른 표시 장치에 인가되는 시리얼 데이터 라인과 시리얼 클락 라인의 타이밍도이며, 도 3은 본 발명의 일 실시예에 따른 표시 장치의 인가되는 커맨드 코드의 데이터 포맷을 설명하기 위한 도면이다.
도 2를 참조하면, 마스터(100)로부터 시리얼 클럭 라인(SCL)으로 클럭 신호와 시리얼 데이터 라인(SDL)으로 시작 신호(S) 및 데이터(D)가 인가되고 슬레이브는 시리얼 데이터 라인(SDL)으로 긍정 응답 신호(Acknowledge signal; ACK)와 유효 데이터를 전송할 수 있다. 이후 마스터(100)는 시리얼 데이터 라인(SDL)을 통해 슬레이브로 긍정 응답 신호 (ACK)와 정지 신호(P)를 보낼 수 있다.
시작신호(S)는 시리얼 클락 라인(SCL) 상의 신호가 하이 상태로 존재할 때, 시리얼 데이터 라인(SDA) 상의 신호가 하이 상태에서 로우 상태로 전이될 수 있다. 시작신호(S)에 의해 개시된 후에, 마스터(100)는 7비트인 어드레스(ADR)를 전송하며, 상기 어드레스(ADR) 다음에 데이터 전달의 방향을 나타내는 판독/기록 표시자(R/W)를 전송할 수 있다.
어드레스(ADR)와 판독/기록 표시자(R/W)를 전달한 후, 마스터는 시리얼 데이터 라인(SDA)을 하이 상태로 전이시킬 수 있다. 슬레이브가 자신의 어드레스(ADR)를 인식하면, 상기 슬레이브는 상기 I2C 인터페이스 상의 신호를 풀-다운 시킴으로써, 긍정 응답 신호(ACK)를 상기 마스터로 전송할 수 있다. 한편, 어드레스(ADR)를 인식하지 않는 슬레이브는 로우 상태로 존재하지 않음으로써 부정 응답 신호(NAK)를 상기 마스터로 전송할 수 있다.
상기 마스터에 긍정 응답 신호(ACK)가 전송되면, 마스터(100) 또는 해당 슬레이브는 데이터(D)를 전송할 수 있다. 상기 데이터 전달의 방향이 판독(R) 방향이면, 해당 슬레이브가 마스터로 데이터(D)를 전송하고, 기록(W) 방향이면 마스터가 해당 슬레이브로 데이터(D)를 전송할 수 있다. 데이터(D)를 전송하는 전송 디바이스(마스터 또는 슬레이브)에 긍정 응답 신호(ACK)가 수신되면, 상기 전송 디바이스는 데이터(D)를 수신하는 수신 디바이스(슬레이브 또는 마스터)에 추가 데이터를 전송할 수 있다.
이러한 과정은 상기 전송 디바이스에 부정 응답 신호(NAK)가 수신될 때까지 계속될 수 있다. 이어서, 마스터는 데이터 통신을 다시 시작(S)하거나 종료(P)할 수 있다. 여기서, 상기 종료(P) 조건은 시리얼 클락 라인(SCL) 상의 신호가 하이 상태로 존재할 때, 시리얼 데이터 라인(SDA) 상의 신호가 로우 상태에서 하이 상태로 전이될 수 있다.
이하, 도 3을 참조하여, 커맨드 코드에 대해 상세히 설명하기로 한다.
커맨드 코드는 인스트럭션 코드와 어드레스 코드를 포함할 수 있다. 상기 인스트럭션 코드는 프로그램을 실행하기 위한 명령어로서, 8비트의 데이터 포맷의 형태를 가질 수 있다. 어드레스 코드(Address code)는 8비트의 제1 어드레스(Address1) 및 8비트의 제2 어드레스(Address2)로 이루어질 수 있다. 따라서, 상기 어드레스 코드는 총 16비트의 어드레스를 가질 수 있다.
상기 인스트럭션 코드는 8비트로 이루어지며, 각 비트들의 논리값에 따라서, 상기 8비트 중에서 최상위 비트(이하, 'MSB'라 칭함)에 해당하며, 프로그램 명령어의 선택모드를 정의할 수 있다. 다음으로 6비트의 중간비트들은 I2C 프로토콜의 시작명령, 종료명령 및 기록/판독 명령의 실행횟수를 정의될 수 있다. 마지막으로, 상기 8비트 중 최하위 비트(이하, 'LSB'라 칭함)는 기록/판독의 실행 명령모드로 정의될 수 있다. I2C 통신방식은 다양한 인스트럭션 코드 및 어드레스 코드를 설정할 수 있어, I2C 통신방식이 가능한 다양한 제품에 채용될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 제어부의 블록도이다.
도 4를 참조하면, 제어부(150)는 타이밍 컨트롤러(151), 메모리(153), 커넥터(155) 및 스위치(157)를 포함할 수 있다.
타이밍 컨트롤러(151)는 마스터(100)에서 제공하는 데이터를 데이터 드라이버(120) 및 게이트 드라이버(130)에 전달하는 역할을 수행할 수 있다. 타이밍 컨트롤러(151)는 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신하고, 영상 데이터 신호(DATA), 데이터 드라이버 제어 신호(DCS)를 생성하여 데이터 드라이버(120)에 제공할 수 있다. 타이밍 컨트롤러(151)는 수평 동기 신호(Hsync), 메인 클럭 신호(Clk), 데이터 인에이블 신호(DE) 등의 입력 제어 신호를 입력받아 데이터 드라이버 제어 신호(DCS)를 출력한다. 여기서 데이터 드라이버 제어 신호(DCS)는 데이터 드라이버(120)의 동작을 제어하는 신호로서, 데이터 드라이버(120)의 동작을 개시하는 수평 개시 신호(Vsync), 데이터 전압의 출력을 지시하는 로드 신호 등을 포함할 수 있다. 타이밍 컨트롤러(151)는 게이트 드라이버 제어 신호(GCS)를 게이트 드라이버(130)에 제공할 수 있다. 게이트 드라이버 제어 신호(GCS)는 게이트 드라이버(130)의 게이트 온 전압(Von)의 출력 시기를 결정하는 게이트 클럭 신호 및 게이트 온 전압(Von)의 펄스폭을 결정하는 출력 인에이블 신호를 포함할 수 있다. 타이밍 컨트롤러(151)는 개시 펄스 신호, 및 출력 제어 신호 등의 게이트 드라이버 제어 신호(GCS)를 게이트 드라이버(130)에 제공할 수 있다.
메모리(153)는 마스터(100)에서 제공되는 신호에 대응되는 정보를 타이밍 컨트롤러(151)에 I2C 라인(SDL, SDA)을 통해 전달할 수 있다.
메모리(153)는 모니터의 표현 가능 해상도, 수평 주파수, 수직 주파수, 색상 정보, 최대 이미지 크기, 주파수 범위 제한 등과 같은 기본 디스플레이 변수 및 특성, 제조사명, 모델명, 시리얼 넘버 등에 관한 정보를 포함할 수 있다. 메모리(153)는 마스터(100)가 제공하는 신호에 대응되는 상기 정보를 선택하여, 타이밍 컨트롤러(151)에 I2C 라인(SDL, SDA)을 통해 제공할 수 있다.
메모리(153)는 비휘발성 메모리, 특히 EEPROM(Electrically Erasable Programmable Read-Only Memory)으로 구성될 수 있다. EEPROM을 사용하면, 전원 없이도 메모리(153)에 저장된 정보를 장기간 안정적으로 기억할 수 있을 뿐만 아니라, 사용자가 일단 기입된 정보를 반복적으로 수정할 수 있다. 또한, EEPROM이 시스템에 내장된 상태에서 저장된 정보를 수정할 수 있다.
메모리(153)가 EEPROM으로 구성된다면, EEPROM에 정보를 기입하는 인터페이스로서, 직렬 인터페이스가 이용될 수 있으며, 상기 직렬 인터페이스는 예컨대 I2C(I-square-C) 또는 SPI(serial peripheral interface) 등이 이용될 수 있다. 이하에서는 I2C을 직렬 인터페이스로 채택한 액정 표시 장치에 대해 서술하도록 한다. 다만, 이에 한정되지 않으며, SPI 등의 직렬 인터페이스로 대체할 수 있다.
커넥터(155)는 외부에 형성되는 마스터(100)와 상기 액정 표시 장치의 제어부를 연결하는 역할을 수행할 수 있다. 커넥터(155)는 복수의 신호를 스위치(157)에 전달할 수 있으며, 스위치-온 신호(INT)를 제공하여, 스위치(157)의 동작을 제어할 수 있다.
스위치(157)는 커넥터(155)를 통해 전달된 마스터(100)의 신호를 메모리(153)에 제공할지 여부를 결정할 수 있다. 스위치-온 신호(INT)에 의해 커넥터(155)와 I2C 라인(SCL, SDA)을 전기적으로 연결할 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 메모리의 블록도이이며, 도 6은 본 발명의 일 실시예에 따른 표시 장치의 메모리의 동작을 도시한 순서도이다.
도 5를 참조하면, 메모리(153)는 EEPROM(1531), Address 비교기(1533), 인버터(1534), 및 디지털-아날로그 컨버터부(이하, 'DAC부'라 칭함. 1535)를 포함할 수 있다.
EEPROM(1531)은 Address 비교기(1533)을 통해 인가되는 제어신호(CEN)에 따라, EEPROM(1531)의 라이팅(Writing) 동작 및 리딩(Reading) 동작 타이밍을 제어할 수 있다.
EEPROM(1531)의 데이터가 변경되는 경우, 상기 I2C 구동부의 논리신호는 하이신호에서 로우신호로 변경되고, 상기 로우신호는 논리소자의 입력단에 입력되어 EEPROM(1531) 에 입력되어 라이팅(Writing) 동작을 수행할 수 있다.
EEPROM(1531)의 라이팅(Writing) 동작이 완료되면, 상기 I2C 구동부로부터 출력되는 논리신호는 로우 신호에서 하이 신호로 변경되어 액정 표시 장치는 변경된 데이터에 따라 구동된다.
여기서, EEPROM(1531)의 데이터 변경유무는 EEPROM(1531)과 I2C 구동부의 시리얼 클럭 라인(SCL)과 시리얼 데이터 라인(SDL)에 의한 통신으로 판별할 수 있다.
Address 비교기(1533)는 I2C 라인(SCL, SDA)를 통해 인가되는 상기 어드레스 코드를 비교하여, 상기 어드레스 코드에 해당하는 어드레스에 라이팅(Writing) 동작을 수행할 수 있도록 제어 신호(CEN)를 EEPROM(1531)에 제공할 수 있다. Address 비교기(1533)의 어드레스는 제1 어드레스 핀(A2), 제2 어드레스 핀(A1), 제3 어드레스 핀(A0)으로부터 인가되는 신호를 취합하여 결정될 수 있다. 어드레스 생성기(미도시)는 제1 어드레스 핀(A2), 제2 어드레스 핀(A1), 제3 어드레스 핀(A0)를 통해 EEPROM(1531) 및 DAC EEPROM(1536)의 어드레스를 제공할 수 있다.
Address 비교기(1533)는 EEPROM(1531)에 제어 신호(CEN)를 제공함과 동시에 시리얼 클럭 라인(SCL) 및 시리얼 데이터 라인(SDA)을 통해 타이밍 컨트롤러(151)에 모니터의 표현 가능 해상도, 수평 주파수, 수직 주파수, 색상 정보, 최대 이미지 크기, 주파수 범위 제한 등과 같은 기본 디스플레이 변수 및 특성등이 반영된 수직/수평 동기신호 (Vsync/Hsync), 데이터 인에이블 신호(DE), 클럭 신호(Clk) 및 데이터 신호(R, G, B Data) 등을 제공할 수 있다.
DAC부(1535)는 DAC EEPROM(1536), 디지털-아날로그 컨버터(이하, 'DAC'라 칭함, 1537), DAC 스위치(이하, 'SW'라 칭함, 1538), 및 DAC Address 비교기(1539)를 포함할 수 있다.
DAC EEPROM(1536)은 DAC Address 비교기(1539) 및 I2C 라인(SCL, SDA)을 통해 인가되는 신호에 따라, 라이팅(Writing) 동작 및 리딩(Reading) 동작을 수행할 수 있다.
DAC EEPROM(1536)은 I2C에 의해 제공되는 신호가 리딩 동작 신호인 경우, 해당 데이터에 대응하는 DAC 저항(Rl)을 결정할 수 있다.
DAC EEPROM(1536)은 I2C에 의해 제공되는 신호가 라이팅 동작 신호인 경우, DAC 제어 신호(DCEN)에 따라, 라이팅(Writing) 동작을 수행할 수 있으며, DAC저항(Rl)을 변경할 수 있다. DAC(1537)에 걸리는 저항값은 풀업(pull up) 저항의 크기에 따라서 바뀔 수 있으며, 룩업 테이블 등에 의해 미리 설정된 저항값을 저장할 수 있으며, 필요에 따라 상기 룩업 테이블에 저장된 저항값의 크기를 변경할 수 있다.
DAC(1537)는 DAC EEPROM(1536)가 제공하는 디지털 신호를 아날로그 신호로 전환할 수 있다. 디지털 신호를 아날로그 신호로 전환하는 방법으로 해당 디지털 신호에 대응되는 크기의 가변 저항을 설정하여, DAC(1537)에 인가되는 제1 전압을 전압 분배할 수 있다. DAC(1537)의 구조는 도 7에서 상세히 서술하도록 한다.
SW(1538)은 DAC Address 비교기(1539)로부터 인가되는 리딩/라이팅 신호(R/W)에 따라, DAC(1537)와 시리얼 클럭 라인(SCL) 및 시리얼 데이터 라인(SDA)을 연결할 수 있다.
리딩(Reading) 동작시에는 리딩/라이팅 신호(R/W)는 리딩 신호에 대응한 신호를 인가할 수 있으며, SW(1538)은 스위치-온되어 DAC(1537)와 시리얼 클럭 라인(SCL) 및 시리얼 데이터 라인(SDA)을 전기적으로 연결할 수 있다. DAC(1537)와 시리얼 클럭 라인(SCL) 및 시리얼 데이터 라인(SDA)이 병렬로 연결되므로, 전송 라인의 전체 저항의 크기는 풀업(pull up) 저항보다 작아질 수 있다.
라이팅(Writing) 동작시에는 리딩/라이팅 신호(R/W)는 라이팅 신호에 대응한 신호를 인가할 수 있으며, SW(1538)은 스위치-오프되어 DAC(1537)와 시리얼 클럭 라인(SCL) 및 시리얼 데이터 라인(SDA)을 전기적으로 이격시킬 수 있다. 따라서, 전송 라인의 전체 저항의 크기는 시리얼 클럭 라인(SCL) 및 시리얼 데이터 라인(SDA)과 연결되는 풀업(pull up) 저항의 크기로 형성될 수 있다.
시리얼 클럭 라인(SCL) 및 시리얼 데이터 라인(SDA)의 전체 저항의 크기가 큰 경우, 라이팅(Writing) 동작하는 경우, 전송 라인의 저항 성분의 영향이 최소화되어 기준 전압의 크기를 유지할 수 있어, 라이팅(Writing) 동작에 유리할 수 있다. 다만, 이 경우 리딩(Reading) 동작을 수행하는 경우에는 전압 강하의 영향으로 하이 레벨의 전압이 유지되는 구간이 짧아져, 데이터를 충분히 리딩(Reading)할 수 없다. 또한, 하이 레벨의 전압이 유지되는 구간이 짧아지는 현상은 구동주파수가 증가하는 경우에 두드러지게 발생할 수 있으므로, 구동주파수가 증가하는데 제한이 될 수 있다.
시리얼 클럭 라인(SCL) 및 시리얼 데이터 라인(SDA)의 전체 저항의 크기가 작은 경우 리딩(Reading) 동작시에 하이 레벨의 전압이 유지되는 구간을 충분히 확보할 수 있어, 구동주파수를 증가시킬 수 있어 리딩(Reading) 동작에 유리하다. 다만, 이 경우 라이팅(Writing) 동작을 수행하는 경우, 전송 라인의 저항 성분 영향이 커지면서 기준 전압의 크기 증가로 원하는 계조를 표현할 수 없다.
DAC Address 비교기(1539)는 제1 어드레스 핀(A2), 제2 어드레스 핀(A1), 제3 어드레스 핀(A0)과 전기적으로 연결될 수 있으며, 제3 어드레스 핀(A0)와는 컨버터(1534)를 통해 연결될 수 있다. 따라서, 어드레스 생성기(미도시)가 제3 어드레스 핀(A0)을 통해 전달하는 신호의 위상을 변환하여, DAC Address 비교기(1539)에 Address 비교기(1533)과 상이한 어드레스 코드를 제공할 수 있다. 예를 들어, Address 비교기(1533)에 인가되는 신호의 어드레스가 '50'이며, 제3 어드레스 핀(A0)을 통해 인가되는 신호가 어드레스 코드의 마지막 1비트인 경우, DAC Address 비교기(1539)에는 '51'의 어드레스가 제공될 수 있다.
다만, 본 실시예에서는 컨버터(1534)가 제3 어드레스 핀(A0)에 연결되나, 이에 한하지 않고, 제1 어드레스 핀(A1) 또는 제2 어드레스 핀(A2)에 연결될 수 있다.
DAC Address 비교기(1539)는 I2C 라인(SCL, SDA)를 통해 인가되는 상기 어드레스 코드를 비교하여, 상기 어드레스 코드에 해당하는 어드레스에 라이팅(Writing) 동작을 수행할 수 있도록 DAC 제어 신호(DCEN)를 DAC EEPROM(1536)에 제공할 수 있다.
또한, DAC Address 비교기(1539)는 리딩/라이팅 신호(R/W)를 SW(1538)에 제공할 수 있다.
메모리(153)와 연결된 시리얼 클럭 라인(SCL) 및 시리얼 데이터 라인(SDA)에는 풀업(pull up) 저항부(200)가 연결될 수 있다. 풀업 저항부(200)는 제1 풀업 저항(PR1) 및 제2 풀업 저항(PR2)를 포함할 수 있다. 제1 풀업 저항(PR1)은 시리얼 클럭 라인(SCL)과 기준 전압(VS) 사이에 연결되며, 제2 풀업 저항(PR2)은 시리얼 데이터 라인(SDA)과 기준 전압(VS) 사이에 연결될 수 있다. 제1 풀업 저항(PR1) 및 제2 풀업 저항(PR2)의 저항 성분과 다른 전송 라인에 형성될 수 있는 저항 성분에 의해 시리얼 클럭 라인(SCL) 및 시리얼 데이터 라인(SDA)에 인가되는 기준 전압(VS)의 크기가 변동될 수 있다. 예를 들어, 제1 풀업 저항(PR1) 및 제2 풀업 저항(PR2)의 저항이 작을수록 시리얼 클럭 라인(SCL) 및 시리얼 데이터 라인(SDA)에 인가되는 기준 전압(VS)의 크기는 커질 수 있으며, 제1 풀업 저항(PR1) 및 제2 풀업 저항(PR2)의 저항이 클수록 시리얼 클럭 라인(SCL) 및 시리얼 데이터 라인(SDA)에 인가되는 기준 전압(VS)의 크기는 작아질 수 있다.
제1 풀업 저항(PR1)은 시리얼 클럭 라인(SCL)과 기준 전압(VS) 사이에 연결되며, 시리얼 클럭 라인(SCL)과 연결되는 DAC 저항과 병렬로 연결될 수 있다. 제2 풀업 저항(PR2)은 시리얼 데이터 라인(SDA)과 연결되며, 시리얼 데이터 라인(SDA)과 연결되는 DAC 저항과 병렬로 연결될 수 있다.
제1 풀업 저항(PR1) 및 제2 풀업 저항(PR2)의 크기가 고정되어 있더라도, 제1 풀업 저항(PR1) 및 제2 풀업 저항(PR2)과 병렬로 연결되는 DAC 저항의 크기에 따라서, 기준 전압(VS)의 크기가 변동될 수 있다.
이하, 도 6을 참조하여 본 발명의 일 실시예에 따른 표시 장치의 메모리의 동작을 설명한다.
메모리(153)는 마스터(100)로부터 제공되는 신호를 Address 비교기(1533), 및 DAC Address 비교기(1539)를 통해 습득할 수 있다. Address 비교기(1533), 및 DAC Address 비교기(1539)는 제공되는 신호가 리딩 동작 신호인지 라이팅 동작 신호인지를 확인하여, EEPROM(1531) 및 DAC EEPROM(1536)는 데이터를 리딩하거나, 라이팅할 수 있다.
리딩 동작인 경우, DAC EEPROM(1536)는 SW(1538)에 리딩 동작 신호를 제공하며, SW(1538)은 스위치-온되어 시리얼 클럭 라인(SCL) 및 시리얼 데이터 라인(SDA)과 DAC 저항을 전기적으로 연결할 수 있다.
라이팅 동작인 경우, DAC EEPROM(1536)는 SW(1538)에 라이팅 동작 신호를 제공하며, EEPROM(1531) 및 DAC EEPROM(1536)은 해당 데이터를 저장할 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 디지털-아날로그 컨버터의 등가 회로도이다.
도 7을 참조하면, DAC부(1537)는 가변 저항을 포함할 수 있다. 가변 저항의 일단은 SW(1538)와 연결되며, 타단은 DAC EEPROM(1536)과 연결될 수 있다.
DAC EEPROM(1536)은 풀업 저항부(200)와 연결될 DAC 저항의 크기(Rl)를 결정할 수 있다. 상기 결정된 DAC 저항의 크기(Rl)에 따라 상기 가변 저항의 타단의 배치가 결정될 수 있다.
상기 가변 저항의 전체 크기(Rt)는 풀업 저항부(200)의 제1 풀업 저항(RP1) 및 제2 풀업 저항(RP2)의 크기보다 작을 수 있다. 다만, 가변 저항의 전체 크기(Rt)가 풀업 저항부(200)의 제1 풀업 저항(RP1) 및 제2 풀업 저항(RP2)의 크기보다 크게 형성될 수 있으나, DAC 저항의 크기(Rl)의 크기는 제1 풀업 저항(RP1) 및 제2 풀업 저항(RP2)의 크기보다 작을 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 풀업 저항과 디지털-아날로그 컨버터의 연결을 도시한 등가 회로도이다.
도 8을 참조하면, SW(1538)는 제1 스위칭 소자(T1) 및 제2 스위칭 소자(T2)를 포함할 수 있다. 리딩 동작인 경우, DAC EEPROM(1536)는 SW(1538)에 리딩 동작 신호를 제공하며, 제1 스위칭 소자(T1) 및 제2 스위칭 소자(T2)는 턴-온되어 시리얼 클럭 라인(SCL) 및 시리얼 데이터 라인(SDA)과 DAC 저항(Rl)을 전기적으로 연결할 수 있다. 라이팅 동작인 경우, DAC EEPROM(1536)는 SW(1538)에 라이팅 동작 신호를 제공하며, 제1 스위칭 소자(T1) 및 제2 스위칭 소자(T2)는 턴-오프되어 시리얼 클럭 라인(SCL) 및 시리얼 데이터 라인(SDA)과 DAC 저항(Rl)을 분리시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 커넥터의 사시도이다.
도 9를 참조하면, 커넥터(155)는 30핀(pin) 커넥터일 수 있다. 커넥터와 연결되는 전송 케이블은 디스플레이포트(DisplayPort)에 사용되는 케이블일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 전송 케이블은 커넥터(155)와 접속되어, 마스터(100)와 메모리를 전기적으로 연결할 수 있다. 전송 케이블은 메인 링크, 보조 채널, 핫 플러그 감지 라인, 보조 파워 라인 등을 포함할 수 있다. 상기 메인 링크를 통해 영상 신호와 음성 신호(VIDEO, AUDIO)가 전송되며, 상기 보조 채널을 통해 모니터 제어 신호(MCCS)가 전송될 수 있다. 이러한 전송 케이블은 30핀(pin)에 접속될 수 있다.
커넥터(155)는 마스터(100)로부터 과전압(electric overstress, 이하 'EOS'라 칭함)이 인가되는 것을 방지하기 위해, EOS 보호 저항(미도시)을 포함할 수 있다. 상기 EOS 보호 저항은 커넥터(155)와 메모리(153) 및 스위치부(157)가 연결되는 모든 배선 상에 형성될 수 있다. 상기 EOS 보호 저항은 전송 라인과 연결되어, 저항 성분의 영향을 증대시킬 수 있다. 상기 EOS 보호 저항은 예를 들어, 100Ω의 크기를 가질 수 있다.
도 10은 본 발명의 다른 실시예에 따른 표시 장치의 메모리의 동작을 도시한 순서도이다.
도 10을 참조하면, 메모리(153)는 마스터(100)로부터 제공되는 신호를 Address 비교기(1533), 및 DAC Address 비교기(1539)를 통해 습득할 수 있다. Address 비교기(1533), 및 DAC Address 비교기(1539)는 제공되는 신호가 리딩 동작 신호인지 라이팅 동작 신호인지를 확인하여, EEPROM(1531) 및 DAC EEPROM(1536)는 데이터를 리딩하거나, 라이팅할 수 있다.
리딩 동작인 경우, DAC EEPROM(1536)은 SW(1538)에 리딩 동작 신호를 제공하며, SW(1538)은 스위치-온되어 시리얼 클럭 라인(SCL) 및 시리얼 데이터 라인(SDA)과 DAC 저항을 전기적으로 연결할 수 있다.
라이팅 동작인 경우, DAC EEPROM(1536)는 SW(1538)에 라이팅 동작 신호를 제공하며, EEPROM(1531) 및 DAC EEPROM(1536)은 해당 데이터를 저장할 수 있다.
다만, 풀업 저항부(200)와 연결되는 DAC부(1537)의 DAC 저항(Rl)을 변경할 필요가 있는 경우, DAC EEPROM(1536)은 DAC 가변 신호(미도시)를 제공받아, DAC EEPROM(1536)에 저장된 상기 룩업 테이블에서의 데이터를 반영하여, DAC 저항(Rl)의 크기를 조정할 수 있다. DAC 저항(Rl)의 크기는 제1 풀업 저항(PR1) 및 제2 풀업 저항(PR2)의 크기에 따라 결정될 수 있다. 따라서, 제1 풀업 저항(PR1) 및 제2 풀업 저항(PR2)의 크기가 고정되어 있다면 풀업 DAC 저항(Rl)의 크기는 일정하게 유지될 수 있다. 다만, 제1 풀업 저항(PR1) 및 제2 풀업 저항(PR2)의 크기는 표시 장치의 상태 등에 따라서 달라질 수 있다.
또한, DAC EEPROM(1536)은 상기 I2C 라인(SCL, SDA)으로부터 제공되는 DAC 라이팅 동작 신호(미도시)에 응답하여, DAC 데이터(미도시)를 DAC EEPROM(1536)에 재기입할 수 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 마스터부 110: 표시 패널
120: 데이터 드라이버 130: 게이트 드라이버
150: 제어부 151: 타이밍 컨트롤러
153: 메모리 1531: EEPROM
1533: Address 비교기 1534: 인버터
1535: DAC부 1536: DAC EEPROM
1537: DAC 1538: SW
1539: DAC Address 비교기 155: 커넥터
157: 스위치부 200: 풀업 저항부
SCL, SDA: I2C 라인 PR1: 제1 풀업 저항
PR2: 제2 풀업 저항 Rl : DAC 저항

Claims (20)

  1. 시스템 데이터를 저장하며, 라이팅 동작 신호에 응답하여 재기입 가능한 EEPROM;
    I2C 라인과 연결되며, 외부 신호에 응답하여 상기 EEPROM에 상기 라이팅 동작 신호를 출력하는 Address 비교기;
    상기 외부 신호에 응답하여 DAC 저항과 상기 I2C 라인 간의 연결을 결정하는 DAC부; 및
    상기 I2C 라인과 연결되는 풀업 저항부를 포함하고,
    상기 외부 신호는 리딩 동작 신호 및 상기 라이팅 동작 신호를 포함하며,
    상기 DAC부는,
    상기 리딩 동작 신호에 응답하여, 스위칭-온 신호를 출력하며, 상기 라이팅 동작 신호에 응답하여, 스위칭-오프 신호를 출력하는 DAC Address 비교기;
    상기 스위칭-온 신호에 응답하여 상기 I2C 라인과 상기 DAC 저항을 전기적으로 연결하며, 상기 스위칭-오프 신호에 응답하여 상기 I2C 라인과 상기 DAC 저항을 전기적으로 분리시키는 DAC 스위치부; 및
    상기 DAC 저항의 크기를 결정하는 DAC를 포함하는 메모리.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 Address 비교기 및 상기 DAC Address 비교기는 복수의 어드레스 단자와 전기적으로 연결되며,
    상기 DAC Address 비교기는 상기 복수의 어드레스 단자 중 적어도 하나 이상의 단자와 컨버터를 통해 연결되는 메모리.
  5. 제1 항에 있어서,
    상기 I2C 라인, 상기 DAC 및 상기 DAC Address 비교기와 연결되며, 상기 DAC 저항의 크기의 데이터를 저장하는 DAC EEPROM을 포함하는 메모리.
  6. 제5 항에 있어서,
    상기 DAC EEPROM은 상기 DAC Address 비교기가 제공하는 DAC 가변 신호에 응답하여, DAC 저항의 크기의 데이터를 재기입 가능한 메모리.
  7. 제5 항에 있어서,
    상기 DAC 저항의 크기는 상기 풀업 저항부의 크기보다 작은 메모리.
  8. 외부 신호를 제공하는 마스터부; 및
    상기 외부 신호에 대응하는 데이터 신호 및 스캔 신호를 출력하는 제어부를 포함하되,
    상기 제어부는 시스템 데이터를 저장하며, 라이팅 동작 신호에 응답하여 재기입 가능한 EEPROM,
    I2C 라인과 연결되며, 외부 신호에 응답하여 상기 EEPROM에 상기 라이팅 동작 신호를 출력하는 Address 비교기,
    상기 외부 신호에 응답하여 DAC 저항과 상기 I2C 라인 간의 연결을 결정하는 DAC부, 및
    상기 I2C 라인과 연결되는 풀업 저항부를 포함하는 메모리를 포함하고,
    상기 DAC 저항은 상기 EEPROM의 리딩 동작 동안 상기 I2C 라인에 연결되고, 상기 EEPROM의 라이팅 동작 동안 상기 I2C 라인과 전기적으로 분리되는 표시 장치.
  9. 제8 항에 있어서,
    상기 외부 신호는 리딩 동작 신호 및 상기 라이팅 동작 신호를 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 DAC부는 상기 리딩 동작 신호에 응답하여, 스위칭-온 신호를 출력하며, 상기 라이팅 동작 신호에 응답하여, 스위칭-오프 신호를 출력하는 DAC Address 비교기;
    상기 스위칭-온 신호에 응답하여 상기 I2C 라인과 상기 DAC 저항을 전기적으로 연결하며, 상기 스위칭-오프 신호에 응답하여 상기 I2C 라인과 상기 DAC 저항을 전기적으로 분리시키는 DAC 스위치부; 및
    상기 DAC 저항의 크기를 결정하는 DAC를 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 Address 비교기 및 상기 DAC Address 비교기는 복수의 어드레스 단자와 전기적으로 연결되며,
    상기 DAC Address 비교기는 상기 복수의 어드레스 단자 중 적어도 하나 이상의 단자와 컨버터를 통해 연결되는 표시 장치.
  12. 제10 항에 있어서,
    상기 I2C 라인, 상기 DAC 및 상기 DAC Address 비교기와 연결되며, 상기 DAC 저항의 크기의 데이터를 저장하는 DAC EEPROM을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 DAC EEPROM은 상기 DAC Address 비교기가 제공하는 DAC 가변 신호에 응답하여, DAC 저항의 크기의 데이터를 재기입 가능한 표시 장치.
  14. 제12 항에 있어서,
    상기 DAC 저항의 크기는 상기 풀업 저항부의 크기보다 작은 표시 장치.
  15. 제8 항에 있어서,
    상기 제어부는, 상기 메모리와 상기 I2C 라인을 통해 연결되는 타이밍 컨트롤러; 및
    상기 마스터부와 상기 메모리를 연결하는 커넥터를 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 커넥터는 EOS 보호 저항을 더 포함하는 표시 장치.
  17. 외부 신호를 취득하여, 상기 외부 신호가 라이팅 동작 신호인지, 리딩 동작 신호인지를 판단하는 단계;
    상기 라이팅 동작 신호가 인가되는 경우, I2C 라인과 DAC 간의 연결을 오픈하는 단계;
    상기 라이팅 동작 신호에 응답하여 데이터를 EEPROM에 재기입하는 단계; 및
    상기 리딩 동작 신호가 인가되는 경우, 상기 I2C 라인과 상기 DAC를 전기적으로 연결하는 단계를 포함하되,
    상기 I2C 라인은 풀업 저항부와 전기적으로 연결되고,
    상기 DAC의 저항의 크기는 상기 풀업 저항부의 저항의 크기보다 작은 메모리의 기입 방법.
  18. 삭제
  19. 제17 항에 있어서,
    DAC EEPROM은 상기 I2C 라인으로부터 제공되는 DAC 가변 신호에 응답하여, 상기 DAC의 저항의 크기를 조절하는 단계를 포함하는 메모리의 기입 방법.
  20. 제17 항에 있어서,
    상기 I2C 라인으로부터 제공되는 DAC 라이팅 동작 신호에 응답하여, DAC 데이터를 DAC EEPROM에 재기입하는 단계를 포함하는 메모리의 기입 방법.
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