KR102232539B1 - 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법 - Google Patents

박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법 Download PDF

Info

Publication number
KR102232539B1
KR102232539B1 KR1020130137548A KR20130137548A KR102232539B1 KR 102232539 B1 KR102232539 B1 KR 102232539B1 KR 1020130137548 A KR1020130137548 A KR 1020130137548A KR 20130137548 A KR20130137548 A KR 20130137548A KR 102232539 B1 KR102232539 B1 KR 102232539B1
Authority
KR
South Korea
Prior art keywords
oxide
pattern
source metal
layer
delete delete
Prior art date
Application number
KR1020130137548A
Other languages
English (en)
Other versions
KR20150055334A (ko
Inventor
김봉균
문영민
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020130137548A priority Critical patent/KR102232539B1/ko
Priority to US14/463,574 priority patent/US9305940B2/en
Publication of KR20150055334A publication Critical patent/KR20150055334A/ko
Application granted granted Critical
Publication of KR102232539B1 publication Critical patent/KR102232539B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/465—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/465—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/467—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)

Abstract

개시된 박막 트랜지스터는, 게이트 전극, 상기 게이트 전극과 중첩하며, 산화물 반도체를 포함하는 액티브 패턴, 및 상기 액티브 패턴 상부에 배치되며, 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 소스 금속 패턴을 포함한다. 상기 액티브 패턴은 상기 소스 금속 패턴의 하면 전체를 커버하며, 상기 소스 금속 패턴보다 큰 테이퍼 각을 갖는다.

Description

박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법 {THIN FILM TRANSISTOR, DISPLAY SUBSTRATE HAVING THE SAME AND METHOD OF MANUFACTURING A THIN FILM TRANSISTOR}
본 발명은 박막 트랜지스터에 관한 것으로, 더욱 상세하게는 산화물 반도체를 포함하는 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법에 관한 것이다.
일반적으로, 표시 장치에서 화소를 구동하기 위한 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 드레인 전극 사이의 액티브 패턴을 형성하는 액티브 패턴을 포함한다. 상기 액티브 패턴은 비정질 실리콘(amorphous silicon), 다결정 실리콘(poly silicon) 또는 산화물 반도체를 포함하는 반도체층을 포함한다.
비정질 실리콘층은 대형 기판 상에 균일하게 형성할 수 있는 장점이 있는 반면, 전자 이동도가 약 1~10㎠/V정도로 낮은 수준이어서 박막 트랜지스터의 구동 특성이 낮은 편이다. 반면, 전자 이동도가 수십 내지 수백 ㎠/V인 다결정 실리콘층은 전자 이동도는 상기 비정질 실리콘층에 비해 상대적으로 좋지만 상기 다결정 실리콘층을 형성하기 위해서는 실리콘의 결정화 공정이 필수적으로 수반됨으로써 대형 기판 상에 균일하게 형성하기 어렵고 제조비용이 높은 단점이 있다. 반면, 산화물 반도체층은 저온 공정을 이용하여 제조할 수 있고 대면적화가 용이하며 높은 전자 이동도를 가지고 있으므로 산화물 반도체가 여러 기술 분야에서 주목받고 있다.
상기 산화물 반도체를 포함하는 표시 기판을 제조할 때, 마스크 수를 줄이기 위하여 하프톤(half-tone) 노광을 이용하여 두께 구배를 갖는 포토레지스트 패턴을 이용하는 방법이 알려져 있다.
그러나, 상기 방법에 따라, 산화물 반도체 패턴을 형성하는 경우, 산화물 반도체 패턴 위에 형성되는 소스 금속 패턴보다 측면으로 돌출부가 형성되며, 이는 기생 커패시터를 형성하여, 워터폴(Waterfall) 현상 등과 같은 화질 저하의 원인이 될 수 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 신뢰도가 향상된 박막 트랜지스터를 제공하는 것이다.
또한, 본 발명은 다른 목적은 상기 박막 트랜지스터를 포함하는 표시 기판을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 박막 트랜지스터의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 박막 트랜지스터는, 게이트 전극, 상기 게이트 전극과 중첩하며, 산화물 반도체를 포함하는 액티브 패턴, 및 상기 액티브 패턴 상부에 배치되며, 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 소스 금속 패턴을 포함한다. 상기 액티브 패턴은 상기 소스 금속 패턴의 하면 전체를 커버하며, 상기 소스 금속 패턴보다 큰 테이퍼 각을 갖는다.
일 실시예에 따르면, 상기 소스 금속 패턴의 테이퍼 각은 50도 내지 80도이다.
일 실시예에 따르면, 상기 액티브 패턴의 테이퍼 각은 70도 내지 90도이다.
일 실시예에 따르면, 상기 액티브 패턴은, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 및 인듐 아연 주석 산화물(IZTO)로 이루어진 그룹에서 선택된 적어도 하나를 포함한다.
일 실시예에 따르면, 상기 소스 금속 패턴은, 금속층 및 상기 금속층 하부에 배치되어, 상기 액티브 패턴과 접촉하는 하부 배리어층을 포함한다.
일 실시예에 따르면, 상기 소스 금속 패턴은, 상기 금속층 상부에 배치되는 상부 배리어층을 더 포함한다.
일 실시예에 따르면, 상기 금속층은 구리를 포함한다.
일 실시예에 따르면, 상기 하부 배리어층은, 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 갈륨 아연 산화물(GZO) 및 아연 알루미늄 산화물(ZAO)로 이루어진 그룹에서 선택된 적어도 하나를 포함한다.
본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은, 베이스 기판 위에 배치된 게이트 전극, 상기 게이트 전극과 중첩하며, 산화물 반도체를 포함하는 액티브 패턴, 상기 액티브 패턴 상부에 배치되며, 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 소스 금속 패턴 및 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함한다. 상기 액티브 패턴은 상기 소스 금속 패턴의 하면 전체를 커버하며, 상기 소스 금속 패턴보다 큰 테이퍼 각을 갖는다.
본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터의 제조 방법에 따르면, 기판 위에 산화물 반도체층을 형성한다. 상기 산화물 반도체층 위에 소스 금속층을 형성한다. 상기 소스 금속층 위에 두께 구배를 갖는 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 마스크로 이용하여, 상기 소스 금속층을 습식 식각하여 소스 금속 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 부분적으로 제거하여 제2 포토레지스트 패턴을 형성한다. 상기 산화물 반도체층을 건식 식각하여 액티브 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 마스크로 이용하여 상기 소스 금속 패턴을 습식 식각하여, 서로 이격되는 소스 전극 및 드레인 전극을 형성한다.
일 실시예에 따르면, 상기 소스 금속층과 상기 소스 금속 패턴은 동일한 식각액으로 식각된다.
일 실시예에 따르면, 상기 식각액은 과황산염, 무기산, 인산염, 고리형 아민 화합물 및 물을 포함한다.
일 실시예에 따르면, 상기 식각액은 불소 함유 화합물을 포함하지 않는다.
이와 같은 실시예들에 따르면, 박막 트랜지스터의 제조에 필요한 마스크의 수를 줄이면서, 산화물 반도체를 포함하는 액티브 패턴의 돌출부의 크기를 최소화 할 수 있다.
또한, 동일한 식각액으로, 소스 금속층과 소스 금속 패턴을 식각할 수 있으므로, 공정 관리에 이점이 있다.
또한, 불소 함유 화합물을 포함하지 않는 식각액을 사용할 수 있으므로, 무기 절연막의 손상을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 3은 도 2의 부분적으로 확대하여 도시한 단면도이다.
도 4 내지 도 12는, 도 1 및 도 2에 도시된 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다. 도 2는 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다. 도 3은 도 2의 부분적으로 확대하여 도시한 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 표시 기판은 베이스 기판(100), 게이트 라인(GL), 데이터 라인(DL), 게이트 절연층(110), 박막 트랜지스터, 패시베이션층(120), 유기 절연층(130) 및 화소 전극(PE)을 포함한다. 상기 박막 트랜지스터는 게이트 전극(GE), 액티브 패턴(AP), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
상기 게이트 라인(GL)은 평면도 상에서, 제1 방향(D1)으로 연장되고, 상기 데이터 라인(DL)은 제2 방향(D2)으로 연장된다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 교차한다. 예를 들어, 상기 제1 방향(D1)과 상기 제2 방향(D2)는 실질적으로 서로 수직할 수 있다.
상기 게이트 라인(GL)은 상기 게이트 전극(GE)과 전기적으로 연결된다. 예를 들어, 상기 게이트 전극(GE)는 상기 게이트 라인(GL)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다.
상기 액티브 패턴(AP)은 상기 게이트 전극(GE)과 중첩한다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 서로 이격되며, 각각 상기 액티브 패턴(AP)과 접촉한다.
본 실시예에서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 각각 다층 구조를 갖는다. 예를 들어, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은, 하부 배리어층(LB), 상기 하부 배리어층(LB) 위에 배치된 금속층(ML), 및 상기 금속층(ML) 위에 배치된 상부 배리어층(UB)을 포함한다. 상기 금속층(ML)은 구리 등의 금속을 포함할 수 있으며, 상기 상부 배리어층(LB) 및 상기 하부 배리어층(UB)는 전도성 산화물을 포함할 수 있다. 상기 배리어층들은 상기 금속층(ML) 및 산화물 반도체를 포함하는 상기 액티브 패턴(AP)을 보호한다. 다른 실시예에서, 상기 상부 배리어층(UB)는 생략될 수 있다.
상기 데이터 라인(DL)은 상기 소스 전극(SE)과 전기적으로 연결된다. 예를 들어, 상기 소스 전극(SE)은 상기 데이터 라인(DL)으로부터 상기 제1 방향(D1)으로 돌출될 수 있다. 상기 데이터 라인(DL)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 층으로부터 형성될 수 있다. 즉, 소스 금속 패턴은 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 데이터 라인(DL)을 포함할 수 있다.
상기 게이트 절연층(110)은 상기 게이트 전극(GE)을 커버하며, 상기 액티브 패턴(AP)은 상기 게이트 절연층(AP) 위에 배치된다.
상기 패시베이션층(120)은 상기 박막 트랜지스터를 커버하며, 상기 유기 절연층(130)은 상기 패시베이션층(120) 위에 배치된다. 상기 화소 전극(PE)은 상기 유기 절연층(130) 위에 배치되며, 상기 패시베이션층(120)과 상기 유기 절연층(130)에 형성된 콘택홀(CH)을 통하여, 상기 드레인 전극(DE)에 연결된다.
상기 액티브 패턴(AP)은 산화물 반도체를 포함한다. 예를 들어, 상기 산화물 반도체는, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함할 수 있다. 이들은 각각 단독으로 또는 혼합되어 사용될 수 있다. 바람직하게, 상기 산화물 반도체는 인듐 갈륨 아연 산화물을 포함할 수 있다.
상기 액티브 패턴(AP)은, 상기 소스 금속 패턴의 하면을 커버한다. 구체적으로, 상기 액티브 패턴(AP)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 하면을 커버한다. 또한, 상기 액티브 패턴(AP)는 상기 데이터 라인(DL)의 하면도 커버할 수 있다. 도 1 내지 도 3에 도시된 것과 같이, 상기 액티브 패턴(AP)은 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 데이터 라인(DL)을 포함하는 소스 금속 패턴으로부터 수평 방향으로 돌출될 수 있다.
도 3을 참조하면, 상기 액티브 패턴(AP)의 테이퍼 각(θ1)과 상기 소스 금속 패턴의 테이퍼 각(θ2)은 서로 다르다. 구체적으로, 상기 액티브 패턴(AP)의 테이퍼 각(θ1)이 상기 소스 금속 패턴의 테이퍼 각(θ2)보다 크다. 예를 들어, 상기 액티브 패턴(AP)의 테이퍼 각(θ1)은 70도 내지 90도, 바람직하게는 80도 내지 90도 일 수 있으며, 상기 소스 금속 패턴의 테이퍼 각(θ2)은 50도 내지 80도일 수 있다.
상기 액티브 패턴(AP)의 테이퍼 각(θ1)은 상기 액티브 패턴(AP)의 하면과 측면이 형성하는 각으로 정의될 수 있으며, 상기 소스 금속 패턴의 테이퍼 각(θ2)은 상기 소스 금속 패턴의 하면과 측면이 형성하는 각으로 정의될 수 있다.
이러한 테이퍼 각의 차이는 각 층의 식각 방법의 차이에서 기인한다. 이에 관하여는 아래에서 구체적으로 후술하기로 한다.
도 4 내지 도 12는 도 1 및 도 2에 도시된 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다. 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법은 상기 표시 기판 내의 박막 트랜지스터를 형성하는 과정에 대응될 수 있다.
도 4를 참조하면, 베이스 기판(100) 위에 게이트 라인(GL) 및 게이트 전극(GE)을 형성한다. 구체적으로, 상기 베이스 기판(100) 위에 게이트 금속층을 형성한 후, 이를 패터닝하여, 상기 게이트 라인 및 상기 게이트 전극(GE)을 형성한다. 상기 베이스 기판(100)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 금속층은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 게이트 금속층은, 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
다른 실시예에서, 상기 게이트 금속층은 금속층 및 상기 금속층의 상부 및/또는 하부에 형성된 도전성 산화물층을 포함할 수 있다. 구체적으로, 상기 게이트 금속층은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 도전성 산화물층을 포함할 수 있다. 예컨대, 상기 도전성 산화물층은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 갈륨 아연 산화물(GZO), 아연 알루미늄 산화물(ZAO) 중 하나 이상을 포함할 수 있다.
다음으로, 상기 게이트 라인 및 상기 게이트 전극(GE)을 커버하는 게이트 절연층(110)을 형성한다. 상기 게이트 절연층(110)은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다. 상기 게이트 절연층(110)은 단일층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 상기 게이트 절연층(110)은 실리콘 질화물을 포함하는 하부 절연층과 실리콘 산화물을 포함하는 상부 절연층을 포함할 수 있다.
도 5를 참조하면, 상기 게이트 절연층(110) 위에 산화물 반도체층(140) 및 소스 금속층(150)을 형성한다. 상기 소스 금속층(150)은 차례로 적층된 하부 도전성 산화물층(152), 금속층(154) 및 상부 도전성 산화물층(156)을 포함한다.
상기 산화물 반도체층(140)은, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함할 수 있다. 본 실시예에서, 상기 산화물 반도체층(140)은 인듐 갈륨 아연 산화물을 포함한다.
산화물 반도체층을 형성하기 위하여 알려진 종래의 방법에 따라 형성될 수 있으며, 바람직하게는 진공 증착 또는 스퍼터링 등과 같은 물리 증착(physical vapor deposition)에 의해 형성된다.
구체적으로, 상기 산화물 반도체층(140)의 형성을 위하여, 상기 산화물 반도체층(140)과 유사한 조성을 갖는 소스가 사용될 수 있으며, 상기 소스는 스퍼터링 공정의 타겟으로 이용될 수 있다.
바람직하게, 상기 산화물 반도체층(140)을 형성한 후, 상기 산화물 반도체층(140)에 열을 가하는 어닐링 공정을 수행할 수 있다. 예를 들어, 상기 어닐링 공정은 약 100℃내지 약 700℃에서 이루어질 수 있으며, 바람직하게는 약 300℃내지 약 400℃에서 이루어질 수 있다. 상기 어닐링 공정을 통하여, 상기 산화물 반도체층(140)의 전기적 특성이 개선될 수 있다.
상기 하부 도전성 산화물층(152) 및 상기 상부 도전성 산화물층(156)은 도전성 산화물을 포함한다. 예를 들어, 상기 도전성 산화물은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 갈륨 아연 산화물(GZO), 아연 알루미늄 산화물(ZAO) 중 하나 이상을 포함할 수 있다.
본 실시예에서, 상기 금속층(154)은 구리를 포함할 수 있다.
도 6을 참조하면, 상기 소스 금속층(150) 위에 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)은 두께 구배를 갖는다. 구체적으로, 상기 제1 포토레지스트 패턴(PR1)은, 제1 두께부(TH1)와 상기 제1 두께부(TH1)보다 작은 두께를 갖는 제2 두께부(TH2)를 갖는다. 상기 제2 두께부(TH2)는 이후에 설명될 소스 전극과 드레인 전극 사이로 노출되는 액티브 패턴과 중첩한다.
상기 제1 포토레지스트 패턴(PR1)은, 포토레지스트 조성물을 코팅한 후, 이를 노광하고, 현상함으로써 형성될 수 있으며, 상기 제1 포토레지스트 패턴(PR1)이 두께 구배를 갖도록, 슬릿, 반투과부 등을 이용한 하프톤 노광이 이용될 수 있다.
도 7을 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 마스크로 이용하여, 상기 소스 금속층(150)을 식각하여, 소스 금속 패턴을 형성한다. 상기 소스 금속 패턴은 하부 도전성 산화물 패턴(252), 금속 패턴(254) 및 상부 도전성 산화물 패턴(256)을 포함한다. 상기 소스 금속 패턴의 일부는 상기 게이트 전극(GE)과 중첩하며, 일부는 데이터 라인을 형성한다. 상기 소스 금속층(150)이 식각됨에 따라, 상기 산화물 반도체층(140)이 부분적으로 노출된다.
상기 소스 금속층(150)의 식각은 식각액을 이용한 습식 식각을 통해 이루어진다. 상기 식각액은 상기 산화물 반도체층(140)을 실질적으로 식각하지 않는다.
상기 식각액은 과황산염, 무기산, 인산염, 고리형 아민 화합물 및 물을 포함할 수 있다. 구체적으로, 상기 식각액은 과황산염 5 내지 20중량%, 무기산 1 내지 15중량%, 인산염 0.1 내지 5중량%, 고리형 아민 화합물 0.3 내지 5중량% 및 잔량의 물을 포함할 수 있다.
상기 과황산염은 과황산암모늄, 과황산나트륨, 과황산칼륨 등을 포함할 수 있으며, 상기 무기산은 질산, 황산, 인산, 과염소산 등을 포함할 수 있고, 상기 인산염은 인산암모늄, 인산칼륨, 인산나트륨, 등을 포함할 수 있고, 상기 고리형 아민 화합물은 아미노트리아졸을 포함할 수 있다. 또한, 상기 식각액은 파라톨루엔술폰산(PTSA)와 같은 술포닉 화합물을 더 포함할 수 있다.
바람직하게, 상기 식각액은, 불산, 불화물 등과 같은 불소 함유 화합물을 포함하지 않는다. 상기 불소 함유 화합물은 산화물 반도체층(140)을 식각하거나 손상시킬 수 있다.
도 8을 참조하면, 애싱(ashing) 공정 등을 통하여, 상기 제1 포토레지스트 패턴(PR1)을 부분적으로 제거한다. 결과적으로, 상기 제1 포토레지스트 패턴(PR1)의 제2 두께부(TH2)가 제거되고, 제1 두께부(TH1)가 부분적으로 잔류하여 제2 포토레지스트 패턴(PR2)을 형성한다.
상기 제2 포토레지스트 패턴(PR2)은 상기 소스 금속 패턴의 상면을 부분적으로 커버함으로써, 상기 소스 금속 패턴의 상면은 부분적으로 노출된다.
도 9를 참조하면, 상기 산화물 반도체층(140)을 식각하여, 액티브 패턴(AP)을 형성한다. 상기 산화물 반도체층(140)은 건식 식각을 통해 식각된다.
상기 건식 식각을 통하여, 상기 액티브 패턴(AP)을 형성함으로써, 습식 식각을 이용하는 종래의 기술에 비하여 상기 액티브 패턴(AP)의 돌출부를 감소시킬 수 있다.
도 10을 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 마스크로 이용하여, 노출된 상기 소스 금속 패턴을 식각하여, 소스 전극(SE) 및 드레인 전극(DE)을 형성하고, 상기 액티브 패턴(AP)의 상면을 부분적으로 노출시킨다. 이에 따라, 박막 트랜지스터가 형성된다.
상기 소스 금속 패턴의 식각은, 식각액을 이용한 습식 식각을 통해 이루어지며, 상기 소스 금속층(150)의 식각에 사용된 식각액과 동일한 식각액이 사용될 수 있다.
상기 소스 금속 패턴을 식각하는 과정에서, 상기 소스 금속 패턴의 측면이 부분적으로 식각될 수 있으며, 이에 따라, 상기 액티브 패턴(AP)이 상기 소스 금속 패턴의 측면으로부터 돌출될 수 있다. 그러나, 상기 액티브 패턴(AP)이, 상기 소스 금속층(150)이 습식 식각된 후, 건식 식각을 통하여 형성되므로, 필요한 마스크의 수를 줄이면서도, 상기 액티브 패턴(AP)의 돌출부의 크기를 최소화할 수 있다.
상기 건식 식각된 액티브 패턴(AP)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 포함하는 소스 금속 패턴보다 큰 테이퍼 각을 갖는다. 예를 들어, 상기 액티브 패턴(AP)의 테이퍼 각(θ1)은 70도 내지 90도, 바람직하게는 80도 내지 90도 일 수 있으며, 상기 소스 금속 패턴의 테이퍼 각(θ2)은 50도 내지 80도일 수 있다.
다음으로, 도 11에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(PR2)을 제거한다.
도 12를 참조하면, 상기 박막 트랜지스터를 커버하는 패시베이션층(120)을 형성하고, 상기 패시베이션층(120) 위에 유기 절연막(130)을 형성한다.
상기 패시베이션층(120)은 무기 절연 물질을 포함한다. 예를 들어, 상기 패시베이션층(120)은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다.
상기 유기 절연층(130)은 유기 물질을 포함한다. 상기 유기 절연층(130)은 상기 표시 기판의 표면을 평탄화하며, 포토레지스트 조성물을 상기 패시베이션층(120) 위에 스핀 코팅하여 형성될 수 있다. 상기 표시 기판이 컬러 필터를 포함하는 경우, 상기 유기 절연층(130) 대신에 컬러 필터가 형성될 수 있다.
다음으로, 상기 유기 절연층(130) 및 상기 패시베이션층(120)을 관통하며, 상기 드레인 전극(DE)을 노출하는 관통홀을 형성하고, 상기 유기 절연층(130) 위에 투명 도전층을 형성한다. 상기 투명 도전층은, 인듐-주석 산화물, 인듐-아연 산화물 등과 같은 투명 도전성 물질을 포함하며, 상기 투명 도전층의 일부는 상기 관통홀을 통하여, 상기 드레인 전극(DE)과 접촉한다.
다음으로, 상기 투명 도전층을 패터닝하여 도 2에 도시된 화소 전극(PE)를 형성한다. 도시되지는 않았으나, 상기 화소 전극(PE) 위에는 액정을 배향하기 위한 배향막이 형성될 수 있다. 다른 실시예에서, 표시 기판은 상기 화소 전극(PE)과 전계를 형성하는 공통 전극을 더 포함할 수 있다.
본 실시예에서 설명된 표시 기판의 박막 트랜지스터는 게이트 전극이 액티브 패턴 아래에 배치되는 바텀 게이트 구조를 가지나, 다른 실시예에서는 게이트 전극이 액티브 패턴 위에 배치되는 탑 게이트 구조를 가질 수도 있다.
본 실시예에 따르면, 박막 트랜지스터의 제조에 필요한 마스크의 수를 줄이면서, 산화물 반도체를 포함하는 액티브 패턴(AP)의 돌출부의 크기를 최소화 할 수 있다.
또한, 종래의 기술에 따라, 소스 금속층과 산화물 반도체층을 동일한 식각액으로 식각할 경우, 상기 식각액은 소스 금속 패턴의 식각에 사용되는 식각액과 다를 필요가 있으나, 본 실시예에 따르면, 동일한 식각액을 사용할 수 있으므로, 공정 관리에 이점이 있다.
또한, 소스 금속층과 산화물 반도체층을 함께 식각할 수 있는 식각액은 불소 함유 화합물을 포함하며, 이는 게이트 절연막과 같은 무기 절연막을 손상시킬 수 있으나, 본 실시예는 불소 함유 화합물을 포함하지 않는 식각액을 사용할 수 있으므로, 무기 절연막의 손상을 방지할 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 실시예들은 액정표시패널과 같은 표시장치에 이용될 수 있다.
100 : 베이스 기판 GL : 게이트 라인
DL : 데이터 라인 SE : 소스 전극
DE : 드레인 전극 AP : 액티브 패턴
PE : 화소 전극

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 기판 위에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 위에 소스 금속층을 형성하는 단계;
    상기 소스 금속층 위에 두께 구배를 갖는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 마스크로 이용하여, 상기 소스 금속층을 습식 식각하여 소스 금속 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 부분적으로 제거하여 제2 포토레지스트 패턴을 형성하는 단계;
    상기 산화물 반도체층을 건식 식각하여 액티브 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 마스크로 이용하여 상기 소스 금속 패턴을 습식 식각하여, 서로 이격되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
  14. 제13항에 있어서, 상기 소스 금속층과 상기 소스 금속 패턴은 동일한 식각액으로 식각되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  15. 제14항에 있어서, 상기 식각액은 과황산염, 무기산, 인산염, 고리형 아민 화합물 및 물을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  16. 제15항에 있어서, 상기 식각액은 불소 함유 화합물을 포함하지 않는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  17. 제13항에 있어서, 상기 산화물 반도체층은 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 및 인듐 아연 주석 산화물(IZTO)로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  18. 제17항에 있어서, 상기 소스 금속층은,
    금속층; 및
    상기 금속층 하부에 배치되어, 상기 액티브 패턴과 접촉하는 하부 배리어층을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  19. 제18항에 있어서, 상기 금속층은 구리를 포함하며, 상기 하부 배리어층은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 갈륨 아연 산화물(GZO) 및 아연 알루미늄 산화물(ZAO)로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  20. 제13항에 있어서, 상기 액티브 패턴은, 상기 소스 금속 패턴보다 큰 테이퍼 각을 갖는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
KR1020130137548A 2013-11-13 2013-11-13 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법 KR102232539B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130137548A KR102232539B1 (ko) 2013-11-13 2013-11-13 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법
US14/463,574 US9305940B2 (en) 2013-11-13 2014-08-19 Thin film transistor having an active pattern and a source metal pattern with taper angles

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130137548A KR102232539B1 (ko) 2013-11-13 2013-11-13 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법

Publications (2)

Publication Number Publication Date
KR20150055334A KR20150055334A (ko) 2015-05-21
KR102232539B1 true KR102232539B1 (ko) 2021-03-29

Family

ID=53042970

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130137548A KR102232539B1 (ko) 2013-11-13 2013-11-13 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법

Country Status (2)

Country Link
US (1) US9305940B2 (ko)
KR (1) KR102232539B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103915379B (zh) * 2014-03-24 2017-07-04 京东方科技集团股份有限公司 一种氧化物薄膜晶体管阵列基板的制造方法
US9576984B1 (en) * 2016-01-14 2017-02-21 Hon Hai Precision Industry Co., Ltd. Thin film transistor array panel and conducting structure
CN105845737B (zh) * 2016-05-17 2019-07-02 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板、显示装置
JP6706638B2 (ja) * 2018-03-07 2020-06-10 シャープ株式会社 半導体装置およびその製造方法
CN113054036A (zh) * 2021-03-15 2021-06-29 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、显示面板、显示装置
US20240194747A1 (en) * 2021-08-31 2024-06-13 Fuzhou Boe Optoelectronics Technology Co., Ltd. Metal-oxide thin-film transistor and method for fabricating same, display panel, and display device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070072439A1 (en) 2005-09-29 2007-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2010183027A (ja) * 2009-02-09 2010-08-19 Sony Corp 薄膜トランジスタおよび表示装置
US20110084280A1 (en) 2008-04-16 2011-04-14 Sumitomo Metal Mining Co., Ltd. Thin film transistor substrate, thin film transistor type liquid crystal display device, and method for manufacturing thin film transistor substrate

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000039663A (ko) 1998-12-15 2000-07-05 김영환 박막 트랜지스터 액정표시소자의 제조방법
KR20060133827A (ko) 2005-06-21 2006-12-27 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
KR101282893B1 (ko) * 2006-06-30 2013-07-05 엘지디스플레이 주식회사 액정표시장치용 어레이 기판과 그 제조방법
KR101201972B1 (ko) * 2006-06-30 2012-11-15 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이의 제조 방법
KR20080030761A (ko) 2006-10-02 2008-04-07 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
KR101373735B1 (ko) * 2007-02-22 2014-03-14 삼성디스플레이 주식회사 신호선의 제조 방법, 박막 트랜지스터 표시판 및 그의 제조방법
KR20090096226A (ko) * 2008-03-07 2009-09-10 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR100963027B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI424506B (zh) * 2008-08-08 2014-01-21 Semiconductor Energy Lab 半導體裝置的製造方法
EP2180518B1 (en) * 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2010047288A1 (en) * 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
KR101667909B1 (ko) * 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR20100117937A (ko) 2009-04-27 2010-11-04 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR101782176B1 (ko) * 2009-07-18 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR101687311B1 (ko) 2009-10-07 2016-12-16 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR101582946B1 (ko) * 2009-12-04 2016-01-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20110064051A (ko) 2009-12-07 2011-06-15 엘지디스플레이 주식회사 박막 트랜지스터 기판의 제조방법
KR20110093113A (ko) 2010-02-11 2011-08-18 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR101700882B1 (ko) 2010-05-20 2017-02-01 삼성디스플레이 주식회사 산화물 반도체 박막 트랜지스터
KR20120028050A (ko) 2010-09-14 2012-03-22 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070072439A1 (en) 2005-09-29 2007-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20110084280A1 (en) 2008-04-16 2011-04-14 Sumitomo Metal Mining Co., Ltd. Thin film transistor substrate, thin film transistor type liquid crystal display device, and method for manufacturing thin film transistor substrate
JP2010183027A (ja) * 2009-02-09 2010-08-19 Sony Corp 薄膜トランジスタおよび表示装置

Also Published As

Publication number Publication date
US20150129868A1 (en) 2015-05-14
US9305940B2 (en) 2016-04-05
KR20150055334A (ko) 2015-05-21

Similar Documents

Publication Publication Date Title
US9748280B2 (en) Thin film transistor and method of fabricating the same, array substrate and method of fabricating the same, and display device
US9478562B2 (en) Array substrate and manufacturing method thereof, display device, thin film transistor and manufacturing method thereof
US9570621B2 (en) Display substrate, method of manufacturing the same
KR102232539B1 (ko) 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법
KR102258374B1 (ko) 박막 트랜지스터, 이를 포함하는 표시 패널 및 이의 제조 방법
KR102094847B1 (ko) 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법
WO2014166176A1 (zh) 薄膜晶体管及其制作方法、阵列基板和显示装置
US20150372021A1 (en) Display device, array substrate and method for manufacturing the same
EP2993698B1 (en) Array substrate and manufacturing method therefor, and display device comprising array substrate
WO2019061813A1 (zh) Esl型tft基板及其制作方法
KR101922937B1 (ko) 박막트랜지스터 기판 및 이의 제조 방법
US20160035753A1 (en) Complementary Thin Film Transistor and Manufacturing Method Thereof, Array Substrate, Display Apparatus
TW201622158A (zh) 薄膜電晶體以及其製作方法
US10332987B2 (en) Thin film transistor, manufacturing method for array substrate, array substrate and display device
US20140027760A1 (en) Semiconductor device and manufacturing method thereof
WO2017028493A1 (zh) 薄膜晶体管及其制作方法、显示器件
CN105374827A (zh) 显示设备和用于制造该显示设备的方法
US9461066B2 (en) Thin film transistor and method of manufacturing the same, array substrate and display device
CN110998811B (zh) 一种薄膜晶体管及其制造方法与薄膜晶体管阵列
US20200098924A1 (en) Transistor substrate, method of manufacturing the same, and display device including the same
US9171864B2 (en) Display substrate and method of manufacturing the same
US9423662B2 (en) Thin film transistor, array substrate and display device
US20190013334A1 (en) Manufacturing method for array substrate
KR20150098694A (ko) 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법
KR102689232B1 (ko) 트랜지스터 기판, 이의 제조 방법, 및 이를 포함하는 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant