KR102225057B1 - Display device - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시장치는 제1 픽셀부 및 제2 픽셀부를 포함한다. 제1 픽셀부는 제1 데이터 라인과 게이트 라인의 교차부에 형성된 제1 박막트랜지스터와, 상기 제1 박막트랜지스터에 연결된 제1 화소 전극을 포함한다. 제2 픽셀부는 제2 데이터 라인과 상기 게이트 라인의 교차부에 형성된 제2 박막트랜지스터와, 상기 제2 박막트랜지스터에 연결된 제2 화소 전극을 포함한다. 제1 데이터 라인은 제1 픽셀부와 제2 픽셀부 사이에 위치하고, 제1 박막트랜지스터와 제1 화소 전극이 컨택하는 제1 비어홀은 제1 데이터 라인과 제2 데이터 라인 사이에 위치한다.A display device according to an exemplary embodiment of the present invention includes a first pixel portion and a second pixel portion. The first pixel portion includes a first thin film transistor formed at an intersection of the first data line and the gate line, and a first pixel electrode connected to the first thin film transistor. The second pixel portion includes a second thin film transistor formed at an intersection of the second data line and the gate line, and a second pixel electrode connected to the second thin film transistor. The first data line is positioned between the first pixel portion and the second pixel portion, and a first via hole contacting the first thin film transistor and the first pixel electrode is positioned between the first data line and the second data line.

Description

표시장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명은 개구율을 향상시킬 수 있는 표시장치에 관한 것이다.
The present invention relates to a display device capable of improving an aperture ratio.

일반적으로, 액정표시장치는 액정의 광학적 이방성과 분극성질을 이용하여 구동된다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다. In general, a liquid crystal display device is driven by using the optical anisotropy and polarization properties of the liquid crystal. Since the liquid crystal has a thin and long structure, it has a directionality in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal. Therefore, if the direction of the molecular arrangement of the liquid crystal is arbitrarily adjusted, the liquid crystal has a direction The molecular arrangement is changed, and light is refracted in the direction of the molecular arrangement of the liquid crystal due to optical anisotropy, so that image information can be expressed.

현재는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD 이하, 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다. 상기 액정표시장치는 공통 전극이 형성된 컬러필터 기판과 화소 전극이 형성된 어레이 기판과, 상기 두 기판 사이에 개재된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통 전극과 화소 전극이 상하로 걸리는 전기장에 의해 액정을 구동하는 방식으로 투과율과 개구율 등의 특성이 우수하다. 그러나, 상하로 걸리는 전기장에 의한 액정구동은 시야각 특성이 우수하지 못한 단점을 가지고 있다. 따라서, 상기의 단점을 극복하기 위해 시야각 특성이 우수한 횡전계형 액정표시장치가 제안되었다. 횡전계형 액정표시장치는 화소 전극과 공통 전극 간의 수평 전계를 이용해 액정을 구동함으로써, 시야각이 향상되는 이점이 있다. Currently, the active matrix liquid crystal display (AM-LCD: Active Matrix LCD hereinafter, abbreviated as liquid crystal display device) in which the thin film transistor and the pixel electrodes connected to the thin film transistor are arranged in a matrix manner is the most excellent due to its excellent resolution and video realization ability. It is attracting attention. The liquid crystal display device is composed of a color filter substrate on which a common electrode is formed, an array substrate on which a pixel electrode is formed, and a liquid crystal interposed between the two substrates. As a method of driving a liquid crystal, it has excellent properties such as transmittance and aperture ratio. However, liquid crystal driving by an electric field applied up and down has a disadvantage that the viewing angle characteristic is not excellent. Accordingly, in order to overcome the above disadvantages, a horizontal electric field type liquid crystal display device having excellent viewing angle characteristics has been proposed. The horizontal electric field type liquid crystal display device has an advantage of improving a viewing angle by driving a liquid crystal using a horizontal electric field between a pixel electrode and a common electrode.

최근에는 표시장치의 해상도가 높아져 PPI(Pixel Per Inch)가 증가함에 따라 화소의 피치(Pitch)가 감소되고 있는 추세이다. 화소의 피치가 감소됨에 따라 표시장치의 개구율이 저하되어 화질에 영향을 미치게 된다. 따라서, 고해상도의 표시장치의 개구율을 향상시키기 위한 연구가 계속되고 있다.
Recently, as the resolution of the display device is increased and the pixel per inch (PPI) is increased, the pitch of the pixel is decreasing. As the pitch of the pixels decreases, the aperture ratio of the display device decreases, thereby affecting the image quality. Accordingly, research is being conducted to improve the aperture ratio of a high-resolution display device.

본 발명은 개구율을 향상시킬 수 있는 표시장치를 제공한다.
The present invention provides a display device capable of improving an aperture ratio.

상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시장치는 제1 픽셀부 및 제2 픽셀부를 포함한다. 제1 픽셀부는 제1 데이터 라인과 게이트 라인의 교차부에 형성된 제1 박막트랜지스터와, 상기 제1 박막트랜지스터에 연결된 제1 화소 전극을 포함한다. 제2 픽셀부는 제2 데이터 라인과 상기 게이트 라인의 교차부에 형성된 제2 박막트랜지스터와, 상기 제2 박막트랜지스터에 연결된 제2 화소 전극을 포함한다. 제1 데이터 라인은 제1 픽셀부와 제2 픽셀부 사이에 위치하고, 제1 박막트랜지스터와 제1 화소 전극이 컨택하는 제1 비어홀은 제1 데이터 라인과 제2 데이터 라인 사이에 위치한다.In order to achieve the above object, a display device according to an exemplary embodiment of the present invention includes a first pixel portion and a second pixel portion. The first pixel portion includes a first thin film transistor formed at an intersection of the first data line and the gate line, and a first pixel electrode connected to the first thin film transistor. The second pixel portion includes a second thin film transistor formed at an intersection of the second data line and the gate line, and a second pixel electrode connected to the second thin film transistor. The first data line is positioned between the first pixel portion and the second pixel portion, and a first via hole contacting the first thin film transistor and the first pixel electrode is positioned between the first data line and the second data line.

제2 박막트랜지스터와 제2 화소 전극이 컨택하는 제2 비어홀은 제1 데이터 라인과 제2 데이터 라인 사이에 위치한다.A second via hole contacting the second thin film transistor and the second pixel electrode is positioned between the first data line and the second data line.

제1 비어홀 및 제2 비어홀은 게이트 라인과 중첩된다.The first via hole and the second via hole overlap the gate line.

제1 데이터 라인은 직선이고, 제2 데이터 라인은 제2 박막트랜지스터와 인접한 영역에서 굴곡된다.The first data line is a straight line, and the second data line is bent in a region adjacent to the second thin film transistor.

제1 박막트랜지스터의 드레인 전극과 제2 박막트랜지스터의 드레인 전극은 제1 데이터 라인과 제2 데이터 라인 사이에 위치한다.The drain electrode of the first thin film transistor and the drain electrode of the second thin film transistor are positioned between the first data line and the second data line.

제2 데이터 라인과 인접한 제3 화소를 더 포함하며, 제3 화소는 제3 데이터 라인과 게이트 라인의 교차부에 형성된 제3 박막트랜지스터와, 제3 박막트랜지스터에 연결된 제3 화소 전극을 포함하고, The third pixel further includes a third pixel adjacent to the second data line, and the third pixel includes a third thin film transistor formed at an intersection of the third data line and the gate line, and a third pixel electrode connected to the third thin film transistor,

제3 데이터 라인과 인접한 제4 화소를 더 포함하며, 제4 화소는 제4 데이터 라인과 게이트 라인의 교차부에 형성된 제4 박막트랜지스터와, 제4 박막트랜지스터에 연결된 제4 화소 전극을 포함한다.The fourth pixel further includes a fourth pixel adjacent to the third data line, and the fourth pixel includes a fourth thin film transistor formed at an intersection of the fourth data line and the gate line, and a fourth pixel electrode connected to the fourth thin film transistor.

제3 박막트랜지스터와 제3 화소 전극이 컨택하는 제3 비어홀은 제2 데이터 라인과 제3 데이터 라인 사이에 위치하고, 제4 박막트랜지스터와 제4 화소 전극이 컨택하는 제4 비어홀은 제3 데이터 라인과 제4 데이터 라인 사이에 위치한다.The third via hole contacting the third thin film transistor and the third pixel electrode is located between the second data line and the third data line, and the fourth via hole contacting the fourth thin film transistor and the fourth pixel electrode is formed between the third data line and the third data line. It is located between the fourth data lines.

제3 데이터 라인은 제3 박막트랜지스터와 인접한 영역에서 굴곡되고, 제4 데이터 라인은 직선이다.The third data line is curved in a region adjacent to the third thin film transistor, and the fourth data line is a straight line.

제1 내지 제4 픽셀부는 하나의 단위 화소를 구성하며, 단위 화소는 기판 상에 규칙적으로 배열된다.The first to fourth pixel units constitute one unit pixel, and the unit pixels are regularly arranged on the substrate.

단위 화소는 적어도 R, G, B 화소를 포함하며, 단위 화소 중 제1 픽셀부는 R, G, B 화소 중 어느 하나이다.The unit pixel includes at least R, G, and B pixels, and the first pixel portion of the unit pixels is any one of R, G, and B pixels.

서로 인접한 단위 화소들 중에서 각 단위 화소의 제1 픽셀부는 서로 다른 색을 나타낸다.Among the unit pixels adjacent to each other, the first pixel portion of each unit pixel exhibits a different color.

서로 인접한 단위 화소들 중에서 각 단위 화소의 제1 픽셀부들은 데이터 라인과 나란한 방향에 위치하지 않는다.
Among the unit pixels adjacent to each other, the first pixel portions of each unit pixel are not located in a direction parallel to the data line.

본 발명의 일 실시예에 따른 표시장치는 단위 픽셀을 구성하는 제1 내지 제4 픽셀부에서 제2 및 제3 픽셀부의 데이터 라인을 제4 픽셀부로 돌출시켜 제1 픽셀부의 박막트랜지스터와 비어홀을 제2 픽셀부에 형성시킴으로써, 제1 픽셀부의 개구율을 향상시킬 수 있다. 이에 따라, 표시장치의 개구율이 향상되어 표시품질을 향상시킬 수 있는 이점이 있다.
In the display device according to an exemplary embodiment of the present invention, data lines of the second and third pixel portions are protruded from the first to fourth pixel portions constituting a unit pixel to the fourth pixel portion to thereby provide a thin film transistor and a via hole of the first pixel portion. By forming the second pixel portion, the aperture ratio of the first pixel portion can be improved. Accordingly, there is an advantage of improving the display quality by improving the aperture ratio of the display device.

도 1은 본 발명의 일 실시예에 따른 표시장치를 나타낸 블록도.
도 2는 표시장치의 화소를 나타낸 회로도.
도 3은 본 발명의 일 실시예에 따른 표시장치의 단위 화소를 나타낸 평면도.
도 4 및 도 5는 본 발명의 일 실시예에 따른 표시장치의 복수의 단위 화소들을 나타낸 평면도.
도 6은 도 3의 I-I'에 따라 절취한 단면도.
도 7은 종래 표시장치의 단위 픽셀과 본 발명의 표시장치의 단위 픽셀을 나타낸 평면도.1 is a block diagram showing a display device according to an exemplary embodiment of the present invention.
2 is a circuit diagram showing a pixel of a display device.
3 is a plan view illustrating a unit pixel of a display device according to an exemplary embodiment of the present invention.
4 and 5 are plan views illustrating a plurality of unit pixels of a display device according to an exemplary embodiment of the present invention.
6 is a cross-sectional view taken along line II′ of FIG. 3.
7 is a plan view showing a unit pixel of a conventional display device and a unit pixel of the display device of the present invention.

이하, 첨부 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numbers throughout the specification mean substantially the same elements.

도 1은 본 발명의 일 실시예에 따른 표시장치를 나타낸 블록도이고 도 2는 표시장치의 화소를 나타낸 회로도이다.1 is a block diagram illustrating a display device according to an exemplary embodiment of the present invention, and FIG. 2 is a circuit diagram illustrating a pixel of the display device.

도 1을 참조하면, 본 발명의 일 실시예에 따른 표시장치는 표시패널(100), 데이터 구동회로(102), 게이트 구동회로(103), 및 타이밍 콘트롤러(101)를 구비한다. 액정표시패널의 아래에는 액정표시패널에 빛을 균일하게 조사하기 위한 백라이트 유닛이 배치될 수 있다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.Referring to FIG. 1, a display device according to an exemplary embodiment of the present invention includes a display panel 100, a data driving circuit 102, a gate driving circuit 103, and a timing controller 101. A backlight unit for uniformly irradiating light to the liquid crystal display panel may be disposed under the liquid crystal display panel. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit.

표시패널(100)은 액정층을 사이에 두고 대향하는 박막트랜지스터 어레이 기판(또는 제1 기판)과 컬러필터 어레이 기판(또는 제2 기판)을 포함한다. 액정표시패널(100)에는 비디오 데이터를 표시하기 위한 화소 어레이가 형성된다. 화소 어레이는 데이터 라인들과 게이트 라인들의 교차 구조에 의해 매트릭스 형태로 배열되는 픽셀들을 포함하여 비디오 데이터를 표시한다. 픽셀들은 R 픽셀, G 픽셀, 및 B 픽셀일 수 있다. 이웃하는 픽셀들은 동일한 데이터 라인을 공유한다. 픽셀들의 액정셀들은 화소 전극에 인가되는 데이터 전압과 공통 전극에 인가되는 공통 전압의 전계차에 의해 빛의 투과양을 조정함으로써 비디오 데이터의 화상을 표시한다. 공통 전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 컬러필터 어레이 기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소 전극과 함께 박막트랜지스터 어레이 기판 상에 형성된다.The display panel 100 includes a thin film transistor array substrate (or a first substrate) and a color filter array substrate (or a second substrate) facing each other with a liquid crystal layer therebetween. A pixel array for displaying video data is formed on the liquid crystal display panel 100. The pixel array displays video data including pixels arranged in a matrix form by an intersection structure of data lines and gate lines. The pixels may be R pixels, G pixels, and B pixels. Neighboring pixels share the same data line. The liquid crystal cells of the pixels display an image of video data by adjusting the amount of light transmitted by an electric field difference between the data voltage applied to the pixel electrode and the common voltage applied to the common electrode. The common electrode is formed on the color filter array substrate in vertical electric field driving methods such as TN (Twisted Nematic) mode and VA (Vertical Alignment) mode, and horizontally such as IPS (In Plane Switching) mode and FFS (Fringe Field Switching) mode. It is formed on the thin film transistor array substrate together with the pixel electrode in the electric field driving method.

박막트랜지스터 어레이 기판에는 데이터 라인들, 게이트 라인들, 박막트랜지스터들, 박막트랜지스터들에 1:1로 접속된 화소 전극들, 화소 전극들에 1:1로 접속된 도시하지 않은 스토리지 캐패시터(Storage Capacitor, Cst) 등을 포함한다. 표시패널(100)의 컬러필터 어레이 기판 상에는 블랙매트릭스와 컬러필터가 형성된다. 본 실시예에서는 박막트랜지스터 어레이 기판에 공통 전극이 형성된다. 표시패널(100)의 컬러필터 어레이 기판과 TFT 어레이 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. The thin film transistor array substrate includes data lines, gate lines, thin film transistors, pixel electrodes connected 1:1 to the thin film transistors, and a storage capacitor (not shown) connected 1:1 to the pixel electrodes. Cst) and the like. A black matrix and a color filter are formed on the color filter array substrate of the display panel 100. In this embodiment, a common electrode is formed on the thin film transistor array substrate. A polarizing plate is attached to each of the color filter array substrate and the TFT array substrate of the display panel 100 and an alignment layer for setting a pre-tilt angle of the liquid crystal is formed.

본 발명에서 적용 가능한 액정표시패널(100)은 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.The liquid crystal display panel 100 applicable in the present invention may be implemented in any liquid crystal mode as well as TN mode, VA mode, IPS mode, and FFS mode. The liquid crystal display of the present invention may be implemented in any form, such as a transmissive liquid crystal display, a transflective liquid crystal display, and a reflective liquid crystal display. The transmissive liquid crystal display device and the transflective liquid crystal display device require a backlight unit. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit.

데이터 구동회로(102)는 다수의 소스 드라이브 IC들을 포함한다. 소스 드라이브 IC들의 출력 채널들은 화소 어레이의 데이터 라인들에 1:1로 접속된다. 소스 드라이브 IC들 각각은 타이밍 콘트롤러(101)로부터 디지털 비디오 데이터를 입력받는다. 소스 드라이브 IC들은 타이밍 콘트롤러(101)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터를 정극성/부극성 데이터전압으로 변환하여 출력채널들을 통해 화소 어레이의 데이터 라인들에 공급한다. 소스 드라이브 IC들은 타이밍 콘트롤러(101)의 제어 하에 이웃한 데이터 라인들에 서로 상반된 극성의 데이터 전압들을 공급하고, 각각의 데이터 라인들에 공급되는 데이터 전압의 극성을 1 프레임기간 동안 동일하게 유지한 후, 다음 프레임기간에 데이터 전압의 극성을 반전시킨다. 따라서, 소스 드라이브 IC들은 컬럼 인버젼 방식과 실질적으로 동일하게 데이터 전압들의 극성을 1 프레임기간 동안 동일하게 유지하고, 1 프레임기간 주기로 데이터 전압의 극성을 반전시킨다. The data driving circuit 102 includes a plurality of source drive ICs. The output channels of the source drive ICs are connected 1:1 to the data lines of the pixel array. Each of the source drive ICs receives digital video data from the timing controller 101. The source drive ICs convert digital video data into positive/negative data voltages in response to a source timing control signal from the timing controller 101 and supply them to the data lines of the pixel array through output channels. The source drive ICs supply data voltages of opposite polarities to neighboring data lines under the control of the timing controller 101, and maintain the same polarity of the data voltages supplied to each of the data lines for one frame period. , Inverts the polarity of the data voltage in the next frame period. Accordingly, the source drive ICs maintain the same polarity of the data voltages for one frame period, substantially the same as the column inversion method, and invert the polarity of the data voltages in one frame period period.

게이트 구동회로(103)는 타이밍 콘트롤러(101)로부터의 게이트 타이밍 제어신호에 응답하여 화소 어레이의 게이트 라인들에 게이트펄스를 순차적으로 공급한다. 타이밍 콘트롤러(101)는 외부의 시스템 보드(104)로부터 입력되는 디지털 비디오 데이터를 데이터 구동회로(102)의 소스 드라이브 IC들에 공급한다. 그리고 타이밍 콘트롤러(101)는 데이터 구동회로(102)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와 게이트 구동회로(103)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다.The gate driving circuit 103 sequentially supplies gate pulses to the gate lines of the pixel array in response to the gate timing control signal from the timing controller 101. The timing controller 101 supplies digital video data input from the external system board 104 to the source drive ICs of the data driving circuit 102. Further, the timing controller 101 generates a source timing control signal for controlling the operation timing of the data driving circuit 102 and a gate timing control signal for controlling the operation timing of the gate driving circuit 103.

도 2를 참조하면, 본 발명의 표시장치는, 디지털 비디오 데이터를 감마기준 전압을 기준으로 아날로그 데이터 전압으로 변환하여 데이터 라인(DL)에 공급함과 동시에 스캔펄스를 게이트 라인(GL)에 공급하여, 데이터 전압을 액정셀(Clc)에 충전시킨다. 이를 위해, 박막트랜지스터의 게이트 전극은 게이트 라인(GL)에 접속되고, 소스 전극은 데이터 라인(DL)에 접속되며, 그리고 박막트랜지스터의 드레인 전극은 액정셀(Clc)의 화소 전극과 스토리지 캐패시터(Cst1)의 일측 전극에 접속된다. 액정셀(Clc)의 공통 전극에는 공통전압(Vcom)이 공급된다. 스토리지 캐패시터(Cst1)는 박막트랜지스터가 턴-온될 때 데이터 라인(DL)으로부터 인가되는 데이터 전압을 충전하여 액정셀(Clc)의 전압을 일정하게 유지하는 역할을 한다. 스캔펄스가 게이트라인(GL)에 인가되면 TFT는 턴-온(Turn-on)되어 소스 전극과 드레인 전극 사이의 채널을 형성하여 데이터 라인(DL) 상의 전압을 액정셀(Clc)의 화소 전극에 공급한다. 이때 액정셀(Clc)의 액정분자들은 화소 전극과 공통 전극 사이의 전계에 의하여 배열이 바뀌면서 입사광을 가변하게 된다. 이와 같은 원래로 본 발명의 표시장치가 작동된다.Referring to FIG. 2, the display device of the present invention converts digital video data to an analog data voltage based on a gamma reference voltage and supplies it to the data line DL and simultaneously supplies a scan pulse to the gate line GL. The data voltage is charged in the liquid crystal cell Clc. To this end, the gate electrode of the thin film transistor is connected to the gate line GL, the source electrode is connected to the data line DL, and the drain electrode of the thin film transistor is the pixel electrode of the liquid crystal cell Clc and the storage capacitor Cst1. ) Is connected to one side of the electrode. The common voltage Vcom is supplied to the common electrode of the liquid crystal cell Clc. The storage capacitor Cst1 charges the data voltage applied from the data line DL when the thin film transistor is turned on, thereby maintaining a constant voltage of the liquid crystal cell Clc. When the scan pulse is applied to the gate line GL, the TFT is turned on to form a channel between the source electrode and the drain electrode, so that the voltage on the data line DL is applied to the pixel electrode of the liquid crystal cell Clc. Supply. At this time, the liquid crystal molecules of the liquid crystal cell Clc change the arrangement of the liquid crystal molecules by the electric field between the pixel electrode and the common electrode, thereby changing the incident light. As such, the display device of the present invention is operated.

위에서 본 발명의 일 실시예에 따른 표시장치의 개략적인 구성을 설명하였다. 하기에서는 표시장치의 표시패널의 화소 어레이 구조에 대해 자세히 살펴보기로 한다. 또한, 도 1과 2와는 다른 도면부호를 붙여 설명하기로 한다.The schematic configuration of a display device according to an embodiment of the present invention has been described above. Hereinafter, the structure of the pixel array of the display panel of the display device will be described in detail. In addition, it will be described with reference numerals different from those of FIGS. 1 and 2.

도 3은 본 발명의 일 실시예에 따른 표시장치의 단위 화소를 나타낸 평면도이고, 도 4 및 도 5는 본 발명의 일 실시예에 따른 표시장치의 복수의 단위 화소들을 나타낸 평면도이다.3 is a plan view illustrating a unit pixel of a display device according to an exemplary embodiment of the present invention, and FIGS. 4 and 5 are plan views illustrating a plurality of unit pixels of a display device according to an exemplary embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 따른 표시장치(100)는 복수의 픽셀부(P1, P2, P3, P4)들이 배열되어 하나의 단위 픽셀을 구성한다. 복수의 픽셀부들은 각각 제1 픽셀부(P1), 제2 픽셀부(P2), 제3 픽셀부(P3) 및 제4 픽셀부(P4)로 이루어진다. 각각의 제1 픽셀부(P1), 제2 픽셀부(P2), 제3 픽셀부(P3) 및 제4 픽셀부(P4)는 수평 방향으로 연장된 게이트 라인(GL)과 게이트 라인(GL)에 교차하는 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제3 데이터 라인(DL3) 및 제4 데이터 라인(DL4)에 의해 구획된다. 본 발명의 실시예에서는 제1 내지 제4 픽셀부(P1, P2, P3, P4)들이 하나의 단위 픽셀로 구성되는 것을 개시하지만, 이에 한정되지 않으며 단위 픽셀은 3개 또는 5개 이상의 픽셀부들로 구성될 수도 있다.Referring to FIG. 3, in the display device 100 according to an exemplary embodiment of the present invention, a plurality of pixel units P1, P2, P3, and P4 are arranged to form one unit pixel. Each of the plurality of pixel portions includes a first pixel portion P1, a second pixel portion P2, a third pixel portion P3, and a fourth pixel portion P4. Each of the first pixel portion P1, the second pixel portion P2, the third pixel portion P3, and the fourth pixel portion P4 is a gate line GL and a gate line GL extending in the horizontal direction. It is partitioned by a first data line DL1, a second data line DL2, a third data line DL3, and a fourth data line DL4 intersecting with each other. In the embodiment of the present invention, the first to fourth pixel portions P1, P2, P3, and P4 are disclosed as being composed of one unit pixel, but the present invention is not limited thereto, and the unit pixel includes three or five or more pixel units. It can also be configured.

본 발명의 제1 픽셀부(P1)는 게이트 라인(GL)과 제1 데이터 라인(DL1)의 교차에 의해 구획된다. 제1 픽셀부(P1)는 게이트 라인(GL)과 제1 데이터 라인(DL1)의 교차부에 제1 박막트랜지스터(TR1)를 구비하고, 제1 박막트랜지스터(TR1)와 연결된 제1 화소 전극(PXL1)을 구비한다. 제1 픽셀부(P1)의 제1 박막트랜지스터(TR1)는 제1 액티브층(ACT1), 게이트 전극으로 작용하는 게이트 라인(GL), 소스 전극으로 작용하는 제1 데이터 라인(DL1) 및 제1 드레인 전극(DRE1)을 포함한다. 제1 액티브층(ACT1)은 제1 데이터 라인(DL1)과 중첩되어 'U'자 형으로 이루어짐에 따라, 제1 액티브층(ACT1)은 게이트 라인(GL)과 2번 교차한다. 소스 전극으로 작용하는 제1 데이터 라인(DL1)은 직선으로 연장되어 제1 소스 콘택홀(SCNT1)에 의해 제1 액티브층(ACT1)의 일단에 컨택한다. 제1 데이터 라인(DL1)이 소스 전극으로 작용하기 때문에 제1 소스 콘택홀(SCNT1)은 제1 데이터 라인(DL1)과 중첩된다. 제1 드레인 전극(DRE1)은 제1 드레인 콘택홀(DCNT1)에 의해 제1 액티브층(ACT1)의 타단에 컨택한다. 제1 드레인 콘택홀(DCNT1)은 게이트 라인(GL)과 중첩되지 않고 이격된다. 제1 화소 전극(PXL1)은 핑거(finger) 형상으로 분기되어 제1 데이터 라인(DL1)과 나란하게 배열된다. 제1 화소 전극(PXL1)은 제1 비어홀(VIA1)을 통해 제1 박막트랜지스터(TR1)의 제1 드레인 전극(DRE1)에 연결된다. 제1 비어홀(VIA1)은 제1 드레인 콘택홀(DCNT1)과 인접한 게이트 라인(GL)과 중첩된다. 도시하지 않았지만, 제1 화소 전극(PXL1)은 공통 전극과 대향하여 전계를 형성한다. 공통 전극은 후술하는 단면 구조에서 설명하기로 한다.The first pixel portion P1 of the present invention is partitioned by the intersection of the gate line GL and the first data line DL1. The first pixel unit P1 includes a first thin film transistor TR1 at an intersection of the gate line GL and the first data line DL1, and a first pixel electrode connected to the first thin film transistor TR1 ( PXL1). The first thin film transistor TR1 of the first pixel portion P1 includes a first active layer ACT1, a gate line GL serving as a gate electrode, a first data line DL1 serving as a source electrode, and a first And a drain electrode DRE1. As the first active layer ACT1 overlaps the first data line DL1 and has a'U' shape, the first active layer ACT1 crosses the gate line GL twice. The first data line DL1 serving as a source electrode extends in a straight line and contacts one end of the first active layer ACT1 through the first source contact hole SCNT1. Since the first data line DL1 acts as a source electrode, the first source contact hole SCNT1 overlaps the first data line DL1. The first drain electrode DRE1 contacts the other end of the first active layer ACT1 through the first drain contact hole DCNT1. The first drain contact hole DCNT1 is spaced apart from the gate line GL without overlapping. The first pixel electrode PXL1 is branched in a finger shape and is arranged in parallel with the first data line DL1. The first pixel electrode PXL1 is connected to the first drain electrode DRE1 of the first thin film transistor TR1 through the first via hole VIA1. The first via hole VIA1 overlaps the gate line GL adjacent to the first drain contact hole DCNT1. Although not shown, the first pixel electrode PXL1 forms an electric field facing the common electrode. The common electrode will be described in the cross-sectional structure described later.

본 도면에서 박막트랜지스터는 채널을 이루는 영역이 'U'형태를 이루는 것을 예로 도시하였지만, 이에 한정되지 않으며, 'I'형태로도 이루어질 수 있다. 또한, 박막트랜지스터는 게이트 전극이 게이트 라인 그 자체로써 이루어지는 것을 예로 도시하였지만, 이에 한정되지 않으며, 게이트 라인으로부터 돌출되어 이루어질 수도 있다.In this drawing, a region forming a channel of the thin film transistor is illustrated as an example in which a “U” shape is formed, but the present invention is not limited thereto, and may be formed in an “I” shape. In addition, the thin film transistor is illustrated as an example in which the gate electrode is formed by the gate line itself, but is not limited thereto, and may be formed to protrude from the gate line.

한편, 본 발명의 제2 픽셀부(P2)는 게이트 라인(GL)과 제2 데이터 라인(DL2)의 교차에 의해 구획된다. 제2 픽셀부(P2)는 게이트 라인(GL)과 제2 데이터 라인(DL2)의 교차부에 제2 박막트랜지스터(TR2)를 구비하고, 제2 박막트랜지스터(TR2)와 연결된 제2 화소 전극(PXL2)을 구비한다. 제2 픽셀부(P2)의 제2 박막트랜지스터(TR2)는 제2 액티브층(ACT2), 게이트 전극으로 작용하는 게이트 라인(GL), 소스 전극으로 작용하는 제2 데이터 라인(DL2) 및 제2 드레인 전극(DRE2)을 포함한다. 제2 액티브층(ACT2)은 제2 데이터 라인(DL2)과 중첩되어 'U'자 형으로 이루어짐에 따라, 제2 액티브층(ACT2)은 게이트 라인(GL)과 2번 교차한다. 소스 전극으로 작용하는 제2 데이터 라인(DL2)은 제2 소스 콘택홀(SCNT2)에 의해 제2 액티브층(ACT2)의 일단에 컨택한다. 제2 데이터 라인(DL2)이 소스 전극으로 작용하기 때문에 제2 소스 콘택홀(SCNT2)은 제2 데이터 라인(DL2)과 중첩된다. 제2 드레인 전극(DRE2)은 제2 드레인 콘택홀(DCNT2)에 의해 제2 액티브층(ACT2)의 타단에 컨택한다. 제2 드레인 콘택홀(DCNT2)은 게이트 라인(GL)과 중첩되지 않고 이격된다. 제2 화소 전극(PXL2)은 핑거 형상으로 분기되어 제2 데이터 라인(DL2)과 나란하게 배열된다. 제2 화소 전극(PXL2)은 제2 비어홀(VIA2)을 통해 제2 박막트랜지스터(TR2)의 제2 드레인 전극(DRE2)에 연결된다. 제2 비어홀(VIA2)은 제2 드레인 콘택홀(DCNT2)과 인접한 게이트 라인(GL)과 중첩된다. 제2 화소 전극(PXL2)은 공통 전극과 대향하여 전계를 형성한다. Meanwhile, the second pixel portion P2 of the present invention is partitioned by the intersection of the gate line GL and the second data line DL2. The second pixel unit P2 includes a second thin film transistor TR2 at an intersection between the gate line GL and the second data line DL2, and a second pixel electrode connected to the second thin film transistor TR2. PXL2). The second thin film transistor TR2 of the second pixel portion P2 includes a second active layer ACT2, a gate line GL serving as a gate electrode, a second data line DL2 serving as a source electrode, and a second thin film transistor TR2. And a drain electrode DRE2. As the second active layer ACT2 overlaps the second data line DL2 and has a'U' shape, the second active layer ACT2 crosses the gate line GL twice. The second data line DL2 serving as a source electrode contacts one end of the second active layer ACT2 through the second source contact hole SCNT2. Since the second data line DL2 acts as a source electrode, the second source contact hole SCNT2 overlaps the second data line DL2. The second drain electrode DRE2 contacts the other end of the second active layer ACT2 through the second drain contact hole DCNT2. The second drain contact hole DCNT2 is spaced apart from the gate line GL without overlapping. The second pixel electrode PXL2 is branched in a finger shape and is arranged in parallel with the second data line DL2. The second pixel electrode PXL2 is connected to the second drain electrode DRE2 of the second thin film transistor TR2 through the second via hole VIA2. The second via hole VIA2 overlaps the gate line GL adjacent to the second drain contact hole DCNT2. The second pixel electrode PXL2 forms an electric field facing the common electrode.

본 발명의 제3 픽셀부(P3)는 게이트 라인(GL)과 제3 데이터 라인(DL3)의 교차에 의해 구획된다. 제3 픽셀부(P3)는 게이트 라인(GL)과 제3 데이터 라인(DL3)의 교차부에 제3 박막트랜지스터(TR3)를 구비하고, 제3 박막트랜지스터(TR3)와 연결된 제3 화소 전극(PXL3)을 구비한다. 제3 픽셀부(P3)의 제3 박막트랜지스터(TR3)는 제3 액티브층(ACT3), 게이트 전극으로 작용하는 게이트 라인(GL), 소스 전극으로 작용하는 제3 데이터 라인(DL3) 및 제3 드레인 전극(DRE3)을 포함한다. 제3 액티브층(ACT3)은 제3 데이터 라인(DL3)과 중첩되어 'U'자 형으로 이루어짐에 따라, 제3 액티브층(ACT3)은 게이트 라인(GL)과 2번 교차한다. 소스 전극으로 작용하는 제3 데이터 라인(DL3)은 제3 소스 콘택홀(SCNT3)에 의해 제3 액티브층(ACT3)의 일단에 컨택한다. 제3 데이터 라인(DL3)이 소스 전극으로 작용하기 때문에 제3 소스 콘택홀(SCNT3)은 제3 데이터 라인(DL3)과 중첩된다. 제3 드레인 전극(DRE3)은 제3 드레인 콘택홀(DCNT3)에 의해 제3 액티브층(ACT3)의 타단에 컨택한다. 제3 드레인 콘택홀(DCNT3)은 게이트 라인(GL)과 중첩되지 않고 이격된다. 제3 화소 전극(PXL3)은 핑거 형상으로 분기되어 제3 데이터 라인(DL3)과 나란하게 배열된다. 제3 화소 전극(PXL3)은 제3 비어홀(VIA3)을 통해 제3 박막트랜지스터(TR3)의 제3 드레인 전극(DRE3)에 연결된다. 제3 비어홀(VIA3)은 제3 드레인 콘택홀(DCNT3)과 인접한 게이트 라인(GL)과 중첩된다. 제3 화소 전극(PXL3)은 공통 전극과 대향하여 전계를 형성한다. The third pixel portion P3 of the present invention is partitioned by the intersection of the gate line GL and the third data line DL3. The third pixel portion P3 includes a third thin film transistor TR3 at an intersection of the gate line GL and the third data line DL3, and a third pixel electrode connected to the third thin film transistor TR3 ( PXL3). The third thin film transistor TR3 of the third pixel portion P3 includes a third active layer ACT3, a gate line GL serving as a gate electrode, a third data line DL3 serving as a source electrode, and a third thin film transistor TR3. And a drain electrode DRE3. As the third active layer ACT3 overlaps the third data line DL3 and has a'U' shape, the third active layer ACT3 crosses the gate line GL twice. The third data line DL3 serving as a source electrode contacts one end of the third active layer ACT3 through the third source contact hole SCNT3. Since the third data line DL3 acts as a source electrode, the third source contact hole SCNT3 overlaps the third data line DL3. The third drain electrode DRE3 contacts the other end of the third active layer ACT3 through the third drain contact hole DCNT3. The third drain contact hole DCNT3 is spaced apart from the gate line GL without overlapping. The third pixel electrode PXL3 is branched in a finger shape and is arranged in parallel with the third data line DL3. The third pixel electrode PXL3 is connected to the third drain electrode DRE3 of the third thin film transistor TR3 through the third via hole VIA3. The third via hole VIA3 overlaps the gate line GL adjacent to the third drain contact hole DCNT3. The third pixel electrode PXL3 forms an electric field facing the common electrode.

본 발명의 제4 픽셀부(P4)는 게이트 라인(GL)과 제4 데이터 라인(DL4)의 교차에 의해 구획된다. 제4 픽셀부(P4)는 게이트 라인(GL)과 제4 데이터 라인(DL4)의 교차부에 제4 박막트랜지스터(TR4)를 구비하고, 제4 박막트랜지스터(TR4)와 연결된 제4 화소 전극(PXL4)을 구비한다. 제4 픽셀부(P4)의 제4 박막트랜지스터(TR4)는 제4 액티브층(ACT4), 게이트 전극으로 작용하는 게이트 라인(GL), 소스 전극으로 작용하는 제4 데이터 라인(DL4) 및 제4 드레인 전극(DRE4)을 포함한다. 제4 액티브층(ACT4)은 제4 데이터 라인(DL4)과 중첩되어 'U'자 형으로 이루어짐에 따라, 제4 액티브층(ACT4)은 게이트 라인(GL)과 2번 교차한다. 소스 전극으로 작용하는 제4 데이터 라인(DL4)은 제4 소스 콘택홀(SCNT4)에 의해 제4 액티브층(ACT4)의 일단에 컨택한다. 제4 데이터 라인(DL4)이 소스 전극으로 작용하기 때문에 제4 소스 콘택홀(SCNT4)은 제4 데이터 라인(DL4)과 중첩된다. 제4 드레인 전극(DRE4)은 제4 드레인 콘택홀(DCNT4)에 의해 제4 액티브층(ACT4)의 타단에 컨택한다. 제4 드레인 콘택홀(DCNT4)은 게이트 라인(GL)과 중첩되지 않고 이격된다. 제4 화소 전극(PXL4)은 핑거 형상으로 분기되어 제3 데이터 라인(DL4)과 나란하게 배열된다. 제4 화소 전극(PXL4)은 제4 비어홀(VIA4)을 통해 제4 박막트랜지스터(TR4)의 제4 드레인 전극(DRE4)에 연결된다. 제4 비어홀(VIA4)은 제4 드레인 콘택홀(DCNT4)과 인접한 게이트 라인(GL)과 중첩된다. 제4 화소 전극(PXL4)은 공통 전극과 대향하여 전계를 형성한다. The fourth pixel portion P4 of the present invention is partitioned by the intersection of the gate line GL and the fourth data line DL4. The fourth pixel unit P4 includes a fourth thin film transistor TR4 at an intersection of the gate line GL and the fourth data line DL4, and a fourth pixel electrode connected to the fourth thin film transistor TR4. PXL4). The fourth thin film transistor TR4 of the fourth pixel portion P4 includes a fourth active layer ACT4, a gate line GL serving as a gate electrode, a fourth data line DL4 serving as a source electrode, and a fourth thin film transistor TR4. And a drain electrode DRE4. As the fourth active layer ACT4 overlaps the fourth data line DL4 and has a'U' shape, the fourth active layer ACT4 crosses the gate line GL twice. The fourth data line DL4 serving as a source electrode contacts one end of the fourth active layer ACT4 through the fourth source contact hole SCNT4. Since the fourth data line DL4 acts as a source electrode, the fourth source contact hole SCNT4 overlaps the fourth data line DL4. The fourth drain electrode DRE4 contacts the other end of the fourth active layer ACT4 through the fourth drain contact hole DCNT4. The fourth drain contact hole DCNT4 is spaced apart from the gate line GL without overlapping. The fourth pixel electrode PXL4 is branched in a finger shape and is arranged in parallel with the third data line DL4. The fourth pixel electrode PXL4 is connected to the fourth drain electrode DRE4 of the fourth thin film transistor TR4 through the fourth via hole VIA4. The fourth via hole VIA4 overlaps the gate line GL adjacent to the fourth drain contact hole DCNT4. The fourth pixel electrode PXL4 forms an electric field facing the common electrode.

전술한 본 발명의 표시장치(100)는 제1 내지 제4 픽셀부(P1, P2, P3, P4)들의 구조를 달리하여 개구율을 향상시키는 것을 구현한다.In the above-described display device 100 of the present invention, the aperture ratio is improved by changing the structures of the first to fourth pixel portions P1, P2, P3, and P4.

보다 자세하게, 제1 픽셀부(P1)와 제2 픽셀부(P2) 사이에 제1 데이터 라인(DL1)이 위치한다. 제1 픽셀부(P1)의 제1 박막트랜지스터(TR1)는 제1 데이터 라인(DL1)에서 제2 픽셀부(P2)로 굴곡된 제1 액티브층(ACT1)을 구비한다. 따라서, 제1 박막트랜지스터(TR1)의 제1 드레인 전극(DRE1)이 제2 픽셀부(P2)에 위치한다. 즉, 제1 드레인 전극(DRE1)이 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 위치한다. 그리고, 제1 드레인 전극(DRE1)이 제2 픽셀부(P2)에 위치함에 따라, 제1 박막트랜지스터(TR1)와 제1 화소 전극(PXL1)이 컨택하는 제1 비어홀(VIA1)도 제2 픽셀부(P2)에 위치한다. 즉, 제1 비어홀(VIA1)은 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 위치한다. 또한, 제1 화소 전극(PXL1)은 제1 비어홀(VIA1)이 제2 픽셀부(P2)에 위치함에 따라, 제2 픽셀부(P2)에 위치한 제1 비어홀(VIA1)로부터 제1 픽셀부(P1)까지 연장된다. 따라서, 제1 픽셀부(P1)에 제1 박막트랜지스터(TR1) 및 제1 비어홀(VIA1)을 구비하지 않음으로써, 제1 픽셀부(P1)의 개구율을 향상시킬 수 있다.In more detail, the first data line DL1 is positioned between the first pixel portion P1 and the second pixel portion P2. The first thin film transistor TR1 of the first pixel portion P1 includes a first active layer ACT1 curved from the first data line DL1 to the second pixel portion P2. Accordingly, the first drain electrode DRE1 of the first thin film transistor TR1 is positioned in the second pixel portion P2. That is, the first drain electrode DRE1 is positioned between the first data line DL1 and the second data line DL2. In addition, as the first drain electrode DRE1 is positioned in the second pixel portion P2, the first via hole VIA1 contacting the first thin film transistor TR1 and the first pixel electrode PXL1 is also a second pixel. It is located in the negative (P2). That is, the first via hole VIA1 is located between the first data line DL1 and the second data line DL2. In addition, as the first via hole VIA1 is positioned in the second pixel portion P2, the first pixel electrode PXL1 is formed from the first via hole VIA1 in the second pixel portion P2. It extends to P1). Accordingly, by not including the first thin film transistor TR1 and the first via hole VIA1 in the first pixel portion P1, the aperture ratio of the first pixel portion P1 can be improved.

한편, 제1 픽셀부(P1)의 제1 박막트랜지스터(TR1)와 제1 비어홀(VIA1)이 제2 픽셀부(P2)의 영역을 차지함에 따라, 제2 픽셀부(P2)의 제2 데이터 라인(DL2)은 제3 픽셀부(P3)로 돌출되도록 굴곡된다. 보다 자세하게, 제2 픽셀부(P2)의 제2 박막트랜지스터(TR2)는 제2 데이터 라인(DL2)에서 제2 픽셀부(P2)로 굴곡된 제2 액티브층(ACT2)을 구비한다. 따라서, 제2 박막트랜지스터(TR2)의 제2 드레인 전극(DRE2)이 제2 픽셀부(P2)에 위치한다. 즉, 제2 드레인 전극(DRE2)이 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 위치한다. 그리고, 제2 드레인 전극(DRE2)이 제2 픽셀부(P2)에 위치함에 따라, 제2 박막트랜지스터(TR2)와 제2 화소 전극(PXL2)이 컨택하는 제2 비어홀(VIA2)도 제2 픽셀부(P2)에 위치한다. 즉, 제2 비어홀(VIA2)은 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 위치한다. 따라서, 제2 픽셀부(P2)에 제2 박막트랜지스터(TR2) 및 제2 비어홀(VIA2)이 구비됨과 동시에 제1 픽셀부(P1)의 제1 박막트랜지스터(TR1) 및 제1 비어홀(VIA1)이 구비된다. 그러므로, 제2 픽셀부(P2)의 제2 데이터 라인(DL2)은 제3 픽셀부(P3)로 돌출되도록 굴곡되어 여유 공간을 확보함으로써, 제2 픽셀부(P2)의 제2 박막트랜지스터(TR2)와 제2 비어홀(VIA2), 제1 픽셀부(P1)의 제1 박막트랜지스터(TR1)와 제1 비어홀(VIA1)이 모두 제2 픽셀부(P2)에 위치할 수 있게 된다. Meanwhile, as the first thin film transistor TR1 and the first via hole VIA1 of the first pixel portion P1 occupy an area of the second pixel portion P2, the second data of the second pixel portion P2 is The line DL2 is bent so as to protrude to the third pixel portion P3. In more detail, the second thin film transistor TR2 of the second pixel portion P2 includes a second active layer ACT2 curved from the second data line DL2 to the second pixel portion P2. Accordingly, the second drain electrode DRE2 of the second thin film transistor TR2 is positioned in the second pixel portion P2. That is, the second drain electrode DRE2 is positioned between the first data line DL1 and the second data line DL2. In addition, as the second drain electrode DRE2 is positioned in the second pixel portion P2, the second via hole VIA2 contacting the second thin film transistor TR2 and the second pixel electrode PXL2 is also a second pixel. It is located in the negative (P2). That is, the second via hole VIA2 is located between the first data line DL1 and the second data line DL2. Accordingly, the second thin film transistor TR2 and the second via hole VIA2 are provided in the second pixel portion P2, and the first thin film transistor TR1 and the first via hole VIA1 of the first pixel portion P1 are provided. It is equipped with. Therefore, the second data line DL2 of the second pixel portion P2 is bent so as to protrude to the third pixel portion P3 to secure a free space, and thus the second thin film transistor TR2 of the second pixel portion P2 ), the second via hole VIA2, the first thin film transistor TR1 and the first via hole VIA1 of the first pixel portion P1 may all be located in the second pixel portion P2.

한편, 제2 픽셀부(P2)의 제2 데이터 라인(DL2)이 제3 픽셀부(P3)로 돌출되도록 굴곡됨에 따라, 제3 픽셀부(P3)의 제3 데이터 라인(DL3)이 제4 픽셀부(P4)로 돌출된다. 보다 자세하게, 제3 픽셀부(P3)의 제3 박막트랜지스터(TR3)는 제3 데이터 라인(DL3)에서 제3 픽셀부(P3)로 굴곡된 제3 액티브층(ACT3)을 구비한다. 따라서, 제3 박막트랜지스터(TR3)의 제3 드레인 전극(DRE3)이 제3 픽셀부(P3)에 위치한다. 즉, 제3 드레인 전극(DRE3)이 제2 데이터 라인(DL2)과 제3 데이터 라인(DL3) 사이에 위치한다. 그리고, 제3 드레인 전극(DRE3)이 제3 픽셀부(P3)에 위치함에 따라, 제3 박막트랜지스터(TR3)와 제3 화소 전극(PXL3)이 컨택하는 제3 비어홀(VIA3)도 제3 픽셀부(P3)에 위치한다. 즉, 제3 비어홀(VIA3)은 제2 데이터 라인(DL2)과 제3 데이터 라인(DL3) 사이에 위치한다. 따라서, 제3 픽셀부(P3)에 제3 박막트랜지스터(TR3) 및 제3 비어홀(VIA3)이 구비된다. 제3 픽셀부(P3)의 제3 데이터 라인(DL3)은 제4 픽셀부(P4)로 돌출되도록 굴곡되어 여유 공간을 확보함으로써, 제3 픽셀부(P3)의 제3 박막트랜지스터(TR3)와 제2 비어홀(VIA3)이 제3 픽셀부(P3)에 위치할 수 있게 된다. Meanwhile, as the second data line DL2 of the second pixel part P2 is bent to protrude to the third pixel part P3, the third data line DL3 of the third pixel part P3 is It protrudes to the pixel portion P4. In more detail, the third thin film transistor TR3 of the third pixel portion P3 includes a third active layer ACT3 curved from the third data line DL3 to the third pixel portion P3. Accordingly, the third drain electrode DRE3 of the third thin film transistor TR3 is positioned in the third pixel portion P3. That is, the third drain electrode DRE3 is positioned between the second data line DL2 and the third data line DL3. In addition, as the third drain electrode DRE3 is positioned in the third pixel portion P3, the third via hole VIA3 contacting the third thin film transistor TR3 and the third pixel electrode PXL3 is also a third pixel. It is located in the negative (P3). That is, the third via hole VIA3 is positioned between the second data line DL2 and the third data line DL3. Accordingly, the third thin film transistor TR3 and the third via hole VIA3 are provided in the third pixel portion P3. The third data line DL3 of the third pixel part P3 is bent so as to protrude to the fourth pixel part P4 to secure a free space, so that the third data line DL3 and the third thin film transistor TR3 of the third pixel part P3 The second via hole VIA3 may be located in the third pixel portion P3.

한편, 제3 픽셀부(P3)의 제3 데이터 라인(DL3)이 제4 픽셀부(P4)로 돌출되도록 굴곡되어도, 제4 픽셀부(P4)의 제4 데이터 라인(DL4)은 굴곡되지 않고 직선으로 연장된다. 보다 자세하게, 제4 픽셀부(P4)의 제4 박막트랜지스터(TR4)는 제4 데이터 라인(DL4)에서 제4 픽셀부(P4)로 굴곡된 제4 액티브층(ACT4)을 구비한다. 따라서, 제4 박막트랜지스터(TR4)의 제4 드레인 전극(DRE4)이 제4 픽셀부(P4)에 위치한다. 즉, 제4 드레인 전극(DRE4)이 제3 데이터 라인(DL3)과 제4 데이터 라인(DL4) 사이에 위치한다. 그리고, 제4 드레인 전극(DRE4)이 제4 픽셀부(P4)에 위치함에 따라, 제4 박막트랜지스터(TR4)와 제4 화소 전극(PXL4)이 컨택하는 제4 비어홀(VIA4)도 제4 픽셀부(P4)에 위치한다. 즉, 제4 비어홀(VIA4)은 제3 데이터 라인(DL3)과 제4 데이터 라인(DL4) 사이에 위치한다. 따라서, 제4 픽셀부(P4)에 제4 박막트랜지스터(TR4) 및 제4 비어홀(VIA4)이 구비된다. 제4 픽셀부(P4)의 제4 데이터 라인(DL4)은 직선으로 연장된다. 본 발명의 제1 내지 제4 픽셀부(P1, P2, P3, P4)는 하나의 단위 픽셀로 구성된다. 즉, 제1 내지 제4 픽셀부(P1, P2, P3, P4) 내에서 공간을 어떻게든 확보하면 된다. 본 발명에서는 제1 픽셀부(P1)에서부터 제4 픽셀부(P4)에 이르기까지 제2 데이터 라인(DL2)과 제3 데이터 라인(DL3)을 제4 픽셀부(P4) 방향으로 굴곡시킴으로써 제1 픽셀부(P1)의 제1 박막트랜지스터(TR1)와 제1 비어홀(VIA1)이 제2 픽셀부(P2)에 위치하게 할 수 있다. 이에 따라, 제1 픽셀부(P1)의 개구율을 향상시킬 수 있는 이점이 있다.Meanwhile, even if the third data line DL3 of the third pixel portion P3 is bent to protrude to the fourth pixel portion P4, the fourth data line DL4 of the fourth pixel portion P4 is not bent. It extends in a straight line. In more detail, the fourth thin film transistor TR4 of the fourth pixel portion P4 includes a fourth active layer ACT4 curved from the fourth data line DL4 to the fourth pixel portion P4. Accordingly, the fourth drain electrode DRE4 of the fourth thin film transistor TR4 is positioned in the fourth pixel portion P4. That is, the fourth drain electrode DRE4 is positioned between the third data line DL3 and the fourth data line DL4. In addition, as the fourth drain electrode DRE4 is positioned in the fourth pixel portion P4, the fourth via hole VIA4 contacting the fourth thin film transistor TR4 and the fourth pixel electrode PXL4 is also a fourth pixel. It is located in the negative (P4). That is, the fourth via hole VIA4 is located between the third data line DL3 and the fourth data line DL4. Accordingly, the fourth thin film transistor TR4 and the fourth via hole VIA4 are provided in the fourth pixel portion P4. The fourth data line DL4 of the fourth pixel portion P4 extends in a straight line. The first to fourth pixel portions P1, P2, P3, and P4 of the present invention are composed of one unit pixel. That is, it is sufficient to somehow secure a space within the first to fourth pixel portions P1, P2, P3, and P4. In the present invention, the second data line DL2 and the third data line DL3 from the first pixel part P1 to the fourth pixel part P4 are bent in the direction of the fourth pixel part P4. The first thin film transistor TR1 and the first via hole VIA1 of the pixel portion P1 may be positioned in the second pixel portion P2. Accordingly, there is an advantage of improving the aperture ratio of the first pixel portion P1.

전술한 본 발명의 일 실시예에 따른 표시장치(100)는 제1 내지 제4 픽셀부가 하나의 단위 픽셀로 구성되어 표시장치(100) 전체에 규치적으로 배열된다. 도 4 및 도 5를 참조하면, 기판 상에 복수의 단위 픽셀(UP)들이 배치된다. 제1 행(R1), 제2 행(R2) 및 제3 행(R3) 각각에는 제1 단위 픽셀(UP1), 제2 단위 픽셀(UP2), 제3 단위 픽셀(UP3)을 포함한다. 본 실시예에서는 3행으로 배열된 3개의 단위 픽셀들을 예로 도시하고 설명하지만 이에 한정되지 않는다. In the display device 100 according to the exemplary embodiment described above, the first to fourth pixel portions are configured as one unit pixel and are arranged in a regular manner throughout the display device 100. 4 and 5, a plurality of unit pixels UP are disposed on a substrate. Each of the first row R1, the second row R2, and the third row R3 includes a first unit pixel UP1, a second unit pixel UP2, and a third unit pixel UP3. In this embodiment, three unit pixels arranged in three rows are illustrated and described as an example, but the present invention is not limited thereto.

제1 행(R1)에 배열된 제1 내지 제3 단위 픽셀(UP1, UP2, UP3)들은 각각 왼쪽부터 제4 픽셀부(④), 제3 픽셀부(③), 제2 픽셀부(②) 및 제1 픽셀부(①) 순서로 구성된 픽셀부들을 포함한다. 제2 행(R2)에 배열된 제4 내지 제6 단위 픽셀(UP4, UP5, UP6)들은 각각 왼쪽부터 제4 픽셀부(④), 제3 픽셀부(③), 제2 픽셀부(②) 및 제1 픽셀부(①) 순서로 구성된 픽셀부들을 포함한다. 또한, 제3 행(R3)에 배열된 제7 내지 제9 단위 픽셀(UP7, UP8, UP9)들도 각각 왼쪽부터 제4 픽셀부(④), 제3 픽셀부(③), 제2 픽셀부(②) 및 제1 픽셀부(①) 순서로 구성된 픽셀부들을 포함한다.The first to third unit pixels UP1, UP2, and UP3 arranged in the first row R1 are from the left to the fourth pixel portion (④), the third pixel portion (③), and the second pixel portion (②). And pixel units configured in the order of the first pixel unit (①). The fourth to sixth unit pixels UP4, UP5, and UP6 arranged in the second row R2 are from the left to the fourth pixel portion (④), the third pixel portion (③), and the second pixel portion (②). And pixel units configured in the order of the first pixel unit (①). In addition, the seventh to ninth unit pixels UP7, UP8, and UP9 arranged in the third row R3 are also respectively from the left to the fourth pixel portion (④), the third pixel portion (③), and the second pixel portion. (②) and the first pixel unit (①).

도 5에 도시된 바와 같이, 본 발명에서는 단위 픽셀(UP)들은 적어도 R, G, B 픽셀을 포함하고, 이들 각각의 단위 픽셀(UP)들의 제1 픽셀부(①)는 R, G, B 픽셀 중 어느 하나의 픽셀일 수 있다. 여기서, 서로 인접한 단위 화소(UP)들 중에서 각 단위 화소(UP)의 제1 픽셀부(①)는 서로 다른 색을 나타낸다. 보다 자세하게, 제1 행(R1)에 배치된 제1 단위 화소(UP1)의 제1 픽셀부(①)는 B 픽셀이고, 제1 단위 화소(UP1)에 인접한 제2 단위 화소(UP2)의 제1 픽셀부(①)는 R 픽셀이다. 또한, 제1 단위 화소(UP1)에 인접한 제2 행(R2)의 제4 단위 화소(UP4)의 제1 픽셀부(①)는 G 픽셀이다. As shown in FIG. 5, in the present invention, the unit pixels UP include at least R, G, and B pixels, and the first pixel portion ① of each of the unit pixels UP is R, G, B. It may be any one of the pixels. Here, among the unit pixels UP adjacent to each other, the first pixel portion ① of each unit pixel UP exhibits different colors. In more detail, the first pixel portion ① of the first unit pixel UP1 disposed in the first row R1 is a B pixel, and the second unit pixel UP2 adjacent to the first unit pixel UP1 is One pixel portion (①) is an R pixel. In addition, the first pixel portion ① of the fourth unit pixel UP4 in the second row R2 adjacent to the first unit pixel UP1 is a G pixel.

또한, 본 발명은 서로 인접한 상기 단위 화소(UP)들 중에서 각 단위 화소(UP)의 제1 픽셀부(①)들이 데이터 라인(DL)과 나란한 방향에 위치하지 않게 한다. 즉, 서로 인접한 상기 단위 화소(UP)들 중에서 각 단위 화소(UP)의 제1 픽셀부(①)들이 데이터 라인(DL)과 나란한 방향에서 서로 어긋나게 배열된다. 보다 자세하게, 제2 행(R2)에 배치된 제5 단위 화소(UP5)의 제4 픽셀부(④)의 위에는 제1 행(R1)에 배치된 제1 단위 화소(UP1)의 제1 픽셀부(①)가 배치되고, 제2 행(R2)에 배치된 제5 단위 화소(UP5)의 제4 픽셀부(④)의 아래에는 제8 행(R8)의 제3 픽셀부(③)가 배치된다. In addition, according to the present invention, among the unit pixels UP adjacent to each other, the first pixel portions ① of each unit pixel UP are not positioned in a direction parallel to the data line DL. That is, among the unit pixels UP adjacent to each other, the first pixel portions ① of each unit pixel UP are arranged to shift from each other in a direction parallel to the data line DL. In more detail, above the fourth pixel portion ④ of the fifth unit pixel UP5 disposed in the second row R2, the first pixel portion of the first unit pixel UP1 disposed in the first row R1 (①) is arranged, and the third pixel portion (③) of the eighth row (R8) is arranged under the fourth pixel portion (④) of the fifth unit pixel (UP5) arranged in the second row (R2). do.

전술한 본 발명의 픽셀들의 배치는 개구율이 향상된 제1 픽셀부(①)가 동일한 색을 나타내면 특정 색의 개구율이 증가되어 색 밸런스(balance)가 흔들리는 것을 방지하기 위함이다. 따라서, 본 발명은 서로 인접한 단위 화소(UP)들 중에서 각 단위 화소(UP)의 제1 픽셀부(①)는 서로 다른 색을 나타내도록 구성하고, 서로 인접한 상기 단위 화소(UP)들 중에서 각 단위 화소(UP)의 제1 픽셀부(①)들이 데이터 라인(DL)과 나란한 방향에 위치하지 않게 구성한다.The above-described arrangement of pixels of the present invention is to prevent the color balance from being shaken by increasing the aperture ratio of a specific color when the first pixel portion (1) having an improved aperture ratio exhibits the same color. Accordingly, in the present invention, the first pixel portion (①) of each unit pixel (UP) among the unit pixels (UP) adjacent to each other is configured to display different colors, and each unit among the unit pixels (UP) adjacent to each other. The first pixel portions ① of the pixel UP are configured not to be positioned in a direction parallel to the data line DL.

이하, 전술한 도 3의 I-I'에 따라 절취한 단면도인 도 6을 참조하여 본 발명의 일 실시예에 따른 표시장치의 단면 구조를 설명하기로 한다.Hereinafter, a cross-sectional structure of a display device according to an exemplary embodiment of the present invention will be described with reference to FIG. 6, which is a cross-sectional view taken along line II′ of FIG. 3.

도 6을 참조하면, 본 발명의 일 실시예에 따른 표시장치(100)는 코플라나(coplanar type) 구조의 박막트랜지스터로 게이트 전극이 액티브층의 상부에 위치하는 구조이다. Referring to FIG. 6, a display device 100 according to an exemplary embodiment of the present invention is a thin film transistor having a coplanar type structure and has a structure in which a gate electrode is positioned above an active layer.

보다 자세하게는, 기판(110) 상에 차광막(LS)이 위치한다. 기판(110)은 투명하거나 불투명한 유리, 플라스틱 또는 금속으로 이루어진다. 차광막(LS)은 외부 광이 내부로 입사되는 것을 차단하기 위한 것으로, 광을 차단할 수 있는 재료로 이루어진다. 차광막(LS)은 낮은 반사율을 가지는 재료로 이루어지며, 예를 들어, 카본 블랙 등의 흑색을 나타내는 재료를 포함하는 수지 또는 비정질 실리콘(a-Si), 게르마늄(Ge), 산화탄탈륨(TaOx), 산화구리(CuOx) 등의 반도체 계열의 재료로 이루어질 수 있다. 차광막(LS)이 위치한 기판(110) 전체에 버퍼층(120)이 위치한다. 버퍼층(120)은 기판(110) 또는 하부의 층들에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하기 위해 형성하는 것으로, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다층으로 이루어진다. In more detail, the light shielding film LS is positioned on the substrate 110. The substrate 110 is made of transparent or opaque glass, plastic, or metal. The light shielding film LS is for blocking external light from entering the interior, and is made of a material capable of blocking light. The light-shielding film LS is made of a material having a low reflectance, for example, a resin including a material exhibiting black such as carbon black, amorphous silicon (a-Si), germanium (Ge), tantalum oxide (TaOx), It may be made of a semiconductor-based material such as copper oxide (CuOx). The buffer layer 120 is positioned over the entire substrate 110 on which the light blocking layer LS is located. The buffer layer 120 is formed to protect the thin film transistor formed in a subsequent process from impurities such as alkali ions flowing out of the substrate 110 or the underlying layers, and is composed of silicon oxide (SiOx), silicon nitride (SiNx), or these It consists of multiple layers of.

상기 버퍼층(120) 상에 제4 액티브층(ACT4)이 위치한다. 제4 액티브층(ACT4)은 산화물 반도체(Oxide semi-conductor)로 이루어진다. 산화물 반도체는 예를 들어 비정질 아연 산화물계 반도체로, 특히 a-IGZO 반도체는 갈륨산화물(Ga2O3), 인듐산화물(In2O3) 및 아연산화물(ZnO)의 복합체 타겟을 이용하여 스퍼터링(sputtering) 방법에 의해 형성된다. 이외에도 화학기상증착이나 원자증착(Atomic Layer Deposition; ALD) 등의 화학적 증착방법을 이용할 수도 있다. 여기서, 본 발명의 실시예의 경우에는 갈륨, 인듐, 아연의 원자비가 각각 1:1:1, 2:2:1, 3:2:1 및 4:2:1인 산화물 타겟을 사용하여 아연 산화물계 반도체를 증착할 수 있다. 그러나, 본 발명의 액티브층은 아연 산화물계 반도체에 한정되지 않는다. A fourth active layer ACT4 is positioned on the buffer layer 120. The fourth active layer ACT4 is made of an oxide semiconductor (Oxide semi-conductor). The oxide semiconductor is, for example, an amorphous zinc oxide-based semiconductor, and in particular, the a-IGZO semiconductor is sputtered using a composite target of gallium oxide (Ga 2 O 3 ), indium oxide (In 2 O 3 ), and zinc oxide (ZnO). formed by the sputtering method. In addition, chemical vapor deposition methods such as chemical vapor deposition or atomic layer deposition (ALD) may be used. Here, in the case of the embodiment of the present invention, zinc oxide-based oxide targets in which the atomic ratios of gallium, indium, and zinc are respectively 1:1:1, 2:2:1, 3:2:1, and 4:2:1 are used. Semiconductors can be deposited. However, the active layer of the present invention is not limited to a zinc oxide semiconductor.

제4 액티브층(ACT4)은 2개의 채널(Channel, CH)을 포함한다. 채널(CH)은 게이트 전극으로 작용하는 게이트 라인(GL)과 중첩되는 영역에 해당한다. 상기 제4 액티브층(ACT4) 상에 게이트 절연막(125)이 위치한다. 게이트 절연막(125)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어진다. 게이트 절연막(125)은 게이트 라인(GL)과 제4 액티브층(ACT4)을 절연시킨다. 게이트 절연막(125) 상에 게이트 라인(GL)이 위치한다. 게이트 라인(GL)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어진다. 게이트 라인(GL)은 상기 제4 액티브층(ACT4)의 채널(CH)에 대응되게 위치한다.The fourth active layer ACT4 includes two channels (Channel and CH). The channel CH corresponds to a region overlapping the gate line GL serving as a gate electrode. A gate insulating layer 125 is positioned on the fourth active layer ACT4. The gate insulating film 125 is formed of a silicon oxide film (SiOx), a silicon nitride film (SiNx), or multiple layers thereof. The gate insulating layer 125 insulates the gate line GL from the fourth active layer ACT4. A gate line GL is positioned on the gate insulating layer 125. The gate line GL is copper (Cu), molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and tantalum (Ta). And a single layer or multiple layers of any one selected from the group consisting of tungsten (W) or an alloy thereof. The gate line GL is positioned to correspond to the channel CH of the fourth active layer ACT4.

상기 게이트 라인(GL)이 형성된 기판(110) 상에 층간 절연막(130)이 위치한다. 층간 절연막(130)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어진다. 또한, 층간 절연막(130)은 제4 액티브층(ACT4)의 양측의 소스 영역 및 드레인 영역을 노출하는 제4 소스 콘택홀(SCNT4)과 제4 드레인 콘택홀(DCNT4)이 구비된다. 층간 절연막(130) 상에 소스 전극으로 작요하는 제4 데이터 라인(DL4)과 제4 드레인 전극(DRE4)이 위치한다. 제4 데이터 라인(DL4) 및 드레인 전극(DRE4)은 단일층 또는 다층으로 이루어질 수 있으며, 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 제4 데이터 라인(DL4) 및 제4 드레인 전극(DRE4)이 다층일 경우에는 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄 또는 티타늄/알루미늄의 2중층이거나 몰리브덴/알루미늄-네오디뮴/몰리브덴, 몰리브덴/알루미늄/몰리브덴 또는 티타늄/알루미늄/티타늄의 3중층으로 이루어질 수 있다. 제4 데이터 라인(DL4)과 제4 드레인 전극(DRE4)은 층간 절연막(130)에 형성된 제4 소스 콘택홀(SCNT4)과 제4 드레인 콘택홀(DCNT4)을 통해 제4 액티브층(ACT4)의 소스 영역 및 드레인 영역에 각각 접속된다.An interlayer insulating layer 130 is positioned on the substrate 110 on which the gate line GL is formed. The interlayer insulating film 130 is made of a silicon oxide film (SiOx), a silicon nitride film (SiNx), or multiple layers thereof. In addition, the interlayer insulating layer 130 includes fourth source contact holes SCNT4 and fourth drain contact holes DCNT4 exposing source and drain regions on both sides of the fourth active layer ACT4. A fourth data line DL4 serving as a source electrode and a fourth drain electrode DRE4 are positioned on the interlayer insulating layer 130. The fourth data line DL4 and the drain electrode DRE4 may be formed of a single layer or multiple layers. In the case of a single layer, molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti) ), nickel (Ni), neodymium (Nd), and copper (Cu). In addition, when the fourth data line DL4 and the fourth drain electrode DRE4 are multi-layered, a double layer of molybdenum/aluminum-neodymium, molybdenum/aluminum, or titanium/aluminum, or molybdenum/aluminum-neodymium/molybdenum, molybdenum/aluminum It may be made of a triple layer of /molybdenum or titanium/aluminum/titanium. The fourth data line DL4 and the fourth drain electrode DRE4 are formed of the fourth active layer ACT4 through the fourth source contact hole SCNT4 and the fourth drain contact hole DCNT4 formed in the interlayer insulating layer 130. It is connected to the source region and the drain region, respectively.

제4 데이터 라인(DL4)과 제4 드레인 전극(DRE4) 상에 제1 패시베이션막(140)이 위치한다. 제1 패시베이션막(140)은 박막트랜지스터를 보호하는 것으로 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다층으로 이루어진다. 제1 패시베이션막(140) 상에 유기절연막(150)이 위치한다. 유기절연막(150)은 하부의 단차를 평탄화하는 것으로, 포토아크릴(photo acryl), 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene resin), 아크릴레이트계 수지(acrylate) 등의 유기물로 이루어질 수 있다. 유기절연막(150) 상에 공통 전극(160)이 위치한다. 공통 전극(160)은 홀들(holes)을 제외한 기판(110) 전면에 일체로 형성되어 공통 전압이 인가되는 것으로, 투명도전막으로 이루어질 수 있다. 투명도전막은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명하면서도 도전성을 가진 재료일 수 있다. 공통 전극(160) 상에 제2 패시베이션막(170)이 위치한다. 제2 패시베이션막(170)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다층으로 이루어진다. 제2 패시베이션막(170) 상에 제4 화소 전극(PXL4)이 위치한다. 제4 화소 전극(PXL4)은 공통 전극(160)과 동일하게 투명도전막으로 이루엊니다. 또한, 제4 화소 전극(PXL4)은 제4 비어홀(VIA4)을 통해 제4 드레인 전극(DCNT4)에 컨택한다. 따라서, 본 발명의 일 실시예에 따른 표시장치가 구성된다.A first passivation layer 140 is positioned on the fourth data line DL4 and the fourth drain electrode DRE4. The first passivation layer 140 protects the thin film transistor and is made of silicon oxide (SiOx), silicon nitride (SiNx), or multiple layers thereof. An organic insulating layer 150 is positioned on the first passivation layer 140. The organic insulating film 150 is to flatten the lower step, and may be made of organic materials such as photo acryl, polyimide, benzocyclobutene resin, and acrylate. have. A common electrode 160 is positioned on the organic insulating layer 150. The common electrode 160 is integrally formed on the entire surface of the substrate 110 excluding holes to apply a common voltage, and may be formed of a transparent conductive film. The transparent conductive film may be a transparent and conductive material such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide). A second passivation layer 170 is positioned on the common electrode 160. The second passivation layer 170 is made of silicon oxide (SiOx), silicon nitride (SiNx), or multiple layers thereof. A fourth pixel electrode PXL4 is positioned on the second passivation layer 170. Like the common electrode 160, the fourth pixel electrode PXL4 is formed of a transparent conductive film. Also, the fourth pixel electrode PXL4 contacts the fourth drain electrode DCNT4 through the fourth via hole VIA4. Accordingly, a display device according to an embodiment of the present invention is configured.

도 7은 종래 표시장치의 단위 픽셀과 본 발명의 표시장치의 단위 픽셀을 나타낸 평면도이다. 도 7을 참조하면, 종래 픽셀들의 구조가 모두 동일한 단위 픽셀을 구비하는 표시장치의 개구율은 약 41.5%에 불과하나, 본 발명의 표시장치의 개구율은 약 53.52%로 종래 대비 29%의 개구율이 향상되었다. 7 is a plan view showing a unit pixel of a conventional display device and a unit pixel of the display device of the present invention. Referring to FIG. 7, the aperture ratio of a display device including unit pixels having the same structure of all pixels in the related art is only about 41.5%, but the aperture ratio of the display device of the present invention is about 53.52%, which is 29% higher than the prior art. Became.

전술한 바와 같이, 본 발명의 일 실시예에 따른 표시장치는 단위 픽셀을 구성하는 제1 내지 제4 픽셀부에서 제2 및 제3 픽셀부의 데이터 라인을 제4 픽셀부로 돌출시켜 제1 픽셀부의 박막트랜지스터와 비어홀을 제2 픽셀부에 형성시킴으로써, 제1 픽셀부의 개구율을 향상시킬 수 있다. 이에 따라, 표시장치의 개구율이 향상되어 표시품질을 향상시킬 수 있는 이점이 있다.
As described above, in the display device according to an embodiment of the present invention, the data lines of the second and third pixel portions are protruded from the first to fourth pixel portions constituting the unit pixel to the fourth pixel portion to form a thin film of the first pixel portion. By forming the transistor and the via hole in the second pixel portion, the aperture ratio of the first pixel portion can be improved. Accordingly, there is an advantage of improving the display quality by improving the aperture ratio of the display device.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 설명하고 있는 x축 방향이나 y축 방향은 서로 반대되는 방향으로 변경하는 것이 가능하고, 공통 전극을 구성하는 터치 구동전극과 터치 센싱전극의 크기 및 수와 형상, 각각의 터치전극과 접속되는 터치 구동라인이나 터치 센싱라인의 위치는 임의로 적절히 변경할 수 있는 사항이며, 본 발명의 실시예에 기재된 것으로 한정되는 것은 아니다. 따라서, 본 발명의 기술적 범위는 발명의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be appreciated by those skilled in the art through the above description that various changes and modifications can be made without departing from the technical idea of the present invention. For example, it is possible to change the x-axis direction or y-axis direction described in the embodiment of the present invention in directions opposite to each other, and the size, number, and shape of the touch driving electrode and the touch sensing electrode constituting the common electrode. , The position of the touch driving line or the touch sensing line connected to each of the touch electrodes can be arbitrarily changed, and is not limited to those described in the embodiments of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the invention, but should be determined by the claims.

100 : 표시장치 110 : 기판
120 : 버퍼층 125 : 게이트 절연막
130 : 층간 절연막 140 : 제1 패시베이션막
150 : 유기절연막 160 : 공통전극
170 : 제2 패시베이션막 LS : 차광막
ACT4 : 제4 액티브층 GL : 게이트 라인
PXL4 : 제4 화소전극 100: display device 110: substrate
120: buffer layer 125: gate insulating film
130: interlayer insulating film 140: first passivation film
150: organic insulating film 160: common electrode
170: second passivation film LS: light-shielding film
ACT4: fourth active layer GL: gate line
PXL4: fourth pixel electrode

Claims (12)

제1 데이터 라인과 게이트 라인의 교차부에 형성된 제1 박막트랜지스터와, 상기 제1 박막트랜지스터에 연결된 제1 화소 전극을 포함하는 제1 픽셀부; 및
제2 데이터 라인과 상기 게이트 라인의 교차부에 형성된 제2 박막트랜지스터와, 상기 제2 박막트랜지스터에 연결된 제2 화소 전극을 포함하는 제2 픽셀부;를 포함하며,
상기 제1 데이터 라인은 상기 제1 픽셀부와 상기 제2 픽셀부 사이에 위치하고,
상기 제1 박막트랜지스터와 제1 화소 전극이 컨택하는 제1 비어홀은 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 위치하며,
상기 제2 박막트랜지스터와 상기 제2 화소 전극이 컨택하는 제2 비어홀은 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 위치하는 것을 특징으로 하는 표시장치.
A first pixel unit including a first thin film transistor formed at an intersection of a first data line and a gate line, and a first pixel electrode connected to the first thin film transistor; And
And a second pixel portion including a second thin film transistor formed at an intersection of the second data line and the gate line, and a second pixel electrode connected to the second thin film transistor, and
The first data line is located between the first pixel part and the second pixel part,
A first via hole contacting the first thin film transistor and the first pixel electrode is located between the first data line and the second data line,
And a second via hole contacting the second thin film transistor and the second pixel electrode is positioned between the first data line and the second data line.
 삭제delete 제1 항에 있어서,
상기 제1 비어홀 및 제2 비어홀은 상기 게이트 라인과 중첩되는 것을 특징으로 하는 표시장치.
The method of claim 1,
The first via hole and the second via hole overlap the gate line.
 제1 항에 있어서,
상기 제1 데이터 라인은 직선이고, 상기 제2 데이터 라인은 상기 제2 박막트랜지스터와 인접한 영역에서 굴곡된 것을 특징으로 하는 표시장치.
The method of claim 1,
The first data line is a straight line, and the second data line is curved in a region adjacent to the second thin film transistor.
 제1 항에 있어서,
상기 제1 박막트랜지스터의 드레인 전극과 상기 제2 박막트랜지스터의 드레인 전극은 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 위치하는 것을 특징으로 하는 표시장치.
The method of claim 1,
And a drain electrode of the first thin film transistor and a drain electrode of the second thin film transistor are positioned between the first data line and the second data line.
 제1 항에 있어서,
상기 제2 데이터 라인과 인접한 제3 화소를 더 포함하며, 상기 제3 화소는 제3 데이터 라인과 상기 게이트 라인의 교차부에 형성된 제3 박막트랜지스터와, 상기 제3 박막트랜지스터에 연결된 제3 화소 전극을 포함하고,
상기 제3 데이터 라인과 인접한 제4 화소를 더 포함하며, 상기 제4 화소는 제4 데이터 라인과 상기 게이트 라인의 교차부에 형성된 제4 박막트랜지스터와, 상기 제4 박막트랜지스터에 연결된 제4 화소 전극을 포함하는 것을 특징으로 하는 표시장치.
The method of claim 1,
And a third pixel adjacent to the second data line, wherein the third pixel includes a third thin film transistor formed at an intersection between the third data line and the gate line, and a third pixel electrode connected to the third thin film transistor Including,
A fourth pixel adjacent to the third data line, wherein the fourth pixel includes a fourth thin film transistor formed at an intersection between the fourth data line and the gate line, and a fourth pixel electrode connected to the fourth thin film transistor Display device comprising a.
 제6 항에 있어서,
상기 제3 박막트랜지스터와 상기 제3 화소 전극이 컨택하는 제3 비어홀은 상기 제2 데이터 라인과 상기 제3 데이터 라인 사이에 위치하고,
상기 제4 박막트랜지스터와 상기 제4 화소 전극이 컨택하는 제4 비어홀은 상기 제3 데이터 라인과 상기 제4 데이터 라인 사이에 위치하는 것을 특징으로 하는 표시장치.
The method of claim 6,
A third via hole contacting the third thin film transistor and the third pixel electrode is located between the second data line and the third data line,
And a fourth via hole contacting the fourth thin film transistor and the fourth pixel electrode is positioned between the third data line and the fourth data line.
 제7 항에 있어서,
상기 제3 데이터 라인은 상기 제3 박막트랜지스터와 인접한 영역에서 굴곡되고, 상기 제4 데이터 라인은 직선인 것을 특징으로 하는 표시장치.
The method of claim 7,
The third data line is bent in a region adjacent to the third thin film transistor, and the fourth data line is a straight line.
 제6 항에 있어서,
상기 제1 내지 제4 픽셀부는 하나의 단위 화소를 구성하며, 상기 단위 화소는 기판 상에 규칙적으로 배열되는 것을 특징으로 하는 표시장치.
The method of claim 6,
The first to fourth pixel units constitute one unit pixel, and the unit pixels are regularly arranged on a substrate.
 제9 항에 있어서,
상기 단위 화소는 적어도 R, G, B 화소를 포함하며, 상기 단위 화소 중 제1 픽셀부는 R, G, B 화소 중 어느 하나인 것을 특징으로 하는 표시장치.
The method of claim 9,
Wherein the unit pixel includes at least R, G, and B pixels, and a first pixel portion of the unit pixels is any one of R, G, and B pixels.
 제10 항에 있어서,
서로 인접한 상기 단위 화소들 중에서 각 단위 화소의 제1 픽셀부는 서로 다른 색을 나타내는 것을 특징으로 하는 표시장치.
The method of claim 10,
And a first pixel portion of each unit pixel among the unit pixels adjacent to each other displays different colors.
 제11 항에 있어서,
서로 인접한 상기 단위 화소들 중에서 각 단위 화소의 제1 픽셀부들은 상기 데이터 라인과 나란한 방향에 위치하지 않는 것을 특징으로 하는 표시장치.The method of claim 11,
And the first pixel portions of each unit pixel among the unit pixels adjacent to each other are not positioned in a direction parallel to the data line.
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