KR102223708B1 - Organic Mendrel Protection Process - Google Patents

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안젤리크 레일리
소피 티보
사토루 나카무라
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도쿄엘렉트론가부시키가이샤
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Abstract

스페이서를 패터닝하기 위한 방법이 제공되며, 본 방법은, 처리 챔버 내의 기판에서 초기 패터닝된 구조물 - 초기 패터닝된 구조물은 유기 맨드렐 및 하위층을 포함함 - 을 제공하는 단계; 패터닝된 구조물을 직류 중첩(direct current superposition; DCS) 플라즈마 처리 공정에 노출시키는 단계 - 상기 DCS 플라즈마 처리 공정은 초기 패터닝된 구조물 상에 제1 물질의 층을 퇴적함 -; 제2 물질을 사용하여 원자층 컨포멀 퇴적 공정을 수행하는 단계 - 상기 제1 물질은 원자층 컨포멀 퇴적 공정의 시작시 유기 맨드렐에 대한 보호를 제공함 -; 포스트(post) 스페이서 에칭 맨드렐 풀링 공정을 수행하는 단계 - 상기 포스트 스페이서 에칭 맨드렐 풀링 공정은 타겟 최종 측벽 각도를 갖는 최종 패터닝된 구조물을 생성함 -; 타겟 최종 측벽 각도 및 다른 집적 목적을 충족시키기 위해, 패터닝된 구조물 노출, 원자층 컨포멀 퇴적 공정, 및 포스트 스페이서 에칭 맨드렐 풀링 공정에서 집적 동작 변수들을 동시에 제어하는 단계를 포함한다.A method is provided for patterning a spacer, the method comprising: providing an initially patterned structure at a substrate in a processing chamber, the initially patterned structure comprising an organic mandrel and a sublayer; Exposing the patterned structure to a direct current superposition (DCS) plasma treatment process, wherein the DCS plasma treatment process deposits a layer of a first material on the initially patterned structure; Performing an atomic layer conformal deposition process using a second material, the first material providing protection against the organic mandrel at the beginning of the atomic layer conformal deposition process; Performing a post spacer etch mandrel pulling process, wherein the post spacer etch mandrel pulling process produces a final patterned structure having a target final sidewall angle; Simultaneously controlling integration operating variables in the patterned structure exposure, atomic layer conformal deposition process, and post spacer etch mandrel pulling process to meet the target final sidewall angle and other integration objectives.

Description

유기 멘드렐 보호 공정Organic Mendrel Protection Process

본 출원은, 37 C.F.R §1.78(a)(4)에 따라, 2016년 6월 8일에 출원되어 동시 계류중인 미국 가출원 제62/347460호와, 2016년 8월 11일에 출원되어 동시 계류중인 미국 가출원 제62/373500호의 우선권을 청구하며, 이 가출원들은 그 내용전체가 본원에서 명백히 원용된다.In accordance with 37 CFR §1.78(a)(4), U.S. Provisional Application No. 62/347460, filed on June 8, 2016 and pending, and U.S. Provisional Application No. 62/347460, filed on August 11, 2016 and are pending. US Provisional Application No. 62/373500 claims priority, which provisional applications are expressly incorporated herein in their entirety.

본 발명은 기판 처리를 위한 시스템 및 방법에 관한 것이며, 보다 구체적으로는 패턴 전사의 충실도를 증대시키고 패터닝된 구조물의 기울어짐 및 가장자리 배치 오차를 감소시키는 방법 및 시스템에 관한 것이다.The present invention relates to a system and method for processing a substrate, and more particularly, to a method and system for increasing the fidelity of pattern transfer and reducing tilting and edge placement errors of patterned structures.

본 발명은 스페이서를 이용하는 다중 패터닝 기법(multi-patterning scheme)에 관한 것이다. 다중 패터닝은 종래의 193 이머젼(immersion) 리소그래피 단독으로는 불가능한 피치들을 타겟화하기 위해 FEOL(front end of the line) 및 BEOL(back end of the line) 둘다에서 사용된다. 요구되는 피치를 타겟화하기 위해 여러 가지 다중 패터닝 기법들이 사용될 수 있다. 다중 패터닝과 관련된 고비용으로 인해, 하드 맨드렐(hard mandrel) 대신에 유기 맨드렐(organic mandrel)을 사용하거나 또는 보다 적은 수의 단계들을 사용함으로써 비용을 줄이기 위한 노력이 행해져 왔다. 또한, 유기 맨드렐은 집적이 용이하기 때문에 다중 패터닝에서 널리 사용된다. 일반적으로, 제1 유기 맨드렐은 제1 컨포멀(conformal) 원자층 퇴적(atomic layer deposition; ALD)으로 이동하기 전에 플라즈마 에칭 공정을 통해 패터닝될 것이다. 대부분의 경우, 집적 기법으로 유기 맨드렐 상에 퇴적되는 제1 스페이서는 플라즈마 지원 퇴적 툴을 통해 산화물을 사용하는 상온 플라즈마 강화 ALD(plasma enhanced ALD; PEALD)이다. 그 이유는 PEALD 산화물이 상온에서 쉽게 퇴적될 수 있고, 따라서 레지스트, 유기 평탄화층(organic planarizing layer; OPL), 고급 패턴막(advanced pattern film; APL), 또는 스핀 온 하드마스크(spin-on hardmask; SOH)와 같은 유기 물질들의 열화를 유발하지 않기 때문이다. 다른 ALD 막들도 유기막 물질과의 호환성을 가능케 하도록 온도 요구조건을 충족시킨다는 가정하에 사용될 수 있다.The present invention relates to a multi-patterning scheme using spacers. Multiple patterning is used in both front end of the line (FEOL) and back end of the line (BEOL) to target pitches that are not possible with conventional 193 immersion lithography alone. Several multiple patterning techniques can be used to target the required pitch. Due to the high cost associated with multiple patterning, efforts have been made to reduce the cost by using an organic mandrel instead of a hard mandrel or by using fewer steps. In addition, organic mandrels are widely used in multiple patterning because they are easy to integrate. In general, the first organic mandrel will be patterned through a plasma etching process before moving to a first conformal atomic layer deposition (ALD). In most cases, the first spacer deposited on the organic mandrel by the integration technique is a room temperature plasma enhanced ALD (PEALD) using oxide through a plasma assisted deposition tool. The reason is that PEALD oxide can be easily deposited at room temperature, and thus resist, organic planarizing layer (OPL), advanced pattern film (APL), or spin-on hardmask; This is because it does not cause deterioration of organic substances such as SOH). Other ALD films can also be used under the assumption that the temperature requirements are met to enable compatibility with organic film materials.

산화물 PEALD 막 퇴적 공정 중에, 상부 맨드렐 물질의 일부를 제거함으로써 맨드렐 형상에 영향을 미치는 산소 함유 플라즈마가 사용된다. 이 산소 함유 플라즈마는 퇴적 공정을 막 시작하는 동안에는 맨드렐에만 영향을 미친다. 일단 유기 맨드렐이 적어도 하나의 층으로 덮혀지면, 맨드렐은 보호되고 그 후 해당 지점으로부터 그 형상을 정상적으로 유지할 것이다. 그러나, 초기 최상부 맨드렐 물질 손실은 더 이상 직사각형이 아닌 맨드렐 패턴을 야기시키는데, 즉, 완전한 정사각형 최상부를 갖되 맨드렐의 최상부가 맨드렐의 바닥보다 작은 사다리꼴 형상을 갖게 된다. 이 사다리꼴 형상은 또한 퇴적되고 있는 스페이서들을 기울게 하여, 다운스트림 집적 단계들에서 패턴 충실도 및 가장자리 배치에 악영향을 미친다. 이것은 하나 이상의 후속 피치 분할 공정을 위한 제2 맨드렐로서 제1 스페이서를 이용하는 집적 기법에서 특히 그러하다. 스페이서의 기울어짐에 더하여, 스페이서의 두께가 또한 ALD 동안의 초기 플라즈마 효과 및 스페이서 에칭 맨드렐 풀링(spacer etch mandrel pull; SEMP) 동안의 추가적인 처리로 인한 물질 손실에 의해 영향을 받는다. 스페이서의 기울어짐 및 두께의 감소는 증가된 라인 폭 거칠기, 라인 가장자리 거칠기, 및 가장자리 배치 오차 문제를 유발시킬 수 있다. 또한, 피치 분할은 스페이서의 기울어짐 및 스페이서의 손상을 증폭시킬 수 있어서, 전사 충실도 및 거칠기 문제를 유발시킨다.During the oxide PEALD film deposition process, an oxygen-containing plasma is used that affects the mandrel shape by removing a portion of the upper mandrel material. This oxygen-containing plasma only affects the mandrel during the start of the deposition process. Once the organic mandrel is covered with at least one layer, the mandrel will be protected and then maintain its shape normally from that point. However, the initial top mandrel material loss results in a mandrel pattern that is no longer rectangular, i.e., has a full square top, but the top of the mandrel has a trapezoidal shape smaller than the bottom of the mandrel. This trapezoidal shape also tilts the spacers being deposited, adversely affecting the pattern fidelity and edge placement in downstream integration steps. This is particularly the case in an integrated technique that uses a first spacer as the second mandrel for one or more subsequent pitch division processes. In addition to the tilting of the spacer, the thickness of the spacer is also affected by the initial plasma effect during ALD and material loss due to further processing during spacer etch mandrel pull (SEMP). The inclination and reduction of the thickness of the spacer can cause increased line width roughness, line edge roughness, and edge placement error problems. In addition, the pitch division can amplify the inclination of the spacer and damage to the spacer, causing problems of transfer fidelity and roughness.

스페이서의 기울어짐 진행으로 시작하는, 패터닝된 구조물에 대한 손상의 초기 원인을 방지할 필요가 있다. 또한, 집적 기법의 후속 단계들에서 패터닝된 구조물에 대한 손상의 효과를 감소시킬 필요가 있으며, 여기서는 후속하는 퇴적 및 스페이서 에칭 맨드렐 풀링 동작들에서 교정 작용이 스페이서 기울어짐의 전파를 방지할 수 있다. 전사 공정의 충실도를 보존하고 최종 패터닝 구조물의 거칠기 및 가장자리 배치 오차를 제어하기 위해 동작 변수들의 범위를 결정하고 이를 제어할 필요가 있다.There is a need to prevent an initial cause of damage to the patterned structure, starting with the progression of the spacer tilting. It is also necessary to reduce the effect of damage to the patterned structure in subsequent steps of the integration technique, where a corrective action in subsequent deposition and spacer etch mandrel pulling operations can prevent propagation of spacer tilt. . In order to preserve the fidelity of the transfer process and control the roughness and edge placement errors of the final patterned structure, it is necessary to determine and control a range of operating variables.

다중 패터닝 기법으로 스페이서를 패터닝하는 방법이 제공되며, 본 방법은,A method of patterning a spacer with a multiple patterning technique is provided, the method comprising:

처리 챔버 내의 기판에서 초기 패터닝된 구조물 - 초기 패터닝된 구조물은 유기 맨드렐 및 하위층을 포함함 - 을 제공하는 단계;Providing an initially patterned structure at a substrate in the processing chamber, the initially patterned structure comprising an organic mandrel and an underlying layer;

패터닝된 구조물을 직류(direct current; DC) 플라즈마 처리 공정에 노출시키는 단계 - 상기 DC 플라즈마 처리 공정은 초기 패터닝된 구조물 상에 제1 물질의 층을 퇴적함 -;Exposing the patterned structure to a direct current (DC) plasma treatment process, wherein the DC plasma treatment process deposits a layer of a first material on the initially patterned structure;

제2 물질을 사용하여 원자층 컨포멀 퇴적 공정을 수행하는 단계 - 상기 제1 물질은 원자층 컨포멀 퇴적 공정의 시작시 유기 맨드렐에 대한 보호를 제공함 -;Performing an atomic layer conformal deposition process using a second material, the first material providing protection against the organic mandrel at the beginning of the atomic layer conformal deposition process;

포스트(post) 스페이서 에칭 맨드렐 풀링 공정을 수행하는 단계 - 상기 포스트 스페이서 에칭 맨드렐 풀링 공정은 타겟 최종 측벽 각도를 갖는 최종 패터닝된 구조물을 생성함 -;Performing a post spacer etch mandrel pulling process, wherein the post spacer etch mandrel pulling process produces a final patterned structure having a target final sidewall angle;

타겟 최종 측벽 각도 및 다른 집적 목적들을 충족시키기 위해, 패터닝된 구조물 노출 공정, 원자층 컨포멀 퇴적 공정, 및 포스트 스페이서 에칭 맨드렐 풀링 공정에서 집적 동작 변수들을 동시에 제어하는 단계를 포함한다.Simultaneously controlling the integration operating parameters in the patterned structure exposure process, the atomic layer conformal deposition process, and the post spacer etch mandrel pulling process to meet the target final sidewall angle and other integration objectives.

본 명세서에 통합되어 그 일부를 구성하는 첨부 도면들은 본 발명의 실시예들을 도시하고, 전술한 본 발명의 일반적인 설명 및 이하에서 주어지는 상세한 설명과 함께, 본 발명을 설명하는 역할을 한다.
도 1a는 플라즈마 강화 원자층 퇴적(PEALD) 공정 이전의 기판에서의 사다리꼴 스페이서 패턴을 나타내는 종래 기술의 개략도이며, 도 1b는 PEALD 공정 이후의 기판의 사다리꼴 스페이서 패턴을 나타내는 종래 기술의 개략도이다.
도 2a는 PEALD 공정 이전의 기판을 나타내는 종래 기술의 이미지이며; 도 2b는 PEALD 공정 이후의 기판의 사다리꼴 스페이서 패턴을 나타내는 종래 기술의 이미지이며; 도 2c는 스페이서 에칭 맨드렐 풀링 공정 이후의 기판 상에서의 스페이서의 경사를 나타내는 종래 기술의 이미지이다.
도 3a는 자가 정렬된 4중 패터닝(self-aligned quadruple patterning; SAQP) 기판에서의 스페이서 기울어짐을 나타내는 종래 기술의 개략적 블록도이며; 도 3b는 맨드렐 풀링 공정 이전의 기판의 스페이서들에서의 플라즈마 패싯화(faceting)/스퍼터링을 나타내는 종래 기술의 개략도이며, 도 3c는 맨드렐 풀링 공정 이후의 기판의 스페이서들에서의 기울어짐 및 플라즈마 패싯화를 나타내는 종래 기술의 개략적 블록도이다.
도 4는 이전의 퇴적 및 에칭 사이클 동안의 스페이서들의 라운딩(rounding) 및 기울어짐으로 인한 가장자리 배치 오차(edge placement error; EPE) 문제를 나타내는 종래 기술의 이미지이다.
도 5a는 제1 스페이서 풀링 공정 이후의 규정된 라인 및 공간 패턴을 나타내는 기판의 종래 기술의 평면도 이미지이며; 도 5b는 스페이서들의 플라즈마 패싯화, 스퍼터링, 및 관련 EPE 문제들로 인한 마스크들의 상이한 형상과 높이를 나타내는 종래 기술의 이미지이다. 도 5c는 스페이서 기울어짐이 가장자리 배치 오차에 어떻게 영향을 미치는지를 나타내는 측면 개략도이다.
도 6a는 레지스트층, 실리콘 반사 방지 코팅(silicon anti-reflective coating; SiARC) 층, 및 하위층을 나타내는 현재 기술의 흐름도이다. 도 6b는 SiARC 층을 제거하는 에칭 이후의 기판을 나타내는 현재 기술의 다이어그램이다. 도 6c는 패터닝된 구조물 상의 잔존 레지스트의 제거를 나타내는 현재 기술의 다이어그램이다. 도 6d는 기판 상의 스페이서들이 어떻게 사다리꼴 형상을 갖는지와 기판의 패턴을 따르는 컨포멀 퇴적을 나타내는 현재 기술의 다이어그램이다. 도 6e는 일련의 퇴적 및 제거 공정들 이후의 사다리꼴 형상들의 쌍에서의 스페이서 기울어짐을 나타내는 현재 기술의 다이어그램이다.
도 7a는 본 발명의 실시예에서의 기판 내의 패터닝된 구조물의 직류 중첩(direct current superposition; DCS) 플라즈마 처리를 나타내는 개략도이다. 도 7b는 본 발명의 실시예에서의 스페이서 기울어짐이 없는 기판 내의 포스트 ALD 패터닝된 구조물을 나타내는 개략도이다. 도 7c는 본 발명의 실시예에서의 기울어짐이 없는 스페이서들을 강조표시한 포스트 스페이서 에칭 맨드렐 풀링 공정들을 나타내는 개략도이다.
도 8a와 도 8b는 DCS 단계가 수행되지 않을 때의 집적 결과를 강조표시하는 짝지어진 이미지들이다. 도 9a와 도 9b, 도 10a와 도 10b, 도 11a와 도 11b, 도 12a와 도 12b는 DCS 단계에서 사용된 처리 시간, 전력, 및 압력을 다양화할 때의 LWR, L-LER, 및 CD와 같은 결과들을 강조표시하는 짝지어진 이미지들이다.
도 8a는 DCS가 수행되지 않은 경우의, 스페이서 퇴적 후의 라인 폭 거칠기(line width roughness; LWR) 및 좌측 라인 가장자리 거칠기(left-line edge roughness; L-LER)를 강조표시하는, 기판의 평면도 이미지이다. 도 8b는 DCS가 수행되지 않은 경우의, 스페이서 에칭 맨드렐 풀링(SEMP) 이후의 LWR 및 L-LER 을 강조표시하는, 기판의 평면도 이미지이다.
도 9a는 10초 DCS 공정을 사용한 스페이서 퇴적 이후의 LWR 및 L-LER을 나타내는 기판의 평면도 이미지이다. 도 9b는 10초 DCS 공정을 사용한 SEMP 이후의 LWR 및 L-LER을 나타내는 기판의 평면도 이미지이다.
도 10a는 20초 DCS 공정을 사용한 스페이서 퇴적 이후의 LWR 및 L-LER을 나타내는 기판의 평면도 이미지이다. 도 10b는 20초 DCS 공정을 사용한 SEMP 이후의 LWR 및 L-LER을 나타내는 기판의 평면도 이미지이다.
도 11a는 10초 600V DCS 공정을 사용한 스페이서 퇴적 이후의 LWR 및 L-LER을 나타내는 기판의 평면도 이미지이다. 도 11b는 10초 600V DCS 공정을 사용한 SEMP 이후의 LWR 및 L-LER을 나타내는 기판의 평면도 이미지이다.
도 12a는 10초 800V DCS 공정을 사용한 스페이서 퇴적 이후의 LWR 및 L-LER을 나타내는 기판의 평면도 이미지이다. 도 12b는 10초 800V DCS 공정을 사용한 SEMP 이후의 LWR 및 L-LER을 나타내는 기판의 평면도 이미지이다.
도 13a는 DCS가 사용되지 않았던 패터닝된 구조물의 측면도 이미지(1300)이다. 도 13b는 DCS가 사용되지 않았던 패터닝된 구조물의, 스페이서들의 기울어짐 각도를 강조표시한 측면도 이미지이다. 도 13c는 DCS가 사용되지 않았던 패터닝된 구조물의, 스페이서들의 기울어짐 각도를 강조표시한 경사 뷰(tilted-view) 이미지이다.
도 14a는 제1 동작 파라미터들의 세트를 사용한 DCS가 수행되었던 스페이서 퇴적 이후의 패터닝된 구조물의 측면도 이미지이다. 도 14b는 제1 동작 파라미터들의 세트를 사용한 DCS가 수행되었던 SEMP 이후의 패터닝된 구조물의 측면도 이미지이다. 도 14c는 제1 동작 파라미터들의 세트를 사용한 DCS가 수행되었던 SEMP 이후의 패터닝된 구조물의 경사 뷰 이미지이다.
도 15a는 제2 동작 파라미터들의 세트를 사용한 DCS가 수행되었던 스페이서 퇴적 이후의 패터닝된 구조물의 측면도 이미지이다. 도 15b는 제2 동작 파라미터들의 세트를 사용한 DCS가 수행되었던 SEMP 이후의 패터닝된 구조물의 측면도 이미지이다. 도 15c는 제2 동작 파라미터들의 세트를 사용한 DCS가 수행되었던 SEMP 이후의 패터닝된 구조물의 경사 뷰 이미지이다.
도 16a는 제3 동작 파라미터들의 세트를 사용한 DCS가 수행되었던 스페이서 퇴적 이후의 패터닝된 구조물의 측면도 이미지이다. 도 16b는 제3 동작 파라미터들의 세트를 사용한 DCS가 수행되었던 SEMP 이후의 패터닝된 구조물의 측면도 이미지이다. 도 16c는 제3 동작 파라미터들의 세트를 사용한 DCS가 수행되었던 SEMP 이후의 패터닝된 구조물의 경사 뷰 이미지이다.
도 17a는 사다리꼴 패턴의 형성 및 컨포멀층에 대한 손상을 나타내는, DCS가 사용되지 않았던 PEALD 퇴적 이후의 패터닝된 구조물의 경사 뷰 이미지이다. 도 17b는 컨포멀층에 대한 식별가능한 손상이 없는 직사각형 패턴의 유지를 나타내는, DCS가 수행되지 않았던 PEALD 퇴적 이후의 패터닝된 구조물의 경사 뷰 이미지이다.
도 18은 본 발명의 실시예에서의 패터닝 공정 동안 패터닝된 구조물의 기울어짐을 방지하고 가장자리 배치 오차를 감소시키기 위한 방법의 동작들을 나타내는 예시적인 흐름도이다.
도 19는 본 발명의 실시예에서의 DSA 패터닝 공정을 사용하는 집적 시스템의 제어기를 포함한 예시적인 시스템 차트이다.The accompanying drawings, which are incorporated in and constitute a part of the present specification, illustrate embodiments of the present invention, and together with the general description of the present invention described above and the detailed description given below, serve to explain the present invention.
1A is a schematic diagram of a prior art showing a trapezoidal spacer pattern on a substrate before a plasma enhanced atomic layer deposition (PEALD) process, and FIG. 1B is a schematic diagram of a prior art showing a trapezoidal spacer pattern on a substrate after a PEALD process.
2A is a prior art image showing a substrate prior to the PEALD process; 2B is a prior art image showing a trapezoidal spacer pattern of a substrate after a PEALD process; 2C is a prior art image showing the inclination of the spacer on the substrate after the spacer etch mandrel pulling process.
3A is a schematic block diagram of the prior art showing spacer tilting in a self-aligned quadruple patterning (SAQP) substrate; 3B is a schematic diagram of a prior art showing plasma faceting/sputtering in spacers of a substrate before a mandrel pulling process, and FIG. 3C is a schematic diagram of inclination and plasma in spacers of a substrate after a mandrel pulling process. It is a schematic block diagram of the prior art showing facetization.
4 is a prior art image showing an edge placement error (EPE) problem due to rounding and tilting of spacers during a previous deposition and etching cycle.
5A is a plan view image of the prior art of a substrate showing a defined line and space pattern after a first spacer pulling process; 5B is a prior art image showing different shapes and heights of masks due to plasma faceting, sputtering, and related EPE issues of spacers. 5C is a schematic side view showing how the inclination of the spacer affects the edge placement error.
6A is a flow diagram of the current technology showing a resist layer, a silicon anti-reflective coating (SiARC) layer, and a sublayer. 6B is a diagram of the current technology showing the substrate after etching to remove the SiARC layer. 6C is a diagram of the current technology showing the removal of residual resist on a patterned structure. 6D is a diagram of the current technology showing how the spacers on the substrate have a trapezoidal shape and conformal deposition along the pattern of the substrate. 6E is a diagram of the state of the art showing spacer tilt in a pair of trapezoidal shapes after a series of deposition and removal processes.
7A is a schematic diagram showing a direct current superposition (DCS) plasma treatment of a patterned structure in a substrate in an embodiment of the present invention. 7B is a schematic diagram showing a post ALD patterned structure in a substrate without spacer tilt in an embodiment of the present invention. 7C is a schematic diagram showing post spacer etching mandrel pulling processes highlighting non-tilted spacers in an embodiment of the present invention.
8A and 8B are paired images highlighting the integration result when the DCS step is not performed. 9A and 9B, 10A and 10B, 11A and 11B, and 12A and 12B show LWR, L-LER, and CD when varying the processing time, power, and pressure used in the DCS step. These are paired images highlighting the same results.
8A is a plan view image of a substrate, highlighting line width roughness (LWR) and left-line edge roughness (L-LER) after spacer deposition when DCS is not performed. . 8B is a plan view image of a substrate, highlighting LWR and L-LER after spacer etch mandrel pulling (SEMP) when DCS is not performed.
9A is a plan view image of a substrate showing LWR and L-LER after spacer deposition using a 10-second DCS process. 9B is a plan view image of a substrate showing LWR and L-LER after SEMP using a 10-second DCS process.
10A is a plan view image of a substrate showing LWR and L-LER after spacer deposition using a 20 second DCS process. 10B is a plan view image of a substrate showing LWR and L-LER after SEMP using a 20 second DCS process.
11A is a plan view image of a substrate showing LWR and L-LER after spacer deposition using a 10 second 600V DCS process. 11B is a plan view image of a substrate showing LWR and L-LER after SEMP using a 600V DCS process for 10 seconds.
12A is a plan view image of a substrate showing LWR and L-LER after spacer deposition using a 10-second 800V DCS process. 12B is a plan view image of a substrate showing LWR and L-LER after SEMP using a 10-second 800V DCS process.
13A is a side view image 1300 of a patterned structure in which DCS was not used. 13B is a side view image of a patterned structure in which DCS is not used, highlighting inclination angles of spacers. 13C is a tilted-view image of a patterned structure in which DCS was not used, highlighting the inclination angles of the spacers.
14A is a side view image of a patterned structure after spacer deposition in which DCS using a first set of operating parameters was performed. 14B is a side view image of the patterned structure after SEMP in which DCS using a first set of operating parameters was performed. 14C is an oblique view image of a patterned structure after SEMP in which DCS using a first set of operating parameters was performed.
15A is a side view image of a patterned structure after spacer deposition in which DCS using a second set of operating parameters was performed. 15B is a side view image of the patterned structure after SEMP in which DCS using a second set of operating parameters was performed. 15C is an oblique view image of a patterned structure after SEMP in which DCS using a second set of operating parameters was performed.
16A is a side view image of a patterned structure after spacer deposition in which DCS using a third set of operating parameters was performed. 16B is a side view image of the patterned structure after SEMP in which DCS using a third set of operating parameters was performed. 16C is an oblique view image of a patterned structure after SEMP in which DCS using a third set of operating parameters was performed.
17A is an oblique view image of a patterned structure after PEALD deposition in which DCS was not used, showing the formation of a trapezoidal pattern and damage to the conformal layer. 17B is an oblique view image of the patterned structure after PEALD deposition for which DCS was not performed, showing the maintenance of a rectangular pattern without discernable damage to the conformal layer.
18 is an exemplary flowchart showing operations of a method for preventing tilting of a patterned structure and reducing edge placement errors during a patterning process in an embodiment of the present invention.
19 is an exemplary system chart including a controller of an integrated system using the DSA patterning process in an embodiment of the present invention.

다중 구역 전극 어레이에서의 RF 전력 분배를 위한 방법 및 시스템이 제시된다. 하지만, 관련 기술의 당업자라면 다양한 실시예들이 하나 이상의 본 상세한 설명들 없이 실시될 수 있거나, 또는 다른 대체물 및/또는 추가적인 방법들, 물질들, 또는 컴포넌트들로 실시될 수 있다는 것을 인식할 것이다. 다른 예시들에서, 공지된 구조들, 물질들, 또는 동작들은 본 발명의 다양한 실시예들의 불명료한 양태들을 피하기 위해 상세히 도시되거나 기술되지는 않는다.A method and system for RF power distribution in a multi-zone electrode array is presented. However, one of ordinary skill in the art will recognize that various embodiments may be practiced without one or more of the present detailed descriptions, or may be practiced with other alternative and/or additional methods, materials, or components. In other instances, well-known structures, materials, or operations have not been shown or described in detail to avoid obscure aspects of the various embodiments of the present invention.

마찬가지로, 설명을 목적으로, 특정 숫자들, 물질들, 및 구성들이 본 발명의 완전한 이해를 제공하기 위해 진술된다. 그럼에도 불구하고, 본 발명은 특정 상세사항들 없이 실시될 수 있다. 또한, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이며, 반드시 실척도로 도시될 필요는 없다는 것을 이해한다. 도면들을 참조할 때, 동일한 숫자들은 도면들에 걸쳐 동일한 부분들을 가리킨다.Likewise, for illustrative purposes, certain numbers, materials, and configurations are set forth to provide a thorough understanding of the invention. Nevertheless, the invention may be practiced without specific details. Further, it is understood that the various embodiments shown in the drawings are illustrative representations and are not necessarily drawn to scale. When referring to the drawings, the same numbers refer to the same parts throughout the drawings.

본 명세서 전반에 걸친 "하나의 실시예" 또는 "실시예" 또는 그 변형예에 대한 언급은 해당 실시예와 관련하여 기술된 특정한 피처, 구조, 물질, 또는 특징이 본 발명의 적어도 하나의 실시예 내에 포함된다는 것을 의미하지만, 이들이 모든 실시예에서 존재한다는 것을 나타내지는 않는다. 따라서, 본 명세서 전반에 걸친 다양한 위치들에서의 "하나의 실시예에서" 또는 "실시예에서"와 같은 어구들의 출현들은 반드시 본 발명의 동일한 실시예를 언급하는 것은 아니다. 더 나아가, 특정한 피처들, 구조들, 물질들 또는 특징들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 결합될 수 있다. 다양한 추가적인 층들 및/또는 구조물들이 포함될 수 있고 및/또는 설명된 피처들은 다른 실시예들에서 생략될 수 있다.Reference throughout this specification to “one embodiment” or “an embodiment” or variations thereof means that a particular feature, structure, material, or characteristic described in connection with that embodiment is at least one embodiment of the present invention. It is meant to be included within, but does not indicate that they are present in all examples. Thus, appearances of phrases such as “in one embodiment” or “in an embodiment” in various places throughout this specification are not necessarily referring to the same embodiment of the invention. Furthermore, certain features, structures, materials or features may be combined in any suitable manner in one or more embodiments. Various additional layers and/or structures may be included and/or features described may be omitted in other embodiments.

추가적으로, 단수 표현은 달리 명시적으로 언급되지 않는 한 "하나 또는 그 이상"을 의미할 수 있다는 것을 이해할 것이다.Additionally, it will be understood that the singular expression may mean “one or more” unless explicitly stated otherwise.

다양한 동작들은 본 발명을 이해하는데 가장 도움을 주는 방식으로, 여러 개의 개별적인 동작들로서 차례로 설명될 것이다. 하지만, 본 설명의 순서는 이러한 동작들이 반드시 순서 의존적임을 나타내는 것이라고 해석되어서는 안된다. 특히, 이러한 동작들은 제시된 순서로 수행될 필요는 없다. 설명된 동작들은 설명된 실시예와는 상이한 순서로 수행될 수 있다. 추가적인 실시예들에서, 다양한 추가적인 동작들이 수행될 수 있고/있거나 설명된 동작들은 생략될 수 있다.The various operations will be described in turn as several individual operations, in a manner that is most helpful in understanding the invention. However, the order of this description should not be construed as indicating that these operations are necessarily order dependent. In particular, these operations need not be performed in the order presented. The described operations may be performed in a different order than the described embodiment. In further embodiments, various additional operations may be performed and/or described operations may be omitted.

본 명세서에서 사용되는 용어 "기판"은 그 위에서 물질이 형성되는 기저 물질 또는 구축물을 의미하고 이를 포함한다. 기판은 단일 물질, 상이한 물질들의 복수의 층들, 내부에 상이한 물질들 또는 상이한 구조물들의 영역들을 갖는 층 또는 층들 등을 포함할 수 있다는 것이 이해될 것이다. 이 물질들은 반도체, 절연체, 전도체, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 기판은 반도체 기판, 지지 구조물 상의 기저 반도체층, 하나 이상의 층, 구조물, 또는 영역이 그 위에 형성되어 있는 금속 전극 또는 반도체 기판일 수 있다. 기판은 종래의 실리콘 기판일 수 있거나 또는 반도체 물질층을 포함하는 다른 벌크 기판일 수 있다. 본원에서 사용된 용어 "벌크 기판"은 실리콘 웨이퍼뿐만이 아니라, 실리콘 온 사파이어(silicon-on-sapphire; "SOS") 기판 및 실리콘 온 글래스(silicon-on-glass; "SOI") 기판과 같은 실리콘 온 인슐레이터(silicon-on-insulator; "SOI") 기판들, 기본 반도체 기저부 상의 실리콘의 에피택셜층들, 및 실리콘 게르마늄, 게르마늄, 갈륨 비소, 갈륨 질화물, 및 인듐 인과 같은 다른 반도체 또는 광전자 물질들을 의미하고 이를 포함한다. 기판은 도핑되거나 또는 도핑되지 않을 수 있다.As used herein, the term “substrate” refers to and includes a base material or construct on which a material is formed. It will be appreciated that the substrate may comprise a single material, a plurality of layers of different materials, a layer or layers having regions of different materials or different structures therein, and the like. These materials may include semiconductors, insulators, conductors, or combinations thereof. For example, the substrate may be a semiconductor substrate, a base semiconductor layer on a support structure, a metal electrode or a semiconductor substrate having one or more layers, structures, or regions formed thereon. The substrate may be a conventional silicon substrate or may be another bulk substrate comprising a layer of semiconductor material. As used herein, the term "bulk substrate" refers to silicon wafers as well as silicon-on-sapphire ("SOS") substrates and silicon-on-glass ("SOI") substrates. Insulator ("SOI") substrates, epitaxial layers of silicon on the base semiconductor base, and other semiconductor or optoelectronic materials such as silicon germanium, germanium, gallium arsenide, gallium nitride, and indium phosphorus, and Include this. The substrate may or may not be doped.

명세서에서, 패터닝된 구조물과 스페이서, 패터닝된 구조물들과 스페이서들, 기울어짐 각도과 측벽 각도는 상호교환 가능하게 사용된다.In the specification, patterned structures and spacers, patterned structures and spacers, tilt angles and sidewall angles are used interchangeably.

이제 도면들을 참조하면, 동일한 참조 번호들은 여러 도면들에 걸쳐서 동일하거나 대응하는 부분들을 나타낸다.Referring now to the drawings, the same reference numbers indicate the same or corresponding parts throughout the several drawings.

도 1a는 플라즈마 에칭 원자층 퇴적(PEALD) 공정 이전의 기판(102) 내의 입력 사다리꼴 패터닝된 구조물을 나타내고 "89°프로파일"로 라벨표시된 종래 기술의 개략도(100)이다. 좌측의 패터닝된 구조물(103)은 라인(128)으로 측정된 47.5㎚의 높이를 갖는 반면에, 우측의 패터닝된 구조물(101)은 라인(130)으로 측정된 47.4㎚의 높이를 가지며, 이 높이들은 도 1a의 바닥에서 표시된 원래의 패터닝된 구조물(도시되지 않음)의 50㎚보다 2.5㎚ 내지 2.6㎚ 더 짧다. 패터닝된 구조물(103)의 다양한 높이에서의 패턴 폭(104)은 기저부에서 31.4㎚를 보여주며 최상부에서는 30.5㎚로 감소한다. 마찬가지로, 패터닝된 구조물(101)의 다양한 높이에서의 패턴 폭(108)은 기저부에서 32.4㎚를 보여주며 최상부에서는 31.4㎚로 감소한다.1A is a prior art schematic 100 showing the input trapezoidal patterned structure within the substrate 102 prior to the plasma etch atomic layer deposition (PEALD) process and labeled “89° Profile”. The patterned structure 103 on the left has a height of 47.5 nm measured by the line 128, while the patterned structure 101 on the right has a height of 47.4 nm measured by the line 130, and this height Are 2.5 nm to 2.6 nm shorter than 50 nm of the original patterned structure (not shown) shown at the bottom of FIG. 1A. The pattern width 104 at various heights of the patterned structure 103 shows 31.4 nm at the base and decreases to 30.5 nm at the top. Likewise, the pattern width 108 at various heights of the patterned structure 101 shows 32.4 nm at the base and decreases to 31.4 nm at the top.

패터닝된 구조물이 직사각형 대신에 사다리꼴이 되는 것에 더하여, 패터닝된 구조물(103, 101) 각각의 측벽 각도(또한 스페이서 기울어짐 각도라고도 알려짐)[좌측은 88.4°(참조번호 124)인 반면에, 우측의 측벽 각도들은 88.3°(참조번호 116) 및 89.7°(참조번호 112)임]는 90° 미만이다. 도 1b 및 후속 도면들에서 살펴볼 수 있는 바와 같이, 후속 처리 단계들에서의 기판 상의 패터닝된 구조물에 가해진 손상은 패터닝된 구조물의 기울어짐을 야기할 것이다.In addition to the patterned structure being trapezoidal instead of rectangular, the sidewall angle (also known as spacer tilt angle) of each of the patterned structures 103 and 101 (left side is 88.4° (reference numeral 124), while on the right side) The sidewall angles are 88.3° (reference numeral 116) and 89.7° (reference numeral 112)] are less than 90°. As can be seen in FIG. 1B and subsequent figures, damage inflicted to the patterned structure on the substrate in subsequent processing steps will cause the patterned structure to tilt.

도 1b는 PEALD 공정 이후의 기판(158)의 사다리꼴 스페이서 패턴을 나타내며, "86 프로파일"로서 라벨표시된 종래 기술의 개략도(140)이다. 좌측의 패터닝된 구조물(143)은 47.6㎚인 반면에, 우측의 패터닝된 구조물(141)은 47.5㎚이며, 이 수치들은 도 1b의 바닥에서 표시된 원래의 패터닝된 구조물(도시되지 않음)의 50㎚보다 2.0㎚ 내지 2.5㎚ 더 짧다. 패터닝된 구조물(143)의 다양한 높이에서의 패턴 폭(142)은 기저부에서 31.14㎚를 보여주며 최상부에서는 25.51㎚로 감소한다. 마찬가지로, 패터닝된 구조물(141)의 다양한 높이에서의 패턴 폭(144)은 기저부에서 30.54㎚를 보여주며 최상부에서는 25.84㎚로 감소한다.1B is a schematic diagram 140 of the prior art showing the trapezoidal spacer pattern of the substrate 158 after the PEALD process, labeled as "86 profile." The patterned structure 143 on the left is 47.6 nm, while the patterned structure 141 on the right is 47.5 nm, and these figures are 50 nm of the original patterned structure (not shown) shown at the bottom of FIG. Shorter than 2.0nm to 2.5nm. The pattern width 142 at various heights of the patterned structure 143 shows 31.14 nm at the base and decreases to 25.51 nm at the top. Likewise, the pattern width 144 at various heights of the patterned structure 141 shows 30.54 nm at the base and decreases to 25.84 nm at the top.

패터닝된 구조물이 직사각형 대신에 사다리꼴이 되는 것에 더하여, 좌측의 패터닝된 구조물(143)의 각각의 측벽 각도들[85.0°(참조번호 154) 및 86.6°(참조번호 150)], 및 우측의 패터닝된 구조물(141)의 측벽 각도들[86.6°(참조번호 148) 및 87.5°(참조번호 146)]은 PEALD 공정 이후 실질적으로 90° 미만이다.In addition to the patterned structure being trapezoidal instead of a rectangle, the respective sidewall angles of the patterned structure 143 on the left [85.0° (ref. 154) and 86.6° (ref. 150)], and the patterned on the right. The sidewall angles [86.6° (reference numeral 148) and 87.5° (reference numeral 146)] of the structure 141 are substantially less than 90° after the PEALD process.

도 2a는 PEALD 공정 이전의 기판(204)을 나타내는 종래 기술의 이미지(200)이다. 패터닝된 구조물(208)의 측벽 각도(212)는 90°이다. 도 2b는 PEALD 공정 이후의 기판(234)의 사다리꼴 스페이서(238) 패턴을 나타내는 종래 기술의 이미지이며, 여기서 측벽 각도는 86.63°이다. 도 2c는 스페이서 에칭 맨드렐 풀링 공정 이후의 기판(264) 상에서의 스페이서(268)의 경사를 나타내는 종래 기술의 이미지(260)이며, 여기서 측벽 각도는 85.60°이다. 전술한 바와 같이, 스페이서 패턴의 직사각형 형상으로부터 기울어진 사다리꼴 형상 패턴으로의 변화는 후속 단계들에서의 패턴 전사의 충실도에 누적적인 악영향을 미친다.2A is a prior art image 200 showing the substrate 204 prior to the PEALD process. The sidewall angle 212 of the patterned structure 208 is 90°. 2B is a prior art image showing the trapezoidal spacer 238 pattern of the substrate 234 after the PEALD process, where the sidewall angle is 86.63°. 2C is a prior art image 260 showing the slope of the spacer 268 on the substrate 264 after the spacer etch mandrel pulling process, where the sidewall angle is 85.60°. As described above, the change of the spacer pattern from the rectangular shape to the inclined trapezoidal pattern has a cumulative adverse effect on the fidelity of pattern transfer in subsequent steps.

도 3a는 SAQP에서의 스페이서(316) 기울어짐을 나타내는 종래 기술의 개략도(300)이다. 인접한 스페이서들의 쌍(304, 308)은 코팅 물질의 컨포멀 퇴적 이후 형상이 평행 사변형이다. 좌측의 스페이서(304)는 우측의 스페이서(308)쪽으로 기울어지고, 마찬가지로 우측의 스페이서(308)는 좌측의 스페이서(304)쪽으로 기울어진다. 도 3b는 맨드렐 풀링 공정 이전의 플라즈마 패싯화(faceting)/스퍼터링을 나타내는 종래 기술의 개략도(330)이다. 제1 쌍의 스페이서들(예를 들어, 참조번호 334, 338)은 패터닝된 구조물(346)의 최상부 및 측면들 상의 컨포멀 물질을 제거하는 제1 에칭에 의해 영향을 받는다. 스페이서 에칭은 스페이서(334)의 우측보다 좌측에서 더 많은 컨포멀 물질을 제거했다. 스페이서들의 쌍(334 및 338) 중 다른 스페이서(338)는 또한 패싯을 가지나, 스페이서(334)에서보다 컨포멀 물질이 덜 제거되었다. 제2 쌍의 스페이서들(340, 342)은 상기 스페이서들에 대한 거울상 영향을 가지며, 스페이서(342)는 스페이서(340)에서보다 컨포멀 물질의 제거가 더 크다. 도 3c는 기판(372)에 대해 맨드렐 풀링 공정이 완료된 후에 남아있는 스페이서들(376)의 스페이서 쌍(예를 들어, 참조번호 364 및 368) 상에서의 기울어짐 및 플라즈마 패싯화를 나타내는 종래 기술의 개략도(360)이다.3A is a schematic diagram 300 of the prior art showing the tilting of the spacer 316 in the SAQP. The pair of adjacent spacers 304 and 308 are parallelogram in shape after conformal deposition of the coating material. The spacer 304 on the left is inclined toward the spacer 308 on the right side, and the spacer 308 on the right side is inclined toward the spacer 304 on the left. 3B is a schematic diagram 330 of the prior art showing plasma faceting/sputtering prior to the mandrel pulling process. The first pair of spacers (eg, reference numerals 334, 338) are affected by a first etch that removes conformal material on the top and sides of the patterned structure 346. The spacer etch removed more conformal material on the left side of the spacer 334 than on the right side. The other spacer 338 of the pair of spacers 334 and 338 also has facets, but less conformal material has been removed than in the spacer 334. The second pair of spacers 340 and 342 has a mirror effect on the spacers, and the spacer 342 removes the conformal material more than that of the spacer 340. 3C is a prior art showing the inclination and plasma facetization of the spacers 376 remaining after the mandrel pulling process for the substrate 372 is completed on a spacer pair (e.g., reference numerals 364 and 368). Schematic diagram 360.

도 4는 이전의 퇴적 및 에칭 사이클 동안의 패터닝된 구조물(408)의 라운딩 및 기울어짐으로 인한 에칭 배치 오차 문제를 나타내는 종래 기술의 이미지(400)이다. 패터닝된 구조물(408)의 측면(404)은 직사각형 형상 대신에 최상부에서 라운딩을 초래하는 손상을 보여준다. 가장자리 배치 오차는 기판 레이어 레이아웃에서 의도된 피처와 인쇄된 피처 간의 차이로서 측정된다. 피처 외부에서의 EPE는 포지티브 오차로서 간주되며, 피처 내부에서의 EPE는 네거티브 오차로서 간주된다. EPE는, 예를 들어, ㎚ 단위로 측정된 EPE와 같이 의도된 치수 대 오차의 백분율 범위로서 표현될 수 있다. 도 4를 참조하면, 두 개의 인접한 패터닝된 구조물들(408)의 중심 간 거리들(412, 416)을 비교하여 제1 거리(412)가 제2 거리(416)보다 긴 경우 가장자리 배치 오차가 현저해진다.4 is a prior art image 400 illustrating an etch placement error problem due to rounding and tilting of the patterned structure 408 during a previous deposition and etch cycle. The side 404 of the patterned structure 408 shows damage resulting in rounding at the top instead of a rectangular shape. Edge placement error is measured as the difference between an intended feature and a printed feature in the substrate layer layout. EPE outside a feature is considered as a positive error, and EPE inside a feature is considered a negative error. EPE can be expressed as a percentage range of error versus the intended dimension, such as EPE measured in nm, for example. Referring to FIG. 4, when the first distance 412 is longer than the second distance 416 by comparing the distances 412 and 416 between the centers of two adjacent patterned structures 408, the edge arrangement error is remarkable. It becomes.

도 5a는 제1 스페이서 풀링 공정 이후의 규정된 라인 및 공간 패턴(504)을 나타내는 기판(508)의 종래 기술의 평면도 이미지(500)이다. 라인 및 공간의 평면도(500)는 도 5b에서의 EPE와 비교하여 비교적 작은 시각적 EPE를 보여준다.5A is a prior art plan image 500 of a substrate 508 showing a defined line and space pattern 504 after a first spacer pulling process. The plan view 500 of the lines and spaces shows a relatively small visual EPE compared to the EPE in FIG. 5B.

도 5b는 스페이서들(538)의 플라즈마 패싯화 또는 스퍼터링으로 인한 마스크들의 상이한 형상 및 높이를 나타내는 종래 기술의 이미지(530)이다. 제1 쌍의 스페이서들(536)은 더 어두운 제2 쌍의 스페이서들(534)보다 더 밝게 나타난다. 암흑 차이는 기판(532)이 퇴적 및 SEMP 공정들의 사이클을 거치는 동안 증폭되는 스페이서들(538)의 플라즈마 패싯화 또는 스퍼터링의 결과로서의 스페이서 높이 차이에 기인한다. 두 개의 점선(542)은 의도된 피처의 경계를 나타낸다. 두 개의 점선(542) 외부의 EPE(540)는 포지티브 EPE이고, 두 개의 점선(542) 내부에 있는 EPE(544)는 네거티브 EPE이다. 스페이서(534) 대 스페이서(536)의 높이 차이는 최종 패턴 전사의 에칭 전사 마진에 영향을 줄 수 있으며, 응용을 위한 수용가능한 범위보다 높은 에칭 배치 오차를 초래할 수 있다.5B is a prior art image 530 showing different shapes and heights of masks due to plasma faceting or sputtering of the spacers 538. The first pair of spacers 536 appear brighter than the darker second pair of spacers 534. The dark difference is due to the difference in spacer height as a result of plasma faceting or sputtering of the spacers 538 that are amplified while the substrate 532 goes through a cycle of deposition and SEMP processes. The two dashed lines 542 represent the boundaries of the intended feature. The EPE 540 outside the two dotted lines 542 is a positive EPE, and the EPE 544 inside the two dotted lines 542 is a negative EPE. The difference in height of the spacers 534 versus the spacers 536 can affect the etch transfer margin of the final pattern transfer, resulting in etch placement errors higher than the acceptable range for the application.

도 5c는 스페이서 기울어짐이 가장자리 배치 오차(EPE)에 어떻게 영향을 미치는지를 나타내는 측면 개략도(560)이다. 의도된 설계 CD 스케매틱(schematic)(563)은 기판(562) 내에 CD(564)를 갖는, 유기층(593) 및 하위층(594) 위에 의도된 패터닝된 구조물(566)을 보여준다. 스페이서 기울어짐이 없는 경우, 즉, 스페이서 측벽이 90°인 경우, SEMP는 기판(584)의 패터닝된 구조물(582)의 동일한 의도된 설계 CD(586)를 초래할 것이다.5C is a schematic side view 560 showing how spacer tilt affects edge placement error (EPE). Intended Design CD schematic 563 shows intended patterned structure 566 over organic layer 593 and sublayer 594 with CD 564 in substrate 562. If there is no spacer tilt, ie, the spacer sidewall is 90°, the SEMP will result in the same intended design CD 586 of the patterned structure 582 of the substrate 584.

그러나, 스페이서 기울어짐 스케매틱(569)에서 스페이서 기울어짐이 있는 경우, 즉, 패터닝된 스페이서(570)의 측벽 각도가 90°가 아닌 경우, 스페이서 기울어짐은 기판(572) 내에 CD(568)를 갖는, 유기층(591) 및 하위층(592) 위에서의 패터닝된 구조물(570)의 에칭 섀도우잉(571)을 일으킨다. 이어서 에칭 섀도우잉(571)은 의도된 설계 CD(586)보다 더 넓은 CD(576)를 하위 막(573) 내에서 일으킨다. 패터닝된 구조물(578)은 기판(580)에서 더 넓은 CD(576)를 갖는다. 전술한 바와 같이, 가장자리 배치 오차는 의도된 피처와 인쇄된 피처 간의 차이로서 측정되며, 의도된 설계 CD의 가장자리 배치는 스페이서 기울어짐이 존재할 때 인쇄된 CD와는 상이할 것이다. EPE는 의도된 CD 대 실제 배치 CD의 차이를 의도된 CD로 나눈 값의 백분율로서 표현될 수 있다.However, when there is a spacer inclination in the spacer inclination schematic 569, that is, when the sidewall angle of the patterned spacer 570 is not 90°, the inclination of the spacer causes the CD 568 in the substrate 572 Having, causing etch shadowing 571 of the patterned structure 570 over the organic layer 591 and the lower layer 592. Etch shadowing 571 then results in a CD 576 that is wider than the intended design CD 586 in the underlying film 573. Patterned structure 578 has a wider CD 576 in substrate 580. As mentioned above, the edge placement error is measured as the difference between the intended feature and the printed feature, and the edge placement of the intended design CD will be different from the printed CD when spacer skew is present. EPE can be expressed as a percentage of the difference between the intended CD versus the actual batch CD divided by the intended CD.

도 6a는 레지스트층(604), 실리콘 반사 방지 코팅(SiARC)층(608), 유기층(612), 및 하위층(616)을 나타내는 현재 기술의 개략도이다. 도 6b는 SiARC 층(608) 및 레지스트층의 최상부를 제거하고 레지스트에 의해 이전에 덮혀있던 부분을 SiARC 층에서 남겨두는 에칭 이후의 기판(634)을 나타내는 현재 기술의 개략도(630)이다. 도 6c는 기판(654) 상의 패터닝된 구조물(612) 상의 남아있는 레지스트의 제거를 나타내는 현재 기술의 개략도(650)이다. 도 6d는 기판(674) 상의 패터닝된 구조물(676)이 어떻게 사다리꼴 형상을 갖는지와 컨포멀 퇴적이 기판(674)의 패턴을 따르는 것을 나타내는 현재 기술의 개략도(670)이다. 도 6e는 일련의 퇴적 및 제거 공정들 이후의 사다리꼴 형상들의 쌍(688, 672)에서의 스페이서(688) 기울어짐을 나타내는 현재 기술의 개략도(680)이다. 전술한 바와 같이, 스페이서 패턴의 직사각형 형상으로부터 기울어진 사다리꼴 형상 패턴으로의 변화는 후속 단계들에서의 패턴 전사의 충실도에 누적적인 악영향을 미친다. 기울어짐 사다리꼴 형상 패턴으로의 변화는 최종 패턴 전사의 에칭 전사 마진에 영향을 줄 수 있으며, 응용을 위한 수용가능한 범위보다 높은 에칭 배치 오차를 초래할 수 있다.6A is a schematic diagram of the current technology showing a resist layer 604, a silicon anti-reflective coating (SiARC) layer 608, an organic layer 612, and a sublayer 616. 6B is a schematic diagram 630 of the current technology showing the SiARC layer 608 and the substrate 634 after etching removing the top portion of the resist layer and leaving the portion previously covered by the resist in the SiARC layer. 6C is a schematic diagram 650 of the current technology showing the removal of the remaining resist on the patterned structure 612 on the substrate 654. 6D is a schematic diagram 670 of the current technology showing how the patterned structure 676 on the substrate 674 has a trapezoidal shape and conformal deposition follows the pattern of the substrate 674. 6E is a schematic diagram 680 of the current technology showing the tilting of the spacer 688 at the pair of trapezoidal shapes 688 and 672 after a series of deposition and removal processes. As described above, the change of the spacer pattern from the rectangular shape to the inclined trapezoidal pattern has a cumulative adverse effect on the fidelity of pattern transfer in subsequent steps. Changes to the skewed trapezoidal pattern can affect the etch transfer margin of the final pattern transfer, resulting in etch placement errors higher than the acceptable range for the application.

본 발명의 실시예에서는, 도 6a, 도 6b, 및 도 6c와 관련하여 설명된 것과 동일한 단계들이 수행되어, 도 7a에서의 입력 기판으로서, 유기 평탄화층(organic planarizing layer; OPL), 고급 패턴 막(advanced pattern film; APL), 또는 스핀 온 하드마스크(spin-on hardmask; SOH)를 포함할 수 있는 직사각형 패터닝 구조물의 층을 포함하는 패터닝된 구조물층을 생성한다. 다른 ALD 막도 사용될 수 있다.In an embodiment of the present invention, the same steps as described in connection with FIGS. 6A, 6B, and 6C are performed, and as the input substrate in FIG. 7A, an organic planarizing layer (OPL), a high-quality pattern film (advanced pattern film; APL), or a spin-on hardmask (SOH). Other ALD films can also be used.

도 7a는 본 발명의 실시예에서의 기판(764) 내의 패터닝된 구조물(또는 맨드렐)(720)의 직류 중첩(DCS) 플라즈마 처리를 나타내는 개략도(700)이다. 기판(764)은 DCS 중첩 플라즈마(708)에 노출된다. 본 발명은, 맨드렐 형상이 그대로 남아있도록 하고 스페이서들이 PEALD 퇴적 이후 수직으로 있도록 보장하기 위해 PEALD 퇴적을 수행하기 전 패터닝 이후 유기 맨드렐을 보호하는 방법 및 시스템을 포함한다. 맨드렐이 패터닝된 후, 맨드렐은, 맨드렐 상의 얇은 물질층으로서 퇴적될 수 있는 상부 전극 물질을 스퍼터링하고 전자 플럭스 또는 탄도(bulkistic) 전자 빔을 생성하는 직류 중첩 플라즈마에 노출된다.7A is a schematic diagram 700 illustrating direct current superposition (DCS) plasma treatment of a patterned structure (or mandrel) 720 in a substrate 764 in an embodiment of the present invention. Substrate 764 is exposed to DCS superimposed plasma 708. The present invention includes a method and system for protecting an organic mandrel after patterning before performing PEALD deposition to ensure that the mandrel shape remains intact and the spacers are vertical after PEALD deposition. After the mandrel is patterned, the mandrel is exposed to a direct current superimposed plasma that sputters the top electrode material, which can be deposited as a thin layer of material on the mandrel, and creates an electron flux or a bulkistic electron beam.

도 7b는 본 발명의 실시예에서의 스페이서 기울어짐이 없거나 또는 감소된 기판(734) 내의 패터닝된 구조물(738)의 포스트 ALD 패턴을 나타내는 개략도(730)이다. 그 후, 패터닝된 구조물 또는 맨드렐(742)은 PEALD 퇴적을 거치며, 이 PEALD 퇴적 동안 상부 전극 물질로부터의 이 얇은 막(도시되지 않음)은 맨드렐을 보호하고 O2 플라즈마(도시되지 않음) 공정에 의해 산화될 것이다. 도 7c는 본 발명의 실시예에서의 스페이서 에칭 맨드렐 풀링 공정 이후의 기판(764)의 패터닝된 구조물(768)을 나타내는 개략도(760)이다.7B is a schematic diagram 730 showing a post ALD pattern of patterned structures 738 in substrate 734 with no or reduced spacer tilt in an embodiment of the present invention. Thereafter, the patterned structure or mandrel 742 undergoes PEALD deposition, during which PEALD deposition this thin film (not shown) from the upper electrode material protects the mandrel and an O 2 plasma (not shown) process. Will be oxidized by 7C is a schematic diagram 760 showing the patterned structure 768 of the substrate 764 after the spacer etch mandrel pulling process in an embodiment of the present invention.

본 발명은 유기 맨드렐을 사용하여 다중 패터닝에서 스페이서와 관련된 기울어짐을 제어함으로써 높은 충실도의 패턴 전사를 가능하게 한다. 맨드렐 패터닝 및 포스트 맨드렐 패터닝 보호가 동일한 챔버 내에서 수행될 수 있기 때문에, 본 발명은 소유 비용이 낮다. 공정이 DCS 중첩을 갖춘 에칭 챔버에서 하나의 패스(pass)를 추가할지라도, 처리 시간은 응용예에 따라 60초 이하이다. 맨드렐 처리 시간은 후속 PEALD O2 플라즈마로부터 적당한 보호를 보장하도록 조정될 수 있다. 본 발명자들은 맨드렐 소모로 인한 스페이서 기울어짐을 방지/경감시키기 위해 약 15초 또는 그 이상이 맨드렐의 최상부 및 측벽들에 대해 적당한 양의 보호를 초래했다는 것을 발견했다.The present invention enables high fidelity pattern transfer by controlling the tilt associated with the spacer in multiple patterning using an organic mandrel. Since mandrel patterning and post mandrel patterning protection can be performed in the same chamber, the present invention has a low cost of ownership. Although the process adds one pass in the etch chamber with DCS overlap, the processing time is 60 seconds or less depending on the application. The mandrel treatment time can be adjusted to ensure adequate protection from the subsequent PEALD O 2 plasma. The inventors have found that about 15 seconds or more resulted in an adequate amount of protection for the top and sidewalls of the mandrel to prevent/mitigating spacer tilt due to mandrel consumption.

본 발명은 스페이서 기울어짐 및 직사각형에서 사다리꼴 프로파일로의 변화를 초래하는 맨드렐에 대한 손상을 포함하는, 유기 맨드렐 상에 PEALD 스페이서를 퇴적할 때의 공지된 문제를 해결한다. 전술한 바와 같이, 본 발명의 신규성은 PEALD 단계 이전에 맨드렐을 보호하기 위해 DCS 플라즈마로부터 맨드렐 상에서 얇은 물질 퇴적층을 사용하는 것이다. 얇은 물질은 제1 PEALD O2 플라즈마 사이클 동안 산화되는 실리콘 막일 수 있으며, 결과적인 최종 막은 다운스트림 집적에 악영향을 미치지 않는 실리콘 산화물의 컨포멀층일 수 있다. 다른 물질 조합도 사용될 수 있다.The present invention addresses the known problems of depositing PEALD spacers on organic mandrels, including damage to the mandrel resulting in spacer tilting and a change from rectangular to trapezoidal profile. As mentioned above, the novelty of the present invention is to use a thin layer of material on the mandrel from the DCS plasma to protect the mandrel prior to the PEALD step. The thin material may be a silicon film that is oxidized during the first PEALD O 2 plasma cycle, and the resulting final film may be a conformal layer of silicon oxide that does not adversely affect downstream integration. Other material combinations can also be used.

본 발명자들에 의해 수행된 테스트 동안 수집된 데이터로부터, 예상치 못한 결과는, DCS 전류 처리가 수행될 때 증가하는 스페이서 두께를 포함하였다. 이러한 두께 증가는 고려되고 제어될 수 있으며, PEALD 퇴적은, 적절한 스페이서 두께, 측벽 각도를 타겟화하고 응용예 및 퇴적과 SEMP 사이클의 반복 회수에 따라 수용가능한 범위로 가장자리 배치 오차(EPE)를 감소시키기 위해 DCS 처리와 함께 미세 조정될 수 있다.From the data collected during the tests conducted by the inventors, unexpected results included the spacer thickness increasing when DCS current treatment was performed. This thickness increase can be considered and controlled, and PEALD deposition targets the appropriate spacer thickness, sidewall angle and reduces the edge placement error (EPE) to an acceptable range depending on the application and the number of iterations of the deposition and SEMP cycles. It can be fine-tuned with DCS treatment.

도 8a는 DCS가 수행되지 않은 경우(804)의, 스페이서 퇴적 후의 3.5㎚의 라인 폭 거칠기(LWR)(812) 및 2.4㎚의 좌측 라인 가장자리 거칠기(L-LER)(816)를 강조표시하는, 기판(808)의 평면도 이미지(800)이다. 도 8b는 DCS가 수행되지 않은 경우의, 스페이서 에칭 맨드렐 풀링(SEMP) 이후의 4.2㎚의 LWR(838), 2.6의 L-LER(842), 및 24.5㎚의 임계 치수(critical dimension; CD)를 강조표시하는, 기판(834)의 평면도 이미지(830)이다.FIG. 8A highlights the line width roughness (LWR) 812 of 3.5 nm and the left line edge roughness (L-LER) 816 of 2.4 nm after spacer deposition in the case where DCS was not performed 804, A plan view image 800 of the substrate 808. FIG. 8B shows an LWR 838 of 4.2 nm, an L-LER 842 of 2.6, and a critical dimension (CD) of 24.5 nm after spacer etch mandrel pulling (SEMP) when DCS was not performed. It is a plan view image 830 of the substrate 834, highlighting.

도 9a는 10초 DCS 공정을 사용한 스페이서 퇴적 이후의 3.8㎚의 LWR(912) 및 2.7㎚의 L-LER(916)을 나타내는 기판(908)의 평면도 이미지(900)이다. 도 9b는 10초 DCS 공정을 사용한 SEMP 이후의 4.2㎚의 LWR(938), 2.6㎚의 L-LER(942), 및 24.5㎚의 CD(946)를 나타내는 기판(934)의 평면도 이미지(930)이다.9A is a plan view image 900 of a substrate 908 showing a 3.8 nm LWR 912 and a 2.7 nm L-LER 916 after spacer deposition using a 10-second DCS process. 9B is a plan view image 930 of a substrate 934 showing a 4.2 nm LWR 938, a 2.6 nm L-LER 942, and a 24.5 nm CD 946 after SEMP using a 10-second DCS process. to be.

도 10a는 20초 DCS 공정을 사용한 스페이서 퇴적 이후의 3.9㎚의 LWR(1012) 및 2.8㎚의 L-LER(1016)을 나타내는 기판(1008)의 평면도 이미지(1000)이다. 도 10b는 20초 DCS 공정을 사용한 SEMP 이후의 4.6㎚의 LWR(1038), 2.5㎚의 L-LER(1042), 및 26.5㎚의 CD(1046)를 나타내는 기판(1034)의 평면도 이미지(1030)이다.10A is a plan view image 1000 of a substrate 1008 showing a 3.9 nm LWR 1012 and a 2.8 nm L-LER 1016 after spacer deposition using a 20 second DCS process. 10B is a plan view image 1030 of a substrate 1034 showing a 4.6 nm LWR 1038, a 2.5 nm L-LER 1042, and a 26.5 nm CD 1046 after SEMP using a 20 second DCS process. to be.

도 11a는 10초 600V DCS 공정을 사용한 스페이서 퇴적 이후의 3.8㎚의 LWR(1112) 및 2.7㎚의 L-LER(1116)을 나타내는 기판(1108)의 평면도 이미지(1100)이다. 도 11b는 10초 600V DCS 공정을 사용한 SEMP 이후의 4.2㎚의 LWR(1138), 2.6㎚의 L-LER(1142), 및 24.5㎚의 CD(1146)를 나타내는 기판(1134)의 평면도 이미지(1130)이다.11A is a plan view image 1100 of a substrate 1108 showing a 3.8 nm LWR 1112 and a 2.7 nm L-LER 1116 after spacer deposition using a 10 second 600V DCS process. 11B is a plan view image of a substrate 1134 showing a 4.2 nm LWR 1138, a 2.6 nm L-LER 1142, and a 24.5 nm CD 1146 after SEMP using a 10-second 600V DCS process (1130). )to be.

도 12a는 10초 800V DCS 공정을 사용한 스페이서 퇴적 이후의 3.5㎚의 LWR(1212) 및 2.4㎚의 L-LER(1216)을 나타내는 기판(1208)의 평면도 이미지(1200)이다. 도 12b는 10초 800V DCS 공정을 사용한 SEMP 이후의 4.2㎚의 LWR(1238), 2.6㎚의 L-LER(1242), 및 24.5㎚의 CD(1246)를 나타내는 기판(1234)의 평면도 이미지(1230)이다.12A is a plan view image 1200 of a substrate 1208 showing a 3.5 nm LWR 1212 and a 2.4 nm L-LER 1216 after spacer deposition using a 10-second 800V DCS process. 12B is a plan view image 1230 of a substrate 1234 showing a 4.2 nm LWR 1238, a 2.6 nm L-LER 1242, and a 24.5 nm CD 1246 after SEMP using a 10-second 800V DCS process. )to be.

다음 도면들의 세트, 즉, 도 13a 내지 도 16c는 허용가능한 결과를 제공하는 동작 변수들의 범위를 결정하기 위해, DCS가 수행되지 않은 세트와, 압력, 전압, 전력, 처리 시간, H2의 유량, 및/또는 Ar의 유량을 달리 한 다른 세트를 포함하는 세 개의 이미지들의 세트이다. 도 13a는 DCS가 사용되지 않았으며(1304), 스페이서 퇴적 이후의 패터닝된 구조물(1306)의 86.0°의 측벽 각도(1308) 및 77.74㎚의 높이(1312)를 강조표시한, 기판(1314)의 측면도 이미지이다. 도 13b는 DCS가 사용되지 않았으며, SEMP 이후의 좌측 스페이서(1338)의 86.19㎚의 높이와 우측 스페이서(1339)의 86.24㎚의 높이, 그리고 스페이서들의 86.24㎚의 거리(1344)를 강조표시한, 기판(1348)의 측면도 이미지(1330)이다. 도 13c는 DCS가 사용되지 않았으며, 스페이서들(1364)의 85° 내지 86°의 기울어짐 각도(1372)를 강조표시한 기판(1368)의 경사 뷰(tilted-view) 이미지(1360)이다.The following set of figures, i.e., FIGS. 13A to 16C, show the set without DCS, pressure, voltage, power, processing time, flow rate of H 2, in order to determine the range of operating variables that provide acceptable results, And/or a set of three images comprising another set with different Ar flow rates. 13A shows that of the substrate 1314, with no DCS used (1304), highlighting a sidewall angle 1308 of 86.0° and a height 1312 of 77.74 nm of the patterned structure 1306 after spacer deposition. This is a side view image. FIG. 13B highlights the height of 86.19 nm of the left spacer 1338 after SEMP, the height of 86.24 nm of the right spacer 1339, and the distance 1344 of the spacers of 86.24 nm, without DCS being used, FIG. A side view of the substrate 1348 is an image 1330. 13C is a tilted-view image 1360 of the substrate 1368 in which DCS is not used and the inclination angle 1372 of 85° to 86° of the spacers 1364 is highlighted.

도 14a는 100mT, 10s, 900V, 100W HRF, 100sccm H2/800sccm Ar 경우의 블레이드 1(1404)에 대한 동작 파라미터들의 제1 세트를 사용하여 DCS가 사용된 기판(1412)의 패터닝된 구조물(1416)의 측면도 이미지(1400)이다. 측면도 이미지(1400)는 스페이서 퇴적 이후의 88.64°의 패터닝된 구조물(1416) 기울어짐 각도(1408) 및 73.02㎚의 스페이서 높이(1420)를 강조표시한다. 도 14b는 도 14a와 관련하여 전술한 바와 같이 DCS가 사용된 SEMP 이후의 기판(1450)의 측면도 이미지(1430)이다. 좌측의 스페이서(1434)의 측정된 기울어짐 각도(1442)는 87.44°이고; 우측의 스페이서(1434)의 측정된 기울어짐 각도(1446)는 88.45°이며; 측정된 스페이서 높이(1448)는 55.56㎚이다. 도 14c는 도 14a와 관련하여 전술한 바와 같이 DCS가 사용되었으며, 스페이서들(1464)의 87.5° 내지 88.5°의 기울어짐 각도(1468)를 강조표시한, 기판(1448)의 경사 뷰 이미지(1460)이다.14A shows a patterned structure 1416 of a substrate 1412 in which DCS was used using a first set of operating parameters for blade 1 1404 in the case of 100 mT, 10s, 900V, 100W HRF, 100 sccm H 2 /800 sccm Ar. ) Is a side view image 1400. Side view image 1400 highlights patterned structure 1416 tilt angle 1408 of 88.64° after spacer deposition and spacer height 1420 of 73.02 nm. 14B is a side view image 1430 of the substrate 1450 after SEMP using DCS as described above with respect to FIG. 14A. The measured tilt angle 1442 of the spacer 1434 on the left is 87.44°; The measured tilt angle 1446 of the spacer 1434 on the right is 88.45°; The measured spacer height 1448 is 55.56 nm. 14C shows an oblique view image 1460 of the substrate 1448, in which DCS was used as described above with respect to FIG. 14A, highlighting the inclination angle 1468 of 87.5° to 88.5° of the spacers 1464. )to be.

도 15a는 100mT, 20s, 900V, 100W HRF, 100sccm H2/800sccm Ar을 포함하는, 블레이드 2(1504)에 대한 동작 파라미터들의 제2 세트를 사용하여 DCS가 수행된 스페이서 퇴적 이후의 기판(1512)의 패터닝된 구조물(1516)의 측면도 이미지(1500)이며, 여기서 스페이서 높이(1508)는 69.85㎚이다. 도 15b는 도 15a와 관련하여 전술한 바와 같이 DCS가 수행된 SEMP 이후의 패터닝된 구조물(1538)의 측면도 이미지(1530)이다. 좌측의 스페이서(1538)의 측정된 기울어짐 각도(1542)는 89.18°이고; 우측의 스페이서(1538)의 측정된 기울어짐 각도(1544)는 89.14°이며; 측정된 스페이서 높이(1546)는 53.88㎚이다. 도 15c는 도 15a와 관련하여 전술한 바와 같이 DCS가 수행되었으며, 스페이서(1564)의 89°의 기울어짐 각도(1568)를 강조표시한, SEMP 이후의 패터닝된 구조물(1564)의 경사 뷰 이미지(1560)이다.15A shows the substrate 1512 after spacer deposition in which DCS was performed using a second set of operating parameters for blade 2 1504, including 100 mT, 20s, 900V, 100W HRF, 100 sccm H 2 /800 sccm Ar. Is a side view image 1500 of the patterned structure 1516 of, where the spacer height 1508 is 69.85 nm. 15B is a side view image 1530 of the patterned structure 1538 after SEMP in which DCS was performed as described above with respect to FIG. 15A. The measured tilt angle 1542 of the spacer 1538 on the left is 89.18°; The measured tilt angle 1544 of the spacer 1538 on the right is 89.14°; The measured spacer height 1546 is 53.88 nm. 15C is an oblique view image of the patterned structure 1564 after SEMP, in which DCS was performed as described above with respect to FIG. 15A and highlighting the inclination angle 1568 of 89° of the spacer 1564 ( 1560).

도 16a는 100mT, 20s, 600V, 100W HRF, 100sccm H2/800sccm Ar을 포함하는, 블레이드 3(1604)에 대한 동작 파라미터들의 제3 세트를 사용하여 DCS가 수행된 스페이서 퇴적 이후의 기판(1612)의 패터닝된 구조물(1616)의 측면도 이미지(1600)이며, 여기서 패터닝된 구조물 높이(1608)는 69.85㎚이다. 도 16b는 도 16a와 관련하여 전술한 바와 같이 DCS가 수행된 SEMP 이후의 패터닝된 구조물(1638)의 측면도 이미지(1630)이다. 좌측의 스페이서(1638)의 측정된 기울어짐 각도(1642)는 89.23°이고; 우측의 스페이서(1638)의 측정된 기울어짐 각도(1644)는 87.18°이며; 측정된 스페이서 높이(1646)는 53.97㎚이다. 도 16c는 도 16a와 관련하여 전술한 바와 같이 DCS가 수행되었으며, 스페이서(1664)의 87° 내지 89°의 기울어짐 각도(1668)를 강조표시한, SEMP 이후의 패터닝된 구조물(1664)의 경사 뷰 이미지(1660)이다.FIG. 16A shows the substrate 1612 after spacer deposition in which DCS was performed using a third set of operating parameters for blade 3 1604, including 100 mT, 20s, 600V, 100W HRF, 100 sccm H 2 /800 sccm Ar. Is a side view image 1600 of patterned structure 1616 in which the patterned structure height 1608 is 69.85 nm. FIG. 16B is a side view image 1630 of the patterned structure 1638 after SEMP in which DCS was performed as described above with respect to FIG. 16A. The measured tilt angle 1642 of the spacer 1638 on the left is 89.23°; The measured tilt angle 1644 of the spacer 1638 on the right is 87.18°; The measured spacer height 1646 is 53.97 nm. 16C shows the inclination of the patterned structure 1664 after SEMP, in which DCS was performed as described above with respect to FIG. 16A, highlighting the inclination angle 1668 of 87° to 89° of the spacer 1664 View image 1660.

도 17a는 사다리꼴 패턴(1712)의 형성 및 컨포멀층에 대한 손상(1708)을 나타내는, "DCS 없음"(1704)이 라벨표시된 PEALD 퇴적 이후의 패터닝된 구조물(1716)의 경사 뷰 이미지(1700)이다. 도 17b는 컨포멀층에 대한 식별가능한 손상(1738)이 없는 직사각형 패턴(1742)의 유지를 나타내는, "DCS 있음"(1734)이 라벨표시된 PEALD 퇴적 이후의 패터닝된 구조물(1736)의 경사 뷰 이미지(1730)이다.17A is an oblique view image 1700 of the patterned structure 1716 after PEALD deposition labeled “No DCS” 1704, showing the formation of a trapezoidal pattern 1712 and damage 1708 to the conformal layer. to be. 17B is an oblique view image of the patterned structure 1736 after PEALD deposition labeled “with DCS” 1734, showing the retention of the rectangular pattern 1742 without discernable damage 1738 to the conformal layer. (1730).

도 18은 본 발명의 실시예에서의 패터닝 공정 동안 스페이서 패터닝된 구조물의 기울어짐을 방지하고 가장자리 배치 오차를 감소시키기 위한 방법의 동작들을 나타내는 예시적인 흐름도(1800)이다. 동작(1804)에서, 처리 챔버 내의 기판에서 초기 패터닝된 구조물 - 초기 패터닝된 구조물은 유기 맨드렐 및 하위층을 포함함 - 이 제공된다. 유기 맨드렐은 레지스트, OPL, APF, 및/또는 SOH를 포함할 수 있다. APF는 고 탄소 함량 및 약간의 수소를 갖는 화학적 기상 퇴적(CVD) 비정질 탄소막을 포함할 수 있고, SOH는 90%보다 큰 스핀 온 유기 중합체 탄소 함량을 포함할 수 있으며, OPL은 81.6/4.6/9.9/3.9 wt%의 C/H/O/N의 조성, 또는 85.4/5.8/6.0/2.9 wt%의 C/H/O/N의 조성을 갖는다.18 is an exemplary flow diagram 1800 illustrating operations of a method for preventing tilting of a spacer patterned structure and reducing edge placement errors during a patterning process in an embodiment of the present invention. In operation 1804, an initially patterned structure in a substrate within a processing chamber, the initially patterned structure comprising an organic mandrel and sublayers, is provided. The organic mandrel may include resist, OPL, APF, and/or SOH. APF may include a chemical vapor deposition (CVD) amorphous carbon film having a high carbon content and some hydrogen, SOH may contain a spin-on organic polymer carbon content greater than 90%, and OPL is 81.6/4.6/9.9 /3.9 wt% of C/H/O/N, or 85.4/5.8/6.0/2.9 wt% of C/H/O/N.

동작(1808)에서, 패터닝된 구조물은 DCS 플라즈마 처리 공정에 노출되며, 상기 공정은 초기 패터닝된 구조물 상에 제1 물질의 층을 퇴적하고, 제1 물질은 원자층 컨포멀 퇴적 공정의 시작 단계에서 유기 맨드렐에 대한 보호를 제공한다. 제1 물질은 플라즈마 소스의 실리콘 전극으로부터 나올 수 있는 실리콘일 수 있다. 다른 물질들이 또한 사용될 수 있다. DCS 플라즈마 처리 공정에 대한 기판의 노출 시간은 15초 내지 25초의 범위, 10초 내지 30초의 범위, 또는 31초 내지 60초의 범위 내에 있을 수 있다. DCS 전압은 700볼트 내지 1100볼트일 수 있고, 처리 챔버 내의 온도는 15℃ 내지 40℃의 범위 내에 있을 수 있고, 고주파 무선 주파수(RF) 소스는 80mHz 내지 119mHz의 범위 내에 있을 수 있으며, EPE는 플러스 또는 마이너스의 범위 내에 있을 수 있다.In operation 1808, the patterned structure is exposed to a DCS plasma treatment process, the process depositing a layer of a first material on the initially patterned structure, and the first material at the beginning of the atomic layer conformal deposition process. Provides protection against organic mandrel. The first material may be silicon that can come from the silicon electrode of the plasma source. Other materials can also be used. The exposure time of the substrate to the DCS plasma treatment process may be in the range of 15 seconds to 25 seconds, 10 seconds to 30 seconds, or 31 seconds to 60 seconds. The DCS voltage may be 700 volts to 1100 volts, the temperature in the processing chamber may be in the range of 15° C. to 40° C., the high frequency radio frequency (RF) source may be in the range of 80 mHz to 119 mHz, and the EPE is positive. Or it may be in the range of minus.

동작(1812)에서, 제2 물질을 사용하여 컨포멀 플라즈마 강화 원자층 퇴적(PEALD) 공정이 수행되며, 전술한 바와 같이, 제1 물질은 원자층 컨포멀 퇴적 공정의 시작 단계에서 유기 맨드렐에 대한 보호를 제공한다. 제1 물질이 실리콘인 경우, 제2 물질은 실리콘 산화물이어야 한다. 제1 물질은 플라즈마에서 O2와 반응하여 실리콘 산화물이 되고, 그 후 유기 맨드렐에 대한 O2 산화 작용으로 인해 유기 맨드렐의 패터닝된 구조물을 보호한다. 위에서 상세하게 설명한 바와 같이, 실리콘 산화물에 의해 제공된 보호는 악화된 패턴 전사 충실도, 거칠기 문제, 및 EPE를 초래시키는 맨드렐의 기울어짐을 크게 감소시키거나 중지시킨다. 다른 쌍의 제1 및 제2 물질들이 또한 사용될 수 있다. 컨포멀 ALD 이후의 기판 내의 패터닝된 구조물의 LWR은 3.5㎚ 내지 4.0㎚의 범위 내에 있을 수 있고, L-LER은 2.2㎚ 내지 3.0㎚의 범위 내에 있을 수 있다.In operation 1812, a conformal plasma enhanced atomic layer deposition (PEALD) process is performed using a second material, and as described above, the first material is applied to the organic mandrel at the beginning of the atomic layer conformal deposition process. Provides protection for If the first material is silicon, the second material must be silicon oxide. The first material reacts with O 2 in plasma to become silicon oxide, and then protects the patterned structure of the organic mandrel due to the O 2 oxidation action on the organic mandrel. As detailed above, the protection provided by silicon oxide significantly reduces or stops tilting of the mandrel resulting in deteriorated pattern transfer fidelity, roughness problems, and EPE. Other pairs of first and second materials can also be used. The LWR of the patterned structure in the substrate after conformal ALD may be in the range of 3.5 nm to 4.0 nm, and the L-LER may be in the range of 2.2 nm to 3.0 nm.

동작(1816)에서, 포스트 스페이서 에칭 맨드렐 풀링(SEMP) 공정이 수행되며, 포스트 스페이서 에칭 맨드렐 풀링 공정은 타겟 최종 측벽 각도를 갖는 최종 패터닝된 구조물을 생성한다. 사용된 가스 혼합물은 H2/Ar을 포함할 수 있고, 여기서 H2 유량은 80sccms 내지 119sccms의 범위 내에 있을 수 있고, Ar 유량은 80sccms 내지 119sccms의 범위 내에 있을 수 있다. SEMP 이후의 기판 내의 패터닝된 구조물의 LWR은 4.0㎚ 내지 4.8㎚의 범위 내에 있을 수 있고, L-LER은 2.0㎚ 내지 2.8㎚의 범위 내에 있을 수 있다. 패터닝된 구조물 노출 공정, 원자층 컨포멀 퇴적 공정, 및 포스트 스페이서 에칭 맨드렐 풀링 공정을 수행하는 기술은 당업자에게 잘 알려져 있으므로, 여기서 반복하지 않을 것이다.In operation 1816, a post spacer etch mandrel pulling (SEMP) process is performed, and the post spacer etch mandrel pulling process produces a final patterned structure with a target final sidewall angle. The gas mixture used may comprise H 2 /Ar, wherein the H 2 flow rate may be in the range of 80 sccms to 119 sccms and the Ar flow rate may be in the range of 80 sccms to 119 sccms. The LWR of the patterned structure in the substrate after SEMP may be in the range of 4.0 nm to 4.8 nm, and the L-LER may be in the range of 2.0 nm to 2.8 nm. Techniques for performing the patterned structure exposure process, atomic layer conformal deposition process, and post spacer etch mandrel pulling process are well known to those of skill in the art and will not be repeated here.

동작(1820)에서, 타겟 최종 측벽 각도 및 다른 집적 목적을 충족시키기 위해, 패터닝된 구조물 노출 공정, 원자층 컨포멀 퇴적 공정, 및 포스트 스페이서 에칭 맨드렐 풀링 공정에서 집적 동작 변수들이 동시에 제어된다. 집적 목적은 에칭 배치 오차(EPE), 타겟 스페이서 측벽 각도, 타겟 DCS 공정 시간, 타겟 스페이서 두께, 타겟 소유 비용, 타겟 기판 쓰루풋 등 중 하나 이상을 포함할 수 있다. 예를 들어, 집적 목적은 +0.1% 내지 +3.0% 또는 ―0.1% 내지 ―3.0%의 EPE, 89° 내지 90°의 타겟 스페이서 측벽 각도, 및 30초 미만의 타겟 DCS 노출 시간을 포함할 수 있다. 집적 목적의 다른 조합이 또한 사용될 수 있다.In operation 1820, integration operating variables are simultaneously controlled in the patterned structure exposure process, the atomic layer conformal deposition process, and the post spacer etch mandrel pulling process to meet the target final sidewall angle and other integration objectives. The purpose of integration may include one or more of an etch placement error (EPE), a target spacer sidewall angle, a target DCS process time, a target spacer thickness, a target cost of ownership, a target substrate throughput, and the like. For example, the purpose of integration may include +0.1% to +3.0% or -0.1% to -3.0% EPE, a target spacer sidewall angle of 89° to 90°, and a target DCS exposure time of less than 30 seconds. . Other combinations of integration purposes can also be used.

본 발명자들에 의해 수행된 일련의 테스트 동안, 본 발명자들은 30초 미만의 DCS 노출 시간에도 89° 내지 90°의 타겟 스페이서 측벽 각도가 달성될 수 있다는 것을 발견하고는 놀라워했다. 일부 경우들에서, 응용예에 따라, 19초 미만의 DCS 노출 시간으로 허용가능한 LWR 및 L-LER이 달성되었다. 추가적인 검사시, 본 발명자들은 또한 컨포멀 퇴적층의 두께가 2㎚ 내지 3㎚의 범위 내에 있었다는 것을 발견하였으며, 이는 잠재적으로 더 감소될 수 있고, 따라서 예를 들어, 89° 내지 90°의 타겟 스페이서 측벽 각도를 달성하는데 필요한 DCS 노출 시간을 더욱 단축시킬 수 있다. 전반적으로, DCS 플라즈마 처리 공정인 동작(1808)을 레시피에 추가하면, 재처리가 적어져서 소유 비용을 개선시켰고, 이에 따라 기판 쓰루풋을 효과적으로 증가시켰다. 스페이서 기울어짐의 제거 또는 감소로 인해, 특히 일련의 퇴적 및 SEMP가 이용될 때, 패턴 전사의 충실도가 실질적으로 향상되었다.During a series of tests conducted by the inventors, the inventors were surprised to find that a target spacer sidewall angle of 89° to 90° can be achieved even with a DCS exposure time of less than 30 seconds. In some cases, depending on the application, acceptable LWR and L-LER have been achieved with DCS exposure times of less than 19 seconds. Upon further inspection, the inventors also found that the thickness of the conformal sediment layer was in the range of 2 nm to 3 nm, which could potentially be further reduced, and thus, for example, 89° to 90° target spacer sidewalls. The DCS exposure time required to achieve the angle can be further shortened. Overall, adding operation 1808, which is a DCS plasma treatment process, to the recipe results in less reprocessing, improving cost of ownership, and thus effectively increasing substrate throughput. Due to the elimination or reduction of spacer tilt, the fidelity of pattern transfer is substantially improved, especially when a series of depositions and SEMPs are used.

도 19는 본 발명의 실시예에서의 DCS 패터닝 공정을 사용하는 집적 시스템의 제어기를 포함한 예시적인 시스템 차트이다. 위에서 확인된 공정 조건들을 수행하도록 구성된 플라즈마 에칭 시스템(1900)이 도 19에서 도시되며, 이 시스템(1900)은 처리 챔버(1910), 처리될 기판(1925)이 부착되는 기판 홀더(1920), 및 진공 펌핑 시스템(1950)을 포함한다. 기판(1925)은 반도체 기판, 웨이퍼, 평면 패널 디스플레이, 또는 액정 디스플레이일 수 있다. 처리 챔버(1910)는 기판(1925)의 표면 부근의 처리 영역(1945)을 에칭하는 것을 용이하게 하도록 구성될 수 있다. 이온화가능한 가스 또는 공정 가스들의 혼합물이 가스 분배 시스템(1940)을 통해 유입된다. 공정 가스의 주어진 흐름에 대해, 공정 압력은 진공 펌핑 시스템(1950)을 사용하여 조정된다. 공정은 기판(1925)의 노출면들로부터의 물질의 제거를 도와줄 수 있다. 에칭 처리 시스템(1900)은 190㎜ 기판들, 300㎜ 기판들, 또는 이보다 큰 기판들과 같은, 임의의 원하는 크기의 기판들을 처리하도록 구성될 수 있다.19 is an exemplary system chart including a controller of an integrated system using the DCS patterning process in an embodiment of the present invention. A plasma etching system 1900 configured to perform the process conditions identified above is shown in FIG. 19, which system 1900 includes a processing chamber 1910, a substrate holder 1920 to which a substrate 1925 to be processed is attached, and Vacuum pumping system 1950. The substrate 1925 may be a semiconductor substrate, a wafer, a flat panel display, or a liquid crystal display. The processing chamber 1910 may be configured to facilitate etching the processing region 1945 near the surface of the substrate 1925. The ionizable gas or mixture of process gases is introduced through the gas distribution system 1940. For a given flow of process gas, the process pressure is adjusted using a vacuum pumping system 1950. The process can assist in the removal of material from the exposed surfaces of the substrate 1925. The etch processing system 1900 can be configured to process substrates of any desired size, such as 190 mm substrates, 300 mm substrates, or larger substrates.

기판(1925)은 기계적 클램핑 시스템 또는 전기적 클램핑 시스템(예를 들어, 정전 클램핑 시스템)과 같은 클램핑 시스템(1928)을 통해 기판 홀더(1920)에 부착될 수 있다. 또한, 기판 홀더(1920)는 기판 홀더(1920) 및 기판(1925)의 온도를 조정 및/또는 제어하도록 구성된 가열 시스템(도시되지 않음) 또는 냉각 시스템(도시되지 않음)을 포함할 수 있다. 가열 시스템 또는 냉각 시스템은 냉각시 기판 홀더(1920)로부터 열을 받고 열교환기 시스템(도시되지 않음)으로 열을 전달하거나, 가열시 열 교환기 시스템으로부터 기판 홀더(1920)로 열을 전달하는 열 전달 유체의 재순환 흐름을 포함할 수 있다. 다른 실시예들에서, 저항성 가열 엘리먼트들, 또는 열 전기 히터/냉각기와 같은 가열/냉각 엘리먼트들이 기판 홀더(1919)뿐만이 아니라, 처리 챔버(1910)의 챔버 벽 및 처리 시스템(1900) 내의 임의의 다른 컴포넌트 내에 포함될 수 있다.The substrate 1925 may be attached to the substrate holder 1920 through a clamping system 1928 such as a mechanical clamping system or an electrical clamping system (eg, an electrostatic clamping system). Further, the substrate holder 1920 may include a heating system (not shown) or a cooling system (not shown) configured to adjust and/or control the temperature of the substrate holder 1920 and the substrate 1925. The heating system or cooling system is a heat transfer fluid that receives heat from the substrate holder 1920 during cooling and transfers heat to a heat exchanger system (not shown), or transfers heat from the heat exchanger system to the substrate holder 1920 during heating. May include a recirculating flow of. In other embodiments, heating/cooling elements, such as resistive heating elements, or a thermoelectric heater/cooler, are not only the substrate holder 1919, but also the chamber wall of the processing chamber 1910 and any other in the processing system 1900. It can be included in a component.

추가적으로, 기판(1925)과 기판 홀더(1920) 사이의 가스 갭 열 전도성을 개선시키기 위해 열 전달 가스가 후면 가스 공급 시스템(1926)을 통해 기판(1925)의 후면으로 전달될 수 있다. 이러한 시스템은 승온 시 또는 감온 시 기판의 온도 제어가 요구될 때 이용될 수 있다. 예를 들어, 후면 가스 공급 시스템은 헬륨 가스 갭 압력이 기판(1925)의 중앙과 가장자리 사이에서 독립적으로 변할 수 있는 2개 구역 가스 분배 시스템을 포함할 수 있다.Additionally, heat transfer gas may be delivered to the rear surface of the substrate 1925 through the rear gas supply system 1926 to improve the gas gap thermal conductivity between the substrate 1925 and the substrate holder 1920. Such a system can be used when a temperature control of a substrate is required at elevated or reduced temperature. For example, the backside gas supply system may include a two zone gas distribution system in which the helium gas gap pressure can be varied independently between the center and edge of the substrate 1925.

도 19에서 도시된 실시예에서, 기판 홀더(1919)는 상부 전극(1970)과 하부 전극(1922)을 포함할 수 있으며, 이 전극들을 통해 RF 전력이 처리 영역(1945)에 결합된다. 예를 들어, 기판 홀더(1919)는 RF 발생기(1930)로부터 선택적인 임피던스 정합 네트워크(1932)를 거쳐서 기판 홀더(1919)로 RF 전력이 전송되는 것을 통해 RF 전압에서 전기적으로 바이어스될 수 있다. RF 전기적 바이어스는 전자를 가열하여 플라즈마를 형성하고 유지시키는 역할을 할 수 있다. 이 구성에서, 본 시스템은 반응 이온 에칭(reactive ion etch; RIE) 반응기로서 동작할 수 있으며, 챔버 및 상부 가스 주입 전극은 접지면들로서 역할을 한다. RF 바이어스를 위한 전형적인 주파수는 약 0.1MHz 내지 약 80MHz의 범위일 수 있다. 플라즈마 처리를 위한 RF 시스템은 당업자에게 잘 알려져 있는 것이다.In the embodiment shown in FIG. 19, the substrate holder 1919 may include an upper electrode 1970 and a lower electrode 1922 through which RF power is coupled to the processing region 1945. For example, the substrate holder 1919 may be electrically biased at an RF voltage through the transmission of RF power from the RF generator 1930 to the substrate holder 1919 via an optional impedance matching network 1932. RF electrical bias can serve to heat electrons to form and maintain plasma. In this configuration, the system can operate as a reactive ion etch (RIE) reactor, and the chamber and upper gas injection electrode serve as ground planes. Typical frequencies for RF bias may range from about 0.1 MHz to about 80 MHz. RF systems for plasma processing are well known to those skilled in the art.

또한, RF 전압에서의 전극(1922)의 전기적 바이어스는 펄스형 바이어스 신호 제어기(1931)를 사용하여 펄싱될 수 있다. RF 발생기(1930)로부터의 RF 전력 출력은, 예를 들어, 오프 상태와 온 상태 사이에서 펄싱될 수 있다. 대안적으로, RF 전력은 다중 주파수들에서 기판 홀더 전극에 인가된다. 또한, 임피던스 정합 네트워크(1932)는 반사된 전력을 감소시킴으로써 플라즈마 처리 챔버(1910)에서 플라즈마로의 RF 전력의 전달을 개선시킬 수 있다. 정합 네트워크 토폴로지(예를 들어, L형, Π형, T형 등) 및 자동 제어 방법은 당업자에게 잘 알려져 있는 것이다.Further, the electrical bias of the electrode 1922 at the RF voltage can be pulsed using a pulsed bias signal controller 1931. The RF power output from RF generator 1930 may be pulsed between an off state and an on state, for example. Alternatively, RF power is applied to the substrate holder electrode at multiple frequencies. In addition, the impedance matching network 1932 may improve the transfer of RF power from the plasma processing chamber 1910 to the plasma by reducing the reflected power. Matching network topologies (eg, L-type, ?-type, T-type, etc.) and automatic control methods are well known to those skilled in the art.

가스 분배 시스템(1940)은 공정 가스들의 혼합물을 유입시키기 위한 샤워헤드 설계를 포함할 수 있다. 대안적으로, 가스 분배 시스템(1940)은 공정 가스들의 혼합물을 유입시키고 기판(1925) 위에서의 공정 가스들의 혼합물의 분배를 조정하기 위한 다중 구역 샤워헤드 설계를 포함할 수 있다. 예를 들어, 다중 구역 샤워헤드 설계는 기판(1925) 위의 실질적으로 중앙 영역으로의 공정 가스 흐름 또는 조성의 양에 대해, 기판(1925) 위의 실질적으로 주변 영역으로의 공정 가스 흐름 또는 조성을 조정하거나 또는 중앙 흐름과 가장자리 흐름 내로 분할하도록 구성될 수 있다.The gas distribution system 1940 may include a showerhead design for introducing a mixture of process gases. Alternatively, the gas distribution system 1940 may include a multi-zone showerhead design to introduce a mixture of process gases and coordinate the distribution of the mixture of process gases over the substrate 1925. For example, a multi-zone showerhead design adjusts the process gas flow or composition to a substantially peripheral region above the substrate 1925, relative to the amount of process gas flow or composition to a substantially central region above the substrate 1925. Or it can be configured to divide into a central flow and an edge flow.

진공 펌핑 시스템(1950)은 초당 8000리터(및 그 이상)까지의 펌핑 속도가 가능한 터보 분자 진공 펌프(turbo-molecular vacuum pump; TMP) 및 챔버 압력을 스로틀링하기 위한 게이트 밸브를 포함할 수 있다. 건식 플라즈마 에칭에 이용되는 종래의 플라즈마 처리 디바이스들에서는, 초당 800리터 내지 3000리터의 TMP가 사용될 수 있다. TMP는 일반적으로 약 50mTorr 미만의 저압 처리에 유용하다. 고압 처리의(즉, 약 80mTorr보다 큰) 경우, 기계식 부스터 펌프 및 건식 러핑(roughing) 펌프가 사용될 수 있다. 또한, 챔버 압력을 모니터링하기 위한 디바이스(도시되지 않음)가 플라즈마 처리 챔버(1910)에 결합될 수 있다.The vacuum pumping system 1950 may include a turbo-molecular vacuum pump (TMP) capable of pumping speeds of up to 8000 liters per second (and more) and a gate valve for throttling chamber pressure. In conventional plasma processing devices used for dry plasma etching, a TMP of 800 liters to 3000 liters per second can be used. TMP is generally useful for low pressure treatments of less than about 50 mTorr. For high pressure processing (ie, greater than about 80 mTorr), mechanical booster pumps and dry roughing pumps can be used. In addition, a device (not shown) for monitoring the chamber pressure may be coupled to the plasma processing chamber 1910.

전술한 바와 같이, 제어기(1955)는 처리 시스템(1900)에 대한 입력들을 전달 및 활성화시키는 것은 물론, 처리 시스템(1900)으로부터의 출력들을 모니터링하기에 충분한 제어 전압들을 생성할 수 있는 마이크로프로세서, 메모리, 및 디지털 I/O 포트를 포함한다. 또한, 제어기(1955)는 RF 발생기(830), 펄스형 바이어스 신호 제어기(1931), 임피던스 정합 네트워크(1932), 가스 분배 시스템(1940), 진공 펌핑 시스템(1950)뿐만이 아니라, 기판 가열/냉각 시스템(도시되지 않음), 후면 가스 공급 시스템(1926), 및/또는 정전 클램핑 시스템(1921)에 결합되고 이것들과 정보를 교환할 수 있다. 예를 들어, 기판(1925) 상에서, 플라즈마 에칭 공정 또는 PHT 공정과 같은 플라즈마 지원 공정을 수행하기 위한 공정 레시피에 따라 처리 시스템(1900)의 전술한 컴포넌트들에 대한 입력들을 활성화시키기 위해 메모리에 저장된 프로그램이 이용될 수 있다.As described above, the controller 1955 is a microprocessor, memory capable of generating sufficient control voltages to pass and activate inputs to the processing system 1900, as well as to monitor the outputs from the processing system 1900. , And digital I/O ports. In addition, the controller 1955 is not only an RF generator 830, a pulsed bias signal controller 1931, an impedance matching network 1932, a gas distribution system 1940, a vacuum pumping system 1950, but also a substrate heating/cooling system. (Not shown), rear gas supply system 1926, and/or electrostatic clamping system 1921 can be coupled to and exchange information with them. For example, on the substrate 1925, a program stored in the memory to activate inputs to the aforementioned components of the processing system 1900 according to a process recipe for performing a plasma support process such as a plasma etching process or a PHT process. Can be used.

또한, 처리 시스템(1900)은 RF 전력이 RF 발생기(1972)로부터 선택적인 임피던스 정합 네트워크(1974)를 거쳐서 결합될 수 있는 상부 전극(1970)을 더 포함할 수 있다. 상부 전극으로의 RF 전력의 인가를 위한 주파수는 약 0.1MHz 내지 약 190MHz의 범위일 수 있다. 추가적으로, 하부 전극으로의 전력의 인가를 위한 주파수는 약 0.1MHz 내지 약 80MHz의 범위일 수 있다. 또한, 제어기(1955)는 상부 전극(1970)으로의 RF 전력의 인가를 제어하기 위해 RF 발생기(1972) 및 임피던스 정합 네트워크(1974)에 결합된다. 상부 전극의 설계 및 구현은 당업자에게 잘 알려져 있는 것이다. 상부 전극(1970) 및 기체 분배 시스템(1940)은 도시된 바와 같이 동일한 챔버 어셈블리 내에서 설계될 수 있다. 대안적으로, 상부 전극(1970)은 기판(1925) 위에서의 플라즈마에 결합된 RF 전력 분배를 조정하기 위한 다중 구역 전극 설계를 포함할 수 있다. 예를 들어, 상부 전극(1970)은 중앙 전극과 가장자리 전극으로 분리될 수 있다.Further, the processing system 1900 may further include an upper electrode 1970 to which RF power may be coupled from the RF generator 1972 via an optional impedance matching network 1974. The frequency for application of RF power to the upper electrode may range from about 0.1 MHz to about 190 MHz. Additionally, a frequency for application of power to the lower electrode may range from about 0.1 MHz to about 80 MHz. Further, the controller 1955 is coupled to the RF generator 1972 and the impedance matching network 1974 to control the application of RF power to the upper electrode 1970. The design and implementation of the upper electrode is well known to those skilled in the art. The upper electrode 1970 and gas distribution system 1940 can be designed within the same chamber assembly as shown. Alternatively, the top electrode 1970 may include a multi-zone electrode design to coordinate the distribution of RF power coupled to the plasma over the substrate 1925. For example, the upper electrode 1970 may be divided into a center electrode and an edge electrode.

응용들에 따라, 센서 또는 계측 장치와 같은 추가적인 장치가 처리 챔버(1910)에 그리고 제어기(1955)에 결합되어 실시간 데이터를 수집하고 그러한 실시간 데이터를 사용하여 집적 방식의 퇴적 공정들, RIE 공정들, 풀링 공정들, 패턴 개질 공정들, 가열 처리 공정들 및/또는 패턴 전사 공정들을 수반하는 2개 이상의 단계들에서의 2개 이상의 선택된 집적 동작 변수들을 동시에 제어할 수 있다. 또한, 포스트 열처리(post heat treatment; PHT)의 완료, 패터닝 균일성(균일성), 패터닝된 구조물의 풀다운(풀다운), 패터닝된 구조물의 슬리밍(슬리밍), 패터닝된 구조물의 종횡비(종횡비), 에칭 선택비, 라인 가장자리 거칠기(line edge roughness; LER), 라인 폭 거칠기(line width roughness; LWR), 기판 쓰루풋, 소유 비용 등을 비롯한 집적 타겟들이 달성되는 것을 보장하기 위해 동일한 데이터를 사용할 수 있다.Depending on the applications, an additional device, such as a sensor or metrology device, is coupled to the processing chamber 1910 and to the controller 1955 to collect real-time data and use such real-time data to integrate the deposition processes, RIE processes, It is possible to simultaneously control two or more selected integrated operation variables in two or more steps involving pulling processes, pattern modification processes, heat treatment processes and/or pattern transfer processes. In addition, completion of post heat treatment (PHT), patterning uniformity (uniformity), pull-down (pull-down) of patterned structures, slimming (slimming) of patterned structures, aspect ratio (aspect ratio) of patterned structures, etching The same data can be used to ensure that integrated targets are achieved, including selectivity, line edge roughness (LER), line width roughness (LWR), substrate throughput, cost of ownership, etc.

비록 본 발명의 특정 실시예들만을 위에서 상세하게 설명하였지만, 당업자는 본 발명의 신규한 교시 및 이점으로부터 실질적으로 벗어나지 않고서 실시예들에서 많은 변형들이 가능하다는 것을 쉽게 알 것이다. 전술한 바와 같이, 본 발명의 원리, 특징, 및 이점을 설명하기 위해 DCS 실시예가 사용되었지만, 본 발명은 둘 이상의 물질들을 포함할 수 있는 다른 구조물 패턴층들을 갖는 기판들에 사용될 수 있다. 따라서, 이러한 모든 변형들은 본 발명의 범위 내에 포함되는 것으로 의도된다.Although only specific embodiments of the present invention have been described in detail above, those skilled in the art will readily appreciate that many modifications are possible in the embodiments without materially departing from the novel teachings and advantages of the present invention. As mentioned above, although the DCS embodiment has been used to illustrate the principles, features, and advantages of the present invention, the present invention can be used with substrates having other structural pattern layers that may include two or more materials. Accordingly, all such modifications are intended to be included within the scope of the present invention.

Claims (20)

다중 패터닝 기법에서 스페이서들을 패터닝하는 방법에 있어서,
처리 챔버 내의 기판 상에 초기 패터닝된 구조물 - 상기 초기 패터닝된 구조물은 유기 맨드렐과 하위층을 포함함 - 을 제공하는 단계;
상기 초기 패터닝된 구조물을 직류 중첩(direct current superposition; DCS) 플라즈마 처리 공정에 노출시키는 단계 - 상기 DCS 플라즈마 처리 공정은 후속 동작들 동안 상기 초기 패터닝된 구조물을 보호하도록 구성된 제1 물질의 층을 상기 초기 패터닝된 구조물 상에 퇴적함 -;
제2 물질을 퇴적시키기 위해 원자층 컨포멀 퇴적 공정을 수행하는 단계 - 상기 제1 물질은 상기 원자층 컨포멀 퇴적 공정의 시작시 상기 유기 맨드렐에 대한 보호를 제공함 -;
스페이서 에칭 맨드렐 풀링(spacer etch mandrel pull; SEMP) 공정을 수행하는 단계 - 상기 SEMP 공정은 타겟 최종 측벽 각도를 갖는 최종 패터닝된 구조물을 생성함 -;
상기 타겟 최종 측벽 각도를 포함한 집적 목적(integration objective)들을 충족시키기 위해 상기 DCS 플라즈마 처리 공정, 상기 원자층 컨포멀 퇴적 공정, 및 상기 SEMP 공정에서 집적 동작 변수(integration operating variable)들을 동시에 제어하는 단계
를 포함하는 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.In a method for patterning spacers in a multiple patterning technique,
Providing an initially patterned structure on a substrate in the processing chamber, the initially patterned structure comprising an organic mandrel and an underlying layer;
Exposing the initially patterned structure to a direct current superposition (DCS) plasma treatment process, wherein the DCS plasma treatment process deposits a layer of a first material configured to protect the initially patterned structure during subsequent operations. Deposited on the patterned structure -;
Performing an atomic layer conformal deposition process to deposit a second material, the first material providing protection to the organic mandrel at the beginning of the atomic layer conformal deposition process;
Performing a spacer etch mandrel pull (SEMP) process, wherein the SEMP process produces a final patterned structure with a target final sidewall angle;
Simultaneously controlling integration operating variables in the DCS plasma treatment process, the atomic layer conformal deposition process, and the SEMP process to meet integration objectives including the target final sidewall angle.
A method of patterning spacers in a multiple patterning technique comprising a. 제1항에 있어서,
상기 타겟 최종 측벽 각도는 89° 내지 90°의 범위 내에 있고,
상기 제1 물질은 실리콘이고,
상기 제2 물질은 실리콘 산화물인 것인 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.The method of claim 1,
The target final sidewall angle is in the range of 89° to 90°,
The first material is silicon,
The method of patterning spacers in a multiple patterning technique wherein the second material is silicon oxide. 제2항에 있어서,
상기 실리콘은 상기 DCS 플라즈마 처리 공정에서 사용되는 DCS 플라즈마 처리 디바이스 내의 상부 전극으로부터 나오는 것이며,
상기 실리콘은 실리콘 산화물층을 형성함으로써 상기 초기 패터닝된 구조물의 최상부 및 측면들을 보호하는 원자층 퇴적물을 형성하는 것인 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.The method of claim 2,
The silicon is from the upper electrode in the DCS plasma processing device used in the DCS plasma processing process,
Wherein the silicon forms an atomic layer deposit that protects tops and sides of the initially patterned structure by forming a silicon oxide layer. 제2항에 있어서,
상기 DCS 플라즈마 처리 공정을 위한 집적 동작 변수들은 DCS 전압, H2 유량, Ar 유량, 처리 시간, 온도, 압력, 및 고주파 전력을 포함한 것인 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.The method of claim 2,
The integrated operating parameters for the DCS plasma treatment process include DCS voltage, H 2 flow rate, Ar flow rate, treatment time, temperature, pressure, and high frequency power. 제4항에 있어서,
상기 DCS 전압은 700V 내지 1100V의 범위 내에 있는 것인 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.The method of claim 4,
The method of patterning spacers in a multiple patterning technique, wherein the DCS voltage is in the range of 700V to 1100V. 제4항에 있어서,
상기 H2 유량과 상기 Ar 유량 중 적어도 하나는 80sccm 내지 119sccm의 범위 내에 있는 것인 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.The method of claim 4,
At least one of the H 2 flow rate and the Ar flow rate is in the range of 80 sccm to 119 sccm. 제4항에 있어서,
상기 처리 시간은 10초 내지 30초의 범위 내에 있는 것인 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.The method of claim 4,
The method of patterning spacers in a multiple patterning technique, wherein the processing time is in the range of 10 seconds to 30 seconds. 제4항에 있어서,
상기 온도는 10℃ 내지 50℃의 범위 내에 있는 것인 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.The method of claim 4,
The method of patterning spacers in a multiple patterning technique, wherein the temperature is in the range of 10°C to 50°C. 제4항에 있어서,
상기 압력은 80mT 내지 100mT의 범위 내에 있고,
상기 고주파 전력은 80MHz 내지 119MHz의 범위 내에 있는 것인 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.The method of claim 4,
The pressure is in the range of 80mT to 100mT,
The method of patterning spacers in a multiple patterning technique, wherein the high frequency power is in the range of 80MHz to 119MHz. 제4항에 있어서,
상기 초기 패터닝된 구조물을 제공하기 전에,
레지스트층, 중간층, 유기층, 및 상기 하위층을 제공하는 단계; 및
상기 중간층과 상기 유기층을 에칭하고, 상기 레지스트층을 제거하며, 상기 중간층을 제거하여, 상기 초기 패터닝된 구조물을 생성하도록 유기 개구(organic open) 공정을 수행하는 단계
를 더 포함하는 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.The method of claim 4,
Before providing the initial patterned structure,
Providing a resist layer, an intermediate layer, an organic layer, and the lower layer; And
Etching the intermediate layer and the organic layer, removing the resist layer, removing the intermediate layer, and performing an organic open process to generate the initially patterned structure
A method of patterning spacers in a multiple patterning technique further comprising a. 제10항에 있어서,
상기 중간층은 실리콘 반사 방지 코팅(silicon anti-reflective coating; SiARC)을 포함하며,
상기 유기층은 유기 평탄화층(organic planarizing layer; OPL), 고급 패턴막(advanced pattern film; APF), 또는 스핀 온 하드마스크(spin-on hardmask; SOH) 중 하나를 포함한 것인 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.The method of claim 10,
The intermediate layer includes a silicon anti-reflective coating (SiARC),
The organic layer includes one of an organic planarizing layer (OPL), an advanced pattern film (APF), or a spin-on hardmask (SOH). How to pattern. 제11항에 있어서,
상기 APF는 수소를 함유한 화학적 기상 퇴적(chemical vapor deposition; CVD) 비정질 탄소막을 포함하고,
상기 SOH는 90%보다 큰 스핀 온 유기 중합체 탄소 함량을 포함하며,
상기 OPL은 81.6/4.6/9.9/3.9 wt%의 C/H/O/N의 조성을 포함한 것인 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.The method of claim 11,
The APF includes a chemical vapor deposition (CVD) amorphous carbon film containing hydrogen,
The SOH comprises a spin-on organic polymer carbon content greater than 90%,
The OPL includes a composition of 81.6/4.6/9.9/3.9 wt% C/H/O/N. A method for patterning spacers in a multiple patterning technique. 제1항에 있어서,
상기 집적 목적들은 87°내지 90°의 범위 내의 상기 타겟 최종 측벽 각도를 포함한 것인 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.The method of claim 1,
Wherein the integration objectives include the target final sidewall angle in the range of 87° to 90°. 제1항에 있어서,
상기 집적 목적들은 상기 SEMP 공정 이후 4.0㎚ 내지 4.8㎚의 범위 내의 상기 최종 패터닝된 구조물의 타겟 라인 폭 거칠기(line width roughness; LWR)를 포함한 것인 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.The method of claim 1,
The integration objectives include a target line width roughness (LWR) of the final patterned structure within a range of 4.0 nm to 4.8 nm after the SEMP process. 제1항에 있어서,
상기 집적 목적들은 상기 원자층 컨포멀 퇴적 공정 이후 3.5㎚ 내지 4.0㎚의 범위 내의 상기 최종 패터닝된 구조물의 타겟 라인 폭 거칠기(LWR)를 포함한 것인 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.The method of claim 1,
The integration objectives include a target line width roughness (LWR) of the final patterned structure within a range of 3.5 nm to 4.0 nm after the atomic layer conformal deposition process. 제1항에 있어서,
상기 집적 목적들은 상기 SEMP 공정 이후 2.2㎚ 내지 2.8㎚의 범위 내의 상기 최종 패터닝된 구조물의 타겟 좌측 라인 가장자리 거칠기(left-line edge roughness; L-LER)를 포함한 것인 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.The method of claim 1,
The integration objectives include a target left-line edge roughness (L-LER) of the final patterned structure within a range of 2.2 nm to 2.8 nm after the SEMP process. Way. 제1항에 있어서,
상기 집적 목적들은 상기 원자층 컨포멀 퇴적 공정 이후 2.2㎚ 내지 3.0㎚의 범위 내의 상기 최종 패터닝된 구조물의 타겟 좌측 라인 가장자리 거칠기(L-LER)를 포함한 것인 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.The method of claim 1,
The method of patterning spacers in a multi-patterning technique wherein the integration objectives include a target left line edge roughness (L-LER) of the final patterned structure within a range of 2.2 nm to 3.0 nm after the atomic layer conformal deposition process. 제1항에 있어서,
상기 집적 목적들은 0.1% 내지 3.0%의 범위 또는 -0.1% 내지 -3.0%의 범위 내의 상기 최종 패터닝된 구조물의 타겟 가장자리 배치 오차를 포함하고;
상기 집적 동작 변수들은 상기 타겟 가장자리 배치 오차를 충족시키도록 제어되는 것인 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.The method of claim 1,
The integration objectives include a target edge placement error of the final patterned structure within a range of 0.1% to 3.0% or a range of -0.1% to -3.0%;
Wherein the integrated operating variables are controlled to meet the target edge placement error. 제1항에 있어서,
상기 집적 목적들을 충족시키기 위해 집적 동작 변수들을 동시에 제어하는 단계는,
상기 집적 동작 변수들의 측정들을 수행하는 단계; 및
상기 집적 목적들을 충족시키기 위해 상기 집적 동작 변수들 중의 하나 이상의 집적 동작 변수들의 조정들을 수행하는 단계
를 포함하거나; 또는
상기 집적 동작 변수들의 인시츄(in situ) 온라인 측정들을 수행하는 단계; 및
상기 집적 목적들을 충족시키기 위해 상기 집적 동작 변수들 중의 하나 이상의 집적 동작 변수들의 인시츄 조정들을 수행하는 단계
를 포함하고,
상기 인시츄 조정들은 상기 집적 동작 변수들의 인시츄 온라인 측정들에 기초한 것인 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.The method of claim 1,
Simultaneously controlling the integrated operating variables to meet the integration objectives,
Performing measurements of the integrated operating parameters; And
Performing adjustments of one or more of the integrated operating variables to meet the integration objectives.
Or; or
Performing in situ online measurements of the integrated operating parameters; And
Performing in situ adjustments of one or more of the integrated operating variables to meet the integration objectives.
Including,
Wherein the in-situ adjustments are based on in-situ online measurements of the integrated operating variables. 제4항에 있어서,
상기 처리 시간은 31초 내지 60초의 범위 내에 있는 것인 다중 패터닝 기법에서 스페이서들을 패터닝하는 방법.The method of claim 4,
The method of patterning spacers in a multiple patterning technique, wherein the processing time is in the range of 31 seconds to 60 seconds.
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