KR102221543B1 - Power amplification circuit - Google Patents
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Abstract
전력 증폭 회로(1)는 증폭 트랜지스터(20)와, 가변 전압(Vcc2)을 증폭 트랜지스터(20)의 콜렉터에 공급하는 가변 전압 전원(11)과, 증폭 트랜지스터(20)의 베이스로 직류 바이어스 전류를 출력하는 정전류 증폭 트랜지스터(220)를 갖는 바이어스 회로(22)와, 직류 바이어스 전류를 제한하는 전류 제한 회로(23)를 구비하고, 전류 제한 회로(23)는 전류 제한 트랜지스터(230)와, 전류 제한 트랜지스터(230)의 콜렉터 및 가변 전압 전원(11)에 접속된 저항소자(232)와, 전류 제한 트랜지스터(230)의 베이스 및 정전류 증폭 트랜지스터(220)의 베이스에 접속된 저항소자(231)를 갖는다.The power amplification circuit 1 includes an amplifying transistor 20, a variable voltage power supply 11 that supplies a variable voltage Vcc2 to the collector of the amplifying transistor 20, and a DC bias current to the base of the amplifying transistor 20. A bias circuit 22 having a constant current amplifying transistor 220 to output and a current limiting circuit 23 for limiting a direct current bias current are provided, and the current limiting circuit 23 includes a current limiting transistor 230 and a current limiting It has a resistance element 232 connected to the collector of the transistor 230 and the variable voltage power supply 11, and a resistance element 231 connected to the base of the current limiting transistor 230 and the base of the constant current amplifying transistor 220. .
Description
본 발명은 전력 증폭 회로에 관한 것이다.The present invention relates to a power amplifier circuit.
이동체 통신기기의 소형화 및 경량화에 따라서, 탑재되는 배터리의 소형화 및 장수명화와 함께 전력 증폭기의 소형화 및 저소비 전력화가 요구되고 있다. 전력 증폭기의 저소비 전력화의 대책으로서, 고주파 신호의 전력 진폭(포락선)을 추적하고(포락선 추적 방식), 상기 포락선에 따라서 전력 증폭기로의 전압 공급 레벨을 가변하는 방식이 제안되어 있다(예를 들면, 특허문헌 1). 구체적으로는, 고주파 신호의 포락선의 상승에 따라서 전력 증폭기로의 전압 공급 레벨을 상승시키고, 상기 포락선의 감소에 따라서 전력 증폭기로의 전압 공급 레벨을 감소시킨다. 이것에 의해, 전력 증폭기의 소비전력(소비전류)을 저감할 수 있다고 하고 있다.[0003] With the miniaturization and weight reduction of mobile communication devices, there is a demand for miniaturization and reduction in power consumption of power amplifiers as well as miniaturization and longevity of mounted batteries. As a countermeasure for lowering the power consumption of the power amplifier, a method of tracking the power amplitude (envelope) of a high-frequency signal (envelope tracking method) and varying the voltage supply level to the power amplifier according to the envelope has been proposed (for example, Patent Document 1). Specifically, the voltage supply level to the power amplifier is increased in accordance with the rise of the envelope of the high-frequency signal, and the voltage supply level to the power amplifier is decreased in accordance with the decrease in the envelope. As a result, it is said that the power consumption (current consumption) of the power amplifier can be reduced.
그러나, 예를 들면 에미터 접지형의 바이폴러 트랜지스터를 사용한 종래의 전력 증폭기에 있어서, 고주파 신호의 전력 진폭에 따라서 전원 전압(콜렉터 전압)을 가변해도, 상기 트랜지스터의 베이스 단자에 공급되는 직류 바이어스 전류는 대략 일정하다.However, for example, in a conventional power amplifier using an emitter-grounded bipolar transistor, even if the power supply voltage (collector voltage) is varied according to the power amplitude of the high-frequency signal, the direct current bias current supplied to the base terminal of the transistor Is approximately constant.
전력 부가 효율에 강하게 영향을 주는 콜렉터-에미터간 전류(구동전류)는, 베이스-에미터간 전류(직류 바이어스 전류)와 상관관계에 있기 때문에, 베이스-에미터간 전류가 대략 일정하면 콜렉터-에미터간 전류도 대략 일정하게 된다. 이 때문에, 상기 전력 진폭에 따라서 전원 전압(콜렉터 전압)을 가변해도 전력 부가 효율은 그다지 개선되지 않고, 유효한 저소비 전력화는 실현되지 않는다.Since the collector-emitter current (driving current), which strongly affects the power addition efficiency, is correlated with the base-emitter current (DC bias current), if the base-emitter current is approximately constant, the collector-emitter current Also becomes approximately constant. For this reason, even if the power supply voltage (collector voltage) is varied in accordance with the power amplitude, the power addition efficiency is not significantly improved, and effective reduction of power consumption is not realized.
그래서, 본 발명은 상기 과제를 해결하기 위해서 이루어진 것으로서, 전력 부가 효율이 향상된 전력 증폭 회로를 제공하는 것을 목적으로 한다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide a power amplifier circuit with improved power addition efficiency.
상기 목적을 달성하기 위하여, 본 발명의 일형태에 따른 전력 증폭 회로는, 고주파 신호를 전력 증폭하는 전력 증폭 회로로서, 제1단자, 제2단자, 및 제1제어단자를 갖고, 상기 제1제어단자로부터 입력된 고주파 신호를 전력 증폭하고, 상기전력 증폭된 고주파 신호를 상기 제1단자로부터 출력하는 제1증폭 트랜지스터와, 가변 전압을 상기 제1단자에 공급하는 가변 전압 전원과, 직류 바이어스 전류를 출력하는 바이어스 회로와, 상기 직류 바이어스 전류를 제한하는 전류 제한 회로를 구비하고, 상기 바이어스 회로는 제3단자, 제4단자, 및 제2제어단자를 갖고, 상기 제4단자로부터 상기 제1제어단자를 향해서 상기 직류 바이어스 전류를 출력하는 정전류 증폭 트랜지스터를 갖고, 상기 전류 제한 회로는 제5단자, 제6단자, 및 제3제어단자를 갖고, 상기 제6단자가 상기 제4단자에 접속된 전류 제한 트랜지스터와, 한쪽 끝이 상기 제5단자에 접속되고, 다른쪽 끝이 상기 가변 전압 전원에 접속된 제1저항소자와, 한쪽 끝이 상기 제3제어단자에 접속되고, 다른쪽 끝이 상기 제2제어단자에 접속된 제2저항소자를 갖는다.In order to achieve the above object, a power amplifying circuit according to an aspect of the present invention is a power amplifying circuit for power amplifying a high-frequency signal, and has a first terminal, a second terminal, and a first control terminal, and the first control A first amplification transistor for power-amplifying a high-frequency signal input from a terminal and outputting the power-amplified high-frequency signal from the first terminal, a variable voltage power supply for supplying a variable voltage to the first terminal, and a DC bias current. A bias circuit for outputting and a current limiting circuit for limiting the DC bias current, the bias circuit having a third terminal, a fourth terminal, and a second control terminal, and the first control terminal from the fourth terminal And a constant current amplifying transistor that outputs the DC bias current toward, and the current limiting circuit has a fifth terminal, a sixth terminal, and a third control terminal, and the sixth terminal is connected to the fourth terminal. A transistor, one end connected to the fifth terminal, the other end connected to the variable voltage power supply, a first resistance element, one end connected to the third control terminal, and the other end connected to the second terminal It has a second resistance element connected to the control terminal.
(발명의 효과)(Effects of the Invention)
본 발명에 의하면, 전력 부가 효율이 향상한 전력 증폭 회로를 제공할 수 있다. According to the present invention, it is possible to provide a power amplifier circuit with improved power addition efficiency.
도 1은 실시형태 1에 따른 전력 증폭 회로 및 그 주변 회로의 구성도이다.
도 2는 실시형태 1의 변형예 1에 따른 전력 증폭 회로 및 그 주변 회로의 구성도이다.
도 3은 증폭 트랜지스터와 그 주변 회로의 접속을 나타내는 개략 회로도이다.
도 4a는 비교예에 따른 전력 증폭 회로의 전원 전압과 콜렉터 전류의 관계를 나타내는 그래프이다.
도 4b는 실시형태 1에 따른 전력 증폭 회로의 전원 전압과 콜렉터 전류의 관계를 나타내는 그래프이다.
도 5a는 비교예에 따른 전력 증폭 회로의 고주파 출력 전력과 전력 부가 효율의 관계를 나타내는 그래프이다.
도 5b는 실시형태 1에 따른 전력 증폭 회로의 고주파 출력 전력과 전력 부가 효율의 관계를 나타내는 그래프이다.
도 6은 실시형태 1에 따른 전류 제한 회로의 동작을 설명하는 그래프이다.
도 7a는 실시형태 1의 변형예 2에 따른 전력 증폭 회로 및 그 주변 회로의 구성도이다.
도 7b는 실시형태 1의 변형예 3에 따른 전력 증폭 회로 및 그 주변 회로의 구성도이다.
도 8a는 실시형태 1에 따른 전력 증폭 회로 및 변형예 2에 따른 전력 증폭 회로의 AM-AM 특성을 비교한 그래프이다.
도 8b는 실시형태 1에 따른 전력 증폭 회로 및 변형예 2에 따른 전력 증폭 회로의 AM-PM 특성을 비교한 그래프이다.
도 9는 실시형태 2에 따른 전력 증폭 회로 및 그 주변 회로의 구성도이다.
도 10은 휴대단말의 송신 전력과 그 빈도의 관계를 나타내는 그래프이다.
도 11a는 APT 모드를 설명하는 모식 파형도이다.
도 11b는 ET 모드를 설명하는 모식 파형도이다.
도 12의 (a)는 비교예에 따른 전력 증폭 회로의 고주파 출력 전력과 이득 및 APT 가변 전압 등의 관계를 나타내는 그래프이다. (b)는 실시형태 2에 따른 전력 증폭 회로의 고주파 출력 전력과 이득 및 APT 가변 전압 등의 관계를 나타내는 그래프이다.
도 13의 (a)는 비교예에 따른 전력 증폭 회로의 고주파 출력 전력과 이득 및 콜렉터 전류 등의 관계를 나타내는 그래프이다. (b)는 실시형태 2에 따른 전력 증폭 회로의 고주파 출력 전력과 이득 및 콜렉터 전류 등의 관계를 나타내는 그래프이다.
도 14는 실시형태 2의 변형예에 따른 전력 증폭 회로 및 그 주변 회로의 구성도이다.1 is a configuration diagram of a power amplifier circuit and a peripheral circuit thereof according to a first embodiment.
2 is a configuration diagram of a power amplifier circuit and a peripheral circuit thereof according to Modification Example 1 of
3 is a schematic circuit diagram showing the connection of an amplifying transistor and its peripheral circuit.
4A is a graph showing a relationship between a power supply voltage and a collector current of a power amplifying circuit according to a comparative example.
4B is a graph showing the relationship between the power supply voltage and the collector current of the power amplifier circuit according to the first embodiment.
5A is a graph showing a relationship between high-frequency output power and power addition efficiency of a power amplifying circuit according to a comparative example.
5B is a graph showing the relationship between high-frequency output power and power addition efficiency of the power amplifying circuit according to the first embodiment.
6 is a graph for explaining the operation of the current limiting circuit according to the first embodiment.
7A is a configuration diagram of a power amplifier circuit and a peripheral circuit thereof according to Modification Example 2 of
7B is a configuration diagram of a power amplifying circuit and a peripheral circuit thereof according to Modification Example 3 of
8A is a graph comparing AM-AM characteristics of the power amplifying circuit according to the first embodiment and the power amplifying circuit according to the second modified example.
8B is a graph comparing AM-PM characteristics of the power amplifying circuit according to the first embodiment and the power amplifying circuit according to the second modified example.
9 is a configuration diagram of a power amplifying circuit and a peripheral circuit thereof according to the second embodiment.
10 is a graph showing the relationship between the transmission power of the mobile terminal and its frequency.
11A is a schematic waveform diagram illustrating the APT mode.
11B is a schematic waveform diagram explaining the ET mode.
12A is a graph showing a relationship between a high frequency output power and a gain and an APT variable voltage of a power amplifying circuit according to a comparative example. (b) is a graph showing the relationship between the high-frequency output power and the gain and the APT variable voltage of the power amplifying circuit according to the second embodiment.
13A is a graph showing a relationship between a high-frequency output power, a gain, a collector current, and the like of a power amplifying circuit according to a comparative example. (b) is a graph showing the relationship between the high-frequency output power of the power amplifying circuit according to the second embodiment, a gain, a collector current, and the like.
14 is a configuration diagram of a power amplifier circuit and a peripheral circuit thereof according to a modified example of the second embodiment.
이하, 본 발명의 실시형태에 대해서, 실시형태 및 그 도면을 이용하여 상세하게 설명한다. 또한, 이하에서 설명하는 실시형태는 모두 포괄적 또는 구체적인 예를 나타내는 것이다. 이하의 실시형태에서 나타내어지는 수치, 형상, 재료, 구성요소, 구성요소의 배치 및 접속 형태 등은 일례이며, 본 발명을 한정하는 주지는 아니다. 이하의 실시형태에 있어서의 구성요소 중, 독립 청구항에 기재되어 있지 않은 구성요소에 대해서는 임의의 구성요소로서 설명된다. 또한, 도면에 나타내어지는 구성요소의 크기 또는 크기의 비는, 반드시 엄밀하지는 않다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the embodiment and its drawings. In addition, all of the embodiments described below represent comprehensive or specific examples. Numerical values, shapes, materials, constituent elements, arrangements and connection forms of constituent elements shown in the following embodiments are examples and are not intended to limit the present invention. Among the constituent elements in the following embodiments, constituent elements not described in the independent claims are described as arbitrary constituent elements. In addition, the size or ratio of the sizes of the components shown in the drawings is not necessarily strict.
(실시형태 1)(Embodiment 1)
[1. 전력 증폭 회로의 구성][One. Configuration of power amplifier circuit]
도 1은 실시형태 1에 따른 전력 증폭 회로(1) 및 그 주변 회로의 구성도이다. 동 도면에는, 본 실시형태에 따른 전력 증폭 회로(1)와 정전류원(14 및 24)이 나타내어져 있다. 동 도면에 나타내는 바와 같이, 전력 증폭 회로(1)는 고주파 입력단자(100)와, 고주파 출력단자(200)와, 증폭 트랜지스터(10 및 20)와, 가변 전압 전원(11 및 21)과, 바이어스 회로(12 및 22)와, 전류 제한 회로(23)와, 저항소자(151 및 251)와, 커패시터(152, 153 및 252)와, 임피던스 정합 회로(254)를 구비한다.1 is a configuration diagram of a power amplifying
상기 구성에 의해, 전력 증폭 회로(1)는 고주파 입력단자(100)로부터 입력된 고주파 신호를, 증폭 트랜지스터(10 및 20)에서 증폭하여 상기 증폭된 고주파 신호를 고주파 출력단자(200)로부터 출력한다.With the above configuration, the
증폭 트랜지스터(10)는 베이스 단자, 콜렉터 단자 및 에미터 단자를 갖고, 베이스 단자로부터 입력된 고주파 신호를 전력 증폭하고, 상기 전력 증폭된 고주파 신호를 콜렉터 단자로부터 출력하는 전단의 증폭 트랜지스터이다.The amplifying
증폭 트랜지스터(20)는 베이스 단자(제1제어단자), 콜렉터 단자(제1단자) 및 에미터 단자(제2단자)를 갖고, 베이스 단자(제1제어단자)로부터 입력된 고주파 신호를 전력 증폭하고, 상기 전력 증폭된 고주파 신호를 콜렉터 단자(제1단자)로부터 출력하는 후단의 제1증폭 트랜지스터이다.The amplifying
증폭 트랜지스터(10 및 20)는, 예를 들면 베이스 단자, 에미터 단자 및 콜렉터 단자를 갖는 바이폴러 트랜지스터이다. 또한, 증폭 트랜지스터(10 및 20)는 바이폴러 트랜지스터에 한정되지 않고, 예를 들면 MOS 전계 효과형 트랜지스터(Metal-Oxide Semiconductor Field-Effect Transistor:MOSFET) 등이라도 된다.The amplifying
가변 전압 전원(11)은 가변 전압(Vcc1)을 증폭 트랜지스터(10)의 콜렉터 단자에 공급한다. 가변 전압 전원(21)은 가변 전압(Vcc2)을 증폭 트랜지스터(20)의 콜렉터 단자에 공급한다. 또한, 가변 전압(Vcc1 및 Vcc2)은 동기해서 가변한다. 즉, 가변 전압(Vcc1)이 증가할 경우에는 가변 전압(Vcc2)도 증가하고, 가변 전압(Vcc1)이 감소할 경우에는 가변 전압(Vcc2)도 감소한다.The variable
바이어스 회로(12)는 직류 바이어스 전류를 증폭 트랜지스터(10)의 베이스 단자를 향해서 출력한다. 보다 구체적으로는, 바이어스 회로(12)는 정전류 증폭 트랜지스터(120)와, 다이오드 접속된 트랜지스터(121 및 122)와, 커패시터(123)와, 저항소자(124)를 갖는다.The
정전류 증폭 트랜지스터(120)는 콜렉터 단자, 에미터 단자, 및 베이스 단자를 갖고, 에미터 단자로부터 직류 바이어스 전류를 증폭 트랜지스터(10)의 베이스 단자를 향해서 출력한다. 이 구성에 의해, 정전류원(14)으로부터 출력된 정전류가 정전류 증폭 트랜지스터(120)의 베이스 단자에 입력되고, 상기 정전류가 증폭되어서 직류 바이어스 전류로 되고, 정전류 증폭 트랜지스터(120)의 에미터 단자로부터 저항소자(151)를 경유해서 증폭 트랜지스터(10)의 베이스 단자에 인가된다. The constant current amplifying
바이어스 회로(22)는 실효적인 직류 바이어스 전류(Ief)를 증폭 트랜지스터(20)의 베이스 단자를 향해서 출력한다. 보다 구체적으로는, 바이어스 회로(22)는 정전류 증폭 트랜지스터(220)와, 다이오드 접속된 트랜지스터(221 및 222)와, 커패시터(223)와, 저항소자(224)를 갖는다.The
정전류 증폭 트랜지스터(220)는 콜렉터 단자(제3단자), 에미터 단자(제4단자), 및 베이스 단자(제2제어단자)를 갖고, 에미터 단자(제4단자)로부터 직류 바이어스 전류(Ief)를 증폭 트랜지스터(20)의 베이스 단자(제1제어단자)를 향해서 출력하는 정전류 증폭 트랜지스터이다. 이 구성에 의해, 정전류원(24)으로부터 출력된 정전류가 정전류 증폭 트랜지스터(220)의 베이스 단자에 입력되고, 상기 정전류가 증폭되어서 직류 바이어스 전류(Ief)로 되며, 정전류 증폭 트랜지스터(220)의 에미터 단자(제4단자)로부터 저항소자(251)를 경유해서 증폭 트랜지스터(20)의 베이스 단자에 인가된다.The constant
전류 제한 회로(23)는 바이어스 회로(22)로부터 출력되는 직류 바이어스 전류를 제한하는 회로이다. 보다 구체적으로는, 전류 제한 회로(23)는 전류 제한 트랜지스터(230)와, 저항소자(231 및 232)를 갖는다.The current limiting
전류 제한 트랜지스터(230)는 콜렉터 단자(제5단자), 에미터 단자(제6단자), 및 베이스 단자(제3제어단자)를 갖고, 에미터 단자(제6단자)가 정전류 증폭 트랜지스터(220)의 에미터 단자(제4단자)에 접속되어 있다.The current limiting
저항소자(232)는 한쪽 끝이 전류 제한 트랜지스터(230)의 콜렉터 단자(제5단자)에 접속되고, 다른쪽 끝이 가변 전압 전원(11)에 접속된 제1저항소자이다. 또한, 저항소자(232)의 상기 다른쪽 끝은 가변 전압 전원(21)에 접속되어 있어도 된다.The
저항소자(231)는 한쪽 끝이 전류 제한 트랜지스터(230)의 베이스 단자(제3제어단자)에 접속되고, 다른쪽 끝이 정전류 증폭 트랜지스터(220)의 베이스 단자(제2제어단자)에 접속된 제2저항소자이다.The
전류 제한 회로(23)는 상기 접속 구성에 의해, 가변 전압(Vcc1(Vcc2))이 기준 전압보다 작아졌을 경우, 가변 전압(Vcc1(Vcc2))과 상기 기준 전압의 전위차가 클수록, 정전류 증폭 트랜지스터(220)의 베이스 단자(제2제어단자)로부터 전류 제한 트랜지스터(230)의 베이스 단자(제3제어단자)를 경유해서 전류 제한 트랜지스터(230)의 콜렉터 단자(제5단자)로 흐르는 직류 전류인 직류 제한 전류를 크게 한다. 또한, 기준 전압이란, 예를 들면 전력 증폭 회로(1)에 입력되는 고주파 입력신호가 최대의 전력 진폭을 가질 경우에 설정되는 최대 가변 전압이다.When the variable voltage Vcc1 (Vcc2) is smaller than the reference voltage by the above connection configuration, the current limiting
커패시터(152, 153 및 252)는 고주파 신호의 직류 성분을 제거하는 DC 차단용의 용량소자이다.The
임피던스 정합 회로(254)는 증폭 트랜지스터(10)의 출력 임피던스와 증폭 트랜지스터(20)의 입력 임피던스를 정합시키는 회로이다.The
또한, 본 발명에 따른 전력 증폭 회로에 있어서, 저항소자(151 및 251), 커패시터(152, 153 및 252), 및 임피던스 정합 회로(254)는 전력 증폭 회로의 요구 사양 등에 따라서 적절히, 삭제 또는 다른 회로소자로 대체되는 것이며, 필수적인 구성요소는 아니다.In addition, in the power amplification circuit according to the present invention, the
본 실시형태에 따른 전력 증폭 회로(1)는, 증폭 트랜지스터(20)와, 가변 전압(Vcc2(및 Vcc1))을 증폭 트랜지스터(20)의 콜렉터 단자에 공급하는 가변 전압 전원(11)과, 증폭 트랜지스터(20)의 베이스 단자에 직류 바이어스 전류를 출력하는 정전류 증폭 트랜지스터(220)를 갖는 바이어스 회로(22)와, 직류 바이어스 전류를 제한하는 전류 제한 회로(23)를 구비한다. 전류 제한 회로(23)는 전류 제한 트랜지스터(230)와, 전류 제한 트랜지스터(230)의 콜렉터 단자 및 가변 전압 전원(11)에 접속된 저항소자(232)와, 전류 제한 트랜지스터(230)의 베이스 단자 및 정전류 증폭 트랜지스터(220)의 베이스 단자에 접속된 저항소자(231)를 갖는다. The
이것에 의하면, 기준 전압과 가변 전압(Vcc2(및 Vcc1))의 전위차가 클수록, 정전류 증폭 트랜지스터(220)의 베이스 단자로부터 전류 제한 트랜지스터(230)의 콜렉터 단자로 흐르는 직류 제한 전류를 크게 할 수 있다.According to this, as the potential difference between the reference voltage and the variable voltage Vcc2 (and Vcc1) increases, the direct current limiting current flowing from the base terminal of the constant
즉, 가변 전압(Vcc2(및 Vcc1))의 감소와 함께 증폭 트랜지스터(20)의 베이스 전류(베이스-에미터간 전류)가 제한되므로, 증폭 트랜지스터(20)의 콜렉터 전류(콜렉터-에미터간 전류)를 저감할 수 있다. 즉, 가변 전압(Vcc2(및 Vcc1))의 크기에 따른 최적의 직류 바이어스 전류(Ief)를 흘릴 수 있으므로, 전력 증폭 회로(1)의 전력 부가 효율(PAE:Power-Added Efficiency)을 향상시키는 것이 가능해진다. 또한, 전류 제한 회로(23)의 회로 동작에 대해서는 도 6을 이용하여 후술한다.That is, since the base current (base-emitter current) of the amplifying
또, 증폭 트랜지스터(20)를 구동하는 가변 전압(Vcc2(및 Vcc1))의 감소와 함께, 증폭 트랜지스터(20)의 동작점을 최적화하는 직류 바이어스 전류(Ief)가 1개의 트랜지스터(전류 제한 트랜지스터(230))와 2개의 저항소자(231 및 232)로 구성된 전류 제한 회로(23)에 의해 제한된다. 이것에 의해, 전류 제한 회로(23)를 간소화 된 회로구성에 의해 실현할 수 있고, 전력 증폭 회로(1)의 소형화에 공헌할 수 있다.In addition, with the reduction of the variable voltage Vcc2 (and Vcc1) driving the amplifying
또한, 본 실시형태에서는 증폭 트랜지스터(10 및 20)가 종속 접속된 2단의 전력 증폭 회로(1)를 나타냈지만, 증폭 트랜지스터의 단수는 3 이상이라도 된다. 이것에 의해, 증폭 트랜지스터의 단수에 따라 전력 증폭 회로의 이득(게인)을 조정할 수 있고, 또 상기 단수를 크게 할수록 이득(게인)을 높이는 것이 가능해진다.Further, in the present embodiment, a two-stage
또한, 복수의 증폭 트랜지스터가 종속 접속된 구성을 갖는 전력 증폭 회로의 경우에는, 본 실시형태에 따른 전력 증폭 회로(1)와 같이, 전류 제한 회로(23)가 접속되는 증폭 트랜지스터는 복수의 증폭 트랜지스터 중 전력 증폭 회로의 출력단자에 가장 가까운 최후단에 배치되어 있는 것이 바람직하다.Further, in the case of a power amplifying circuit having a configuration in which a plurality of amplifying transistors are cascaded, like the
즉, 본 실시형태에 따른 전력 증폭 회로(1)는 제1증폭 트랜지스터인 증폭 트랜지스터(20)를 포함하는, 종속 접속된 복수의 증폭 트랜지스터를 갖고 있다. 또한, 상기 복수의 증폭 트랜지스터 중, 전력 증폭 회로(1)의 출력단자에 가장 가까운 최후단에 배치된 증폭 트랜지스터(20)는 상기 제1증폭 트랜지스터이다. 상기 최후단에는 가변 전압 전원(21), 바이어스 회로(22), 및 전류 제한 회로(23)가 배치되어 있다.That is, the
이것에 의해, 고주파 신호의 전력 레벨이 가장 높아진 최후단에 있어서 가변 전압의 크기에 따른 최적의 직류 바이어스 전류(Ief)를 흘릴 수 있으므로, 전력 증폭 회로의 전력 부가 효율을 효과적으로 향상시키는 것이 가능해진다.As a result, since the optimum DC bias current Ief according to the magnitude of the variable voltage can be passed at the last stage where the power level of the high-frequency signal is highest, it becomes possible to effectively improve the power addition efficiency of the power amplifier circuit.
[2. 변형예 1에 따른 전력 증폭 회로의 구성][2. Configuration of power amplifier circuit according to Modification Example 1]
도 2는 실시형태 1의 변형예 1에 따른 전력 증폭 회로(1A) 및 그 주변 회로의 구성도이다. 동 도면에는, 본 변형예에 따른 전력 증폭 회로(1A)와, 정전류원(14 및 24)과, 포락선 검출 회로(3)와, RF 신호 처리 회로(RFIC)(4)와, 베이스밴드 신호 처리 회로(BBIC)(5)가 나타내어져 있다.FIG. 2 is a configuration diagram of a
전력 증폭 회로(1A)는 실시형태 1에 따른 전력 증폭 회로(1)에 대하여, 전원 제어 회로(2)가 더 부가되어 있는 점만이 다르다. 이하, 본 변형예에 따른 전력 증폭 회로(1A)에 대해서 실시형태 1에 따른 전력 증폭 회로(1)와 같은 점은 설명을 생략하고, 다른 점을 중심으로 설명한다.The
전원 제어 회로(2)는 포락선 검출 회로(3)로부터 출력되는 고주파 입력신호(또는 고주파 출력신호)의 전력 진폭(√(i2+Q2))에 따라서 가변 전압(Vcc1 및 Vcc2)을 제어한다. 전원 제어 회로(2)는, 예를 들면 DC-DC 컨버터를 들 수 있다. 또한, 전원 제어 회로(2)가 DC-DC 컨버터로 구성될 경우에는, 가변 전압 전원(11 및 21)도 DC-DC 컨버터에 포함되어도 좋다.The power
또한, 상기 i 및 Q는 고주파 신호(전압)를 Acos(2πfct+φ)(A: 전압 진폭, fc: 주파수, φ: 위상)로 했을 경우, i(t)=A(t)cosφ(t), 및 Q(t)=A(t)sinφ(t)로 표기되는 파라미터이다.In addition, when i and Q are high-frequency signals (voltage) as Acos(2πfct+φ) (A: voltage amplitude, fc: frequency, φ: phase), i(t)=A(t)cosφ(t) , And Q(t)=A(t)sinφ(t).
포락선 검출 회로(3)는 BBIC(5)의 i/Q 데이터를 추출하여, 고주파 입력신호(또는 고주파 출력신호)의 고주파 전력 진폭(√(i2+Q2))을 검출하고, 전원 제어 회로(2)에 출력한다.The
BBIC(5)는 전력 증폭 회로(1A)에 입력되는 고주파 입력신호보다 저주파의 중간 주파수 대역을 이용하여 신호 처리하는 회로이다. 또한, BBIC(5)는 상기 고주파 입력신호의 i/Q 데이터를 소지하고 있다.The
RFIC(4)는 BBIC(5)로부터 출력된 i/Q 데이터 등에 의거하여 전력 증폭 회로(1A)에 입력되는 고주파 입력신호를 생성한다.The
상기 구성에 의하면, 전원 제어 회로(2)가 고주파 입력신호(또는 고주파 출력신호)의 고주파 전력 진폭(√(i2+Q2))의 정보를 받아서, 가변 전압(Vcc2(및 Vcc1))을 제어한다. 즉, 전력 증폭 회로(1A)는 고주파 입력신호의 전력 진폭을 추적하는 포락선 추적(ET) 방식에 의거하여 가변 전압(Vcc2(및 Vcc1))을 가변한다. 따라서, 본 변형예에 따른 전력 증폭 회로(1A)에 의하면, ET 방식에 근거한 전력 증폭 회로(1A)의 전력 부가 효율을, 실시형태 1에 따른 전력 증폭 회로(1)와 마찬가지로, 간소화된 전류 제한 회로(23)의 구성에 의해 향상시키는 것이 가능해진다.According to the above configuration, the power
여기에서, ET 방식에 있어서의 전력 증폭 회로(1A)의 고주파 출력 전력과 가변 전압(Vcc2(및 Vcc1))의 관계를 나타낸다. Here, the relationship between the high-frequency output power of the
도 3은 증폭 트랜지스터와 그 주변 회로의 접속을 나타내는 개략 회로도이다. 동 도면에는, 에미터 접지형의 바이폴러 트랜지스터와, 전원 전압(Vcc)과, 부하 임피던스(50Ω)와, 임피던스 정합용의 인덕터가 나타내어져 있다.3 is a schematic circuit diagram showing the connection of an amplifying transistor and its peripheral circuit. In the figure, an emitter grounding type bipolar transistor, a power supply voltage Vcc, a load impedance (50Ω), and an inductor for impedance matching are shown.
도 3에 나타내어진 회로에 있어서, 베이스 단자로부터 고주파 입력신호가 입력되고, 콜렉터 단자로부터 고주파 출력신호가 출력될 경우, 고주파 출력신호의 출력 전력(Pout)과 전원 전압(Vcc)은, 이하의 식 1의 관계식을 충족시킨다.In the circuit shown in Fig. 3, when a high frequency input signal is input from the base terminal and a high frequency output signal is output from the collector terminal, the output power (Pout) and the power supply voltage (Vcc) of the high frequency output signal are the following equations: It satisfies the relational expression of 1.
상기 식 1에 있어서, Vsat는 콜렉터-에미터간 전압을 나타내고, RL은 부하 임피던스를 나타내고, 예를 들면 50(Ω)이다.In
본 변형예와 같이 ET 방식을 채용할 경우, 증폭 트랜지스터는 포화 영역에서의 동작으로 되기 때문에 Vsat는 대략 0으로 된다. 따라서, 식 1에 Vsat=0을 대입하면, 출력 전력 Pout(W)는 식 2와 같이 나타내어지고, 또한 출력 전력의 전압 성분 Pout(V)는 식 3과 같이 나타내어진다.In the case of employing the ET method as in this modification, since the amplifying transistor operates in the saturation region, Vsat becomes approximately zero. Therefore, when Vsat=0 is substituted in
여기에서, k1 및 k2는 정수이다.Here, k1 and k2 are integers.
식 3에 나타내는 바와 같이, ET 방식의 경우 고주파 출력신호의 출력 전력의 전압 성분 Pout(V)는 전원 전압(Vcc)의 1차함수로서 나타내어진다. 이것에 의해, 본 변형예에 따른 전력 증폭 회로(1A)에서는, 전류 제한 회로(23)를 동작시킴에 있어서 고주파 신호의 전력 레벨을 모니터하는 것이 아니라, 상기 전력 레벨과 선형(1차함수)의 관계가 있는 전원 전압(Vcc)을 모니터한다.As shown in
보다 구체적으로는, 전류 제한 회로(23)는 ET 방식에 의해 가변 전압(Vcc2(및 Vcc1))을 모니터하고, 높은 가변 전압(Vcc2(및 Vcc1))(≒ 높은 고주파 신호 전력)에서는 충분한 직류 바이어스 전류를 바이어스 회로(22)에 흐르게 하고, 낮은 가변 전압(Vcc2(및 Vcc1))(≒ 낮은 고주파 신호 전력)에서는 불필요하게 직류 바이어스 전류를 바이어스 회로(22)에 흐르게 하지 않는다. 이것에 의해, ET 방식에 적합한 콜렉터 전류(구동 전류)(Icc2)를 흘릴 수 있으므로, ET 방식에 근거한 전력 증폭 회로(1A)의 전력 부가 효율을 효과적으로 향상시키는 것이 가능해진다.More specifically, the current limiting
[3. 전력 증폭 회로의 증폭 특성][3. Amplification characteristics of power amplifier circuit]
도 4a는 비교예에 따른 전력 증폭 회로의 가변 전압(Vcc)과 콜렉터 전류(Ic)의 관계를 나타내는 그래프이다. 또한 도 4b는, 실시형태 1에 따른 전력 증폭 회로(1)의 가변 전압(Vcc2)과 콜렉터 전류(Icc2)의 관계를 나타내는 그래프이다. 또, 비교예에 따른 전력 증폭 회로는, 실시형태 1에 따른 전력 증폭 회로(1)에 있어서의 전류 제한 회로(23)가 없고, 바이어스 회로(22)가 증폭 트랜지스터(20)의 베이스 단자에 직접 접속된 회로구성을 갖고 있다.4A is a graph showing a relationship between a variable voltage Vcc and a collector current Ic of a power amplifying circuit according to a comparative example. 4B is a graph showing the relationship between the variable voltage Vcc2 and the collector current Icc2 of the
도 4a 및 도 4b에는, 증폭 트랜지스터(20)의 베이스-에미터간 전압(VBE)을 변화시켰을 경우의, 가변 전압-콜렉터 전류의 정특성(직류 특성)이 나타내어져 있다.4A and 4B show the static characteristics (direct current characteristics) of the variable voltage-collector current when the base-emitter voltage V BE of the amplifying transistor 20 is changed.
비교예에 따른 전력 증폭 회로에서는, 도 4a에 나타내는 바와 같이 가변 전압(Vcc)(0.5V∼4.0V)의 변화에 대하여 콜렉터 전류(Ic)는 대략 일정하게 되어 있다. 비교예에 따른 전력 증폭 회로에서는, 예를 들면 ET 방식에 의해 고주파 신호의 전력 진폭에 대응시켜서 가변 전압(Vcc)을 감소시켰다고 해도, 바이어스 회로(22)로부터 증폭 트랜지스터(20)의 베이스 단자에 직접 공급되는 직류 바이어스 전류(베이스-에미터간 전류)는 정전류원(24)로부터 출력되는 정전류에 의해 대략 일정하게 된다. 따라서, 직류 바이어스 전류에 의존해서 흐르는 콜렉터 전류(Ic)도 가변 전압(Vcc)의 감소에 대응하지 않고 대략 일정하게 된다.In the power amplification circuit according to the comparative example, as shown in Fig. 4A, the collector current Ic is substantially constant with respect to a change in the variable voltage Vcc (0.5V to 4.0V). In the power amplification circuit according to the comparative example, even if the variable voltage (Vcc) is reduced in response to the power amplitude of the high-frequency signal by, for example, the ET method, the
이것에 대하여, 본 실시형태에 따른 전력 증폭 회로(1)에서는, 도 4b에 나타내는 바와 같이 가변 전압(Vcc2)(0.5V∼4.0V)의 감소에 대응해서 콜렉터 전류(Icc2)는 감소한다. 이것은 본 실시형태에 따른 전력 증폭 회로(1)에서는, 전류 제한 회로(23)가 가변 전압(Vcc2)의 감소에 대응하여 바이어스 회로(22)로부터 출력되는 직류 바이어스 전류(Ief)를 제한(저감)하고 있는 것에 기인한다. 즉, 본 실시형태에 따른 전력 증폭 회로(1)에서는, 예를 들면 ET 방식에 의해 고주파 신호의 전력 진폭에 대응시켜서 가변 전압(Vcc2)을 감소시키면, 바이어스 회로(22)로부터 증폭 트랜지스터(20)의 베이스 단자에 공급되는 직류 바이어스 전류(Ief)(베이스-에미터간 전류)는 전류 제한 회로(23)에 의해 제한되어서 감소한다. 따라서, 직류 바이어스 전류(Ief)에 의존해서 흐르는 콜렉터 전류(Icc2)도 가변 전압(Vcc2)의 감소에 대응해서 감소한다.In contrast, in the
도 5a는 비교예에 따른 전력 증폭 회로의 고주파 출력 전력과 전력 부가 효율의 관계를 나타내는 그래프이다. 또한, 도 5b는 실시형태 1에 따른 전력 증폭 회로(1)의 고주파 출력 전력과 전력 부가 효율의 관계를 나타내는 그래프이다. 보다 구체적으로는, 도 5a에는 비교예에 따른 전력 증폭 회로에 있어서 ET 방식에 의해 가변 전압(Vcc)을 변화시켰을 경우의, 고주파 출력 전력(Pout)-전력 부가 효율의 특성이 나타내어져 있다. 또한, 도 5b에는 실시형태 1에 따른 전력 증폭 회로(1)에 있어서 ET 방식에 의해 가변 전압(Vcc2)을 변화시켰을 경우의, 고주파 출력 전력(Pout)-전력 부가 효율의 특성이 나타내어져 있다.5A is a graph showing a relationship between high-frequency output power and power addition efficiency of a power amplifying circuit according to a comparative example. 5B is a graph showing the relationship between the high-frequency output power and the power addition efficiency of the
도 5a 및 도 5b에 나타내는 바와 같이, 소정의 고주파 출력 전력(Pout)에 있어서 가변 전압(Vcc2(또는 Vcc))을 감소시킬수록 전력 부가 효율은 상승한다. 그러나, 도 5a 및 도 5b를 비교하면, 예를 들면 고주파 출력 전력(Pout)이 20dBm인 경우, 비교예에 따른 전력 증폭 회로(도 5a)에서는 전력 부가 효율은 49%인 것에 대해서, 실시형태 1에 따른 전력 증폭 회로(1)(도 5b)에서는 전력 부가 효율은 52%로 개선된다. 또한, 고주파 출력 전력(Pout)이 15dBm인 경우, 비교예에 따른 전력 증폭 회로(도 5a)에서는 전력 부가 효율은 37%인 것에 대해서, 실시형태 1에 따른 전력 증폭 회로(1)(도 5b)에서는 전력 부가 효율은 43%로 개선된다.As shown in FIGS. 5A and 5B, as the variable voltage Vcc2 (or Vcc) is decreased in a predetermined high-frequency output power Pout, the power addition efficiency increases. However, when comparing FIGS. 5A and 5B, for example, when the high frequency output power Pout is 20 dBm, in the power amplification circuit according to the comparative example (FIG. 5A ), the power addition efficiency is 49%. In the
ET 방식에 의해 고주파 신호의 전력 진폭에 대응시켜서 가변 전압(Vcc2(또는 Vcc))을 감소시키면, 상기 가변 전압의 감소에 따라 전력 부가 효율은 상승한다. 그러나, 비교예에 따른 전력 증폭 회로에서는, 가변 전압(Vcc)은 감소하지만 콜렉터 전류(Ic)는 대략 일정하다. 이것에 대하여, 실시형태 1에 따른 전력 증폭 회로(1)에서는 가변 전압(Vcc2)의 감소와 함께 콜렉터 전류(Icc2)도 감소한다. 따라서, 실시형태 1에 따른 전력 증폭 회로(1)에서는 가변 전압(Vcc2(및 Vcc1))과 콜렉터 전류(Icc2)의 곱으로 규정되는 전력 부가 효율을 효과적으로 개선할 수 있다.When the variable voltage Vcc2 (or Vcc) is decreased in correspondence with the power amplitude of the high-frequency signal by the ET method, the power addition efficiency increases as the variable voltage decreases. However, in the power amplification circuit according to the comparative example, the variable voltage Vcc decreases, but the collector current Ic is approximately constant. On the other hand, in the
이어서, 본 실시형태에 따른 전류 제한 회로(23)의 동작에 대하여 설명한다.Next, the operation of the current limiting
도 6은 실시형태 1에 따른 전류 제한 회로(23)의 동작을 설명하는 그래프이다. 동 도면의 (a)에는, 전류 제한 트랜지스터(230)의 콜렉터-에미터간 전압(Vce)(도 1 참조)과 가변 전압(Vcc2)의 관계를 나타내는 그래프가 나타내어져 있다. 동 도면의 (b)에는, 바이어스 회로(22)로부터 증폭 트랜지스터(20)의 베이스 단자로 출력되는 직류 바이어스 전류(Ief)(도 1 참조)와 가변 전압(Vcc2)의 관계를 나타내는 그래프가 나타내어져 있다. 동 도면의 (c)에는, 증폭 트랜지스터(20)의 콜렉터 전류(Icc2)(도 1 참조)와 가변 전압(Vcc2)의 관계를 나타내는 그래프가 나타내어져 있다. 동 도면의 (d)에는, 저항소자(232)를 가변 전압 전원(11(또는 21))으로부터 전류 제한 트랜지스터(230)의 콜렉터 단자를 향해서 흘리는 전류(Isub_c) (도 1 참조)와 가변 전압(Vcc2)의 관계를 나타내는 그래프가 나타내어져 있다. 동 도면의 (e)에는, 저항소자(231)를 바이어스 회로(22)로부터 전류 제한 트랜지스터(230)의 베이스 단자를 향해서 흘리는 전류(Isub_b)(도 1 참조)와 가변 전압(Vcc2)의 관계를 나타내는 그래프가 나타내어져 있다. 동 도면의 (f)에는, 전류 제한 트랜지스터(230)의 에미터 단자로부터 전류 제한 회로(23)와 바이어스 회로(22)의 접속점을 향해서 흘리는 전류(Isub)(도 1 참조)와 가변 전압(Vcc2)의 관계를 나타내는 그래프가 나타내어져 있다. 여기에서, Isub=Isub_b+Isub_c가 성립하고 있다.6 is a graph for explaining the operation of the current limiting
가변 전압(Vcc2(및 Vcc1))이 감소하여 Vcc2가 1.5V보다 낮아지면, 전류 제한 트랜지스터(230)의 베이스 전위보다 콜렉터 전위가 낮아져, 전류 제한 트랜지스터(230)의 베이스 단자로부터 콜렉터 단자를 향해서 전류가 유출된다(도 6의 (d)에 있어서, Isub_c가 네거티브의 전류가 된다). 이 때, 바이어스 회로(22)의 정전류 증폭 트랜지스터(220)의 베이스 단자에 공급되는 정전류가, 일부, 저항소자(231)를 향해서 분기되어, Isub_b가 흐른다(도 6의 (e)에 있어서, Isub_b가 포지티브의 전류가 된다). 이것에 의해, 정전류 증폭 트랜지스터(220)의 에미터 단자로부터 출력되는 직류 바이어스 전류(Ief)는, 상기 정전류가 저항소자(231)를 향해서 분기되어진 만큼에 대응해서 감소한다(도 6의 (b)에 있어서, Ief가 감소한다). 이 직류 바이어스 전류(Ief)의 감소에 따라 콜렉터 전류(Icc2)도 감소한다(도 6의 (c)). 즉, 전류 제한 회로(23)는 직류 바이어스 전류(Ief)로 전류 증폭되기 전의 정전류를, 가변 전압(Vcc2)의 감소에 따라 받아 들임으로써 직류 바이어스 전류(Ief)를 감소시키고 있다. 또한, 정전류가 저항소자(231)를 향해서 분기된 Isub_b는, 직류 바이어스 전류(Ief)로 전류 증폭되기 전의 전류 레벨이기 때문에, 전류 제한 회로(23)와 바이어스 회로(22)의 접속점을 향해서 흐르는 전류(Isub)도 직류 바이어스 전류(Ief)와 비교해서 충분히 작다(도 6의 (f)). 이 때문에, 전류(Isub)는 가변 전압(Vcc2)의 증감에 대하여 직류 바이어스 전류(Ief)의 증감에는 영향을 주지 않는다. When the variable voltage (Vcc2 (and Vcc1)) decreases and Vcc2 becomes lower than 1.5V, the collector potential becomes lower than the base potential of the current limiting
즉, 전류 제한 회로(23)는 가변 전압(Vcc2(및 Vcc1))이 기준 전압보다 작아졌을 경우, 기준 전압과 가변 전압(Vcc2(및 Vcc1))의 전위차가 클수록 정전류 증폭 트랜지스터(220)의 베이스 단자로부터 전류 제한 트랜지스터(230)의 베이스 단자를 경유해서 전류 제한 트랜지스터(230)의 콜렉터 단자로 흐르는 직류 전류인 직류 제한 전류(-Isub_c)를 크게 한다.That is, when the variable voltage Vcc2 (and Vcc1) is smaller than the reference voltage, the current limiting
전류 제한 회로(23)의 상기 동작에 의해, 1개의 전류 제한 트랜지스터(230)와 2개의 저항소자(231 및 232)로 구성된 간소화된 회로에 의해, 가변 전압(Vcc2)의 감소와 함께 증폭 트랜지스터(20)의 콜렉터 전류(Icc2)를 저감할 수 있다.By the above operation of the current limiting
또한, 도 6의 (a)∼(f)에서 설명한 바와 같이, 본 실시형태에 따른 전류 제한 회로(23)에 의하면, 특히 중간전력(≒20dBm) 및 저전력(<15dBm)에 있어서의 전력 부가 효율을 효과적으로 개선할 수 있다.In addition, as described in FIGS. 6A to 6F, according to the current limiting
또한, 전류 제한 회로(23)에 있어서 전류 제한 트랜지스터(230)의 에미터 단자에 저항소자가 직렬 삽입되어 있어도 된다. 이것에 의해, 가변 전압(Vcc2(및 Vcc1))의 변화에 대한 직류 바이어스 전류(Ief)의 변화율을 조정하는 것이 가능해 진다.Further, in the current limiting
[4. 변형예 2에 따른 전력 증폭 회로의 구성][4. Configuration of power amplifier circuit according to Modification Example 2]
도 7a는 실시형태 1의 변형예 2에 따른 전력 증폭 회로(1B) 및 그 주변 회로의 구성도이다. 동 도면에는, 본 변형예에 따른 전력 증폭 회로(1B)와 정전류원(14 및 24)이 나타내어져 있다. 동 도면에 나타내는 바와 같이, 전력 증폭 회로(1B)는 고주파 입력단자(100)와, 고주파 출력단자(200)와, 증폭 트랜지스터(10 및 20)와, 가변 전압 전원(11 및 21)과, 바이어스 회로(12 및 22)와, 전류 제한 회로(23A)를 구비한다. 전력 증폭 회로(1B)는, 또한, 실시형태 1에 따른 전력 증폭 회로(1)와 마찬가지로 저항소자, 커패시터, 및 임피던스 정합 회로를 구비한다. 동 도면에 나타내어진 전력 증폭 회로(1B)는, 실시형태 1에 따른 전력 증폭 회로(1)와 비교하여 전류 제한 회로(23A)의 구성이 다르다. 이하, 본 변형예에 따른 전력 증폭 회로(1B)에 대해서, 실시형태 1에 따른 전력 증폭 회로(1)와 같은 구성에 대해서는 설명을 생략하고, 다른 구성을 중심으로 설명한다.7A is a configuration diagram of a
전류 제한 회로(23A)는 바이어스 회로(22)로부터 출력되는 직류 바이어스 전류를 제한하는 회로이다. 보다 구체적으로는, 전류 제한 회로(23A)는 전류 제한 트랜지스터(230)와, 저항소자(231, 232A, 및 232B)와, 커패시터(233 및 234)를 갖는다.The current limiting
전류 제한 트랜지스터(230)는 콜렉터 단자(제5단자), 에미터 단자(제6단자), 및 베이스 단자(제3제어단자)를 갖고, 에미터 단자(제6단자)가 정전류 증폭 트랜지스터(220)의 에미터 단자(제4단자)에 접속되어 있다.The current limiting
저항소자(231)는 한쪽 끝이 전류 제한 트랜지스터(230)의 베이스 단자(제3제어단자)에 접속되고, 다른쪽 끝이 정전류 증폭 트랜지스터(220)의 베이스 단자(제2제어단자)에 접속된 제2저항소자이다.The
저항소자(232A)는 한쪽 끝이 전류 제한 트랜지스터(230)의 콜렉터 단자(제5단자)에 접속되고, 다른쪽 끝이 저항소자(232B)의 한쪽 끝에 접속된 제1분할저항이다. 저항소자(232B)는 다른쪽 끝이 가변 전압 전원(11)에 접속된 제2분할저항이다. 또한, 저항소자(232B)의 상기 다른쪽 끝은 가변 전압 전원(21)에 접속되어 있어도 된다.The
커패시터(233)는 저항소자(232A)에 병렬 접속된 제1용량소자이다. 커패시터(234)는 전류 제한 트랜지스터(230)의 베이스 단자(제3제어단자)와 콜렉터 단자(제5단자) 사이에 접속된 제2용량소자이다.The
또한, 전류 제한 트랜지스터(230)의 에미터 단자와 정전류 증폭 트랜지스터(220)의 에미터 단자 사이에, 저항소자가 직렬 삽입되어 있어도 된다. 이것에 의해, 가변 전압(Vcc2(및 Vcc1))의 변화에 대한 직류 바이어스 전류(Ief)의 변화율을 조정하는 것이 가능해진다.Further, a resistance element may be inserted in series between the emitter terminal of the current limiting
[5. 변형예 3에 따른 전력 증폭 회로의 구성][5. Configuration of power amplification circuit according to Modification Example 3]
도 7b는 실시형태 1의 변형예 3에 따른 전력 증폭 회로(1C) 및 그 주변 회로의 구성도이다. 동 도면에는, 본 변형예에 따른 전력 증폭 회로(1C)와 정전류원(14 및 24)이 나타내어져 있다. 동 도면에 나타내는 바와 같이, 전력 증폭 회로(1C)는 고주파 입력단자(100)와, 고주파 출력단자(200)와, 증폭 트랜지스터(10 및 20)와, 가변 전압 전원(11 및 21)과, 바이어스 회로(12 및 22)와, 전류 제한 회로(23B)를 구비한다. 전력 증폭 회로(1C)는 실시형태 1에 따른 전력 증폭 회로(1)와 마찬가지로, 또한 저항소자, 커패시터, 및 임피던스 정합 회로를 구비한다. 동 도면에 나타내어진 전력 증폭 회로(1C)는, 실시형태 1에 따른 전력 증폭 회로(1)와 비교하여 전류 제한 회로(23B)의 구성이 다르다. 이하, 본 변형예에 따른 전력 증폭 회로(1C)에 대해서, 실시형태 1에 따른 전력 증폭 회로(1)와 같은 구성에 대해서는 설명을 생략하고, 다른 구성을 중심으로 설명한다.7B is a configuration diagram of a
전류 제한 회로(23B)는 바이어스 회로(22)로부터 출력되는 직류 바이어스 전류를 제한하는 회로이다. 보다 구체적으로는, 전류 제한 회로(23B)는 전류 제한 트랜지스터(230)와, 저항소자(231, 232A, 및 232B)와, 커패시터(234 및 236)를 갖는다. The current limiting
전류 제한 트랜지스터(230)는 콜렉터 단자(제5단자), 에미터 단자(제6단자), 및 베이스 단자(제3제어단자)를 갖고, 에미터 단자(제6단자)가 저항소자(235)를 통해서 정전류 증폭 트랜지스터(220)의 에미터 단자(제4단자)에 접속되어 있다.The current limiting
저항소자(231)는 한쪽 끝이 전류 제한 트랜지스터(230)의 베이스 단자(제3제어단자)에 접속되고, 다른쪽 끝이 정전류 증폭 트랜지스터(220)의 베이스 단자(제2제어단자)에 접속된 제2저항소자이다.The
저항소자(232A)는 한쪽 끝이 전류 제한 트랜지스터(230)의 콜렉터 단자(제5단자)에 접속되고, 다른쪽 끝이 저항소자(232B)의 한쪽 끝에 접속된 제1분할저항이다. 저항소자(232B)는 다른쪽 끝이 가변 전압 전원(11)에 접속된 제2분할저항이다. 또한, 저항소자(232B)의 상기 다른쪽 끝은 가변 전압 전원(21)에 접속되어 있어도 된다.The
커패시터(236)는 저항소자(232A 및 232B)의 접속점과 전류 제한 트랜지스터(230)의 에미터 단자(제6단자) 사이에 접속된 제1용량소자이다. 커패시터(234)는 전류 제한 트랜지스터(230)의 베이스 단자(제3제어단자)와 콜렉터 단자(제5단자)의 사이에 접속된 제2용량소자이다.The
또한, 전류 제한 트랜지스터(230)의 에미터 단자와 정전류 증폭 트랜지스터(220)의 에미터 단자 사이에 저항소자가 직렬 삽입되어 있어도 된다. 이것에 의해, 가변 전압(Vcc2(및 Vcc1))의 변화에 대한 직류 바이어스 전류(Ief)의 변화율을 조정하는 것이 가능해진다.Further, a resistance element may be inserted in series between the emitter terminal of the current limiting
[6. 변형예 2 및 변형예 3에 따른 전력 증폭 회로의 왜곡 특성][6. Distortion characteristics of the power amplifying circuit according to Modification Example 2 and Modification Example 3]
도 8a는 실시형태 1에 따른 전력 증폭 회로(1) 및 변형예 2에 따른 전력 증폭 회로(1B)의 AM(진폭 변조)-AM(진폭 변조) 특성을 비교한 그래프이다. 또한, 도 8b는 실시형태 1에 따른 전력 증폭 회로(1) 및 변형예 2에 따른 전력 증폭 회로(1B)의 AM(진폭 변조)-PM(위상 변조) 특성을 비교한 그래프이다. 여기에서, AM-AM 특성이란 전력 증폭 회로의 입력신호 진폭과 출력신호 진폭의 비를 나타내는 특성이다. 또한, AM-PM 특성이란 전력 증폭 회로의 입력신호 진폭과 출력신호 위상의 비를 나타내는 특성이다. 도 8a에는 고주파 출력 전력과 AM-AM 특성의 관계가 나타내어지고, 도 8b에는 고주파 출력 전력과 AM-PM 특성의 관계가 나타내어져 있다.8A is a graph comparing AM (amplitude modulation)-AM (amplitude modulation) characteristics of the
변형예 2에 따른 전력 증폭 회로(1B)는, 실시형태 1에 따른 전력 증폭 회로(1)와 비교하여 AM-AM 특성(Gradient of Voltage Gain) 및 AM-PM 특성(Gradient of Voltage Phase)의 쌍방에 있어서 0에 가까워져 있다. 즉, 변형예 2에 따른 전력 증폭 회로(1B)에서는, 전류 제한 회로(23A)에 있어서 커패시터(233 및 234)가 부가됨으로써 비선형성이 개선되어, 왜곡 특성을 향상시키는 것이 가능해진다.The
또한, 변형예 3에 따른 전력 증폭 회로(1C)에 대해서도, 변형예 2에 따른 전력 증폭 회로(1B)와 같은 것을 말할 수 있고, 전류 제한 회로(23B)에 있어서 커패시터(234 및 236)가 부가됨으로써 비선형성이 개선되어, 왜곡 특성을 향상시키는 것이 가능해진다.In addition, the same thing as the
(실시형태 2)(Embodiment 2)
실시형태 1에서는, 증폭 트랜지스터(10 및 20)가 종속 접속된 2단의 전력 증폭 회로(1)에 있어서, 후단(파워단)의 증폭 트랜지스터(20)에 전류 제한 회로(23)를 접속한 구성을 예시했다. 이것에 대해서, 본 실시형태에서는 전단(드라이브단)의 증폭 트랜지스터(10)에 전류 제한 회로를 접속한 구성을 예시한다.In the first embodiment, in a two-stage
도 9는 실시형태 2에 따른 전력 증폭 회로(1D) 및 그 주변 회로의 구성도이다. 동 도면에는, 본 실시형태에 따른 전력 증폭 회로(1D)와 정전류원(14 및 24)이 나타내어져 있다. 동 도면에 나타내는 바와 같이, 전력 증폭 회로(1D)는 고주파 입력단자(100)와, 고주파 출력단자(200)와, 증폭 트랜지스터(10 및 20)와, 가변 전압 전원(11 및 21)과, 바이어스 회로(12 및 22)와, 전류 제한 회로(13 및 23)와, 저항소자(151 및 251)와, 커패시터(152, 153 및 252)와, 임피던스 정합 회로(254)를 구비한다.9 is a configuration diagram of a
상기 구성에 의해, 전력 증폭 회로(1D)는 고주파 입력단자(100)로부터 입력된 고주파 신호를 증폭 트랜지스터(10 및 20)에서 증폭하고, 상기 증폭된 고주파 신호를 고주파 출력단자(200)로부터 출력한다. With the above configuration, the
실시형태 2에 따른 전력 증폭 회로(1D)는, 실시형태 1에 따른 전력 증폭 회로(1)와 비교하여 전류 제한 회로(13)가 부가되어 있는 점이 구성으로서 다르다. 이하, 본 실시형태에 따른 전력 증폭 회로(1D)에 대해서 실시형태 1에 따른 전력 증폭 회로(1)와 같은 구성에 대해서는 설명을 생략하고, 다른 구성을 중심으로 설명한다.The
증폭 트랜지스터(10)는 베이스 단자(제1제어단자), 콜렉터 단자(제1단자) 및 에미터 단자(제2단자)를 갖고, 베이스 단자(제1제어단자)로부터 입력된 고주파 신호를 전력 증폭하고, 상기 전력 증폭된 고주파 신호를 콜렉터 단자(제1단자)로부터 출력하는 전단(드라이브단)의 제1증폭 트랜지스터이다.The amplifying
증폭 트랜지스터(20)는 베이스 단자(제1제어단자), 콜렉터 단자(제1단자) 및 에미터 단자(제2단자)를 갖고, 베이스 단자(제1제어단자)로부터 입력된 고주파 신호를 전력 증폭하고, 상기 전력 증폭된 고주파 신호를 콜렉터 단자(제1단자)로부터 출력하는 후단(파워단)의 제1증폭 트랜지스터이다.The amplifying
바이어스 회로(12)는 실효적인 직류 바이어스 전류(Ief1)를 증폭 트랜지스터(10)의 베이스 단자를 향해서 출력한다. 보다 구체적으로는, 바이어스 회로(12)는 정전류 증폭 트랜지스터(120)와, 다이오드 접속된 트랜지스터(121 및 122)와, 커패시터(123)와, 저항소자(124)를 갖는다.The
정전류 증폭 트랜지스터(120)는 콜렉터 단자(제3단자), 에미터 단자(제4단자), 및 베이스 단자(제2제어단자)를 갖고, 에미터 단자(제4단자)로부터 직류 바이어스 전류(Ief1)를 증폭 트랜지스터(10)의 베이스 단자(제1제어단자)를 향해서 출력하는 정전류 증폭 트랜지스터이다. 이 구성에 의해, 정전류원(14)으로부터 출력된 정전류가 정전류 증폭 트랜지스터(120)의 베이스 단자에 입력되고, 상기 정전류가 증폭되어서 직류 바이어스 전류(Ief1)로 되고, 정전류 증폭 트랜지스터(120)의 에미터 단자(제4단자)로부터 저항소자(151)를 경유해서 증폭 트랜지스터(10)의 베이스 단자에 인가된다.The constant
바이어스 회로(22)는 실효적인 직류 바이어스 전류(Ief2)를 증폭 트랜지스터(20)의 베이스 단자를 향해서 출력한다. 보다 구체적으로는, 바이어스 회로(22)는 정전류 증폭 트랜지스터(220)와, 다이오드 접속된 트랜지스터(221 및 222)와, 커패시터(223)와, 저항소자(224)를 갖는다.The
정전류 증폭 트랜지스터(220)는 콜렉터 단자(제3단자), 에미터 단자(제4단자), 및 베이스 단자(제2제어단자)를 갖고, 에미터 단자(제4단자)로부터 직류 바이어스 전류(Ief2)를 증폭 트랜지스터(20)의 베이스 단자(제1제어단자)를 향해서 출력하는 정전류 증폭 트랜지스터이다. 이 구성에 의해, 정전류원(24)으로부터 출력된 정전류가 정전류 증폭 트랜지스터(220)의 베이스 단자에 입력되고, 상기 정전류가 증폭되어서 직류 바이어스 전류(Ief2)로 되고, 정전류 증폭 트랜지스터(220)의 에미터 단자(제4단자)로부터 저항소자(251)를 경유해서 증폭 트랜지스터(20)의 베이스 단자에 인가된다.The constant
전류 제한 회로(13)는 바이어스 회로(12)로부터 출력되는 직류 바이어스 전류를 제한하는 회로이다. 보다 구체적으로는, 전류 제한 회로(13)는 전류 제한 트랜지스터(130)와, 저항소자(131 및 132)를 갖는다.The current limiting
전류 제한 트랜지스터(130)는 콜렉터 단자(제5단자), 에미터 단자(제6단자), 및 베이스 단자(제3제어단자)를 갖고, 에미터 단자(제6단자)가 정전류 증폭 트랜지스터(120)의 에미터 단자(제4단자)에 접속되어 있다.The current limiting
저항소자(132)는 한쪽 끝이 전류 제한 트랜지스터(130)의 콜렉터 단자(제5단자)에 접속되고, 다른쪽 끝이 가변 전압 전원(11)에 접속된 제1저항소자이다. 또한, 저항소자(132)의 상기 다른쪽 끝은 가변 전압 전원(21)에 접속되어 있어도 된다.The
저항소자(131)는 한쪽 끝이 전류 제한 트랜지스터(130)의 베이스 단자(제3제어단자)에 접속되고, 다른쪽 끝이 정전류 증폭 트랜지스터(120)의 베이스 단자(제2제어단자)에 접속된 제2저항소자이다.The
전류 제한 회로(13)는 상기 접속 구성에 의해, 가변 전압(Vcc1(Vcc2))이 기준 전압보다 작아졌을 경우, 가변 전압(Vcc1(Vcc2))과 상기 기준 전압의 전위차가 클수록 정전류 증폭 트랜지스터(120)의 베이스 단자(제2제어단자)로부터 전류 제한 트랜지스터(130)의 베이스 단자(제3제어단자)를 경유해서 전류 제한 트랜지스터(130)의 콜렉터 단자(제5단자)로 흐르는 직류 전류인 직류 제한 전류를 크게 한다. 또한, 기준 전압이란, 예를 들면 전력 증폭 회로(1D)에 입력되는 고주파 입력신호가 최대의 전력 진폭을 가질 경우에 설정되는 최대 가변 전압이다.The current limiting
전류 제한 회로(23)는 바이어스 회로(22)로부터 출력되는 직류 바이어스 전류를 제한하는 회로이다. 보다 구체적으로는, 전류 제한 회로(23)는 전류 제한 트랜지스터(230)와 저항소자(231 및 232)를 갖는다.The current limiting
전류 제한 트랜지스터(230)는 콜렉터 단자(제5단자), 에미터 단자(제6단자), 및 베이스 단자(제3제어단자)를 갖고, 에미터 단자(제6단자)가 정전류 증폭 트랜지스터(220)의 에미터 단자(제4단자)에 접속되어 있다.The current limiting
저항소자(232)는 한쪽 끝이 전류 제한 트랜지스터(230)의 콜렉터 단자(제5단자)에 접속되고, 다른쪽 끝이 가변 전압 전원(11)에 접속된 제1저항소자이다. 또한, 저항소자(232)의 상기 다른쪽 끝은 가변 전압 전원(21)에 접속되어 있어도 된다.The
저항소자(231)는 한쪽 끝이 전류 제한 트랜지스터(230)의 베이스 단자(제3제어단자)에 접속되고, 다른쪽 끝이 정전류 증폭 트랜지스터(220)의 베이스 단자(제2제어단자)에 접속된 제2저항소자이다.The
전류 제한 회로(23)는 상기 접속 구성에 의해 가변 전압(Vcc1(Vcc2))이 기준 전압보다 작아졌을 경우, 가변 전압(Vcc1(Vcc2))과 상기 기준 전압의 전위차가 클수록 정전류 증폭 트랜지스터(220)의 베이스 단자(제2제어단자)로부터 전류 제한 트랜지스터(230)의 베이스 단자(제3제어단자)를 경유해서 전류 제한 트랜지스터(230)의 콜렉터 단자(제5단자)로 흐르는 직류 전류인 직류 제한 전류를 크게 한다.When the variable voltage Vcc1 (Vcc2) is smaller than the reference voltage by the above connection configuration, the current limiting
즉, 본 실시형태에 따른 전력 증폭 회로(1D)는 제1증폭 트랜지스터인 증폭 트랜지스터(10 및 20)를 포함하는, 종속 접속된 복수의 증폭 트랜지스터를 갖고 있다. 또한, 상기 복수의 증폭 트랜지스터 중, 전력 증폭 회로(1D)의 출력단자에 가장 가까운 최후단에 배치된 증폭 트랜지스터(20)는 상기 제1증폭 트랜지스터이다. 상기 최후단에는 가변 전압 전원(21), 바이어스 회로(22), 및 전류 제한 회로(23)가 배치되어 있다. 또한, 상기 복수의 증폭 트랜지스터 중, 전력 증폭 회로(1D)의 출력단자에 가장 가까운 최후단보다 전단 중 적어도 1단에 배치된 증폭 트랜지스터(10)는 상기 제1증폭 트랜지스터이다. 상기 전단에는 가변 전압 전원(11), 바이어스 회로(12), 및 전류 제한 회로(13)가 배치되어 있다.That is, the
이 구성에 의해, 가변 전압(Vcc2(및 Vcc1))의 감소와 함께 증폭 트랜지스터(10 및 20)의 베이스 전류(베이스-에미터간 전류)가 제한되므로, 증폭 트랜지스터(10 및 20)의 콜렉터 전류(콜렉터-에미터간 전류)를 저감할 수 있다. 즉, 가변 전압(Vcc2(및 Vcc1))의 크기에 따른 최적의 직류 바이어스 전류(Ief1 및 Ief2)를 흘릴 수 있으므로, 전력 증폭 회로(1D)의 전력 부가 효율(PAE)을 향상시키는 것이 가능해진다. 또한, 전류 제한 회로(13 및 23)의 회로동작에 대해서는, 실시형태 1에 있어서의 전류 제한 회로(23)의 회로동작(도 6)과 같으므로 본실시형태에서는 설명을 생략한다.With this configuration, the base current (base-emitter current) of the amplifying
또한, 증폭 트랜지스터(10 및 20)를 구동하는 가변 전압(Vcc2(및 Vcc1))의 감소와 함께, 증폭 트랜지스터(10 및 20)의 동작점을 최적화하는 직류 바이어스 전류(Ief1 및 Ief2)가, 각각 1개의 트랜지스터(전류 제한 트랜지스터(130 또는 230))와 2개의 저항소자(231 및 232)(또는 저항소자(131 및 132))로 구성된 전류 제한 회로(13 또는 23)에 의해 제한된다. 이것에 의해, 전류 제한 회로(13 및 23)를 간소화된 회로구성에 의해 실현할 수 있고, 전력 증폭 회로(1D)의 소형화에 공헌할 수 있다.In addition, with a decrease in the variable voltage Vcc2 (and Vcc1) driving the amplifying
도 10은 휴대단말의 송신 전력과 그 빈도의 관계를 나타내는 그래프이다. 동 도면은, WCDMA(등록상표)(Wideband Code Division Multiple Access)에 있어서의 송신 전력의 분포를 나타내고 있고, 구체적으로는, WCDMA(등록상표)에 있어서의 송신 전력마다의 사용 빈도를 나타내고 있다. 동 도면으로부터, 송신 전력이 0dBm 이하인 빈도가 50% 이상을 차지하고 있는 것을 알 수 있다. 이것으로부터, 0dBm 이하의 저송신 전력 사용시의 전력 증폭 회로의 소비 전류를 삭감하는 것이, 휴대단말의 저소비 전력화 및 배터리의 장시간 동작에 크게 공헌하는 것을 알 수 있다.10 is a graph showing the relationship between the transmission power of the mobile terminal and its frequency. The figure shows the distribution of transmission power in WCDMA (registered trademark) (Wideband Code Division Multiple Access), and specifically, shows the frequency of use for each transmission power in WCDMA (registered trademark). From the figure, it can be seen that the frequency at which the transmission power is 0 dBm or less occupies 50% or more. From this, it can be seen that reducing the current consumption of the power amplifier circuit when using low transmission power of 0 dBm or less greatly contributes to lower power consumption of the portable terminal and long-term operation of the battery.
도 11a는 APT(평균 전력 추적) 모드를 설명하는 모식 파형도이다. 또한, 도 11b는 ET(포락선 추적) 모드를 설명하는 모식 파형도이다. 실시형태 1에서 설명한 바와 같이, ET 모드는 고주파 신호의 전력 진폭(포락선)을 추적하고, 상기 포락선 에 따라서 전력 증폭 회로로의 전압 공급 레벨을 가변하는 모드이다. 이것에 대하여, APT 모드는 소정의 기간마다 산출되는 고주파 신호의 평균 전력 진폭을 추적하고, 상기 평균 전력 진폭에 따라 전력 증폭 회로로의 전압 공급 레벨을 가변하는 모드이다.11A is a schematic waveform diagram illustrating an APT (average power tracking) mode. In addition, FIG. 11B is a schematic waveform diagram explaining an ET (envelope tracking) mode. As described in
ET 모드의 경우에는, 실시형태 1에 따른 전력 증폭 회로(1)와 같이, 후단(파워단)에 전류 제한 회로(23)를 배치함으로써 전력 부가 효율(PAE)을 향상시킬 수 있다. 이것에 대하여, APT 모드의 경우에는 본 실시형태에 따른 전력 증폭 회로(1D)와 같이, 전단(드라이브단)에 전류 제한 회로(13)를 배치함으로써, 예를 들면 고주파 출력 전력(RF 출력 전력(Pout))이 0dBm 이하와 같은 저출력 레벨에 있어서, 도 4b에 나타내는 특성과 마찬가지로, 가변 전압에 따라서 콜렉터 전류(Icc1)를 삭감하는 것이 가능해진다. 이 때문에, 저출력 전력에 따르는 저콜렉터 전류(Icc1)를 실현할 수 있고, 전력 부가 효율(PAE)을 효과적으로 향상시킬 수 있다.In the case of the ET mode, like the
도 12의 (a)는 비교예에 따른 전력 증폭 회로의 고주파 출력 전력(RF 출력 전력(Pout))과, 이득(Gain), APT 가변 전압(APT_Vcc), 및 E-UTRA에 있어서의 잡음 레벨(E-UTRA)의 관계를 나타내는 그래프이다. 또한, 도 12의 (b)는 실시형태 2에 따른 전력 증폭 회로의 고주파 출력 전력(RF 출력 전력(Pout))과, 이득(Gain), APT 가변 전압(APT_Vcc), 및 E-UTRA에 있어서의 잡음 레벨(E-UTRA)의 관계를 나타내는 그래프이다.12A is a high-frequency output power (RF output power (Pout)) of a power amplifying circuit according to a comparative example, a gain (Gain), an APT variable voltage (APT_Vcc), and a noise level in E-UTRA ( E-UTRA) is a graph showing the relationship. In addition, FIG. 12B shows the high-frequency output power (RF output power (Pout)) of the power amplifying circuit according to the second embodiment, the gain (Gain), the APT variable voltage (APT_Vcc), and the E-UTRA. It is a graph showing the relationship between the noise level (E-UTRA).
또한, 비교예에 따른 전력 증폭 회로는 실시형태 2에 따른 전력 증폭 회로(1D)에 있어서의 전류 제한 회로(13 및 23)가 없고, 바이어스 회로(12)가 증폭 트랜지스터(10)의 베이스 단자에 직접 접속되고, 바이어스 회로(22)가 증폭 트랜지스터(20)의 베이스 단자에 직접 접속된 회로구성을 갖고 있다.In addition, the power amplification circuit according to the comparative example does not have the current limiting
비교예에 따른 전력 증폭 회로 및 실시형태 2에 따른 전력 증폭 회로(1D)의 쌍방에 있어서, APT 모드의 채용에 의해 고주파 출력 전력의 크기에 대응해서 가변 전압(Vcc1(Vcc2))이 조정되어 있다(도 12에 있어서의 APT_Vcc(V)). 단, 고주파 출력 전력이 낮은 영역에 있어서, 실시형태 2에 따른 전력 증폭 회로(1D)의 쪽이 이득이 낮게 되어 있다. 실시형태 2에 따른 전력 증폭 회로(1D)에 의하면, 가변 전압(Vcc1(Vcc2))의 증감에 대응시켜서 증폭 트랜지스터(10 및 20)의 베이스 전류(베이스-에미터간 전류)가 증감하므로, 이득의 억제가 가능해진다.In both the power amplification circuit according to the comparative example and the
도 13의 (a)는 비교예에 따른 전력 증폭 회로의 고주파 출력 전력(RF 출력 전력(Pout))과, 이득(Gain), 콜렉터 전류(Icc)(콜렉터 전류(Icc1 및 Icc2)의 합산값), 및 E-UTRA에 있어서의 잡음 레벨(E-UTRA)의 관계를 나타내는 그래프이다. 또한, 도 13의 (b)는 실시형태 2에 따른 전력 증폭 회로의 고주파 출력 전력(RF 출력 전력(Pout))과, 이득(Gain), 콜렉터 전류(Icc)(콜렉터 전류(Icc1 및 Icc2)의 합산값), 및 E-UTRA에 있어서의 잡음 레벨(E-UTRA)의 관계를 나타내는 그래프이다. 고주파 출력 전력이 낮은 영역에 있어서, 실시형태 2에 따른 전력 증폭 회로(1D)의 쪽이 콜렉터 전류(Icc)가 낮다. 실시형태 2에 따른 전력 증폭 회로(1D)에 의하면, 가변 전압(Vcc1(Vcc2))의 감소에 대응시켜서 증폭 트랜지스터(10 및 20)의 베이스 전류(베이스-에미터간 전류)를 극소까지 가변시킴으로써 콜렉터 전류의 삭감이 가능해진다.13A is a high-frequency output power (RF output power (Pout)), a gain, and a collector current (Icc) of the power amplifying circuit according to a comparative example (sum of the collector currents (Icc1 and Icc2)). It is a graph showing the relationship between, and the noise level (E-UTRA) in E-UTRA. 13B shows the high-frequency output power (RF output power Pout) of the power amplifying circuit according to the second embodiment, the gain, and the collector current Icc (collector currents Icc1 and Icc2). Sum value), and a graph showing the relationship between the noise level (E-UTRA) in E-UTRA. In the region where the high frequency output power is low, the collector current Icc is lower in the
본 실시형태에 따른 전력 증폭 회로(1D)에 의하면, 전단(드라이브단)의 증폭 트랜지스터(10)에 전류 제한 회로(13)가 접속되어 있음으로써, APT 모드의 경우에 있어서의 전력 부가 효율(PAE)을 효과적으로 향상시킬 수 있다. 또한, 후단(파워단)의 증폭 트랜지스터(20)에 전류 제한 회로(23)가 접속되어 있음으로써, 고주파 신호의 전력 레벨이 가장 높아진 최후단에 있어서 가변 전압의 크기에 따른 최적의 직류 바이어스 전류(Ief)를 흘릴 수 있으므로, ET 모드의 경우에 있어서의 전력 부가 효율(PAE)을 효과적으로 향상시키는 것이 가능해진다.According to the
도 14는 실시형태 2의 변형예에 따른 전력 증폭 회로(1E) 및 그 주변 회로의 구성도이다. 동 도면에는, 본 변형예에 따른 전력 증폭 회로(1E)와 정전류원(14 및 24)이 나타내어져 있다. 동 도면에 나타내는 바와 같이, 전력 증폭 회로(1E)는 고주파 입력단자(100)와, 고주파 출력단자(200)와, 증폭 트랜지스터(10 및 20)와, 가변 전압 전원(11 및 21)과, 바이어스 회로(12 및 22)와, 전류 제한 회로(13)와, 저항소자(151 및 251)와, 커패시터(152, 153 및 252)와, 임피던스 정합 회로(254)를 구비한다.14 is a configuration diagram of a
상기 구성에 의해, 전력 증폭 회로(1E)는 고주파 입력단자(100)로부터 입력된 고주파 신호를 증폭 트랜지스터(10 및 20)에서 증폭하고, 상기 증폭된 고주파 신호를 고주파 출력단자(200)로부터 출력한다.With the above configuration, the
본 변형예에 따른 전력 증폭 회로(1E)는, 실시형태 2에 따른 전력 증폭 회로(1D)와 비교하여 전류 제한 회로(23)가 부가되어 있지 않은 점이 구성으로서 다르다. 이하, 본 변형예에 따른 전력 증폭 회로(1E)에 대해서, 실시형태 2에 따른 전력 증폭 회로(1D)와 같은 구성에 대해서는 설명을 생략하고, 다른 구성을 중심으로 설명한다.The
증폭 트랜지스터(20)는 베이스 단자, 콜렉터 단자 및 에미터 단자를 갖고, 베이스 단자로부터 입력된 고주파 신호를 전력 증폭하고, 상기 전력 증폭된 고주파 신호를 콜렉터 단자로부터 출력하는 후단의 증폭 트랜지스터이다.The amplifying
바이어스 회로(22)는 직류 바이어스 전류를 증폭 트랜지스터(20)의 베이스 단자를 향해서 출력한다. 보다 구체적으로는, 바이어스 회로(22)는 정전류 증폭 트랜지스터(220)와, 다이오드 접속된 트랜지스터(221 및 222)와, 커패시터(223)와, 저항소자(224)를 갖는다.The
정전류 증폭 트랜지스터(220)는 콜렉터 단자, 에미터 단자, 및 베이스 단자를 갖고, 에미터 단자로부터 직류 바이어스 전류를 증폭 트랜지스터(20)의 베이스 단자를 향해서 출력한다. 이 구성에 의해, 정전류원(24)으로부터 출력된 정전류가 정전류 증폭 트랜지스터(220)의 베이스 단자에 입력되고, 상기 정전류가 증폭되어서 직류 바이어스 전류로 되고, 정전류 증폭 트랜지스터(220)의 에미터 단자로부터 저항소자(251)를 경유해서 증폭 트랜지스터(20)의 베이스 단자에 인가된다.The constant
즉, 본 변형예에 따른 전력 증폭 회로(1E)는 제1증폭 트랜지스터인 증폭 트랜지스터(10)를 포함하는, 종속 접속된 복수의 증폭 트랜지스터를 갖고 있다. 또한, 상기 복수의 증폭 트랜지스터 중, 전력 증폭 회로(1E)의 출력단자에 가장 가까운 최후단보다 전단 중 적어도 1단에 배치된 증폭 트랜지스터(10)는, 상기 제1증폭 트랜지스터이다. 상기 전단에는 가변 전압 전원(11), 바이어스 회로(12), 및 전류 제한 회로(13)가 배치되어 있다.That is, the
본 변형예에 따른 전력 증폭 회로(1E)에 의하면, 전단(드라이브단)의 증폭 트랜지스터(10)에 전류 제한 회로(13)가 접속되어 있음으로써, APT 모드의 경우에 있어서의 전력 부가 효율(PAE)을 효과적으로 향상시킬 수 있다.According to the
(그 밖의 실시형태 등)(Other embodiments, etc.)
이상, 본 발명의 실시형태에 따른 전력 증폭 회로에 대해서 실시형태 및 그 변형예를 들어서 설명했지만, 본 발명의 전력 증폭 회로는 상기 실시형태 및 그 변형예에 한정되는 것은 아니다. 상기 실시형태 및 그 변형예에 있어서의 임의의 구성요소를 조합시켜서 실현되는 별도의 실시형태나, 상기 실시형태 및 그 변형예에 대하여 본 발명의 주지를 일탈하지 않는 범위에서 당업자가 생각이 떠오르는 각종변형을 실시해서 얻어지는 변형예나, 본 발명에 따른 전력 증폭 회로를 내장한 각종 기기도 본 발명에 포함된다.As described above, the power amplifier circuit according to the embodiment of the present invention has been described with reference to the embodiment and its modifications, but the power amplifier circuit of the present invention is not limited to the above embodiment and its modifications. Other embodiments realized by combining arbitrary constituent elements in the above embodiments and their modified examples, and various kinds of ideas that those skilled in the art may think of within the scope of not departing from the gist of the present invention with respect to the above embodiments and modifications thereof. Variations obtained by performing modifications and various devices incorporating the power amplifying circuit according to the present invention are also included in the present invention.
예를 들면, 실시형태에 따른 전력 증폭 회로(1) 및 변형예에 따른 전력 증폭 회로(1A∼1C)는, 상술한 바와 같이 ET 방식에 적용될 뿐만 아니라, 소정의 기간마다 산출되는 고주파 신호의 평균 전력 진폭을 추적하는 APT(평균 전력 추적) 방식에 적용하는 것이 가능하다.For example, the
또한, 상기 실시형태 및 그 변형예에 따른 전력 증폭 회로에 있어서, 도면에 개시된 각 회로소자 및 신호경로를 접속하는 경로 사이에 별도의 고주파 회로소자 및 배선 등이 삽입되어 있어도 된다.Further, in the power amplifying circuit according to the above-described embodiment and its modified examples, separate high-frequency circuit elements and wirings may be inserted between the paths for connecting the respective circuit elements and signal paths disclosed in the drawings.
본 발명은 고주파 신호를 증폭하는 전력 증폭 회로로서 통신 기기에 널리 이용할 수 있다.The present invention can be widely used in communication devices as a power amplifying circuit for amplifying a high frequency signal.
Claims (9)
제1단자, 제2단자, 및 제1제어단자를 갖고, 상기 제1제어단자로부터 입력된 고주파 신호를 전력 증폭하고, 상기 전력 증폭된 고주파 신호를 상기 제1단자로부터 출력하는 제1증폭 트랜지스터와,
가변 전압을 상기 제1단자에 공급하는 가변 전압 전원과,
직류 바이어스 전류를 출력하는 바이어스 회로와,
상기 직류 바이어스 전류를 제한하는 전류 제한 회로를 구비하고,
상기 바이어스 회로는,
제3단자, 제4단자, 및 제2제어단자를 갖고, 상기 제4단자로부터 상기 제1제어단자를 향해서 상기 직류 바이어스 전류를 출력하는 정전류 증폭 트랜지스터를 갖고,
상기 전류 제한 회로는,
제5단자, 제6단자, 및 제3제어단자를 갖고, 상기 제6단자가 상기 제4단자에 접속된 전류 제한 트랜지스터와,
한쪽 끝이 상기 제5단자에 접속되고, 다른쪽 끝이 상기 가변 전압 전원에 접속된 제1저항소자와,
한쪽 끝이 상기 제3제어단자에 접속되고, 다른쪽 끝이 상기 제2제어단자에 접속된 제2저항소자를 갖는 전력 증폭 회로.As a power amplification circuit that power amplifies a high frequency signal,
A first amplification transistor having a first terminal, a second terminal, and a first control terminal, power amplifying a high frequency signal input from the first control terminal, and outputting the power amplified high frequency signal from the first terminal; ,
A variable voltage power supply for supplying a variable voltage to the first terminal,
A bias circuit for outputting a DC bias current,
And a current limiting circuit for limiting the DC bias current,
The bias circuit,
A constant current amplifying transistor having a third terminal, a fourth terminal, and a second control terminal, and outputting the DC bias current from the fourth terminal toward the first control terminal,
The current limiting circuit,
A current limiting transistor having a fifth terminal, a sixth terminal, and a third control terminal, wherein the sixth terminal is connected to the fourth terminal,
A first resistance element having one end connected to the fifth terminal and the other end connected to the variable voltage power supply,
A power amplification circuit having a second resistance element having one end connected to the third control terminal and the other end connected to the second control terminal.
상기 전류 제한 회로는, 상기 가변 전압이 기준 전압보다 작아졌을 경우, 상기 기준 전압과 상기 가변 전압의 전위차가 클수록 상기 제2제어단자로부터 상기 제3제어단자를 경유해서 상기 제5단자로 흐르는 직류 제한 전류를 크게 하는 전력 증폭 회로.The method of claim 1,
The current limiting circuit limits direct current flowing from the second control terminal to the fifth terminal via the third control terminal as the potential difference between the reference voltage and the variable voltage increases when the variable voltage becomes smaller than the reference voltage. A power amplification circuit that increases the current.
상기 제1저항소자는 직렬 접속된 제1분할저항 및 제2분할저항으로 이루어지고,
상기 전류 제한 회로는,
상기 제1분할저항에 병렬 접속된 제1용량소자와,
상기 제3제어단자와 상기 제5단자 사이에 접속된 제2용량소자를 더 갖는 전력 증폭 회로.The method according to claim 1 or 2,
The first resistance element is composed of a first divided resistor and a second divided resistor connected in series,
The current limiting circuit,
A first capacitor device connected in parallel to the first division resistor,
A power amplifier circuit further comprising a second capacitor connected between the third control terminal and the fifth terminal.
상기 제1저항소자는 직렬 접속된 제1분할저항 및 제2분할저항으로 이루어지고,
상기 전류 제한 회로는,
상기 제1분할저항 및 상기 제2분할저항의 접속점과 상기 제6단자 사이에 접속된 제1용량소자와,
상기 제3제어단자와 상기 제5단자 사이에 접속된 제2용량소자를 더 갖는 전력 증폭 회로.The method according to claim 1 or 2,
The first resistance element is composed of a first divided resistor and a second divided resistor connected in series,
The current limiting circuit,
A first capacitor connected between the connection point of the first division resistor and the second division resistor and the sixth terminal,
A power amplifier circuit further comprising a second capacitor connected between the third control terminal and the fifth terminal.
상기 전력 증폭 회로는 상기 제1증폭 트랜지스터를 포함하는, 종속 접속된 복수의 증폭 트랜지스터를 갖는 전력 증폭 회로.The method according to claim 1 or 2,
The power amplification circuit having a plurality of cascade-connected amplifying transistors including the first amplifying transistor.
상기 복수의 증폭 트랜지스터 중, 상기 전력 증폭 회로의 출력단자에 가장 가까운 최후단에 배치된 증폭 트랜지스터는 상기 제1증폭 트랜지스터이며,
상기 최후단에는 상기 가변 전압 전원, 상기 바이어스 회로, 및 상기 전류 제한 회로가 배치되어 있는 전력 증폭 회로.The method of claim 5,
Among the plurality of amplifying transistors, the amplifying transistor disposed at the last end closest to the output terminal of the power amplifying circuit is the first amplifying transistor,
A power amplifying circuit in which the variable voltage power supply, the bias circuit, and the current limiting circuit are disposed at the rear end.
상기 복수의 증폭 트랜지스터 중, 상기 전력 증폭 회로의 출력단자에 가장 가까운 최후단보다 전단 중 적어도 1단에 배치된 증폭 트랜지스터는 상기 제1증폭 트랜지스터이며,
상기 전단 중 적어도 일단에는 상기 가변 전압 전원, 상기 바이어스 회로, 및 상기 전류 제한 회로가 배치되어 있는 전력 증폭 회로.The method of claim 5,
Among the plurality of amplifying transistors, an amplifying transistor disposed in at least one of a front end of a terminal closest to an output terminal of the power amplifier circuit is the first amplifying transistor,
A power amplifying circuit in which the variable voltage power supply, the bias circuit, and the current limiting circuit are disposed at at least one end of the front end.
상기 전력 증폭 회로에 입력되는 고주파 입력신호의 고주파 전력 진폭에 따라서 상기 가변 전압을 제어하는 전원 제어 회로를 더 구비하는 전력 증폭 회로.The method according to claim 1 or 2,
A power amplification circuit further comprising a power control circuit for controlling the variable voltage according to a high frequency power amplitude of a high frequency input signal input to the power amplification circuit.
전원 제어 회로는 상기 가변 전압이 상기 고주파 전력 진폭의 1차함수로 되도록 상기 가변 전압을 제어하는 전력 증폭 회로.The method of claim 8,
A power amplification circuit for controlling the variable voltage so that the variable voltage becomes a linear function of the high frequency power amplitude.
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