KR102220421B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 다결정(polycrystal) 금속을 포함하는 메탈 레이어, 상기 메탈 레이어 상에 형성되는 시드 레이어, 상기 시드 레이어 상에 필라 형상으로 형성되는 나노 와이어, 상기 나노 와이어 상에 컨포말하게 형성되는 유전막 및 상기 유전막 상에 형성되는 전극막을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 전하(charge) 저장 장치인 캐패시터(capacitor)는 반도체 장치의 동작을 보장하기 위한 정전용량(capacitance)을 확보하기 위해, 충분한 면적을 가져야 한다. 반도체 장치의 고집적화와 함께 단위 셀(cell) 크기가 감소하므로, 요구되는 캐패시터 면적을 확보하기 위해서는 필연적으로 고 종횡비(high aspect ratio) 구조를 갖게 된다. 그런데, 기존 캐패시터 형성 방법인 포토 리소그래피(photo lithography) 및 에칭(etching) 공정에 기반한 하향식(top-down) 기술은 몰드의 높이(mold height)가 증가하고, 홀 사이즈(hole size)가 감소함에 따라 높은 비용을 불러올 수 있다. 그러나, 나노와이어의 선택 성장 특성을 이용한 상향식 캐패시터 형성 방법을 이용하면, 저비용으로 고종횡비의 캐패시터 구조를 형성할 수 있는 장점이 있다. 따라서, 미래기술로서의 나노 와이어의 선택 성장 및 수직 성장에 대한 연구가 진행중이다.
본 발명이 해결하려는 과제는, 나노 와이어를 통해서 집적도가 높은 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 나노 와이어를 통해서 집적도가 높은 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 다결정(polycrystal) 금속을 포함하는 메탈 레이어, 상기 메탈 레이어 상에 형성되는 시드 레이어, 상기 시드 레이어 상에 필라 형상으로 형성되는 나노 와이어, 상기 나노 와이어 상에 컨포말하게 형성되는 유전막 및 상기 유전막 상에 형성되는 전극막을 포함한다.
상기 나노 와이어의 하면의 형상과 상기 시드 레이어의 상면의 형상은 서로 일치할 수 있다.
상기 나노 와이어는 ZnO, 도핑된 ZnO, GaAs, InP 및 Si 중 적어도 하나를 포함할 수 있다.
상기 시드 레이어는 그래핀(graphene), 나노 결정 그래핀(nanocrystalline graphene) 및 비정질 탄소(amorphous carbon) 중 적어도 하나를 포함할 수 있다.
여기서, 층간 절연막을 더 포함하고, 상기 메탈 레이어는 상기 층간 절연막을 관통할 수 있다.
상기 나노 와이어가 관통되는 가이드 패턴을 더 포함하고, 상기 가이드 패턴의 상면의 높이는 상기 나노 와이어의 상면의 높이보다 낮을 수 있다.
상기 가이드 패턴 아래에 상기 메탈 레이어를 둘러싸는 산화층을 더 포함할 수 있다.
상기 산화층의 상면은 상기 메탈 레이어의 상면보다 높을 수 있다.
여기서, 게이트 전극과, 상기 게이트의 양 측면에 각각 형성되는 제1 및 제2 소오스/드레인 영역과, 상기 제1 소오스/드레인 영역과 연결되는 비트라인을 더 포함하고, 상기 메탈 레이어는 상기 제2 소오스/드레인 영역과 전기적으로 연결할 수 있다.
여기서, 상기 메탈 레이어와 상기 제2 소오스/드레인 사이에 위치하고, 폴리 실리콘을 포함하는 컨택 플러그를 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는 게이트 전극, 상기 게이트 전극의 양측에 각각 형성되는 제1 및 제2 소오스/드레인 영역, 상기 제1 소오스/드레인 영역과 전기적으로 연결되는 비트라인, 상기 제2 소오스/드레인과 전기적으로 연결되는 메탈 레이어, 상기 메탈 레이어 상에 필라 형상으로 형성되는 나노 와이어, 상기 나노 와이어 상에 컨포말하게 형성되는 유전막 및 상기 유전막 상에 형성되는 전극막을 포함한다.
여기서, 상기 메탈 레이어와 상기 나노 와이어 사이의 시드 레이어를 더 포함할 수 있다.
여기서, 소자 분리막과 상기 소자 분리막에 의해 정의되는 활성 영역을 포함하는 기판과, 상기 활성 영역 내에 형성되는 트렌치를 더 포함하고, 상기 게이트 전극은 상기 트렌치의 적어도 일부를 매립할 수 있다.
여기서, 상기 나노 와이어는 하부와 상기 하부 상의 상부를 포함하고, 상기 상부는 상기 유전막으로 둘러싸이고, 상기 하부를 둘러싸는 가이드 패턴을 더 포함할 수 있다.
여기서, 상기 가이드 패턴의 아래에 형성되고, 상기 메탈 레이어를 둘러싸는 산화층을 더 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 다결정 금속을 포함하는 메탈 레이어를 형성하고, 상기 메탈 레이어 상에, 시드 레이어와, 상기 시드 레이어를 노출시키는 제1 방향의 관통홀을 포함하는 가이드 패턴을 형성하고, 상기 관통홀을 통과하여 상기 제1 방향으로 연장되는 나노 와이어를 형성하는 것을 포함한다.
상기 시드 레이어와 상기 가이드 패턴을 형성하는 것은, 상기 시드 레이어를 메탈 레이어 상에 형성하고, 상기 시드 레이어 상에 가이드 레이어를 형성하고, 상기 가이드 레이어를 패터닝하여 상기 가이드 패턴을 형성하는 것을 포함할 수 있다.
상기 시드 레이어와 상기 가이드 패턴을 형성하는 것은, 상기 메탈 레이어 상에 가이드 패턴을 형성하고, 상기 관통홀 내에 시드 레이어를 형성하는 것을 포함할 수 있다.
여기서, 상기 나노 와이어 상에 컨포말하게 유전막을 형성하고, 상기 유전막 상에 전극막을 형성하는 것을 더 포함할 수 있다.
상기 시드 레이어는 그래핀(graphene), 나노 결정 그래핀(nanocrystalline graphene) 및 비정질 탄소(amorphous carbon) 중 적어도 하나를 포함하고, 상기 나노 와이어를 형성하는 것은, 상기 시드 레이어 상에 상기 나노 와이어가 상기 제1 방향으로 성장하는 것을 포함할 수 있다.
상기 시드 레이어는 Ag, Au 및 Al 중 적어도 하나를 포함하고, 상기 나노 와이어를 형성하는 것은, 상기 시드 레이어 아래에 상기 나노 와이어가 상기 제1 방향으로 성장하는 것을 포함할 수 있다.
상기 메탈 레이어를 형성하는 것은, 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극의 양 측면에 각각 제1 및 제2 소오스/드레인 영역을 형성하고, 상기 제1 소오스/드레인 영역과 전기적으로 연결되는 비트 라인을 형성하고, 상기 제2 소오스/드레인과 전기적으로 연결되는 메탈 레이어를 형성하는 것을 포함할 수 있다.
상기 나노 와이어는 서로 이격된 제1 및 제2 나노 와이어를 포함하고, 상기 나노 와이어를 형성한 후에, 상기 나노 와이어를 마스크로 상기 메탈 레이어를 식각하여 상기 제1 및 제2 나노 와이어를 전기적으로 분리하는 것을 포함할 수 있다.
상기 메탈 레이어를 식각하는 것은, 상기 가이드 패턴을 제거하는 것을 포함할 수 있다.
상기 메탈 레이어를 형성하는 것은, 상기 제2 소오스/드레인과 전기적으로 연결되는 컨택 플러그막을 형성하고, 상기 컨택 플러그막 상에 상기 메탈 레이어를 형성하는 것을 포함하고, 상기 메탈 레이어를 식각하는 것은, 상기 컨택 플러그막을 식각하여 서로 분리된 제1 및 제2 컨택 플러그를 형성하는 것을 포함하되, 상기 제1 및 제2 컨택 플러그는 각각 상기 제1 및 제2 나노 와이어와 전기적으로 연결될 수 있다.
상기 가이드 패턴과 상기 시드 레이어를 형성하는 것은, 상기 메탈 레이어 상에 희생 패턴을 형성하되, 상기 메탈 레이어는 상기 희생 패턴과 오버랩되는 제1 영역과 노출되는 제2 영역을 포함하고, 상기 제1 영역을 산화시켜 산화층을 형성하되, 상기 산화층은 각각의 제2 영역을 서로 전기적으로 분리하고, 상기 산화층 상에 가이드 패턴을 형성하고, 상기 희생 패턴을 제거하여 상기 제1 영역을 노출시키고, 상기 제1 영역 상에 시드 레이어를 형성하는 것을 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 A-A를 따라 절단한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 4는 도 3의 B-B를 따라 절단한 단면도이다.
도 5는 도 3의 반도체 장치를 설명하기 위한 회로도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8 내지 도 11은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 12 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 16 내지 도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 20 및 도 21은 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 22 내지 도 27은 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 28 내지 도 31은 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 32는 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 33은 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 따라 제조된 반도체 장치를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 34 내지 도 36은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 2는 도 1의 A-A를 따라 절단한 단면도이다.
본 발명의 일 실시예에 따른 반도체 장치는 층간 절연막(100), 나노 와이어(300), 메탈 레이어(200P), 시드 레이어(400P), 유전막(500) 및 전극막(600)을 포함한다.
층간 절연막(100)은 전기적으로 절연 특성을 가지는 물질을 포함할 수 있다. 층간 절연막(100)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 층간 절연막(100)은 단일층 또는 다층일 수 있다.
층간 절연막(100)은 메탈 레이어(200P)에 의해서 관통될 수 있다. 층간 절연막(100)은 복수의 메탈 레이어(200P)를 서로 분리할 수 있다. 층간 절연막(100)은 복수의 메탈 레이어(200P)가 서로 접하지 않도록 물리적으로 분리할 뿐만 아니라, 전기적으로도 연결되지 않게 분리할 수 있다.
메탈 레이어(200P)는 다결정(polycrystal) 금속을 포함할 수 있다. 다결정 금속은 단결정이 집합되어서 형성되고, 각각의 단결정이 서로 다른 방향으로 정렬되어 있다. 따라서, 다른 구조가 없다면 나노 와이어(300)를 한 방향으로 성장시키기 위해서 사용되는 베이스(base)로는 적합하지 않을 수도 있다.
메탈 레이어(200P)는 예를 들어, 텅스텐(W), 텅스텐 실리사이드(WSix, Tungsten Silicide) 및 TiN 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
메탈 레이어(200P)는 필라(pillar) 형태 또는 다각 기둥 형상일 수 있다. 즉, 메탈 레이어(200P)는 일 방향으로 연장된 기둥으로서 길게 연장된 장방향을 정의할 수 있다. 이 때, 장방향은 수직방향일 수 있지만 이에 제한되는 것은 아니다.
메탈 레이어(200P)는 복수일 수 있다. 메탈 레이어(200P)는 층간 절연막(100)에 의해서 서로 분리될 수 있다. 메탈 레이어(200P)는 층간 절연막(100)을 관통할 수 있다. 즉, 층간 절연막(100)은 메탈 레이어(200P)의 측면을 둘러쌀 수 있다.
시드 레이어(400P)는 메탈 레이어(200P) 상에 형성될 수 있다. 시드 레이어(400P)는 메탈 레이어(200P)와 동일한 폭을 가질 수 있다. 즉, 시드 레이어(400P)와 메탈 레이어(200P)의 측면의 프로파일은 시드 레이어(400P)와 메탈 레이어(200P)의 계면에서 동일할 수 있다.
시드 레이어(400P)는 나노 와이어(300)가 성장할 수 있는 시드(seed) 역할을 할 수 있다. 즉, 시드 레이어(400P)는 나노 와이어(300)의 결정이 성장할 수 있는 시작점이 될 수 있다.
시드 레이어(400P)는 예를 들어, 그래핀(grapheme), 나노결정 그래핀(nanocrystalline grapheme), 비정질 탄소(amorphous carbon) 등의 탄소(carbon) 계열 물질일 수 있다. 단, 이에 제한되는 것은 아니다.
시드 레이어(400P)의 측면은 층간 절연막(100)에 의해서 둘러싸일 수 있다. 즉, 시드 레이어(400P)와 메탈 레이어(200P)가 적층된 구조가 층간 절연막(100)을 관통할 수 있다. 도 2에서는 시드 레이어(400P)의 상면이 층간 절연막(100)의 상면과 동일하게 도시되었지만, 이에 제한되는 것은 아니다. 즉, 시드 레이어(400P)의 상면은 층간 절연막(100)의 상면보다 낮을 수도 높을 수도 있다.
나노 와이어(300)는 시드 레이어(400P) 상에 형성될 수 있다, 나노 와이어(300)는 시드 레이어(400P)의 상면의 법선 방향(Z)으로 연장될 수 있다. 상기 법선 방향(Z)은 수직 방향일 수 있다. 단, 이에 제한되는 것은 아니다.
나노 와이어(300)의 측면은 시드 레이어(400P)의 측면과 나노 와이어(300)와 시드 레이어(400P)의 계면에서 동일한 프로파일을 가질 수 있다. 즉, 시드 레이어(400P)에서 나노 와이어(300)가 성장되므로 시드 레이어(400P)의 폭보다 나노 와이어(300)의 폭이 작거나 같을 수 있다. 단, 이에 제한되는 것은 아니다.
나노 와이어는 ZnO, 도핑된 ZnO (Al, Ga 등 전도성 ZnO), GaAs, InP 및 Si 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
유전막(500)은 나노 와이어(300) 및 층간 절연막(100)을 덮을 수 있다. 유전막(500)은 나노 와이어(300)와 전극막(600) 사이에서 전하를 통과시키지 않는 역할을 할 수 있다. 유전막(500)은 전하를 통과시키지는 않지만, 나노 와이어(300)와 전극막(600)의 전압 차에 의해 대전이 될 수 있게 할 수 있다. 유전막(500)은 Al2O3, HfO2, Lantane계 Oxide, ZrO2, Ta2O5, TiO2, SrTiO3, BaSrTiO3 등과 이의 조합으로 구성될 수 있다. 단, 이에 제한되는 것은 아니다.
전극막(600)은 유전막(500) 상에 형성될 수 있다. 전극막(600)은 유전막(500) 및 나노 와이어(300)와 같이 커패시터를 형성할 수 있다. 즉, 전극막(600)은 나노 와이어(300)와 함께 정전하를 모으는 역할을 할 수 있다. 전극막(600)은 예를 들어, 상 TiN, TaN, W, Ru 및 Pt 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
나노 와이어(300), 유전막(500) 및 전극막(600)은 커패시터 구조를 형성할 수 있다. 즉, 나노 와이어(300)와 전극막(600)은 각각 이격된 전극의 역할을 하고, 유전막(500)은 나노 와이어(300)와 전극막(600) 사이의 유전체로서 각각의 전극이 전하를 충전할 수 있게 할 수 있다.
이하, 도 3 내지 도 5를 참조하여 본 발명의 다른 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 및 도 2의 실시예와 중복되는 부분은 생략하거나 간략히한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이고, 도 4는 도 3의 B-B를 따라 절단한 단면도이다. 도 5는 도 3의 반도체 장치를 설명하기 위한 회로도이다.
도 3 내지 도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(1000), 게이트 전극(1300), 비트 라인(1800) 등을 더 포함한다.
기판(1000)은 소자 분리 영역(1050)과 활성 영역(1010)으로 나눠질 수 있다. 활성 영역(1010)은 기판(1000) 내에 소자 분리 영역(1050)을 형성함으로써 정의된다.
구체적으로 도 3을 참고하여 설명하면, 활성 영역(1010)은 제1 방향(DR1)으로 연장되어 형성되고, 게이트 전극(즉, 워드 라인)(1300)은 제1 방향(DR1)과 예각을 이루는 X방향으로 연장되어 형성되고, 비트 라인(1800)은 제1 방향(DR1)과 예각을 이루는 Y방향으로 연장되어 형성된다. 활성 영역(1010)의 양단에는 실린더 형태의 하부 전극(300)이 형성될 수 있다.
여기서, "특정 방향과 다른 특정 방향이 소정 각도를 이룬다"고 할 경우의 각도는, 2개의 방향들이 교차됨으로써 생기는 2개의 각도들 중 작은 각도를 의미한다. 예를 들어, 2개의 방향들이 교차됨으로써 생길 수 있는 각이 120°와, 60°일 경우, 60°를 의미한다.
따라서, 도 1에 도시된 바와 같이, 제1 방향(DR1)과 X방향이 이루는 각은 θ1이고, 제1 방향(DR1)과 Y방향이 이루는 각은 θ2가 된다.
이와 같이, θ1 및/또는 θ2가 예각을 이루도록 하는 이유는, 활성 영역(1010)과 비트 라인(1800)을 연결하는 비트 라인 컨택(1700)과, 활성 영역(1010)과 기억 소자를 연결하는 컨택 플러그(2100) 사이의 간격을 최대로 확보하기 위함이다. θ1, θ2는 예를 들어, 각각 45°, 45°이거나, 30°, 60°이거나, 60°, 30°일 수 있으나, 이에 한정되는 것은 아니다.
구체적으로, 기판(1000)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester), 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이드(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
도 4를 참고하면, 매립형 트렌치(1100)는 활성 영역(1010) 내에 형성되고, 게이트 절연막(1200), 게이트 전극(1300), 캡핑 패턴(1400)은 매립형 트렌치(1100) 내부에 차례로 형성될 수 있다.
제1 소오스/드레인 영역(1500a) 및 제2 소오스/드레인 영역(1500b)은 매립형 트렌치(1100)의 양 측면에 형성될 수 있다. 게이트 전극(1300), 제1 소오스/드레인 영역(1500a) 및 제2 소오스/드레인 영역(1500b)은 BCAT(buried Channel Array Transistor)로서 동작될 수 있다.
제1 절연층(1600)은 상기 BCAT 즉, 게이트 전극(1300), 제1 소오스/드레인 영역(1500a) 및 제2 소오스/드레인 영역(1500b) 상에 형성될 수 있다.
비트 라인(1800)과 접속하는 비트 라인 컨택(1700)은 제1 절연층(1600)을 관통하여 형성될 수 있다. 제2 절연층(1900)은 비트 라인(1800)을 덮도록 형성될 수 있고, 랜딩 패드(2000)와 접속하는 컨택 플러그(2100)는 제2 절연층(1900)을 관통하여 형성될 수 있다.
컨택 플러그(2100)는 폴리 실리콘을 포함할 수 있다. 컨택 플러그(2100)는 금속이 아닌 폴리 실리콘을 포함하여 제2 소오스/드레인 영역(1500b)과의 전기적 저항을 최소로 할 수 있다.
메탈 레이어(200P)는 커패시터 즉, 나노 와이어(300), 유전막(500) 및 전극막(600)의 구조와 연결되기 위해서 금속을 포함할 수 있다. 즉, 상기 커패시터 구조와의 전기적 저항을 최소로 하기 위해 금속을 포함할 수 있다.
랜딩 패드(2000)는 메탈 레이어(200P)와 컨택 플러그(2100)를 연결해주는 역할을 할 수 있다. 랜딩 패드(2000)는 폴리 실리콘을 포함하는 컨택 플러그(2100)와 금속을 포함하는 메탈 레이어(200P) 사이의 저항 차이를 완화시킬 수 있다. 또한, 랜딩 패드(2000)는 메탈 레이어(200P)의 형성되는 위치의 마진(margin)을 확보하게 할 수 있다.
단, 컨택 플러그(2100)와 메탈 레이어(200P)의 물질은 이에 제한되는 것이 아니다. 따라서, 랜딩 패드(2000)도 컨택 플러그(2100)와 메탈 레이어(200P)의 물질에 따라 생략될 수 있다.
층간 절연막(100)은 기판(1000) 상에 형성될 수 있다. 구체적으로는, 층간 절연막(100)은 제2 절연층(1900) 및 랜딩 패드(2000) 상에 형성될 수 있다. 층간 절연막(100)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다. 상술하였듯이, 메탈 레이어(200P)는 층간 절연막(100)을 관통하여 형성될 수 있다.
도 5를 참고하면, 본 실시예의 반도체 소자는 워드 라인(1300)과 비트 라인(1800)이 격자 구조를 이루는 회로도로 표현될 수 있다. 본 실시예의 반도체 소자는 워드 라인(1300)과 비트 라인(1800)의 격자 사이에 트랜지스터 및 커패시터가 있는 디램(DRAM, dynamic random access memory) 소자일 수 있다.
구체적으로, 매립형 트렌치(1100) 내에 형성된, 게이트 절연막(1200), 게이트 전극(1300) 및 캡핑 패턴(1400)은 도 5의 F부분의 셀(cell) 내의 트랜지스터의 게이트의 역할을 할 수 있다. 도 4에는 2개의 게이트가 있으므로, 2개의 셀(cell)의 단면도임을 알 수 있다. 매립형 트렌치(1100)의 양 측면에 형성된 제1 소오스/드레인 영역(1500a) 및 제2 소오스/드레인 영역(1500b)은 도 5의 F부분의 트랜지스터의 소오스 또는 드레인의 역할을 할 수 있다. 나노 와이어(300), 유전막(500) 및 전극막(600)은 F부분의 커패시터의 역할을 할 수 있다.
본 실시예의 DRAM은 단위 셀의 크기가 작아져야 높은 집적도와 효율을 유지할 수 있다. 따라서, 커패시터의 면적을 확보하기 위해서는 필연적으로 고종횡비(high aspect ratio)의 구조가 필요하게 된다. 그런데 기존의 커패시터 형성 공정인 포토 리소그래피(photo lithography) 및 에칭(etching) 공정에 기반한 하향식(top-down) 기술은 몰드 높이(mold height)가 증가하고, 홀 사이즈(hole size)가 감소함에 따라 EUV(extra ultra violet) 및 DPT(double patterning technology)를 사용해야하므로 비용이 매우 증가하게 된다. 또한, 기술적으로 20nm 이하의 크기에서는 커패시터의 제조가 한계를 보이고 있다.
이에 반해, 본 발명의 몇몇 실시예에 따른 나노 와이어(300)는 저비용으로 고종횡비의 커패시터 구조를 형성할 수 있다. 즉, 상향식(bottom-up) 방식으로 더 미세하고, 집적도가 높은 커패시터를 포함한 반도체 장치를 제공할 수 있다.
이하, 도 6을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 내지 도 5의 실시예와 중복되는 부분은 생략하거나 간략히 한다. 도 6의 실시예는 도 4의 C부분과 치환되는 부분일 수도 있고, 아닐 수도 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6을 참조하면, 본 실시예의 반도체 장치는 메탈 레이어(200P) 상에 시드 레이어(400P)가 존재하지 않고, 바로 나노 와이어(300)가 형성될 수 있다. 층간 절연막(100)은 메탈 레이어(200P)에 의해서 관통될 수 있다.
나노 와이어(300)는 메탈 레이어(200P) 상에 형성될 수 있다, 나노 와이어(300)는 메탈 레이어(200P)의 상면의 법선 방향(Z)으로 연장될 수 있다. 상기 법선 방향(Z)은 수직 방향일 수 있다. 단, 이에 제한되는 것은 아니다.
나노 와이어(300)의 측면은 메탈 레이어(200P)의 측면과 나노 와이어(300)와 메탈 레이어(200P)의 계면에서 동일한 프로파일을 가질 수 있다. 즉, 메탈 레이어(200P)에서 나노 와이어(300)가 성장되므로 시드 레이어(400P)의 폭보다 나노 와이어(300)의 폭이 작거나 같을 수 있다. 단, 이에 제한되는 것은 아니다.
이하, 도 7을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 내지 도 6의 실시예와 중복되는 부분은 생략하거나 간략히 한다. 도 7의 실시예는 도 4의 C부분과 치환되는 부분일 수도 있고, 아닐 수도 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7을 참조하면, 본 실시예의 반도체 장치는 산화층(110) 및 가이드 패턴(GP)을 포함한다.
산화층(110)은 층간 절연막(100) 상에 형성될 수 있다. 산화층(110)은 메탈 레이어(200P)와 시드 레이어(400P)를 둘러쌀 수 있다. 산화층(110)은 메탈 레이어(200P)가 산화되어 형성되는 층일 수 있다. 산화층(110)은 전기적으로 절연될 수 있다. 따라서, 산화층(110)은 복수의 메탈 레이어(200P)를 서로 전기적으로 분리시킬 수 있다. 산화층(110)은 또한, 시드 레이어(400P)를 서로 전기적으로 분리시킬 수 있다.
전체적으로 보면, 시드 레이어(400P)와 메탈 레이어(200P)의 스택 구조는 층간 절연막(100)과 산화층(110)의 스택 구조에 의해서 소자 분리 즉, 전기적인 절연이 만족될 수 있다.
산화층(110)의 상면은 메탈 레이어(200P)의 상면보다 높고, 시드 레이어(400P)의 상면보다 낮을 수 있다.
가이드 패턴(GP)은 산화층(110) 상에 형성될 수 있다. 가이드 패턴(GP)은 시드 레이어(400P)와 나노 와이어(300)를 둘러쌀 수 있다. 가이드 패턴(GP)은 나노 와이어(300)의 성장 방향을 가이딩하는 층일 수 있다. 가이드 패턴(GP)은 전기적으로 절연될 수 있다. 따라서, 가이드 패턴(GP)은 복수의 메탈 레이어(200P)를 서로 전기적으로 분리시킬 수 있다. 가이드 패턴(GP)은 또한, 나노 와이어(300)를 서로 전기적으로 분리시킬 수 있다. 가이드 패턴(GP)은 예를 들면, 산화막 또는 질화막일 수 있다.
전체적으로 보면, 나노 와이어(300), 시드 레이어(400P) 및 메탈 레이어(200P)의 스택 구조는 층간 절연막(100), 산화층(110) 및 가이드 패턴(GP)의 스택 구조에 의해서 소자 분리 즉, 전기적인 절연이 만족될 수 있다.
이하, 도 1, 도 2, 도 8 내지 도 11을 참조하여 본 발명의 일 실시예에 따른 반도체 장치 제조 방법를 설명한다. 상술한 도 1 내지 도 7의 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 8 내지 도 11은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 11은 도 10의 A-A로 자른 단면도이다.
도 8을 참조하면, 메탈 레이어(200) 상에 시드 레이어(400)를 형성한다. 메탈 레이어(200)와 시드 레이어(400)는 아직 소자분리가 필요하지 않은 상태여서 하나의 통합된 구조일 수 있다.
시드 레이어(400)는 메탈 레이어(200) 상에서만 증착되는 방법이 사용될 수 있다. 즉, 시드 레이어(400)는 PECVD(Plasma-enhanced chemical vapor deposition), MOCVD(Metal Organic Chemical Vapor Deposition) 및 ALD(Atomic layer deposition) 중 적어도 하나의 방법을 통해서 증착될 수 있다.
가이드 레이어(GL)는 시드 레이어(400) 상에 형성될 수 있다. 가이드 레이어(GL)는 추후에 가이드 패턴(GP)으로 패터닝될 수 있다. 가이드 레이어(GL)는 예를 들면, 산화막 또는 질화막일 수 있다. 즉, 가이드 레이어(GL)는 전기적으로 절연 특성을 지닐 수 있다.
이어서, 도 9를 참조하면, 가이드 레이어(GL)를 패터닝하여 가이드 패턴(GP)을 형성할 수 있다.
가이드 레이어(GL)를 패터닝함에 따라, 시드 레이어(400)의 상면의 일부만이 노출될 수 있다. 즉, 시드 레이어(400)의 상면의 나머지 일부는 가이드 패턴(GP)에 의해서 덮일 수 있다. 이 때, 노출된 시드 레이어(400)의 상면은 추후에 나노 와이어(300)가 성장하는 부분일 수 있다.
이어서, 도 10 및 도 11을 참조하면, 나노 와이어(300)를 가이드 패턴(GP)의 사이로 성장시킬 수 있다.
나노 와이어(300)는 MOCVD, PECVD, MBE(molecular beam epitaxy) 및 ALD 중 적어도 하나의 방법을 이용하여 형성될 수 있다. 나노 와이어(300)는 원하는 위치에 선택적으로 형성할 수 있는 방법을 이용하여 형성될 수 있다. 즉, 시드 레이어(400)가 노출된 위치에서만 형성될 수 있다.
나노 와이어(300)의 성장 방향은 초기 방향이 중요할 수 있다. 가이드 패턴(GP)은 나노 와이어(300)의 초기 성장 방향을 가이드하여 나노 와이어(300)가 시드 레이어(400)의 상면의 법선 방향으로 성장하도록 유도할 수 있다. 원칙적으로 메탈 레이어(200)가 다결정 금속을 포함하는 바 복수의 나노 와이어(300)의 한 방향으로의 성장은 어려울 수 있지만, 가이드 패턴(GP)에 의해서 복수의 나노 와이어(300)가 한 방향으로 나란하게 형성될 수 있다.
이어서, 도 1 및 도 2를 참조하면, 소자 분리를 위해서 시드 레이어(400)와 메탈 레이어(200)의 일부를 식각할 수 있다. 이 때, 나노 와이어(300)를 마스크로 시드 레이어(400)와 메탈 레이어(200)의 일부를 식각할 수 있다. 이에 따라, 각각의 나노 와이어(300)가 전기적으로 서로 분리될 수 있다. 이 때, 가이드 패턴(GP)은 제거될 수 있다.
이어서, 층간 절연막(100)을 형성하여 메탈 레이어(200P)와 시드 레이어(400P)의 측면을 채울 수 있다. 이 때, 층간 절연막(100)과 시드 레이어(400P)의 상면은 평탄화 공정에 의해서 평탄화될 수 있다.
이어서, 유전막(500)과 전극막(600)을 형성하여 커패시터를 완성할 수 있다.
본 실시예의 나노 와이어(300)는 다결정 금속을 포함하는 메탈 레이어(200P) 상에서 고종횡비로 저비용으로 형성될 수 있다. 따라서, EUV나 DPT와 같은 고비용의 공정 없이도 집적도가 높은 반도체 장치를 제공할 수 있다.
이하, 도 1, 도 2, 도 12 내지 도 15를 참조하여 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법를 설명한다. 상술한 도 1 내지 도 11의 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 12 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 15은 도 14의 A-A로 자른 단면도이다.
도 12를 참조하면, 메탈 레이어(200) 상에 가이드 패턴(GP)을 형성한다.
가이드 패턴(GP)은 메탈 레이어(200)의 상면의 일부를 노출시키도록 형성될 수 있다. 즉, 가이드 패턴(GP)은 메탈 레이어(200)의 일부를 덮되, 일부를 노출시켜 추후에 나노 와이어(300)의 성장 위치를 확보할 수 있다. 즉, 가이드 패턴(GP)은 메탈 레이어(200)를 노출시키는 홀(H)을 포함할 수 있다.
이어서, 도 13을 참조하면, 가이드 패턴(GP)에 의해서 노출된 메탈 레이어(200)의 상면에 선택적으로 시드 레이어(400P)를 형성한다.
시드 레이어(400P)는 가이드 패턴(GP)의 홀(H) 내에 형성될 수 있다. 홀(H) 내에 시드 레이어(400P)가 형성됨에 따라, 시드 레이어(400P)의 측면은 가이드 패턴(GP)에 의해서 둘러싸일 수 있다.
이어서, 도 14 및 도 15를 참조하면, 시드 레이어(400P)를 통해서, 나노 와이어(300)를 성장시킨다.
즉, 가이드 패턴(GP)의 사이에 위치한 시드 레이어(400P) 상에 나노 와이어(300)가 시드 레이어(400P)의 상면의 법선 방향으로 성장할 수 있다. 가이드 패턴(GP)은 나노 와이어(300)의 초기 성장 방향을 가이드 하여 나노 와이어(300)의 최종 성장 방향을 유도할 수 있다.
이어서, 도 1 및 도 2를 참조하면, 소자 분리를 위해서 메탈 레이어(200)의 일부를 식각할 수 있다. 이 때, 나노 와이어(300)를 마스크로 메탈 레이어(200)의 일부를 식각할 수 있다. 이에 따라, 각각의 나노 와이어(300)가 전기적으로 서로 분리될 수 있다. 이 때, 가이드 패턴(GP)은 제거될 수 있다.
이어서, 층간 절연막(100)을 형성하여 메탈 레이어(200P)와 시드 레이어(400P)의 측면을 채울 수 있다. 이 때, 층간 절연막(100)과 시드 레이어(400P)의 상면은 평탄화 공정에 의해서 평탄화될 수 있다.
이어서, 유전막(500)과 전극막(600)을 형성하여 커패시터를 완성할 수 있다.
본 실시예의 시드 레이어(400P)는 가이드 패턴(GP) 아래에 형성되는 것이 아니라, 가이드 패턴(GP)이 형성된 후 홀(H) 내에 형성된다. 따라서, 가이드 패턴(GP)이 시드 레이어(400P) 상에서 패터닝되면서 시드 레이어(400P)에 손상을 주는 것을 방지하여 이후에 나노 와이어(300)의 성장을 도와줄 수 있다.
이하, 도 4 및 도 16 내지 도 19를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법를 설명한다. 상술한 도 1 내지 도 15의 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 16 내지 도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 16 내지 도 19는 도 4의 C부분의 제조 공정일 수도 있고, 아닐 수도 있다.
도 16을 참조하면, 층간 절연막(100) 상에 메탈 레이어(200)를 형성한다.
메탈 레이어(200)는 층간 절연막(100)을 관통하여 형성될 수 있다. 메탈 레이어(200)는 층간 절연막(100)의 상면을 덮을 수 있다.
이어서, 메탈 레이어(200) 상에 가이드 패턴(GP)을 형성할 수 있다. 가이드 패턴(GP)은 메탈 레이어(200)가 층간 절연막(100)을 관통한 부분과 오버랩되는 영역의 메탈 레이어(200)의 상면을 노출시킬 수 있다. 즉, 도시된 바와 같이 메탈 레이어(200)의 상면이 노출된 부분은 메탈 레이어(200)의 하면이 층간 절연막(100)을 관통한 부분과 정렬될 수 있다.
이어서, 도 17을 참조하면, 가이드 패턴(GP)에 의해서 메탈 레이어(200)가 노출된 부분에 시드 레이어(400P)가 형성될 수 있다. 시드 레이어(400P)의 상면은 가이드 패턴(GP)의 상면보다 낮을 수 있다. 즉, 시드 레이어(400P)는 가이드 패턴(GP)의 홀의 일부를 채울 수 있다.
이어서, 도 18을 참조하면, 나노 와이어(300)가 시드 레이어(400P) 상에 형성될 수 있다. 나노 와이어(300)는 가이드 패턴(GP)을 따라서 성장할 수 있다. 즉, 나노 와이어(300)는 초기 성장은 가이드 패턴(GP)을 따라서 성장하게 되고, 가이드 패턴(GP)보다 높은 상면을 가지게되어도 초기 성장 방향을 따라서 계속 성장할 수 있다. 따라서, 나노 와이어(300)의 상면의 높이는 가이드 패턴(GP)의 높이보다 높을 수 있다.
이어서, 도 19를 참조하면, 나노 와이어(300)를 마스크로 가이드 패턴(GP) 및 메탈 레이어(200)를 제거한다.
가이드 패턴(GP)은 모두 제거될 수 있다. 즉, 가이드 패턴(GP)은 나노 와이어(300)와 오버랩되지 않으므로 모두 제거될 수 있다. 이에 반해, 메탈 레이어(200)는 시드 레이어(400P)와 오버랩되는 부분은 제거되지 않고 남을 수 있다. 이 때, 층간 절연막(100)의 상면은 메탈 레이어(200P)의 상면보다 낮을 수 있다.
이어서, 도 4를 참고하면, 층간 절연막(100)을 추가로 형성하여 메탈 레이어(200P)와 시드 레이어(400P)의 측면을 채울 수 있다. 새로이 형성되는 층간 절연막(100)은 기존의 층간 절연막(100)은 동일한 물질일 수 있다. 단, 이에 제한되는 것은 아니다.
이어서, 층간 절연막(100)과 시드 레이어(400P)의 상면은 평탄화 공정에 의해서 평탄화될 수 있다.
이어서, 유전막(500)과 전극막(600)을 형성하여 커패시터를 완성할 수 있다.
이하, 도 4, 도 6, 도 16, 도 17, 도 20 및 도 21을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법를 설명한다. 상술한 도 1 내지 도 19의 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 20 및 도 21은 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 20 및 도 21은 도 4의 C부분의 제조 공정일 수도 있고, 아닐 수도 있다.
도 16까지는 상술한 설명과 동일하므로 이후의 도 17부터 설명한다.
도 17을 참조하면, 시드 레이어(400P)를 형성한다.
시드 레이어(400P)는 금속 물질일 수 있다. 즉, 시드 레이어(400P)는 예를 들어, Ag, Au 및 Al 중 적어도 하나를 포함할 수 있다.
도 20을 참조하면, 나노 와이어(300)를 형성한다.
나노 와이어(300)는 시드 레이어(400P)의 아래에 형성될 수 있다. 시드 레이어(400P)가 금속 물질인 경우에는 나노 와이어(300)는 시드 레이어(400P)의 아래에서 성장할 수 있다. 즉, 나노 와이어(300)가 성장하면서 시드 레이어(400P)를 상부에 위치시키면서 위로 성장할 수 있다. 즉, 나노 와이어(300)는 시드 레이어(400P)를 밀어 올리면서 성장할 수 있다.
따라서, 시드 레이어(400P)는 나노 와이어(300)의 상부에 위치할 수 있다.
도 21을 참조하면, 시드 레이어(400P)를 제거한다.
시드 레이어(400P)는 나노 와이어(300) 상에서 제거되고, 나노 와이어(300)는 메탈 레이어(200) 상에 바로 형성되고, 시드 레이어(400P)는 추후 구조에서 남지 않을 수 있다.
이어서, 도 6을 참조하면, 소자 분리를 위해서 시드 레이어(400)와 메탈 레이어(200)의 일부를 식각할 수 있다. 이 때, 나노 와이어(300)를 마스크로 메탈 레이어(200)의 일부를 식각할 수 있다. 이에 따라, 각각의 나노 와이어(300)가 전기적으로 서로 분리될 수 있다. 이 때, 가이드 패턴(GP)은 제거될 수 있다.
이어서, 층간 절연막(100)을 형성하여 메탈 레이어(200P)의 측면을 채울 수 있다. 이 때, 층간 절연막(100)과 메탈 레이어(200P)의 상면은 평탄화 공정에 의해서 평탄화될 수 있다.
이어서, 유전막(500)과 전극막(600)을 형성하여 커패시터를 완성할 수 있다.
이하, 도 4, 도 7, 도 22 내지 도 27을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법를 설명한다. 상술한 도 1 내지 도 21의 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 22 내지 도 27은 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 22 내지 도 27은 도 4의 C부분의 제조 공정일 수도 있고, 아닐 수도 있다.
도 22를 참조하면, 층간 절연막(100) 상에 메탈 레이어(200)를 형성한다.
메탈 레이어(200)는 층간 절연막(100)을 관통하여 형성될 수 있다. 메탈 레이어(200)는 층간 절연막(100)의 상면을 덮을 수 있다.
이어서, 메탈 레이어(200) 상에 가이드 패턴(GP)을 형성할 수 있다. 가이드 패턴(GP)은 메탈 레이어(200)가 층간 절연막(100)을 관통한 부분과 오버랩되는 영역의 메탈 레이어(200)의 상면을 노출시킬 수 있다. 즉, 도시된 바와 같이 메탈 레이어(200)의 상면이 노출된 부분은 메탈 레이어(200)의 하면이 층간 절연막(100)을 관통한 부분과 정렬될 수 있다.
이어서, 도 23을 참조하면, 메탈 레이어(200) 상에 희생 패턴(SP)을 형성한다.
희생 패턴(SP)은 메탈 레이어(200) 상에 형성될 수 있다. 희생 패턴(SP)은 메탈 레이어(200)의 상면의 일부는 노출될 수 있다. 희생 패턴(SP)은 메탈 레이어(200P)가 층간 절연막(100)을 관통하는 부분에 정렬되게 형성될 수 있다. 이는 추후에 나노 와이어(300)의 소자 분리를 위한 배치일 수 있다.
이어서, 도 24를 참조하면, 메탈 레이어(200)를 산화시켜 산화층(110)을 형성한다.
산화층(110)은 메탈 레이어(200)를 산화시켜 형성될 수 있다. 이 때, 희생 패턴(SP)과 오버랩되지 않는 부분은 산화층(110)으로 변할 수 있다. 단, 희생 패턴(SP)과 오버랩되는 부분은 메탈 레이어(200P)로 남을 수 있다. 따라서, 메탈 레이어(200P)와 산화층(110)의 상면의 높이는 동일할 수 있다.
이어서, 도 25를 참조하면, 산화층(110) 상에 가이드 패턴(GP)을 형성할 수 있다. 가이드 패턴(GP)은 희생 패턴(SP)이 없는 부분을 채울 수 있다. 가이드 패턴(GP)의 상면과 희생 패턴(SP)의 상면은 동일한 높이일 수 있다.
이어서, 도 26을 참조하면, 희생 패턴(SP)을 제거한다.
희생 패턴(SP)은 가이드 패턴(GP)과 선택 식각비를 가지는 물질을 포함할 수 있다. 따라서, 가이드 패턴(GP)이 제거되지 않으면서 희생 패턴(SP)이 제거될 수 있다. 희생 패턴(SP)이 제거되면서 메탈 레이어(200P)의 일부도 같이 제거될 수 있다.
이어서, 희생 패턴(SP)이 제거된 자리에 시드 레이어(400P)를 형성할 수 있다. 희생 패턴(SP)이 제거되면서 메탈 레이어(200P)의 일부도 같이 제거되는 경우에 시드 레이어(400P)의 하면은 가이드 패턴(GP)의 하면보다 낮을 수 있다. 또한, 시드 레이어(400P)의 상면은 가이드 패턴(GP)의 상면보다 높을 수 있다.
이어서, 도 27을 참조하면, 나노 와이어(300)를 성장시킬 수 있다.
나노 와이어(300)는 시드 레이어(400P) 상에 형성될 수 있다. 나노 와이어(300)는 가이드 패턴(GP)에 의해서 성장 방향이 가이드될 수 있다.
이어서, 도 7을 참조하면, 이어서, 유전막(500)과 전극막(600)을 형성하여 커패시터를 완성할 수 있다.
이하, 도 4, 도 28 내지 도 31을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법를 설명한다. 상술한 도 1 내지 도 27의 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 28 내지 도 31은 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 28 내지 도 31은 도 4의 E부분의 제조 공정일 수도 있고, 아닐 수도 있다.
도 28을 참조하면, 제2 절연층(1900) 상에 컨택 플러그막(2100L)을 형성한다.
컨택 플러그막(2100L)은 제2 절연층(1900)을 관통하여 형성될 수 있다. 컨택 플러그막(2100L)은 제2 절연층(1900)의 상면을 덮을 수 있다. 컨택 플러그막(2100L)은 폴리 실리콘을 포함할 수 있다.
이어서, 도 29를 참조하면, 컨택 플러그막(2100L) 상에 메탈 레이어(200)를 형성한다. 이어서, 메탈 레이어(200) 상에 가이드 레이어(GL)를 형성할 수 있다.
이어서, 도 30을 참조하면, 가이드 레이어(GL)를 패터닝하여 가이드 패턴(GP)을 형성한다. 이 때, 메탈 레이어(200)의 상면의 일부가 노출될 수 있다.
이어서, 가이드 패턴(GP)에 의해서 노출된 메탈 레이어(200)의 상면과 오버랩되게 시드 레이어(400P)를 형성한다.
이어서, 시드 레이어(400P) 상에 나노 와이어를 형성한다.
이어서, 도 31을 참조하면, 나노 와이어(300)를 마스크로 가이드 패턴(GP), 메탈 레이어(200) 및 컨택 플러그막(2100L)을 제거한다.
가이드 패턴(GP)은 모두 제거될 수 있다. 즉, 가이드 패턴(GP)은 나노 와이어(300)와 오버랩되지 않으므로 모두 제거될 수 있다. 이에 반해, 메탈 레이어(200)와 컨택 플러그막(2100L)으의 일부 즉, 컨택 플러그(2100)는 시드 레이어(400P)와 오버랩되는 부분은 제거되지 않고 남을 수 있다. 이 때, 제2 절연층(1900)의 상면은 메탈 레이어(200P)의 상면보다 낮을 수 있다.
이어서, 도 4를 참고하면, 층간 절연막(100)을 제2 절연층(1900) 상에 형성하여 메탈 레이어(200P)와 시드 레이어(400P)의 측면을 채울 수 있다. 층간 절연막(100)은 제2 절연층(1900)과 동일한 물질일 수 있다. 단, 이에 제한되는 것은 아니다.
이어서, 층간 절연막(100)과 시드 레이어(400P)의 상면은 평탄화 공정에 의해서 평탄화될 수 있다.
이어서, 유전막(500)과 전극막(600)을 형성하여 커패시터를 완성할 수 있다.
이를 통해서, 컨택 플러그(2100)와 메탈 레이어(200P) 등의 소자 분리를 한번에 할 수 있어 공정의 단순화를 도모할 수 있다.
도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 예시적 블록도이다.
도 32를 참조하면, 본 발명의 몇몇 실시예에 따른 전자 시스템(2600)은 컨트롤러(2610), 입출력 장치(2620, I/O), 기억 장치(2630), 인터페이스(2640) 및 버스(2650, bus)를 포함할 수 있다. 컨트롤러(2610), 입출력 장치(2620), 기억 장치(2630) 및/또는 인터페이스(2640)는 버스(2650)를 통하여 서로 결합 될 수 있다. 버스(2650)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(2610)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(2620)는 키 패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(2630)는 데이터 및/또는 명령어 등을 저장할 수 있다. 기억 장치(2630)는 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함할 수 있다. 기억 장치(2630)는 디램(DRAM)을 포함할 수 있다. 인터페이스(2640)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(2640)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(2640)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
전자 시스템(2600)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 태블릿(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 33은 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 33을 참고하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 제1 메모리(2710)는 메모리 카드(2700)에 채용될 수 있다. 메모리 카드(2700)는 호스트(2730)와 제1 메모리(2710) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(2720)를 포함할 수 있다.
제2 메모리(2721)는 중앙 처리 장치(2722)의 동작 메모리(Cache Memory)로 사용될 수 있다. 제2 메모리(2721)은 본 발명의 몇몇 실시예들에 따른 반도체 소자를 포함할 수 있다. 호스트 인터페이스(2723)은 호스트(2730)가 메모리 카드(2700)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(2724)는 제1 메모리(2710)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(2725)는 제1 메모리(2710)와 인터페이싱할 수 있다. 중앙 처리 장치(2722)는 메모리 컨트롤러(2720)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 34 내지 도 36은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 34는 태블릿 PC(1200)을 도시한 도면이고, 도 35는 노트북(1300)을 도시한 도면이며, 도 36은 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 층간 절연막 200: 메탈 레이어
300: 나노 와이어 400: 시드 레이어
500: 유전막 600: 전극막

Claims (10)

  1. 기판 상의 불순물 영역;
    상기 불순물 영역 상에 형성되고, 상기 불순물 영역과 연결된 컨택 플러그;
    상기 컨택 플러그 상에 형성되고, 상기 컨택 플러그와 연결된 랜딩 패드;
    상기 랜딩 패드 상에 형성되고, 상기 랜딩 패드와 연결되고 다결정(polycrystal) 금속을 포함하는 메탈 레이어;
    상기 메탈 레이어 상에 형성되는 시드 레이어;
    상기 시드 레이어 상에 필라 형상으로 형성되는 나노 와이어;
    상기 나노 와이어 상에 컨포말하게 형성되는 유전막; 및
    상기 유전막 상에 형성되는 전극막을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 나노 와이어의 하면의 형상과 상기 시드 레이어의 상면의 형상은 서로 일치하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 나노 와이어는 ZnO, 도핑된 ZnO, GaAs, InP 및 Si 중 적어도 하나를 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 시드 레이어는 그래핀(graphene), 나노 결정 그래핀(nanocrystalline graphene) 및 비정질 탄소(amorphous carbon) 중 적어도 하나를 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    층간 절연막을 더 포함하고,
    상기 메탈 레이어는 상기 층간 절연막을 관통하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 나노 와이어가 관통되는 가이드 패턴을 더 포함하고,
    상기 가이드 패턴의 상면의 높이는 상기 나노 와이어의 상면의 높이보다 낮은 반도체 장치.
  7. 제1 항에 있어서,
    게이트 전극과,
    상기 게이트의 양 측면에 각각 형성되는 제1 및 제2 소오스/드레인 영역과,
    상기 제1 소오스/드레인 영역과 연결되는 비트라인을 더 포함하고,
    상기 불순물 영역은 상기 제2 소오스/드레인 영역이고,
    상기 메탈 레이어는 상기 제2 소오스/드레인 영역과 전기적으로 연결되는 반도체 장치.
  8. 게이트 전극;
    상기 게이트 전극의 양측에 각각 형성되는 제1 및 제2 소오스/드레인 영역;
    상기 제1 소오스/드레인 영역과 전기적으로 연결되는 비트라인;
    상기 제2 소오스/드레인과 전기적으로 연결되는 컨택 플러그;
    상기 컨택 플러그 상에 배치되고, 상기 컨택 플러그와 연결되는 랜딩 패드;
    상기 랜딩 패드 상에 배치되고, 상기 랜딩 패드와 연결되는 메탈 레이어;
    상기 메탈 레이어 상에 필라 형상으로 형성되는 나노 와이어;
    상기 나노 와이어 상에 컨포말하게 형성되는 유전막; 및
    상기 유전막 상에 형성되는 전극막을 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 나노 와이어는 하부와 상기 하부 상의 상부를 포함하고,
    상기 상부는 상기 유전막으로 둘러싸이고,
    상기 하부를 둘러싸는 가이드 패턴을 더 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 가이드 패턴의 아래에 형성되고, 상기 메탈 레이어를 둘러싸는 산화층을 더 포함하는 반도체 장치.
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