KR102218736B1 - Bump structure, method of manufacturing the same and semiconductor package inclunding the same - Google Patents

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Abstract

범프 구조물은 범프 구조물은 기판의 패드 상에 구비되고, 기둥형 형상을 가지며 제1 금속을 포함하는 몸체부, 및 상기 몸체부의 측벽을 둘러싸며 상기 제1 금속과 다른 제2 금속을 포함하는 지지부를 포함한다. 예시적인 실시예들에 따른 범프 구조물은 미세한 피치를 가질 수 있어, 반도체 장치의 고집적화에 유리하다. 또한, 지지부로 몸체부의 측벽을 코팅함으로, 몸체부가 기둥형 형상을 유지할 수 있도록 한다. 몸체부가 순수한 주석을 주로 포함하기 때문에 반도체 패키지가 열 및 기계적인 응력을 받는 경우에도, 응력들을 유연하게 완충할 수 있다.In the bump structure, the bump structure is provided on the pad of the substrate, has a columnar shape, and surrounds the sidewall of the body portion and includes a second metal different from the first metal. Include. The bump structure according to exemplary embodiments may have a fine pitch, which is advantageous for high integration of a semiconductor device. In addition, by coating the side wall of the body part with the support part, the body part can maintain the columnar shape. Since the body portion mainly contains pure tin, even when the semiconductor package is subjected to thermal and mechanical stress, the stresses can be flexibly buffered.

Description

범프 구조물, 그 제조방법 및 이를 포함하는 반도체 패키지{BUMP STRUCTURE, METHOD OF MANUFACTURING THE SAME AND SEMICONDUCTOR PACKAGE INCLUNDING THE SAME}A bump structure, a method for manufacturing the same, and a semiconductor package including the same TECHNICAL FIELD [Bump STRUCTURE, METHOD OF MANUFACTURING THE SAME AND SEMICONDUCTOR PACKAGE INCLUNDING THE SAME}

본 발명은 범프 구조물 및 그 제조방법에 관한 것이다. 보다 상세하게는, 본 발명은 적층된 반도체 패키지에 포함되는 범프 구조물 및 그 제조 방법에 관한 것이다.The present invention relates to a bump structure and a method of manufacturing the same. More specifically, the present invention relates to a bump structure included in a stacked semiconductor package and a method of manufacturing the same.

고밀도 칩 적층(high density chip stacking)을 구현하기 위하여 복수개의 반도체 칩들이 적층된 패키지 상에 또 다른 패키지를 적층시키는 패키지 온 패키지(POP, package on package) 기술이 제안되었다. 상기 패키지 온 패키지 기술은 이미 테스트 공정을 거친 양품의 패키지들을 적층함으로써, 불량 발생률을 줄일 수 있는 장점을 제공할 수 있다.In order to implement high density chip stacking, a package on package (POP) technology has been proposed in which another package is stacked on a package in which a plurality of semiconductor chips are stacked. The package-on-package technology may provide an advantage of reducing a defect rate by stacking packages of good products that have already been tested.

반도체 패키지의 고집적화에 따라 반도체 패키지에 포함된 범프 구조물들은 미세 피치로 형성되어야 하고 동시에 적층된 반도체 패키지들을 전기적으로 연결하기 위한 적절한 높이를 가져야 한다. 또한, 반도체 패키지에 포함된 범프 구조물들은 반도체 패키지에 가해지는 열 및 기계적 응력을 완화시킬 수 있는 특성을 갖추어야 한다.As semiconductor packages become highly integrated, bump structures included in semiconductor packages must be formed with a fine pitch and at the same time have an appropriate height for electrically connecting stacked semiconductor packages. In addition, bump structures included in the semiconductor package must have properties capable of mitigating thermal and mechanical stress applied to the semiconductor package.

본 발명의 일 목적은 미세 피치 및 응력 완충 특성을 가진 범프 구조물을 제공하는 데 있다.An object of the present invention is to provide a bump structure having fine pitch and stress buffering properties.

본 발명의 다른 목적은 미세 피치 및 응력 완충 특성을 갖춘 범프 구조물을 포함하는 반도체 패키지를 제공하는 데 있다.Another object of the present invention is to provide a semiconductor package including a bump structure having fine pitch and stress buffering properties.

본 발명의 또 다른 목적은 상술한 범프 구조물을 제조하기 위한 방법을 제공하는 데 있다.Another object of the present invention is to provide a method for manufacturing the above-described bump structure.

다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.However, the problem to be solved of the present invention is not limited to the above-mentioned problems, and may be variously extended without departing from the spirit and scope of the present invention.

상기 본 발명의 일 목적을 달성하기 위해 예시적인 실시예들에 따른 범프 구조물은 기판의 패드 상에 구비되고 기둥형 형상을 가지며 제1 금속을 포함하는 몸체부, 및 상기 몸체부의 측벽을 둘러싸며 상기 제1 금속과 다른 제2 금속을 포함하는 지지부를 포함한다.In order to achieve one object of the present invention, the bump structure according to exemplary embodiments is provided on a pad of a substrate, has a columnar shape, and surrounds a body portion including a first metal, and a sidewall of the body portion, and the It includes a support including a second metal different from the first metal.

예시적인 실시예들에 있어서, 상기 지지부의 상기 제2 금속은 니켈(Ni)을 포함할 수 있다.In example embodiments, the second metal of the support may include nickel (Ni).

예시적인 실시예들에 있어서, 상기 지지부의 두께는 1um 내지 10um 범위 이내에 있을 수 있다.In example embodiments, the thickness of the support may be within a range of 1 μm to 10 μm.

예시적인 실시예들에 있어서, 상기 몸체부는 원기둥 형상을 가질 수 있다.In example embodiments, the body portion may have a cylindrical shape.

예시적인 실시예들에 있어서, 상기 패드 상에 직접 형성된 UBM (Under Bump Metallization) 패턴막을 더 포함하고 상기 몸체부는 상기 UBM 패턴막 상에 구비될 수 있다.In example embodiments, an under bump metallization (UBM) pattern layer formed directly on the pad may be further included, and the body portion may be provided on the UBM pattern layer.

상기 본 발명의 다른 목적을 달성하기 위해 예시적인 실시예들에 따른 적층 패키지는 제1 기판 및 상기 제1 기판 상에 실장되는 적어도 하나의 제1 반도체 칩을 구비하는 제1 반도체 패키지, 상기 제1 반도체 패키지 상에 적층되고, 제2 기판 및 상기 제2 기판 상에 실장되는 적어도 하나의 제2 반도체 칩을 구비하는 제2 반도체 패키지, 및 상기 제1 및 제2 반도체 패키지들 사이에 게재되어 상기 제1 및 제2반도체 패키지들을 전기적으로 연결하고 기둥형 형상을 가지며 제1 금속을 포함하는 몸체부 및 상기 몸체부의 측벽을 둘러싸며 상기 제1 금속과 다른 제2 금속을 포함하는 지지부를 구비하는 다수개의 범프 구조물들을 포함할 수 있다.In order to achieve another object of the present invention, a stacked package according to exemplary embodiments includes a first semiconductor package including a first substrate and at least one first semiconductor chip mounted on the first substrate, and the first A second semiconductor package stacked on a semiconductor package and including a second substrate and at least one second semiconductor chip mounted on the second substrate, and the second semiconductor package disposed between the first and second semiconductor packages The first and second semiconductor packages are electrically connected to each other, have a columnar shape, and surround a body portion including a first metal and a sidewall of the body portion and include a support portion including a second metal different from the first metal. May include bump structures.

상기 본 발명의 또 다른 목적을 달성하기 위해 예시적인 실시예들에 따른 범프 구조물의 형성 방법은 제1 기판의 패드 상에 몸체부를 기둥형 형상으로 형성한다. 상기 몸체부의 측벽 상에 지지부를 각각 코팅하여 범프 구조물을 형성한다.In order to achieve another object of the present invention, in the method of forming the bump structure according to exemplary embodiments, the body portion is formed in a columnar shape on the pad of the first substrate. Each support part is coated on the sidewalls of the body to form a bump structure.

예시적인 실시예들에 있어서, 상기 패드 상에 UBM(Under Bump Metallization) 패턴막을 더 형성할 수 있다. 상기 기둥형 형상의 몸체부는 상기 UBM 패턴막 상에 형성할 수 있다.In example embodiments, an under bump metallization (UBM) pattern layer may be further formed on the pad. The pillar-shaped body portion may be formed on the UBM pattern layer.

예시적인 실시예들에 있어서, 상기 제1 기판의 패드 상에 상기 몸체부를 기둥형 형상으로 형성하는 것은 전해 도금 공정을 이용하여 형성할 수 있다.In example embodiments, forming the body portion in a columnar shape on the pad of the first substrate may be formed using an electroplating process.

예시적인 실시예들에 있어서, 상기 몸체부의 측벽 상에 상기 지지부를 각각 코팅하여 범프 구조물을 형성하는 것은 무전해 도금 공정을 이용하여 상기 지지부를 코팅할 수 있다.In example embodiments, forming a bump structure by coating each of the support portions on the sidewalls of the body portion may include coating the support portions using an electroless plating process.

이와 같이 구성된 발명에 따른 적층 패키지는 미세 피치로 형성된 범프 구조물들을 포함할 수 있다. 또한, 상기 범프 구조물들은 미세 피치를 가지면서 동시에 적층된 반도체 패키지들을 전기적으로 연결하기 위한 높이를 가질 수 있다.The stacked package according to the invention configured as described above may include bump structures formed with fine pitches. In addition, the bump structures may have a fine pitch and at the same time have a height for electrically connecting the stacked semiconductor packages.

상기 적층된 반도체 패키지들은 작동 중에 열 및 기계적 응력을 받게 되는데, 예시적인 실시예들에 따른 범프 구조물들은 상기 반도체 패키지들에 가해지는 열 및 기계적 응력을 완충하는 특성을 가질 수 있다. 따라서, 반도체 패키지의 동작 신뢰성이 향상될 수 있다.The stacked semiconductor packages are subjected to thermal and mechanical stress during operation, and bump structures according to exemplary embodiments may have a property of buffering thermal and mechanical stress applied to the semiconductor packages. Accordingly, operation reliability of the semiconductor package can be improved.

다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.However, the effects of the present invention are not limited to the above-mentioned effects, and may be variously extended without departing from the spirit and scope of the present invention.

도 1은 예시적인 실시예들에 따른 적층 패키지를 설명하기 위한 단면도이다.
도 2는 예시적인 실시예들에 따른 범프를 나타내는 단면도이다.
도 3은 도 2의 범프를 나타내는 평면도이다.
도 4 내지 도 17은 예시적인 실시예들에 따른 적층 패키지 제조 방법을 설명하기 위한 단면도들이다.1 is a cross-sectional view illustrating a stacked package according to example embodiments.
2 is a cross-sectional view illustrating a bump according to exemplary embodiments.
3 is a plan view showing the bump of FIG. 2.
4 to 17 are cross-sectional views illustrating a method of manufacturing a stacked package according to exemplary embodiments.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.With respect to the embodiments of the present invention disclosed in the text, specific structural or functional descriptions have been exemplified only for the purpose of describing the embodiments of the present invention, and the embodiments of the present invention may be implemented in various forms. It should not be construed as being limited to the embodiments described in.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Since the present invention can apply various changes and have various forms, specific embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to a specific form of disclosure, it is to be understood as including all changes, equivalents, or substitutes included in the spirit and scope of the present invention.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.Terms such as first and second may be used to describe various elements, but the elements should not be limited by the terms. The terms may be used for the purpose of distinguishing one component from another component. For example, without departing from the scope of the present invention, a first component may be referred to as a second component, and similarly, a second component may be referred to as a first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is referred to as being "connected" or "connected" to another component, it is understood that it may be directly connected or connected to the other component, but other components may exist in the middle. Should be. On the other hand, when a component is referred to as being "directly connected" or "directly connected" to another component, it should be understood that there is no other component in the middle. Other expressions describing the relationship between components, such as "between" and "just between" or "adjacent to" and "directly adjacent to" should be interpreted as well.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the present application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In the present application, terms such as "comprise" or "have" are intended to designate the presence of a set feature, number, step, action, component, part, or combination thereof, and one or more other features or numbers It is to be understood that the possibility of addition or presence of, steps, actions, components, parts, or combinations thereof is not preliminarily excluded.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which the present invention belongs. Terms as defined in a commonly used dictionary should be interpreted as having a meaning consistent with the meaning of the context of the related technology, and should not be interpreted as an ideal or excessively formal meaning unless explicitly defined in this application. .

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings. The same reference numerals are used for the same elements in the drawings, and duplicate descriptions for the same elements are omitted.

도 1은 예시적인 실시예들에 따른 적층 패키지를 나타내는 단면도이다. 도 2는 예시적인 실시예들에 따른 범프를 나타내는 단면도이다. 도 3은 도 2의 범프를 나타내는 평면도이다. 도 2는 도 1의 A 영역의 확대도이다.1 is a cross-sectional view illustrating a stacked package according to example embodiments. 2 is a cross-sectional view illustrating a bump according to exemplary embodiments. 3 is a plan view showing the bump of FIG. 2. FIG. 2 is an enlarged view of area A of FIG. 1.

도 1 내지 도 3을 참조하면, 적층 패키지(1)는 제1 반도체 패키지(10), 제2 반도체 패키지(20), 및 범프 구조물들(140)을 포함할 수 있다.1 to 3, the stacked package 1 may include a first semiconductor package 10, a second semiconductor package 20, and bump structures 140.

제1 반도체 패키지(10)는 제1 기판(100) 및 제1 반도체 칩(110)을 포함할 수 있다. 제1 반도체 패키지(10)는 제1 몰딩 부재(160)를 더 포함할 수 있다.The first semiconductor package 10 may include a first substrate 100 and a first semiconductor chip 110. The first semiconductor package 10 may further include a first molding member 160.

제1 기판(100)은 예를 들어, 인쇄회로기판(Printed Circuit Board: PCB)일 수 있으며, 제1 및 제2 패드들(120, 130)을 포함할 수 있다. 도시되지는 않았으나, 제1 기판(100)은 제1 및 제2 패드들(120, 130)에 전기적으로 연결된 각종 배선들을 더 포함할 수 있다. The first substrate 100 may be, for example, a printed circuit board (PCB), and may include first and second pads 120 and 130. Although not shown, the first substrate 100 may further include various wires electrically connected to the first and second pads 120 and 130.

예시적인 실시예들에 있어서, 제1 패드들(120)은 제1 기판(100)의 상부면(102) 상에 제1 반도체 칩(110)에 이격되도록 각각 복수 개로 형성될 수 있다. 제2 패드들(130)은 제1 기판(100) 하부에 복수 개로 형성될 수 있다. 제1 및 제2 패드들(120, 130)은 도전성 물질, 예를 들어 금속을 포함할 수 있다. In example embodiments, a plurality of first pads 120 may be formed on the upper surface 102 of the first substrate 100 so as to be spaced apart from the first semiconductor chip 110. The second pads 130 may be formed in plural under the first substrate 100. The first and second pads 120 and 130 may include a conductive material, for example, a metal.

제1 반도체 칩(110)은 제1 기판(100) 상에 실장될 수 있으며, 예를 들어 제1 기판(100) 중앙부 상부면(102)에 실장될 수 있다.The first semiconductor chip 110 may be mounted on the first substrate 100, for example, may be mounted on the central upper surface 102 of the first substrate 100.

예시적인 실시예들에 있어서, 제1 반도체 칩(110)은 도전성 범프들(115)에 의해 제1 기판의 상부면(102)에 접착될 수 있다. 도전성 범프들(115)은 예를 들어, 솔더 볼들(solder balls)을 포함할 수 있다. 이와는 달리, 제1 반도체 칩(110)은 접착층(도시되지 않음)을 통해 제1 기판(100) 상에 접착될 수도 있다.In example embodiments, the first semiconductor chip 110 may be adhered to the upper surface 102 of the first substrate by conductive bumps 115. The conductive bumps 115 may include, for example, solder balls. Alternatively, the first semiconductor chip 110 may be adhered to the first substrate 100 through an adhesive layer (not shown).

제1 반도체 칩(110)은 예를 들어, 애플리케이션 프로세서(Application Processor: AP) 칩, 로직(logic) 칩 등을 포함할 수 있다. The first semiconductor chip 110 may include, for example, an application processor (AP) chip, a logic chip, or the like.

제1 몰딩 부재(160)는 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC)와 같은 절연 물질을 포함할 수 있다.The first molding member 160 may include, for example, an insulating material such as epoxy molding compound (EMC).

제1 몰딩 부재(160)는 제1 기판(100) 상에 형성되어 제1 반도체 칩(110)의 상부면(112), 측벽 및 하부면(114)을 커버할 수 있다. 예시적인 실시예들에 있어서, 제1 반도체 칩(110)의 상부면(112)은 외부로 노출될 수 있다.The first molding member 160 may be formed on the first substrate 100 to cover the upper surface 112, sidewall and lower surface 114 of the first semiconductor chip 110. In example embodiments, the top surface 112 of the first semiconductor chip 110 may be exposed to the outside.

제1 패드들(120)의 상부면은 범프 구조물들(140)과 접촉할 수 있다. 범프 구조물들(140)은 일부가 제1 몰딩 부재(160) 상부면 위로 돌출될 수 있으며, 이에 따라 제1 몰딩 부재(160)의 상부면 보다 높은 높이를 가질 수 있다. 범프 구조물들(140)은 상기 제1 및 제2 반도체 패키지들 사이에 게재되어 상기 제1 및 제2 반도체 패키지들을 전기적으로 연결할 수 있다.The top surfaces of the first pads 120 may contact the bump structures 140. Some of the bump structures 140 may protrude above the upper surface of the first molding member 160, and thus may have a height higher than the upper surface of the first molding member 160. The bump structures 140 may be disposed between the first and second semiconductor packages to electrically connect the first and second semiconductor packages.

도 2 내지 도 3에 도시된 바와 같이, 각각의 범프 구조물(140)은 기둥형 형상을 가진 몸체부(142) 및 범프 구조물(140)의 측벽에 형성된 지지부(144)를 포함할 수 있다. 각각의 범프 구조물(140)은 UBM(Under Bump Metallization) 패턴막(150) 상에 구비될 수 있다. 예를 들어, 몸체부는 솔더일 수 있다.As shown in FIGS. 2 to 3, each bump structure 140 may include a body part 142 having a columnar shape and a support part 144 formed on a sidewall of the bump structure 140. Each bump structure 140 may be provided on the under bump metallization (UBM) pattern layer 150. For example, the body portion may be solder.

예시적인 실시예들에 있어서, 제1 패드(120) 및 보호층 패턴(162) 상에 UBM 패턴막(150)이 구비될 수 있다. 보호층 패턴(162)은 제1 기판(100) 및 제1 패드의 일부 상에 구비될 수 있다. 보호층 패턴(162)은 제1 기판(100)을 외부 환경으로부터 보호하고, 제1 패드(120)의 일부가 노출되도록 패터닝되어 있을 수 있다. 예를 들어, 보호층 패턴(162)은 질화 규소 같은 물질을 포함할 수 있다.In example embodiments, the UBM pattern layer 150 may be provided on the first pad 120 and the protective layer pattern 162. The protective layer pattern 162 may be provided on the first substrate 100 and a portion of the first pad. The protective layer pattern 162 may be patterned to protect the first substrate 100 from an external environment and expose a part of the first pad 120. For example, the protective layer pattern 162 may include a material such as silicon nitride.

예시적인 실시예들에 있어서, UBM 패턴막(150)은 접착층 패턴(152), 장벽층 패턴(154) 및 습윤층 패턴(156)을 포함할 수 있다.In example embodiments, the UBM pattern layer 150 may include an adhesive layer pattern 152, a barrier layer pattern 154, and a wet layer pattern 156.

접착층 패턴(152)은 보호층 패턴(162) 및 제1 패드(120)의 일부 위에 구비될 수 있다. 접착층 패턴(152)은 제1 패드(120)에 범프 구조물(140)이 접착될 수 있도록 한다. 예를 들어, 접착층 패턴(152)은 티타늄 등을 포함할 수 있다.The adhesive layer pattern 152 may be provided on a part of the protective layer pattern 162 and the first pad 120. The adhesive layer pattern 152 allows the bump structure 140 to be adhered to the first pad 120. For example, the adhesive layer pattern 152 may include titanium or the like.

장벽층 패턴(154)은 보호층 패턴(162) 상에 구비될 수 있다. 장벽층패턴(154)은 몸체부(142)가 제1 패드(120)로 확산되는 것을 막을 수 있다. 예를 들어, 장벽층 패턴(154)은 몰리브덴 등을 포함할 수 있다.The barrier layer pattern 154 may be provided on the protective layer pattern 162. The barrier layer pattern 154 may prevent the body portion 142 from spreading to the first pad 120. For example, the barrier layer pattern 154 may include molybdenum or the like.

습윤층 패턴(156)은 장벽층 패턴(154) 상에 구비될 수 있다. 습윤층 패턴(156)은 몸체부(142)가 습윤층 패턴 상부면에 유격없이 골고루 퍼져 접촉할 수 있도록 한다. 예를 들어, 습윤층 패턴(156)은 니켈, 금, 구리, 코발트 등을 포함할 수 있다.The wet layer pattern 156 may be provided on the barrier layer pattern 154. The wet layer pattern 156 allows the body portion 142 to spread evenly and contact the upper surface of the wet layer pattern without gap. For example, the wet layer pattern 156 may include nickel, gold, copper, cobalt, or the like.

몸체부(142)는 습윤층 패턴(156) 상에 구비될 수 있다. 예시적인 실시예들에 있어서, 몸체부(142)는 기둥형 형상을 가질 수 있다. 예를 들어, 몸체부(142)는 원기둥 형상 또는 사각기둥 형상을 가질 수 있다. 또한, 몸체부(142)는 제1 금속을 포함할 수 있다. 예를 들어, 몸체부(142)는 순수한 주석(Sn) 등을 포함할 수 있다.The body portion 142 may be provided on the wet layer pattern 156. In example embodiments, the body portion 142 may have a columnar shape. For example, the body portion 142 may have a cylindrical shape or a square column shape. In addition, the body portion 142 may include a first metal. For example, the body portion 142 may include pure tin (Sn) or the like.

도 1 내지 도 3에서는 예시적으로 UBM 패턴막(150)이 접착층 패턴(152), 장벽층 패턴(154), 및 습윤층 패턴(156)을 포함하는 것을 도시하고 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, UBM 패턴막(150)은 접착층 패턴(152) 및 습윤층 패턴(156) 만을 가질 수 있다. 또한, UBM 패턴막(150)은 접착층 패턴(152) 및 장벽층 패턴(154) 만을 가질 수 있다.1 to 3 illustrate that the UBM pattern layer 150 includes an adhesive layer pattern 152, a barrier layer pattern 154, and a wet layer pattern 156 as an example, but is not limited thereto. . For example, the UBM pattern layer 150 may have only the adhesive layer pattern 152 and the wet layer pattern 156. In addition, the UBM pattern layer 150 may have only the adhesive layer pattern 152 and the barrier layer pattern 154.

지지부(144)는 상기 몸체부(142)의 측벽 상에 구비될 수 있다. 또한, 지지부(144)는 제2 금속을 포함할 수 있다. 예를 들어, 지지부(144)는 니켈 등을 포함할 수 있다. 또한, 지지부(144)의 두께는 1um 내지 10um 범위 이내에 있을 수 있다.The support part 144 may be provided on the sidewall of the body part 142. In addition, the support part 144 may include a second metal. For example, the support 144 may include nickel or the like. In addition, the thickness of the support part 144 may be within the range of 1um to 10um.

도 1을 다시 참조하면, 제2 반도체 패키지(20)는 제2 기판(200) 및 제2 반도체 칩(210)을 포함할 수 있다. 제2 반도체 패키지(20)는 제2 몰딩 부재(260)를 더 포함할 수 있다.Referring back to FIG. 1, the second semiconductor package 20 may include a second substrate 200 and a second semiconductor chip 210. The second semiconductor package 20 may further include a second molding member 260.

제2 기판(200)은 예를 들어, 인쇄회로기판(Printed Circuit Board: PCB)일 수 있으며, 제3 및 제4 패드들(220, 230)을 포함할 수 있다. 도시되지는 않았으나, 제2 기판(200)은 제3 및 제4 패드들(220, 230)에 전기적으로 연결된 각종 배선들을 더 포함할 수 있다. The second substrate 200 may be, for example, a printed circuit board (PCB), and may include third and fourth pads 220 and 230. Although not shown, the second substrate 200 may further include various wires electrically connected to the third and fourth pads 220 and 230.

예시적인 실시예들에 있어서, 제4 패드들(230)은 제2 기판(200)의 하부면(204)에 각각 복수 개로 형성될 수 있다. 이때, 제4 패드들(230)은 각각 제1 기판(100)의 제1 패드들(120)에 대응되는 위치에 형성될 수 있으며, 범프 구조물들(140)에 각각 접촉할 수 있다. 제3 패드(220)는 제2 기판(200)의 상부면(202)에 복수 개로 형성될 수 있다. 제3 및 제4 패드들(220, 230)은 도전성 물질, 예를 들어 금속을 포함할 수 있다. In example embodiments, a plurality of fourth pads 230 may be formed on the lower surface 204 of the second substrate 200, respectively. In this case, the fourth pads 230 may be formed at positions corresponding to the first pads 120 of the first substrate 100, respectively, and may contact the bump structures 140, respectively. A plurality of third pads 220 may be formed on the upper surface 202 of the second substrate 200. The third and fourth pads 220 and 230 may include a conductive material, for example, a metal.

제1 기판(100) 상부의 제1 패드들(120) 상의 범프 구조물들(140) 및 범프 구조물들(140)에 접촉하는 제2 기판(200)의 하부면(204) 상의 제4 패드들(230)에 의해 제1 및 제2 반도체 패키지들(10, 20)은 서로 전기적으로 연결될 수 있다. The bump structures 140 on the first pads 120 on the first substrate 100 and the fourth pads on the lower surface 204 of the second substrate 200 in contact with the bump structures 140 ( By 230, the first and second semiconductor packages 10 and 20 may be electrically connected to each other.

제2 반도체 칩(210)은 제2 기판(200) 상에 실장될 수 있으며, 예를 들어 제2 기판(200) 중앙부 상부면(202)에 실장될 수 있다. 예시적인 실시예들에 있어서, 제2 반도체 칩(210)은 접착층(270)을 통해 제2 기판 상부면(202)에 접착될 수 있다. 이와는 달리, 제2 반도체 칩(210)은 솔더 볼과 같은 도전성 범프(도시되지 않음)를 통해 제2 기판(200) 상부면(202)에 접착될 수도 있다. The second semiconductor chip 210 may be mounted on the second substrate 200, for example, may be mounted on the central upper surface 202 of the second substrate 200. In example embodiments, the second semiconductor chip 210 may be adhered to the upper surface 202 of the second substrate through the adhesive layer 270. Alternatively, the second semiconductor chip 210 may be adhered to the upper surface 202 of the second substrate 200 through a conductive bump (not shown) such as a solder ball.

제2 반도체 칩(210)은 상부에 형성된 제5 패드(250)를 포함할 수 있다. 예시적인 실시예들에 있어서, 복수 개의 제5 패드들(250)이 형성될 수 있다. 제5 패드(250)는 도전성 물질, 예를 들어 금속을 포함할 수 있다. The second semiconductor chip 210 may include a fifth pad 250 formed thereon. In example embodiments, a plurality of fifth pads 250 may be formed. The fifth pad 250 may include a conductive material, for example, a metal.

제2 반도체 칩(210)의 각 제5 패드들(250)과 제2 기판(200)의 각 제3 패드들(220)은 도전성 와이어(240)에 의해 서로 전기적으로 연결될 수 있다. 하지만 제2 반도체 칩(210)이 상기 도전성 범프들에 의해 제2 기판(200)에 접착될 경우에는, 도전성 와이어(240)는 형성되지 않을 수도 있다. Each of the fifth pads 250 of the second semiconductor chip 210 and each of the third pads 220 of the second substrate 200 may be electrically connected to each other by a conductive wire 240. However, when the second semiconductor chip 210 is adhered to the second substrate 200 by the conductive bumps, the conductive wire 240 may not be formed.

제2 반도체 칩(210)은 예를 들어, 메모리 칩을 포함할 수 있다. The second semiconductor chip 210 may include, for example, a memory chip.

제2 몰딩 부재(260)는 예를 들어, 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함할 수 있다. 제2 몰딩 부재(260)는 제2 기판(200) 상에 형성되어 제2 반도체 칩(210), 접착층(270) 및 도전성 와이어들(240)을 밀봉시킬 수 있으며, 이에 따라 이들은 외부 환경으로부터 보호될 수 있다. The second molding member 260 may include, for example, an insulating material such as epoxy molding compound (EMC). The second molding member 260 may be formed on the second substrate 200 to seal the second semiconductor chip 210, the adhesive layer 270 and the conductive wires 240, thereby protecting them from the external environment. Can be.

도 1에서는 예시적으로 제2 반도체 패키지(20)가 하나의 제2 반도체 칩(210)만을 갖는 것을 도시하고 있으나, 반드시 이에 한정되는 것은 아니며, 제2 반도체 패키지(20)는 순차적으로 적층된 복수 개의 반도체 칩들을 포함할 수도 있다. 1 illustrates that the second semiconductor package 20 has only one second semiconductor chip 210, but is not limited thereto, and the second semiconductor package 20 is a plurality of sequentially stacked It may include four semiconductor chips.

또한, 예시적으로 제1 반도체 패키지(10)가 하나의 제1 반도체 칩(110)만을 갖는 것을 도시하고 있으나, 반드시 이에 한정되는 것은 아니며, 제1 반도체 패키지(10)는 순차적으로 적층된 복수 개의 반도체 칩들을 포함할 수도 있다.Also, as an example, the first semiconductor package 10 is illustrated to have only one first semiconductor chip 110, but is not limited thereto, and the first semiconductor package 10 is a plurality of sequentially stacked It may also include semiconductor chips.

또한, 도 1에서는 상기 적층 패키지가 2개의 반도체 패키지들(10, 20)만을 갖는 것을 도시하고 있으나, 반드시 이에 한정되는 것은 아니며, 순차적으로 적층된 3개 이상의 반도체 패키지들을 포함할 수도 있다. In addition, although FIG. 1 illustrates that the stacked package has only two semiconductor packages 10 and 20, it is not necessarily limited thereto, and may include three or more semiconductor packages sequentially stacked.

한편, 제1 기판(100) 하부에 형성된 제2 패드들(130) 상에는 외부 연결 부재들(도시되지 않음)이 형성될 수 있으며, 이를 통해 메인 보드(도시되지 않음)와 전기적으로 연결될 수 있다.Meanwhile, external connection members (not shown) may be formed on the second pads 130 formed under the first substrate 100, and may be electrically connected to a main board (not shown) through this.

예시적인 실시예들에 있어서, 상기 외부 연결 부재들도 예시적인 실시예들에 따른 범프 구조물(140)와 같이 기둥형 형상을 가진 몸체부(142) 및 몸체부(142)의 측벽에 지지부(144)가 구비될 수 있다.In exemplary embodiments, the external connection members are also supported on the sidewalls of the body portion 142 and the body portion 142 having a columnar shape like the bump structure 140 according to the exemplary embodiments. ) May be provided.

예시적인 실시예들에 따른 반도체 패키지에 포함된 각각의 범프 구조물(140)가 기존의 구형 혹은 타원형 형상이 아닌 기둥형(pillar) 형상을 가지므로, 범프 구조물(140)의 높이가 높아지는 경우에도 다른 범프 구조물(140)와 단락의 문제가 발생하지 않는다. 또한, 범프 구조물(140)는 미세한 피치로 형성이 가능하므로, 반도체 패키지의 고집적화에 유리하다.Since each bump structure 140 included in the semiconductor package according to the exemplary embodiments has a pillar shape instead of a conventional spherical or elliptical shape, even when the height of the bump structure 140 increases, There is no problem of a short circuit with the bump structure 140. In addition, since the bump structure 140 can be formed with a fine pitch, it is advantageous for high integration of a semiconductor package.

또한, 기존의 기둥형(pillar) 형상을 가진 범프 구조물(140)는 주로 구리(Cu)를 포함하기 때문에 반도체 패키지가 받는 열 및 기계적 응력을 완충하는 특성이 없어, 반도체 패키지의 동작 신뢰성을 낮추는 요인이 되었다. 예시적인 실시예들에 따른 범프 구조물(140)는 기둥형 형상을 가지면서도 주로 솔더를 포함하므로, 반도체 패키지가 받는 열 및 기계적 응력을 완충할 수 있다. 따라서, 반도체 패키지의 동작 신뢰성을 확보할 수 있다.In addition, since the conventional bump structure 140 having a pillar shape mainly contains copper (Cu), it does not have the property of buffering thermal and mechanical stress received by the semiconductor package, which lowers the operational reliability of the semiconductor package. Became. The bump structure 140 according to exemplary embodiments may have a columnar shape and mainly include solder, so that thermal and mechanical stresses received by the semiconductor package may be buffered. Accordingly, operation reliability of the semiconductor package can be secured.

이하에서는, 도 1의 적층 패키지를 제조하는 방법에 대하여 설명하기로 한다.Hereinafter, a method of manufacturing the laminated package of FIG. 1 will be described.

도 4 내지 도 17은 예시적인 실시예들에 따른 적층 패키지의 제조 방법을 나타내는 도면들이다.4 to 17 are diagrams illustrating a method of manufacturing a stacked package according to exemplary embodiments.

도 4를 참조하면, 제1 및 제2 패드들(120,130)을 포함하는 제1 기판(100) 상에 보호층 패턴(162)을 형성할 수 있다. 보호층 패턴(162)은 먼저 보호층(도시되지 않음)을 제1 기판(100) 상에 형성한 다음 제1 패드(120)의 일부를 노출하도록 패터닝하여 형성할 수 있다. 보호층 패턴(162)은 제1 기판(100)을 외부 환경으로부터 보호할 수 있다. 예를 들어, 보호층 패턴(162)은 상기 보호층을 레이저 드릴 혹은 기계적 드릴을 사용하여 패터닝 될 수 있다.Referring to FIG. 4, a protective layer pattern 162 may be formed on a first substrate 100 including first and second pads 120 and 130. The protective layer pattern 162 may be formed by first forming a protective layer (not shown) on the first substrate 100 and then patterning to expose a portion of the first pad 120. The protective layer pattern 162 may protect the first substrate 100 from an external environment. For example, the protective layer pattern 162 may be patterned using a laser drill or a mechanical drill on the protective layer.

예를 들어, 제1 기판(100)은 인쇄회로기판(PCB)일 수 있다. 제1 패드들(120)은 제1 기판(100)의 상부면(102) 상에 제1 반도체 칩(110)에 이격되도록 각각 복수 개로 형성될 수 있다. 제1 패드들(120)은 제1 기판(100) 상부에 일정 간격으로 배열될 수 있다. 제2 패드(130)는 제1 기판(100)의 하부면(104) 상에 복수 개로 형성될 수 있다. 제1 및 제2 패드들(120, 130)은 도전성 물질, 예를 들어 금속을 포함할 수 있다.For example, the first substrate 100 may be a printed circuit board (PCB). A plurality of first pads 120 may be formed on the upper surface 102 of the first substrate 100 so as to be spaced apart from the first semiconductor chip 110. The first pads 120 may be arranged on the first substrate 100 at regular intervals. A plurality of second pads 130 may be formed on the lower surface 104 of the first substrate 100. The first and second pads 120 and 130 may include a conductive material, for example, a metal.

도 5를 참조하면, 보호층 패턴(162) 및 제1 패드(120)의 일부 상에 순차적으로 접착층(166) 및 장벽층(168)을 형성할 수 있다. Referring to FIG. 5, an adhesive layer 166 and a barrier layer 168 may be sequentially formed on a part of the protective layer pattern 162 and the first pad 120.

예시적인 실시예들에 있어서, 접착층(166) 및 장벽층(168)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 및 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다.In example embodiments, the adhesive layer 166 and the barrier layer 168 are a chemical vapor deposition (CVD) process, a plasma enhanced chemical vapor deposition (PECVD) process, and an atomic layer deposition. It can be formed through (Atomic Layer Deposition: ALD) process.

예를 들어, 접착층(166)은 티타늄 등의 금속을 사용하여 형성할 수 있다. 장벽층(168)은 몰리브덴 등의 금속을 사용하여 형성할 수 있다. 접착층(166)은 제1 패드(120)와 범프 구조물(140)이 접착되도록 접착력을 제공한다. 장벽층(168)은 몸체부(142)가 용융될 때, 제1 패드(120) 및 제1 기판(100) 내로 확산되는 것을 막을 수 있다.For example, the adhesive layer 166 may be formed using a metal such as titanium. The barrier layer 168 may be formed using a metal such as molybdenum. The adhesive layer 166 provides adhesive force so that the first pad 120 and the bump structure 140 are adhered. When the body part 142 is melted, the barrier layer 168 may prevent diffusion into the first pad 120 and the first substrate 100.

도 6을 참조하면, 장벽층(168) 상에 저지막(170)을 형성할 수 있다. 예시적인 실시예들에 있어서, 저지막(170)은 포토레지스트막 또는 하드마스크막일 수 있다. Referring to FIG. 6, a blocking layer 170 may be formed on the barrier layer 168. In example embodiments, the blocking layer 170 may be a photoresist layer or a hard mask layer.

예를 들어, 하드마스크막은 실리콘 질화물을 사용하여 형성될 수 있다.For example, the hard mask film may be formed using silicon nitride.

도 7을 참조하면, 저지막(170)의 일부를 제거하여 제1 패드(120)에 기판 상면에 실질적으로 수직하는 방향으로 대응되는 장벽층(168)의 일부를 노출하는 제1 개구들(182)을 형성할 수 있다. 또한, 저지막(170)의 일부를 제거함으로 저지막(170)은 저지막 패턴(172)으로 변환될 수 있다.Referring to FIG. 7, first openings 182 for exposing a part of the barrier layer 168 corresponding to the first pad 120 in a direction substantially perpendicular to the upper surface of the substrate by removing a part of the blocking layer 170. ) Can be formed. In addition, by removing a part of the blocking layer 170, the blocking layer 170 may be converted into the blocking layer pattern 172.

예를 들어, 저지막(170)이 포토레지스트막인 경우에 현상 공정을 통하여 패터닝할 수 있다.For example, when the blocking layer 170 is a photoresist layer, patterning may be performed through a developing process.

도 8을 참조하면, 제1 개구들(182)에 의해 노출된 장벽층(168)의 일부 상에 습윤층 패턴(156)을 형성할 수 있다.Referring to FIG. 8, a wet layer pattern 156 may be formed on a portion of the barrier layer 168 exposed by the first openings 182.

예를 들어, 습윤층 패턴(156)은 이방성 증착 방법인 플라즈마 화학 기상 증착(PECVD) 공정을 통하여 형성할 수 있다. 또한, 습윤층 패턴(156)은 니켈, 금, 구리, 또는 코발트 등을 포함하도록 형성할 수 있다. 습윤층 패턴(156)은 후술하는 몸체부(142)가 습윤층 패턴(156) 상부면에 유격없이 골고루 퍼져 접촉할 수 있도록 한다.For example, the wet layer pattern 156 may be formed through a plasma chemical vapor deposition (PECVD) process, which is an anisotropic deposition method. In addition, the wet layer pattern 156 may be formed to include nickel, gold, copper, or cobalt. The wet layer pattern 156 allows the body portion 142 to be described later to be spread evenly and contact with the upper surface of the wet layer pattern 156 without gap.

도 9를 참조하면, 습윤층 패턴(156) 상에 기둥형 형상을 가진 몸체부(142)를 형성할 수 있다.Referring to FIG. 9, a body portion 142 having a columnar shape may be formed on the wet layer pattern 156.

구체적으로, 제1 개구들(182)을 충분히 채우는 솔더막(도시하지 않음)을 저지막 패턴(172) 상에 형성한 후, 저지막 패턴(172)의 상부면이 노출될 때까지 상기 솔더막을 평탄화함으로써, 제1 개구들(182)을 매립하는 복수의 몸체부들(142)을 형성할 수 있다.Specifically, after forming a solder layer (not shown) sufficiently filling the first openings 182 on the blocking layer pattern 172, the solder layer is formed until the upper surface of the blocking layer pattern 172 is exposed. By flattening, a plurality of body portions 142 filling the first openings 182 may be formed.

예시적인 실시예들에 있어서, 몸체부(142)는 전해 도금(electroplating) 공정을 이용하여 기둥형 형상을 가지면서 습윤층 패턴(156) 상에 형성될 수 있다.In example embodiments, the body portion 142 may be formed on the wet layer pattern 156 while having a columnar shape using an electroplating process.

기존의 리플로우 공정의 경우에는 구형 또는 타원형의 몸체부(142)를 형성할 수 있는데 반해, 예시적인 실시예들에 따른 몸체부(142)의 경우에 기둥형 형상을 가질 수 있다.In the case of the conventional reflow process, a spherical or elliptical body portion 142 may be formed, whereas the body portion 142 according to exemplary embodiments may have a columnar shape.

따라서, 기둥형 형상을 가진 몸체부(142)의 경우에 인접한 다른 몸체부(142)와의 단락의 가능성이 줄어든다. 또한, 기둥형 형상을 가진 몸체부(142)의 경우 반도체 패키지들을 연결하기 위한 높이를 가질 수 있다.Accordingly, in the case of the body portion 142 having a columnar shape, the possibility of a short circuit with another body portion 142 adjacent to it is reduced. In addition, the body portion 142 having a columnar shape may have a height for connecting semiconductor packages.

도 10을 참조하면, 형성된 저지막 패턴(172)을 제거하여 장벽층(168) 일부를 노출하는 제2 개구들(184)을 형성할 수 있다. 예를 들어, 저지막 패턴(172)은 애싱(ashing) 및/또는 스트립(strip) 공정에 의해 제거될 수 있다.Referring to FIG. 10, second openings 184 exposing part of the barrier layer 168 may be formed by removing the formed blocking layer pattern 172. For example, the blocking layer pattern 172 may be removed by an ashing and/or strip process.

도 11을 참조하면, 제2 개구들(184)에 의해 노출된 장벽층(168) 및 접착층(166)의 일부를 제거하여 보호층 패턴(162)의 일부를 노출할 수 있다.Referring to FIG. 11, a portion of the protective layer pattern 162 may be exposed by removing a portion of the barrier layer 168 and the adhesive layer 166 exposed by the second openings 184.

장벽층(168) 및 접착층(166)의 일부가 제거됨으로 장벽층(168) 및 접착층(166)은 장벽층 패턴(154) 및 접착층 패턴(152)으로 변환될 수 있다.As the barrier layer 168 and the adhesive layer 166 are partially removed, the barrier layer 168 and the adhesive layer 166 may be converted into the barrier layer pattern 154 and the adhesive layer pattern 152.

예를 들면, 장벽층(168) 및 접착층(166)의 일부는 플라즈마 이온 스퍼터링 공정에 의해 제거될 수 있다.For example, some of the barrier layer 168 and the adhesive layer 166 may be removed by a plasma ion sputtering process.

도 12를 참조하면 몸체부(142)의 상부면 및 측벽, 습윤층 패턴(156), 장벽층 패턴(154), 및 접착층 패턴(152)의 측벽, 및 보호층 패턴(152) 상부면 상에 금속층(146)을 형성할 수 있다.Referring to FIG. 12, on the upper surface and sidewall of the body portion 142, the wet layer pattern 156, the barrier layer pattern 154, and the sidewall of the adhesive layer pattern 152, and the upper surface of the protective layer pattern 152. A metal layer 146 may be formed.

금속층(146)은 무전해 도금(electrodeless plating) 공정을 이용하여 형성할 수 있다. 무전해 도금 공정은 균일한 두께로 금속층을 형성할 수 있는 장점이 있다. 예를 들어, 금속층(146)은 니켈 등을 사용하여 형성될 수 있다.The metal layer 146 may be formed using an electrodeless plating process. The electroless plating process has the advantage of forming a metal layer with a uniform thickness. For example, the metal layer 146 may be formed using nickel or the like.

도 13을 참조하면, 몸체부(142)의 상부면이 노출될 때까지 금속층(146)의 상부를 제거할 수 있다.Referring to FIG. 13, the upper portion of the metal layer 146 may be removed until the upper surface of the body portion 142 is exposed.

금속층(146)의 상부를 제거함으로 금속층(146)은 지지부(144)로 변환될 수 있다. 금속층(146)의 상부는 기계적 연마 혹은 레이저에 의해 제거될 수 있다. 예를 들어, 지지부(144)의 두께는 1um 내지 10um 범위 이내에 있을 수 있다.By removing the upper portion of the metal layer 146, the metal layer 146 may be converted into a support part 144. The upper portion of the metal layer 146 may be removed by mechanical polishing or laser. For example, the thickness of the support part 144 may be within the range of 1 um to 10 um.

몸체부(142)의 측벽 상에 지지부(144)를 코팅함으로 몸체부(142)의 쓰러짐을 방지하고 몸체부(142)가 기둥형 형상을 유지할 수 있도록 강성을 제공할 수 있다.By coating the support portion 144 on the sidewall of the body portion 142, the body portion 142 may be prevented from collapsing, and rigidity may be provided so that the body portion 142 may maintain a columnar shape.

도 14를 참조하면, 보호층 패턴(162)의 일부를 제거하여 제1 기판(100)의 일부를 노출시킨다. 노출된 제1 기판(100) 상에 제1 반도체 칩(110)을 실장한다.Referring to FIG. 14, a part of the first substrate 100 is exposed by removing a part of the protective layer pattern 162. The first semiconductor chip 110 is mounted on the exposed first substrate 100.

예를 들어, 보호층 패턴(162)의 일부를 제거하기 위해서 보호층 패턴(162)의 일부, 지지부(144)의 측벽 및 상부면, 몸체부(142)의 상부면 상에 식각마스크(도시되지 않음)를 증착한다. 상기 식각마스크를 패터닝하고, 상기 식각마스크에 의해 노출된 보호층 패턴(162)의 일부를 식각하여 제거할 수 있다. 상기 패터닝된 식각마스크를 제거하여 보호층 패턴(162)의 일부를 제거하는 공정을 완료할 수 있다.For example, in order to remove a part of the protective layer pattern 162, an etching mask (not shown) on a part of the protective layer pattern 162, the sidewalls and upper surfaces of the support part 144, and the upper surface of the body part 142 Not). The etching mask may be patterned, and a portion of the protective layer pattern 162 exposed by the etching mask may be etched to be removed. The process of removing a part of the protective layer pattern 162 by removing the patterned etching mask may be completed.

제1 반도체 칩(110)은 도전성 범프들(115)에 의해 노출된 제1 기판(100) 상에 실장될 수 있다. 즉, 예를 들어 솔더 볼들을 포함하는 도전성 범프들(115)을 제1 기판(100)의 중앙부 상부면(102)에 배치하고, 제1 반도체 칩(110)의 하부면(114)이 도전성 범프들(115)에 접촉하도록 제1 반도체 칩(110)을 제1 기판(100) 중앙부 상부에 배치한 다음, 리플로우(reflow) 공정을 수행하여 도전성 범프들(115)을 제1 반도체 칩(110) 하부면(114) 및 제1 기판 상부면(102)에 접착시킬 수 있다. The first semiconductor chip 110 may be mounted on the first substrate 100 exposed by the conductive bumps 115. That is, for example, conductive bumps 115 including solder balls are disposed on the central upper surface 102 of the first substrate 100, and the lower surface 114 of the first semiconductor chip 110 is a conductive bump. The first semiconductor chip 110 is disposed above the central portion of the first substrate 100 so as to contact them 115, and then a reflow process is performed to transfer the conductive bumps 115 to the first semiconductor chip 110. ) It may be bonded to the lower surface 114 and the upper surface 102 of the first substrate.

도 15를 참조하면, 제1 반도체 칩(110) 및 범프 구조물들(140)의 일부를 커버하도록 제1 몰딩 부재(160)를 제1 기판(100) 상에 형성한다. 이때, 제1 몰딩 부재(160)는 예를 들어, 에폭시 몰딩 컴파운드(EMC)를 사용하여 형성될 수 있다.Referring to FIG. 15, a first molding member 160 is formed on the first substrate 100 to cover a portion of the first semiconductor chip 110 and the bump structures 140. In this case, the first molding member 160 may be formed using, for example, an epoxy molding compound (EMC).

예시적인 실시예들에 있어서, 범프 구조물들(140)은 일부가 제1 몰딩 부재(160) 상부면 위로 돌출되도록 제1 몰딩 부재(160)가 형성될 수 있다.In example embodiments, the first molding member 160 may be formed so that a part of the bump structures 140 protrude above the upper surface of the first molding member 160.

또한, 제1 기판(100) 하부면(104)에 외부 연결 부재들(도시되지 않음)을 접착시키고, 소잉(sawing) 공정을 통해 제1 기판(100)을 복수 개로 분리하여 개별화(singulation)시킴으로써 제1 반도체 패키지(10)를 형성한다.In addition, external connection members (not shown) are adhered to the lower surface 104 of the first substrate 100, and the first substrate 100 is separated into a plurality of pieces through a sawing process and singulated. A first semiconductor package 10 is formed.

한편, 상기 외부 연결 부재들을 커버하는 임시 부착제(도시되지 않음)를 제1 기판(100) 하부면(104)에 부착시키고, 상기 임시 부착제 상에 캐리어 기판(도시되지 않음)을 부착시킨 다음, 제1 기판(100)에 소잉 공정을 수행하여 이를 개별화시킬 수 있다. Meanwhile, a temporary adhesive (not shown) that covers the external connection members is attached to the lower surface 104 of the first substrate 100, and a carrier substrate (not shown) is attached to the temporary adhesive. , It may be individualized by performing a sawing process on the first substrate 100.

도 16을 참조하면, 제2 기판(200) 상에 제2 반도체 칩(210)을 실장하고, 제2 기판(200)과 제2 반도체 칩(210)을 도전성 와이어(240)를 통해 전기적으로 연결한 다음, 제2 반도체 칩(210) 및 도전성 와이어(240)를 밀봉시키는 제2 몰딩 부재(260)를 제2 기판(200) 상에 형성하여 제2 반도체 패키지(20)를 형성한다. Referring to FIG. 16, a second semiconductor chip 210 is mounted on a second substrate 200, and the second substrate 200 and the second semiconductor chip 210 are electrically connected through a conductive wire 240. Then, a second molding member 260 for sealing the second semiconductor chip 210 and the conductive wire 240 is formed on the second substrate 200 to form the second semiconductor package 20.

제2 기판(200)은 예를 들어, PCB 기판일 수 있고, 제3 및 제4 패드들(220, 230)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제4 패드들(230)은 제2 기판(200) 하부에 각각 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 패드(220)는 제2 기판(200) 상부에 복수 개로 형성될 수 있다. 제3 및 제4 패드들(220, 230)은 도전성 물질, 예를 들어 금속을 포함할 수 있다. The second substrate 200 may be, for example, a PCB substrate, and may include third and fourth pads 220 and 230. In example embodiments, a plurality of fourth pads 230 may be formed under the second substrate 200, respectively. In example embodiments, a plurality of third pads 220 may be formed on the second substrate 200. The third and fourth pads 220 and 230 may include a conductive material, for example, a metal.

제2 반도체 칩(210)은 제2 기판(200)의 중앙부 상부면(202)에 접착층(270)을 형성한 다음, 제2 반도체 칩(210)의 하부면(214)을 접착층(270)에 접촉시킴으로써 제2 기판(200) 상에 실장할 수 있다. 제2 반도체 칩(210)은 상부에 복수 개로 형성된 제5 패드들(250)을 포함할 수 있다. 제5 패드(250)는 도전성 물질, 예를 들어 금속을 포함할 수 있다. The second semiconductor chip 210 forms an adhesive layer 270 on the upper surface 202 of the central portion of the second substrate 200, and then attaches the lower surface 214 of the second semiconductor chip 210 to the adhesive layer 270. By making contact, it can be mounted on the second substrate 200. The second semiconductor chip 210 may include a plurality of fifth pads 250 formed thereon. The fifth pad 250 may include a conductive material, for example, a metal.

도전성 와이어(240)는 제2 반도체 칩(210)의 각 제5 패드들(250)과 제2 기판(200)의 각 제3 패드들(220)을 연결하도록 배치될 수 있다. The conductive wire 240 may be disposed to connect the fifth pads 250 of the second semiconductor chip 210 and the third pads 220 of the second substrate 200.

제2 몰딩 부재(260)는 예를 들어, 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 사용하여 형성할 수 있다. The second molding member 260 may be formed using, for example, an insulating material such as an epoxy molding compound (EMC).

도 17을 참조하면, 제2 반도체 패키지(20)를 제1 반도체 패키지(10) 상부로 배치한 다음, 이들을 서로 결합시켜 상기 적층 패키지를 제조한다. Referring to FIG. 17, the second semiconductor package 20 is disposed above the first semiconductor package 10 and then bonded to each other to manufacture the stacked package.

구체적으로, 제2 기판(200) 하부에 형성된 제4 패드들(230)을 제1 기판 상부면(102)에 형성된 범프 구조물들(140)에 접촉시킨 후, 리플로우 공정을 통해 이들을 서로 결합시킬 수 있다.Specifically, after bringing the fourth pads 230 formed under the second substrate 200 into contact with the bump structures 140 formed on the upper surface 102 of the first substrate, they are combined with each other through a reflow process. I can.

이후, 제1 기판(100) 하부면(104)에 부착된 상기 캐리어 기판 및 임시 부착제를 제거하고, 상기 외부 연결 부재들을 메인 보드(도시되지 않음)에 실장할 수 있다. Thereafter, the carrier substrate and the temporary adhesive attached to the lower surface 104 of the first substrate 100 may be removed, and the external connection members may be mounted on a main board (not shown).

상술한 바와 같이, 본 발명에 따른 적층 패키지는 기둥형 형상을 가진 범프 구조물(140)을 포함한다. 따라서, 반도체 패키지들을 연결하기 위해 범프 구조물(140)가 높아지는 경우에도, 다른 범프 구조물(140)과 단락의 가능성이 줄어든다. 또한, 범프 구조물(140)은 미세한 피치를 가질 수 있어, 반도체 장치의 고집적화에 유리하다.As described above, the stacked package according to the present invention includes a bump structure 140 having a columnar shape. Accordingly, even when the bump structure 140 increases to connect the semiconductor packages, the possibility of a short circuit with the other bump structures 140 is reduced. In addition, the bump structure 140 may have a fine pitch, which is advantageous for high integration of a semiconductor device.

니켈 등이 포함된 지지부(144)로 기둥형 형상을 가진 몸체부(142)의 측벽을 코팅함으로, 몸체부(142)가 기둥형 형상을 유지할 수 있도록 하며, 몸체부(142)의 쓰러짐을 방지할 수 있다. 또한, 반도체 패키지가 열 및 기계적인 응력을 받는 경우에도, 몸체부(142)가 상기 응력들을 유연하게 완충할 수 있다. 따라서, 열 및 기계적인 스트레스 상황에서도 반도체 장치의 동작 신뢰성이 유지될 수 있다.By coating the sidewall of the body part 142 having a columnar shape with a support part 144 containing nickel, etc., the body part 142 can maintain the columnar shape and prevent the body part 142 from falling can do. In addition, even when the semiconductor package is subjected to thermal and mechanical stress, the body portion 142 may flexibly buffer the stresses. Accordingly, operation reliability of the semiconductor device can be maintained even under thermal and mechanical stress conditions.

1 : 적층 패키지 10 : 제1 반도체 패키지
20 : 제2 반도체 패키지 100 : 제1 기판
110 : 제1 반도체 칩 120 : 제1 패드
130 : 제2 패드 140 : 범프 구조물
142 : 몸체부 144 : 지지부
150 : UBM 패턴막 160 : 제1 몰딩 부재
115 : 도전성 범프 200 : 제2 기판
210 : 제2 반도체 칩 220 : 제3 패드
230 : 제4 패드 240 : 도전성 와이어
250 : 제5 패드 260 : 제2 몰딩 부재1: stacked package 10: first semiconductor package
20: second semiconductor package 100: first substrate
110: first semiconductor chip 120: first pad
130: second pad 140: bump structure
142: body portion 144: support portion
150: UBM pattern film 160: first molding member
115: conductive bump 200: second substrate
210: second semiconductor chip 220: third pad
230: fourth pad 240: conductive wire
250: fifth pad 260: second molding member

Claims (10)

제1 기판 및 상기 제1 기판 상에 실장되는 적어도 하나의 제1 반도체 칩을 구비하는 제1 반도체 패키지;
상기 제1 반도체 패키지 상에 적층되고, 제2 기판 및 상기 제2 기판 상에 실장되는 적어도 하나의 제2 반도체 칩을 구비하는 제2 반도체 패키지; 및
상기 제1 및 제2 반도체 패키지들 사이에 게재되어 상기 제1 및 제2 반도체 패키지들을 전기적으로 연결하고, 기둥형 형상을 가지며 제1 금속을 포함하는 몸체부 및 상기 몸체부의 측벽을 둘러싸며 상기 제1 금속과 다른 제2 금속을 포함하는 지지부를 구비하는 다수개의 범프 구조물들을 포함하고,
상기 범프 구조물의 상기 몸체부는 상기 제1 기판 상부면에 형성된 패드 상에 구비되고, 상기 몸체부의 상부면은 상기 지지부에 의해 외부로 노출되어 상기 제2 기판 하부면에 형성된 패드와 접촉하고,
상기 몸체부의 상기 상부면과 상기 지지부의 상부면은 동일 평면 상에 위치하는 것을 특징으로 하는 적층 패키지.A first semiconductor package including a first substrate and at least one first semiconductor chip mounted on the first substrate;
A second semiconductor package stacked on the first semiconductor package and including a second substrate and at least one second semiconductor chip mounted on the second substrate; And
The first and second semiconductor packages are interposed between the first and second semiconductor packages to electrically connect the first and second semiconductor packages, have a columnar shape, and surround a body portion including a first metal and a sidewall of the body portion, Including a plurality of bump structures having a support including a second metal different from the 1 metal,
The body portion of the bump structure is provided on a pad formed on the upper surface of the first substrate, and the upper surface of the body portion is exposed to the outside by the support portion to contact the pad formed on the lower surface of the second substrate,
The stacked package, characterized in that the upper surface of the body portion and the upper surface of the support portion are located on the same plane. 제 1 항에 있어서, 상기 지지부의 상기 제2 금속은 니켈(Ni)을 포함하는 것을 특징으로 하는 적층 패키지.The stacked package of claim 1, wherein the second metal of the support part comprises nickel (Ni). 제 2 항에 있어서, 상기 지지부의 두께는 1um 내지 10um 범위 이내에 있는 것을 특징으로 하는 적층 패키지.The laminate package of claim 2, wherein the thickness of the support portion is within the range of 1 um to 10 um. 제 1 항에 있어서, 상기 몸체부는 원기둥 형상을 갖는 것을 특징으로 하는 적층 패키지.The laminate package of claim 1, wherein the body portion has a cylindrical shape. 제 1 항에 있어서, 상기 제1 기판 상부면에 형성된 패드 상에 직접 형성된 UBM (Under Bump Metallization) 패턴막을 더 포함하고,
상기 몸체부는 상기 UBM 패턴막 상에 구비되는 것을 특징으로 하는 적층 패키지.The method of claim 1, further comprising an UBM (Under Bump Metallization) pattern layer formed directly on the pad formed on the upper surface of the first substrate,
The stacked package, characterized in that the body portion is provided on the UBM pattern layer. 제1 기판 및 상기 제1 기판 상에 실장되는 적어도 하나의 제1 반도체 칩을 구비하는 제1 반도체 패키지;
상기 제1 반도체 패키지 상에 적층되고, 제2 기판 및 상기 제2 기판 상에 실장되는 적어도 하나의 제2 반도체 칩을 구비하는 제2 반도체 패키지; 및
상기 제1 및 제2 반도체 패키지들 사이에 게재되어 상기 제1 및 제2반도체 패키지들을 전기적으로 연결하고, 기둥형 형상을 가지며 제1 금속을 포함하는 몸체부 및 상기 몸체부의 측벽을 둘러싸며 상기 제1 금속과 다른 제2 금속을 포함하는 지지부를 구비하는 다수개의 범프 구조물들을 포함하고,
상기 범프 구조물의 상기 몸체부의 상부면은 상기 지지부에 의해 외부로 노출되어 상기 제2 기판의 패드와 접촉하고,
상기 몸체부의 상기 상부면과 상기 지지부의 상부면은 동일 평면 상에 위치하는 것을 특징으로 하는 적층 패키지.A first semiconductor package including a first substrate and at least one first semiconductor chip mounted on the first substrate;
A second semiconductor package stacked on the first semiconductor package and including a second substrate and at least one second semiconductor chip mounted on the second substrate; And
The first and second semiconductor packages are interposed between the first and second semiconductor packages to electrically connect the first and second semiconductor packages, have a columnar shape, and surround a body portion including a first metal and a sidewall of the body portion. Including a plurality of bump structures having a support including a second metal different from the 1 metal,
The upper surface of the body part of the bump structure is exposed to the outside by the support part to contact the pad of the second substrate,
The stacked package, characterized in that the upper surface of the body portion and the upper surface of the support portion are located on the same plane. 제1 기판의 패드 상에 몸체부를 기둥형 형상으로 형성하는 단계; 및
상기 몸체부의 측벽 상에 지지부를 각각 코팅하여 범프 구조물을 형성하는 단계를 포함하고,
상기 범프 구조물을 형성하는 단계는,
무전해 도금 공정을 이용하여 금속층을 형성함으로써 상기 몸체부의 상부면 및 상기 측벽 상에 상기 지지부를 코팅하는 단계; 및
상기 몸체부의 상기 상부면이 노출될 때까지 상기 금속층의 상부를 제거하여 상기 몸체부의 상기 측벽 상에 상기 지지부를 형성하는 단계를 포함하고,
상기 몸체부의 상기 상부면과 상기 지지부의 상부면은 동일 평면 상에 위치하는 것을 특징으로 하는 범프 구조물의 형성 방법.Forming a body portion in a columnar shape on the pad of the first substrate; And
Including the step of forming a bump structure by coating each support portion on the side wall of the body,
Forming the bump structure,
Coating the support part on the upper surface and the side wall of the body part by forming a metal layer using an electroless plating process; And
Forming the support part on the sidewall of the body part by removing the upper part of the metal layer until the upper surface of the body part is exposed,
The method of forming a bump structure, wherein the upper surface of the body part and the upper surface of the support part are located on the same plane. 제 7 항에 있어서,
상기 패드 상에 UBM(Under Bump Metallization) 패턴막을 형성하는 단계를 더 포함하고,
상기 기둥형 형상의 몸체부는 상기 UBM 패턴막 상에 형성되는 것을 특징으로 하는 범프 구조물의 형성 방법.The method of claim 7,
Further comprising forming an under bump metallization (UBM) pattern layer on the pad,
The method of forming a bump structure, wherein the columnar body portion is formed on the UBM pattern layer. 제 7 항에 있어서,
상기 제1 기판의 패드 상에 상기 몸체부를 기둥형 형상으로 형성하는 단계는 전해 도금 공정을 이용하여 형성하는 것을 특징으로 하는 범프 구조물의 형성 방법.The method of claim 7,
The step of forming the body portion in a columnar shape on the pad of the first substrate is formed using an electroplating process. 삭제delete
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