KR102215799B1 - Phase detector, phase-frequency detector and digital phase locked loop including the same - Google Patents

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Abstract

본 기술은 기준 클록 신호에 따라 랜덤하게 형성되는 제어 신호에 따라 출력 타이밍이 제어되는 새로운 구조의 BB-PD, BB-PFD 및 이를 포함하는 DPLL을 제공한다. 본 기술에 의한 위상 탐지기는 제 1 클록 신호와 제 2 클록 신호의 위상차를 탐지하여 출력하는 위상 비교부, 위상 비교부의 출력 신호를 래치하여 출력하는 래치부 및 제어 신호에 따라 래치부의 입력 단자의 초기 전압을 제어하는 초기 전압 제어부를 포함한다.The present technology provides a new structure of BB-PD, BB-PFD, and a DPLL including the same, in which output timing is controlled according to a control signal randomly formed according to a reference clock signal. The phase detector according to the present technology detects and outputs the phase difference between the first clock signal and the second clock signal, a latch unit that latches and outputs the output signal of the phase comparison unit, and the input terminal of the latch unit is initially configured according to the control signal. It includes an initial voltage control unit for controlling the voltage.

Description

위상 탐지기, 위상 주파수 탐지기 및 디지털 위상 고정 루프{PHASE DETECTOR, PHASE-FREQUENCY DETECTOR AND DIGITAL PHASE LOCKED LOOP INCLUDING THE SAME}Phase detector, phase frequency detector and digital phase locked loop {PHASE DETECTOR, PHASE-FREQUENCY DETECTOR AND DIGITAL PHASE LOCKED LOOP INCLUDING THE SAME}

본 발명은 위상 탐지기, 위상 주파수 탐지기 및 디지털 위상 고정 루프에 관한 것으로 보다 구체적으로는 제어신호에 따라 출력 타이밍이 제어되는 위상 탐지기, 위상 주파수 탐지기 및 이를 포함하는 디지털 위상 고정 루프에 관한 것이다.The present invention relates to a phase detector, a phase frequency detector, and a digital phase locked loop, and more particularly, to a phase detector, a phase frequency detector, and a digital phase locked loop including the same, in which output timing is controlled according to a control signal.

아날로그 위상 고정 루프를 대신하여 디지털 위상 고정 루프에 대한 연구가 널리 진행되어 왔다. 종래의 디지털 위상 고정 루프는 주로 TDC(Time Digital Converter)를 포함하는 방식이었는데 전력 소비를 줄이기 위하여 뱅뱅 타입의 위상 탐지기를 사용하기도 한다.Research on digital phase locked loops instead of analog phase locked loops has been widely conducted. The conventional digital phase locked loop mainly includes a TDC (Time Digital Converter), but a bang-bang type phase detector is also used to reduce power consumption.

뱅뱅 타입의 위상 탐지기는 이득 측면에서 비선형적인 특성을 가지는데 기준 클록 신호의 지터에 따라 위상 탐지기의 이득이 변하여 결과적으로 전체 위상 고정 루프의 대역폭이 변하는 문제를 가진다.The bang-bang type phase detector has a non-linear characteristic in terms of gain. The gain of the phase detector changes according to the jitter of the reference clock signal, and as a result, the bandwidth of the entire phase locked loop changes.

도 1a는 종래의 디지털 위상 고정 루프(이하, DPLL)(1)를 나타낸다.1A shows a conventional digital phase locked loop (hereinafter, DPLL) 1.

종래의 DPLL(1)은 뱅뱅 타입의 위상 탐지기(이하, BB-PD)(20), 필터(40), 디지털 제어 발진기(이하, DCO)(50), 피드백 경로(60)를 포함한다. The conventional DPLL 1 includes a bang-bang type phase detector (hereinafter, BB-PD) 20, a filter 40, a digitally controlled oscillator (hereinafter, referred to as DCO) 50, and a feedback path 60.

BB-PD(20)를 사용하는 DPLL(1) 경우 DCO(50)의 초기 출력 신호를 결정하기 위하여 초기화 회로(미도시)를 더 포함하는 것이 일반적인데 이때 초기화 회로(미도시)는 초기화 신호(init)를 DCO(50)에 제공한다. 이때 초기 출력 신호는 로킹을 위하여 입력된 기준 클록 신호(Clk_ref)와 유사한 주파수를 갖도록 설정되는 것이 일반적이다.In the case of the DPLL 1 using the BB-PD 20, it is common to further include an initialization circuit (not shown) to determine the initial output signal of the DCO 50. At this time, the initialization circuit (not shown) is an initialization signal ( init) to DCO(50). In this case, the initial output signal is generally set to have a frequency similar to the reference clock signal Clk_ref input for locking.

종래의 DPLL(1)은 지연 제어기(10), 지연 라인(70)을 더 포함하여 기준 클록 신호(Clk_ref)에 부가되는 지터를 제어함으로써 BB-PD(20)의 이득을 제어하고 결과적으로 DPLL(1)의 대역폭을 고정시킨다. 지연 제어기(10)는 기준 클록 신호(Clk_ref)와 지연 제어 신호(DCS)에 따라 제어 신호(dcon)를 출력함으로써 지연 라인(70)의 지연량을 조절한다.The conventional DPLL 1 further includes a delay controller 10 and a delay line 70 to control the jitter added to the reference clock signal Clk_ref to control the gain of the BB-PD 20, and as a result, the DPLL ( The bandwidth of 1) is fixed. The delay controller 10 adjusts the delay amount of the delay line 70 by outputting a control signal dcon according to the reference clock signal Clk_ref and the delay control signal DCS.

도 1b는 도 1a의 BB-PD(20)를 나타내는 블록도이다. 도시한 바와 같이 종래의 BB-PD(20)는 기준 클록 신호(Clk_ref)와 피드백 클록 신호(Clk_fb)의 리드와 래그를 판별하기 위하여 플립플롭을 사용한다.1B is a block diagram illustrating the BB-PD 20 of FIG. 1A. As shown, the conventional BB-PD 20 uses a flip-flop to determine the read and lag of the reference clock signal Clk_ref and the feedback clock signal Clk_fb.

도 2a는 BB-PD(20) 대신 BB-PFD(30)를 사용하는 종래의 DPLL(1')을 도시한다.Figure 2a shows a conventional DPLL (1') using the BB-PFD (30) instead of the BB-PD (20).

BB-PD(20)대신 BB-PFD(30)를 사용하는 DPLL(1')은 DCO(50')의 초기 주파수를 설정하기 위한 초기화 회로(미도시)를 필요로 하지 않는 점을 제외하고 기본적인 동작 원리는 도 1a에 도시된 DPLL(1)과 실질적으로 동일하다.DPLL(1'), which uses BB-PFD(30) instead of BB-PD(20), does not require an initialization circuit (not shown) to set the initial frequency of DCO(50'). The operating principle is substantially the same as the DPLL 1 shown in Fig. 1A.

도 2b는 도 2a의 BB-PFD(30)의 세부 구조를 도시한다.2B shows a detailed structure of the BB-PFD 30 of FIG. 2A.

종래의 BB-PFD(30)는 기준 클록 신호(Clk_ref')와 피드백 클록 신호(Clk_fb)의 리드와 래그를 판별하기 위하여 플립플롭을 사용한다.The conventional BB-PFD 30 uses a flip-flop to determine the read and lag of the reference clock signal Clk_ref' and the feedback clock signal Clk_fb.

종래의 DPLL(1, 1')은 대역폭을 일정하게 유지하고자 기준 클록 신호에 지터를 부가하기 위한 지연 라인(70)을 추가적으로 사용함으로써 지연 라인(70)으로 인한 회로 면적과 전력 소모를 증가시키는 문제가 있다.Conventional DPLLs (1, 1') increase the circuit area and power consumption due to the delay line 70 by additionally using a delay line 70 to add jitter to the reference clock signal in order to keep the bandwidth constant. There is.

본 발명은 제어 신호에 따라 출력 타이밍이 제어되는 새로운 구조의 BB-PD, BB-PFD 및 이를 포함하는 DPLL을 제공한다.The present invention provides a new structure of BB-PD, BB-PFD and DPLL including the same, in which output timing is controlled according to a control signal.

본 발명의 일 실시예에 의한 위상 탐지기는 제 1 클록 신호와 제 2 클록 신호의 위상차를 탐지하여 출력하는 위상 비교부, 위상 비교부의 출력 신호를 래치하여 출력하는 래치부 및 제어 신호에 따라 래치부의 입력 단자의 초기 전압을 제어하는 초기 전압 제어부를 포함한다.The phase detector according to an embodiment of the present invention includes a phase comparison unit that detects and outputs a phase difference between a first clock signal and a second clock signal, a latch unit that latches and outputs an output signal of the phase comparison unit, and a latch unit according to a control signal. And an initial voltage controller for controlling the initial voltage of the input terminal.

본 발명의 일 실시예에 의한 디지털 위상 고정 루프는 옵셋 제어 신호를 디더링하여 제어 신호를 출력하는 옵셋 제어기, 제어 신호에 따라 제 1 클록 신호와 제 2 클록 신호의 위상차를 탐지하는 위상 탐지기, 위상 탐지기의 출력을 필터링하는 필터, 필터의 출력에 따라 제 3 클록 신호를 생성하되, 제 3 클록 신호의 초기값은 초기화 신호에 따라 제어되는 디지털 발진기 및 제 3 클록 신호를 분주하여 상기 제 2 클록 신호를 생성하는 피드백 블록을 포함한다.The digital phase locked loop according to an embodiment of the present invention includes an offset controller that dithers an offset control signal to output a control signal, a phase detector that detects a phase difference between a first clock signal and a second clock signal according to the control signal, and a phase detector. A filter that filters the output of and generates a third clock signal according to the output of the filter, and the initial value of the third clock signal is divided by a digital oscillator and a third clock signal controlled according to the initialization signal to obtain the second clock signal. Contains the feedback block to generate.

본 발명의 일 실시예에 의한 위상 주파수 탐지기는 제 1 클록 신호에 동기하여 전원 전압을 래치하여 제 1 내부 클록 신호를 출력하는 제 1 플립플롭, 제 2 클록 신호에 동기하여 전원 전압을 래치하여 제 2 내부 클록 신호를 출력하는 제 2 플립플롭, 제 1 내부 클록 신호와 제 2 내부 클록 신호를 논리 조합하여 제 1 플립플롭과 제 2 플립플롭을 리셋하는 리셋 제어부, 제 2 내부 클록 신호에 동기하여 외부 제어 신호로부터 제어 신호를 생성하여 출력하고, 제 1 내부 클록 신호 및 제 2 내부 클록 신호를 지연하여 제 3 내부 클록 신호와 제 4 내부 클록 신호를 출력하는 타이밍 제어부; 및 제어 신호에 따라 제 3 내부 클록 신호와 제 4 내부 클록 신호의 위상차를 탐지하여 출력하는 위상 탐지기를 포함한다.The phase frequency detector according to an embodiment of the present invention latches a power supply voltage in synchronization with a first clock signal and outputs a first internal clock signal, and latches the power supply voltage in synchronization with a second clock signal. 2 A second flip-flop that outputs an internal clock signal, a reset control unit that resets the first flip-flop and the second flip-flop by logically combining the first internal clock signal and the second internal clock signal, in synchronization with the second internal clock signal. A timing controller for generating and outputting a control signal from an external control signal, delaying the first internal clock signal and the second internal clock signal to output a third internal clock signal and a fourth internal clock signal; And a phase detector detecting and outputting a phase difference between the third internal clock signal and the fourth internal clock signal according to the control signal.

본 발명의 일 실시예에 의한 디지털 위상 고정 루프는 외부 제어 신호에 따라 제 1 클록 신호와 제 2 클록 신호의 위상 및 주파수 차이를 탐지하는 위상 주파수 탐지기, 제 2 클록 신호에 따라 옵셋 제어 신호를 디더링하여 외부 제어 신호를 출력하는 옵셋 제어부, 위상 주파수 탐지기의 출력을 필터링하는 필터, 필터의 출력에 따라 제 3 클록 신호를 생성하는 디지털 발진기 및 제 3 클록 신호를 분주하여 제 2 클록 신호를 생성하는 피드백 블록을 포함한다.The digital phase locked loop according to an embodiment of the present invention includes a phase frequency detector that detects a phase and frequency difference between a first clock signal and a second clock signal according to an external control signal, and dithers an offset control signal according to the second clock signal. An offset control unit that outputs an external control signal, a filter that filters the output of the phase frequency detector, a digital oscillator that generates a third clock signal according to the output of the filter, and a feedback that generates a second clock signal by dividing the third clock signal Includes blocks.

본 기술을 통해 입력되는 기준 클록 신호의 지터에 무관하게 BB-PD 또는 BB-PFD의 이득을 일정하게 유지함으로써 결과적으로 이들을 포함하는 DPLL의 대역폭을 원하는 수준으로 제어할 수 있다. 본 발명은 종래의 방식과는 달리 기준 클록 신호에 지터를 인가하기 위하여 지연 라인을 사용하지 않음으로써 상대적으로 회로를 간단히 하는 동시에 전력 소모를 줄일 수 있다. Through this technology, the gain of the BB-PD or BB-PFD is kept constant regardless of the jitter of the input reference clock signal, and as a result, the bandwidth of the DPLL including them can be controlled to a desired level. In the present invention, unlike the conventional method, since a delay line is not used to apply jitter to a reference clock signal, the circuit can be relatively simplified and power consumption can be reduced.

도 1a는 BB-PD를 사용하는 종래의 DPLL을 나타내는 블록도.
도 1b는 도 1a의 BB-PD를 나타내는 블록도.
도 2a는 BB-PFD를 사용하는 종래의 DPLL을 나타내는 블록도.
도 2b는 도 2a의 BB-PFD를 나타내는 블록도.
도 3은 본 발명의 일 실시예에 의한 DPLL을 나타내는 블록도.
도 4는 도 3의 옵셋 제어기의 블록도.
도 5는 도 3의 BB-PD의 회로도.
도 6은 본 발명의 다른 실시예에 의한 DPLL을 나타내는 블록도.
도 7은 도 6의 옵셋 제어기의 블록도.
도 8은 도 6의 BB-PD의 회로도.
도 9는 본 발명의 다른 실시예에 의한 DPLL을 나타내는 블록도.
도 10은 도 9의 BB-PFD의 블록도.
도 11은 도 10의 타이밍 제어부의 회로도.
도 12는 도 11의 BB-PD의 회로도.
도 13은 도 10의 BB-PFD의 동작을 나타내는 타이밍도.
도 14a 및 도 14b는 본 발명의 효과를 설명하는 그래프.1A is a block diagram showing a conventional DPLL using a BB-PD.
Figure 1b is a block diagram showing the BB-PD of Figure 1a.
Figure 2a is a block diagram showing a conventional DPLL using a BB-PFD.
Figure 2b is a block diagram showing the BB-PFD of Figure 2a.
3 is a block diagram showing a DPLL according to an embodiment of the present invention.
Figure 4 is a block diagram of the offset controller of Figure 3;
Figure 5 is a circuit diagram of the BB-PD of Figure 3;
6 is a block diagram showing a DPLL according to another embodiment of the present invention.
Figure 7 is a block diagram of the offset controller of Figure 6;
Figure 8 is a circuit diagram of the BB-PD of Figure 6;
9 is a block diagram showing a DPLL according to another embodiment of the present invention.
Figure 10 is a block diagram of the BB-PFD of Figure 9;
11 is a circuit diagram of the timing controller of FIG. 10;
12 is a circuit diagram of BB-PD of FIG. 11;
13 is a timing diagram illustrating the operation of the BB-PFD of FIG. 10.
14A and 14B are graphs for explaining the effect of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명에 의한 다양한 실시예들을 구체적으로 개시한다. 이하에서 동일한 참조번호는 실질적으로 동일한 구성요소를 지시한다. Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following, the same reference numerals indicate substantially the same components.

도 3은 본 발명의 일 실시예에 의한 BB-PD(1200)를 포함하는 DPLL(1000)의 블록도이다.3 is a block diagram of a DPLL 1000 including the BB-PD 1200 according to an embodiment of the present invention.

본 실시예에서 DPLL(1000)은 옵셋 제어기(1100), BB-PD(1200), 필터(40), DCO(50), 피드백 루프(60)를 포함한다. 필터(40), DCO(50), 피드백 루프(60)는 공지된 구성이므로 구체적인 설명은 생략한다.In this embodiment, the DPLL 1000 includes an offset controller 1100, a BB-PD 1200, a filter 40, a DCO 50, and a feedback loop 60. Since the filter 40, the DCO 50, and the feedback loop 60 are known configurations, detailed descriptions are omitted.

옵셋 제어기(1100)는 기준 클록 신호(Clk_ref)와 옵셋 제어 신호(OCS)에 따라 제어 신호(con)를 출력한다. 이하에서 설명하는 바와 같이 제어 신호(con)는 시간에 따라 랜덤하게 변하는 멀티비트 디지털 신호의 형태를 가진다.The offset controller 1100 outputs a control signal con according to the reference clock signal Clk_ref and the offset control signal OCS. As described below, the control signal con has a form of a multi-bit digital signal that changes randomly with time.

BB-PD(1200)는 입력된 기준 클록 신호(Clk_ref)와 피드백 루프를 통해 제공되는 피드백 클록 신호(Clk_fb)의 리드(lead) 또는 래그(lag)를 판단하여 위상 탐지 신호(PD_out)를 출력한다.The BB-PD 1200 determines a lead or lag of the input reference clock signal Clk_ref and the feedback clock signal Clk_fb provided through the feedback loop, and outputs a phase detection signal PD_out. .

본 실시예에 의한 BB-PD(1200)는 옵셋 제어기(1100)에서 출력되는 제어 신호(con)에 따라 기준 클록 신호(Clk_ref)에 지터가 인가되는 것과 유사한 효과를 나타낸다. 이에 대해서는 이하의 도 5를 참조하여 보다 구체적으로 설명한다.The BB-PD 1200 according to the present embodiment exhibits an effect similar to that in which jitter is applied to the reference clock signal Clk_ref according to the control signal con output from the offset controller 1100. This will be described in more detail with reference to FIG. 5 below.

본 실시예에서 옵셋 제어기(1100)는 기준 클록 신호(Clk_ref)와 피드백 클록 신호(Clk_fb) 사이에 로킹이 완료된 이후에 동작을 시작하는 것이 바람직하다. 이를 위하여 옵셋 제어기(1100)를 동작시키지 않는 상태에서 로킹이 완료되면 그 이후에 옵셋 제어기(1100)를 동작시킬 수 있다.In this embodiment, it is preferable that the offset controller 1100 starts the operation after the locking between the reference clock signal Clk_ref and the feedback clock signal Clk_fb is completed. To this end, when locking is completed while the offset controller 1100 is not operated, the offset controller 1100 may be operated thereafter.

도 4는 도 3의 옵셋 제어기(1100)의 블록도를 나타낸다.4 shows a block diagram of the offset controller 1100 of FIG. 3.

본 실시예에서 옵셋 제어기(1100)는 시그마-델타 변조기(110)와 디코더(120)를 포함한다. 시그마-델타 변조기(110)의 구성 및 그 동작 원리는 공지된 바와 같다. In this embodiment, the offset controller 1100 includes a sigma-delta modulator 110 and a decoder 120. The configuration of the sigma-delta modulator 110 and its operating principle are as well known.

시그마-델타 변조기(110)는 기준 클록 신호(Clk_ref)를 사용하여 평균적으로 옵셋 제어 신호(OCS)를 추종하는 변조 신호(MOCS)를 출력한다. 여기서 옵셋 제어 신호(OCS)는 BB-PD(1200)에 추가되는 옵셋의 양을 결정한다. The sigma-delta modulator 110 outputs a modulated signal MOCS following the offset control signal OCS on an average using the reference clock signal Clk_ref. Here, the offset control signal OCS determines the amount of offset added to the BB-PD 1200.

BB-PD(1200)에 옵셋을 인가하는 원리는 이하의 도 5를 참조하여 구체적으로 설명한다.The principle of applying the offset to the BB-PD 1200 will be described in detail with reference to FIG. 5 below.

디코더(120)는 기준 클록 신호(Clk_ref)에 따라 변조 신호(MOCS)를 디코딩하여 제어 신호(con)를 출력한다. 예를 들어 디코더(120)는 기준 클록 신호(Clk_ref)에 따라 변조 신호(MOCS)의 타이밍을 제어한 후 이를 논리 조합하여 제어 신호(con)를 생성할 수 있다.The decoder 120 outputs a control signal con by decoding the modulated signal MOCS according to the reference clock signal Clk_ref. For example, the decoder 120 may control the timing of the modulation signal MOCS according to the reference clock signal Clk_ref and then logically combine the timing to generate the control signal con.

제어 신호(con)는 기준 클록 신호(Clk_ref)의 하이 구간에서 비활성화되는 신호인데, 본 실시예에서 옵셋 제어기(1100)는 기준 클록 신호(Clk_ref)와 피드백 클록 신호(Clk_fb)가 로킹된 상태에서 동작하므로 제어 신호(con)는 피드백 클록 신호(Clk_fb)의 하이 구간에서 비활성화되는 신호로 이해할 수 있다.The control signal con is a signal that is deactivated in the high period of the reference clock signal Clk_ref. In this embodiment, the offset controller 1100 operates in a state in which the reference clock signal Clk_ref and the feedback clock signal Clk_fb are locked. Therefore, the control signal con can be understood as a signal that is deactivated in the high period of the feedback clock signal Clk_fb.

옵셋 제어 신호(OCS), 변조 신호(MOCS), 제어 신호(con)는 각각 멀티비트 디지털 신호의 형태를 가지며 각 신호의 비트수는 실시예에 따라 달라질 수 있다. 본 실시예에서 변조 신호(MOCS)는 2 비트, 제어 신호(con)는 4 비트의 디지털 신호이다.The offset control signal OCS, the modulation signal MOCS, and the control signal con each have a form of a multi-bit digital signal, and the number of bits of each signal may vary according to exemplary embodiments. In this embodiment, the modulated signal MOCS is a 2-bit, and the control signal con is a 4-bit digital signal.

도 5는 도 3의 BB-PD(1200)의 회로도이다.5 is a circuit diagram of the BB-PD 1200 of FIG. 3.

본 실시예에서 BB-PD(1200)는 기준 클록 신호(Clk_ref)와 피드백 클록 신호(Clk_fb)의 위상차를 탐지하여 출력하는 위상 비교부(210), 위상 비교부(210)의 출력 신호를 래치하여 출력하는 래치부(220) 및 옵셋 제어기(100)에서 출력되는 제어 신호(con1 ~ con4)에 따라 래치부(220)의 제 1 입력 단자(A)와 제 2 입력 단자(B)의 초기 전압을 제어하는 초기 전압 제어부(230)를 포함한다.In this embodiment, the BB-PD 1200 latches the output signal of the phase comparison unit 210 and the phase comparison unit 210 that detects and outputs a phase difference between the reference clock signal Clk_ref and the feedback clock signal Clk_fb. The initial voltage of the first input terminal (A) and the second input terminal (B) of the latch unit 220 according to the output latch unit 220 and the control signals (con1 to con4) output from the offset controller 100 It includes an initial voltage control unit 230 to control.

위상 비교부(210)는 게이트에 피드백 클록 신호(Clk_fb)가 인가되고 소스가 접지된 NMOS 트랜지스터(N11), 각각 게이트에 기준 클록 신호(Clk_ref)와 기준 클록 신호의 반대 위상 신호(/Clk_ref)가 인가되고 소스가 공통으로 NMOS 트랜지스터(N11)의 드레인과 연결되는 NMOS 트랜지스터(N12, N13), 두 NMOS 트랜지스터(N12, N13)의 드레인 사이에 소스와 드레인이 연결되며 게이트에 전원 전압이 인가되는 NMOS 트랜지스터(N14)를 포함한다. The phase comparison unit 210 includes an NMOS transistor N11 with a feedback clock signal Clk_fb applied to a gate and a source grounded, and a reference clock signal Clk_ref and an opposite phase signal /Clk_ref of the reference clock signal to each gate. NMOS transistors N12 and N13 that are applied and have a source common to the drain of the NMOS transistor N11, and the source and drain are connected between the drains of the two NMOS transistors N12 and N13, and a power supply voltage is applied to the gate. And a transistor N14.

또한 위상 비교부(210)는 전원 전압과 NMOS 트랜지스터(N12)의 드레인 단자 사이에 연결된 제 1 인버터(N15, P11)와 전원 전압과 NMOS 트랜지스터(N13)의 드레인 단자 사이에 연결된 제 2 인버터(N16, P12)를 포함한다. 제 1 인버터(N15, P11)와 제 2 인버터(N16, P12)는 래치 형태로 입력 단자가 상대방의 출력 단자와 연결된다.In addition, the phase comparison unit 210 includes first inverters N15 and P11 connected between the power voltage and the drain terminal of the NMOS transistor N12, and the second inverter N16 connected between the power voltage and the drain terminal of the NMOS transistor N13. , P12). The first inverters N15 and P11 and the second inverters N16 and P12 have an input terminal connected to an output terminal of the counterpart in a latch form.

래치부(220)는 크로스 커플된 두 개의 낸드 게이트를 포함하며 제 1 입력 단자(A)는 제 1 인버터(N15, P11)의 출력단에 연결되고, 제 2 입력 단자(B)는 제 2 인버터(N16, P12)의 출력단에 연결된다.The latch unit 220 includes two cross-coupled NAND gates, a first input terminal A is connected to the output terminals of the first inverters N15 and P11, and the second input terminal B is a second inverter ( It is connected to the output terminal of N16, P12).

초기 전압 제어부(230)는 제 1 입력 단자(A)의 초기 전압을 제어하기 위하여 전원 단자와 접지 단자 사이에 직렬 연결된 NMOS 트랜지스터(N31)와 PMOS 트랜지스터(P31)를 포함하고, 제 2 입력 단자(B)의 초기 전압을 제어하기 위하여 전원 단자와 접지 단자 사이에 직렬 연결된 NMOS 트랜지스터(N32)와 PMOS 트랜지스터(P32)를 포함한다.The initial voltage controller 230 includes an NMOS transistor N31 and a PMOS transistor P31 connected in series between a power terminal and a ground terminal in order to control an initial voltage of the first input terminal A, and the second input terminal ( In order to control the initial voltage of B), it includes an NMOS transistor N32 and a PMOS transistor P32 connected in series between the power terminal and the ground terminal.

초기 전압 제어부(230)의 트랜지스터들(N31, P31, P32, N32)에는 각각 제어 신호(con1 ~ con4) 중 어느 하나가 인가된다. 제어 신호(con1 ~ con4)의 레벨에 따라 제 1 및 제 2 입력 단자(A, B)는 전원 전압을 일정한 비율로 전압 분배한 값으로 초기화될 수 있다.Any one of control signals con1 to con4 is applied to the transistors N31, P31, P32, and N32 of the initial voltage controller 230, respectively. Depending on the level of the control signals con1 to con4, the first and second input terminals A and B may be initialized to values obtained by dividing the power voltage at a constant rate.

전술한 바와 같이 본 실시예에서 옵셋 제어부(1100)는 기준 클록 신호(Clk_ref)와 피드백 클록 신호(Clk_fb)가 로킹이 완료된 이후에 동작하므로 이에 따라 제어 신호(con)는 피드백 클록 신호(Clk_fb)에 동기되는 것으로 이해할 수 있다.As described above, in this embodiment, the offset control unit 1100 operates after the reference clock signal Clk_ref and the feedback clock signal Clk_fb are locked. Accordingly, the control signal con is applied to the feedback clock signal Clk_fb. It can be understood as being motivated.

본 실시예에서 디코더(120)는 제어 신호(con2, con3)는 피드백 클록 신호(Clk_fb)와 동일한 위상을 가지도록 제어하고, 제어 신호(con1, con4)는 출력 타이밍이 피드백 클록 신호(Clk_fb)에 동기되도록 제어할 수 있다.In this embodiment, the decoder 120 controls the control signals con2 and con3 to have the same phase as the feedback clock signal Clk_fb, and the output timing of the control signals con1 and con4 corresponds to the feedback clock signal Clk_fb. It can be controlled to be synchronized.

이에 따라 피드백 클록 신호(Clk_fb)가 로우 레벨인 구간에서 초기 전압 제어부(230)가 동작하고, 피드백 클록 신호(Clk_fb)가 하이 레벨인 구간에서 위상 비교부(210)가 동작을 수행한다. 피드백 클록 신호(Clk_fb)가 하이 레벨인 구간에서 초기 전압 제어부(230)는 제 1 및 제 2 입력단자(A, B)와 전원 단자 및 접지 단자 사이에 전류 경로가 생성되지 않도록 한다.Accordingly, the initial voltage controller 230 operates in a period in which the feedback clock signal Clk_fb is at a low level, and the phase comparison unit 210 operates in a period in which the feedback clock signal Clk_fb is in a high level. During a period in which the feedback clock signal Clk_fb is at a high level, the initial voltage controller 230 prevents a current path from being generated between the first and second input terminals A and B, the power terminal and the ground terminal.

먼저 제어 신호(con1, con4)가 "로우" 레벨인 경우를 가정하여 설명한다. First, it is assumed that the control signals con1 and con4 are at a "low" level.

피드백 클록 신호(Clk_fb)가 "로우" 상태인 경우 위상 비교부(210)는 오프 상태가 된다. 제어 신호 (con2, con3) 또한 "로우" 레벨이 되므로 래치부(220)의 제 1 및 제 2 입력 단자(A, B)는 "하이" 레벨로 초기화된다.When the feedback clock signal Clk_fb is in a "low" state, the phase comparison unit 210 is turned off. Since the control signals con2 and con3 also have a “low” level, the first and second input terminals A and B of the latch unit 220 are initialized to a “high” level.

이 상태에서 피드백 클록 신호(Clk_fb)가 "하이" 레벨로 상승하면 해당 시점에서 기준 클록 신호(Clk_ref)의 레벨에 따라 래치부(220)의 제 1 및 제 2 입력 단자(A, B) 중 어느 하나가 "로우" 레벨로 하강하게 된다. In this state, if the feedback clock signal Clk_fb rises to the "high" level, any one of the first and second input terminals A and B of the latch unit 220 is selected according to the level of the reference clock signal Clk_ref at that time. One descends to the "low" level.

예를 들어 해당 시점에서 기준 클록 신호(Clk_ref)가 "하이" 레벨인 경우(즉, 기준 클록 신호(Clk_ref)의 위상이 피드백 클록 신호(Clk_fb)의 위상보다 빠른 경우)에는 제 1 입력 단자(A)가 입력 단자(B)보다 빨리 방전되고, 해당 시점에서 기준 클록 신호(Clk_ref)가 "로우" 레벨인 경우(즉, 기준 클록 신호(Clk_ref)의 위상이 피드백 클록 신호(Clk_fb)의 위상보다 느린 경우)에는 제 2 입력 단자(B)가 제 1 입력 단자(A)보다 빨리 방전된다.For example, when the reference clock signal Clk_ref is at a "high" level at that time (that is, when the phase of the reference clock signal Clk_ref is faster than the phase of the feedback clock signal Clk_fb), the first input terminal A ) Is discharged faster than the input terminal (B), and the reference clock signal (Clk_ref) is at a "low" level at that time (that is, the phase of the reference clock signal (Clk_ref) is slower than the phase of the feedback clock signal (Clk_fb)). Case), the second input terminal B is discharged faster than the first input terminal A.

래치부(220)는 제 1 및 제 2 입력 단자(A, B)의 전압 레벨이 일정한 문턱 전압에 도달하는 시점에서 셋 또는 리셋으로 래치된 출력 신호(PD_out)를 생성한다. The latch unit 220 generates an output signal PD_out latched through a set or reset when the voltage levels of the first and second input terminals A and B reach a predetermined threshold voltage.

래치부(220)의 제 1 및 제 2 입력 단자(A, B)의 초기 전압이 달라지면 동일한 기준 클록 신호(Clk_ref)와 동일한 피드백 클록 신호(Clk_fb)를 사용하더라도 제 1 및 제 2 입력 단자(A, B)의 전압 레벨이 문턱 전압에 도달하는 타이밍이 변하게 되어 결과적으로 위상 탐지 신호(PD_out)가 셋 또는 리셋으로 출력되는 타이밍이 변하게 된다.When the initial voltages of the first and second input terminals A and B of the latch unit 220 are different, even if the same reference clock signal Clk_ref and the same feedback clock signal Clk_fb are used, the first and second input terminals A The timing at which the voltage level of B) reaches the threshold voltage is changed, and as a result, the timing at which the phase detection signal PD_out is output as a set or reset is changed.

본 실시예에서 래치부(220)의 초기 전압을 상이하게 제어하여 BB-PD(1200)의 출력 타이밍을 변경하는 것은 종래 기술에 있어서 상이한 정도의 지터를 가지는 기준 클록 신호(Clk_ref)에 의하여 BB-PD(20)의 출력 타이밍이 변경되는 것에 대응하는 것으로 이해할 수 있다.In the present embodiment, changing the output timing of the BB-PD 1200 by controlling the initial voltage of the latch unit 220 differently is BB− by a reference clock signal Clk_ref having a different degree of jitter in the prior art. It can be understood that it corresponds to a change in the output timing of the PD 20.

본 실시예에서 DPLL(1000)의 대역폭이 기준 클록 신호(Clk_ref)의 지터에 무관하도록 하는 최적의 옵셋 제어 신호(OCS)의 값은 실험을 통해 결정될 수 있다.In this embodiment, the value of the optimal offset control signal OCS so that the bandwidth of the DPLL 1000 is independent of the jitter of the reference clock signal Clk_ref may be determined through an experiment.

도 6은 본 발명의 다른 실시예에 의한 DPLL(2000)의 블록도이다.6 is a block diagram of a DPLL 2000 according to another embodiment of the present invention.

도 6의 DPLL(2000)은 옵셋 제어기(2100)에 기준 클록 신호(Clk_ref)가 아닌 피드백 클록 신호(Clk_fb)를 제공하는 점에서 도 3에 도시된 실시예와 차이가 있고 나머지 부분의 구성은 도 3에 도시된 것과 실질적으로 동일하다.The DPLL 2000 of FIG. 6 is different from the embodiment shown in FIG. 3 in that it provides a feedback clock signal Clk_fb rather than a reference clock signal Clk_ref to the offset controller 2100, and the configuration of the remaining parts is shown in FIG. It is substantially the same as that shown in 3.

도 3에 도시된 옵셋 제어기(1100)는 기준 클록 신호(Clk_ref)와 피드백 클록 신호(Clk_fb) 사이에 로킹이 완료된 이후에 비로소 동작을 시작하나 본 실시예에 의한 옵셋 제어기(2100)는 기준 클록 신호(Clk_ref)와 피드백 클록 신호(Clk_fb)가 로킹되지 않은 상태에서도 동작을 수행할 수 있는 점에서 차이가 있다.The offset controller 1100 shown in FIG. 3 starts operation only after locking between the reference clock signal Clk_ref and the feedback clock signal Clk_fb is completed, but the offset controller 2100 according to this embodiment is a reference clock signal. There is a difference in that the operation can be performed even when the (Clk_ref) and the feedback clock signal Clk_fb are not locked.

도 7은 도 6의 옵셋 제어기(2100)를 나타낸 블록도이다. 도 6에 도시된 옵셋 제어기(2100)는 도 3과는 달리 피드백 클록 신호(Clk_fb)가 시그마-델타 변조기(110)와 디코더(120)에 제공된다.7 is a block diagram illustrating the offset controller 2100 of FIG. 6. Unlike FIG. 3, in the offset controller 2100 illustrated in FIG. 6, a feedback clock signal Clk_fb is provided to the sigma-delta modulator 110 and the decoder 120.

디코더(120)는 피드백 클록 신호(Clk_fb)에 동기하여 시그마-델타 변조기(100)로부터 출력되는 변조 신호(MOCS)로부터 제어 신호(con)를 생성하여 출력한다.The decoder 120 generates and outputs the control signal con from the modulation signal MOCS output from the sigma-delta modulator 100 in synchronization with the feedback clock signal Clk_fb.

도 8은 도 6의 BB-PD(2200)를 나타낸 회로도이다.8 is a circuit diagram illustrating the BB-PD 2200 of FIG. 6.

도 8에 도시된 BB-PD(2200)의 회로도는 도 5에 도시된 BB-PD(1200)의 회로도와 실질적으로 동일하다.The circuit diagram of the BB-PD 2200 shown in FIG. 8 is substantially the same as that of the BB-PD 1200 shown in FIG. 5.

다만, 도 8에서는 초기 전압 제어부(230)의 PMOS 트랜지스터(P31, P32)의 게이트에 피드백 클록 신호(Clk_fb)가 직접 입력되고, 디코더(120)로부터 제공된 제어 신호(con)는 초기 전압 제어부(230)의 NMOS 트랜지스터(N31, N32)의 게이트에 입력된다.However, in FIG. 8, the feedback clock signal Clk_fb is directly input to the gates of the PMOS transistors P31 and P32 of the initial voltage controller 230, and the control signal con provided from the decoder 120 is the initial voltage controller 230 ) Is input to the gates of the NMOS transistors N31 and N32.

도 7에서 디코더(120)는 피드백 클록 신호(Clk_fb)에 따라 시그마-델타 변조기(110)에서 출력된 2 비트의 변조 신호(MOCS)의 타이밍을 조절하여 2 비트의 제어 신호(con)를 출력한다.In FIG. 7, the decoder 120 outputs a 2-bit control signal con by adjusting the timing of the 2-bit modulation signal MOCS output from the sigma-delta modulator 110 according to the feedback clock signal Clk_fb. .

이를 제외하고 BB-PD(2200)의 위상 비교부(210), 래치부(220) 및 초기 전압 제어부(230)의 동작은 전술한 바와 동일하므로 구체적인 설명은 생략한다.Except for this, since the operation of the phase comparison unit 210, the latch unit 220, and the initial voltage control unit 230 of the BB-PD 2200 is the same as described above, a detailed description will be omitted.

도 9는 본 발명의 다른 실시예에 의한 DPLL(3000)의 블록도를 나타낸다.9 shows a block diagram of a DPLL 3000 according to another embodiment of the present invention.

본 실시예에 의한 DPLL(3000)은 BB-PD 대신에 BB-PFD를 사용하는 점에서 도 6에 도시된 DPLL(2000)과 상이하다. The DPLL 3000 according to this embodiment is different from the DPLL 2000 shown in FIG. 6 in that it uses a BB-PFD instead of a BB-PD.

또한 BB-PD 대신에 BB-PFD를 사용하게 되므로 초기값을 제어할 필요가 없는 DCO(50')를 포함하는 점에서 도 6에 도시된 DPLL(2000)과 상이하다.In addition, since the BB-PFD is used instead of the BB-PD, it is different from the DPLL 2000 shown in FIG. 6 in that it includes a DCO 50' that does not need to control an initial value.

또한 본 실시예에서는 도 6의 옵셋 제어기(2100)와는 달리 시그마-델타 변조기(110)만을 포함하며 디코더(120)를 포함하지 않는다. 이에 따라 시그마-델타 변조기(110)에서 출력되는 신호의 타이밍을 제어하기 위한 수단을 별도로 포함할 수 있다. 이에 대해서는 BB-PFD(3300)의 구성을 참조하여 설명한다.In addition, in this embodiment, unlike the offset controller 2100 of FIG. 6, only the sigma-delta modulator 110 is included and the decoder 120 is not included. Accordingly, a means for controlling the timing of the signal output from the sigma-delta modulator 110 may be separately included. This will be described with reference to the configuration of the BB-PFD 3300.

도 10은 도 9의 DPLL(3000)에 포함된 BB-PFD(3300)의 블록도이다.10 is a block diagram of a BB-PFD 3300 included in the DPLL 3000 of FIG. 9.

본 실시예에 의한 BB-PFD(3300)는 제 1 플립플롭(DFF1), 제 2 플립플롭(DFF2), 리셋 제어부(RC), 타이밍 제어부(3100) 및 BB-PD(3200)를 포함한다.The BB-PFD 3300 according to the present embodiment includes a first flip-flop DFF1, a second flip-flop DFF2, a reset control unit RC, a timing control unit 3100, and a BB-PD 3200.

제 1 플립플롭(DFF1)은 기준 클록 신호(Clk_ref)에 동기되어 전원 전압을 래치하여 제 1 내부 클록 신호(UP)를 출력하고, 제 2 플립플롭(DFF2)은 피드백 클록 신호(Clk_fb)에 동기되어 전원 전압을 래치하여 제 2 내부 클록 신호(DN)를 출력한다.The first flip-flop DFF1 is synchronized with the reference clock signal Clk_ref, latches the power supply voltage, and outputs the first internal clock signal UP, and the second flip-flop DFF2 is synchronized with the feedback clock signal Clk_fb. The power supply voltage is latched and a second internal clock signal DN is output.

리셋 제어부(RC)는 제 1 내부 클록 신호(UP)와 제 2 내부 클록 신호(DN)가 모두 하이 레벨이 되면 제 1 플립플롭(DFF1)과 제 2 플립플롭(DFF2)을 리셋하여 제 1 내부 클록 신호(UP)와 제 2 내부 클록 신호(DN)가 로우 레벨로 리셋되도록 제어한다.When both the first internal clock signal UP and the second internal clock signal DN become high levels, the reset control unit RC resets the first flip-flop DFF1 and the second flip-flop DFF2 to The clock signal UP and the second internal clock signal DN are controlled to be reset to a low level.

이에 따라 제 1 내부 클록 신호(UP)와 제 2 내부 클록 신호(DN)는 각각 기준 클록 신호(Clk_ref)와 피드백 클록 신호(Clk_fb)의 위상차와 리셋 제어부(RC)의 지연량에 대응하는 펄스 폭을 가지는 신호가 된다.Accordingly, the first internal clock signal UP and the second internal clock signal DN have a pulse width corresponding to the phase difference between the reference clock signal Clk_ref and the feedback clock signal Clk_fb and the delay amount of the reset control unit RC, respectively. Becomes a signal with

타이밍 제어부(3100)는 제 1 내부 클록 신호(UP)에 대응하는 제 3 내부 클록 신호(REF+, REF-)와 제 2 내부 클록 신호(DN)에 대응하는 제 4 내부 클록 신호(Fb)를 출력한다. 또한 타이밍 제어부(3100)는 시그마-델타 변조기(110)에서 출력된 변조 신호(MOCS)와 제 2 내부 클록 신호(DN)를 조합하여 제어 신호(con)를 출력한다.The timing control unit 3100 outputs third internal clock signals REF+ and REF- corresponding to the first internal clock signal UP and a fourth internal clock signal Fb corresponding to the second internal clock signal DN. do. In addition, the timing control unit 3100 outputs a control signal con by combining the modulated signal MOCS output from the sigma-delta modulator 110 and the second internal clock signal DN.

도 11은 도 10의 타이밍 제어부(3100)의 회로도를 나타낸다.11 is a circuit diagram of the timing controller 3100 of FIG. 10.

먼저 타이밍 제어부(3100)는 제 2 내부 클록 신호(DN)의 하강 에지에 동기하여 변조 신호(MOCS)를 래치하여 제어 신호(con)를 출력한다. 또한 제 2 내부 클록 신호(DN)가 하이 레벨인 경우 제어 신호(con)는 모두 로우 레벨이 되고, 제 2 내부 클록 신호(DN)가 로우 레벨인 경우 제어 신호(con)는 변조 신호(MOCS)의 레벨에 대응하는 레벨을 가진다.First, the timing controller 3100 latches the modulation signal MOCS in synchronization with the falling edge of the second internal clock signal DN and outputs the control signal con. In addition, when the second internal clock signal DN is at a high level, all of the control signals con are at a low level, and when the second internal clock signal DN is at a low level, the control signal con is a modulated signal MOCS. Has a level corresponding to the level of.

제 3 내부 클록 신호(REF+, REF-)는 제 1 내부 클록 신호(UP)를 지연하여 생성하고, 제 4 내부 클록 신호(Fb)는 제 2 내부 클록 신호(DN)를 지연하여 생성하는데 그 지연량은 변조 신호(MOCS)로부터 제어 신호(con)를 생성하는데 걸리는 시간과 동일하게 결정된다.The third internal clock signals REF+ and REF- are generated by delaying the first internal clock signal UP, and the fourth internal clock signal Fb is generated by delaying the second internal clock signal DN. The amount is determined equal to the time taken to generate the control signal con from the modulated signal MOCS.

이를 통해 타이밍 제어부(3100)는 제 4 클록 신호(Fb)와 타이밍이 정렬된 제어 신호(con)를 출력한다.Through this, the timing controller 3100 outputs a control signal con in which timing is aligned with the fourth clock signal Fb.

도 12는 도 10의 BB-PD(3200)의 회로도를 나타낸 것이다. 도 12의 회로도는 대응하는 신호의 명칭을 제외하고 구성 및 동작이 도 8의 회로도와 실질적으로 동일하다.12 shows a circuit diagram of the BB-PD 3200 of FIG. 10. The configuration and operation of the circuit diagram of FIG. 12 are substantially the same as the circuit diagram of FIG. 8 except for names of corresponding signals.

도 13은 도 10의 BB-PFD(3300)의 동작을 나타낸 타이밍도이다.13 is a timing diagram illustrating the operation of the BB-PFD 3300 of FIG. 10.

도시된 바와 같이 먼저 제 1 내부 클록 신호(UP)는 기준 클록 신호(Clk_ref)에 동기되어 생성되고, 변조 신호(MOCS)와 제 2 내부 클록 신호(DN)는 피드백 클록 신호(Clk_fb)에 동기되어 생성된다.As shown, first, the first internal clock signal UP is generated in synchronization with the reference clock signal Clk_ref, and the modulated signal MOCS and the second internal clock signal DN are synchronized with the feedback clock signal Clk_fb. Is created.

또한 제어 신호(con)는 제 2 내부 클록 신호(DN)의 하강 에지에 동기되어 변조 신호(MOCS)를 래치하여 생성되고, 제 2 내부 클록 신호(DN)가 하이 레벨인 경우에는 로우레벨로 고정된다. In addition, the control signal (con) is generated by latching the modulated signal (MOCS) in synchronization with the falling edge of the second internal clock signal (DN), and is fixed to the low level when the second internal clock signal (DN) is at a high level. do.

제어 신호(con)의 생성에 걸리는 지연 시간만큼 제 1 내부 클록 신호(UP)를 지연하여 제 3 내부 클록 신호(REF+, REF-)를 생성하고 제 2 내부 클록 신호(DN)를 지연하여 제 4 내부 클록 신호(Fb)를 생성하므로 제어 신호(con)는 제 4 내부 클록 신호(Fb)와 정렬된다.The first internal clock signal UP is delayed by the delay time required to generate the control signal con to generate the third internal clock signal REF+ and REF-, and the second internal clock signal DN is delayed to generate a fourth internal clock signal. Since the internal clock signal Fb is generated, the control signal con is aligned with the fourth internal clock signal Fb.

제 4 내부 클록 신호(Fb)가 로우 레벨인 상태에서 제어 신호(con)는 도 12의 초기 전압 제어부(230)의 전압 분배 동작을 제어하여 제 1 및 제 2 입력단자(A, B)의 초기 전압을 결정한다.In a state in which the fourth internal clock signal Fb is at a low level, the control signal con controls the voltage distribution operation of the initial voltage controller 230 of FIG. 12 to control the initial stage of the first and second input terminals A and B. Determine the voltage

이후 제 4 내부 클록 신호(Fb)가 하이 레벨이 되면 제어 신호(con)는 모두 로우 레벨이 되어 초기 전압 제어부(230)는 제 1 및 제 2 입력단자(A, B)와 전원 단자 및 접지 단자 사이의 전류 경로를 모두 차단한다.Thereafter, when the fourth internal clock signal Fb reaches a high level, all of the control signals con are at a low level, and the initial voltage control unit 230 includes the first and second input terminals A and B, a power terminal, and a ground terminal. Block all current paths between them.

이때 제 3 내부 클록 신호(REF+, REF-)에 따라 위상 비교부(210) 및 래치부(220)가 동작하여 위상 주파수 탐지 신호(PFD_out)를 출력한다. 이때 위상 주파수 탐지 신호(PFD_out)의 출력 타이밍은 제 1 및 제 2 입력단자(A, B)의 초기 전압에 따라 달라진다.At this time, the phase comparison unit 210 and the latch unit 220 operate according to the third internal clock signals REF+ and REF- to output a phase frequency detection signal PFD_out. At this time, the output timing of the phase frequency detection signal PFD_out varies depending on the initial voltages of the first and second input terminals A and B.

제 1 및 제 2 입력 단자(A, B)의 초기 전압은 제어 신호(con)에 따라 정해진다. 본 실시예에서 제어 신호(con)는 "00", "01", "10" 세 가지 중 어느 하나이다.Initial voltages of the first and second input terminals A and B are determined according to the control signal con. In this embodiment, the control signal con is one of "00", "01", and "10".

도 14a와 도 14b는 본 발명에 의한 효과를 설명하는 그래프이다. 14A and 14B are graphs for explaining the effects of the present invention.

도 14a와 도 14b는 기준 클록 신호(Clk_ref)와 피드백 클록 신호(Clk_fb)가 로킹된 상태를 기준으로 주파수와 이득 사이의 관계를 나타낸 그래프이다.14A and 14B are graphs showing a relationship between a frequency and a gain based on a state in which the reference clock signal Clk_ref and the feedback clock signal Clk_fb are locked.

도 14a, 도 14b에서 짙은 색은 기준 클록 신호(Clk_ref)에 지터가 상대적으로 더 적게 포함된 경우를 나타내고, 옅은 색은 기준 클록 신호(Clk_ref)에 지터가 상대적으로 더 많이 포함된 경우를 나타낸다.In FIGS. 14A and 14B, a dark color indicates a case in which the reference clock signal Clk_ref contains relatively less jitter, and a light color indicates a case in which the reference clock signal Clk_ref contains relatively more jitter.

도 14a는 옵셋 제어기가 동작하지 않도록 설정된 경우의 그래프로서 기준 클록 신호(Clk_ref)에 포함된 지터에 따라 BB-PD의 이득이 달라져 결과적으로 DPLL의 이득과 밴드 폭에 차이가 발생함을 알 수 있다.14A is a graph when the offset controller is set not to operate, and it can be seen that the gain of the BB-PD varies according to the jitter included in the reference clock signal Clk_ref, resulting in a difference in the gain and the bandwidth of the DPLL. .

도 14b는 옵셋 제어기가 동작하도록 설정된 경우의 그래프로서 기준 클록 신호(Clk_ref)에 포함된 지터에 관계없이 DPLL의 이득과 대역폭이 일정하게 유지됨을 알 수 있다. 특히 본 발명과 같이 BB-PD에 포함된 래치부(220)의 초기 전압을 랜덤하게 제어함으로써 DPLL의 대역폭 내에서 피크를 발생시키지 않고 이득을 일정하게 유지할 수 있다.14B is a graph when the offset controller is set to operate, and it can be seen that the gain and bandwidth of the DPLL are kept constant regardless of jitter included in the reference clock signal Clk_ref. In particular, by randomly controlling the initial voltage of the latch unit 220 included in the BB-PD as in the present invention, it is possible to maintain a constant gain without generating a peak within the bandwidth of the DPLL.

이상의 설명은 본 발명의 개시를 위한 것으로서 본 발명의 권리범위를 한정하고자 한 것은 아니다. 본 발명의 권리범위는 특허청구범위에 기재된 범위와 그 균등범위에 의해 정해진다.The above description is for the disclosure of the present invention and is not intended to limit the scope of the present invention. The scope of the present invention is determined by the scope described in the claims and its equivalent scope.

1000, 2000, 3000: 디지털 위상 고정 루프(DPLL)
1100, 2100, 3100: 옵셋 제어기
110: 시그마-델타 변조기
120: 디코더
1200, 2200, 3200: 뱅뱅 타입의 위상 탐지기(BB-PD)
210: 위상 비교부
220: 래치부
230: 초기 전압 제어부
3300: 뱅뱅 타입의 위상 주파수 탐지기(BB-PFD)
3100: 타이밍 제어부1000, 2000, 3000: Digital Phase Locked Loop (DPLL)
1100, 2100, 3100: offset controller
110: sigma-delta modulator
120: decoder
1200, 2200, 3200: Bang-bang type phase detector (BB-PD)
210: phase comparison unit
220: latch part
230: initial voltage control unit
3300: Bang-bang type phase frequency detector (BB-PFD)
3100: timing control

Claims (20)

제 1 클록 신호와 제 2 클록 신호의 위상차를 탐지하여 출력하는 위상 비교부;
상기 위상 비교부의 출력 신호를 래치하여 출력하는 래치부 및
제어 신호에 따라 상기 래치부의 입력 단자의 초기 전압을 제어하는 초기 전압 제어부
를 포함하는 위상 탐지기.A phase comparison unit detecting and outputting a phase difference between the first clock signal and the second clock signal;
A latch unit for latching and outputting the output signal of the phase comparison unit, and
An initial voltage control unit that controls the initial voltage of the input terminal of the latch unit according to a control signal
Phase detector comprising a. 청구항 1에 있어서, 상기 래치부는 제 1 입력 단자와 제 2 입력 단자를 포함하고, 상기 초기 전압 제어부는 상기 제 1 입력 단자의 초기 전압을 제어하는 제 1 전압 제어부 및 상기 제 2 입력 단자의 초기 전압을 제어하는 제 2 전압 제어부를 포함하는 위상 탐지기.The method according to claim 1, wherein the latch unit includes a first input terminal and a second input terminal, and the initial voltage control unit is a first voltage control unit controlling an initial voltage of the first input terminal and an initial voltage of the second input terminal Phase detector comprising a second voltage control unit for controlling. 청구항 2에 있어서, 상기 제 1 전압 제어부 및 상기 제 2 전압 제어부는 상기 제어 신호에 따라 전원 전압을 분배하여 상기 제 1 입력 단자와 상기 제 2 입력 단자의 초기 전압을 제어하는 위상 탐지기.The phase detector of claim 2, wherein the first voltage control unit and the second voltage control unit control initial voltages of the first input terminal and the second input terminal by distributing a power voltage according to the control signal. 청구항 2에 있어서, 상기 위상 비교부는 상기 제 1 클록 신호와 상기 제 2 클록 신호의 위상차에 따라 상기 제 1 입력 단자 또는 상기 제 2 입력 단자 중 어느 하나를 먼저 방전시키는 위상 탐지기. The phase detector of claim 2, wherein the phase comparison unit first discharges either the first input terminal or the second input terminal according to a phase difference between the first clock signal and the second clock signal. 청구항 1에 있어서, 상기 제 2 클록 신호 및 옵셋 제어 신호에 따라 상기 제어 신호를 출력하는 옵셋 제어기를 더 포함하는 위상 탐지기.The phase detector of claim 1, further comprising an offset controller configured to output the control signal according to the second clock signal and the offset control signal. 청구항 5에 있어서, 상기 옵셋 제어기는 상기 제 2 클록 신호에 따라 상기 옵셋 제어 신호를 디더링한 변조 신호를 출력하는 시그마-델타 변조기 및 상기 제 2 클록 신호에 따라 상기 변조 신호를 디코딩하여 상기 제어 신호를 출력하는 디코더를 포함하는 위상 탐지기.The method of claim 5, wherein the offset controller is a sigma-delta modulator that outputs a modulated signal obtained by dithering the offset control signal according to the second clock signal, and the control signal by decoding the modulated signal according to the second clock signal. A phase detector comprising an output decoder. 제 1 클록 신호를 이용하여 옵셋 제어 신호를 디더링하여 제어 신호를 출력하는 옵셋 제어기;
상기 제어 신호에 따라 상기 제 1 클록 신호와 제 2 클록 신호의 위상차를 탐지하는 위상 탐지기;
상기 위상 탐지기의 출력을 필터링하는 필터;
상기 필터의 출력에 따라 제 3 클록 신호를 생성하되 상기 제 3 클록 신호의 초기값은 초기화 신호에 따라 제어되는 디지털 발진기 및
상기 제 3 클록 신호를 분주하여 상기 제 2 클록 신호를 생성하는 피드백 블록
을 포함하는 디지털 위상 고정 루프.An offset controller outputting a control signal by dithering the offset control signal using the first clock signal;
A phase detector detecting a phase difference between the first clock signal and the second clock signal according to the control signal;
A filter filtering the output of the phase detector;
A digital oscillator that generates a third clock signal according to the output of the filter, and the initial value of the third clock signal is controlled according to an initialization signal;
A feedback block for generating the second clock signal by dividing the third clock signal
Digital phase locked loop comprising a. 청구항 7에 있어서, 상기 위상 탐지기는
상기 제 1 클록 신호와 상기 제 2 클록 신호의 위상차를 탐지하여 출력하는 위상 비교부;
상기 위상 비교부의 출력 신호를 래치하여 출력하는 래치부 및
상기 제어 신호에 따라 상기 래치부의 입력 단자의 초기 전압을 제어하는 초기 전압 제어부
를 포함하는 디지털 위상 고정 루프.The method of claim 7, wherein the phase detector
A phase comparison unit detecting and outputting a phase difference between the first clock signal and the second clock signal;
A latch unit for latching and outputting the output signal of the phase comparison unit, and
An initial voltage controller that controls an initial voltage of an input terminal of the latch unit according to the control signal
Digital phase locked loop comprising a. 청구항 8에 있어서, 상기 래치부는 제 1 입력 단자와 제 2 입력 단자를 포함하고, 상기 초기 전압 제어부는 상기 제 1 입력 단자의 초기 전압을 제어하는 제 1 전압 제어부 및 상기 제 2 입력 단자의 초기 전압을 제어하는 제 2 전압 제어부를 포함하는 디지털 위상 고정 루프.The method according to claim 8, wherein the latch unit includes a first input terminal and a second input terminal, and the initial voltage control unit is a first voltage control unit controlling an initial voltage of the first input terminal and an initial voltage of the second input terminal Digital phase locked loop comprising a second voltage control unit to control. 청구항 7에 있어서, 상기 제어 신호는 상기 제 1 클록 신호에 동기되는 디지털 위상 고정 루프.8. The digital phase locked loop of claim 7, wherein the control signal is synchronized with the first clock signal. 청구항 10에 있어서, 상기 옵셋 제어기는 상기 제 1 클록 신호에 따라 상기 옵셋 제어 신호를 디더링한 변조 신호를 출력하는 시그마-델타 변조기 및 상기 제 1 클록 신호에 동기하여 상기 변조 신호를 디코딩하여 상기 제어 신호를 출력하는 디코더를 포함하는 디지털 위상 고정 루프.The control signal of claim 10, wherein the offset controller comprises a sigma-delta modulator that outputs a modulated signal obtained by dithering the offset control signal according to the first clock signal, and decodes the modulated signal in synchronization with the first clock signal. Digital phase locked loop including a decoder that outputs. 제 1 클록 신호에 동기하여 전원 전압을 래치하여 제 1 내부 클록 신호를 출력하는 제 1 플립플롭;
제 2 클록 신호에 동기하여 전원 전압을 래치하여 제 2 내부 클록 신호를 출력하는 제 2 플립플롭;
상기 제 1 내부 클록 신호와 상기 제 2 내부 클록 신호를 논리 조합하여 상기 제 1 플립플롭과 제 2 플립플롭을 리셋하는 리셋 제어부;
상기 제 1 내부 클록 신호 및 상기 제 2 내부 클록 신호를 지연하여 제 3 내부 클록 신호와 제 4 내부 클록 신호를 출력하고 외부 제어 신호를 논리 조합하여 제어 신호를 출력하되 상기 제어 신호는 상기 제 4 내부 클록 신호와 정렬되는 타이밍 제어부; 및
상기 제어 신호에 따라 상기 제 3 내부 클록 신호와 상기 제 4 내부 클록 신호의 위상차를 탐지하여 출력하는 위상 탐지기
를 포함하는 위상 주파수 탐지기.A first flip-flop for outputting a first internal clock signal by latching a power supply voltage in synchronization with the first clock signal;
A second flip-flop configured to latch the power supply voltage in synchronization with the second clock signal and output a second internal clock signal;
A reset controller configured to reset the first flip-flop and the second flip-flop by logically combining the first internal clock signal and the second internal clock signal;
The first internal clock signal and the second internal clock signal are delayed to output a third internal clock signal and a fourth internal clock signal, and a control signal is output by logically combining an external control signal, and the control signal is the fourth internal clock signal. A timing control unit aligned with the clock signal; And
A phase detector that detects and outputs a phase difference between the third internal clock signal and the fourth internal clock signal according to the control signal
Phase frequency detector comprising a. 청구항 12에 있어서, 상기 위상 탐지기는
제 3 내부 클록 신호와 제 4 내부 클록 신호의 위상차를 탐지하여 출력하는 위상 비교부;
상기 위상 비교부의 출력 신호를 래치하여 출력하는 래치부 및
상기 제어 신호에 따라 상기 래치부의 입력 단자의 초기 전압을 제어하는 초기 전압 제어부
를 포함하는 위상 주파수 탐지기.The method of claim 12, wherein the phase detector
A phase comparison unit detecting and outputting a phase difference between the third internal clock signal and the fourth internal clock signal;
A latch unit for latching and outputting the output signal of the phase comparison unit, and
An initial voltage controller that controls an initial voltage of an input terminal of the latch unit according to the control signal
Phase frequency detector comprising a. 청구항 13에 있어서, 상기 래치부는 제 1 입력 단자와 제 2 입력 단자를 포함하고, 상기 초기 전압 제어부는 상기 제 1 입력 단자의 초기 전압을 제어하는 제 1 전압 제어부 및 상기 제 2 입력 단자의 초기 전압을 제어하는 제 2 전압 제어부를 포함하는 위상 주파수 탐지기.The method of claim 13, wherein the latch unit includes a first input terminal and a second input terminal, and the initial voltage control unit is a first voltage control unit controlling an initial voltage of the first input terminal and an initial voltage of the second input terminal Phase frequency detector comprising a second voltage control unit for controlling. 청구항 13에 있어서, 상기 위상 비교부는 상기 제 3 내부 클록 신호와 상기 제 4 내부 클록 신호의 위상차에 따라 상기 제 1 입력 단자 또는 상기 제 2 입력 단자 중 어느 하나를 먼저 방전시키는 위상 주파수 탐지기. 14. The phase frequency detector of claim 13, wherein the phase comparison unit first discharges one of the first input terminal or the second input terminal according to a phase difference between the third internal clock signal and the fourth internal clock signal. 청구항 12에 있어서, 상기 제 2 클록 신호에 따라 옵셋 제어 신호를 디더링하여 상기 외부 제어 신호를 출력하는 시그마-델타 변조기를 더 포함하는 위상 주파수 탐지기.The phase frequency detector of claim 12, further comprising a sigma-delta modulator configured to output the external control signal by dithering an offset control signal according to the second clock signal. 외부 제어 신호에 따라 제 1 클록 신호와 제 2 클록 신호의 위상 및 주파수 차이를 탐지하는 위상 주파수 탐지기;
상기 제 2 클록 신호에 따라 옵셋 제어 신호를 디더링하여 상기 외부 제어 신호를 출력하는 옵셋 제어부;
상기 위상 주파수 탐지기의 출력을 필터링하는 필터;
상기 필터의 출력에 따라 제 3 클록 신호를 생성하는 디지털 발진기 및
상기 제 3 클록 신호를 분주하여 상기 제 2 클록 신호를 생성하는 피드백 블록
을 포함하는 디지털 위상 고정 루프.A phase frequency detector for detecting a phase and frequency difference between the first clock signal and the second clock signal according to an external control signal;
An offset controller configured to output the external control signal by dithering an offset control signal according to the second clock signal;
A filter filtering the output of the phase frequency detector;
A digital oscillator that generates a third clock signal according to the output of the filter, and
A feedback block for generating the second clock signal by dividing the third clock signal
Digital phase locked loop comprising a. 청구항 17에 있어서, 상기 위상 주파수 탐지기는
상기 제 1 클록 신호에 동기하여 전원 전압을 래치하여 제 1 내부 클록 신호를 출력하는 제 1 플립플롭;
상기 제 2 클록 신호에 동기하여 전원 전압을 래치하여 제 2 내부 클록 신호를 출력하는 제 2 플립플롭;
상기 제 1 내부 클록 신호와 상기 제 2 내부 클록 신호를 논리 조합하여 상기 제 1 플립플롭과 제 2 플립플롭을 리셋하는 리셋 제어부;
상기 제 1 내부 클록 신호 및 상기 제 2 내부 클록 신호를 지연하여 제 3 내부 클록 신호와 제 4 내부 클록 신호를 출력하고 외부 제어 신호를 논리 조합하여 제어 신호를 출력하되 상기 제어 신호는 상기 제 4 내부 클록 신호와 정렬되는 타이밍 제어부; 및
상기 제어 신호에 따라 상기 제 3 내부 클록 신호와 상기 제 4 내부 클록 신호의 위상차를 탐지하여 출력하는 위상 탐지기
를 포함하는 디지털 위상 고정 루프.The method of claim 17, wherein the phase frequency detector
A first flip-flop for outputting a first internal clock signal by latching a power supply voltage in synchronization with the first clock signal;
A second flip-flop for outputting a second internal clock signal by latching a power supply voltage in synchronization with the second clock signal;
A reset controller configured to reset the first flip-flop and the second flip-flop by logically combining the first internal clock signal and the second internal clock signal;
The first internal clock signal and the second internal clock signal are delayed to output a third internal clock signal and a fourth internal clock signal, and a control signal is output by logically combining an external control signal, and the control signal is the fourth internal clock signal. A timing control unit aligned with the clock signal; And
A phase detector that detects and outputs a phase difference between the third internal clock signal and the fourth internal clock signal according to the control signal
Digital phase locked loop comprising a. 청구항 18에 있어서, 상기 위상 탐지기는
상기 제 3 내부 클록 신호와 상기 제 4 내부 클록 신호의 위상차를 탐지하여 출력하는 위상 비교부;
상기 위상 비교부의 출력 신호를 래치하여 출력하는 래치부 및
상기 제어 신호에 따라 상기 래치부의 입력 단자의 초기 전압을 제어하는 초기 전압 제어부
를 포함하는 디지털 위상 고정 루프.The method of claim 18, wherein the phase detector
A phase comparison unit detecting and outputting a phase difference between the third internal clock signal and the fourth internal clock signal;
A latch unit for latching and outputting the output signal of the phase comparison unit, and
An initial voltage controller that controls an initial voltage of an input terminal of the latch unit according to the control signal
Digital phase locked loop comprising a. 청구항 17에 있어서, 상기 옵셋 제어부는 상기 제 2 클록 신호에 따라 상기 옵셋 제어 신호를 디더링하여 상기 외부 제어 신호를 출력하는 시그마-델타 변조기를 포함하는 디지털 위상 고정 루프.The digital phase locked loop of claim 17, wherein the offset control unit comprises a sigma-delta modulator configured to output the external control signal by dithering the offset control signal according to the second clock signal.
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