KR102212739B1 - 발광소자 및 이를 구비하는 조명 시스템 - Google Patents
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Abstract
실시예에 따른 발광소자는 기판과, 상기 기판 상에 배치된 제1 도전형 반도체층과, 상기 제1 도전형 반도체층 상에 배치된 활성층과, 상기 활성층 상에 배치된 제2 도전형 반도체층과, 상기 제1 도전형 반도체층과 활성층 사이에 배치되며, 제1층 및 상기 제1층 상에 이격 배치된 제2층을 포함하는 스트레인 제어층을 포함하고, 상기 제2층은 InN 나노층 또는 InAs 나노층을 포함할 수 있다.
실시예는 제1 도전형 반도체층과 활성층 사이에 InN 나노층을 형성함으로써, 제1 도전형 반도체층과 활성층 사이의 큰 격자 상수로 인해 발생될 수 있는 활성층의 스트레인을 감소시킬 수 있는 효과가 있다.
실시예는 제1 도전형 반도체층과 활성층 사이에 InN 나노층을 형성함으로써, 제1 도전형 반도체층과 활성층 사이의 큰 격자 상수로 인해 발생될 수 있는 활성층의 스트레인을 감소시킬 수 있는 효과가 있다.
Description
실시예는 발광소자에 관한 것으로, 보다 상세하게는 발광 효율을 향상시키기 위한 발광소자 및 조명 시스템에 관한 것이다.
일반적으로, 발광소자(Light Emitting Device)는 전기에너지가 빛 에너지로 변환되는 특성의 화합물 반도체로서, 주기율표상에서 Ⅲ족과 Ⅴ족 등의 화합물 반도체로 생성될 수 있고 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.
발광소자는 순방향전압 인가 시 n층의 전자와 p층의 정공(hole)이 결합하여 전도대(Conduction band)와 가전대(Valance band)의 밴드갭 에너지에 해당하는 만큼의 에너지를 발산하는데, 이 에너지는 주로 열이나 빛의 형태로 방출되며, 빛의 형태로 발산되면 발광소자가 되는 것이다. 예를 들어, 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자 등은 상용화되어 널리 사용되고 있다.
종래 질화물 반도체는 n형의 반도체층과 p형의 반도체층 사이에 활성층이 배치된다. 하지만, n형의 반도체층과 활성층 간의 큰 격자 상수 차이로 활성층 내에 강한 스트레인(Strain)이 발생되고, 이로 인해 결함(Defect)을 발생시켜 발광소자의 전기 특성 및 광 특성이 저하되는 문제점이 발생된다.
상기와 같은 문제점을 해결하기 위해, 실시예는 발광소자의 전기 특성 및 광 특성을 향상시키기 위한 발광소자 및 이를 구비하는 조명 시스템을 제공하는 것을 그 목적으로 한다.
상술한 목적을 달성하기 위하여, 실시예에 따른 발광소자는 기판과, 상기 기판 상에 배치된 제1 도전형 반도체층과, 상기 제1 도전형 반도체층 상에 배치된 활성층과, 상기 활성층 상에 배치된 제2 도전형 반도체층과, 상기 제1 도전형 반도체층과 활성층 사이에 배치되며, 제1층 및 상기 제1층 상에 이격 배치된 제2으로 이루어진 스트레인 제어층을 포함하고, 상기 제2층은 InN 나노층 또는 InAs 나노층을 포함할 수 있다.
실시예는 제1 도전형 반도체층과 활성층 사이에 InN 나노층을 형성함으로써, 제1 도전형 반도체층과 활성층 사이의 큰 격자 상수로 인해 발생될 수 있는 활성층의 스트레인을 감소시킬 수 있는 효과가 있다.
또한, 실시예는 InN 나노층의 하부에 GaN층을 배치시킴으로써, 발광소자의 막질을 향상시킬 수 있게 된다.
또한, 실시예는 InN 나노층을 다층으로 배치시킴으로써, 내부 응력에 따른 스트레인 감소 및 결함을 더욱 효과적으로 감소시킬 수 있게 된다.
도 1은 제1 실시예에 따른 발광소자를 나타낸 단면도이다.
도 2는 제1 실시예에 따른 발광소자의 스트레인 제어층을 나타낸 단면도이다.
도 3은 제1 실시예에 따른 발광소자의 스트레인 제어층을 나타낸 평면도이다.
도 4는 제2 실시예에 따른 발광소자를 나타낸 단면도이다.
도 5는 제2 실시예에 따른 발광소자의 스트레인 제어층을 나타낸 단면도이다.
도 6은 제3 실시예에 따른 발광소자를 나타낸 단면도이다.
도 7은 제3 실시예에 따른 발광소자의 스트레인 제어층을 나타낸 단면도이다.
도 8은 실시예들에 따른 발광소자가 구비된 발광소자의 패키지를 나타낸 단면도이다.
도 9 및 도 11은 실시예들에 따른 발광소자가 구비된 조명시스템의 실시예들을 나타낸 분해 사시도이다.
도 2는 제1 실시예에 따른 발광소자의 스트레인 제어층을 나타낸 단면도이다.
도 3은 제1 실시예에 따른 발광소자의 스트레인 제어층을 나타낸 평면도이다.
도 4는 제2 실시예에 따른 발광소자를 나타낸 단면도이다.
도 5는 제2 실시예에 따른 발광소자의 스트레인 제어층을 나타낸 단면도이다.
도 6은 제3 실시예에 따른 발광소자를 나타낸 단면도이다.
도 7은 제3 실시예에 따른 발광소자의 스트레인 제어층을 나타낸 단면도이다.
도 8은 실시예들에 따른 발광소자가 구비된 발광소자의 패키지를 나타낸 단면도이다.
도 9 및 도 11은 실시예들에 따른 발광소자가 구비된 조명시스템의 실시예들을 나타낸 분해 사시도이다.
이하, 도면을 참조하여 실시예를 상세히 설명하기로 한다.
도 1은 제1 실시예에 따른 발광소자를 나타낸 단면도이고, 도 2는 제1 실시예에 따른 발광소자의 스트레인 제어층을 나타낸 단면도이고, 도 3은 제1 실시예에 따른 발광소자의 스트레인 제어층을 나타낸 평면도이다.
도 1 내지 도 3을 참조하면, 제1 실시예에 따른 발광소자는 기판(110)과, 상기 기판(110) 상에 배치된 제1 버퍼층(181)과, 상기 제1 버퍼층(181) 상에 배치된 제1 도전형 반도체층(120)과, 상기 제1 도전형 반도체층(120) 상에 배치된 전류 확산층(183)과, 상기 전류 확산층(183) 상에 배치된 활성층(140)과, 상기 활성층(140) 상에 배치된 전자 차단층(185)과, 상기 전자 차단층(185) 상에 배치된 제2 도전형 반도체층(150)과, 상기 제2 도전형 반도체층(150) 상에 배치된 투광성 전극층(187)과, 상기 제1 도전형 반도체층(120)과 활성층(140) 사이에 배치되며, InN 또는 InAs를 포함하는 나노층을 포함하는 스트레인 제어층(130)을 포함한다.
기판(110)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다.
상기 기판(110) 상에는 제1 버퍼층(181)이 배치될 수 있다.
제1 버퍼층(181)은 상기 발광구조물의 재료와 기판(110)의 격자 부정합을 완화시켜 주는 역할을 한다. 제1 버퍼층(181)으로는 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 제1 버퍼층(120)은 복수의 패턴부를 이루도록 기판(110) 상에 일정 간격으로 형성될 수 있다.
제1 버퍼층(181) 상에는 제1 도전형 반도체층(120)이 배치될 수 있다.
상기 제1 도전형 반도체층(120)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(120)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(120)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 제1 도전형 반도체층(120)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제1 도전형 반도체층(120)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 전류 확산층(183)은 내부 양자 효율을 향상시켜 광 효율을 증대시킬 수 있으며, 언도프트 질화갈륨층(undoped GaN layer)일 수 있다. 전류 확산층(183) 상에는 전자 주입층(미도시)이 더 형성될 수도 있다. 상기 전자 주입층은 도전형 질화갈륨층일 수 있다. 예를 들어, 상기 전자 주입층은 n형 도핑원소가 6.0x1018atoms/cm3~3.0x1019atoms/cm3의 농도로 도핑 됨으로써 효율적으로 전자주입을 할 수 있다.
상기 전자 확산층(183) 상에는 스트레인 제어층(130)이 형성될 수 있다.
스트레인 제어층(130)은 제1 도전형 반도체층(120)과 활성층(140) 사이의 격자 불일치에 기이한 응력을 효과적으로 완화시키는 역할을 한다.
상기 스트레인 제어층(130)의 격자상수는 상기 제1 도전형 반도체층(120)의 격자 상수보다는 크되, 상기 활성층(140)의 격자 상수보다는 작을 수 있다. 이에 따라 활성층(140)과 제1 도전형 반도체층(120) 사이에 격자상수 차이에 의한 스트레스를 최소화할 수 있다. 스트레인 제어층은 나노층을 포함할 수 있다. 상기 나노층은 InN 또는 InAs를 포함할 수 있다. 스트레인 제어층(130)의 구조는 이후 도면을 참조하여 더욱 상세히 설명한다.
상기 활성층(140)은 화합물 반도체로 구현될 수 있다. 상기 활성층(140)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다. 상기 활성층(140)은 In을 포함할 수 있다.
상기 활성층(140)은 예컨대 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(140)이 상기 다중 우물 구조로 구현된 경우, 상기 활성층(140)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있으며, 예를 들어, InGaN 우물층/GaN 장벽층의 주기로 구현될 수 있다.
상기 활성층(140) 상에는 전자 차단층(185)이 배치될 수 있다.
전자 차단층(185)은 전자 차단(electron blocking) 및 활성층의 클래딩(MQW cladding) 역할을 하며, 이로 인해 발광 효율을 향상시킬 수 있다. 전자 차단층(185)은 AlxInyGa(1-x-y)N(0≤x≤1,0≤y≤1)계 반도체로 형성될 수 있으며, 상기 활성층(140)의 에너지 밴드 갭보다는 높은 에너지 밴드 갭을 가질 수 있으며, 약 100Å~ 약 600Å의 두께로 형성될 수 있으나 이에 한정되는 것은 아니다. 이와 달리, 상기 전자 차단층(185)은 AlzGa(1-z)N/GaN(0≤z≤1) 초격자(superlattice)로 형성될 수 있다.
상기 전자 차단층(185) 상에는 제2 도전형 반도체층(150)이 배치될 수 있다.
상기 제2 도전형 반도체층(150)은 예를 들어, p형 반도체층으로 구현될 수 있다. 상기 제2 도전형 반도체층(150)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(150)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 제2 도전형 반도체층(150)은 InxAlyGa1 -x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(150)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
한편, 상기 제1 도전형 반도체층(120)이 p형 반도체층을 포함하고 상기 제2 도전형 반도체층(150)이 n형 반도체층을 포함할 수도 있다. 또한, 상기 제2 도전형 반도체층(150) 아래에는 n형 또는 p형 반도체층을 포함하는 반도체층이 더 형성될 수도 있다. 이에 따라, 상기 발광 구조물은 np, pn, npn, pnp 접합 구조 중 적어도 어느 하나를 가질 수 있다.
상기 제1 도전형 반도체층(120) 및 상기 제2 도전형 반도체층(150) 내의 불순물의 도핑 농도는 균일 또는 불균일하게 형성될 수 있다. 즉, 상기 발광 구조물의 구조는 다양하게 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제2 도전형 반도체층(150) 상에는 투광성 전극층(187)이 배치될 수 있다.
투광성 전극층(187)은 캐리어 주입을 효율적으로 할 수 있도록 단일 금속 또는 금속합금, 금속 산화물 등을 다중으로 적층할 수도 있다. 예컨대, 투광성 전극층(187)은 반도체와 전기적인 접촉이 우수한 물질로 형성될 수 있으며, 투광성 전극층(187)으로는 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
투광성 전극층(187) 상에는 제2 전극(170)이 형성되며, 상부 일부가 노출된 제1 도전형 반도체층(120) 상에는 제1 전극(160)이 형성된다. 이후, 최종적으로 제1 전극(160) 및 제2 전극(170)이 서로 연결됨으로써 발광 소자의 제작이 완료될 수 있다.
한편, 도 2에 도시된 바와 같이, 제1 실시예에 따른 스트레인 제어층(130)은 제1층 (130a)과, 상기 제1층(130a) 상에 배치된 제2층(130b)을 포함할 수 있다. 제1층(130a)은 GaN층일 수 있으며, 제2층(130b)은 lnN나노층일 수 있다. 이와 다르게, 제1층(130a)은 GaAs층일 수 있으며, 제2층(130b)는 lnAs 나노층일 수 있다.
스트레인 제어층(130)의 두께는 200Å 내지 500Å일 수 있다. 제1층(130a)과 제2층(130b)의 두께는 서로 동일하게 형성될 수 있다. 이와 다르게, 제1층(130a)과 제2층(130b)의 두께는 서로 다르게 형성될 수 있다. 제1층(130a)의 두께(T1)가 제2층(130b)의 두께(T2)보다 더 두껍게 형성될 수 있다. 제1층(130a)의 두께(T1)가 제2층(130b)의 두께(T2)보다 얇게 형성될 수 있다.
제2층(130b)은 제1층(130a)의 상부에 이격되도록 형성될 수 있다. 제2층(130b)은 단면이 반구 형상으로 형성될 수 있다. 이와 다르게, 제2층(130b)은 삼각, 사각 등 다양한 다각 구조로 형성될 수 있다. 제2층(130b)의 지름(a)은 15nm 내지 35nm 예컨대, 25nm로 형성될 수 있다. 제2층(130b)의 높이는 4nm 내지 8nm 예컨대, 6nm로 형성될 수 있다. 제2층(130b)은 지름(a)은 15nm 내지 35nm 범위 내에서 다양하게 형성될 수 있다. 이로 인해, 제2층(130b)은 제1층(130a)상부에 적절한 개수로 배치할 수 있게 되어 보다 효과적으로 스트레인을 감소시킬 수 있다.
스트레인 제어층(130)은 900℃ 내지 950℃ 온도 조건에서 형성될 수 있으며, 400mbar 내지 600mbar의 압력 조건에서 형성될 수 있다.
도 3에 도시된 바와 같이, 제2층(130b)은 제1층(130a) 상부에 불규칙하게 형성될 수 있다. 제2층(130b)들 사이의 거리(d)는 서로 다르게 형성될 수 있다. 이와 다르게, 제2층(130b)은 제1층(130a) 상부에 규칙적으로 형성될 수 있다. 제2층(130b)들 사이의 거리는 서로 동일하게 형성될 수 있다.
제2층(130b)은 평면상 원형으로 형성될 수 있다. 이와 다르게, 제2층(130b)은 평면상 타원, 삼각, 사각 등의 다각 형상으로 형성될 수 있다. 이와 다르게, 제2층(130b)은 바(bar) 형상으로 길게 형성될 수 있다.
도 2로 돌아가서, 제2층(130b)의 In 조성은 활성층(140) 내에 함유된 In 조성보다 낮을 수 있다. 제2층(130b)의 In 조성은 활성층(140) 내에 함유된 In 조성의 20% 내지 50%로 형성될 수 있다.
스트레인 제어층(130)은 700 내지 800도의 성장 온도, 400 내지 600mbar의 압력 조건에서 형성될 수 있다.
상기와 같이, 제2층(130b)은 격자 상수 차이로 인한 스트레인을 감소시킬 수 있다. 제2층(130b)의 하부에 배치된 제1층(130a)은 발광소자의 막질을 향상시킬 수 있게 된다. 다시 말해, 스트레인 제어층(130)은 제1 도전형 반도체층(120)과 활성층(140) 사이의 큰 격자 상수로 인해 발생될 수 있는 스트레인을 감소시키면서 향상된 막질을 얻을 수 있게 된다.
도 4는 제2 실시예에 따른 발광소자를 나타낸 단면도이고, 도 5는 제2 실시예에 따른 발광소자의 스트레인 제어층을 나타낸 단면도이다.
도 4 및 도 5에 도시된 바와 같이, 제2 실시예에 따른 발광소자는 기판(110)과, 상기 기판(110) 상에 배치된 제1 버퍼층(181)과, 상기 제1 버퍼층(181) 상에 배치된 제1 도전형 반도체층(120)과, 상기 제1 도전형 반도체층(120) 상에 배치된 전류 확산층(183)과, 상기 전류 확산층(183) 상에 배치된 활성층(140)과, 상기 활성층(140) 상에 배치된 전자 차단층(185)과, 상기 전자 차단층(185) 상에 배치된 제2 도전형 반도체층(150)과, 상기 제2 도전형 반도체층(150) 상에 배치된 투광성 전극층(187)과, 상기 제1 도전형 반도체층(120)과 활성층(140) 사이에 배치되며, InN 또는 InAs를 포함하는 나노층을 포함하는 복수의 스트레인 제어층(130)을 포함한다. 여기서, 스트레인 제어층을 제외한 구조는 제1 실시예에 따른 발광소자의 구조와 동일하므로 생략한다.
스트레인 제어층(130)은 제1 스트레인 제어층(131)과 제2 스트레인 제어층(132)을 포함한다.
제1 스트레인 제어층(131)은 제1층(131a)과 제2층(131b)을 포함할 수 있다. 제1층(131a)은 GaN층일 수 있으며, 제2층(131b)은 lnN나노층일 수 있다. 이와 다르게, 제1층(131a)은 GaAs층일 수 있으며, 제2층(131b)는 lnAs 나노층일 수 있다.
제1층(131a)과 제2층(131b)의 두께는 서로 동일하게 형성될 수 있다. 이와 다르게, 제1층(131a)과 제2층(131b)의 두께는 서로 다르게 형성될 수 있다. 제1층(131a)의 두께(T1)가 제2층(131b)의 두께(T2)보다 더 두껍게 형성될 수 있다. 제1층(131a)의 두께(T1)가 제2층(131b)의 두께(T2)보다 얇게 형성될 수 있다.
제2층(131b)은 제1층(131a)의 상부에 서로 이격되도록 형성될 수 있다. 제2층(131b)은 단면이 반구 형상으로 형성될 수 있다. 이와 다르게, 제2층(131b)은 삼각, 사각 등 다양한 다각 구조로 형성될 수 있다. 제2층(131b)의 지름(a1)은 15nm 내지 35nm로 형성될 수 있다. 제2층(131b)은 지름(a1)은 15nm 내지 35nm 범위 내에서 다양하게 형성될 수 있다.
제2층(131b)의 In 조성은 활성층 내에 함유된 In 조성보다 낮을 수 있다. 제2층(131b)의 In 조성은 활성층 내에 함유된 In 조성의 20% 내지 50%로 형성될 수 있다. 다시 말해, 최하위에 배치된 제2층의 In 조성은 활성층 내에 함유된 In 조성의 20% 내지 50%로 형성될 수 있다.
제2 스트레인 제어층(132)은 제1 스트레인 제어층(131)과 동일한 구조로 형성될 수 있다. 제2 스트레인 제어층(132)은 제1층(132a)과 제2층(132b)을 포함할 수 있다. 제1층(132a)은 GaN층일 수 있으며, 제2층(132b)은 InN층일 수 있다. 이와 다르게, 제1층(132a)은 GaAs층일 수 있으며, 제2층(132b)은 lnAs층일 수 있다.
제2 스트레인 제어층(132)의 제2층(132b)은 제1 스트레인 제어층(131)의 제2층(131b)에 대응되는 영역에 배치될 수 있다. 제2 스트레인 제어층(132)의 제2층(132b)은 제1 스트레인 제어층(131)의 제2층(131b)과 수직적으로 중첩되게 배치될 수 있다.
제2 스트레인 제어층(132)의 제2층(132b)의 In 조성은 제1 스트레인 제어층(131)의 제2층(131b)의 In 조성 보다 크게 형성될 수 있다. In의 조성은 활성층의 하부로 갈수록 감소할 수 있다.
실시예에 따른 제2 스트레인 제어층은 제1 도전형 반도체층과 활성층 사이에 추가적으로 InN층을 더 배치시킴으로써, 내부 응력에 따른 스트레인 감소 및 결함을 더욱 감소시킬 수 있게 된다.
상기에서는 스트레인 제어층을 제1 스트레인 제어층 및 제2 스트레인 제어층으로 형성된 것으로 설명하였으나, 이에 한정되지 않고, 제2 스트레인 제어층 상에 복수의 스트레인 제어층이 더 배치될 수 있다.
도 6은 제3 실시예에 따른 발광소자를 나타낸 단면도이고, 도 7은 제3 실시예에 따른 발광소자의 스트레인 제어층을 나타낸 단면도이고,
도 6 및 도 7을 참조하면, 제3 실시예에 따른 발광소자는 기판(110)과, 상기 기판(110) 상에 배치된 제1 버퍼층(181)과, 상기 제1 버퍼층(181) 상에 배치된 제1 도전형 반도체층(120)과, 상기 제1 도전형 반도체층(120) 상에 배치된 전류 확산층(183)과, 상기 전류 확산층(183) 상에 배치된 활성층(140)과, 상기 활성층(140) 상에 배치된 전자 차단층(185)과, 상기 전자 차단층(185) 상에 배치된 제2 도전형 반도체층(150)과, 상기 제2 도전형 반도체층(150) 상에 배치된 투광성 전극층(187)과, 상기 제1 도전형 반도체층(120)과 활성층(140) 사이에 배치되며, InN 또는 InAs를 포함하는 나노층을 포함하는 복수의 스트레인 제어층(130)을 포함한다. 여기서, 스트레인 제어층을 제외한 구조는 제1 실시예에 따른 발광소자의 구조와 동일하므로 생략한다.
스트레인 제어층(130)은 제1 스트레인 제어층(133)과 제2 스트레인 제어층(134)을 포함한다.
제1 스트레인 제어층(133)은 제1층(133a)과 제2층(133b)을 포함할 수 있다. 제1층(133a)은 GaN층일 수 있으며, 제2층(133b)은 InN 나노층일 수 있다. 이와 다르게, 제1층(133a)은 GaAs층일 수 있으며, 제2층(133b)는 InAs 나노층일 수 있다. 제1층(133a)과 제2층(133b)의 두께는 서로 동일하게 형성될 수 있다. 이와 다르게, 제1층(133a)과 제2층(133b)의 두께는 서로 다르게 형성될 수 있다. 제1층(133a)의 두께(T1)가 제2층(133b)의 두께(T2)보다 더 두껍게 형성될 수 있다. 제1층(133a)의 두께(T1)가 제2층(133b)의 두께(T2)보다 얇게 형성될 수 있다.
제2층(133b)은 제1층(133a)의 상부에 서로 이격되도록 형성될 수 있다. 제2층(133b)은 단면이 반구 형상으로 형성될 수 있다. 이와 다르게, 제2층(133b)은 삼각, 사각 등 다양한 다각 구조로 형성될 수 있다. 제2층(133b)의 지름(a1)은 15nm 내지 35nm로 형성될 수 있다. 제2층(133b)은 지름(a1)은 15nm 내지 35nm 범위 내에서 다양하게 형성될 수 있다.
제2층(133b)의 In 조성은 활성층 내에 함유된 In 조성보다 낮을 수 있다. 제2층(133b)의 In 조성은 활성층 내에 함유된 In 조성의 20% 내지 50%로 형성될 수 있다. 다시 말해, 최하위에 배치된 InN층의 In 조성은 활성층 내에 함유된 In 조성의 20% 내지 50%로 형성될 수 있다.
제2 스트레인 제어층(134)은 제1 스트레인 제어층(133)과 동일한 구조로 형성될 수 있다. 제2 스트레인 제어층(134)은 제1층(134a)과 제2층(134b)을 포함할 수 있다. 제1층(134a)은 GaN층일 수 있으며, 제2층(134b)은 InN 나노층일 수 있다. 이와 다르게, 제1층(134a)은 GaAs층일 수 있으며, 제2층(134b)은 InAs 나노층일 수 있다.
제2 스트레인 제어층(134)의 제2층(134b)은 제1 스트레인 제어층(133)의 제2층(133b)에 대응되지 않는 영역에 배치될 수 있다. 제2 스트레인 제어층(134)의 제2층(134b)은 제1 스트레인 제어층(133)의 제2층(133b)과 수직적으로 중첩되지 않도록 배치될 수 있다.
제2 스트레인 제어층(134)의 제2층(134b)은 서로 이격 배치된 제1 스트레인 제어층(133)의 제2층(133b) 사이의 영역에 배치될 수 있다. 제2 스트레인 제어층(134)의 제2층(134b)은 서로 이격 배치된 제1 스트레인 제어층(133)의 제2층(133b) 사이의 영역에 다수개가 배치될 수 있다.
제2 스트레인 제어층(134)의 제2층(134b)의 지름(a2)은 제1 스트레인 제어층(133)의 제2층(133b)들 사이의 거리(L)보다 작을 수 있다. 제2 스트레인 제어층(134)의 제2층(134b)의 지름(a2)은 제1 스트레인 제어층(133)의 제2층(133b)들 사이의 거리(L)보다 동일하거나 클 경우, 발광 효율이 저하될 수 있게 된다.
제2 스트레인 제어층(134)의 제2층(134b)의 In 조성은 제1 스트레인 제어층(133)의 제2층(133b) In 조성 보다 크게 형성될 수 있다. In의 조성은 활성층의 하부로 갈수록 감소할 수 있다. 실시예는 제2 스트레인 제어층의 제2층을 제1 스트레인 제어층의 제2층들 사이에 배치시킴으로써, 내부 응력에 따른 스트레인 감소 및 결함을 더욱 효과적으로 감소시킬 수 있게 된다.
상기에서는 스트레인 제어층을 제1 스트레인 제어층 및 제2 스트레인 제어층으로 형성된 것으로 설명하였으나, 이에 한정되지 않고, 제2 스트레인 제어층 상에 복수의 스트레인 제어층이 더 배치될 수 있다.
도 8은 실시예들에 따른 발광소자가 구비된 발광소자의 패키지를 나타낸 단면도이다.
발광 소자 패키지(200)는 패키지 몸체부(205)와, 상기 패키지 몸체부(205) 상에 배치된 제3 전극층(213) 및 제4 전극층(214)과, 상기 패키지 몸체부(205) 상에 배치되어 상기 제3 전극층(213) 및 제4 전극층(214)과 전기적으로 연결되는 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(230)가 포함된다.
상기 패키지 몸체부(205)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주상에 경사면이 형성될 수 있다.
상기 제3 전극층(213) 및 제4 전극층(214)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공하는 역할을 한다. 또한, 상기 제3 전극층(213) 및 제4 전극층(214)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 상기 패키지 몸체부(205) 상에 배치되거나 상기 제3 전극층(213) 또는 제4 전극층(214) 상에 배치될 수 있다.
상기 발광 소자(100)는 상기 제3 전극층(213) 및/또는 제4 전극층(214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다. 실시예에서는 상기 발광 소자(100)가 상기 제3 전극층(213) 및 제4 전극층(214)과 각각 와이어를 통해 전기적으로 연결된 것이 예시되어 있으나 이에 한정되는 것은 아니다.
상기 몰딩부재(230)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(230)에는 형광체(232)가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
도 9 내지 도 11은 실시예들에 따른 발광소자가 구비된 조명시스템의 실시예들을 나타낸 분해 사시도이다.
도 9에 도시된 바와 같이, 본 발명에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 본 발명에 따른 발광소자(100) 또는 발광소자 패키지(200)를 포함할 수 있다.
예컨대, 상기 커버(2100)는 벌브(bulb) 또는 반구의 형상을 가지며, 속이 비어 있고, 일 부분이 개구된 형상으로 제공될 수 있다. 상기 커버(2100)는 상기 광원 모듈(2200)과 광학적으로 결합될 수 있다. 예를 들어, 상기 커버(2100)는 상기 광원 모듈(2200)로부터 제공되는 빛을 확산, 산란 또는 여기 시킬 수 있다. 상기 커버(2100)는 일종의 광학 부재일 수 있다. 상기 커버(2100)는 상기 방열체(2400)와 결합될 수 있다. 상기 커버(2100)는 상기 방열체(2400)와 결합하는 결합부를 가질 수 있다.
상기 커버(2100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 상기 커버(2100)의 내면의 표면 거칠기는 상기 커버(2100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 상기 광원 모듈(2200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.
상기 커버(2100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 상기 커버(2100)는 외부에서 상기 광원 모듈(2200)이 보이도록 투명할 수 있고, 불투명할 수 있다. 상기 커버(2100)는 블로우(blow) 성형을 통해 형성될 수 있다.
상기 광원 모듈(2200)은 상기 방열체(2400)의 일 면에 배치될 수 있다. 따라서, 상기 광원 모듈(2200)로부터의 열은 상기 방열체(2400)로 전도된다. 상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다.
상기 부재(2300)는 상기 방열체(2400)의 상면 상에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다. 상기 가이드홈(2310)은 상기 광원부(2210)의 기판 및 커넥터(2250)와 대응된다.
상기 부재(2300)의 표면은 빛 반사 물질로 도포 또는 코팅된 것일 수 있다. 예를 들면, 상기 부재(2300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 상기 부재(2300)는 상기 커버(2100)의 내면에 반사되어 상기 광원 모듈(2200)측 방향으로 되돌아오는 빛을 다시 상기 커버(2100) 방향으로 반사한다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.
상기 부재(2300)는 예로서 절연 물질로 이루어질 수 있다. 상기 광원 모듈(2200)의 연결 플레이트(2230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 상기 방열체(2400)와 상기 연결 플레이트(2230) 사이에 전기적인 접촉이 이루어질 수 있다. 상기 부재(2300)는 절연 물질로 구성되어 상기 연결 플레이트(2230)와 상기 방열체(2400)의 전기적 단락을 차단할 수 있다. 상기 방열체(2400)는 상기 광원 모듈(2200)로부터의 열과 상기 전원 제공부(2600)로부터의 열을 전달받아 방열한다.
상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)를 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다. 상기 가이드 돌출부(2510)는 상기 전원 제공부(2600)의 돌출부(2610)가 관통하는 홀을 갖는다.
상기 전원 제공부(2600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 상기 광원 모듈(2200)로 제공한다. 상기 전원 제공부(2600)는 상기 내부 케이스(2700)의 수납홈(2719)에 수납되고, 상기 홀더(2500)에 의해 상기 내부 케이스(2700)의 내부에 밀폐된다.
상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다.
상기 가이드부(2630)는 상기 베이스(2650)의 일 측에서 외부로 돌출된 형상을 갖는다. 상기 가이드부(2630)는 상기 홀더(2500)에 삽입될 수 있다. 상기 베이스(2650)의 일 면 상에 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 상기 광원 모듈(2200)의 구동을 제어하는 구동칩, 상기 광원 모듈(2200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.
상기 연장부(2670)는 상기 베이스(2650)의 다른 일 측에서 외부로 돌출된 형상을 갖는다. 상기 연장부(2670)는 상기 내부 케이스(2700)의 연결부(2750) 내부에 삽입되고, 외부로부터의 전기적 신호를 제공받는다. 예컨대, 상기 연장부(2670)는 상기 내부 케이스(2700)의 연결부(2750)의 폭과 같거나 작게 제공될 수 있다. 상기 연장부(2670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결되고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(2800)에 전기적으로 연결될 수 있다.
상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.
도 10에 도시된 바와 같이, 실시예에 따른 조명 장치는 커버(3100), 광원부(3200), 방열체(3300), 회로부(3400), 내부 케이스(3500), 소켓(3600)을 포함할 수 있다. 상기 광원부(3200)는 실시 예에 따른 발광소자 또는 발광소자 패키지를 포함할 수 있다.
상기 커버(3100)는 벌브(bulb) 형상을 가지며, 속이 비어 있다. 상기 커버(3100)는 개구(3110)를 갖는다. 상기 개구(3110)를 통해 상기 광원부(3200)와 부재(3350)가 삽입될 수 있다.
상기 커버(3100)는 상기 방열체(3300)와 결합하고, 상기 광원부(3200)와 상기 부재(3350)를 둘러쌀 수 있다. 상기 커버(3100)와 상기 방열체(3300)의 결합에 의해, 상기 광원부(3200)와 상기 부재(3350)는 외부와 차단될 수 있다. 상기 커버(3100)와 상기 방열체(3300)의 결합은 접착제를 통해 결합할 수도 있고, 회전 결합 방식 및 후크 결합 방식 등 다양한 방식으로 결합할 수 있다. 회전 결합 방식은 상기 방열체(3300)의 나사홈에 상기 커버(3100)의 나사선이 결합하는 방식으로서 상기 커버(3100)의 회전에 의해 상기 커버(3100)와 상기 방열체(3300)가 결합하는 방식이고, 후크 결합 방식은 상기 커버(3100)의 턱이 상기 방열체(3300)의 홈에 끼워져 상기 커버(3100)와 상기 방열체(3300)가 결합하는 방식이다.
상기 커버(3100)는 상기 광원부(3200)와 광학적으로 결합한다. 구체적으로 상기 커버(3100)는 상기 광원부(3200)의 발광 소자(3230)로부터의 광을 확산, 산란 또는 여기시킬 수 있다. 상기 커버(3100)는 일종의 광학 부재일 수 있다. 여기서, 상기 커버(3100)는 상기 광원부(3200)로부터의 광을 여기시키기 위해, 내/외면 또는 내부에 형광체를 가질 수 있다.
상기 커버(3100)의 내면에는 유백색 도료가 코팅될 수 있다. 여기서, 유백색 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 상기 커버(3100)의 내면의 표면 거칠기는 상기 커버(3100)의 외면의 표면 거칠기보다 클 수 있다. 이는 상기 광원부(3200)로부터의 광을 충분히 산란 및 확산시키기 위함이다.
상기 커버(3100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 상기 커버(3100)는 외부에서 상기 광원부(3200)와 상기 부재(3350)가 보일 수 있는 투명한 재질일 수 있고, 보이지 않는 불투명한 재질일 수 있다. 상기 커버(3100)는 예컨대 블로우(blow) 성형을 통해 형성될 수 있다.
상기 광원부(3200)는 상기 방열체(3300)의 부재(3350)에 배치되고, 복수로 배치될 수 있다. 구체적으로, 상기 광원부(3200)는 상기 부재(3350)의 복수의 측면들 중 하나 이상의 측면에 배치될 수 있다. 그리고, 상기 광원부(3200)는 상기 부재(3350)의 측면에서도 상단부에 배치될 수 있다.
상기 광원부(3200)는 상기 부재(3350)의 6 개의 측면들 중 3 개의 측면들에 배치될 수 있다. 그러나 이에 한정하는 것은 아니고, 상기 광원부(3200)는 상기 부재(3350)의 모든 측면들에 배치될 수 있다. 상기 광원부(3200)는 기판(3210)과 발광 소자(3230)를 포함할 수 있다. 상기 발광 소자(3230)는 기판(3210)의 일 면 상에 배치될 수 있다.
상기 기판(3210)은 사각형의 판 형상을 갖지만, 이에 한정되지 않고 다양한 형태를 가질 수 있다. 예를 들면, 상기 기판(3210)은 원형 또는 다각형의 판 형상일 수 있다. 상기 기판(3210)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB 등을 포함할 수 있다. 또한, 인쇄회로기판 상에 패키지 하지 않은 LED 칩을 직접 본딩할 수 있는 COB(Chips On Board) 타입을 사용할 수 있다. 또한, 상기 기판(3210)은 광을 효율적으로 반사하는 재질로 형성되거나, 표면이 광을 효율적으로 반사하는 컬러, 예를 들어 백색, 은색 등으로 형성될 수 있다. 상기 기판(3210)은 상기 방열체(3300)에 수납되는 상기 회로부(3400)와 전기적으로 연결될 수 있다. 상기 기판(3210)과 상기 회로부(3400)는 예로서 와이어(wire)를 통해 연결될 수 있다. 와이어는 상기 방열체(3300)를 관통하여 상기 기판(3210)과 상기 회로부(3400)를 연결시킬 수 있다.
상기 발광 소자(3230)는 적색, 녹색, 청색의 광을 방출하는 발광 다이오드 칩이거나 UV를 방출하는 발광 다이오드 칩일 수 있다. 여기서, 발광 다이오드 칩은 수평형(Lateral Type) 또는 수직형(Vertical Type)일 수 있고, 발광 다이오드 칩은 청색(Blue), 적색(Red), 황색(Yellow), 또는 녹색(Green)을 발산할 수 있다.
상기 발광 소자(3230)는 형광체를 가질 수 있다. 형광체는 가넷(Garnet)계(YAG, TAG), 실리케이드(Silicate)계, 나이트라이드(Nitride)계 및 옥시나이트라이드(Oxynitride)계 중 어느 하나 이상일 수 있다. 또는 형광체는 황색 형광체, 녹색 형광체 및 적색 형광체 중 어느 하나 이상일 수 있다.
상기 방열체(3300)는 상기 커버(3100)와 결합하고, 상기 광원부(3200)로부터의 열을 방열할 수 있다. 상기 방열체(3300)는 소정의 체적을 가지며, 상면(3310), 측면(3330)을 포함한다. 상기 방열체(3300)의 상면(3310)에는 부재(3350)가 배치될 수 있다. 상기 방열체(3300)의 상면(3310)은 상기 커버(3100)와 결합할 수 있다. 상기 방열체(3300)의 상면(3310)은 상기 커버(3100)의 개구(3110)와 대응되는 형상을 가질 수 있다.
상기 방열체(3300)의 측면(3330)에는 복수의 방열핀(3370)이 배치될 수 있다. 상기 방열핀(3370)은 상기 방열체(3300)의 측면(3330)에서 외측으로 연장된 것이거나 측면(3330)에 연결된 것일 수 있다. 상기 방열핀(3370)은 상기 방열체(3300)의 방열 면적을 넓혀 방열 효율을 향상시킬 수 있다. 여기서, 측면(3330)은 상기 방열핀(3370)을 포함하지 않을 수도 있다.
상기 부재(3350)는 상기 방열체(3300)의 상면(3310)에 배치될 수 있다. 상기 부재(3350)는 상면(3310)과 일체일 수도 있고, 상면(3310)에 결합된 것일 수 있다. 상기 부재(3350)는 다각 기둥일 수 있다. 구체적으로, 상기 부재(3350)는 육각 기둥일 수 있다. 육각 기둥의 부재(3350)는 윗면과 밑면 그리고 6 개의 측면들을 갖는다. 여기서, 상기 부재(3350)는 다각 기둥뿐만 아니라 원 기둥 또는 타원 기둥일 수 있다. 상기 부재(3350)가 원 기둥 또는 타원 기둥일 경우, 상기 광원부(3200)의 상기 기판(3210)은 연성 기판일 수 있다.
상기 부재(3350)의 6 개의 측면에는 상기 광원부(3200)가 배치될 수 있다. 6 개의 측면 모두에 상기 광원부(3200)가 배치될 수도 있고, 6 개의 측면들 중 몇 개의 측면들에 상기 광원부(3200)가 배치될 수도 있다. 도 16에서는 6 개의 측면들 중 3 개의 측면들에 상기 광원부(3200)가 배치되어 있다.
상기 부재(3350)의 측면에는 상기 기판(3210)이 배치된다. 상기 부재(3350)의 측면은 상기 방열체(3300)의 상면(3310)과 실질적으로 수직을 이룰 수 있다. 따라서, 상기 기판(3210)과 상기 방열체(3300)의 상면(3310)은 실질적으로 수직을 이룰 수 있다.
상기 부재(3350)의 재질은 열 전도성을 갖는 재질일 수 있다. 이는 상기 광원부(3200)로부터 발생되는 열을 빠르게 전달받기 위함이다. 상기 부재(3350)의 재질로서는 예를 들면, 알루미늄(Al), 니켈(Ni), 구리(Cu), 마그네슘(Mg), 은(Ag), 주석(Sn) 등과 상기 금속들의 합금일 수 있다. 또는 상기 부재(3350)는 열 전도성을 갖는 열 전도성 플라스틱으로 형성될 수 있다. 열 전도성 플라스틱은 금속보다 무게가 가볍고, 단방향성의 열 전도성을 갖는 이점이 있다.
상기 회로부(3400)는 외부로부터 전원을 제공받고, 제공받은 전원을 상기 광원부(3200)에 맞게 변환한다. 상기 회로부(3400)는 변환된 전원을 상기 광원부(3200)로 공급한다. 상기 회로부(3400)는 상기 방열체(3300)에 배치될 수 있다. 구체적으로, 상기 회로부(3400)는 상기 내부 케이스(3500)에 수납되고, 상기 내부 케이스(3500)와 함께 상기 방열체(3300)에 수납될 수 있다. 상기 회로부(3400)는 회로 기판(3410)과 상기 회로 기판(3410) 상에 탑재되는 다수의 부품(3430)을 포함할 수 있다.
상기 회로 기판(3410)은 원형의 판 형상을 갖지만, 이에 한정되지 않고 다양한 형태를 가질 수 있다. 예를 들면, 상기 회로 기판(3410)은 타원형 또는 다각형의 판 형상일 수 있다. 이러한 회로 기판(3410)은 절연체에 회로 패턴이 인쇄된 것일 수 있다.
상기 회로 기판(3410)은 상기 광원부(3200)의 기판(3210)과 전기적으로 연결된다. 상기 회로 기판(3410)과 상기 기판(3210)의 전기적 연결은 예로서 와이어(wire)를 통해 연결될 수 있다. 와이어는 상기 방열체(3300)의 내부에 배치되어 상기 회로 기판(3410)과 상기 기판(3210)을 연결할 수 있다.
다수의 부품(3430)은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 상기 광원부(3200)의 구동을 제어하는 구동칩, 상기 광원부(3200)를 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있다.
상기 내부 케이스(3500)는 내부에 상기 회로부(3400)를 수납한다. 상기 내부 케이스(3500)는 상기 회로부(3400)를 수납하기 위해 수납부(3510)를 가질 수 있다.
상기 수납부(3510)는 예로서 원통 형상을 가질 수 있다. 상기 수납부(3510)의 형상은 상기 방열체(3300)의 형상에 따라 달라질 수 있다. 상기 내부 케이스(3500)는 상기 방열체(3300)에 수납될 수 있다. 상기 내부 케이스(3500)의 수납부(3510)는 상기 방열체(3300)의 하면에 형성된 수납부에 수납될 수 있다.
상기 내부 케이스(3500)는 상기 소켓(3600)과 결합될 수 있다. 상기 내부 케이스(3500)는 상기 소켓(3600)과 결합하는 연결부(3530)를 가질 수 있다. 상기 연결부(3530)는 상기 소켓(3600)의 나사홈 구조와 대응되는 나사산 구조를 가질 수 있다. 상기 내부 케이스(3500)는 부도체이다. 따라서, 상기 회로부(3400)와 상기 방열체(3300) 사이의 전기적 단락을 막는다. 예로서 상기 내부 케이스(3500)는 플라스틱 또는 수지 재질로 형성될 수 있다.
상기 소켓(3600)은 상기 내부 케이스(3500)와 결합될 수 있다. 구체적으로, 상기 소켓(3600)은 상기 내부 케이스(3500)의 연결부(3530)와 결합될 수 있다. 상기 소켓(3600)은 종래 재래식 백열 전구와 같은 구조를 가질 수 있다. 상기 회로부(3400)와 상기 소켓(3600)은 전기적으로 연결된다. 상기 회로부(3400)와 상기 소켓(3600)의 전기적 연결은 와이어(wire)를 통해 연결될 수 있다. 따라서, 상기 소켓(3600)에 외부 전원이 인가되면, 외부 전원은 상기 회로부(3400)로 전달될 수 있다. 상기 소켓(3600)은 상기 연결부(3550)의 나사선 구조과 대응되는 나사홈 구조를 가질 수 있다.
도 11에 도시된 바와 같이, 실시예에 따른 조명장치 예컨대, 백라이트 유닛은 도광판(1210)과, 상기 도광판(1210)에 빛을 제공하는 발광모듈부(1240)와, 상기 도광판(1210) 아래에 반사 부재(1220)와, 상기 도광판(1210), 발광모듈부(1240) 및 반사 부재(1220)를 수납하는 바텀 커버(1230)를 포함할 수 있으나 이에 한정되지 않는다.
상기 도광판(1210)은 빛을 확산시켜 면광원화 시키는 역할을 한다. 상기 도광판(1210)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl metaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.
상기 발광모듈부(1240)은 상기 도광판(1210)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 상기 백라이트 유닛이 배치되는 디스플레이 장치의 광원으로써 작용하게 된다.
상기 발광모듈부(1240)은 상기 도광판(1210)과 접할 수 있으나 이에 한정되지 않는). 구체적으로는, 상기 발광모듈부(1240)은 기판(1242)과, 상기 기판(1242)에 탑재된 다수의 발광소자 패키지(200)를 포함하는데, 상기 기판(1242)이 상기 도광판(1210)과 접할 수 있으나 이에 한정되지 않는다.
상기 기판(1242)은 회로패턴(미도시)을 포함하는 인쇄회로기판(PCB, Printed Circuit Board)일 수 있다. 다만, 상기 기판(1242)은 일반 PCB 뿐 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다.
그리고, 상기 다수의 발광소자 패키지(200)는 상기 기판(1242) 상에 빛이 방출되는 발광면이 상기 도광판(1210)과 소정 거리 이격되도록 탑재될 수 있다.
상기 도광판(1210) 아래에는 상기 반사 부재(1220)가 형성될 수 있다. 상기 반사 부재(1220)는 상기 도광판(1210)의 하면으로 입사된 빛을 반사시켜 위로 향하게 함으로써, 상기 백라이트 유닛의 휘도를 향상시킬 수 있다. 상기 반사 부재(1220)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1230)는 상기 도광판(1210), 발광모듈부(1240) 및 반사 부재(1220) 등을 수납할 수 있다. 이를 위해, 상기 바텀 커버(1230)는 상면이 개구된 박스(box) 형상으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1230)는 금속 재질 또는 수지 재질로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다.
상기에서는 도면 및 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 실시예의 기술적 사상으로부터 벗어나지 않는 범위 내에서 실시예는 다양하게 수정 및 변경시킬 수 있음은 이해할 수 있을 것이다.
110: 기판 120: 제1 도전형 반도체층
130: 스트레인 제어층 131: GaN층
132:InN 나노층 140: 활성층
150: 제1 도전형 반도체층 160,170: 전극
130: 스트레인 제어층 131: GaN층
132:InN 나노층 140: 활성층
150: 제1 도전형 반도체층 160,170: 전극
Claims (11)
- 기판;
상기 기판 상에 배치된 제1 도전형 반도체층;
상기 제1 도전형 반도체층 상에 배치된 활성층;
상기 활성층 상에 배치된 제2 도전형 반도체층; 및
상기 제1 도전형 반도체층과 활성층 사이에 배치되며, 제1 층 및 상기 제1 층 상에 서로 이격되며 배치된 복수의 제2층을 포함하는 스트레인 제어층;을 포함하고,
상기 복수의 제2층은 InN 나노층 또는 InAs 나노층을 포함하고,
상기 활성층은 In을 포함하며, 상기 제2층 내의 In의 조성은 활성층 내에 함유된 In 조성의 20% 내지 50%인 발광소자. - 제 1 항에 있어서,
상기 제1 층은 GaN층 또는 GaAs층을 포함하는 발광소자. - 제 2 항에 있어서,
상기 제2층의 지름은 15nm 내지 35nm인 발광소자. - 삭제
- 기판;
상기 기판 상에 배치된 제1 도전형 반도체층;
상기 제1 도전형 반도체층 상에 배치된 활성층;
상기 활성층 상에 배치된 제2 도전형 반도체층; 및
상기 제1 도전형 반도체층과 활성층 사이에 배치되는 스트레인 제어층;을 포함하고,
상기 스트레인 제어층은,
상기 제1 도전형 반도체층 상에 배치되는 제1 스트레인 제어층; 및
상기 제1 스트레인 제어층 및 상기 활성층 사이에 배치되는 제2 스트레인 제어층을 포함하고,
상기 제1 및 제2 스트레인 제어층 각각은, 제1층 및 상기 제1층 상에 서로 이격되며 배치되는 복수의 제2층을 포함하고,
상기 복수의 제2층은 InN 나노층 또는 InAs 나노층을 포함하고,
상기 스트레인 제어층에 포함된 복수의 제2층 중, 상기 제1 도전형 반도체층과 최인접한 하부에 배치된 상기 제1 스트레인 제어층의 제2층의 In 조성은, 상기 활성층 내에 함유된 In 조성의 20% 내지 50%인 발광소자. - 제 5 항에 있어서,
상기 제1 스트레인 제어층의 제2층들은 상기 제2 스트레인 제어층의 제2층들과 수직적으로 중첩되도록 배치되는 발광소자. - 제 5 항에 있어서,
상기 제1 스트레인 제어층의 제2층들은 상기 제2 스트레인 제어층의 제2층들과 수직적으로 중첩되지 않도록 배치되는 발광소자. - 제 7 항에 있어서,
상기 제2 스트레인 제어층의 제2층의 지름은, 상기 제1 스트레인 제어층의 제2층들 사이의 거리보다 작은 발광소자. - 삭제
- 삭제
- 제 1 항 내지 제 3 항, 제 5 항 내지 제 8 항 중 어느 한 항에 발광소자를 포함하는 조명 시스템.
Priority Applications (1)
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|---|---|---|---|
| KR1020140023771A KR102212739B1 (ko) | 2014-02-28 | 2014-02-28 | 발광소자 및 이를 구비하는 조명 시스템 |
Applications Claiming Priority (1)
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| KR1020140023771A KR102212739B1 (ko) | 2014-02-28 | 2014-02-28 | 발광소자 및 이를 구비하는 조명 시스템 |
Publications (2)
| Publication Number | Publication Date |
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| KR20150102197A KR20150102197A (ko) | 2015-09-07 |
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ID=54243006
Family Applications (1)
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Country Status (1)
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Citations (1)
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|---|---|---|---|---|
| KR100730753B1 (ko) * | 2006-03-06 | 2007-06-21 | 서울옵토디바이스주식회사 | 질화물 반도체 발광 다이오드를 제조하는 방법 및 그것에의해 제조된 발광 다이오드 |
-
2014
- 2014-02-28 KR KR1020140023771A patent/KR102212739B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100730753B1 (ko) * | 2006-03-06 | 2007-06-21 | 서울옵토디바이스주식회사 | 질화물 반도체 발광 다이오드를 제조하는 방법 및 그것에의해 제조된 발광 다이오드 |
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