KR102211797B1 - 위상-간섭 주파수 합성기 및 그 방법 - Google Patents

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Abstract

본 발명의 일 실시 예는, 위상-간섭 주파수 합성기(phase-coherent frequency synthesizer)로서, 제1출력단을 통해 제1주파수신호를 출력하는 제1위상고정루프(phase-locked loop), 제2출력단을 통해 제2주파수신호를 출력하는 제2위상고정루프, 제1출력단 및 제2출력단 중 적어도 하나로부터 출력된 신호를 합성하여 출력하는 제3출력단 및 제1위상고정루프, 제2위상고정루프 및 제3출력단에 대한 제어신호를 생성하는 프로세서를 포함하고, 제3출력단은 프로세서로부터 수신한 제어신호를 기초로, 제1출력단 및 제2출력단을 선택적으로 스위칭하는, 위상-간섭 주파수 합성기를 개시한다.

Description

위상-간섭 주파수 합성기 및 그 방법 {Phase-coherent frequency synthesizer and method thereof}
본 발명은 위상-간섭 주파수 합성기 및 그 방법에 관한 것으로서, 보다 구체적으로는, 위상 일관성을 확보할 수 있는 위상-간섭 주파수 합성기에 관한 것이다.
FMCW(Frequency Modulated Continuous Wave) 레이더(radar)와 FMICW(Frequency Modulated Interrupted Continuous Wave) 레이더는 단순성, 높은 신뢰성 및 낮은 비용으로 군과 자동차 산업에서 큰 인기를 끌었다.
도 1의 (a)는 FMCW 시스템의 단순화된 모델을 도시한 것이며, 도 1의 (b)는 FMICW 시스템의 단순화된 모델을 도시한 도면이다.
도 2의 (a)는 FMCW 레이더에서의 송수신 신호를 그래프로 나타낸 도면이며, 도 2의 (b)는 FMICW 레이더의 송수신 신호를 그래프로 나타낸 도면이다.
FMCW 레이더에는 별도의 TX(송신) 및 RX(수신) 경로가 있으며, TX와 RX가 동시에 작동한다. 따라서, TX는 도 2의 (a)와 같이 연속 주파수 변조 출력을 생성할 수 있다. 그러나, FMCW 레이더는 TX와 RX에 대해 각각 별도의 안테나가 필요하며, 단일 안테나인 경우에 비해 안테나 면적이 절반 이상 줄어들기 때문에 안테나 이득(antenna gain)이 3dB 이상 감소한다.
Figure 112020086578785-pat00001
수학식 1은 최대 레이더 탐지 범위에 대한 식이다.
최대 레이더 탐지 범위(Rmax)는 수학식 1로 산출되며, Pt는 송신 전력, Ae는 안테나 면적, σ는 목표 레이더 단면, λ는 송신 파장, Pmin은 검출 가능한 최소 신호 세기이다. 안테나 면적을 절반 이상 줄이면 Rmax가 30% 이상 줄어든다.
이와 달리, FMICW 레이더 또는 IFMCW는 도 1의 (b)와 같이 서큘레이터(circulator)나 송수신 스위치(T/R switch)를 사용하여 TX 또는 RX 경로를 하나의 안테나에 교대로 연결한다.
도 1의 (b)에 따른 장치는, 도 2의 (b)와 같이 스위칭 제약으로 인해 한정된 탐지 범위를 갖는 단점이 있더라도, 레이더 송수신기(TRX)에서 하나의 안테나 사용으로 제한된 영역에서 안테나 이득을 최대화 할 수 있다. 또한, TX와 RX간의 격리 요건(isolation requirement)을 완화할 수 있다.
구분이 어려운 그룹 타겟(group target)을 탐지하는 임무는 타겟 탐지 및 식별 모두에 새로운 과제를 제시한다. 그룹 타겟은 근접한 항공기들, 여러 개의 탄두가 있는 미사일 또는 우주 궤도의 우주 파편과 같이, 같은 속도 및 같은 방향으로 비행하는 비행체들을 말한다.
Figure 112020086578785-pat00002
수학식 2는 분해능에 대한 식이다.
달성 가능한 범위의 분해능(resolution, Δr)은 수학식 2로 산출되며, c는 빛의 속도를 의미하고, BWsw는 도 2의 (a)에 도시된 것과 같이 송신 신호의 스위프 대역폭(swept-bandwidth)을 의미한다. 따라서, 구분이 어려운 그룹 타겟을 탐지하기 위해서는 넓은 BWsw가 필요하다. 예를 들어, 10cm의 분해능을 달성하려면 1GHz의 스위프 대역폭이 필요하다.
또한, 구분이 어려운 그룹 타겟을 탐지하기 위해서는, 레이더 센서의 일관성(coherence)도 중요한 요소이다. 일관성은 한 펄스에서 다음 펄스까지 해당하는 신호의 위상 일관성 또는 연속성으로서, 수신된 신호의 위상을 정확하게 측정할 수 있는 레이더의 능력을 나타낸다. 일관성 있는 레이더 센서는 일관성 있는 통합 신호 처리 기술로 SNR(Signal-to-Noise Ratio)를 향상시켜 최대 탐지 범위를 확장하고, 타겟 탐지 및 추적 측면에서 높은 정확도를 제공할 수 있다. 또한, 레이더 센서는 타겟 속도에 대한 높은 도플러 주파수 분해능(Doppler frequency resolution)을 제공할 수 있다.
도 3의 (a)는 DDFS(Direct Digital Frequency Synthesizer)와 정수형-N(integer-N) 타입의 위상고정루프(Phase-Locked Loop, 이하, PLL)를 단순화 하여 도시한 도면이며, 도 3의 (b)는 분수형-N(fractional-N) 타입의 위상고정루프를 단순화하여 도시한 도면이다.
종래에는, 도 3의 (a)와 같이, 프로그램 가능한(programmable) DDFS를 기준 입력으로 하는 정수형-N 타입의 위상고정루프는 입력 DDFS 주파수를 변경함으로써 주파수 변조를 달성한다. 그러나, 이러한 접근 방식은 DDFS가 미세한 주파수 튜닝을 달성하기 위해 고해상도 DACs(Digital-to-Analog Converters)와 대용량 ROM(Read-Only Memory) 테이블을 필요로 하기 때문에 주로 심각한 전력 불이익 및 면적 불이익을 받는다. 변조 주파수의 선형성은 DDFS의 선형성에 의해 결정되는데, DDFS의 선형성은 부정확한 주파수 처핑(Chirping)을 유발할 수 있다.
다른 방법으로, DDF가 없는 분수형-N(fractional-N) 타입 PLL은 도 3의 (b)에 도시된 것처럼, 분수형-N 타입 PLL의 피드백 루프에서 분할 계수(divide modulus)를 변경함으로써 주파수 변조를 달성한다. CP(Charge-Pump) 기반 PLL은 일반적으로, 음의 피드백을 이용하여 VCO(Voltage-Controlled Oscillator) 튜닝 곡선을 선형화하기 위해 사용되며, 주파수 변조는 선형화된 VCO에 적용된다.
무선 또는 레이더 센서 애플리케이션에는 낮은 위상 잡음 VCO가 필요하며, LC-VCO는 일반적으로 링 오실레이터(ring oscillator) 대신 사용된다. LC-VCO를 실현하는 방법에는 여러가지가 있으며, 새로운 토폴로지가 계속해서 등장하고 있다.
도 4는 LC-VCO 토폴로지들을 도시한 도면이다.
Figure 112020086578785-pat00003
Figure 112020086578785-pat00004
수학식 3 및 수학식 4는 공진 출력 주파수 및 VCO의 출력 주파수에 대한 식이다.
공진 출력 주파수(f0)는 수학식 3과 같다. VCO의 출력 주파수(fout)는 VTUNE(control voltage)을 이용하여 조절이 가능하며 수학식 4와 같다.
도 5의 (a)는 VCO 출력 주파수의 일 예를 나타낸 도면이며, 도 5의 (b)는 VCO의 일 예를 도시한 도면이다.
이때, VCO 이득이라고 알려진 Kv는 튜닝 감도를 말하며, 도 5의 (a)에 도시된 바와 같이, f0는 VTUNE이 0볼트일 때 VCO의 공진 출력 주파수이다. 일반적으로 이 기능은 도 5의 (b)와 같이 버랙터(varactor, 즉, 전압-제어 커패시터, Cv)를 사용하여 달성된다. 그러나, 버랙터의 튜닝 범위는 물리적으로 제한된다. VCO 이득(Kv)이 크면 넓은 버랙터 튜닝 범위를 제공할 수 있을 지라도, 큰 Kv는 PLL을 불안정하게 하고, 따라서, Kv에 대한 조정도 물리적으로 제한되기 때문이다.
6의 (a)에는 종래의 LC-VCO가 도시되어 있다. LC 탱크는 집적된 차동 인덕터(integrated differential spiral inductor), 연속 주파수 튜닝이 가능한 버랙터 및 대략적인 튜닝 단계를 제공하는 개폐형(스위칭형) 커패시터(switched capacitor) 배열로 구성되어 있다. 켜진(turned-on) 개폐형(스위칭형) 커패시터 수와 VTUNE이 0볼트인 버랙터 커패시턴스가 공진 출력 주파수를 정의하므로, 개폐형(스위칭형) 커패시터 배열이 있는 LC-VCO는, 개폐형(스위칭형) 커패시터 배열이 없는 LC-VCO와 달리, 하나의 버랙터로도 도 6의 (b)와 같은 넓은 주파수 튜닝 범위를 달성할 수 있다.
도 7의 (a)는 광대역 LC-VCO의 일 예를 도시한 도면이고, 도 7의 (b)는 주파수 튜닝 동작의 일 예를 나타낸 도면이며, 도 7의 (c)는 광대역 분수형-N PLL의 일 예, 도 7의 (d)는 FMICW 레이더 센서 주파수 응답의 일 예를 도시한 도면이다.
도 7의 f1 및 f2는 제1주파수 및 제2주파수에 대응될 수 있다.
예를 들어, 도 7의 (b)에 도시된 것과 같이, 선형 주파수 변조(Linear Frequency Modulation, 이하, LFM)는 f1, 최소 버랙터 튜닝 전압으로 바이어스된 광대역 VCO를 갖는 분수형-N 타입 PLL 및 (1)개폐형(스위칭형) 커패시터((1)Ca)에서 시작된다. 버랙터 커패시턴스는 (1)Ca에 대한 버랙터 최대 튜닝 주파수인 f2에 근접하도록 감소된다. LFM에 대한 주파수 튜닝을 확대하기 위해 PLL은 도 7 (b)의 (1-2)Ca의 f2 주파수로 리록(relock)이 필요하다. 그러나 출력 주파수가 제대로 제어되지 않을 때, PLL은 유한한 PLL 리록 시간이 필요하다. 따라서, FMCW 레이더 애플리케이션은 완벽한 광대역 LFM을 달성할 수 없다.
FMICW 레이더 센서 애플리케이션에서, 주파수 출력은 정기적으로 켜지고 꺼지므로, 도 7의 (c) 및 (d)와 같이 인터벌(interval) 시간 동안 PLL 리록 동작이 가능할 수 있다. 또한, PLL의 기준 클록과 인터벌 시간이 완벽하게 동기화되지 않기 때문에 리록 동작 후 위상 일관성이 보장되지 않는다.
1. 대한민국 공개특허공보 제10-2018-0095793호 (2018.08.28) 2. 대한민국 등록특허공보 제10-1007211호 (2011.01.12)
본 발명이 해결하고자 하는 기술적 과제는, SNR(Signal-to-Noise Ratio) 및 도플러 주파수 분해능(Doppler frequency resolution)이 저하되지 않을 수 있게 주파수 위상 일관성을 갖도록 하는, 위상-간섭 주파수 합성기 및 그 합성 방법을 제공하는 데에 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시 예에 따른 장치는 제1출력단을 통해 제1주파수신호를 출력하는 제1위상고정루프(phase-locked loop); 제2출력단을 통해 제2주파수신호를 출력하는 제2위상고정루프; 상기 제1출력단 및 상기 제2출력단 중 적어도 하나로부터 출력된 신호를 합성하여 출력하는 제3출력단; 및 상기 제1위상고정루프, 상기 제2위상고정루프 및 상기 제3출력단에 대한 제어신호를 생성하는 프로세서를 포함하고 상기 제3출력단은 상기 프로세서로부터 수신한 제어신호를 기초로, 상기 제1출력단 및 상기 제2출력단을 선택적으로 스위칭한다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 일 실시 예는, 상기 장치에 있어서, 상기 제1위상고정루프 및 상기 제2위상고정루프는, 동일한 기준 클록을 공유할 수 있다.
상기 장치에 있어서, 상기 제1위상고정루프 및 상기 제2위상고정루프는, 상기 제어신호에 의해 가변되는 가변 커패시터를 포함할 수 있다.
상기 장치에 있어서, 상기 제1위상고정루프 및 상기 제2위상고정루프는, 상기 제어신호에 의해 가변되는 가변 커패시터를 포함할 수 있고, 상기 가변 커패시터는 다이오드로 구현된 버랙터 커패시터(varactor capacitor)일 수 있다.
상기 장치에 있어서, 상기 제1주파수신호의 주파수는, 상기 제어신호에 의해 제1주파수에서 제2주파수까지 변경될 수 있다.
상기 장치에 있어서, 상기 제2주파수신호의 주파수는, 상기 제어신호에 의해 제2주파수에서 제3주파수까지 변경될 수 있다.
상기 장치에 있어서, 상기 제1위상고정루프 및 상기 제2위상고정루프는, 분수형-N(fractional-N) 타입일 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 일 실시 예에 따른 방법은, 제1위상고정루프(phase-locked loop)의 제1출력단으로부터 제1주파수신호를 출력하는 단계; 제2위상고정루프의 제2출력단으로부터 제2주파수신호를 출력하는 단계; 상기 제1위상고정루프, 상기 제2위상고정루프 및 제3출력단에 대한 제어신호를 생성하는 단계; 및 상기 제어신호를 수신하고, 상기 수신한 제어신호에 기초하여, 상기 제3출력단을 상기 제1출력단 및 상기 제2출력단에 선택적으로 스위칭하여, 상기 제3출력단으로부터 합성된 신호를 출력하는 단계;를 포함한다.
상기 방법에 있어서, 상기 제1위상고정루프 및 상기 제2위상고정루프는, 동일한 기준 클록을 공유할 수 있다.
상기 방법에 있어서, 상기 제1위상고정루프 및 상기 제2위상고정루프는, 상기 제어신호에 의해 가변되는 가변 커패시터를 포함할 수 있다.
상기 방법에 있어서, 상기 제1위상고정루프 및 상기 제2위상고정루프는, 상기 제어신호에 의해 가변되는 가변 커패시터를 포함할 수 있고, 상기 가변 커패시터는 다이오드로 구현된 버랙터 커패시터(varactor capacitor)일 수 있다.
상기 방법에 있어서, 상기 제1주파수신호의 주파수는, 상기 제어신호에 의해 제1주파수에서 제2주파수까지 변경될 수 있다.
상기 방법에 있어서, 상기 제2주파수신호의 주파수는, 상기 제어신호에 의해 제2주파수에서 제3주파수까지 변경될 수 있다.
상기 방법에 있어서, 상기 제1위상고정루프 및 상기 제2위상고정루프는, 분수형-N(fractional-N) 타입일 수 있다.
본 발명의 일 실시 예는, 상기 방법을 실행시키기 위한 프로그램을 저장하고 있는 컴퓨터 판독가능한 기록매체를 제공할 수 있다.
본 발명에 따르면, 넓은 스위프 대역폭을 가진 주파수를 갖는 신호를 출력할 수 있어서, 본 발명에 따라 구현된 레이더 센서는 탐지가 불가능했던 타겟을 탐지할 수 있게 되고, 전략 및 전술을 실행하는 데에 높은 기여도를 달성할 수 있다.
또한, 본 발명에 따르면, 위상 일관성을 갖는 주파수를 갖는 신호를 출력할 수 있어서, SNR을 향상시킬 수 있으며, 레이더의 최대 탐지 범위를 확장하고, 타겟 탐지 및 추적 측면에서 높은 정확도를 제공할 수 있다.
또한, 본 발명에 따르면, 분수형-N 위상고정루프를 통해 주파수 합성기를 구현함에 따라서, 정수형-N 위상고정루프로 주파수 합성기를 구현하는 것과 비교하여, 합성할 수 있는 주파수의 범위가 정수로 한정되지 않는 장점이 있다.
또한, 본 발명에 따라 달성되는 넓은 스위프 대역폭은 선형주파수변조를 사용하는 FMCW 또는 FMICW 센서에 적용되는 것만으로 그 센서들을 고분해능으로 동작할 수 있게 한다는 점에서, 본 발명은 기존의 알려진 레이더 센서 기술과 용이하게 융합될 수 있고, 높은 확장성을 갖는다.
도 1의 (a)는 FMCW(Frequency Modulated Continuous Wave) 시스템의 단순화된 모델을 도시한 것이며, 도 1의 (b)는 FMICW(Frequency Modulated Interrupted Continuous Wave) 시스템의 단순화된 모델을 도시한 도면이다.
도 2의 (a)는 FMCW 레이더에서의 송수신 신호를 그래프로 나타낸 도면이며, 도 2의 (b)는 FMICW 레이더의 송수신 신호를 그래프로 나타낸 도면이다.
도 3의 (a)는 DDFS(Direct Digital Frequency Synthesizer)와 정수형-N(integer-N) 타입의 위상고정루프(Phase-Locked Loop, 이하, PLL)를 단순화 하여 도시한 도면이며, 도 3의 (b)는 분수형-N(fractional-N) 타입의 위상고정루프를 단순화하여 도시한 도면이다.
도 4는 LC-VCO 토폴로지들을 도시한 도면이다.
도 5의 (a)는 VCO 출력 주파수의 일 예를 나타낸 도면이며, 도 5의 (b)는 VCO의 일 예를 도시한 도면이다.
도 6의 (a)는 LC-VCO의 일 예를 도시한 도면이며, 도 6의 (b)는 VCO의 주파수 튜닝 범위의 일 예를 도시한 도면이다.
도 7의 (a)는 광대역 LC-VCO의 일 예를 도시한 도면이고, 도 7의 (b)는 주파수 튜닝 동작의 일 예를 나타낸 도면이며, 도 7의 (c)는 광대역 분수형-N PLL의 일 예, 도 7의 (d)는 FMICW 레이더 센서 주파수 응답의 일 예를 도시한 도면이다.
도 8은 본 발명에 따른 위상-간섭 주파수 합성기(phase-coherent frequency synthesizer)의 일 예를 블록도로 도시한 도면이다.
도 9는 본 발명에 따른 위상-간섭 주파수 합성기의 일 예를 도시한 도면이다.
도 10의 (a)는 정수형-N 타입 PLL의 일 예를 도시한 도면이고, 도 10의 (b)는 PLL 모델의 일 예를 도시한 도면이며, 도 10의 (c)는 단순화된 PLL 모델의 일 예를 도시한 도면이다.
도 11의 (a) 는 LC-VCO의 예들을 도시한 도면이고, 도 11의 (b)는 주파수 튜닝 동작의 일 예를 도시한 도면이며, 도 11의 (c)는 본 발명에 따른 위상-간섭 주파수 합성기의 일 예의 출력을 도시한 도면이고, 도 11의 (d)는 FMICW 레이더 센서 주파수 응답의 일 예를 도시한 도면이다.
도 12의 (a)는 광대역 LC-VCO의 예들을 도시한 도면이고, 도 12의 (b)는 주파수 튜닝 동작의 일 예를 도시한 도면이며, 도 12의 (c)는 FMICW 레이더 센서 주파수 응답의 일 예를 도시한 도면이다.
도 13의 (a)는 종래의 주파수 합성기를 갖는 FMICW 파형 스펙트럼을 도시한 도면이며, 도 13의 (b)는 본 발명에 따른 주파수 합성기를 갖는 FMICW 파형 스펙트럼의 일 예를 도시한 도면이다.
도 14는 본 발명에 따른 위상-간섭 주파수 합성 방법의 일 예에 대한 흐름도를 도시한 도면이다.
실시 예들에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 한다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다. 또한, 명세서에 기재된 "...부", "...모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
아래에서는 첨부한 도면을 참고하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
이하에서는 도면을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 8은 본 발명에 따른 위상-간섭 주파수 합성기(phase-coherent frequency synthesizer)의 일 예를 블록도로 도시한 도면이다.
도 8을 참고하면, 본 발명에 따른 위상-간섭 주파수 합성기(800)는 제1위상고정루프(Phase-Locked Loop, 이하, PLL)(810), 제2위상고정루프(830), 제3출력단(850) 및 프로세서(870)를 포함할 수 있다.
제1위상고정루프(810)는 제1출력단을 포함할 수 있고, 제1출력단을 통해 제1주파수신호를 출력할 수 있다.
제2위상고정루프(830)는 제2출력단을 포함할 수 있고, 제2출력단을 통해 제2주파수신호를 출력할 수 있다.
제1위상고정루프(810) 및 제2위상고정루프(830)는 동일한 기준 클록을 공유할 수 있다.
제1위상고정루프(810) 및 제2위상고정루프(830)는 분수형-N(fractional-N) 타입의 위상고정루프일 수 있다.
제3출력단(850)은 제1출력단 및 제2출력단 중 적어도 하나와 연결될 수 있으며, 제1출력단 및 제2출력단 중 적어도 하나로부터 출력된 신호를 합성하여 출력할 수 있다.
프로세서(870)는 제1위상고정루프(810), 제2위상고정루프(830) 및 제3출력단(850)에 대한 제어신호를 생성할 수 있다. 또한, 프로세서(870)는 제1위상고정루프(810), 제2위상고정루프(830) 및 제3출력단(850)에 대한 제어신호를 제1위상고정루프(810), 제2위상고정루프(830) 및 제3출력단(850) 각각으로 송신할 수 있다.
제1위상고정루프(810) 및 제2위상고정루프(830)는 각각 가변 커패시터를 포함할 수 있다. 가변 커패시터는 프로세서에서 생성된 제어신호에 의해 가변될 수 있다. 또한, 가변 커패시터는 다이오드로 구현된 버랙터 커패시터(varactor capacitor)일 수 있다.
제3출력단(850)은 프로세서(870)으로부터 수신한 제어신호를 기초로, 제1출력단 및 제2출력단을 선택적으로 스위칭할 수 있다.
제1주파수신호의 주파수는 제어신호에 의해 제1주파수에서 제2주파수까지 변경될 수 있다.
제2주파수신호의 주파수는 제어신호에 의해 제2주파수에서 제3주파수까지 변경될 수 있다.
제1주파수신호, 제2주파수신호 및 제3주파수신호의 주파수는 원하는 스위프 대역폭을 얻을 때까지 변경될 수 있다.
프로세서는 마이크로프로세서(microprocessor)나 범용 컴퓨터 시스템과 같은 다른 하드웨어 장치에 포함된 형태로 구동될 수 있다.
도 9는 본 발명에 따른 위상-간섭 주파수 합성기의 다른 일 예를 나타낸 것이다.
도 9의 PLL1, PLL2, SW01, SW02 및 OUT은 각각 도 8의 제1위상고정루프, 제2위상고정루프, 제1출력단에서의 스위치, 제2출력단에서의 및 제3출력단에 대응될 수 있다. 또한, OUT1 및 OUT2는 제1출력단 및 제2출력단에 대응될 수 있다. 도 9의 REF CLK는 기준 클록을 의미한다.
위상-간섭 주파수 합성기는 도 9와 같이 PLL1과 PLL2가 동일한 기준 클록을 공유할 수 있고, 두 개의 분수형-N(fractional-N) 타입의 PLL을 포함할 수 있다.
도 9의 각 PLL에는 출력 주파수(fout), 스위프 대역폭(BWsw) 및 변조 주기(Tmod)를 제어하기 위한 서로 다른 주파수 제어 워드(Frequency Control Word) FCW1, FCW2가 있으며, 버랙터(varactor) 튜닝 전압과 개폐형(스위칭형) 커패시터 배열의 수가 서로 달라 출력 주파수(fout), 스위프 대역폭(BWsw) 및 변조 주기(Tmod)를 각각 다르게 생성한다. 다만, 주파수 제어 워드가 동일하게 PLL1 및 PLL2에 입력된 경우, PLL1 및 PLL2의 출력 주파수와 위상이 완벽하게 일치한다. 위와 같이, PLL1 및 PLL2의 출력 주파수와 위상이 완벽하게 일치하는 것은, PLL1과 PLL2가 동일한 REF CLK를 공유하여 두 입력 간 위상차가 없기 때문이다.
도 10의 (a)는 정수형-N 타입 PLL의 일 예를 도시한 도면이고, 도 10의 (b)는 PLL 모델의 일 예를 도시한 도면이며, 도 10의 (c)는 단순화된 PLL 모델의 일 예를 도시한 도면이다.
도 9에서, PLL1 및 PLL2의 출력 주파수와 위상이 완벽하게 일치하는 효과는 도 10의 (a)에 나타난 단순화된 정수형-N(integer-N)타입 PLL에 의해 증명될 수 있다.
도 10의 (b)는 도 10의 (a)에서 설명한 정수형-N 타입 PLL 모델을 구성하는 각 모듈의 입력, 출력 및 이득을 부각시켜서 재작성한 모델을 도시한 도면이다.
보다 구체적으로, 도 10의 (b)는 Kd(diagonal gain), Kh(horizontal gain) 및 Kv(vertical gain)을 모듈별로 도시하고 있으며, 각 모듈에 입력되는 신호함수 및 각 모듈로부터 출력되는 신호함수의 라플라스 변환 결과도 함께 도시하고 있다.
도 10을 참조하면, 입출력신호들의 라플라스 변환 결과를 통해서, 각 모듈별로 전달함수(transfer function)를 도출할 수 있다는 것을 알 수 있다.
Figure 112020086578785-pat00005
Figure 112020086578785-pat00006
Figure 112020086578785-pat00007
Figure 112020086578785-pat00008
수학식 5 내지 8은 도 10의 (b) 및 (c)에 도시된 값들을 수식으로 나타낸 것이다. 수학식 5에서, KT는 루프 이득(loop gain)을 의미하고, n은 디바이더(divider)의 전달함수가, 각 모듈별 이득 Kd, Kh, Kv을 전부 곱한 결과에 곱해지면서 나온 값을 의미한다. 수학식 5에서 n은 디바이더의 전달함수를 반영하기 위한 값으로, 실질적으로 각 모듈별 이득을 나누는 형태로 연산되며, 디바이더에 설정된 값에 따라 가변적이다.
수학식 6에서, I(s)는 입력신호위상응답(input signal phase response)을 의미하고, 수학식 6에서 등호를 기준으로 우변은 입력신호위상응답의 수학적인 정의를 나타내고 있다. 이어서, 수학식 7에서 g(s)는 개루프 전달 함수(open-loop transfer function)을 의미하고, f(s)는 저역 통과 필터(LPF)의 전달함수를 의미한다. 수학식 8에서, h(s)는 폐루프 전달함수(closed-loop transfer function)을 의미하고, 폐루프 전달함수는 개루프 전달함수로 표현될 수 있다.
수학식 8을 해석하면, 루프 이득 KT가 충분히 큰 상태에서, h(s)가 1이라는 것은, θi 및 θr 두 위상 간에 위상 차이가 없다는 것을 의미한다는 것을 알 수 있고, 루프 이득이 충분히 크고, h(s)가 1일 때, PLL의 출력주파수는 입력된 기준 클록(input reference clock)에 동기화된다. 그러므로, 도 10을 통해서, 두 PLL의 출력주파수는 두 PLL이 같은 주파수 제어 워드들(FCWs)을 갖고, 위상차가 없는 동일한 기준 클록을 공유하는 경우에 동기화되며, 두 PLL로부터 출력되는 신호의 출력주파수의 동기화는, 도 10과 같은 정수형-N 타입 PLL뿐만 아니라, 분수형-N 타입 PLL에도 확장될 수 있다는 것을 알 수 있다.
도 11의 (a) 는 LC-VCO의 예들을 도시한 도면이고, 도 11의 (b)는 주파수 튜닝 동작의 일 예를 도시한 도면이며, 도 11의 (c)는 본 발명에 따른 위상-간섭 주파수 합성기의 일 예의 출력을 도시한 도면이고, 도 11의 (d)는 FMICW 레이더 센서 주파수 응답의 일 예를 도시한 도면이다.
이하에서는, 설명의 편의를 위해서, 도 9를 참조하여 설명하기로 한다.
먼저, 도 11의 (a)와 (b)는 위상-간섭 주파수 합성기의 단순화된 넓은 주파수 튜닝 동작들(wide frequency tuning operations)을 나타낸다. 이때, 도 11의 f1 및 f2는 제1주파수 및 제2주파수에 대응될 수 있다.
도 9에 도시된 바와 같이, SW01가 단락(short)되고, SW02을 개방(open)됨으로써, 제3출력단은 SW01에 연결되어 주파수가 f1인 제1주파수신호을 출력한다.
도 11의 (d)에 도시된 것처럼, 본 발명에서의 선형주파수변조(LFM)은 주파수 f1부터 시작된다. 도 11의 (b)에 도시된 바와 같이, PLL1의 튜닝전압 VTUNE1이 최소이고, 고정된 커패시터 Cs가 존재할 때, PLL1로부터 출력되는 신호의 주파수는 최소값인 f1이다. 한편, VCO1의 버랙터 커패시턴스(varactor capacitance)가 감소됨에 따라, PLL1의 튜닝전압 VTUNE1이 점점 커지며, PLL1의 튜닝전압 VTUNE1이 커짐에 따라서, PLL1로부터 출력되는 신호의 주파수는 f1에서 최대 f2까지 증가하게 된다.
한편, PLL1이 위와 같이 동작하면서 출력주파수가 f1에서 f2까지 증가하는 동안, 나머지 분수형-N 타입 PLL인 PLL2는 PLL1의 최대 출력주파수와 맞추기 위해서, 미리 출력주파수를 f2로 고정시켜 놓도록, 프로세서에 의해 제어된다. 이때, PLL2는 PLL1과 달리, 고정된 커패시터(fixed capacitor)를 갖지 않고, 튜닝전압 VTUNE2도 최소값으로 바이어스된 상태로 유지된다.
도 10의 (c)에 도시된 것과 같이, PLL1의 출력단에서 출력되는 신호의 주파수가 f2에 도달하면, OUT1 및 OUT2에서 출력되는 신호가 동기화된다. 프로세서로부터 제어신호를 수신한 제3출력단은, SW01를 개방(open)하고, SW02을 단락(short)시킴으로써, PLL2로부터 출력되는 신호를 제3출력단의 신호로 고정시킨다.
전술한 것과 유사한 동작을 통해서, PLL2의 VCO2의 버랙터 커패시턴스는 출력되는 신호의 주파수를 f2에서 최대 f3까지 증가시키기 위해서 최소화되고, 결과적으로, 도 10의 (d)에 도시된 것처럼, 본 발명에 따른 주파수 합성기에 따르면, 두 배의 폭을 갖는 스위프 대역폭을 달성할 수 있게 된다.
도 12의 (a)는 광대역 LC-VCO의 예들을 도시한 도면이고, 도 12의 (b)는 주파수 튜닝 동작의 일 예를 도시한 도면이며, 도 12의 (c)는 FMICW 레이더 센서 주파수 응답의 일 예를 도시한 도면이다.
보다 구체적으로, 도 12는 단순화된 도 9의 (a) 및 (b)에 비해 BWsw가 더 확장될 수 있음을 도식적으로 나타낸다. 도 12에서 f1에서 f3까지의 LFM 동작은 단순화된 상태(도 9)에서와 동일하다. VCO1이 있는 PLL1의 출력 주파수는 f3에 미리 고정되고, PLL2의 출력 주파수는 도 12의 (c)에 나타난 것처럼 f2에서 f3까지 변경된다. 따라서, 본 발명에 따른 위상-간섭 주파수 합성기는 광대역 VCO가 튜닝 될 수 있는 만큼 위상 불연속 없이 필요한 모든 BWsw를 제공할 수 있다.
도 13의 (a)는 종래의 주파수 합성기를 갖는 FMICW 파형 스펙트럼을 도시한 도면이며, 도 13의 (b)는 본 발명에 따른 주파수 합성기를 갖는 FMICW 파형 스펙트럼의 일 예를 도시한 도면이다.
보다 구체적으로, 도 13은 종래의 주파수 합성기를 사용했을 때와 본 발명에 따른 위상-간섭 주파수 합성기를 사용했을 때의 FMICW 파형에 대한 시뮬레이션된 진폭 스펙트럼을 비교하기 위한 도면이다.
스퀘어-라이크 스펙트럼(square-like spectrum)은 Fresnel스펙트럼으로 널리 알려져 있다. 종래의 주파수 합성기와 관련된 시뮬레이션에서는 리록(relock) 시간이 무시된다. 주파수 합성기에 있는 VCO의 개폐형(스위칭형) 커패시터가 변할 때 Normalized Frequency 값은 0이며, 도 13의 (a)처럼, 종래의 주파수 합성기와 관련된 스펙트럼에 진폭 스파이크가 나타난다. 도 13의 (a)처럼 진폭 스파이크가 관측되는 이유는, 출력되는 두 신호의 위상이 불연속하기 때문이며, 위상 불연속성은 일관성 있는 레이더 센서의 SNR 및 도플러 주파수 분해능을 악화시킨다. 이와 달리, 본 발명에 따른 위상-간섭 주파수 합성기는 VCO의 개폐형(스위칭형) 커패시터 변화에도 위상 연속성을 제공할 수 있으며, 도 13의 (b)처럼, Normalized Frequency 값이 0일 때 진폭 스파이크가 나타나지 않는다.
도 14는 본 발명에 따른 위상-간섭 주파수 합성 방법의 일 예에 대한 흐름도를 도시한 도면이다.
도 14에 따른 방법은, 도 8, 도 9, 도 11 또는 도 12에 따른 주파수 합성기에 의해 구현될 수 있으므로, 이하에서는, 도 8, 도 9, 도 11 및 도 12를 참조하여 설명하기로 하며, 도 8, 도 9, 도 11 및 도 12에서 설명한 내용과 중복된 설명은 생략하기로 한다.
제1위상고정루프(810)(제1PLL)의 제1출력단으로부터 제1주파수신호를 출력한다(S1410).
제2위상고정루프(830)(제2PLL)의 제2출력단으로부터 제2주파수신호를 출력한다(S1430).
제3출력단(850)으로부터 합성된 신호를 출력한다(S1450).
프로세서(870)가 제1위상고정루프(810), 제2위상고정루프(830) 및 제3출력단(850)에 대한 제어신호를 생성한다(S1470).
제어신호를 수신하고, 수신한 제어신호에 기초하여, 제3출력단(850)을 제1출력단 및 제2출력단에 선택적으로 스위칭한다(S1490).
이상 설명된 본 발명에 따른 실시 예는 컴퓨터 상에서 다양한 구성요소를 통하여 실행될 수 있는 컴퓨터 프로그램의 형태로 구현될 수 있으며, 이와 같은 컴퓨터 프로그램은 컴퓨터로 판독 가능한 매체에 기록될 수 있다. 이때, 매체는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체, CD-ROM 및 DVD와 같은 광기록 매체, 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical medium), 및 ROM, RAM, 플래시 메모리 등과 같은, 프로그램 명령어를 저장하고 실행하도록 특별히 구성된 하드웨어 장치를 포함할 수 있다.
한편, 상기 컴퓨터 프로그램은 본 발명을 위하여 특별히 설계되고 구성된 것이거나 컴퓨터 소프트웨어 분야의 당업자에게 공지되어 사용 가능한 것일 수 있다. 컴퓨터 프로그램의 예에는, 컴파일러에 의하여 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용하여 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드도 포함될 수 있다.
본 발명에서 설명하는 특정 실행들은 일 실시 예들로서, 어떠한 방법으로도 본 발명의 범위를 한정하는 것은 아니다. 명세서의 간결함을 위하여, 종래 전자적인 구성들, 제어 시스템들, 소프트웨어, 상기 시스템들의 다른 기능적인 측면들의 기재는 생략될 수 있다. 또한, 도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다. 또한, "필수적인", "중요하게" 등과 같이 구체적인 언급이 없다면 본 발명의 적용을 위하여 반드시 필요한 구성 요소가 아닐 수 있다.
본 발명의 명세서(특히 특허청구범위에서)에서 "상기"의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 또한, 본 발명에서 범위(range)를 기재한 경우 상기 범위에 속하는 개별적인 값을 적용한 발명을 포함하는 것으로서(이에 반하는 기재가 없다면), 발명의 상세한 설명에 상기 범위를 구성하는 각 개별적인 값을 기재한 것과 같다. 마지막으로, 본 발명에 따른 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 상기 단계들은 적당한 순서로 행해질 수 있다. 반드시 상기 단계들의 기재 순서에 따라 본 발명이 한정되는 것은 아니다. 본 발명에서 모든 예들 또는 예시적인 용어(예들 들어, 등등)의 사용은 단순히 본 발명을 상세히 설명하기 위한 것으로서 특허청구범위에 의해 한정되지 않는 이상 상기 예들 또는 예시적인 용어로 인해 본 발명의 범위가 한정되는 것은 아니다. 또한, 당업자는 다양한 수정, 조합 및 변경이 부가된 특허청구범위 또는 그 균등물의 범주 내에서 설계 조건 및 팩터에 따라 구성될 수 있음을 알 수 있다.
800: 위상-간섭 주파수 합성기
810: 제1위상고정루프
830: 제2위상고정루프
850: 제3출력단
870: 프로세서

Claims (15)

  1. 고분해능 레이더 센서를 구현하기 위한 위상-간섭 주파수 합성기(phase-coherent frequency synthesizer)로서,
    제1출력단을 통해 제1주파수신호를 출력하는 제1위상고정루프(phase-locked loop);
    제2출력단을 통해 제2주파수신호를 출력하는 제2위상고정루프;
    상기 제1출력단 및 상기 제2출력단 중 적어도 하나로부터 출력된 신호를 합성하여 출력하는 제3출력단; 및
    상기 제1위상고정루프, 상기 제2위상고정루프 및 상기 제3출력단에 대한 제어신호를 생성하는 프로세서를 포함하되,
    상기 제3출력단은 상기 프로세서로부터 수신한 제어신호를 기초로, 상기 제1출력단 및 상기 제2출력단을 선택적으로 스위칭하고,
    상기 제1위상고정루프 및 상기 제2위상고정루프 각각은 주파수를 조정하는 커패시터 배열을 포함하고,
    상기 커패시터 배열은, 주파수 겹침 구간이 발생하도록 커패시턴스 값을 갖는 커패시터들을 포함하고,
    상기 제1위상고정루프 및 상기 제2위상고정루프는 동일한 기준 클록을 공유하고,
    상기 제1주파수신호의 주파수는 제1주파수에서 제2주파수까지 변경되며,
    상기 제2주파수신호의 주파수는, 상기 제1주파수신호의 주파수가 제2주파수에 도달하기 전에 미리 제2주파수로 고정되어 있는,
    위상-간섭 주파수 합성기.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1위상고정루프 및 상기 제2위상고정루프는,
    상기 제어신호에 의해 가변되는 가변 커패시터를 포함하는 것을 특징으로 하는,
    위상-간섭 주파수 합성기.
  4. 제3항에 있어서,
    상기 가변 커패시터는,
    다이오드로 구현된 버랙터 커패시터(varactor capacitor)인 것을 특징으로 하는,
    위상-간섭 주파수 합성기.
  5. 삭제
  6. 제1항에 있어서,
    상기 제2주파수신호의 주파수는,
    상기 제어신호에 의해 제2주파수에서 제3주파수까지 변경되는 것을 특징으로 하는,
    위상-간섭 주파수 합성기.
  7. 제1항에 있어서,
    상기 제1위상고정루프 및 상기 제2위상고정루프는,
    분수형-N(fractional-N) 타입인 것을 특징으로 하는,
    위상-간섭 주파수 합성기.
  8. 고분해능 레이더 센서를 구현하기 위한, 위상-간섭(phase-coherent) 주파수 합성 방법에 있어서,
    제1위상고정루프(phase-locked loop)의 제1출력단으로부터 제1주파수신호를 출력하는 단계;
    제2위상고정루프의 제2출력단으로부터 제2주파수신호를 출력하는 단계;
    상기 제1위상고정루프, 상기 제2위상고정루프 및 제3출력단에 대한 제어신호를 생성하는 단계; 및
    상기 제어신호를 수신하고, 상기 수신한 제어신호에 기초하여, 상기 제3출력단을 상기 제1출력단 및 상기 제2출력단에 선택적으로 스위칭하여, 상기 제3출력단으로부터 합성된 신호를 출력하는 단계;를 포함하되,
    상기 제1위상고정루프 및 상기 제2위상고정루프 각각은 주파수를 조정하는 커패시터 배열을 포함하고,
    상기 커패시터 배열은, 주파수 겹침 구간이 발생하도록 커패시턴스 값을 갖는 커패시터들을 포함하고,
    상기 제1위상고정루프 및 상기 제2위상고정루프는 동일한 기준 클록을 공유하고,
    상기 제1주파수신호의 주파수는 제1주파수에서 제2주파수까지 변경되며,
    상기 제2주파수신호의 주파수는, 상기 제1주파수신호의 주파수가 제2주파수에 도달하기 전에 미리 제2주파수로 고정되어 있는,
    위상-간섭 주파수 합성 방법.
  9. 삭제
  10. 제8항에 있어서,
    상기 제1위상고정루프 및 상기 제2위상고정루프는,
    상기 제어신호에 의해 가변되는 가변 커패시터를 포함하는 것을 특징으로 하는,
    위상-간섭 주파수 합성 방법.
  11. 제10항에 있어서,
    상기 가변 커패시터는,
    다이오드로 구현된 버랙터 커패시터(varactor capacitor)인 것을 특징으로 하는,
    위상-간섭 주파수 합성 방법.
  12. 삭제
  13. 제8항에 있어서,
    상기 제2주파수신호의 주파수는,
    상기 제어신호에 의해 제2주파수에서 제3주파수까지 변경되는 것을 특징으로 하는,
    위상-간섭 주파수 합성 방법.
  14. 제8항에 있어서,
    상기 제1위상고정루프 및 상기 제2위상고정루프는,
    분수형-N(fractional-N) 타입인 것을 특징으로 하는,
    위상-간섭 주파수 합성 방법.
  15. 제8항, 제10항, 제11항, 제13항 및 제14항 중 어느 한 항에 따른 방법을 실행시키기 위한 프로그램을 저장하고 있는 컴퓨터 판독가능한 기록매체.
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