KR102204356B1 - 저전력 펄스폭변조 송신기 - Google Patents

저전력 펄스폭변조 송신기 Download PDF

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Abstract

본 발명은 저전력 펄스폭변조 송신기가 개시된다. 본 발명의 저전력 펄스폭변조 송신기는 싱글(single-ended) 형태의 클록 신호를 입력받아 차동(differential) 형태의 클록 신호로 변환하는 클록 분배부, 클록 분배부로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트(transmission gate)가 직렬로 연결되며, 전달게이트를 이용하여 제1 신호를 제어하는 제1 피드포워드 등화기부, 클록 분배부로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트가 직렬로 연결되며, 전달게이트를 이용하여 제2 신호를 제어하는 제2 피드포워드 등화기부 및 제1 피드포워드 등화기부 및 제2 피드포워드 등화기부로부터 각각 제1 신호 및 제2 신호를 수신하고, 수신된 제1 신호 및 제2 신호를 결합하여 펄스폭변조 신호를 생성하는 펄스폭변조 구동부를 포함한다.

Description

저전력 펄스폭변조 송신기{Low-power pulse width modulation transmitter}
본 발명은 펄스폭변조 송신기에 관한 것으로, 더욱 상세하게는 전달게이트(transmission gate) 기반의 피드포워드 등화기(Feed-Forward Equalizer, FFE)를 통해 클록속도를 반으로 낮추고, 피드포워드 등화기의 전력소모를 줄이는 저전력 펄스폭변조 송신기에 관한 것이다.
최근 대용량 광통신 시스템의 발전과 이에 따른 메가 데이터센터의 등장, 고성능 컴퓨팅(high performance computing) 응용 분야 확대 등으로 인해 채널당 50Gb/s 이상의 전송속도를 요구하고 있다. 따라서 대역폭이 제한된 다양한 채널 환경 속에서 기존 비제로 복귀(Non-Return-to-Zero) 신호 포맷보다 최소 2배의 주파수 효율을 갖는 펄스폭변조 전송기술이 대두되고 있다. 그러나 이러한 펄스폭변조 전송기술은 송수신 칩셋 내부의 대역폭 한계 극복을 위해 등화기(equalizer)가 필수적이고, 이에 따라 큰 전력 소모가 문제점으로 제기되고 있다.
도 1에 도시된 바와 같이, 종래의 펄스폭변조 송신기는 칩 내부의 대역폭 확장을 위해 피드포워드 등화기를 사용하는 것이 일반적이며, 피드포워드 등화기는 고속의 전류모드로직(Current-Mode Logic, CML) 기반의 D-플립플롭(D-Flip Flop) 및 래치(latch) 회로로 구성된다. 채널당 50Gb/s 전송을 위한 전류모드로직 기반 D-플립플롭 회로는 약 10mA 이상의 전류를 소모하여 펄스폭변조 1채널당 최소 6개 이상의 D-플립플롭이 필요한 피드포워드 등화기 회로구성에서 매우 큰 전류를 소모하게 된다. 또한 모든 회로가 50Gb/s 전송을 위해 25GHz 클록속도로 동작하기 때문에 이를 위한 클록분배(clock tree) 회로의 전력 소모도 매우 크다.
특히, 종래의 펄스폭변조 송신기는 칩셋 내부의 대역폭 확장을 위해 고속 전류모드로직 기반의 피드포워드 등화기를 사용하고, 최대 속도(full rate)의 클록을 이용하여 높은 전력이 소모되고 클록-데이터 간 지연시간(delay)으로 인해 송신기의 선형성 성능이 저하되는 문제가 있다.
한국등록특허공보 제10-0944053호(2010.02.17.)
본 발명이 이루고자 하는 기술적 과제는 클록속도를 반으로 낮추어 전력 소모를 크게 줄이고, 클록-데이터 간 지연시간 문제를 해결하여 송신기의 선형성 성능을 개선하는 저전력 펄스폭변조 송신기를 제공하는데 목적이 있다.
상기 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 저전력 펄스폭변조 송신기는 싱글(single-ended) 형태의 클록 신호를 입력받아 차동(differential) 형태의 클록 신호로 변환하는 클록 분배부, 상기 클록 분배부로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트(transmission gate)가 직렬로 연결되며, 상기 전달게이트를 이용하여 제1 신호를 제어하는 제1 피드포워드 등화기부, 상기 클록 분배부로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트가 직렬로 연결되며, 상기 전달게이트를 이용하여 제2 신호를 제어하는 제2 피드포워드 등화기부 및 상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부로부터 각각 제1 신호 및 제2 신호를 수신하고, 상기 수신된 제1 신호 및 제2 신호를 결합하여 펄스폭변조 신호를 생성하는 펄스폭변조 구동부를 포함한다.
또한 상기 클록 분배부는, 이미터 결합의 전류 스위치를 구비하고, 상기 싱글 형태의 클록 신호를 상기 차동 형태의 클록 신호로 변환하면서 신호 포맷을 전류모드로직 신호로 변환시키는 전류모드로직(Current-Mode Logic), 상기 전류모드로직과 연결되고, 클록 신호가 동시에 구동되도록 신호를 보상하는 전류모드로직 버퍼 및 상기 전류모드로직 버퍼와 연결되고, 상기 전류모드로직 신호를 CMOS로직 신호로 신호 포맷을 변환하는 CMOS 변환회로를 포함하는 것을 특징으로 한다.
또한 상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부는, 상기 전달게이트 역할을 수행하는 복수의 래치, 두 개의 입력단이 상기 래치로부터 출력된 두 개의 입력 신호를 입력받고, 상기 클록 신호에 의해 한 개의 신호를 선택하여 출력 신호로 출력하는 복수의 셀렉터 회로 및 상기 복수의 셀렉터 회로 출력단과 일대일 대응이 되도록 연결되어 각 신호를 증폭하는 복수의 증폭기를 포함하는 것을 특징으로 한다.
또한 상기 제1 신호는 펄스폭변조의 최상위 비트(most significant bit) 신호이고, 상기 제2 신호는 펄스폭변조의 최하위 비트(least significant bit) 신호인 것을 특징으로 한다.
또한 상기 펄스폭변조 구동부는, 상기 제1 피드포워드 등화기부를 통과하면서 지연된 신호를 결합하여 고주파가 강조된 펄스폭변조 신호로 생성하는 제1 결합기 및 상기 제2 피드포워드 등화기부를 통과하면서 지연된 신호를 결합하여 고주파가 강조된 펄스폭변조 신호로 생성하는 제2 결합기를 포함하는 것을 특징으로 한다.
또한 상기 제1 결합기 및 제2 결합기는, 상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부를 통과한 지연된 신호에 가중치(weight)를 부여하여 지연시간을 보상하는 것을 특징으로 한다.
또한 상기 제1 결합기 및 상기 제2 결합기는, 출력노드에 기생 커패시터 성분으로 인한 대역폭 저하를 보상하는 직렬 인덕터를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 저전력 펄스폭변조 송신기는 싱글 형태의 클록 신호를 입력받아 차동 형태의 클록 신호로 변환하는 클록 분배부, 상기 클록 분배부로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트가 직렬로 연결되며, 상기 전달게이트를 이용하여 펄스폭변조의 최상위 비트인 제1 신호를 제어하는 제1 피드포워드 등화기부, 상기 클록 분배부로부터 클록 신호를 수신하고, 상기 제1 피드포워드 등화기부와 동일한 구조를 가지는 전달게이트를 이용하여 펄스폭변조의 최하위 비트인 제2 신호를 제어하는 제2 피드포워드 등화기부 및 상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부로부터 각각 제1 신호 및 제2 신호를 수신하고, 상기 수신된 제1 신호 및 제2 신호를 결합하여 펄스폭변조 신호를 생성하는 펄스폭변조 구동부를 포함한다.
본 발명의 저전력 펄스폭변조 송신기는 전달게이트 기반의 FFE 구성을 통해 클록속도를 반으로 낮추고, 피드포워드 등화기의 전력 소모를 크게 줄일 수 있다.
또한 클록-데이터 간 지연시간 문제를 해결하여 송신기의 선형성 성능을 개선할 수 있다.
도 1은 종래의 펄스폭변조 송신기를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 저전력 펄스폭변조 송신기를 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 클록 분배부를 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 전달게이트 기반의 멀티플렉서를 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 펄스폭변조 구동부의 결합기를 설명하기 위한 도면이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의한다. 또한 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 당업자에게 자명하거나 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 2는 본 발명의 실시예에 따른 저전력 펄스폭변조 송신기를 설명하기 위한 도면이다.
도 2를 참조하면, 저전력 펄스폭변조 송신기(100)는 전달게이트 기반의 피드포워드 등화기 구성을 통해 클록속도를 반으로 낮추고, 피드포워드 등화기의 전력 소모를 크게 줄인다. 저전력 펄스폭변조 송신기(100)는 클록-데이터 간 지연시간 문제를 해결하여 송신기의 선형성 성능을 개선한다. 저전력 펄스폭변조 송신기(100)는 클록 분배부(10), 제1 피드포워드 등화기부(30), 제2 피드포워드 등화기부(50) 및 펄스폭변조 구동부(70)를 포함한다.
클록 분배부(10)는 싱글(singe-ended) 형태의 클록 신호를 입력받아 차동(differential) 형태의 클록 신호로 변환한다. 클록 분배부(10)는 복수의 클록 신호가 동시에 구동될 수 있도록 한다. 이때, 클록 분배부(10)는 클록 신호를 차동 형태로 변환하면서 신호 포맷을 전류모드로직 신호로 변환한다. 하지만 전류모드로직 신호는 최대 스윙(full-swing)이 가능하지 않으므로 클록 분배부(10)는 신호 포맷을 전류모드로직 신호에서 최대 스윙이 가능한 CMOS(complementary metal-oxide semiconductor)로직 신호로 변환한다.
제1 피드포워드 등화기부(30)는 클록 분배부(10)로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트(Transmission gate)가 직렬로 연결되고, 직렬 연결된 전달게이트를 이용하여 제1 신호를 제어한다. 제1 신호는 펄스폭변조의 최상위 비트(most significant bit) 신호를 의미한다. 제1 피드포워드 등화기부(30)는 복수의 래치(latch, L), 복수의 셀렉터 회로(S) 및 복수의 증폭기(α)를 포함하고, 복수의 래치 및 하나의 셀렉터 회로를 하나의 멀티플렉서로 나타낼 수 있다.
여기서, 복수의 래치는 전달게이트 역할을 수행하고, 이를 통해 전류 소모를 크게 줄일 수 있다. 복수의 셀렉터 회로는 두 개의 입력단이 래치로부터 출력된 두 개의 입력 신호를 입력받고, 클록 신호에 의해 한 개의 신호를 선택하여 출력 신호로 출력한다. 복수의 증폭기는 복수의 셀렉터 회로 출력단과 일대일 대응이 되도록 연결되어 각 신호를 증폭한다.
제2 피드포워드 등화기부(50)는 클록 분배부(10)로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트가 직렬로 연결되고, 직렬 연결된 전달게이트를 이용하여 제2 신호를 제어한다. 제2 신호는 펄스폭변조의 최하위 비트(least significant bit) 신호를 의미한다. 제2 피드포워드 등화기부(50)는 복수의 래치, 복수의 셀렉터 회로 및 복수의 증폭기를 포함하고, 복수의 래치 및 하나의 셀렉터 회로를 하나의 멀티플렉서로 나타낼 수 있다.
여기서, 복수의 래치는 전달게이트 역할을 수행하고, 이를 통해 전류 소모를 크게 줄일 수 있다. 복수의 셀렉터 회로는 두 개의 입력단이 래치로부터 출력된 두 개의 입력 신호를 입력받고, 클록 신호에 의해 한 개의 신호를 선택하여 출력 신호로 출력한다. 복수의 증폭기는 복수의 셀렉터 회로 출력단과 일대일 대응이 되도록 연결되어 각 신호를 증폭한다.
즉, 제1 피드포워드 등화기부(30) 및 제2 피드포워드 등화기부(50)는 각각 최상위 비트 신호 및 최하위 비트 신호를 담당하는 부분만 다를 뿐, 서로 동일한 구성 및 동일한 구조를 가질 수 있다.
펄스폭변조 구동부(70)는 제1 피드포워드 등화기부(30) 및 제2 피드포워드 등화기부(50)로부터 각각 제1 신호 및 제2 신호를 수신한다. 펄스폭변조 구동부(70)는 수신된 제1 신호 및 제2 신호를 결합하여 펄스폭변조 신호를 생성한다. 펄스폭변조 구동부(70)는 제1 피드포워드 등화기부(30) 및 제2 피드포워드 등화기부(50)를 통과하면서 신호가 지연되는 현상에 대해 가중치(wight)를 부여하여 지연시간을 보상할 수 있다. 바람직하게는, 펄스폭변조 구동부(60)는 제1 피드포워드 등화기부(30) 및 제2 피드포워드 등화기부(50)가 영향을 미치는 전류량에 가중치를 부여할 수 있다.
도 3은 본 발명의 실시예에 따른 클록 분배부를 설명하기 위한 도면이다.
도 2 및 도 3을 참조하면, 클록 분배부(10)는 전류모드로직(11), 전류모드로직 버퍼(12) 및 CMOS 변환회로(13)를 포함한다.
전류모드로직(11)은 싱글 형태의 클록 신호를 차동 형태의 클록신호로 변환한다. 전류모드로직(11)은 차동 형태로 클록신호를 변환하면서 신호 포맷을 전류모드로직 신호로 변환시킬 수 있다. 이를 위해, 전류모드로직(11)은 이미터 결합의 전류 스위치를 구비한다. 전류모드로직(11)은 전류모드로직 신호로 변환하여 복수의 래치를 구동시킬 수 있다. 여기서, 복수의 래치는 약 10개일 수 있으나, 이에 한정하지 않는다.
전류모드로직 버퍼(12)는 전류모드로직(11)과 연결되고, 클록 신호가 동시에 구동되도록 신호를 보상한다. 전류모드로직 버퍼(12)는 전류모드로직(11)과 CMOS 변환회로(13) 사이에 위치하여 회로 간에 발생되는 속도 차이를 보상한다. 즉, 전류모드로직 버퍼(12)는 전류모드로직(11)과 CMOS 변환회로(13)가 양호하게 결합될 수 있도록 중간에서 매개체 역할을 수행한다.
CMOS 변환회로(13)는 전류모드로직 버퍼(12)와 연결되고, 전류모드로직 신호를 CMOS로직 신호로 신호 포맷을 변환한다. 여기서, CMOS로직 신호는 최대 스윙이 가능한 신호 포맷이다.
따라서, 클록 분배부(10)로부터 출력되는 클록 신호는 차동 형태의 CMOS로직 신호이다.
도 4는 본 발명의 실시예에 따른 전달게이트 기반의 멀티플렉서를 설명하기 위한 도면이다. 도 4(a)는 제1 타입의 전달게이트를 설명하는 도면이고, 도 4(b)는 제2 타입의 전달게이트를 설명하는 도면이며, 도4(c)는 제1 타입의 전달게이트 및 제2 타입의 전달게이트가 적용된 제1 피드포워드 등화기부를 개략적으로 설명하는 도면이다.
도 2 및 도 4를 참조하면, 제1 피드포워드 등화기부(30)는 두 개의 타입을 가지는 전달게이트를 포함하는 멀티플렉서를 포함한다. 여기서, 제1 타입의 전달게이트는 디지털 기반의 스위치로 구성되고, 제2 타입의 전달게이트는 제1 타입의 전달게이트와 동일한 구조를 가지되, 입력단에 버퍼를 더 포함할 수 있다.
멀티플렉서는 제1 래치(31) 내지 제7 래치(37) 및 셀럭터 회로(38)를 포함한다. 여기서, 제1 래치(31), 제3 래치(33), 제4 래치(34), 제5 래치(35) 및 제7 래치(37)는 제1 타입의 전달게이트일 수 있고, 제2 래치(32) 및 제6 래치(36)는 제2 타입의 전달게이트일 수 있다.
도 5는 본 발명의 실시예에 따른 펄스폭변조 구동부의 결합기를 설명하기 위한 도면이다.
도 2 및 도 5를 참조하면, 펄스폭변조 구동부(70)는 제1 결합기 및 제2 결합기를 포함한다. 제1 결합기는 제1 피드포워드 등화기부(30)를 통과하면서 지연된 신호를 결합하여 고주파로 강조된 펄스폭변조 신호를 생성한다. 제2 결합기는 제2 피드포워드 등화기(50)를 통과하면서 지연된 신호를 결합하여 고주파로 강조된 펄스폭변조 신호를 생성한다. 이 때, 제1 결합기 및 제2 결합기는 제1 피드포워드 등화기부(30) 및 제2 피드포워드 등화기부(50)를 통과한 지연된 신호에 가중치를 부여하여 지연시간을 보상할 수 있다.
제1 결합기 및 제2 결합기는 지연된 신호를 메인(main) 신호(71), 프리 커서(pre cursor)(72), 제1 포스트 커서(post cursor)(73) 및 제2 포스트 커서(74)의 전류를 온오프(on/off) 제어하여 가중치를 부여하고, 이를 통해 고주파가 강조된 펄스폭변조 신호가 구동되도록 한다.
또한 제1 결합기 및 제2 결합기는 출력노드에 기생 커패시터 성분으로 인한 대역폭 저하를 보상하는 직렬 인덕터(75)를 포함한다.
이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
10: 클록 분배부
11: 전류모드로직
12: 전류모드로직 버퍼
13: CMOS 변환회로
30: 제1 피드포워드 등화기부
31: 제1 래치
32: 제2 래치
33: 제3 래치
34: 제4 래치
35: 제5 래치
36: 제6 래치
37: 제7 래치
38: 셀렉터 회로
50: 제2 피드포워드 등화기부
70: 펄스폭변조 구동부
71: 메인신호
72: 프리 커서
73: 제1 포스트 커서
74: 제2 포스트 커서
75: 직렬 인덕터
100: 저전력 펄스폭변조 송신기

Claims (8)

  1. 싱글(single-ended) 형태의 클록 신호를 입력받아 차동(differential) 형태의 클록 신호로 변환하는 클록 분배부;
    상기 클록 분배부로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트(transmission gate)가 직렬로 연결되며, 상기 전달게이트를 이용하여 제1 신호를 제어하는 제1 피드포워드 등화기부;
    상기 클록 분배부로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트가 직렬로 연결되며, 상기 전달게이트를 이용하여 제2 신호를 제어하는 제2 피드포워드 등화기부; 및
    상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부로부터 각각 제1 신호 및 제2 신호를 수신하고, 상기 수신된 제1 신호 및 제2 신호를 결합하여 펄스폭변조 신호를 생성하는 펄스폭변조 구동부;를 포함하고,
    상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부는,
    상기 전달게이트 역할을 수행하는 래치;
    두 개의 입력단이 상기 래치로부터 출력된 두 개의 입력 신호를 입력받고, 상기 클록 신호에 의해 한 개의 신호를 선택하여 출력 신호로 출력하는 복수의 셀렉터 회로; 및
    상기 복수의 셀렉터 회로의 출력단과 일대일 대응이 되도록 연결되어 각 신호를 증폭하는 복수의 증폭기;를 포함하고,
    상기 래치는,
    두 개의 타입의 전달게이트로 구성되되, 상기 두 개의 타입 중 하나인 제1 전달게이트는 디지털 기반의 스위치로 구성되고, 나머지 하나인 제2 전달게이트는 상기 제1 전달게이트의 입력단에 버퍼를 더 포함시킨 스위치로 구성되며,
    상기 두 개의 타입의 전달게이트로 이루어진 래치가 기 설정된 패턴에 따라 연속적으로 연결되는 복수의 래치로 구현되고, 상기 복수의 래치가 하나의 셀렉터 회로와 연결되어 하나의 멀티플렉서로 구현되는 것을 특징으로 하는 저전력 펄스폭변조 송신기.
  2. 제 1항에 있어서,
    상기 클록 분배부는,
    이미터 결합의 전류 스위치를 구비하고, 상기 싱글 형태의 클록 신호를 상기 차동 형태의 클록 신호로 변환하면서 신호 포맷을 전류모드로직 신호로 변환시키는 전류모드로직(Current-Mode Logic);
    상기 전류모드로직과 연결되고, 클록 신호가 동시에 구동되도록 신호를 보상하는 전류모드로직 버퍼; 및
    상기 전류모드로직 버퍼와 연결되고, 상기 전류모드로직 신호를 CMOS로직 신호로 신호 포맷을 변환하는 CMOS 변환회로;
    를 포함하는 것을 특징으로 하는 저전력 펄스폭변조 송신기.
  3. 삭제
  4. 제 1항에 있어서,
    상기 제1 신호는 펄스폭변조의 최상위 비트(most significant bit) 신호이고,
    상기 제2 신호는 펄스폭변조의 최하위 비트(least significant bit) 신호인 것을 특징으로 하는 저전력 펄스폭변조 송신기.
  5. 제 1항에 있어서,
    상기 펄스폭변조 구동부는,
    상기 제1 피드포워드 등화기부를 통과하면서 지연된 신호를 결합하여 고주파가 강조된 펄스폭변조 신호로 생성하는 제1 결합기; 및
    상기 제2 피드포워드 등화기부를 통과하면서 지연된 신호를 결합하여 고주파가 강조된 펄스폭변조 신호로 생성하는 제2 결합기;
    를 포함하는 것을 특징으로 하는 저전력 펄스폭변조 송신기.
  6. 제 5항에 있어서,
    상기 제1 결합기 및 제2 결합기는,
    상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부를 통과한 지연된 신호에 가중치(weight)를 부여하여 지연시간을 보상하는 것을 특징으로 하는 저전력 펄스폭변조 송신기.
  7. 제 5항에 있어서,
    상기 제1 결합기 및 상기 제2 결합기는,
    출력노드에 기생 커패시터 성분으로 인한 대역폭 저하를 보상하는 직렬 인덕터;
    를 포함하는 것을 특징으로 하는 저전력 펄스폭변조 송신기.
  8. 싱글 형태의 클록 신호를 입력받아 차동 형태의 클록 신호로 변환하는 클록 분배부;
    상기 클록 분배부로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트가 직렬로 연결되며, 상기 전달게이트를 이용하여 펄스폭변조의 최상위 비트인 제1 신호를 제어하는 제1 피드포워드 등화기부;
    상기 클록 분배부로부터 클록 신호를 수신하고, 상기 제1 피드포워드 등화기부와 동일한 구조를 가지는 전달게이트를 이용하여 펄스폭변조의 최하위 비트인 제2 신호를 제어하는 제2 피드포워드 등화기부; 및
    상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부로부터 각각 제1 신호 및 제2 신호를 수신하고, 상기 수신된 제1 신호 및 제2 신호를 결합하여 펄스폭변조 신호를 생성하는 펄스폭변조 구동부;를 포함하고,
    상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부는,
    상기 전달게이트 역할을 수행하는 래치;
    두 개의 입력단이 상기 래치로부터 출력된 두 개의 입력 신호를 입력받고, 상기 클록 신호에 의해 한 개의 신호를 선택하여 출력 신호로 출력하는 복수의 셀렉터 회로; 및
    상기 복수의 셀렉터 회로의 출력단과 일대일 대응이 되도록 연결되어 각 신호를 증폭하는 복수의 증폭기;를 포함하고,
    상기 래치는,
    두 개의 타입의 전달게이트로 구성되되, 상기 두 개의 타입 중 하나인 제1 전달게이트는 디지털 기반의 스위치로 구성되고, 나머지 하나인 제2 전달게이트는 상기 제1 전달게이트의 입력단에 버퍼를 더 포함시킨 스위치로 구성되며,
    상기 두 개의 타입의 전달게이트로 이루어진 래치가 기 설정된 패턴에 따라 연속적으로 연결되는 복수의 래치로 구현되고, 상기 복수의 래치가 하나의 셀렉터 회로와 연결되어 하나의 멀티플렉서로 구현되는 것을 특징으로 하는 저전력 펄스폭변조 송신기.
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