KR102199846B1 - Display device - Google Patents
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Abstract
본 발명의 실시예에 따른 쉬프트 레지스터 회로는, 복수개의 스테이지를 구비한 쉬프트 레지스터로써, 상기 복수개의 스테이지 각각은 제1 노드를 구비한 안정화부, 상기 안정화부와 연결되고 출력 단자로 출력 신호를 제공하며 반전 및 비반전 노드를 구비한 출력부를 포함하고, 상기 안정화부는 제2 클럭 신호에 의해 제어되어 상기 제1 노드에 상기 제3 클럭 신호를 제공하는 제1 트랜지스터와 상기 제1 노드상의 충전 전압에 의해 제어되어 고전위 전원을 상기 반전노드로 제공하는 제2 트랜지스터를 더 포함하고, 상기 출력부는 상기 반전 노드상의 충전 전압에 의해 제어되어 상기 비반전 노드 및 상기 출력 단자를 방전하는 제7 및 제9 트랜지스터, 이전 스테이지의 출력에 의해 충전된 상기 비반전 노드 상의 충전 전압에 의하여 제어되어 제1 클럭 신호를 상기 출력 단자로 출력하는 제8 트랜지스터, 상기 비반전 노드 상의 충전 전압에 의하여 제어되어 상기 반전 노드를 방전하는 제6 트랜지스터를 포함하는 쉬프트 레지스터 회로.A shift register circuit according to an embodiment of the present invention is a shift register having a plurality of stages, each of the plurality of stages being connected to a stabilization unit having a first node, the stabilization unit, and providing an output signal to an output terminal. And an output unit having an inverting and non-inverting node, wherein the stabilization unit is controlled by a second clock signal to provide the third clock signal to the first node and a charging voltage on the first node. A second transistor controlled by a high potential power source to the inverting node, wherein the output unit is controlled by a charging voltage on the inverting node to discharge the non-inverting node and the output terminal. Transistor, an eighth transistor that is controlled by a charging voltage on the non-inverting node charged by the output of a previous stage and outputs a first clock signal to the output terminal, and the inverting node is controlled by a charging voltage on the non-inverting node Shift register circuit including a sixth transistor to discharge.
Description
본 발명은 표시장치에 관한 발명이다.The present invention relates to a display device.
휴대폰(Mobile Phone), 노트북, 컴퓨터와 같은 각종 포터플기기(potable device) 및, HDTV 등의 고해상도, 고품질의 영상을 구현하는 정보전자장치가 발전함에 따라, 이에 적용되는 평판표시장치(Flat Panel Display Device)에 대한 수요가 점차 증대되고 있다. 이러한 평판표시장치로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display) 및 OLED(Organic Light Emitting Diodes) 등이 활발히 연구되었지만, 양산화 기술, 구동수단의 용이성, 고화질의 구현, 대면적 화면의 실현이라는 이유로 인해 현재에는 액정표시장치(LCD)가 각광을 받고 있다.With the development of various potable devices such as mobile phones, notebook computers, and computers, and information and electronic devices that implement high-resolution and high-quality images such as HDTVs, flat panel displays applied thereto Device) is gradually increasing. As such flat panel display devices, LCD (Liquid Crystal Display), PDP (Plasma Display Panel), FED (Field Emission Display), and OLED (Organic Light Emitting Diodes) have been actively studied, but mass production technology, ease of driving means, and high quality Currently, liquid crystal displays (LCDs) are in the spotlight for reasons of realization and realization of a large-area screen.
액정표시장치는 액정표시패널과, 액정표시패널의 데이터 라인에 데이터를 공급하기 위한 데이터 구동부와, 액정표시패널의 게이트 라인에 게이트 펄스를 공급하기 위한 게이트 구동부와, 데이터 구동부 및 게이트 구동부를 제어하기 위한 타이밍 컨트롤러를 구비한다. 이러한, 액정표시장치는 일반적으로 게이트 및 데이터 구동부를 집적회로 형태로 형성하여 TCＰ또는 COF 테이프와 같이 액정표시패널에 부착하여 사용한다. 이로 인해서 부품소자 수가 증가하고, 부품소자 수의 증가에 따른 공정 증가로 공정비용이 상승하여 액정표시장치를 경량화 및 소형화 하는데 문제점이 되고 있어, 게이트 구동부를 액정표시패널에 형성하는 GIP(Gate Driver in panel) 방식의 액정표시장치가 제안되었다.A liquid crystal display device controls a liquid crystal display panel, a data driver for supplying data to a data line of the liquid crystal display panel, a gate driver for supplying a gate pulse to a gate line of the liquid crystal display panel, and a data driver and a gate driver. Equipped with a timing controller for. Such a liquid crystal display device is generally used by forming a gate and a data driver in the form of an integrated circuit and attaching it to a liquid crystal display panel such as a TCP or COF tape. As a result, the number of component elements increases, and the process cost increases due to the increase in the number of component elements, which is a problem in reducing the weight and size of the liquid crystal display. Thus, GIP (Gate Driver in panel) type liquid crystal display device was proposed.
내장회로를 구비한 액정표시장치에서 데이터 구동부는 칩 형태로 형성하여 TCP 또는 COF 테이프와 같이 액정표시패널에 부착하여 형성되고, 액정표시패널의 표시영역에는 액정셀을 정의하는 다수의 게이트 및 데이터 라인이 교차되어 형성되어 있고, 표시영역의 외곽에서 다수의 박막 트랜지스터로 구성되는 GIP 방식의 게이트 구동부가 구비되어 있다.In a liquid crystal display with built-in circuit, the data driver is formed in the form of a chip and attached to the liquid crystal display panel like a TCP or COF tape, and a plurality of gates and data lines defining a liquid crystal cell in the display area of the liquid crystal display panel The gate driver of the GIP method is formed by crossing each other and is formed of a plurality of thin film transistors outside the display area.
상기 게이트 구동부는 게이트 배선을 구동하기 위한 쉬프트 레지스터를 포함할 수 있고, 상기 쉬프트 레지스터는 종속 접속된 복수개의 스테이지를 구비한다.The gate driver may include a shift register for driving a gate line, and the shift register includes a plurality of cascade-connected stages.
도 1은 종래의 쉬프트 레지스터의 스테이지를 구성하는 회로도이다. 그리고 도 2는 도 1의 회로도에 인가되는 신호와 각 노드 상의 전압을 나타낸 타이밍도이다.1 is a circuit diagram of a conventional shift register stage. 2 is a timing diagram showing a signal applied to the circuit diagram of FIG. 1 and a voltage on each node.
도 1 및 도 2를 참조하면, 도 1을 구성하는 각종 트랜지스터는 구동시간이 증가함에 따라 각 트랜지스터에 인가되는 누적 스트레스가 달라지고, 이에 따라 각 트랜지스터의 열화 정도에 큰 차이가 발생한다. 특히 도 2에서 알 수 있듯이 제3 및 제7 트랜지스터(T3, T7)에 대부분의 시간 동안 하이 레벨의 전압이 인가되어 있다. 따라서 상기 제3 및 제7 트랜지스터(T3, T7)는 다른 트랜지스터에 비해 열화 정도가 심하고, 그 결과 상기 제3 및 제7 트랜지스터(T3, T7)의 문턱전압(Vth)이 회로 전체의 수명을 결정하게 되는 문제가 있었다.Referring to FIGS. 1 and 2, in the various transistors of FIG. 1, as the driving time increases, the accumulated stress applied to each transistor varies, and accordingly, a large difference occurs in the degree of deterioration of each transistor. In particular, as can be seen in FIG. 2, a high level voltage is applied to the third and seventh transistors T3 and T7 for most of the time. Therefore, the third and seventh transistors (T3, T7) have a greater degree of deterioration than other transistors, and as a result, the threshold voltage (Vth) of the third and seventh transistors (T3, T7) determines the lifetime of the entire circuit. There was a problem to be done.
도 3은 교번 동작하는 트랜지스터를 구비한 쉬프트 레지스터의 스테이지를 구성하는 회로도이다.3 is a circuit diagram of a stage of a shift register including transistors that alternately operate.
도 3을 참조하면, 도 1 및 도 2에서 설명한 문제를 해결하기 위하여, 반전노드(QB1, QB2)에 각각 연결된 제1 및 제2 풀-다운 트랜지스터(Tdown1, Tdown2)가 교번 구동하는 구조이다. 상기 제1 및 제2 풀-다운 트랜지스터(Tdown1, Tdown2)가 교번 동작함으로써 소자의 열화와 회복을 반복할 수 있어 신뢰성을 향상시킬 수 있었다. Referring to FIG. 3, in order to solve the problem described in FIGS. 1 and 2, first and second pull-down transistors Tdown1 and Tdown2 respectively connected to inverting nodes QB1 and QB2 are alternately driven. Since the first and second pull-down transistors Tdown1 and Tdown2 operate alternately, the deterioration and recovery of the device can be repeated, thereby improving reliability.
한편 도 3과 같은 구조의 쉬프트 레지스터의 스테이지에서 트랜지스터를 비정질실리콘(a-si)으로 제조하는 경우를 살펴보면, 상기 비정질실리콘(a-si)의 트랜지스터의 경우 양의 문턱 전압 쉬프팅 정도와 음의 문턱 전압 쉬프팅 정도가 거의 비슷하여 일정한 문턱 전압으로 포화될 수 있다. 즉, 교번 동작하여도 원상복귀 현상이 잘 일어난다. 따라서 비정질실리콘(a-si)의 트랜지스터를 이용한 구동 회로에서는 회로의 신회성을 개선할 수 있었다. 그러나 옥사이드(Oxide)로 제조된 트랜지스터의 경우 양의 문턱 전압 쉬프팅 정도보다 음의 문턱 전압 쉬프팅 정도가 적어 교번 동작 시 원상복귀 현상이 잘 일어나지 않는다. 따라서 옥사이드(Oxide)로 제조된 트랜지스터가 교번 동작하는 경우 양의 문턱 전압으로 쉬프팅하여 결국에는 정상적으로 구동하지 못하는 문제가 있었다. 따라서 도 3과 같이 교번 동작하는 트랜지스터를 옥사이드(Oxide)로 제조하는 경우 회복 특성이 나빠 반전 노드(QB1, QB2) 상의 전압만으로는 제1 및 제2 풀-다운 트랜지스터(Tdown1, Tdown2)가 턴온되지 못할 수 있다, 그리고 비반전노드(Q) 상의 전압이 방전되지 못하는 문제가 있다. On the other hand, looking at the case of manufacturing a transistor with amorphous silicon (a-si) in the stage of the shift resistor structure as shown in FIG. 3, in the case of the transistor of the amorphous silicon (a-si), the positive threshold voltage shifting degree and the negative threshold The degree of voltage shifting is almost the same, so it can be saturated with a constant threshold voltage. In other words, even if it is operated alternately, the phenomenon of returning to its original state occurs well. Accordingly, in a driving circuit using a transistor of amorphous silicon (a-si), the reliability of the circuit could be improved. However, in the case of a transistor made of oxide, the degree of shifting the negative threshold voltage is less than the degree of shifting the positive threshold voltage, so that the return to the original state does not occur well during the alternating operation. Therefore, when the transistors made of oxide are alternately operated, there is a problem in that the transistors are shifted to a positive threshold voltage and are not driven normally in the end. Therefore, when the transistors that alternately operate as shown in FIG. 3 are manufactured with oxide, the recovery characteristics are poor, and the first and second pull-down transistors Tdown1 and Tdown2 cannot be turned on only with the voltage on the inverting nodes QB1 and QB2. In addition, there is a problem in that the voltage on the non-inverting node Q is not discharged.
이와 같이 비반전노드(Q) 상의 전압이 방전되지 않는 경우, 출력기간이 아닌 구간에서 클럭신호에 따른 부트스트랩(bootstrap) 현상에 따라서 원치 않는 신호가 출력되는 문제가 있었다.When the voltage on the non-inverting node Q is not discharged as described above, there is a problem in that an unwanted signal is output according to a bootstrap phenomenon according to a clock signal in a period other than the output period.
또한 이를 개선하기 위하여 출력단의 트랜지스터의 게이트 및 소스 단자 사이에 부트스트랩 커패시터를 별도로 연결하였다. 그러나 도1 및 도3과 같은 회로는 도면에 도시되지 않은 트랜지스터 외에도 많은 트랜지스터가 실제로 필요로 하고 그에 따라 회로의 면적이 크다. 따라서 면적이 큰 회로에 별도의 커패시터를 부가하는 경우 면적이 더 증가하여 베젤이 증가하는 문제가 있었으므로, 별도의 커패시터를 형성 하는 것은 이와 같은 제약이 있었다.In addition, to improve this, a bootstrap capacitor is separately connected between the gate and source terminals of the transistor at the output stage. However, the circuits of Figs. 1 and 3 actually require many transistors in addition to the transistors not shown in the drawing, and thus the area of the circuit is large. Therefore, when a separate capacitor is added to a circuit having a large area, there is a problem in that the area increases and the bezel increases. Therefore, forming a separate capacitor has such a limitation.
도 4는 트랜지스터의 수를 줄인 쉬프트 레지스터의 스테이지의 회로도이다. 그리고 도 5는 출력 파형에서 나타나는 리플을 나타낸 도면이다.4 is a circuit diagram of a stage of a shift register in which the number of transistors is reduced. And Figure 5 is a diagram showing the ripple appearing in the output waveform.
도 4와 같은 구동회로는 트랜지스터의 개수를 줄인 회로로써 심플 로직 회로(Simple Logic circuit; SLC)라고 부르기도 한다. 이러한 구동회로는 제3 및 제7 트랜지스터(T3, T7)의 소자가 먼저 열화되어 제대로 동작하지 못한다고 하여도, 제6 트랜지스터(T6)에 별도로 연결된 부트스트랩 커패시터(CB)에 의하여 정상 동작이 가능하다. 즉, 회로의 사이즈가 작기 때문에 별도의 커패시터를 형성하여도 베젤이 크게 증가하는 문제가 없었다. 그러나 클럭 신호들(CLK(N-1), CLK(N+2))가 하이논리와 로우논리 신호로 반복할 때 상기 클럭 신호들(CLK(N-1), CLK(N+2))이 로우논리가 되면 Q 노드와 출력단을 로우로 잡아주지 못하는 문제가 있었다. 즉, Q 노드가 제대로 방전되지 못하는 문제가 있다. 이는 도 1 및 도 3과 같은 회로에서는 QB 노드의 충전된 전압에 의하여 Q 노드를 방전할 수 있으나 도 4와 같은 회로에는 QB 노드가 없기 때문에 Q 노드를 확실하게 방전하는데 어려움이 있었다. The driving circuit shown in FIG. 4 is a circuit in which the number of transistors is reduced, and is also referred to as a simple logic circuit (SLC). Even if the devices of the third and seventh transistors T3 and T7 are first deteriorated and thus fail to operate properly, the driving circuit can operate normally by the bootstrap capacitor CB separately connected to the sixth transistor T6. . That is, since the size of the circuit is small, there is no problem that the bezel is greatly increased even when a separate capacitor is formed. However, when the clock signals CLK(N-1) and CLK(N+2) are repeated as high and low logic signals, the clock signals CLK(N-1) and CLK(N+2) are When the logic is low, there is a problem that the Q node and the output terminal cannot be held low. That is, there is a problem that the Q node is not properly discharged. This is because the Q node can be discharged by the charged voltage of the QB node in the circuit shown in FIGS. 1 and 3, but since there is no QB node in the circuit shown in FIG. 4, it is difficult to reliably discharge the Q node.
이와 같이 Q 노드가 확실히 방전되지 않는 경우, 도 5와 같이 클럭신호(CLKN)가 하이 논리가 될 때마다 원치 않은 출력이 나타나는 리플 현상이 발생한다. 그리하여 딤(Dim) 현상이나 화상적으로 얼룩이 발생하는 문제가 있었다.In this case, when the Q node is not surely discharged, a ripple phenomenon occurs in which an unwanted output appears whenever the clock signal CLKN becomes a high logic as shown in FIG. 5. Thus, there is a problem that a dim phenomenon or an image stain occurs.
본 발명의 실시예에 따른 표시장치는 클럭 신호에 의한 게이트 구동부의 출력 단의 리플을 방지할 수 있는 표시장치를 제공할 수 있다.The display device according to an embodiment of the present invention can provide a display device capable of preventing ripple at an output terminal of a gate driver due to a clock signal.
본 발명의 실시예에 따른 표시장치는 게이트 구동부를 구성하는 각종 트랜지스터의 열화 현상에도 상기 게이트 구동부가 정상 동작할 수 있도록 하는 표시장치를 제공할 수도 있다.The display device according to an exemplary embodiment of the present invention may provide a display device that enables the gate driver to operate normally even when various transistors constituting the gate driver are deteriorated.
본 발명의 실시예에 따른 표시장치는 네로우 베젤을 실현할 수 있는 게이트 구동부를 구비한 표시장치를 제공할 수도 있다.The display device according to an embodiment of the present invention may provide a display device including a gate driver capable of realizing a narrow bezel.
본 발명의 실시예에 따른 표시장치는 트랜지스터의 수를 줄인 게이트 구동부를 구비한 표시장치를 제공할 수도 있다.The display device according to an exemplary embodiment of the present invention may provide a display device having a gate driver in which the number of transistors is reduced.
본 발명의 실시예에 따른 쉬프트 레지스터 회로는, 복수개의 스테이지를 구비한 쉬프트 레지스터로써, 상기 복수개의 스테이지 각각은 제1 노드를 구비한 안정화부, 상기 안정화부와 연결되고 출력 단자로 출력 신호를 제공하며 반전 및 비반전 노드를 구비한 출력부를 포함하고, 상기 안정화부는 제2 클럭 신호에 의해 제어되어 상기 제1 노드에 상기 제3 클럭 신호를 제공하는 제1 트랜지스터와 상기 제1 노드상의 충전 전압에 의해 제어되어 고전위 전원을 상기 반전노드로 제공하는 제2 트랜지스터를 더 포함하고, 상기 출력부는 상기 반전 노드상의 충전 전압에 의해 제어되어 상기 비반전 노드 및 상기 출력 단자를 방전하는 제7 및 제9 트랜지스터, 이전 스테이지의 출력에 의해 충전된 상기 비반전 노드 상의 충전 전압에 의하여 제어되어 제1 클럭 신호를 상기 출력 단자로 출력하는 제8 트랜지스터, 상기 비반전 노드 상의 충전 전압에 의하여 제어되어 상기 반전 노드를 방전하는 제6 트랜지스터를 포함하는 쉬프트 레지스터 회로.A shift register circuit according to an embodiment of the present invention is a shift register having a plurality of stages, each of the plurality of stages being connected to a stabilization unit having a first node, the stabilization unit, and providing an output signal to an output terminal. And an output unit having an inverting and non-inverting node, wherein the stabilization unit is controlled by a second clock signal to provide the third clock signal to the first node and a charging voltage on the first node. A second transistor controlled by a high potential power source to the inverting node, wherein the output unit is controlled by a charging voltage on the inverting node to discharge the non-inverting node and the output terminal. Transistor, an eighth transistor that is controlled by a charging voltage on the non-inverting node charged by the output of a previous stage and outputs a first clock signal to the output terminal, and the inverting node is controlled by a charging voltage on the non-inverting node Shift register circuit including a sixth transistor to discharge.
본 발명의 실시예에 따른 쉬프트 레지스터 회로에서, 상기 제1 내지 제3 클럭 신호가 서로 다른 시점에서 하이 논리로 인에이블되고, 상기 제1 및 제2 클럭 신호가 하이 논리로 중첩되는 기간에 상기 제1 노드가 충전되는 쉬프트 레지스터 회로.In the shift register circuit according to the embodiment of the present invention, the first to third clock signals are enabled with high logic at different times, and the first and second clock signals overlap with high logic. Shift register circuit in which 1 node is charged.
본 발명의 실시예에 따른 쉬프트 레지스터 회로에서, 상기 스테이지들 각각은 상기 비반전 노드와 상기 출력 단자 사이에 연결된 제1 커패시터를 더 포함하는 쉬프트 레지스터 회로.In the shift register circuit according to an embodiment of the present invention, each of the stages further includes a first capacitor connected between the non-inverting node and the output terminal.
본 발명의 실시예에 따른 쉬프트 레지스터 회로에서, 상기 안정화부는 상기 제1 클럭 신호의 하이논리 신호에 의해 제어되어 상기 제1 노드를 방전하는 제4 트랜지스터를 더 포함하는 쉬프트 레지스터 회로.In the shift register circuit according to an embodiment of the present invention, the stabilization unit further comprises a fourth transistor that is controlled by a high logic signal of the first clock signal to discharge the first node.
본 발명의 실시예에 따른 쉬프트 레지스터 회로에서, 상기 스테이지들 각각은 상기 이전 스테이지의 출력 신호에 의해 제어되어 상기 이전 스테이지의 출력 신호를 상기 비반전 노드로 제공하는 제3 트랜지스터를 더 포함하는 쉬프트 레지스터 회로.In the shift register circuit according to an embodiment of the present invention, each of the stages is controlled by an output signal of the previous stage, and a shift register further comprising a third transistor for providing an output signal of the previous stage to the non-inverting node. Circuit.
본 발명의 실시예에 따른 쉬프트 레지스터 회로에서, 상기 스테이지들 각각은 다음 스테이지의 출력 신호에 의해 제어되어 상기 비반전노드를 방전하는 제5 트랜지스터를 더 포함하는 쉬프트 레지스터 회로.In the shift register circuit according to an embodiment of the present invention, each of the stages is controlled by an output signal of a next stage to further include a fifth transistor to discharge the non-inverting node.
본 발명의 실시예에 따른 쉬프트 레지스터 회로에서, 상기 제6 트랜지스터는 상기 반전 노드에 저전위전원을 공급하여 상기 반전 노드를 방전하고, 상기 스테이지들 각각은 상기 반전 노드와 상기 저전위전원의 공급 단자 사이에 연결된 제2 커패시터를 더 포함하는 쉬프트 레지스터 회로.In the shift register circuit according to an embodiment of the present invention, the sixth transistor discharges the inverting node by supplying a low potential power to the inverting node, and each of the stages is a supply terminal of the inverting node and the low potential power A shift resistor circuit further comprising a second capacitor connected therebetween.
본 발명의 실시예에 따른 쉬프트 레지스터 회로에서, 상기 스테이지들 각각은 상기 반전 노드 상의 전압에 의해 제어되고, 상기 제1 클럭 신호가 인가되는 단자와 상기 저전위전원의 공급 단자 사이에 연결된 제10 트랜지스터를 더 포함하는 쉬프트 레지스터 회로.In the shift register circuit according to an embodiment of the present invention, each of the stages is controlled by a voltage on the inverting node, and a tenth transistor connected between a terminal to which the first clock signal is applied and a supply terminal of the low potential power supply Shift register circuit further comprising a.
본 발명의 실시예에 따른 표시장치는, 본 발명의 실시예에 따른 쉬프트 레지스터 회로를 구비한 게이트 구동부; 상기 제1 내지 제3 클럭 신호를 생성하는 타이밍 제어부; 및 K(K는 자연수)개의 게이트 배선이 형성된 액정패널;을 포함하는 표시장치.A display device according to an embodiment of the present invention includes a gate driver including a shift register circuit according to the embodiment of the present invention; A timing controller generating the first to third clock signals; And a liquid crystal panel in which K (K is a natural number) gate wirings are formed.
본 발명의 실시예에 따른 표시장치에서 상기 제1 내지 제3 클럭 신호가 서로 다른 시점에서 하이 논리로 인에이블되고, 상기 제1 및 제2 클럭 신호가 하이 논리로 중첩되는 기간에 상기 제1 노드가 충전되는 표시장치.In the display device according to the exemplary embodiment of the present invention, the first node is enabled during a period in which the first to third clock signals are enabled with high logic at different times, and the first and second clock signals overlap with a high logic. The display device is charged.
본 발명의 실시예에 따른 표시장치에서 상기 복수개의 스테이지 중 n(n은 자연수) 번째 스테이지에 있어서, 상기 이전 스테이지는 n-1 번째 스테이지이고, 상기 다음 스테이지는 n+4 번째 스테이지인 표시장치.In the display device according to an embodiment of the present invention, in an n (n is a natural number) th stage among the plurality of stages, the previous stage is an n-1 th stage, and the next stage is an n+4 th stage.
본 발명의 실시예에 따른 표시장치에서 상기 게이트 구동부는 상기 액정 패널의 좌측 및 우측 각각의 비표시 영역에 내장된 제1 및 제2 게이트 구동부를 포함하는 표시장치.In the display device according to an exemplary embodiment of the present invention, the gate driver includes first and second gate drivers embedded in the non-display areas on the left and right sides of the liquid crystal panel.
본 발명의 실시예에 따른 쉬프트 레지스터 회로는, 복수개의 스테이지를 구비한 쉬프트 레지스터로써, 상기 복수개의 스테이지 각각은 안정화부, 상기 안정화부와 연결되고 출력 단자로 출력 신호를 제공하며 반전 및 비반전 노드를 구비한 출력부를 포함하고, 상기 복수개의 스테이지 중 제1 스테이지는, 출력 기간 동안, 상기 제1 스테이지의 출력부는 상기 복수개의 스테이지 중 제2 스테이지의 출력 신호에 의하여 충전된 상기 비반전노드의 충전전압에 의하여 제어되어 제1 클럭 신호를 상기 출력 단자로 출력하고, 상기 제2 스테이지의 출력 신호에 의하여 상기 반전노드에 저전위전원을 공급하고, 미 출력 기간 동안, 상기 안정화부는 제2 및 제3 클럭 신호가 하이 논리로 중첩되는 기간에 상기 반전노드로 고전위전원을 공급하여 상기 반전노드를 충전하고, 상기 출력부는 상기 반전노드의 충전 전압에 의하여 상기 비반전노드 및 상기 출력 단자에 상기 저전위전원을 공급하는 쉬프트 레지스터 회로.A shift register circuit according to an embodiment of the present invention is a shift register having a plurality of stages, each of the plurality of stages being connected to a stabilizing part and the stabilizing part, providing an output signal to an output terminal, and an inverting and non-inverting node. A first stage of the plurality of stages, during an output period, the output of the first stage charging of the non-inverting node charged by an output signal of a second stage of the plurality of stages It is controlled by a voltage and outputs a first clock signal to the output terminal, supplies low potential power to the inversion node by the output signal of the second stage, and during a non-output period, the stabilization unit A high-potential power is supplied to the inverting node to charge the inverting node in a period in which the clock signal is superimposed by a high logic, and the output unit is applied to the non-inverting node and the output terminal by the charging voltage of the inverting node Shift register circuit to supply power.
본 발명의 실시예에 따른 쉬프트 레지스터 회로에서, 상기 제2 및 제3 클럭 신호가 하이 논리로 중첩되는 기간에 상기 제1 클럭 신호는 로우 논리가 되는 쉬프트 레지스터 회로.In the shift register circuit according to an embodiment of the present invention, the first clock signal becomes a low logic during a period in which the second and third clock signals overlap with a high logic.
본 발명의 실시예에 따른 쉬프트 레지스터 회로에서, 상기 제1 스테이지는, 상기 제2 스테이지의 출력 신호에 의하여 제어되어 상기 제2 스테이지의 출력 신호를 상기 비반전노드에 제공하는 트랜지스터를 더 포함하는 쉬프트 레지스터 회로.In the shift register circuit according to the embodiment of the present invention, the first stage is controlled by the output signal of the second stage, the shift further comprising a transistor for providing the output signal of the second stage to the non-inverting node Resistor circuit.
본 발명의 실시예에 따른 쉬프트 레지스터 회로에서, 상기 제1 스테이지는, 상기 복수개의 스테이지 중 제3 스테이지의 출력 신호에 의하여 상기 비반전 노드에 저전위 전원을 공급하는 트랜지스터를 더 포함하는 쉬프트 레지스터 회로.In the shift register circuit according to the embodiment of the present invention, the first stage further includes a transistor for supplying low potential power to the non-inverting node by an output signal of a third stage among the plurality of stages. .
본 발명의 실시예에 따른 표시장치는 클럭 신호에 의한 게이트 구동부의 출력 단의 리플을 방지할 수 있는 표시장치를 제공할 수 있다.The display device according to an embodiment of the present invention can provide a display device capable of preventing ripple at an output terminal of a gate driver due to a clock signal.
또한 게이트 구동부를 구성하는 각종 트랜지스터의 열화 현상에도 상기 게이트 구동부가 정상 동작할 수 있도록 하는 표시장치를 제공할 수도 있다.In addition, a display device that enables the gate driver to operate normally even when various transistors constituting the gate driver are deteriorated may be provided.
또한 네로우 베젤을 실현할 수 있는 게이트 구동부를 구비한 표시장치를 제공할 수도 있다.In addition, a display device including a gate driver capable of realizing a narrow bezel may be provided.
또한 트랜지스터의 수를 줄인 게이트 구동부를 구비한 표시장치를 제공할 수도 있다.In addition, a display device having a gate driver having a reduced number of transistors may be provided.
도 1은 종래의 쉬프트 레지스터의 스테이지를 구성하는 회로도이다.
도 2는 도 1의 회로도에 인가되는 신호와 각 노드 상의 전압을 나타낸 타이밍도이다.
도 3은 교번 동작하는 트랜지스터를 구비한 쉬프트 레지스터의 스테이지를 구성하는 회로도이다.
도 4는 트랜지스터의 수를 줄인 쉬프트 레지스터의 스테이지의 회로도이다.
도 5는 출력 파형에서 나타나는 리플을 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 표시장치 및 이의 구동부를 도시한 도면이다
도 7은 제1 내지 제6 클럭 신호의 타이밍도이다.
도 8은 본 발명의 실시예에 따른 쉬프트 레지스터을 구성하는 복수개의 스테이지의 연결관계를 나타낸 도면이다.
도 9는 본 발명의 실시예에 따른 N 스테이지를 도시한 도면이다.
도 10은 본 발명의 실시예에 따른 쉬프트 레지스터의 동작 관계를 설명하기 위한 타이밍도이다.
도 11은 본 발명의 다른 실시예에 따른 N 스테이지의 회로도이다.
도 12는 본 발명의 또 다른 실시예에 따른 N 스테이지의 회로도이다.1 is a circuit diagram of a conventional shift register stage.
FIG. 2 is a timing diagram showing a signal applied to the circuit diagram of FIG. 1 and a voltage on each node.
3 is a circuit diagram of a stage of a shift register including transistors that alternately operate.
4 is a circuit diagram of a stage of a shift register in which the number of transistors is reduced.
5 is a diagram showing ripples appearing in an output waveform.
6 is a diagram illustrating a display device and a driver thereof according to an exemplary embodiment of the present invention.
7 is a timing diagram of first to sixth clock signals.
8 is a diagram illustrating a connection relationship between a plurality of stages constituting a shift register according to an embodiment of the present invention.
9 is a diagram showing an N stage according to an embodiment of the present invention.
10 is a timing diagram illustrating an operation relationship of a shift register according to an embodiment of the present invention.
11 is a circuit diagram of an N stage according to another embodiment of the present invention.
12 is a circuit diagram of an N stage according to another embodiment of the present invention.
이하, 본 발명의 실시예에 의한 표시장치의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.Hereinafter, with reference to the drawings of a display device according to an embodiment of the present invention will be described in detail. The following embodiments are provided as examples in order to sufficiently convey the spirit of the present invention to those skilled in the art. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other forms. In addition, in the drawings, the size and thickness of the device may be exaggerated for convenience. Throughout the specification, the same reference numbers indicate the same elements.
도 6은 본 발명의 실시예에 따른 표시장치 및 이의 구동부를 도시한 도면이다. 그리고 도 7은 제1 내지 제6 클럭 신호의 타이밍도이다.6 is a diagram illustrating a display device and a driver thereof according to an exemplary embodiment of the present invention. 7 is a timing diagram of first to sixth clock signals.
도시된 바와 같이, 본 발명의 표시장치는 화상을 표시하는 액정패널(100)과, 외부시스템으로부터 타이밍 신호를 인가 받아 각종 제어신호를 생성하는 타이밍 제어부(400)와, 제어신호에 대응하여 액정패널(100)을 제어하는 게이트 및 데이터 구동부(200,300)을 포함한다.As shown, the display device of the present invention includes a
상기 액정패널(100)은 글라스를 이용한 기판 상에 K개의(K는 자연수) 게이트 배선(GL)과 다수의 데이터 배선(DL)이 매트릭스 형태로 교차되고, 교차 지점에 다수의 화소를 정의한다. 각 화소에는 박막트랜지스터(TFT)와 액정캐패시터(Clc) 및 스토리지캐패시터(Cst)가 구비되며, 모든 화소들은 하나의 표시영역(A/A)을 이루게 된다. 화소가 정의되지 않은 영역은 비표시영역(N/A)으로 구분된다.In the
타이밍 제어부(400)는 외부시스템으로부터 전송되는 영상신호(RGB)와, 클럭신호(DCLK), 수평동기신호(Hsync), 수직동기신호(Vsync) 및 데이터 인에이블 신호(DE)등의 타이밍 신호를 인가 받아 게이트 구동부(200) 및 데이터 구동부(300)의 제어신호를 생성한다.The
여기서, 수평동기신호(Hsync)는 화면의 한 수평선을 표시하는 데 걸리는 시간을 나타내는 신호이고, 수직동기신호(Vsync)는 한 프레임의 화면을 표시하는 데 걸리는 시간을 나타내는 신호이다. 또한, 데이터 인에이블 신호(DE)는 액정패널(100)에 정의된 화소에 데이터전압을 공급하는 기간을 나타내는 신호이다.Here, the horizontal synchronization signal Hsync is a signal indicating the time it takes to display one horizontal line of the screen, and the vertical synchronization signal Vsync is a signal indicating the time it takes to display the screen of one frame. In addition, the data enable signal DE is a signal representing a period of supplying a data voltage to a pixel defined in the
또한, 타이밍 제어부(400)는 입력되는 타이밍 신호에 동기하여 게이트 구동부(200)의 제어신호(GCS) 및 데이터 구동부(300)의 제어신호(DCS)를 생성한다.In addition, the
그 밖에 타이밍 제어부(400) 는 게이트 구동부(200)의 각 스테이지의 구동 타이밍을 결정하는 복수의 클록신호(C1 ~ C6)를 생성하고, 게이트 구동부(200)에 제공한다. 그리고, 타이밍 제어부(400)는 입력받은 영상데이터(RGB DATA)를 데이터 구동부(300)가 처리 가능한 형태로 정렬 및 변조하여 출력한다. 여기서, 정렬된 영상데이터(RGBv)는 화질개선을 위한 색좌표 보정 알고리즘이 적용된 형태일 수 있다.In addition, the
게이트 구동부(200)는 액정패널(100)의 양단, 비표시영역(N/A)에 두 개가 구비된다. 각 게이트 구동부(200a, 200b)는 쉬프트레지스터를 포함하는 복수의 스테이지로 이루어진다. 이러한 게이트 구동부(200)는 액정패널(100)의 기판 제조시 박막패턴 형태로 비표시영역상에 게이트-인-패널(Gate-In-Panel, GIP)방식으로 내장될 수 있다.Two gate driving units 200 are provided at both ends of the
이러한 제1 및 제2 게이트 구동부(200a, 200b)는 타이밍 제어부(400)로부터 입력되는 게이트 제어신호(GCS)에 응답하여 액정패널(100)에 형성된 다수의 게이트 배선(GL 1 ~ GL n)을 통해 3 수평기간(3H) 동안 유지되는 게이트 하이전압(VGH)을 교번하여 출력할 수 있다. 여기서, 출력된 게이트 하이전압(VGH)은 일정 수평기간 동안 중첩될 수 있다. 이는 게이트 배선(GL 1 ~ GL n)을 프리차징(precharging) 하기 위한 것으로, 데이터전압 인가 시 보다 안정적인 화소 충전을 진행할 수 있다.The first and
이를 위해, 제1 게이트 구동부(200a)에는 각각 3 수평기간(3H)을 갖는 제1 및 제3 클록신호(CLK 1, CLK 3)가 인가되고, 제2 게이트 구동부(200b)에는 제4 및 제6 클록신호(CLK 4, CLK 6)가 인가될 수 있다.To this end, first and third clock signals
도 7을 참조하여, 이를 상세히 설명하면 다음과 같다.This will be described in detail with reference to FIG. 7 as follows.
제1 내지 제3 클럭 신호(C1, C2, C3)는 순차적으로 하이 레벨로 인에이블되는 클럭 신호이다. 또한 상기 제1 내지 제3 클럭 신호(C1, C2, C3)는 서로 다른 시점에서 하이 레벨로 인에이블될 수 있다. 즉, 상기 제1 내지 제3 클럭 신호(C1, C2, C3)가 로우레벨에서 하이레벨로 상승하는 상승 에징 시점은 서로 다를 수 있다. 그리고상기 제1 내지 제3 클럭 신호(C1, C2, C3)들 중에서 어느 두 개의 클럭 신호의 하이레벨이 중첩되는 기간에서 나머지 하나의 클럭 신호는 로우레벨이 되도록 설정될 수 있다.The first to third clock signals C1, C2, and C3 are clock signals that are sequentially enabled to a high level. Also, the first to third clock signals C1, C2, and C3 may be enabled at a high level at different times. That is, the rising edge timing at which the first to third clock signals C1, C2, and C3 rise from a low level to a high level may be different. In addition, one of the first to third clock signals C1, C2, and C3 may be set to be a low level in a period in which the high levels of any two clock signals overlap.
또한 제4 내지 제6 클럭 신호(C4, C5, C6)는 순차적으로 하이 레벨로 인에이블되는 클럭 신호이다. 또한 상기 제4 내지 제6 클럭 신호(C4, C5, C6)는 서로 다른 시점에서 하이 레벨로 인에이블될 수 있다. 즉, 상기 제4 내지 제6 클럭 신호(C4, C5, C6)가 로우레벨에서 하이레벨로 상승하는 상승 에징 시점은 서로 다를 수 있다. 그리고상기 제4 내지 제6 클럭 신호(C4, C5, C6)들 중에서 어느 두 개의 클럭 신호의 하이레벨이 중첩되는 기간에서 나머지 하나의 클럭 신호는 로우레벨이 되도록 설정될 수 있다.Further, the fourth to sixth clock signals C4, C5, and C6 are clock signals that are sequentially enabled to a high level. In addition, the fourth to sixth clock signals C4, C5, and C6 may be enabled at a high level at different times. That is, the rising edge timing at which the fourth to sixth clock signals C4, C5, and C6 rise from a low level to a high level may be different from each other. In addition, in a period in which high levels of any two of the fourth to sixth clock signals C4, C5, and C6 overlap, the other clock signal may be set to be a low level.
또한 상기 제1 내지 제3 클럭 신호(C1, C2, C3)는 제1 게이트 구동부(200a)에 인가되는 클럭 신호가 될 수 있고, 제4 내지 제6 클럭 신호(C4, C5, C6)는 제2 게이트 구동부(200b)에 인가되는 클럭 신호가 될 수 있다.Further, the first to third clock signals C1, C2, and C3 may be clock signals applied to the
한 주기를 6 등분하여 1 등분마다 제1 내지 제6 클럭 신호(C1~C6)들 중 어느 하나가 인에이블될 수 있다. 일예로 6 수평기간(6H)를 한 주기로 하면, 1수평기간(1H) 마다 제1 내지 제6 클럭 신호(C1~C6)가 하이논리로 인에이블 될 수 있다.One of the first to sixth clock signals C1 to C6 may be enabled by dividing one period into six equal divisions. For example, if six
또한 제1 내지 제6 클록신호(C1 ~ C6)는 하이구간이 3 수평기간(3H)동안 진행될 수 있으며, 각 클록 신호는 서로 다른 1 수평기간(1H) 하이논리로 인에이블 될 수 있다.In addition, the first to sixth clock signals C1 to C6 may have a high period for 3
도 8은 본 발명의 실시예에 따른 쉬프트 레지스터을 구성하는 복수개의 스테이지의 연결관계를 나타낸 도면이다.8 is a diagram illustrating a connection relationship between a plurality of stages constituting a shift register according to an embodiment of the present invention.
설명의 편의를 위해 복수개의 스테이지 중 N(N은 자연수) 번째 스테이지의 연결관계와 상기 N 번째 스테이지로부터 해당 게이트 라인에 게이트하이전압(VGH)를 출력하는 것을 중심으로 설명한다.For convenience of explanation, the connection relationship between the N (N is a natural number)-th stage among the plurality of stages and the output of the gate high voltage VGH from the N-th stage to a corresponding gate line will be described.
도 8을 참조하면, 제1 게이트 구동부(200a)를 구성하는 복수개의 스테이지로써 N-2, N, N+2, N+4 스테이지를 도시하였고, 제2 게이트 구동부(200b)를 구성하는 복수개의 스테이지로써 N-1, N+1, N+3, N+5 스테이지를 도시하였다.Referring to FIG. 8, as a plurality of stages constituting the
상기 각 스테이지들 각각은 제1 내지 제6 클럭 신호(C1~C6)에 동기하여 복수개의 게이트 배선(GL 1 ~ GL n) 중 어느 하나에 게이트하이전압(VGH)을 출력할 수 있다.Each of the stages may output a gate high voltage VGH to any one of the plurality of gate lines GL 1 to GL n in synchronization with the first to sixth clock signals C1 to C6.
특히 제1 게이트 구동부(200a)의 N 스테이지는 제1 내지 제3 클럭 신호(C1, C2, C3)를 입력 받고, 이전 스테이지인 제2 게이트 구동부(200b)의 N-2 스테이지의 게이트하이전압(VGH)인 출력 신호와 다음 스테이지인 제1 게이트 구동부(200a)의 N+4 스테이지의 게이트하이전압(VGH)인 출력 신호를 입력 받을 수 있다. 상기 N-1 스테이지의 출력 신호는 N 스테이지의 스타트 신호(VST)가 될 수 있고, 상기 N+4 스테이지의 출력 신호는 N 스테이지의 리셋 신호(RST)가 될 수 있다.In particular, the N stage of the
도 9는 본 발명의 실시예에 따른 N 스테이지를 도시한 도면이다.9 is a diagram showing an N stage according to an embodiment of the present invention.
이하 본 발명을 설명함에 있어서, 신호의 입력 단자와 해당 신호는 동일한 부호로 표기한다.In the following description of the present invention, an input terminal of a signal and a corresponding signal are denoted by the same reference numerals.
쉬프트 레지스트는 복수개의 스테이지를 포함할 수 있고, 그 중에서 N번째 스테이지인 N 스테이지를 중심으로 설명한다.The shift resist may include a plurality of stages, and among them, the N stage, which is the Nth stage, will be described.
상기 N 스테이지의 이전 스테이지는 N-1 스테이지로 지칭할 수 있고, 상기 N-1 스테이지의 이전 스테이지는 N-2 스테이지로 지칭할 수 있다. 그리고 N 스테이지 다음 스테이지는 N+1 스테이지로 지칭할 수 있고, 상기 N+1 스테이지의 다음 스테이지는 N+2 스테이지로 지칭할 수 있으며, 상기 N+2 스테이지의 다음 스테이지는 N+3 스테이지로 지칭할 수 있다.The previous stage of the N stage may be referred to as an N-1 stage, and the previous stage of the N-1 stage may be referred to as an N-2 stage. The next stage of the N stage may be referred to as an N+1 stage, the next stage of the N+1 stage may be referred to as an N+2 stage, and the next stage of the N+2 stage may be referred to as an N+3 stage. can do.
또한 N 스테이지를 제1 스테이지로 지칭할 수 있고, N-1 스테이지를 제2 스테이지로 지칭할 수 있으며, N+4 스테이지를 제3 스테이지로 지칭할 수 있다.Also, the N stage may be referred to as the first stage, the N-1 stage may be referred to as the second stage, and the N+4 stage may be referred to as the third stage.
상기 N 스테이지에 인가되는 메인 클럭 신호는 제1 클럭 신호(C1)로 지칭할 수 있고, 상기 제1 클럭 신호(C1)는 N 스테이지의 출력 신호가 될 수 있다. The main clock signal applied to the N stage may be referred to as a first clock signal C1, and the first clock signal C1 may be an output signal of the N stage.
또한 제1 게이트 구동부(200a)의 N 스테이지의 출력 신호를 Vgout1이라고 지칭한다면, 제2 게이트 구동부(200b)의 N-1 스테이지의 출력 신호는 Vgout2로서 이전 스테이지의 출력 신호로 지칭할 수 있고, 그리고 제1 게이트 구동부(200a)의 N+4 스테이지의 출력 신호는 Vgout3로써 다음 스테이지의 출력 신호로 지칭할 수 있다. 또한 상기 N 스테이지에는 이전 스테이지의 출력 신호인 Vgout2와 다음 스테이지의 출력 신호인 Vgout3가 인가될 수 있다.In addition, if the output signal of the N stage of the
<회로 구성 요소의 연결 관계><Connection relationship of circuit components>
도 9를 참조하면, 본 발명의 실시예에 따른 쉬프트 레지스트(210)의 제1 스테이지는 제1 내지 제9 트랜지스터(T1~T9) 및 제1 커패시터(CB)를 포함할 수 있다.Referring to FIG. 9, a first stage of the shift resist 210 according to an embodiment of the present invention may include first to ninth transistors T1 to T9 and a first capacitor CB.
상기 제1 트랜지스터(T1)는 제2 클럭 신호 입력단자(C2))와 제3 클럭 신호 입력단자(C3)) 그리고 제1 노드(N1) 사이에 연결될 수 있다.The first transistor T1 may be connected between the second clock signal input terminal C2 and the third clock signal input terminal C3 and the first node N1.
즉, 상기 제1 트랜지스터(T1)의 게이트 단자는 제2 클럭 신호 입력단자(C2)에 연결되어 상기 제2 클럭 신호 입력단자(C2)에 공급되는 제2 클럭 신호(C2)에 의하여 제어되고, 드레인 단자는 제3 클럭 신호 입력단자(C3)에 연결되어, 상기 제2 클럭 신호(C2)에 따라서 제3 클럭 신호(C3)를 소스 단자로 출력하고, 상기 소스 단자는 제1 노드(N1)에 연결될 수 있다.That is, the gate terminal of the first transistor T1 is connected to the second clock signal input terminal C2 and controlled by the second clock signal C2 supplied to the second clock signal input terminal C2, The drain terminal is connected to the third clock signal input terminal C3 and outputs the third clock signal C3 to the source terminal according to the second clock signal C2, and the source terminal is a first node N1 Can be connected to
상기 제2 트랜지스터(T2)는 제1 노드(N1)와 고전위전원공급단자(VDD) 그리고 반전노드(QB) 사이에 연결될 수 있다.The second transistor T2 may be connected between the first node N1, the high potential power supply terminal VDD, and the inversion node QB.
즉, 상기 제2 트랜지스터(T2)의 게이트 단자는 제1 노드(N1)에 연결되어 상기 제1 노드(N1)에 충전되는 충전 전압에 의하여 제어되고, 드레인 단자는 고전위전원공급단자(VDD)에 연결되어, 상기 제1 노드(N1)에 충전되는 충전 전압에 따라서 상기 고전위전원(VDD)을 소스 단자로 출력하고, 상기 소스 단자는 반전노드(QB)에 연결될 수 있다.That is, the gate terminal of the second transistor T2 is controlled by a charging voltage connected to the first node N1 and charged in the first node N1, and the drain terminal is a high potential power supply terminal VDD. Is connected to, and outputs the high potential power VDD to a source terminal according to a charging voltage charged in the first node N1, and the source terminal may be connected to an inversion node QB.
상기 제3 트랜지스터(T3)는 제2 스테이지의 출력 신호 단자(Vgout2)와 비반전노드(Q) 사이에 연결될 수 있다.The third transistor T3 may be connected between the output signal terminal Vgout2 of the second stage and the non-inverting node Q.
즉, 상기 제3 트랜지스터(T3)의 게이트 단자 및 드레인 단자는 제2 스테이지의 출력 신호 단자(Vgout2)에 연결되어 상기 제2 스테이지의 출력 신호(Vgout2)에 의하여 제어되고, 상기 제2 스테이지의 출력 신호(Vgout2)를 소스 단자와 연결된 비반전노드(Q)로 출력할 수 있다. That is, the gate terminal and the drain terminal of the third transistor T3 are connected to the output signal terminal Vgout2 of the second stage and controlled by the output signal Vgout2 of the second stage, and the output of the second stage The signal Vgout2 may be output to the non-inverting node Q connected to the source terminal.
상기 제4 트랜지스터(T4)는 제1 클럭 신호 입력단자(C1)와 제1 노드(N1) 그리고 저전위전원공급단자(VSS)에 연결될 수 있다.The fourth transistor T4 may be connected to a first clock signal input terminal C1, a first node N1, and a low potential power supply terminal VSS.
즉, 상기 제4 트랜지스터(T4)의 게이트 단자는 제1 클럭 신호 입력단자(C1)에 연결되고, 드레인 단자는 제1 노드(N1)에 연결되고, 소스 단자는 저전위전원공급단자(VSS)에 연결될 수 있다.That is, the gate terminal of the fourth transistor T4 is connected to the first clock signal input terminal C1, the drain terminal is connected to the first node N1, and the source terminal is a low-potential power supply terminal VSS. Can be connected to
상기 제1 클럭 신호 입력단자(C1)에 따라서 상기 제1 노드(N1)를 상기 저전위전원공급단자(VSS)로 스위칭할 수 있다. 즉, 상기 제1 노드(N1)에 저전위전원(VSS)을 공급하여 상기 제1 노드(N1)를 방전할 수 있다.The first node N1 may be switched to the low potential power supply terminal VSS according to the first clock signal input terminal C1. That is, the first node N1 may be discharged by supplying the low potential power VSS to the first node N1.
상기 제5 트랜지스터(T5)는 제3 스테이지의 출력 신호 단자(Vgout3)와 비반전노드(Q) 그리고 저전위전원공급단자(VSS) 사이에 연결될 수 있다.The fifth transistor T5 may be connected between the output signal terminal Vgout3 of the third stage, the non-inverting node Q, and the low potential power supply terminal VSS.
즉, 상기 제5 트랜지스터(T5)의 게이트 단자는 제3 스테이지의 출력 신호 단자(Vgout3)에 연결되고, 드레인 단자는 비반전노드(Q)에 연결되고, 소스 단자는 저전위전원공급단자(VSS)에 연결될 수 있다.That is, the gate terminal of the fifth transistor T5 is connected to the output signal terminal Vgout3 of the third stage, the drain terminal is connected to the non-inverting node Q, and the source terminal is a low-potential power supply terminal (VSS). ) Can be connected.
상기 제5 트랜지스터(T5)는 상기 제3 스테이지의 출력 신호 단자(Vgout3)의 제3 스테이지의 출력 신호(Vgout3)에 의해 제어되어 상기 비반전노드(Q)에 저전위전원공급단자(VSS)를 스위칭 할 수 있다. 즉, 상기 비반전노드(Q)에 저전위전원(VSS)을 공급하여 상기 비반전노드(Q)를 방전할 수 있다.The fifth transistor T5 is controlled by the output signal Vgout3 of the third stage of the output signal terminal Vgout3 of the third stage to provide a low potential power supply terminal VSS to the non-inverting node Q. Can be switched. That is, the non-inverting node Q may be discharged by supplying the low potential power VSS to the non-inverting node Q.
상기 제6 트랜지스터(T6)는 비반전노드(Q)와 반전노드(QB) 그리고 저전위전원공급단자(VSS) 사이에 연결될 수 있다.The sixth transistor T6 may be connected between the non-inverting node Q, the inverting node QB, and the low potential power supply terminal VSS.
즉, 상기 제6 트랜지스터(T6)의 게이트 단자는 비반전노드(Q)에 연결되고, 드레인 단자는 반전노드(QB)에 연결되고, 소스단자는 저전위전원공급단자(VSS)에 연결될 수 있다.That is, the gate terminal of the sixth transistor T6 may be connected to the non-inverting node Q, the drain terminal may be connected to the inverting node QB, and the source terminal may be connected to the low potential power supply terminal VSS. .
상기 상기 제6 트랜지스터(T6)는 상기 비반전노드(Q)에 충전되는 전압에 의해 제어되어 상기 비반전노드(Q)에 저전위전원공급단자(VSS)를 스위칭 즉, 상기 비반전노드(Q)에 저전위전원(VSS)을 공급하여 상기 비반전노드(Q) 상의 전압을 방전할 수 있다.The sixth transistor T6 is controlled by a voltage charged in the non-inverting node Q to switch the low potential power supply terminal VSS to the non-inverting node Q, that is, the non-inverting node Q ) By supplying a low-potential power supply (VSS) to the non-inverting node (Q).
상기 제7 트랜지스터(T7)는 반전노드(QB)와 비반전노드(Q) 그리고 저전위전원공급단자(VSS) 사이에 연결될 수 있다.The seventh transistor T7 may be connected between the inverting node QB, the non-inverting node Q, and the low potential power supply terminal VSS.
상기 제7 트랜지스터(T7)의 게이트 단자는 반전노드(QB)에 연결되고, 드레인 단자는 비반전노드(Q)에 연결되고 소스 단자는 저전위전원공급단자(VSS)에 연결될 수 있다.A gate terminal of the seventh transistor T7 may be connected to an inverting node QB, a drain terminal may be connected to a non-inverting node Q, and a source terminal may be connected to a low potential power supply terminal VSS.
상기 제7 트랜지스터(T7)는 반전노드(QB)의 충전 전압에 의하여 제어되어 상기 비반전노드(Q)에 저전위전원공급단자(VSS)를 스위칭, 즉 상기 비반전노드(Q)에 저전위전원(VSS)을 공급하여 상기 비반전노드(Q)를 방전할 수 있다.The seventh transistor T7 is controlled by the charging voltage of the inverting node QB to switch the low potential power supply terminal VSS to the non-inverting node Q, that is, a low potential at the non-inverting node Q. The non-inverting node Q may be discharged by supplying power VSS.
상기 제8 트랜지스터(T8)는 비반전노드(Q)와 제1 클럭 신호 입력단자(C1) 그리고 제1 스테이지의 출력 단자(Vgout1) 사이에 연결될 수 있다.The eighth transistor T8 may be connected between the non-inverting node Q, the first clock signal input terminal C1, and the output terminal Vgout1 of the first stage.
상기 제8 트랜지스터(T8)의 게이트 단자는 비반전노드(Q)에 연결되고, 드레인 단자는 제1 클럭 신호 입력단자(C1)에 연결되고 소스 단자는 제1 스테이지의 출력 단자(Vgout1)에 연결될 수 있다. The gate terminal of the eighth transistor T8 is connected to the non-inverting node Q, the drain terminal is connected to the first clock signal input terminal C1, and the source terminal is connected to the output terminal Vgout1 of the first stage. I can.
상기 제8 트랜지스터(T8)는 상기 비반전노드(Q) 상의 충전전압에 의해 제어되어 상기 제1 클럭 신호를 상기 제1 스테이지의 출력 단자(Vgout1)로 제공할 수 있다.The eighth transistor T8 may be controlled by a charging voltage on the non-inverting node Q to provide the first clock signal to the output terminal Vgout1 of the first stage.
상기 제9 트랜지스터(T9)는 반전노드(QB)와 제1 스테이지의 출력 단자(Vgout1) 그리고 저전위전원공급단자(VSS) 사이에 연결될 수 있다.The ninth transistor T9 may be connected between the inversion node QB, the output terminal Vgout1 of the first stage, and the low potential power supply terminal VSS.
상기 제9 트랜지스터(T9)의 게이트 단자는 반전노드(QB)에 연결되고, 드레인 단자는 제1 스테이지의 출력 단자(Vgout1)에 연결되고 소스 단자는 저전위전원공급단자(VSS)에 연결될 수 있다.The gate terminal of the ninth transistor T9 may be connected to the inversion node QB, the drain terminal may be connected to the output terminal Vgout1 of the first stage, and the source terminal may be connected to the low potential power supply terminal VSS. .
상기 제9 트랜지스터(T9)는 상기 반전노드(QB) 상의 전압에 의하여 제어되고 상기 제1 스테이지의 출력 단자(Vgout1)에 저전위전원(VSS)을 공급하여 상기 제1 스테이지의 출력 단자(Vgout1)를 방전할 수 있다.The ninth transistor T9 is controlled by a voltage on the inverting node QB and supplies a low potential power source VSS to the output terminal Vgout1 of the first stage, thereby providing the output terminal Vgout1 of the first stage. Can be discharged.
상기 제1 커패시터(CB)는 상기 비반전노드(Q)와 상기 제1 스테이지의 출력 단자(Vgout1) 사이에 연결될 수 있다.The first capacitor CB may be connected between the non-inverting node Q and the output terminal Vgout1 of the first stage.
한편 상기 드레인 및 소스 단자는 각 단자의 전압에 따라서 그 명칭을 달리 부를 수 있고, 예를 들어 트랜지스터의 게이트 단자를 제외한 나머지 두 단자 중 어느 하나의 단자가 더 높은 경우 해당 단자를 드레인 단자로 하고, 나머지 단자를 소스 단자로 지칭할 수 있다.Meanwhile, the drain and source terminals may have different names depending on the voltage of each terminal. For example, if one of the other two terminals except the gate terminal of the transistor is higher, the corresponding terminal is used as the drain terminal, The remaining terminals may be referred to as source terminals.
<안정화부와 출력부의 동작 관계><The operation relationship between the stabilization part and the output part>
도 9를 참조하면, 본 발명의 실시예에 따른 쉬프트 레지스터(210)는 복수개의 스테이지를 포함할 수 있다.Referring to FIG. 9, the
즉 본 발명의 실시예에 따른 쉬프트 레지스터(210)는 복수개의 스테이지를 구비한 쉬프트 레지스터로써, 상기 복수개의 스테이지 각각은 안정화부(211), 상기 안정화부(211)와 연결되고 출력 단자로 게이트하이전압(VGH)의 출력 신호를 제공하며 반전 및 비반전 노드(QB, Q)를 구비한 출력부(212)를 포함할 수 있다. 그리고 상기 복수개의 스테이지 중 제1 스테이지는, 상기 제1 스테이지가 게이트 배선으로 게이트하이전압(VGH)를 출력하는 출력 기간 동안, 상기 제1 스테이지의 출력부(212)는 상기 복수개의 스테이지 중 제2 스테이지의 출력 신호에 의하여 충전된 상기 비반전노드(Q)의 충전전압에 의하여 제어되어 제1 클럭 신호(C1)를 상기 출력 단자로 출력할 수 있다. 그리고 상기 제2 스테이지의 출력 신호에 의하여 상기 반전노드(QB)에 저전위전원(VSS)을 공급할 수 있다. That is, the
또한 상기 제1 스테이지가 게이트 배선으로 게이트하이전압(VGH)를 출력하지 않는 미 출력 기간 동안, 상기 안정화부(211)는 제2 및 제3 클럭 신호(C2, C3)가 하이 논리로 중첩되는 기간에 상기 반전노드(QB)로 고전위전원(VDD)을 공급하여 상기 반전노드(QB)를 충전할 수 있다. 그리고 상기 출력부(212)는 상기 반전노드(QB)의 충전 전압에 의하여 상기 비반전노드(Q) 및 상기 출력 단자에 상기 저전위전원(VSS)을 공급할 수 있다.In addition, during a non-output period in which the first stage does not output the gate high voltage VGH to the gate line, the
또한 상기 제2 및 제3 클럭 신호(C2, C3)가 하이 논리로 중첩되는 기간에 상기 제1 클럭 신호(C1)는 로우 논리가 될 수 있다.In addition, the first clock signal C1 may become a low logic during a period in which the second and third clock signals C2 and C3 overlap with a high logic.
또한 상기 제1 스테이지는, 상기 제2 스테이지의 출력 신호에 의하여 제어되어 상기 제2 스테이지의 출력 신호를 상기 비반전노드(Q)에 제공하는 트랜지스터(T3)를 더 포함할 수 있다. 그리고 상기 제1 스테이지는, 상기 복수개의 스테이지 중 제3 스테이지의 출력 신호에 의하여 상기 비반전 노드(Q)에 저전위 전원을 공급하는 트랜지스터(T5)를 더 포함할 수 있다.In addition, the first stage may further include a transistor T3 that is controlled by the output signal of the second stage and provides the output signal of the second stage to the non-inverting node Q. In addition, the first stage may further include a transistor T5 that supplies low potential power to the non-inverting node Q by an output signal of a third stage among the plurality of stages.
이를 구체적으로 설명하면, 상기 복수개의 스테이지들 중 어느 하나는 안정화부(211) 및 출력부(212)를 포함할 수 있다.Specifically, any one of the plurality of stages may include a
상기 안정화부(211)는 전술한 제1 및 제2 트랜지스터(T, T2) 그리고 제4 트랜지스터(T4)를 포함할 수 있다.The
상기 안정화부(211)는 제1 내지 제3 클럭 신호 입력단자(C1, C2, C3)로부터 제1 내지 제3 클럭 신호(C1, C2, C3)를 입력 받을 수 있고, 고전위전원공급단자(VDD)로부터 고전위전원(VDD)을 입력받을 수 있다. The
상기 출력부(212)는 제6 내지 제9 트랜지스터(T6, T7, T8, T9)를 포함할 수 있다.The
상기 출력부(212)는 제1 클럭 신호 입력단자(C1) 및 저전위전원공급단자(VSS)에 연결되어 제1클럭 신호(C1) 및 저전위전원(VSS)을 공급받을 수 있다. 그리고 상기 안정화부(211)로부터 고전위전원(VDD)을 공급받을 수 있다.The
또한 상기 스테이지는 제3 및 제5 트랜지스터(T3, T5)를 포함할 수 있다.Also, the stage may include third and fifth transistors T3 and T5.
상기 제3 트랜지스터(T3)는 이전 스테이지의 출력 단자(Vgout2)와 상기 출력부(212) 사이에 연결되어 상기 이전 스테이지의 출력 단자(Vgout2)로부터 제공되는 이전 스테이지의 출력(Vgout2)을 상기 출력부(212)로 제공할 수 있다.The third transistor T3 is connected between the output terminal Vgout2 of the previous stage and the
상기 제4 트랜지스터(T5)는 다음 스테이지의 출력 단자(Vgout3)와 상기 출력부(212) 그리고 저전위전원공급단자(VSS) 사이에 연결되어 상기 다음 스테이지의 출력 단자(Vgout3)로부터 제공되는 다음 스테이지의 출력(Vgout3)에 따라서 상기 출력부(212)로 저전위전원(VSS)을 공급할 수 있다.The fourth transistor T5 is connected between the output terminal Vgout3 of the next stage, the
<타이밍도에 따른 동작관계><Motion relationship according to timing degree>
도 10은 본 발명의 실시예에 따른 쉬프트 레지스터의 동작 관계를 설명하기 위한 타이밍도이다.10 is a timing diagram illustrating an operation relationship of a shift register according to an embodiment of the present invention.
도 9 및 10을 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터의 동작 관계를 설명한다.An operation relationship of a shift register according to an embodiment of the present invention will be described with reference to FIGS. 9 and 10.
<1H; 반전노드(QB)충전기간><1H; Reversing node (QB) charging period>
이하 N 스테이지를 중심으로 설명하고, 상기 N 스테이지의 출력 신호를 제1 출력 신호(Vgout1)로 지칭한다.Hereinafter, the description will focus on the N stage, and the output signal of the N stage is referred to as a first output signal Vgout1.
반전노드(QB)충전기간(1H)에서 안정화부(211)는 반전노드(QB)를 충전할 수 있다.In the inversion node
제2 클럭 신호(C2)가 하이레벨이 되는 경우 제1 트랜지스터(T1)는 턴온 할 수 있다.When the second clock signal C2 reaches a high level, the first transistor T1 may be turned on.
상기 제1 트랜지스터(T1)가 턴온하는 경우 하이논리의 제3 클럭 신호(C3)를 제1 노드(N1)로 제공할 수 있다.When the first transistor T1 is turned on, a high-logic third clock signal C3 may be provided to the first node N1.
반전노드(QB)충전기간(1H)은 상기 제2 및 제3 클럭 신호(C2, C3)가 모두 하이 레벨이므로 제1 노드(N1)은 하이 레벨로 충전되고, 그에 따라 제2 트랜지스터(T2)는 턴온 할 수 있다. In the inversion node
상기 제2 트랜지스터(T2)가 턴온하면 상기 반전노드(QB)는 고전위전원공급단자(VDD)로부터 고전위전원(VDD)을 공급받을 수 있다. 따라서 상기 반전노드(QB)가 충전될 수 있다.When the second transistor T2 is turned on, the inverting node QB may receive the high potential power VDD from the high potential power supply terminal VDD. Accordingly, the inversion node QB may be charged.
1H 기간 전, 미출력기간동안 반전노드(QB)가 하이 논리로 표현되어 있으나, 트랜지스터의 누설 전류에 따라서 상기 반전노드(QB) 상의 전압이 어느 정도 떨어질 수 있다. 그러나 안정화부(211)로부터 주기적으로 제공되는 고전위전원(VDD)에 의하여 상기 반전노드(QB)가 충전된다. 따라서 상기 반전노드(QB)는 일정 전압 이하로 떨어지지 않도록 할 수 있다. 그리하여 반전노드(QB)충전기간과 미출력기간에 반전노드(QB) 전압이 제7 및 제9 트랜지스터(T7, T9)를 완전히 턴온할 수 있을 정도의 전압으로 충전이 유지될 수 있도록 할 수 있다.Before the 1H period, during the non-output period, the inverting node QB is expressed as a high logic, but the voltage on the inverting node QB may drop to some extent depending on the leakage current of the transistor. However, the inverting node QB is charged by the high potential power supply VDD periodically provided from the
상기 반전노드(QB)가 충전됨으로써 상기 반전노드(QB)에 게이트 단자가 연결된 출력부(212)의 제7 트랜지스터(T7)는 턴온되어 비반전노드(Q)에 저전위전원(VSS)을 공급하여 상기 비반전노드(Q)를 방전할 수 있다. 또한 상기 반전노드(QB)에 게이트 단자가 연결된 출력부(212)의 제9 트랜지스터(T9) 또한 턴온되어 비반전노드(Q)에 저전위전원(VSS)을 공급하여 제1 출력출력단자(Voug1)를 로우논리로 잡아줄 수 있다.As the inverting node QB is charged, the seventh transistor T7 of the
<2H; 비반전노드(Q) 충전 및 반전노드(QB) 방전기간><2H; Non-inverting node (Q) charging and inverting node (QB) discharge period>
비반전노드(Q) 충전 및 반전노드(QB) 방전기간(2H) 동안 하이레벨의 제2 클럭신호(C2)에 의하여 제1 트랜지스터(T1)의의 턴온은 유지하고, 이 때 제3 클럭신호(C3)는 로우레벨이되므로 제1 노드(N1)의 전압은 로우레벨이 될 수 있다. 상기 제1 노드(N1)가 로우레벨이 됨으로써 제2 트랜지스터(T2)는 턴오프되고 반전노드(QB)에는 고전위전원(VDD)이 공급되지 않는다.Turn-on of the first transistor T1 is maintained by the second clock signal C2 of a high level during the charging and discharging period of the inverting node QB (2H), and at this time, the third clock signal ( Since C3) is at a low level, the voltage of the first node N1 may be at a low level. When the first node N1 goes to a low level, the second transistor T2 is turned off, and the high potential power VDD is not supplied to the inverting node QB.
또한 이전 스테이지의 출력 신호(Vgout2)에 의하여 제3 트랜지스터(T3)는 턴온하고 그에 따라 비반전노드(Q)가 충전될 수 있다. 상기 비반전노드(Q)가 충전됨으로써, 상기 비반전노드(Q)와 게이트 전극이 연결된 출력부(212)의 제6 트랜지스터(T6)는 턴온하고 그에 따라 반전노드(QB) 상에 저전위전원(VSS)이 공급됨으로써 상기 반전노드(QB)는 방전할 수 있다. 그리고 반전노드(QB)가 방전됨으로써 제7 및 제9 트랜지스터(T7, T9)는 턴오프할 수 있다.Also, the third transistor T3 is turned on by the output signal Vgout2 of the previous stage, and the non-inverting node Q may be charged accordingly. As the non-inverting node Q is charged, the sixth transistor T6 of the
<3H, 4H, 5H; n 스테이지의 출력 기간><3H, 4H, 5H; n stage output period>
n 스테이지의 출력 기간(3H, 4H, 5H) 동안 제1 클럭 신호(C1)는 하이논리가 될 수 있다.During the n-
n 스테이지의 출력 기간(3H, 4H, 5H) 동안 제1 클럭신호(C1)에 의하여 부트스트랩(bootstrap) 현상에 따라 비반전노드(Q) 상의 전압은 상승하고, 제6 트랜지스터(T6)를 완전히 턴온할 수 있다.During the n-stage output period (3H, 4H, 5H), the voltage on the non-inverting node Q rises due to the bootstrap phenomenon by the first clock signal C1, and the sixth transistor T6 is completely turned off. Can be turned on.
상기 제6 트랜지스터(T6)가 완전히 턴온되면서 상기 제1 클럭신호(C1)의 하이논리 신호가 게이트하이전압(VGH)이 되어 n 스테이지의 출력(Vgout1)으로 출력할 수 있다.When the sixth transistor T6 is completely turned on, a high logic signal of the first clock signal C1 becomes a gate high voltage VGH, and may be output as an output Vgout1 of n stages.
<6H; 비반전노드(Q) 전압 감소 기간><6H; Non-inverting node (Q) voltage reduction period>
비반전노드(Q) 전압 감소 기간(6H) 동안 상기 제1 클럭 신호(C1)는 로우논리가 되면서, 비반전노드(Q) 상의 전압이 감소할 수 있다. During the
이와 같이 출력기간인 1H~6H 구간 동안, 비반전노드(Q)상의 전압이 하이논리가 되고, 반전노드(QB) 상의 전압은 로우 논리로 안정적으로 유지된다.As described above, during the 1H to 6H period, which is the output period, the voltage on the non-inverting node Q becomes high logic, and the voltage on the inverting node QB is stably maintained in low logic.
<미출력기간><Unprinted period>
미출력기간에서는 반전노드(QB)충전기간(1H)에서 설명한 바와 같이, 제2 및 제3 클럭신호(C2, C3)가 하이레벨로 중첩되는 기간으로써, 이 기간에 제1 노드(N1)가 하이레벨이 되면서 반전노드(QB)는 충전하고 그에 따라 제3 및 제7 트랜지스터(T3, T7)가 턴온하면서 비반전노드(Q)는 방전할 수 있다. 또한 제3 스테이지의 출력(Vgout3)의 하이레벨 신호에 의하여 제5 트랜지스터(T5)가 턴온하면서 비반전노드(Q) 상에 저전위전원(VSS)이 공급됨므로써 상기 비반전노드(Q)가 방전할 수 있다. 즉 안정화부(211)의 동작에 따라 상기 제1 노드(N1) 상의 전압이 주기적으로 충전됨으로써, 반전노드(QB)가 하이논리를 유지하도록 하고, 그에 따라 비반전노드(Q) 및 제1 출력 단자(Vgout1)를 방전할 수 있다. 그리고 상기 제3 스테이지의 출력(Vgout3)에 의하여 비반전노드(Q)가 확실히 방전될 수 있도록 할 수 있다.In the non-output period, as described in the inverting node
또한 전술한 바와 같이 제7 및 제9 트랜지스터(T7, T9)의 게이트 단자가 연결된 반전노드(QB) 상에 하이 및 로우논리의 신호가 교번하는 경우, 상기 제7 및 제9 트랜지스터(T7, T9)가 옥사이드(Oxide)로 제조된 경우라면 상기 상기 제7 및 제9 트랜지스터(T7, T9)의 문턱전압의 회복 특성이 나빠 열화로 인한 정상적 동작을 못할 수 있다. 그러나 제5 트랜지스터(T5)를 구비함으로써 상기 제7 및 제9 트랜지스터(T7, T9)가 열화되어 정상 동작을 못하는 경우라도 비반전노드(Q)가 방전될 수 있도록 한다.In addition, as described above, when high and low logic signals alternate on the inverting node QB to which the gate terminals of the seventh and ninth transistors T7 and T9 are connected, the seventh and ninth transistors T7 and T9 If) is made of oxide, the recovery characteristics of the threshold voltages of the seventh and ninth transistors T7 and T9 are deteriorated, so that normal operation may not be possible due to deterioration. However, the provision of the fifth transistor T5 allows the non-inverting node Q to be discharged even when the seventh and ninth transistors T7 and T9 are deteriorated and fail to operate normally.
만약 상기 제7 및 제9 트랜지스터(T7, T9)의 열화가 진행되고 상기 제5 트랜지스터(T5)만으로 비반전노드(Q) 충분히 방전되지 못하는 경우라면, 상기 비반전노드(Q) 상에 일정 전압이 유지된다. 따라서 미출력기간에 제1 클럭신호(C1)의 하이논리에 의하여 상기 비반전노드(Q) 상의 전압이 제8 트랜지스터(T8)의 문턱 전압 이상의 전압으로 증가한다면 원치 않은 출력이 발생할 수 있다. 따라서 이를 방지하기 위하여 제1 커패시터(CB)를 출력부(212)에 부가할 수 있다. 즉 상기 제1 커패시터(CB)를 이용하여 실시예의 수명을 증가시킬 수 있다.If the seventh and ninth transistors T7 and T9 are deteriorated and the non-inverting node Q is not sufficiently discharged with only the fifth transistor T5, a constant voltage is applied to the non-inverting node Q. Is maintained. Therefore, if the voltage on the non-inverting node Q increases to a voltage equal to or higher than the threshold voltage of the eighth transistor T8 due to the high logic of the first clock signal C1 during the non-output period, unwanted output may occur. Therefore, to prevent this, the first capacitor CB may be added to the
즉 상기 제1 커패시터(CB)는 제8 트랜지스터(T8)의 게이트 및 소스 단자 사이에 연결할 수 있다.That is, the first capacitor CB may be connected between the gate and the source terminal of the eighth transistor T8.
이처럼 커패시터를 부가하는 경우 회로의 면적이 증가할 수 있으나, 본 발명에 따른 실시예는 적은 트랜지스터만으로 구성되므로, 커패시터를 부가한다고 하여 회로의 면적이 크게 증가하지 않으므로, 네로우 베젤을 유지하면서도 회로 동작의 신뢰성을 크게 향상시킬 수 있다.In the case of adding a capacitor as described above, the area of the circuit may increase. However, since the embodiment according to the present invention is composed of only a small number of transistors, the area of the circuit does not increase significantly by adding a capacitor. Can greatly improve the reliability of.
한편 안정화부(211)의 제4 트랜지스터(T4)는 제1 노드(N1)가 플로팅(Floating) 상태가 되는 기간을 줄여주어 안정화 역할을 할 수 있다. 즉, 제1 클럭 신호(C1)의 하이레벨에 의하여 제4 트랜지스터(T4)가 턴온하는 경우, 제1 노드(N1)에 저전위전원(VSS)를 공급하여 상기 제1 노드(N1)가 방전되도록 한다.Meanwhile, the fourth transistor T4 of the
도 11은 본 발명의 다른 실시예에 따른 N 스테이지의 회로도이다.11 is a circuit diagram of an N stage according to another embodiment of the present invention.
도 11을 참조하면, 출력부(212)는 제2 커패시터(CQB)를 더 포함할 수 있다. 상기 제2 커패시터(CQB)는 반전노드(QB)와 저전위전원공급단자(VSS) 사이에 연결될 수 있다. Referring to FIG. 11, the
트랜지스터들의 오프 커런트(off current)에 의하여 반전노드(QB)상의 전류가 흐를 수 있고, 그에 따라 반전노드(QB)상의 전압이 떨어질 수 있는데, 상기 제2 커패시터(CQB)는 반전노드(QB)의 누설을 막아줄 수 있다.A current on the inverting node QB may flow due to the off current of the transistors, and accordingly, the voltage on the inverting node QB may drop. The second capacitor CQB is It can prevent leakage.
특히 옥사이드(oxide)의 트랜지스터에 비하여 비정질 실리콘(a-si)으로 제조된 트랜지스터의 경우 오프 커런트가 크기 때문에, 비정질 실리콘(a-si)으로 제조된 트랜지스터를 사용하는 경우, 상기 제2 커패시터(CQB)를 출력부(212)에 부가하여 반전노드(QB) 상의 누설을 방지할 수 있다.In particular, compared to oxide transistors, a transistor made of amorphous silicon (a-si) has a larger off-current, so when a transistor made of amorphous silicon (a-si) is used, the second capacitor (CQB) ) May be added to the
또한 공정이 불안하여 트랜지스터의 문턱전압의 산포가 크게 나타나는 경우라면 제2 커패시터(CQB)를 강화하여 신뢰성을 확보할 수 있다.In addition, if the process is unstable and the distribution of the threshold voltage of the transistor is large, reliability can be secured by strengthening the second capacitor CQB.
도 12는 본 발명의 또 다른 실시예에 따른 N 스테이지의 회로도이다.12 is a circuit diagram of an N stage according to another embodiment of the present invention.
<미출력 기간><Unprinted period>
한편 도 12를 참조하면, 안정화부(211)는 제10 트랜지스터(T10)를 더 포함할 수 있다.Meanwhile, referring to FIG. 12, the
n 스테이지의 미출력 기간에서 반전노드(QB)의 하이레벨에 의하여 상기 비반전노드(Q)가 로우레벨을 유지한다. 이 때 제10 트랜지스터(T10)는 제1 클럭 신호(C1)가 하이레벨이 될 때 커플링(Coupling) 현상으로 인하여 반전노드(QB)의 전압이 높아지게 되고 그에 따라서 비반전노드(Q)가 안정적으로 로우레벨로 유지하도록 할 수 있다.In the non-output period of the n-stage, the non-inverting node Q maintains the low level by the high level of the inverting node QB. At this time, when the first clock signal C1 reaches a high level, the voltage of the inverting node QB increases due to a coupling phenomenon, and accordingly, the non-inverting node Q is stable. You can keep it low level.
특히 비반전노드(Q) 상에는 리플이 발생할 수 있고, 이는 제1 클럭 신호(C1)가 하이 레벨이 될 때 더 잘 발생할 수 있다. 따라서 제10 트랜지스터(T10)를 적용하는 경우 제1 클럭 신호(C1)가 하이레벨이 될 때 반전노드(QB)상의 전압을 더 높여줘 상기 비반전노드(Q) 상의 리플을 제거할 수 있다.Particularly, ripple may occur on the non-inverting node Q, which may occur more easily when the first clock signal C1 becomes a high level. Accordingly, when the tenth transistor T10 is applied, when the first clock signal C1 reaches a high level, the voltage on the inverting node QB is further increased to remove the ripple on the non-inverting node Q.
이와 같이 안정화부(211)는 주기적으로 제1 노드(N1) 상의 전압이 하이논리가 되도록 하고, 그에 따라 비반전노드(Q) 상의 전압이 하이논리가 아닐 때, 즉 미출력기간에 상기 비반전노드(Q)를 항상 하이논리로 잡아줌으로써, 미출력기간에 반복적으로 하이논리가 되는 제1 클럭 신호(C1)에 의한 리플 현상을 제거할 수 있다.In this way, the
또한 안정화부(211)의 제1 및 제2 트랜지스터(T1, T2)는 주기적으로 반전노드(QB)를 충전하는 기능을 한다. 즉, 비반전노드(Q)가 부트스트랩이 되는 경우에는 상기 반전노드(QB)가 충전되지 않도록 한다.In addition, the first and second transistors T1 and T2 of the
또한 출력부의 제6 트랜지스터(T6)는 비반전노드(Q)가 하이레벨이 될 때 반전노드(QB)를 로우레벨이 되도록 하고, 제7 트랜지스터(T7)는 반전노드(QB)가 하이레벨이 될 때 비반전노드(Q)가 로우레벨이 되도록 하고, 제9 트랜지스터(T9)는 반전노드(QB)가 하이레벨이 될 때 n 스테이지의 출력(Vgout1)이 로우레벨이 되도록 할 수 있다. 즉 게이트하이전압(VGH)을 출력하는 기간을 제외하고는 비반전노드(Q)가 확실히 로우 논리로 유지하도록 할 수 있다.In addition, the sixth transistor T6 of the output unit causes the inverting node QB to be at a low level when the non-inverting node Q is at a high level, and the seventh transistor T7 has the inverting node QB at a high level. When the non-inverting node Q becomes a low level, the ninth transistor T9 may make the output Vgout1 of the n-stage become a low level when the inverting node QB becomes a high level. That is, it is possible to ensure that the non-inverting node Q is kept in a low logic except for a period in which the gate high voltage VGH is output.
또한 본 발명의 실시예에 따른 쉬프트 레지스터(210)는 반전노드(QB)가 하이레벨이 될 때 비반전노드(Q)가 로우레벨을 유지하도록 하여 초기 문턱전압의 마진(margin) 확보가 가능하게 하고, 비반전노드(Q) 상에 연결된 트랜지스터의 개수를 줄이고 제1 커패시터(CB)를 통한 신뢰성을 향상시킬 수 있다.In addition, the
또한 제1 커패시터(CB)의 용량을 크게 하는 경우, 부트스트랩의 효율이 증가하므로 열화에 따라 제7 및 제9 트랜지스터(T7, T9)가 정상적인 동작을 하지 않는 경우에도 제8 트랜지스터(T8)에 의해 정상적인 출력이 가능하게 한다.In addition, when the capacity of the first capacitor CB is increased, the efficiency of the bootstrap increases, so even when the seventh and ninth transistors T7 and T9 do not operate normally due to deterioration, the eighth transistor T8 This enables normal output.
종래의 도 3에서 설명한, 교번 동작에 따른 트랜지스터에 인가되는 스트레스를 줄일 수 있는 장점이 있었으나, 옥사이드(Oxide)로 제조된 트랜지스터의 회복 특성이 나빠 시간이 흐른 후 정상 구동을 못하는 현상이 발생하는 문제가 있었고, 이러한 문제를 해결하기 위하여 출력단 트랜지스터에 커패시터를 연결하고자 하였으나, 도 3과 같은 구동회로는 이미 많은 트랜지스터를 포함(일반적으로 13개)하고 있으므로, 도 3과 같은 구동회로에 추가적으로 커패시터를 부가하는 경우 네로우 베젤을 실현하기 어려운 문제가 있었다. As described in FIG. 3 in the related art, there was an advantage of reducing the stress applied to the transistor due to the alternating operation, but the recovery characteristic of the transistor made of oxide is bad, so a phenomenon in which normal driving is not possible after time has passed. In order to solve this problem, it was attempted to connect a capacitor to the transistor at the output stage, but since the driving circuit as shown in FIG. 3 already includes many transistors (generally 13), additional capacitors were added to the driving circuit as shown in FIG. In this case, there was a problem that it was difficult to realize a narrow bezel.
또한 도 4와 같이 심플 로직 회로는 제3 및 제7 트랜지스터(T3, T7)가 열화가 되어도 제6 트랜지스터(T6)에 커패시터(CB)를 연결함으로써 정상 동작이 가능하게 하였다. 그리고 상기 심플 로직 회로는 이미 트랜지스터의 개수를 7개 정도로 줄여 놓았기 때문에 커패시터(CB)를 부가한다고 하여도 베젤이 크게 증가하는 문제가 없었다. 그러나 심플 로직 회로는 QB 노드를 구비하지 않기 때문에 Q 노드 상에 발생하는 리플을 제거할 수 없는 문제가 있었고, Q 노드를 로우 논리로 잡아줄 수 없어 Q 노드에 게이트 단자가 연결된 트랜지스터의 초기 문턱 전압의 마진(margin) 확보가 어려운 문제가 있었다.In addition, as shown in FIG. 4, even when the third and seventh transistors T3 and T7 are deteriorated, the simple logic circuit enables normal operation by connecting the capacitor CB to the sixth transistor T6. In addition, since the simple logic circuit has already reduced the number of transistors to about 7, there is no problem that the bezel is greatly increased even when the capacitor CB is added. However, since the simple logic circuit does not have a QB node, there is a problem that the ripple occurring on the Q node cannot be removed, and the Q node cannot be held as a low logic, so the initial threshold voltage of the transistor connected to the Q node. There was a problem that it was difficult to secure a margin of
본 발명에 따른 실시예는 종래기술이 가진 단점을 극복하고 장점을 모두 가질 수 있도록 설계된 것으로써, 반전노드(QB)가 비반전노드(Q)를 로우 논리로 잡아줄 수 있도록 하여 클럭 신호에 의한 리플 발생 문제를 해결하였다. The embodiment according to the present invention is designed to overcome the shortcomings of the prior art and have all the advantages, so that the inverting node (QB) can hold the non-inverting node (Q) with a low logic The ripple occurrence problem has been solved.
또한 본 발명에 따른 실시예가 포함하는 트랜지스터의 개수를 줄였기 때문에 제8 트랜지스터(T8)에 제1 커패시터(CB)를 연결하여도 네로우 베젤을 유지할 수 있는 효과가 있다. 그리고 제8 트랜지스터(T8)에 제1 커패시터(CB)를 연결함으로써 신뢰성을 확보하였고, 그에 따라 이동도가 비정질실리콘(a-Si)보다 우수한 옥사이드(Oxide)로 제조된 트랜지스터를 이용할 수 있도록 하였으며, 제1 커패시터(CB)의 용량을 조절함으로써 트랜지스터의 초기 문턱전압에 대한 마진(margin)을 더 크게 확보할 수 있다. In addition, since the number of transistors included in the embodiment of the present invention is reduced, even if the first capacitor CB is connected to the eighth transistor T8, the narrow bezel can be maintained. In addition, reliability was secured by connecting the first capacitor CB to the eighth transistor T8, and accordingly, a transistor made of oxide having higher mobility than amorphous silicon (a-Si) can be used. By adjusting the capacity of the first capacitor CB, a larger margin for the initial threshold voltage of the transistor may be secured.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술할 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.In the detailed description of the present invention described above, it has been described with reference to preferred embodiments of the present invention, but those skilled in the art or those of ordinary skill in the relevant technical field of the present invention described in the claims to be described later It will be understood that various modifications and changes can be made to the present invention without departing from the spirit and technical scope. Accordingly, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be determined by the claims.
10 표시장치
100 액정패널
200 게이트 구동부
200a 제1 게이트 구동부
200b 제2 게이트 구동부
210 쉬프트 레지스터
211 안정화부
212 출력부
300 데이터 구동부
400 타이밍 제어부10 display
100 LCD panel
200 gate driver
200a first gate driver
200b second gate driver
210 shift register
211 stabilization
212 output
300 data driver
400 timing control
Claims (16)
상기 복수개의 스테이지 각각은 제1 노드를 구비한 안정화부, 상기 안정화부와 연결되고 출력 단자로 출력 신호를 제공하며 반전 및 비반전 노드를 구비한 출력부를 포함하고,
상기 안정화부는 제2 클럭 신호에 의해 제어되어 상기 제1 노드에 상기 제3 클럭 신호를 제공하는 제1 트랜지스터와 상기 제1 노드상의 충전 전압에 의해 제어되어 고전위 전원을 상기 반전노드로 제공하는 제2 트랜지스터를 더 포함하고,
상기 출력부는 상기 반전 노드상의 충전 전압에 의해 제어되어 상기 비반전 노드 및 상기 출력 단자를 방전하는 제7 및 제9 트랜지스터, 이전 스테이지의 출력에 의해 충전된 상기 비반전 노드 상의 충전 전압에 의하여 제어되어 제1 클럭 신호를 상기 출력 단자로 출력하는 제8 트랜지스터, 상기 비반전 노드 상의 충전 전압에 의하여 제어되어 상기 반전 노드를 방전하는 제6 트랜지스터를 포함하고,
상기 반전 노드 상의 전압에 의해 제어되고, 상기 제1 클럭 신호가 인가되는 단자와 저전위전원의 공급 단자 사이에 연결된 제10 트랜지스터를 더 포함하는 쉬프트 레지스터 회로.As a shift register with multiple stages,
Each of the plurality of stages includes a stabilizing unit having a first node, an output unit connected to the stabilizing unit and providing an output signal to an output terminal and having an inverting and non-inverting node,
The stabilization unit is controlled by a second clock signal and is controlled by a first transistor that provides the third clock signal to the first node and a charging voltage on the first node to provide a high potential power to the inversion node. 2 more transistors,
The output unit is controlled by a charging voltage on the inverting node, and is controlled by a charging voltage on the non-inverting node charged by the output of the previous stage and seventh and ninth transistors that discharge the non-inverting node and the output terminal. An eighth transistor for outputting a first clock signal to the output terminal, and a sixth transistor for discharging the inverting node by being controlled by a charging voltage on the non-inverting node,
The shift register circuit further comprising a tenth transistor controlled by a voltage on the inverting node and connected between a terminal to which the first clock signal is applied and a supply terminal of a low potential power supply.
상기 제1 내지 제3 클럭 신호가 서로 다른 시점에서 하이 논리로 인에이블되고, 상기 제2 및 제3 클럭 신호가 하이 논리로 중첩되는 기간에 상기 제1 노드가 충전되는 쉬프트 레지스터 회로.The method of claim 1,
A shift register circuit in which the first node is charged during a period in which the first to third clock signals are enabled with high logic at different times and the second and third clock signals overlap with high logic.
상기 스테이지들 각각은 상기 비반전 노드와 상기 출력 단자 사이에 연결된 제1 커패시터를 더 포함하는 쉬프트 레지스터 회로.The method of claim 2,
Each of the stages further includes a first capacitor connected between the non-inverting node and the output terminal.
상기 안정화부는 상기 제1 클럭 신호의 하이논리 신호에 의해 제어되어 상기 제1 노드를 방전하는 제4 트랜지스터를 더 포함하는 쉬프트 레지스터 회로.The method of claim 2,
The shift register circuit further comprising a fourth transistor controlled by the stabilization unit by a high logic signal of the first clock signal to discharge the first node.
상기 스테이지들 각각은 상기 이전 스테이지의 출력 신호에 의해 제어되어 상기 이전 스테이지의 출력 신호를 상기 비반전 노드로 제공하는 제3 트랜지스터를 더 포함하는 쉬프트 레지스터 회로.The method of claim 2,
Each of the stages is controlled by an output signal of the previous stage and further comprising a third transistor configured to provide an output signal of the previous stage to the non-inverting node.
상기 스테이지들 각각은 다음 스테이지의 출력 신호에 의해 제어되어 상기 비반전노드를 방전하는 제5 트랜지스터를 더 포함하는 쉬프트 레지스터 회로.The method of claim 2,
Each of the stages is controlled by an output signal of a next stage, the shift register circuit further comprising a fifth transistor to discharge the non-inverting node.
상기 제6 트랜지스터는 상기 반전 노드에 저전위전원을 공급하여 상기 반전 노드를 방전하고,
상기 스테이지들 각각은 상기 반전 노드와 상기 저전위전원의 공급 단자 사이에 연결된 제2 커패시터를 더 포함하는 쉬프트 레지스터 회로.The method of claim 2,
The sixth transistor discharges the inversion node by supplying a low potential power to the inversion node,
Each of the stages further includes a second capacitor connected between the inverting node and a supply terminal of the low potential power supply.
상기 제1 내지 제3 클럭 신호를 생성하는 타이밍 제어부; 및
K(k는 자연수)개의 게이트 배선이 형성된 액정패널;을 포함하는 표시장치.A gate driver having a shift resist circuit according to claim 1;
A timing controller generating the first to third clock signals; And
A display device comprising: a liquid crystal panel in which K (k is a natural number) gate wirings are formed.
상기 제1 내지 제3 클럭 신호가 서로 다른 시점에서 하이 논리로 인에이블되고, 상기 제2 및 제3 클럭 신호가 하이 논리로 중첩되는 기간에 상기 제1 노드가 충전되는 표시장치.The method of claim 9,
A display device in which the first node is charged during a period in which the first to third clock signals are enabled with a high logic at different times and the second and third clock signals overlap with a high logic.
상기 복수개의 스테이지 중 n(n은 자연수) 번째 스테이지에 있어서,
상기 이전 스테이지는 n-1 번째 스테이지이고,
다음 스테이지는 n+4 번째 스테이지인 표시장치.The method of claim 9,
In the nth stage of the plurality of stages (n is a natural number),
The previous stage is the n-1th stage,
The next stage is the n+4th stage.
상기 게이트 구동부는 상기 액정 패널의 좌측 및 우측 각각의 비표시 영역에 내장된 제1 및 제2 게이트 구동부를 포함하는 표시장치.The method of claim 11,
The gate driver includes first and second gate drivers embedded in a non-display area on the left and right sides of the liquid crystal panel.
상기 복수개의 스테이지 각각은 안정화부, 상기 안정화부와 연결되고 출력 단자로 출력 신호를 제공하며 반전 및 비반전 노드를 구비한 출력부를 포함하고,
상기 복수개의 스테이지 중 제1 스테이지는,
출력 기간 동안,
상기 제1 스테이지의 출력부는 상기 복수개의 스테이지 중 제2 스테이지의 출력 신호에 의하여 충전된 상기 비반전노드의 충전전압에 의하여 제어되어 제1 클럭 신호를 상기 출력 단자로 출력하고, 상기 제2 스테이지의 출력 신호에 의하여 상기 반전노드에 저전위전원을 공급하고,
미 출력 기간 동안,
상기 안정화부는 제2 및 제3 클럭 신호가 하이 논리로 중첩되는 기간에 상기 반전노드로 고전위전원을 공급하여 상기 반전노드를 충전하고,
상기 제1 클럭 신호(C1)가 하이레벨이 될 때, 상기 반전 노드(QB) 상의 전압을 높아지도록 제어하여 상기 비반전 노드(Q)의 전압을 안정적으로 로우 레벨로 유지하고,
상기 출력부는 상기 반전노드의 충전 전압에 의하여 상기 비반전노드 및 상기 출력 단자에 상기 저전위전원을 공급하는 쉬프트 레지스터 회로.As a shift register with multiple stages,
Each of the plurality of stages includes a stabilizing part, an output part connected to the stabilizing part, providing an output signal to an output terminal, and having an inverting and non-inverting node,
The first stage of the plurality of stages,
During the output period,
The output of the first stage is controlled by a charging voltage of the non-inverting node charged by an output signal of a second stage among the plurality of stages to output a first clock signal to the output terminal, and Supplying low-potential power to the inverting node by an output signal,
During the non-printing period,
The stabilization unit charges the inverting node by supplying a high potential power to the inverting node during a period in which the second and third clock signals overlap with the high logic,
When the first clock signal C1 becomes a high level, the voltage on the inverting node QB is controlled to increase to stably maintain the voltage of the non-inverting node Q at a low level,
The output unit is a shift register circuit for supplying the low potential power to the non-inverting node and the output terminal by the charging voltage of the inverting node.
상기 제2 및 제3 클럭 신호가 하이 논리로 중첩되는 기간에 상기 제1 클럭 신호는 로우 논리가 되는 쉬프트 레지스터 회로.The method of claim 13,
A shift register circuit in which the first clock signal becomes a low logic during a period in which the second and third clock signals overlap with a high logic.
상기 제1 스테이지는,
상기 제2 스테이지의 출력 신호에 의하여 제어되어 상기 제2 스테이지의 출력 신호를 상기 비반전노드에 제공하는 트랜지스터를 더 포함하는 쉬프트 레지스터 회로.The method of claim 14,
The first stage,
The shift register circuit further comprising a transistor that is controlled by the output signal of the second stage and provides the output signal of the second stage to the non-inverting node.
상기 제1 스테이지는,
상기 복수개의 스테이지 중 제3 스테이지의 출력 신호에 의하여 상기 비반전 노드에 저전위 전원을 공급하는 트랜지스터를 더 포함하는 쉬프트 레지스터 회로.The method of claim 14,
The first stage,
The shift register circuit further comprising a transistor for supplying low potential power to the non-inverting node by an output signal of a third stage among the plurality of stages.
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