KR102194053B1 - 상이한 크기들의 메모리 셀들을 노출하기 위한 구조물 및 방법 - Google Patents

상이한 크기들의 메모리 셀들을 노출하기 위한 구조물 및 방법 Download PDF

Info

Publication number
KR102194053B1
KR102194053B1 KR1020180116179A KR20180116179A KR102194053B1 KR 102194053 B1 KR102194053 B1 KR 102194053B1 KR 1020180116179 A KR1020180116179 A KR 1020180116179A KR 20180116179 A KR20180116179 A KR 20180116179A KR 102194053 B1 KR102194053 B1 KR 102194053B1
Authority
KR
South Korea
Prior art keywords
layer
memory cell
etch stop
cell stack
stop layer
Prior art date
Application number
KR1020180116179A
Other languages
English (en)
Other versions
KR20190037179A (ko
Inventor
쉥-차우 첸
쳉-타이 시아오
야오-웬 창
순-충 쿠앙
쳉-유안 차이
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20190037179A publication Critical patent/KR20190037179A/ko
Application granted granted Critical
Publication of KR102194053B1 publication Critical patent/KR102194053B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L45/1253—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

에칭 정지층을 갖는 메모리 셀이 제공된다. 메모리 셀은 기판 위에 배치된 하단 전극을 포함한다. 스위칭 유전체는 상기 하단 전극 위에 배치되고 가변 저항을 가진다. 상단 전극이 스위칭 유전체 위에 배치된다. 측벽 스페이서층은 하단 전극, 스위칭 유전체, 및 상단 전극의 측벽들을 따라 위쪽으로 연장된다. 하부 에칭 정지층은 하부 유전체층 위에 배치되고 측벽 스페이서층의 외부 측벽을 라이닝(lining)한다. 하부 에칭 정지층은 측벽 스페이서층과는 상이한 물질로 제조되고, 상단 전극을 제조 공정 동안의 손상으로부터 보호한다. 메모리 셀을 제조하기 위한 방법이 또한 제공된다.

Description

상이한 크기들의 메모리 셀들을 노출하기 위한 구조물 및 방법{STRUCTURE AND METHOD TO EXPOSE MEMORY CELLS WITH DIFFERENT SIZES}
관련 출원에 대한 참조
본 출원은 2017년 9월 28일에 출원된 미국 가특허 출원 제62/564,360호에 대하여 우선권 주장하며, 그 내용은 인용에 의해 그 전부가 본원에 통합된다.
본 개시 내용은 상이한 크기들의 메모리 셀들을 노출하기 위한 구조물 및 방법에 대한 것이다.
많은 현대의 전자 디바이스들은, 전력이 없을 때 데이터를 저장할 수 있는, 비휘발성 메모리를 포함한다. 자기저항식 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM)와 저항식 랜덤 액세스 메모리(resistive random access memory; RRAM)와 같은, 비휘발성 메모리는, 상대적으로 간단한 구조와 상보 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 논리 제조 공정과의 그들의 호환성 때문에 차세대 비휘발성 메모리 기술을 위한 유망한 후보이다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 특징부들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1a는 에칭 정지층을 갖는 메모리 디바이스의 일부 실시예의 단면도를 예증한다.
도 1b는 에칭 정지층을 갖는 메모리 디바이스의 일부 실시예의 단면도를 예증한다.
도 2는 도 1a 또는 도 1b의 메모리 디바이스를 갖는 집적 회로의 일부 실시예의 단면도를 예증한다.
도 3 내지 7은 다양한 제조 스테이지들에서 메모리 디바이스의 일부 실시예의 일련의 단면도들을 예증한다.
도 8은 메모리 디바이스를 제조하기 위한 방법의 일부 실시예의 흐름도를 예증한다.
도 9 내지 13은 다양한 제조 스테이지들에서 메모리 디바이스의 일부 대안적인 실시예의 일련의 단면도들을 예증한다.
도 14는 메모리 디바이스를 제조하기 위한 방법의 일부 대안적인 실시예의 흐름도를 예증한다.
본 개시물은 본 개시물의 상이한 피처들(features)을 구현하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배열의 특정 예는 본 발명을 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 특징부가 제1 특징부와 제2 특징부 사이에 형성될 수 있어서 제1 특징부와 제2 특징부가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시 내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들간의 관계를 본질적으로 지시하지는 않는다.
또한, "상단", "하단", "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어는 도면에 예증되어 있는 바와 같이 또 다른 요소(들) 또는 피처(들)에 대한 일 요소 또는 피처의 관계를 설명하기 위해 설명의 편의상 본 명세서에서 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
더욱이, "제1", "제2", "제3" 등은 도면 또는 일련의 도면들의 상이한 요소들 사이를 구별하기 위해 설명의 편의상 본원에서 이용될 수 있다. "제1", "제2", "제3" 등은 대응하는 요소를 설명하는 것으로 의도되지 않는다. 따라서, 제1 도면과 관련하여 설명되는 "제1 유전체 층"은 또 다른 도면과 관련하여 설명되는 "제1 유전체층"에 반드시 대응하는 것은 아닐 수 있다.
비휘발성 메모리 디바이스는 복수의 메모리 셀들을 갖는 메모리 셀 어레이를 포함한다. 메모리 셀들 각각은 스위칭 유전체에 의해 분리된 상단 전극과 하단 전극을 포함한다. 전극들의 쌍에 인가되는 전압에 따라서, 스위칭 유전체는, 제1 데이터 상태(예를 들면, '0' 또는 '리셋(RESET)')와 연관된 고 저항 상태와 제2 데이터 상태(예를 들면, '1' 또는 '셋(SET)')와 연관된 저 저항 상태 간의 가역의(reversible) 변화를 거칠 것이다. 메모리 셀은 상보 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 논리 제조 공정과 호환되고, 데이터 저장과 전송을 위해 하부 금속화 라인과 상부 금속화 라인 사이에 삽입될 수 있다. 일부 응용에서, 메모리 디바이스는 상이한 크기들을 가진 메모리 셀들을 포함할 수 있다. 메모리 셀들은 상이한 수직 두께들뿐만 아니라 상이한 측방향 치수들을 가질 수 있다. 따라서, 하부 금속화 라인으로부터 메모리 셀의 상단 전극까지의 높이는 메모리 셀 크기에 따라 가변적일 수 있다. 수직 높이들의 변이는 제조 동안에 상이한 크기들을 가진 메모리 셀들의 상단 전극들을 노출시키는 것을 어렵게 하는데, 이는 더 작은 메모리 셀의 상단 전극은, 더 큰 메모리 셀의 또 다른 상단 전극이 손상될 때까지, 잘 노출되지 않을 수 있기 때문이다.
본 출원은 메모리 셀을 라이닝하는 에칭 정지층을 가진 개선된 메모리 디바이스와, 이에 대응하는 제조 방법에 대한 것이다. 일부 실시예에서, 예를 들어 도 1a 또는 1b를 참조하면, 메모리 디바이스는 기판(102) 위에 배치된 제1 메모리 셀(114a)과 제2 메모리 셀(114b)을 포함한다. 메모리 셀들(114a, 114b) 각각은 하단 전극(112), 하단 전극(112) 위에 배치되고 가변 저항을 갖는 스위칭 유전체(116), 및 스위칭 유전체(116) 위에 배치된 상단 전극(118)을 포함한다. 하단 전극(112)은 하부 유전체층(108)에 의해 둘러싸인 하단 전극 비아(110)에 결합된다. 측벽 스페이서층(126)은 하단 전극 비아(110)와 하부 유전체층(108) 위에 배치되고, 하단 전극(112), 스위칭 유전체(116), 및 상단 전극(118)의 측벽들을 따라 위쪽으로 연장된다. 하부 에칭 정지층(120)은 하부 유전체층(108) 위에 배치되고 측벽 스페이서층(126)의 외부 측벽을 라이닝(lining)한다. 상부 유전체층(136)은 하부 에칭 정지층(120) 상에 배치되고 측벽 스페이서층(126)의 상부 부분을 둘러싼다. 하부 에칭 정지층(120)은, 상단 전극 노출을 위한 폴리싱 및 에칭 공정들 동안에 메모리 셀(114a, 114b)을 보호할 수 있는 유전체 물질로 제조된다. 예를 들면, 하부 에칭 정지층(120)과 상부 유전체층(136)은 메모리 셀(114a, 114b) 위에 놓이게 형성되고(예를 들면, 도 4 참조), 그런 다음, 상단 전극(118)을 노출시키도록 에칭백 공정을 거칠 수 있다(예를 들면, 도 6 참조). 하부 에칭 정지층(120)은 에칭백 공정의 에천트에 대해 상부 유전체층(136)과는 구별된 에칭 선택도를 갖는 유전체 물질을 포함할 수 있어서, 하부 에칭 정지층(120)이 유지되고 상단 전극을 손상으로부터 보호할 수 있다. 이에 따라, 폴리싱 및 에칭 공정들이 더 잘 제어될 수 있고, 하부 에칭 정지층(120)의 보다 정밀한 제어되는 제거 후에 메모리 셀(114a, 114b)의 상단 전극(118)이 잘 노출될 수 있다.
메모리 셀(114a, 114b)의 하단 전극(112)은 예를 들면, 티타늄 질화물과 같은, 전도성 물질이다. 하단 전극(112)은 예를 들면, 티타늄, 탄탈륨, 탄탈륨 질화물, 백금, 이리듐, 텅스텐, 루테늄 등을 또한 포함할 수 있다. 일부 실시예에서, 메모리 셀(114a, 114b)은 자기저항식 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM) 셀이고, 저항 스위칭 유전체(116)는 터널 배리어층에 의해 분리된 하단 강자성층과 상단 강자성층을 갖는 자기 터널 접합(magnetic tunnel junction; MTJ) 구조물을 포함할 수 있다. 일부 다른 실시예에서, 메모리 셀(114a, 114b)은 저항식 랜덤 액세스 메모리(resistive random access memory; RRAM) 셀이고, 저항 스위칭 유전체(116)는 RRAM 유전체층을 포함할 수 있다. 스위칭 유전체(116)는, 예를 들면, 탄탈륨 산화물, 탄탈륨 하프늄 산화물, 탄탈륨 알루미늄 산화물, 또는 탄탈륨, 산소, 및 하나 이상의 다른 원소를 포함하는 또 다른 물질의 하이-k 층(즉, 3.9 보다 큰 유전율 k를 가진 층)일 수 있다. 하단 전극 비아(110)는 예를 들어, 백금, 이리듐, 루테늄 또는 텅스텐과 같은, 전도성 물질로 제조된다. 하부 유전체층(108)은 하단 전극 비아(110)를 둘러싸고, 하나 이상의 유전체층들을 포함한다. 하부 유전체층(108)은 실리콘 탄화물, 실리콘 질화물, 실리콘 산화물, 또는 합성 유전체 막들의 하나 이상의 층을 포함할 수 있다. 예를 들면, 하부 유전체층(108)은 실리콘 탄화물층(108a) 상에 배열된 실리콘-풍부 산화물층(108b)을 포함할 수 있다. 하단 전극 비아(110)를 관통해, 도 1a 또는 도 1b에 도시된 메모리 셀(114a, 114b)이 하단 층간 유전체층(104) 내에 배치된 하단 금속화 라인(106)에 결합될 수 있다. 하단 전극 비아(110)는, 하단 금속화 라인(106) 물질이 하단 전극(112) 내로 확산되는 것을 방지하기 위한 확산 배리어층으로서 또한 기능할 수 있다. 하단 금속화 라인(106)은 예를 들어, 구리와 같은 금속일 수 있다. 하단 층간 유전체층(104)은 예를 들면, 산화물, 로우-k 유전체(즉, 실리콘 산화물보다 낮은 유전율 k를 가진 유전체), 또는 극저 k 유전체(약 2보다 낮은 유전율 k를 가진 유전체)일 수 있다.
일부 실시예에서, 상단 전극(118)은 예를 들면, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함하는 하나 이상의 금속 또는 금속 합성층을 포함할 수 있다. 일부 실시예에서, 상단 전극(118)은 상단 전극(118)과 상단 금속화 라인(134) 사이에 배열된 상단 전극 비아(132)를 관통해 상부 상호접속 구조물(142)의 상단 금속화 라인(134)에 전기적으로 결합된다. 상단 전극 비아(132)는 예를 들어, 구리, 알루미늄, 또는 텅스텐과 같은 전도성 물질일 수 있다. 메모리 셀(114a, 114b)의 동작 동안에, 스위칭 유전체(116)의 하나 이상의 전도성 필라멘트를 형성하거나 파손(break) 시킴으로써 메모리 셀(114a, 114b)을 판독, 설정, 또는 소거하도록 전압들이 상단 전극(118)과 하단 전극(112) 사이에 인가된다. 따라서, 메모리 셀(114a, 114b)은 예를 들면 로우 또는 하이 비트 상태를 나타내도록 비교적 낮거나 높은 저항 상태의 가변 저항을 가질 수 있다.
도 1a에 도시된 바와 같이, 일부 실시예에서, 측벽 스페이서층(126)은 하부 유전체층(108) 바로 위에 배치되고, 하단 전극(112), 스위칭 유전체(116), 및 상단 전극(118)의 측벽들에 접촉한다. 측벽 스페이서층(126)은 하단 전극(112), 스위칭 유전체(116), 및 상단 전극(118)을 단락(shortage)으로부터 보호한다. 일부 실시예에서, 측벽 스페이서층(126)의 상단 표면은 상단 전극(118)의 상단 표면보다 낮아서, 측벽 스페이서층(126)의 최상단 포인트가 상단 전극(118)의 측벽 표면 상에 위치된다. 하부 에칭 정지층(120)은 측벽 스페이서층(126)의 옆에 그리고 하부 유전체층(108) 바로 위에 배열된다. 일부 실시예에서, 하부 에칭 정지층(120)은 메모리 셀들(114a, 114b) 사이에 측방향으로 연장되고, 측벽 스페이서층(126)의 측벽 및 상단 표면을 덮도록 위쪽으로 연장된다. 상부 유전체층(136)은 하부 에칭 정지층(120) 바로 위에 배열될 수 있다. 일부 실시예에서, 측벽 스페이서층(126)은 하부 에칭 정지층(120)에 의해 상부 유전체층(136)으로부터 분리된다. 상부 유전체층(136)은 하부 에칭 정지층(120)에 의해 하부 유전체층(108)의 상단 표면으로부터 분리된 하단 표면을 가질 수 있다. 하부 에칭 정지층(120)과 상단 전극(118)은 정렬되거나 공면인 상단 표면을 가질 수 있고, 상부 유전체층(136)의 상단 표면과 또한 공면일 수 있다. 상단 전극(118)은 상단 전극 비아(132)를 관통해 상단 금속화 라인(134)에 결합될 수 있다. 상단 금속화 라인(134)과 상단 전극 비아(132)는 상단 층간 유전체층(138)에 의해 둘러싸인다. 일부 실시예에서, 상단 금속화 라인(134)과 상단 층간 유전체층(138)의 하단 표면들과, 상단 전극(118)과 하부 에칭 정지층(120)의 상단 표면들은 공면이다. 하부 에칭 정지층(120)은, 측벽 스페이서층(126)과는 상이한 유전체 물질로 제조된다. 측벽 스페이서층(126)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 상부 유전체 층(136)은 예를 들어, 실리콘 이산화물을 포함할 수 있다. 하부 에칭 정지층(120)은 실리콘 산질화물로 제조될 수 있다. 제조 공정 동안에, 상단 전극(118)을 노출시킬 때, 하부 에칭 정지층(120)은 (상부 유전체층(136) 또는 측벽 스페이서층(126)과 비교해서) 에천트에 대해 더 저항성이 있어서, 이에 따라 손상되는 것으로부터 상단 전극(118)에 대해 추가적인 지지와 보호를 제공한다. 예를 들면, 하부 에칭 정지층(120)은, 상부 유전체층(136) 또는 측벽 스페이서층(126)보다 약 10배 작은, 에천트에 대한 에칭률을 가질 수 있다.
도 1b에 도시된 바와 같이, 일부 대안적인 실시예에서, 측벽 스페이서층(126)은 하부 유전체층(108) 바로 위에 배치되고, 메모리 셀들(114a, 114b) 사이에 연속적으로 측방향으로 연장되는 한편, 측벽 스페이서층(126)은 도 1a에 도시된 실시예에서 메모리 셀들(114a, 114b)을 둘러싸는 이산적(discrete) 부분들을 각각 포함한다. 하부 에칭 정지층(120)은 측벽 스페이서층(126) 바로 위에 배열된다. 따라서, 측벽 스페이서층(126)은 하부 에칭 정지층(120)을 하부 유전체층(108)으로부터 분리시킬 수 있다. 측벽 스페이서층(126)은 위쪽으로 연장되고 하단 전극(112), 스위칭 유전체(116), 및 상단 전극(118)의 측벽들에 접촉한다. 일부 실시예에서, 측벽 스페이서층(126)의 상단 표면은 상단 전극(118)과 하부 에칭 정지층(120)의 상단 표면들과 공면이다. 상부 유전체층(136)은 하부 에칭 정지층(120) 바로 위에 배열될 수 있고, 하부 에칭 정지층(120)의 상단 표면과 공면인 상단 표면을 가질 수 있다. 도 1a에 도시된 실시예와 유사하게, 측벽 스페이서층(126)은 하단 전극(112), 스위칭 유전체(116), 및 상단 전극(118)을 단락으로부터 보호한다. 상단 전극(118)은, 상단 층간 유전체층(138)에 의해 둘러싸이는, 상단 전극 비아(132)를 통해 상단 금속화 라인(134)에 결합될 수 있다. 일부 실시예에서, 상단 금속화 라인(134)과 상단 층간 유전체층(138)의 하단 표면들과, 상단 전극(118), 측벽 스페이서층(126), 및 하부 에칭 정지층(120)의 하단 표면들은 공면이다. 하부 에칭 정지층(120)은, 측벽 스페이서층(126)과는 상이한 유전체 물질로 제조된다. 측벽 스페이서층(126)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 상부 유전체 층(136)은 예를 들어, 실리콘 이산화물을 포함할 수 있다. 하부 에칭 정지층(120)은 실리콘 산질화물로 제조될 수 있다. 제조 공정 동안에, 상부 전극(118)을 노출시킬 때, 하부 에칭 정지층(120)은 (상부 유전체층(136) 또는 측벽 스페이서층(126)과 비교해서) 에천트에 대해 더 저항성이 있어서, 이에 따라 상단 전극(118)에 대해 추가적인 지지와 손상되는 것으로부터의 보호를 제공한다.
도 2는 일부 추가적인 실시예에 따라 메모리 셀(201)을 포함하는 집적 회로 디바이스(200)의 단면도를 예증한다. 메모리 셀(201)은 도 1a 또는 도 1b에 도시되고 위에서 설명된 메모리 셀(114a, 114b)과 동일한 구조물을 가질 수 있다. 도 2에 도시된 바와 같이, 메모리 셀(201)은 기판(202) 위에 배치될 수 있다. 기판(202)은 예를 들면, 벌크 기판(예컨대, 벌크 실리콘 기판) 또는 실리콘-온-절연체(silicon-on-insulator; SOI) 기판일 수 있다. 하나 이상의 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역(204) 또는 산화물로 충전된 트렌치가 기판(202) 내에 배치된다. 워드 라인 트랜지스터들(206, 208)의 쌍은 STI 영역들(204) 사이에 배치된다. 워드 라인 트랜지스터(206, 208)는 서로 평행하게 연장되고, 워드 라인 유전체층(212)에 의해 기판(202)으로부터 분리된 워드 라인 게이트(210)와, 소스/드레인 영역(214, 216)을 포함한다. 소스/드레인 영역(214, 216)은 워드 라인 게이트(210)와 STI 영역(204) 사이의 기판(202)의 표면 내에 매립된다. 워드 라인 게이트(210)는 예를 들면, 도핑된 폴리실리콘, 또는 예를 들면, 티타늄 질화물 또는 탄탈륨 질화물과 같은, 금속일 수 있다. 워드 라인 유전체층(212)은 예를 들면, 실리콘 이산화물과 같은, 산화물일 수 있다. 최하단 ILD 층(238)은 워드 라인 트랜지스터(206, 208) 위에 높이게 배치된다. 최하단 ILD 층(238)은 산화물일 수 있다.
BEOL(back-end-of-line) 금속화 스택(218)은 워드 라인 트랜지스터(206, 208) 위에 배열된다. BEOL 금속화 스택(218)은 층간 유전체층(220, 228, 230) 내에 각각 배열된 복수의 금속화층들(222, 224, 226)을 포함한다. 금속화층들(222, 224, 226)은 예를 들어, 구리 또는 알루미늄과 같은, 금속일 수 있다. 층간 유전체층들(220, 228, 230)은 예를 들어, 다공성 도핑되지 않은 실리케이트 유리와 같은, 로우-k 유전체, 또는 실리콘 이산화물과 같은, 산화물일 수 있다. 유전체층들(108, 242)은 층간 유전체층들(220, 228, 230)을 분리시키도록 배치될 수 있다. 금속화층들(222, 224, 226)은 워드 라인 트랜지스터들(206, 208)에 의해 공유되는 소스/드레인 영역(214)에 결합된 소스 라인(232)을 포함한다. 또한, 금속화층들(222, 224, 226)은 메모리 셀(201)에 접속되고, 예를 들면, 금속화 라인들(106, 234)과 같은, 복수의 금속화 라인들과 예를 들면, 비아들(132, 110, 240)과 같은, 복수의 비아들을 통해 워드 라인 트랜지스터(206) 또는 워드 라인 트랜지스터(208)의 소스/드레인 영역(216)에 또한 접속된 비트 라인(134)을 포함한다. 콘택(236)은 소스/드레인 영역(216)에 도달하도록 금속화 라인(234)으로부터 최하단 ILD층(238)을 관통해 연장된다. 비아(132, 110, 240)는 예를 들어, 구리, 금, 또는 텅스텐과 같은, 금속일 수 있다.
메모리 셀(201)은 상단 금속화 라인(134)과 하단 금속화 라인(106) 사이에 삽입된다. 도 1a 또는 도 1b와 연관되어 위에서 설명된 바와 유사하게, 메모리 셀(201)은 하단 전극 비아(110)에 접촉하거나 심리스(seamless)하게 접촉하는 하단 전극(112)을 포함한다. 스위칭 유전체(116)는 하단 전극(112) 위에 배치된다. 상단 전극(118)은 스위칭 유전체(116) 위에 배치된다. 측벽 스페이서층(126)은 하단 전극(112), 스위칭 유전체(116), 및 상단 전극(118)의 측벽들을 따라 위쪽으로 연장된다. 하부 에칭 정지층(120)은 측벽 스페이서층(126) 상에 배치된다. 상부 유전체층(136)은 하부 에칭 정지층 상에 그리고 메모리 셀(201) 위에 놓이게 배치된다. 상부 유전체층(136)은 산화물일 수 있다. 하부 에칭 정지층(120)은 상부 유전체층(136) 및/또는 측벽 스페이서층(126)과는 상이한 에칭 선택도를 가져서, 상단 전극(118)을 노출시키도록 상부 유전체층(136) 및/또는 측벽 스페이서층(126)의 전구체 물질이 에칭백될 때, 하부 에칭 정지층(120)이 상단 전극(118)을 덮고 이를 보호한다. 상단 전극 비아(132)는 상단 전극(118)을 상단 금속화 라인(134)에 접속한다. 메모리 셀(201)이 도 2의 상부 금속화층(226)과 하부 금속화층(224) 사이에 삽입되는 것으로 도시되지만, 메모리 셀(201)은 BEOL 금속화 스택(218)의 금속화층들 중 임의의 두 개의 층들 사이에 삽입될 수 있음이 인식된다.
도 3 내지 7은 다양한 제조 스테이지들에서 메모리 디바이스의 일부 실시예의 일련의 단면도들을 예증한다.
도 3의 단면도(300)에 도시된 바와 같이, 제1 메모리 셀 스택(302a)과 제2 메모리 셀 스택(302b)은, 일련의 기상 퇴적 기법들(예를 들면, 물리적 기상 퇴적, 화학적 기상 퇴적 등)에 의해 다층 스택을 퇴적시키고 후속해서 하나 이상의 패터닝 공정을 수행하는 것에 의해 기판(102) 위에서 서로 인접하게 형성된다. 제1 메모리 셀 스택(302a)과 제2 메모리 셀 스택(302b)은 상이한 크기들로 형성될 수 있다. 제1 및 제2 메모리 셀 스택들(302a, 302b) 각각은, 하단 전극, 하단 전극(112) 위의 스위칭 유전체(116), 스위칭 유전체(116) 위의 상단 전극(118)과, 하단 전극(112), 스위칭 유전체(116), 및 상단 전극(118)의 측벽 옆에 측벽 스페이서층(126)을 포함한다. 측벽 스페이서층(126)은, 하부 유전층(108)의 상부 표면 상에 유전체 스페이서층을 퇴적시키고, 하단 전극(112), 스위칭 유전체(116), 및 상단 전극(118)의 측벽 표면을 따라 연장시키며, 상단 전극(118)의 상단 표면을 덮음으로써 형성될 수 있다. 그런 다음, 이방성 에칭(예를 들면, 수직적 에칭)이 유전체 스페이서층의 측방향 확장부(stretches)를 제거하도록 유전체 스페이서층에 대해 수행될 수 있어서, 측벽 스페이서층(126)을 산출한다. 결과적으로, 측벽 스페이서층(126)은 상단 전극(118)의 상단 표면보다 낮은 상단 표면을 가질 수 있다. 측벽 스페이서층(126)의 상단 표면은 또한 상단 전극(118)의 상단 표면과 정렬되거나 더 낮게 될 수 있다. 유전체 스페이서층은 실리콘 질화물, TEOS(tetraethyl orthosilicate), 실리콘 풍부 산화물(silicon-rich oxide; SRO), 또는 이와 유사한 합성 유전체막을 포함할 수 있다. 일부 실시예들에서, 유전체 스페이서층은 기상 퇴적 기법(예를 들면, 물리적 기상 퇴적, 화학적 기상 퇴적 등)에 의해 형성될 수 있다.
도 4의 단면도(400)에 도시된 바와 같이, 복수의 유전체층들은 제1 메모리 셀 스택(302a)과 제2 메모리 셀 스택(302b) 위에 그리고 이들 사이에 형성된다. 복수의 유전체층들은, 제1 메모리 셀 스택(302a)과 제2 메모리 셀 스택(302b) 사이에 있고 이들 스택들을 라이닝하는, 기판(102) 위에 형성된 하부 에칭 정지층(120), 하부 에칭 정지층(120) 위에 형성된 상부 유전체층(136), 상부 유전체층(136) 위에 형성된 상부 에칭 정지층(402), 및 상부 에칭 정지층(402) 위에 형성된 폴리싱 전구체층(404)을 포함할 수 있다. 하부 에칭 정지층(120)은, 측벽 스페이서층(136) 및 상부 유전체층(136)과는 상이한 유전체 물질로 제조될 수 있다. 하부 에칭 정지층(120)은 예를 들면, 실리콘 산질화물(SiON)로 제조될 수 있다. 상부 유전체층(136)은 예를 들면, 로우-k 또는 초저-k 유전체일 수 있다. 일부 실시예에서, 상부 에칭 정지층(402)과 하부 에칭 정지층(120)은 동일 물질로 제조된다. 상부 유전체층(136)과 폴리싱 전구체층(404)은 실리콘 이산화물일 수 있고, 플라즈마 강화 원자층 퇴적(plasma enhanced atomic layer deposition; PEALD)에 의해 형성될 수 있다.
도 5의 단면도(500)에 도시된 바와 같이, 제1 평탄화/리세싱 공정은 상부 에칭 정지층(402)과 폴리싱 전구체층(404)을 부분적으로 제거하도록 수행된다. 일부 실시예에서, 제1 평탄화 공정은 화학 기계적 폴리싱(CMP) 공정이다. 제1 평탄화/리세싱 공정은 상부 에칭 정지층(402)과 폴리싱 전구체층(404)에 대해 실질적으로 선택적이 아닐 수 있어서, 상부 에칭 정지층(402)과 폴리싱 전구체층(404)은 에칭 결과로서 공면의 상단 표면을 가질 수 있다. 제1 에칭 후에, 제1 메모리 셀 스택(302a)과 제2 메모리 셀 스택(302b) 바로 위의 폴리싱 전구체층(404)의 일부분과 상부 에칭 정지층(402)의 일부분은, 제1 평탄화/리세싱 공정에 의해 제거된다. 제1 메모리 셀 스택(302a)과 제2 메모리 셀 스택(302b) 사이의 폴리싱 전구체층(404)의 잔여 부분은 상부 에칭 정지층(402)의 잔여 부분에 의해 둘러싸인 측벽 및 하단 표면을 가진다. 메모리 셀 스택(302a, 302b) 바로 위의 상부 에칭 정지층(136)의 일부분이 노출된다. 상부 유전체층(136)의 노출된 부분은 상부 에칭 정지층(402) 또는 폴리싱 전구체층(404)과 실질적으로 공면인 상단 표면을 가질 수 있다.
도 6의 단면도(600)에 도시된 바와 같이, 제2 평탄화/리세싱 공정은 복수의 유전체층들을 더 낮추도록 수행된다. 폴리싱 전구체층(404)이 제거될 수 있고, 상부 에칭 정지층(402)은 메모리 셀 스택(302a, 302b)의 주변 영역에서 노출될 수 있다. 메모리 셀 스택(302a, 302b) 바로 위의 하부 에칭 정지층(120)의 일부분이 노출된다. 일부 실시예에서, 제2 평탄화/리세싱 공정은 화학 기계적 폴리싱(CMP) 공정이다. 제2 평탄화/리세싱 공정은 상부 에칭 정지층(402)과 하부 에칭 정지층(120)과 비교해서 상부 유전체층(136)에 대해 매우 선택적일 수 있다. 예를 들면, 상부 유전체층(136)(예를 들면, PEALD 산화물층)은 제2 평탄화/리세싱 공정 동안에 하부 에칭 정지층(120)(예를 들면, SiON 층)과 상부 에칭 정지층(402)(예를 들면, SiON 층)보다 약 10배 큰 제거율을 가질 수 있다. 하부 에칭 정지층(120)은 (상부 유전체층(136)과 비교해) 에천트에 대해 더 저항성이 있어서, 이에 따라 상단 전극(118)에 대해 추가적인 지지와 손상되는 것으로부터의 보호를 제공한다. 하부 에칭 정지층(120)은 측벽 스페이서층(126)(예를 들면, SiN 층)의 에칭률보다 작은 (예를 들면, 약 50% 더 작은) 에칭률을 갖는 물질로 제조될 수 있어서, 제1 및 제2 평탄화/리세싱 공정들 동안에 더 많은 지지가 하부 에칭 정지층(120)과 상부 에칭 정지층(402)에 의해 메모리 셀 스택들(302a, 302b)과 주변 영역에 제공될 수 있다.
도 7의 단면도(700)에 도시된 바와 같이, (도 6에 도시된) 상부 에칭 정지층(402)을 제거하고, 하부 에칭 정지층(120)과 상부 유전체층(136)을 더 낮추도록 블랭킷 에칭이 수행된다. 에칭 결과로서, 제1 및 제2 메모리 셀 스택들(302a, 302b)의 상단 전극들(118)이 노출된다. 일부 실시예에서, 도 2를 참조하면, 예를 들면, 블랭킹 에칭을 수행한 후에, 층간 유전체층(230)은 상단 전극(118), 측벽 스페이서층(126), 및 상부 유전체층(136) 위에 놓이게 형성된다. 상단 전극 비아(132)는 상단 전극(118)에 도달하도록 층간 유전체층(230)을 관통해 연장되게 형성된다.
도 8은 메모리 디바이스를 형성하는 방법(800)의 흐름도의 일부 실시예를 도시한다. 방법(800)이 도 3 내지 7에 대해 설명되지만, 방법(800)은 도 3 내지 7에 개시된 그러한 구조물에 제한되는 것이 아니라, 대신에 도 3 내지 7에 개시된 구조물에 독립적으로 자립할 수 있음이 인식될 것이다. 유사하게, 도 3 내지 7에 개시된 구조물이 방법(800)에 제한되지 않는 것이 아니라, 대신에 방법(800)에 독립적인 구조물로서 자립할 수 있음이 인식될 것이다. 또한, 개시된 방법(예를 들면, 방법(800))은 일련의 동작들 또는 이벤트들로서 아래에 예증 및 설명되어 있지만, 그러한 동작들 또는 이벤트들의 예증된 순서가 제한의 의미로 해석되어서는 안된다는 것을 인식할 것이다. 예를 들어, 일부 동작은 상이한 순서들로 그리고/또는 여기에 예증되고 그리고/또는 설명되는 것 외에도 다른 동작이나 이벤트와 함께 발생할 수 있다. 또한, 예증된 모든 동작은 여기에 기재된 바의 하나 이상의 양상이나 실시예를 구현하도록 요구되지 않을 수 있다. 또한, 여기에 기재되는 하나 이상의 동작은 하나 이상의 별도의 동작 및/또는 단계(phases)로 수행될 수 있다.
동작(802)에서, 제1 메모리 셀 스택과 제2 메모리 셀 스택은, 다중층 스택의 퇴적 및 이에 후속되는 하나 이상의 패터닝 공정에 의해 기판 위에서 서로 인접하게 형성된다. 측벽 스페이서층은 메모리 셀 스택의 하단 전극, 스위칭 유전체, 및 상단 전극의 측벽들 옆에 형성된다. 측벽 스페이서층은 상단 전극의 상단 표면보다 낮은 상단 표면을 갖도록 형성될 수 있다. 측벽 스페이서층의 상단 표면은 또한 상단 전극의 상단 표면과 정렬되거나 더 낮게 될 수 있다. 도 3은 동작(802)에 대응하는 단면도(300)의 일부 실시예를 예증한다.
동작(804)에서, 복수의 유전체층들은 제1 메모리 셀 스택과 제2 메모리 셀 스택 위에서 이들 스택들 사이에 형성된다. 복수의 유전체층들은, 제1 메모리 셀 스택과 제2 메모리 셀 스택 사이에 있고 이들 스택들을 라이닝하는, 기판 위에 형성된 하부 에칭 정지층, 하부 에칭 정지층 위에 형성된 상부 유전체층, 상부 유전체층 위에 형성된 상부 에칭 정지층, 및 상부 에칭 정지층 위에 형성된 폴리싱 전구체층을 포함할 수 있다. 하부 에칭 정지층은 예를 들면, 실리콘 산질화물(SiON)로 제조될 수 있다. 도 4는 동작(804)에 대응하는 단면도(400)의 일부 실시예를 예증한다.
동작(806)에서, 제1 평탄화/리세싱 공정은 상부 에칭 정지층과 폴리싱 전구체층을 부분적으로 제거하도록 수행된다. 일부 실시예에서, 제1 평탄화 공정은 화학 기계적 폴리싱(CMP) 공정이다. 제1 평탄화/리세싱 공정은 상부 에칭 정지층 및 폴리싱 전구체층에 대해 실질적으로 비선택적일 수 있다. 제1 및 제2 메모리 셀 스택 바로 위의 폴리싱 전구체층의 일부분과 상부 에칭 정지층의 일부분은, 제1 평탄화/리세싱 공정에 의해 제거된다. 제1 메모리 셀 스택과 제2 메모리 셀 스택 사이의 폴리싱 전구체층의 잔여 부분은 상부 에칭 정지층의 잔여 부분에 의해 둘러싸인 측벽 및 하단 표면을 가진다. 메모리 셀 스택 바로 위의 상부 에칭 정지층의 일부분이 노출된다. 도 5는 동작(806)에 대응하는 단면도(500)의 일부 실시예를 예증한다.
동작(808)에서, 제2 평탄화/리세싱 공정은 복수의 유전체층들을 더 낮추도록 수행된다. 폴리싱 전구체층이 제거될 수 있고, 상부 에칭 정지층은 메모리 셀 스택의 주변 영역에서 노출될 수 있다. 메모리 셀 스택 바로 위의 하부 에칭 정지층의 일부분이 노출된다. 일부 실시예에서, 제2 평탄화/리세싱 공정은 화학 기계적 폴리싱(CMP) 공정이다. 도 6은 동작(808)에 대응하는 단면도(600)의 일부 실시예를 예증한다.
동작(810)에서, 블랭킷 에칭은 상부 에칭 정지층을 제거하고, 하부 에칭 정지층과 상부 유전체층을 더 낮추도록 수행된다. 제1 및 제2 메모리 셀 스택들의 상단 전극들이 노출된다. 도 7은 동작(810)에 대응하는 단면도(700)의 일부 실시예를 예증한다.
도 9 내지 13은 다양한 제조 스테이지들에서 메모리 디바이스의 일부 실시예의 일련의 단면도들을 예증한다.
도 9의 단면도(900)에 도시된 바와 같이, 제1 메모리 셀 스택(302a)과 제2 메모리 셀 스택(302b)은, 일련의 기상 퇴적 기법들(예를 들면, 물리적 기상 퇴적, 화학적 기상 퇴적 등)에 의해 다층 스택을 퇴적시키고 후속해서 하나 이상의 패터닝 공정에 의해 기판(102) 위에서 서로 인접하게 형성된다. 제1 메모리 셀 스택(302a)과 제2 메모리 셀 스택(302b)은 상이한 크기들로 형성될 수 있다. 제1 및 제2 메모리 셀들(302a, 302b) 각각은 하단 전극(112), 하단 전극(112) 위의 스위칭 유전체(116), 및 스위칭 유전체(116) 위의 상단 전극(118)을 포함한다. 일부 실시예에서, 하단 전극(112)은 하부 유전체층(108)에 의해 둘러싸인 하단 전극 비아(110)에 결합된다. 측벽 스페이서층(126)은 하부 유전체층(108) 바로 위에 컨포멀하게 유전체 스페이서층을 퇴적시킴으로써 형성되고, 하단 전극(112), 스위칭 유전체(116), 및 상단 전극(118)의 측벽들을 따라 위쪽으로 연장된다. 유전체 스페이서층은 실리콘 질화물, TEOS(tetraethyl orthosilicate), 실리콘 풍부 산화물(silicon-rich oxide; SRO), 또는 이와 유사한 합성 유전체막을 포함할 수 있다. 일부 실시예들에서, 유전체 스페이서층은 기상 퇴적 기법(예를 들면, 물리적 기상 퇴적, 화학적 기상 퇴적 등)에 의해 형성될 수 있다.
도 10의 단면도(1000)에 도시된 바와 같이, 복수의 유전체층들은 제1 메모리 셀 스택(302a)과 제2 메모리 셀 스택(302b) 위에 그리고 이들 사이에 형성되고, 메모리 셀 스택들(302a, 302b)의 굴곡을 따른다. 복수의 유전체층들은, 측벽 스페이서층(126) 바로 위에 형성된 하부 에칭 정지층(120), 하부 에칭 정지층(120) 상에 형성된 상부 유전체층(136), 상부 유전체층(136) 위에 형성된 상부 에칭 정지층(1002), 상부 에칭 정지층(1002) 위에 형성된 산소 함유 유전체층(1004), 및 산소 함유 유전체층(1004) 위에 형성된 폴리싱 전구체층(1006)을 포함할 수 있다. 하부 에칭 정지층(120)은, 측벽 스페이서층(126) 및 상부 유전체층(136)과는 상이한 유전체 물질로 제조될 수 있다. 하부 에칭 정지층(120)은 예를 들면, 실리콘 산질화물(SiON)로 제조될 수 있다. 상부 유전체층(136)은 예를 들면, 로우-k 또는 초저-k 유전체일 수 있다. 일부 실시예에서, 상부 에칭 정지층(1002)과 하부 에칭 정지층(120)은 동일 물질로 제조된다. 상부 유전체층(136)은 실리콘 이산화물일 수 있고, 플라즈마 강화 원자층 퇴적(PEALD)에 의해 형성될 수 있다. 산소 함유 유전체층(1004)은 TEOS(tetraethyl orthosilicate)을 포함할 수 있다. 폴리싱 전구체층(1006)은 반사 방지 코팅 물질(예를 들면, 탄소 함유 BARC 물질)을 포함할 수 있다.
도 11의 단면도(1100)에 도시된 바와 같이, 제1 평탄화/리세싱 공정은 상부 에칭 정지층(1002), 산소 함유 유전체층(1004), 및 폴리싱 전구체층(1006)을 부분적으로 제거하도록 수행된다. 일부 실시예에서, 제1 평탄화/리세싱 공정은, 상부 에칭 정지층(1002)과 비교해, 폴리싱 전구체층(1006)에 대해 선택적인, 건식 에칭백 공정을 포함한다. 예를 들면, 건식 에칭백 공정은, 6:1보다 큰, 폴리싱 전구체층(1006) 대 상부 유전체층(1002)의 에칭률의 비를 가진다. 건식 에칭백은 산소 함유 유전체층(1004)의 산소를 검출함으로써 상부 에칭 정지층(1002) 상에서 정지된다. 그런 다음, 과도 에칭(over etch)이, 산소 함유 유전체층(1004)과 상부 에칭 정지층(1002)을 제거하도록, 그리고 제1 메모리 셀 스택(302a)과 제2 메모리 셀 스택(302b) 위의 상부 유전체층(136)을 노출시키도록 수행된다.
도 12의 단면도(1200)에 도시된 바와 같이, 제2 평탄화/리세싱 공정은 복수의 유전체층들을 더 낮추도록 수행된다. 폴리싱 전구체층(1006)이 제거될 수 있고, 상부 에칭 정지층(1002)은 메모리 셀 스택(302a, 302b)의 주변 영역에서 노출될 수 있다. 메모리 셀 스택(302a, 302b) 바로 위의 하부 에칭 정지층(120)의 일부분이 노출된다. 일부 실시예에서, 제2 평탄화/리세싱 공정은 화학 기계적 폴리싱(CMP) 공정이다. 제2 평탄화/리세싱 공정은 상부 에칭 정지층(1002)과 하부 에칭 정지층(120)과 비교해서 상부 유전체층(136)에 대해 매우 선택적일 수 있다. 예를 들면, 상부 유전체층(136)(예를 들면, PEALD 산화물층)은 제2 평탄화/리세싱 공정 동안에 하부 에칭 정지층(120)(예를 들면, SiON 층)과 상부 에칭 정지층(402)(예를 들면, SiON 층)보다 약 10배 큰 제거율을 가질 수 있다. 하부 에칭 정지층(120)은 (상부 유전체층(136)과 비교해) 에천트에 대해 더 저항성이 있어서, 이에 따라 상단 전극(118)에 대해 추가적인 지지와 손상되는 것으로부터의 보호를 제공한다. 하부 에칭 정지층(120)은 측벽 스페이서층(126)(예를 들면, SiN 층)의 에칭률보다 작은 (예를 들면, 약 50% 더 작은) 에칭률을 갖는 물질로 제조될 수 있어서, 제1 및 제2 평탄화/리세싱 공정들 동안에 더 많은 지지가 하부 에칭 정지층(120)과 상부 에칭 정지층(1002)에 의해 메모리 셀 스택(302a, 302b)과 주변 영역에 제공될 수 있다.
도 13의 단면도(1300)에 도시된 바와 같이, (도 12에 도시된) 상부 에칭 정지층(1002)을 제거하고, 하부 에칭 정지층(120)과 상부 유전체층(136)을 더 낮추도록 블랭킷 에칭이 수행된다. 에칭 결과로서, 제1 및 제2 메모리 셀 스택들(302a, 302b)의 상단 전극들(118)이 노출된다. 일부 실시예에서, 도 2를 참조하면, 예를 들면, 블랭킹 에칭을 수행한 후에, 층간 유전체층(230)은 상단 전극(118), 측벽 스페이서층(126), 및 상부 유전체층(136) 위에 놓이게 형성된다. 상단 전극 비아(132)는 상단 전극(118)에 도달하도록 층간 유전체층(230)을 관통해 연장되게 형성된다.
도 14는 메모리 디바이스를 형성하는 방법(1400)의 흐름도의 일부 실시예를 도시한다. 방법(1400)이 도 9 내지 13에 대해 설명되지만, 방법(1400)은 도 9 내지 13에 개시된 그러한 구조물에 제한되는 것이 아니라, 대신에 도 9 내지 13에 개시된 구조물에 독립적으로 자립할 수 있음이 인식될 것이다. 유사하게, 도 9 내지 13에 개시된 구조물이 방법(1400)에 제한되는 것이 아니라, 대신에 방법(1400)에 독립적인 구조물로서 자립할 수 있음이 인식될 것이다. 또한, 개시된 방법(예를 들면, 방법(1400))은 일련의 동작들 또는 이벤트들로서 아래에 예증 및 설명되어 있지만, 그러한 동작들 또는 이벤트들의 예증된 순서가 제한의 의미로 해석되어서는 안된다는 것을 인식될 것이다. 예를 들어, 일부 동작은 상이한 순서들로 그리고/또는 여기에 예증되고 그리고/또는 설명되는 것 외에도 다른 동작이나 이벤트와 함께 발생할 수 있다. 또한, 예증된 모든 동작은 여기에 기재된 바의 하나 이상의 양상이나 실시예를 구현하도록 요구되지 않을 수 있다. 또한, 여기에 묘사되는 하나 이상의 동작은 하나 이상의 별도의 동작 및/또는 단계로 수행될 수 있다.
동작(1402)에서, 제1 메모리 셀 스택과 제2 메모리 셀 스택은, 다중층 스택의 퇴적 및 이에 후속되는 하나 이상의 패터닝 공정에 의해 기판 위에서 서로 인접하게 형성된다. 측벽 스페이서층은 메모리 셀 스택의 측벽 옆에 하부 유전체층 상에 형성된다. 측벽 스페이서층은 컨포멀하게 형성될 수 있다. 도 9는 동작(1402)에 대응하는 단면도(900)의 일부 실시예를 예증한다.
동작(1404)에서, 복수의 유전체층들은 제1 메모리 셀 스택과 제2 메모리 셀 스택 위에서 이들 스택들 사이에 형성된다. 복수의 유전체층들은, 제1 메모리 셀 스택과 제2 메모리 셀 스택 사이에 있고 이들 스택들을 라이닝하는, 기판 위에 형성된 하부 에칭 정지층, 하부 에칭 정지층 위에 형성된 상부 유전체층, 상부 유전체층 위에 형성된 상부 에칭 정지층, 및 상부 에칭 정지층 위에 형성된 산소 함유 유전체층과 폴리싱 전구체층을 포함할 수 있다. 하부 에칭 정지층은 예를 들면, 실리콘 산질화물(SiON)로 제조될 수 있다. 도 10은 동작(1404)에 대응하는 단면도(1000)의 일부 실시예를 예증한다.
동작(1406)에서, 제1 평탄화/리세싱 공정은 상부 에칭 정지층과 폴리싱 전구체층을 부분적으로 제거하도록 수행된다. 일부 실시예에서, 제1 평탄화/리세싱 공정은, 폴리싱 전구체층에 선택적인, 건식 에칭백 공정을 포함한다. 건식 에칭백 공정은 산소-함유 유전체층 상에서 정지되고, 에칭 후에 평면에 도달하도록 더 정밀하게 제어되는 에칭에 의해 후속된다. 제1 평탄화/리세싱 공정 후에, 메모리 셀 스택 바로 위의 상부 유전체층의 일부분이 노출된다. 도 11은 동작(1406)에 대응하는 횡단면도(1100)의 일부 실시예를 예증한다.
동작(1408)에서, 제2 평탄화/리세싱 공정은 복수의 유전체층들을 더 낮추도록 수행된다. 폴리싱 전구체층이 제거될 수 있고, 상부 에칭 정지층은 메모리 셀 스택의 주변 영역에서 노출될 수 있다. 메모리 셀 스택 바로 위의 하부 에칭 정지층의 일부분이 노출된다. 일부 실시예에서, 제2 평탄화/리세싱 공정은 화학 기계적 폴리싱(CMP) 공정이다. 도 12는 동작(1408)에 대응하는 단면도(1200)의 일부 실시예를 예증한다.
동작(1410)에서, 블랭킷 에칭은 상부 에칭 정지층을 제거하고, 하부 에칭 정지층과 상부 유전체층을 더 낮추도록 수행된다. 제1 및 제2 메모리 셀 스택들의 상단 전극들이 노출된다. 도 13은 동작(1410)에 대응하는 단면도(1300)의 일부 실시예를 예증한다.
본 명세서에 설명되는 방법론의 양상을 논의할 때에 본 문헌 전체에 걸쳐 예시적인 구조물을 참조하였지만, 이들 방법론은 제공된 대응하는 구조물에 의해 제한되지 않는다는 것을 알 것이다. 오히려, 방법론(및 구조물)은 서로 독립적으로 고려되고 자립할 수 있으며 도면에 도시된 임의의 특정한 양상에 상관없이 실시될 수 있다. 게다가, 본 명세서에 설명된 층은 스핀온(spin on), 스퍼터링, 성장 및/또는 퇴적 기법 등과 같은, 임의의 적절한 방식으로 형성될 수 있다.
또한, 본 명세서 및 첨부 도면의 독해 및/또는 이해를 기초로 하여 당업자에게 균등한 변경 및/또는 수정이 일어날 수 있다. 본 명세서의 개시는 그러한 수정 및 변경을 포함하고 일반적으로 그에 의해 제한되도록 의도되지 않는다. 예를 들면, 본 명세서에 제공된 도면이 특별한 도핑 유형을 갖는 것으로 예시되고 설명되었지만, 당업자가 아는 바와 같이 대안적인 도핑 타입이 사용될 수 있다는 것을 알 것이다.
따라서, 상기로부터 인식될 수 있는 바와 같이, 본 개시물은 메모리 셀을 제공한다. 메모리 셀은, 하부 유전체층에 의해 둘러싸이고 기판 위에 배치된 하단 전극을 포함한다. 하단 전극은 하단 전극 비아 상에 배치된다. 스위칭 유전체는 하단 전극 위에 배치되고 가변 저항을 가진다. 상단 전극은 스위칭 유전체 위에 배치된다. 측벽 스페이서층은 하단 전극, 스위칭 유전체, 및 상단 전극의 측벽들을 따라 위쪽으로 연장된다. 하부 에칭 정지층은 하부 유전체층 위에 배치되고 측벽 스페이서층의 외부 측벽을 라이닝한다. 상부 유전체층은 하부 에칭 정지층 상에 배치되고 측벽 스페이서층의 상부 부분을 둘러싼다. 하부 에칭 정지층은 측벽 스페이서층과는 상이한 물질로 제조된다.
또 다른 실시예에서, 본 개시 내용은 집적 회로(IC)를 제조하는 방법에 대한 것이다. 이 방법은, 기판 위에서 서로 인접하며 상이한 크기들을 갖는 제1 메모리 셀 스택과 제2 메모리 셀 스택을 형성하고 패터닝하는 단계를 포함한다. 메모리 셀 스택들 각각은, 하단 전극, 하단 전극 위의 스위칭 유전체, 스위칭 유전체 위의 상단 전극, 그리고 하단 전극, 스위칭 유전체, 및 상단 전극의 측벽들 옆에 측벽 스페이서층을 포함한다. 본 방법은, 제1 메모리 셀 스택과 제2 메모리 셀 스택 사이에서 있고 이들 스택들을 라이닝하는 상부 유전체층을 기판 위에 형성하는 단계와, 상부 유전체층 위에 상부 에칭 정지층을 형성하는 단계를 더 포함한다. 본 방법은, 메모리 셀 스택들 바로 위의 상부 유전체층을 노출시키도록 제1 화학 기계적 폴리싱(CMP) 공정을 수행하는 단계와, 상부 에칭 정지층을 제거하고, 상부 유전체층을 더 낮추며, 제1 및 제2 메모리 셀 스택들의 상단 전극들을 노출시키도록 블랭킷 에칭을 수행하는 단계를 더 포함한다.
또 다른 실시예에서, 본 개시 내용은 집적 회로(IC)를 제조하는 방법에 대한 것이다. 이 방법은, 기판 위에서 서로 인접하며 상이한 크기들을 갖는 제1 메모리 셀 스택과 제2 메모리 셀 스택을 형성하고 패터닝하는 단계를 포함한다. 메모리 셀 스택들 각각은, 하단 전극, 하단 전극 위의 스위칭 유전체, 스위칭 유전체 위의 상단 전극, 그리고 하단 전극, 스위칭 유전체, 및 상단 전극의 측벽들 옆에 측벽 스페이서층을 포함한다. 이 방법은 제1 메모리 셀 스택과 제2 메모리 셀 스택 사이에 있고 이들을 라이닝하는 하부 에칭 정지층을 기판 위에 형성하는 단계, 하부 에칭 정지층 위에 상부 유전체층을 형성하는 단계, 상부 유전체층 위에 상부 에칭 정지층을 형성하는 단계, 및 상부 에칭 정지층 위에 폴리싱 전구체층을 형성하는 단계를 더 포함한다. 본 방법은, 메모리 셀 스택 바로 위의 상부 유전체층을 노출시키도록 제1 화학 기계적 폴리싱(CMP) 공정을 수행하는 단계와, 메모리 셀 스택들 사이의 상부 에칭 정지층을 낮추고 메모리 셀 스택들 바로 위의 하부 에칭 정지층을 노출시키도록 제2 화학 기계적 폴리싱(CMP) 공정을 수행하는 단계를 더 포함한다. 본 방법은, 상부 에칭 정지층을 제거하고, 하부 에칭 정지층을 부분적으로 제거하며, 제1 메모리 셀 스택과 제2 메모리 셀 스택의 상단 전극들을 노출시키도록 블랭킹 에칭을 수행하는 단계를 더 포함한다.
전술된 설명은, 당업자가 본 발명 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 특징을 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 공정과 구조물을 설계하기 위한 기초로서 본 개시 내용을 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 메모리 디바이스에 있어서,
하부 유전체층에 의해 둘러싸이고 기판 위에 배치된 하단 전극 비아;
상기 하단 전극 비아 상에 배치된 하단 전극;
상기 하단 전극 위에 배치되고 가변 저항을 가진 스위칭 유전체;
상기 스위칭 유전체 위에 배치된 상단 전극;
상기 하단 전극, 상기 스위칭 유전체, 및 상기 상단 전극의 측벽을 따라 위쪽으로 연장되는 측벽 스페이서층;
상기 하부 유전체층 위에 배치되고 상기 측벽 스페이서층의 외부 측벽을 라이닝(lining)하는 하부 에칭 정지층; 및
상기 하부 에칭 정지층 상에 배치되고 상기 측벽 스페이서층의 상부 부분을 둘러싸는 상부 유전체층
을 포함하고,
상기 하부 에칭 정지층은 상기 측벽 스페이서층과는 상이한 물질로 제조되는 것인, 메모리 디바이스.
실시예 2. 실시예 1에 있어서,
상기 하부 에칭 정지층은 실리콘 산질화물로 제조되고, 상기 측벽 스페이서층은 실리콘 질화물로 제조되는 것인, 메모리 디바이스.
실시예 3. 실시예 1에 있어서,
상기 하부 에칭 정지층과 상기 상부 유전체층의 상단 표면들은 공면인(coplanar) 것인, 메모리 디바이스.
실시예 4. 실시예 3에 있어서,
상기 측벽 스페이서층의 상단 표면은 상기 하부 에칭 정지층에 직접 접촉하고 상기 하부 에칭 정지층에 의해 덮이며, 상기 상단 전극의 상단 표면보다 낮은 것인, 메모리 디바이스.
실시예 5. 실시예 1에 있어서,
상기 상단 전극, 상기 측벽 스페이서층, 상기 하부 에칭 정지층, 및 상기 상부 유전체층의 상단 표면들은 공면인 것인, 메모리 디바이스.
실시예 6. 실시예 1에 있어서,
상기 하부 에칭 정지층은 상기 상부 유전체층에 직접 접촉하는 것인, 메모리 디바이스.
실시예 7. 실시예 1에 있어서,
상기 측벽 스페이서층은 상기 하부 에칭 정지층에 의해 상기 상부 유전체층으로부터 분리되는 것인, 메모리 디바이스.
실시예 8. 실시예 1에 있어서,
상기 하부 에칭 정지층은 실리콘 산질화물로 제조되고, 상기 상부 유전체층은 실리콘 산화물로 제조되는 것인, 메모리 디바이스.
실시예 9. 실시예 1에 있어서,
하단 층간 유전체층에 의해 둘러싸이고 상기 하단 전극 비아를 관통해 상기 하단 전극에 결합된 하단 금속화 라인; 및
상단 층간 유전체층에 의해 둘러싸이고 상기 상단 전극에 직접 접촉하는 상단 금속화 라인
을 더 포함하는, 메모리 디바이스.
실시예 10. 실시예 9에 있어서,
상기 상단 금속화 라인과 상기 상단 층간 유전체층의 하단 표면들과, 상기 상단 전극과 상기 하부 에칭 정지층의 상단 표면들은 공면인 것인, 메모리 디바이스.
실시예 11. 메모리 디바이스를 제조하기 위한 방법에 있어서,
기판 위에서 서로 인접하며 상이한 크기들을 갖는 제1 메모리 셀 스택과 제2 메모리 셀 스택 - 상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 각각은, 하단 전극, 상기 하단 전극 위의 스위칭 유전체, 상기 스위칭 유전체 위의 상단 전극, 및 상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택의 측벽들 옆에 측벽 스페이서층을 포함함 - 을 형성하고 패터닝하는 단계;
상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 사이에 있고 이들을 라이닝하는 상부 유전체층을 기판 위에 형성하는 단계;
상기 상부 유전체층 위에 상부 에칭 정지층을 형성하는 단계;
상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 바로 위의 상기 상부 유전체층을 노출시키도록 제1 화학 기계적 폴리싱(chemical-mechanical polishing; CMP) 공정을 수행하는 단계; 및
상기 상부 에칭 정지층을 제거하고, 상기 상부 유전체층을 더 낮추며, 상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택의 상단 전극들을 노출시키도록 블랭킷 에칭을 수행하는 단계
를 포함하는, 메모리 디바이스를 제조하기 위한 방법.
실시예 12. 실시예 11에 있어서,
상기 제1 CMP 공정을 수행하는 단계 전에,
상기 상부 에칭 정지층 위에 폴리싱 전구체층을 형성하는 단계를 더 포함하고,
상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 바로 위의 상기 폴리싱 전구체층의 일부분은 상기 제1 CMP 공정에 의해 제거되며, 상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 사이의 상기 폴리싱 전구체층의 잔여 부분은, 상기 상부 에칭 정지층에 의해 둘러싸인 측벽과 하단 표면들을 갖는 것인, 메모리 디바이스를 제조하기 위한 방법.
실시예 13. 실시예 12에 있어서,
상기 제1 CMP 공정을 수행하기 전에, 상기 폴리싱 전구체층에 대해 건식 에칭백(etching back) 공정을 수행하는 단계를 더 포함하고,
상기 건식 에칭백 공정은 6:1보다 큰, 상기 폴리싱 전구체층 대 상기 상부 유전체층의 에칭률 비를 갖는 것인, 메모리 디바이스를 제조하기 위한 방법.
실시예 14. 실시예 12에 있어서,
상기 상부 유전체층과 상기 폴리싱 전구체층은 플라즈마 강화 원자층 퇴적(plasma enhanced atomic layer deposition; PEALD)에 의해 형성되는 것인, 메모리 디바이스를 제조하기 위한 방법.
실시예 15. 실시예 12에 있어서,
상기 제1 화학 기계적 폴리싱(CMP) 공정은 상기 상부 에칭 정지층과 상기 폴리싱 전구체층에 대해 실질적으로 동일한 에칭률을 갖는 것인, 메모리 디바이스를 제조하기 위한 방법.
실시예 16. 실시예 11에 있어서,
상기 상부 유전체층을 형성하기 전에, 상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 사이에 있고 이들을 라이닝하는 하부 에칭 정지층을 기판 위에 형성하는 단계; 및
상기 제1 CMP 공정을 수행한 후에, 상기 상부 에칭 정지층을 더 낮추고 상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 바로 위의 상기 하부 에칭 정지층을 노출시키도록, 제2 화학 기계적 폴리싱(CMP) 공정을 수행하는 단계
를 더 포함하는, 메모리 디바이스를 제조하기 위한 방법.
실시예 17. 실시예 16에 있어서,
상기 상부 에칭 정지층과 상기 하부 에칭 정지층은 동일 물질로 제조되는 것인, 메모리 디바이스를 제조하기 위한 방법.
실시예 18. 실시예 16에 있어서,
상기 상부 에칭 정지층과 상기 하부 에칭 정지층은 실리콘 산질화물로 제조되는 것인, 메모리 디바이스를 제조하기 위한 방법.
실시예 19. 실시예 11에 있어서,
상기 블랭킷 에칭을 수행한 후에,
상기 상단 전극, 상기 측벽 스페이서층, 및 상기 상부 유전체층 위에 놓이는 층간 유전체층을 형성하는 단계; 및
상기 상단 전극에 도달하도록 상기 유전체층을 관통해 연장되는 상단 전극 비아를 형성하는 단계
를 더 포함하는, 메모리 디바이스를 제조하기 위한 방법.
실시예 20. 메모리 디바이스를 제조하기 위한 방법에 있어서,
기판 위에서 서로 인접하며 상이한 크기들을 갖는 제1 메모리 셀 스택과 제2 메모리 셀 스택 - 상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 각각은, 하단 전극, 상기 하단 전극 위의 스위칭 유전체, 상기 스위칭 유전체 위의 상단 전극, 그리고 상기 하단 전극, 상기 스위칭 유전체, 및 상기 상단 전극의 측벽들 옆에 측벽 스페이서층을 포함함 - 을 형성하고 패터닝하는 단계;
상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 사이에 있고 이들을 라이닝하는 하부 에칭 정지층을 기판 위에 형성하는 단계;
상기 하부 에칭 정지층 위에 상부 유전체층을 형성하는 단계;
상기 상부 유전체층 위에 상부 에칭 정지층을 형성하는 단계;
상기 상부 에칭 정지층 위에 폴리싱 전구체층을 형성하는 단계;
상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 바로 위의 상기 상부 유전체층을 노출시키도록 제1 화학 기계적 폴리싱(chemical-mechanical polishing; CMP) 공정을 수행하는 단계;
상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 사이의 상기 상부 에칭 정지층을 낮추고, 상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 바로 위의 상기 하부 에칭 정지층을 노출시키도록 제2 화학 기계적 폴리싱(CMP) 공정을 수행하는 단계; 및
상기 상부 에칭 정지층을 제거하고, 상기 하부 에칭 정지층을 부분적으로 제거하며, 상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택의 상단 전극들을 노출시키도록 블랭킹 에칭을 수행하는 단계
를 포함하는, 메모리 디바이스를 제조하기 위한 방법.

Claims (10)

  1. 메모리 디바이스에 있어서,
    하부 유전체층에 의해 둘러싸이고 기판 위에 배치된 하단 전극 비아;
    상기 하단 전극 비아 상에 배치된 하단 전극;
    상기 하단 전극 위에 배치되고 가변 저항을 가진 스위칭 유전체;
    상기 스위칭 유전체 위에 배치된 상단 전극;
    상기 하단 전극, 상기 스위칭 유전체, 및 상기 상단 전극의 측벽을 따라 위쪽으로 연장되는 측벽 스페이서층;
    상기 하부 유전체층 위에 배치되고 상기 측벽 스페이서층의 외부 측벽을 라이닝(lining)하는 하부 에칭 정지층; 및
    상기 하부 에칭 정지층 상에 배치되고 상기 측벽 스페이서층의 상부 부분을 둘러싸는 상부 유전체층
    을 포함하고,
    상기 하부 에칭 정지층은 상기 측벽 스페이서층과는 상이한 물질로 제조되고,
    상기 하부 에칭 정지층과 상기 상부 유전체층의 상단 표면들은 공면인(coplanar) 것인, 메모리 디바이스.
  2. 삭제
  3. 제1항에 있어서,
    상기 측벽 스페이서층의 상단 표면은 상기 하부 에칭 정지층에 직접 접촉하고 상기 하부 에칭 정지층에 의해 덮이며, 상기 상단 전극의 상단 표면보다 낮은 것인, 메모리 디바이스.
  4. 제1항에 있어서,
    상기 측벽 스페이서층은 상기 하부 에칭 정지층에 의해 상기 상부 유전체층으로부터 분리되는 것인, 메모리 디바이스.
  5. 제1항에 있어서,
    하단 층간 유전체층에 의해 둘러싸이고 상기 하단 전극 비아를 통해 상기 하단 전극에 결합된 하단 금속화 라인; 및
    상단 층간 유전체층에 의해 둘러싸이고 상단 전극 비아를 통해 상기 상단 전극에 전기적으로 결합된 상단 금속화 라인
    을 더 포함하는, 메모리 디바이스.
  6. 메모리 디바이스를 제조하기 위한 방법에 있어서,
    기판 위에서 서로 인접하며 상이한 크기들을 갖는 제1 메모리 셀 스택과 제2 메모리 셀 스택 - 상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 각각은, 하단 전극, 상기 하단 전극 위의 스위칭 유전체, 상기 스위칭 유전체 위의 상단 전극, 및 상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택의 측벽들 옆에 측벽 스페이서층을 포함함 - 을 형성하고 패터닝하는 단계;
    상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 사이에 있고 이들을 라이닝하는 상부 유전체층을 기판 위에 형성하는 단계;
    상기 상부 유전체층 위에 상부 에칭 정지층을 형성하는 단계;
    상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 바로 위의 상기 상부 유전체층을 노출시키도록 제1 화학 기계적 폴리싱(chemical-mechanical polishing; CMP) 공정을 수행하는 단계; 및
    상기 상부 에칭 정지층을 제거하고, 상기 상부 유전체층을 더 낮추며, 상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택의 상단 전극들을 노출시키도록 블랭킷 에칭을 수행하는 단계
    를 포함하는, 메모리 디바이스를 제조하기 위한 방법.
  7. 제6항에 있어서,
    상기 제1 CMP 공정을 수행하는 단계 전에,
    상기 상부 에칭 정지층 위에 폴리싱 전구체층을 형성하는 단계를 더 포함하고,
    상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 바로 위의 상기 폴리싱 전구체층의 일부분은 상기 제1 CMP 공정에 의해 제거되며, 상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 사이의 상기 폴리싱 전구체층의 잔여 부분은, 상기 상부 에칭 정지층에 의해 둘러싸인 측벽과 하단 표면들을 갖는 것인, 메모리 디바이스를 제조하기 위한 방법.
  8. 제7항에 있어서,
    상기 제1 CMP 공정을 수행하기 전에, 상기 폴리싱 전구체층에 대해 건식 에칭백(etching back) 공정을 수행하는 단계를 더 포함하고,
    상기 건식 에칭백 공정은 6:1보다 큰, 상기 폴리싱 전구체층 대 상기 상부 유전체층의 에칭률 비를 갖는 것인, 메모리 디바이스를 제조하기 위한 방법.
  9. 제6항에 있어서,
    상기 블랭킷 에칭을 수행한 후에,
    상기 상단 전극, 상기 측벽 스페이서층, 및 상기 상부 유전체층 위에 놓이는 층간 유전체층을 형성하는 단계; 및
    상기 상단 전극에 도달하도록 상기 유전체층을 관통해 연장되는 상단 전극 비아를 형성하는 단계
    를 더 포함하는, 메모리 디바이스를 제조하기 위한 방법.
  10. 메모리 디바이스를 제조하기 위한 방법에 있어서,
    기판 위에서 서로 인접하며 상이한 크기들을 갖는 제1 메모리 셀 스택과 제2 메모리 셀 스택 - 상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 각각은, 하단 전극, 상기 하단 전극 위의 스위칭 유전체, 상기 스위칭 유전체 위의 상단 전극, 그리고 상기 하단 전극, 상기 스위칭 유전체, 및 상기 상단 전극의 측벽들 옆에 측벽 스페이서층을 포함함 - 을 형성하고 패터닝하는 단계;
    상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 사이에서 이들을 라이닝하는 하부 에칭 정지층을 기판 위에 형성하는 단계;
    상기 하부 에칭 정지층 위에 상부 유전체층을 형성하는 단계;
    상기 상부 유전체층 위에 상부 에칭 정지층을 형성하는 단계;
    상기 상부 에칭 정지층 위에 폴리싱 전구체층을 형성하는 단계;
    상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 바로 위의 상기 상부 유전체층을 노출시키도록 제1 화학 기계적 폴리싱(chemical-mechanical polishing; CMP) 공정을 수행하는 단계;
    상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 사이의 상기 상부 에칭 정지층을 낮추고, 상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택 바로 위의 상기 하부 에칭 정지층을 노출시키도록 제2 화학 기계적 폴리싱(CMP) 공정을 수행하는 단계; 및
    상기 상부 에칭 정지층을 제거하고, 상기 하부 에칭 정지층을 부분적으로 제거하며, 상기 제1 메모리 셀 스택과 상기 제2 메모리 셀 스택의 상단 전극들을 노출시키도록 블랭킹 에칭을 수행하는 단계
    를 포함하는, 메모리 디바이스를 제조하기 위한 방법.
KR1020180116179A 2017-09-28 2018-09-28 상이한 크기들의 메모리 셀들을 노출하기 위한 구조물 및 방법 KR102194053B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762564360P 2017-09-28 2017-09-28
US62/564,360 2017-09-28
US15/883,748 US10163651B1 (en) 2017-09-28 2018-01-30 Structure and method to expose memory cells with different sizes
US15/883,748 2018-01-30

Publications (2)

Publication Number Publication Date
KR20190037179A KR20190037179A (ko) 2019-04-05
KR102194053B1 true KR102194053B1 (ko) 2020-12-23

Family

ID=64692360

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180116179A KR102194053B1 (ko) 2017-09-28 2018-09-28 상이한 크기들의 메모리 셀들을 노출하기 위한 구조물 및 방법

Country Status (5)

Country Link
US (4) US10163651B1 (ko)
KR (1) KR102194053B1 (ko)
CN (1) CN109585646B (ko)
DE (1) DE102018122524A1 (ko)
TW (1) TWI666799B (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10497436B2 (en) * 2017-11-27 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication thereof
US11437573B2 (en) 2018-03-29 2022-09-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
US11476416B2 (en) * 2018-03-29 2022-10-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
US10522740B2 (en) * 2018-05-29 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode to metal layer interface including spacer
US10529913B1 (en) * 2018-06-28 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode connection
CN110875421B (zh) * 2018-09-04 2023-05-23 联华电子股份有限公司 磁阻式存储单元及其制造方法
US10957850B2 (en) * 2018-10-04 2021-03-23 International Business Machines Corporation Multi-layer encapsulation to enable endpoint-based process control for embedded memory fabrication
US10727274B2 (en) * 2018-10-23 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM top electrode via connection
US10950497B2 (en) 2018-11-26 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical connection for semiconductor devices
TWI814856B (zh) * 2019-07-05 2023-09-11 聯華電子股份有限公司 半導體元件及其製作方法
TWI708410B (zh) * 2019-07-08 2020-10-21 華邦電子股份有限公司 可變電阻式記憶體及其製造方法
CN112242483B (zh) * 2019-07-19 2024-05-07 联华电子股份有限公司 磁阻式随机存取存储器
US11088203B2 (en) * 2019-07-29 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3D RRAM cell structure for reducing forming and set voltages
US11283005B2 (en) 2019-09-30 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer scheme and method for MRAM
CN112736189A (zh) * 2019-10-14 2021-04-30 上海磁宇信息科技有限公司 一种磁存储器底电极及其制造工艺和磁存储器
US11637240B2 (en) * 2019-10-31 2023-04-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same
US11152426B2 (en) * 2020-01-15 2021-10-19 Taiwan Semiconductor Manufacturing Company Limited Memory device using an etch stop dielectric layer and methods for forming the same
US20210273156A1 (en) * 2020-02-27 2021-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction structures with protection outer layers
CN112271254B (zh) * 2020-10-27 2021-12-28 长江先进存储产业创新中心有限责任公司 相变存储器及相变存储器的制作方法
FR3116942A1 (fr) * 2020-11-27 2022-06-03 Commissariat à l'Energie Atomique et aux Energies Alternatives Procédé de reprise de contact électrique
US11984351B2 (en) * 2021-04-13 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cavity in metal interconnect structure
TWI761193B (zh) * 2021-04-28 2022-04-11 華邦電子股份有限公司 電阻式隨機存取記憶單元及其製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007158336A (ja) 2005-11-30 2007-06-21 Magic Technologies Inc Ｍｔｊｍｒａｍ素子およびその製造方法、並びにｍｔｊｍｒａｍアレイ
JP2014056941A (ja) * 2012-09-12 2014-03-27 Toshiba Corp 抵抗変化型メモリ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6785159B2 (en) * 2002-08-29 2004-08-31 Micron Technology, Inc. Combination etch stop and in situ resistor in a magnetoresistive memory and methods for fabricating same
US7688618B2 (en) * 2006-07-18 2010-03-30 Qimonda North America Corp. Integrated circuit having memory having a step-like programming characteristic
US8258587B2 (en) 2008-10-06 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor performance with metal gate
JP5442876B2 (ja) * 2010-12-03 2014-03-12 パナソニック株式会社 不揮発性記憶素子ならびに不揮発性記憶装置及びそれらの製造方法
US8796795B2 (en) * 2011-08-01 2014-08-05 Avalanche Technology Inc. MRAM with sidewall protection and method of fabrication
US9218881B2 (en) * 2012-10-23 2015-12-22 Sandisk Technologies Inc. Flash memory blocks with extended data retention
CN104681497B (zh) * 2013-12-03 2017-05-24 华邦电子股份有限公司 存储器的制造方法
US9806129B2 (en) * 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9577191B2 (en) * 2014-04-02 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell bottom electrode formation
US9178144B1 (en) * 2014-04-14 2015-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with bottom electrode
US20160027843A1 (en) * 2014-07-25 2016-01-28 Yoshinori Kumura Semiconductor memory device and manufacturing method thereof
US9431603B1 (en) * 2015-05-15 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device
US9818935B2 (en) * 2015-06-25 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode connection
US9502466B1 (en) * 2015-07-28 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy bottom electrode in interconnect to reduce CMP dishing
TWI699914B (zh) * 2016-09-08 2020-07-21 聯華電子股份有限公司 半導體元件及其製作方法
US10446607B2 (en) * 2016-12-28 2019-10-15 GLOBALFOUNDARIES Singapore Pte. Ltd. Integrated two-terminal device with logic device for embedded application

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007158336A (ja) 2005-11-30 2007-06-21 Magic Technologies Inc Ｍｔｊｍｒａｍ素子およびその製造方法、並びにｍｔｊｍｒａｍアレイ
JP2014056941A (ja) * 2012-09-12 2014-03-27 Toshiba Corp 抵抗変化型メモリ

Also Published As

Publication number Publication date
CN109585646B (zh) 2023-07-21
US20200335353A1 (en) 2020-10-22
DE102018122524A1 (de) 2019-03-28
TWI666799B (zh) 2019-07-21
CN109585646A (zh) 2019-04-05
US10163651B1 (en) 2018-12-25
US10727077B2 (en) 2020-07-28
US20210050220A1 (en) 2021-02-18
US11367623B2 (en) 2022-06-21
TW201916418A (zh) 2019-04-16
KR20190037179A (ko) 2019-04-05
US20190157099A1 (en) 2019-05-23
US11183394B2 (en) 2021-11-23

Similar Documents

Publication Publication Date Title
KR102194053B1 (ko) 상이한 크기들의 메모리 셀들을 노출하기 위한 구조물 및 방법
US20220216404A1 (en) Memory device having via landing protection
US9985075B2 (en) Dummy bottom electrode in interconnect to reduce CMP dishing
US9893278B1 (en) Embedded memory device between noncontigous interconnect metal layers
US10475999B2 (en) Metal landing on top electrode of RRAM
KR102297452B1 (ko) Ｍｒａｍ ｍｔｊ 상부 전극 대 비아 계면을 위한 기술
US11031543B2 (en) Via landing enhancement for memory device
KR102518679B1 (ko) 비휘발성 메모리 디바이스 및 제조 기술
US11800818B2 (en) Top electrode last scheme for memory cell to prevent metal redeposit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant