KR102193049B1 - Semi conductor device comprising single-electron pump based on quantum hall state - Google Patents

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Abstract

The present invention is to provide a semiconductor device including a single-electron pump based on a quantum hall state capable of accurately measuring and controlling the amount of currents using the single-electron pump. According to an embodiment of the present invention, provide is a semiconductor device comprising: a substrate; a first electrode and a second electrode spaced apart from each other on the substrate; a first two-dimensional (2D) semiconductor disposed on the substrate and connected to the first electrode; a second 2D semiconductor disposed on the substrate and connected to the first 2D semiconductor and the second electrode; a quantum gate electrode disposed under the substrate on the same vertical line as the second 2D semiconductor and forming a quantum dot between a first gate and a second gate; a bypass unit including a third electrode disposed on the second 2D semiconductor between the first gate and the second electrode, and a third gate disposed in front of the third electrode; and a single-electron pump based on quantum hall state, connected to the first gate, and including a signal generator for controlling the single-electron emission period of the quantum dot through frequency control.

Description

양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자{SEMI CONDUCTOR DEVICE COMPRISING SINGLE-ELECTRON PUMP BASED ON QUANTUM HALL STATE}Semiconductor device including single-electron pump based on quantum Hall state {SEMI CONDUCTOR DEVICE COMPRISING SINGLE-ELECTRON PUMP BASED ON QUANTUM HALL STATE}

본 발명의 일실시예는 양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자에 관한 것이다.An embodiment of the present invention relates to a semiconductor device including a single electron pump based on a quantum hole state.

최근 양자표준삼각형(Quantum Metrology Triangle)을 위한 양자전류 표준(Quantum Current Standard)에 관한 응용분야의 발달로 인하여 나노와이어 또는 양자점에서의 단전자 펌프(Single Electron Pump)가 각광받고 있다.Recently, due to the development of an application field related to the quantum current standard for the quantum metrology triangle, a single electron pump in nanowires or quantum dots is in the spotlight.

단전자 펌프는 기가 헤르츠(GHz) 단위의 펌핑 주파수에서 펌핑 전류량의 정확성이 우수하다. 또한, 단전자 펌프의 병렬화도 간단하게 구현할 수 있다. 뿐만 아니라, 높은 자계(high magnetic field)에서 단전자 펌프는 펌프 전류량의 정확성이 더욱 향상된다.The single-electron pump has excellent pumping current accuracy at a pumping frequency in gigahertz (GHz). In addition, parallelization of a single electron pump can be easily implemented. In addition, the single-electron pump in a high magnetic field further improves the accuracy of the pump current amount.

한편, 기존 반도체 소자는 n타입 반도체 물질에서 방출되는 다수의 전자가 p형 반도체 물질과의 경계면에서 재결합하여 다수의 광자가 출력되는 구조를 가지고 있다. 따라서, 반도체 소자의 세밀하고 정확한 전류 제어가 어렵다는 문제가 잇다.Meanwhile, conventional semiconductor devices have a structure in which a plurality of electrons emitted from an n-type semiconductor material recombine at an interface with a p-type semiconductor material to output a plurality of photons. Therefore, there is a problem in that it is difficult to precisely and accurately control current of a semiconductor device.

본 발명이 이루고자 하는 기술적 과제는 단전자 펌프를 이용하여 정확한 전류량 측정 및 조절이 가능한 양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자를 제공하는데 있다.An object of the present invention is to provide a semiconductor device including a single electron pump based on a quantum hole state capable of accurately measuring and adjusting the amount of current using a single electron pump.

또한, 단전자 펌프에서 출력된 단일 전자들에 의해 단일 광자들을 원하는 주파수로 출력할 수 있는 양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자를 제공하는데 있다.In addition, it is to provide a semiconductor device including a single electron pump based on a quantum hole state capable of outputting single photons at a desired frequency by single electrons output from the single electron pump.

본 발명의 일 실시예에 따르면, 기판; 상기 기판 상부에 이격하여 배치되는 제1전극 및 제2전극; 상기 기판 상부에 배치되며 상기 제1전극에 연결되는 제1이차원 반도체; 상기 기판 상부에 배치되며 상기 제1이차원 반도체와 상기 제2전극에 연결되는 제2이차원 반도체; 상기 기판 하부에서 상기 제2이차원 반도체와 동일 수직선상에 배치되며, 제1게이트와 제2게이트 사이에 양자점을 형성하는 양자 게이트 전극; 상기 제1게이트와 상기 제2전극 사이에서 상기 제2이차원 반도체상에 배치되는 제3전극 및 상기 제3전극 전단에 형성되는 제3게이트를 포함하는 바이패스부; 및 상기 제1게이트에 연결되며, 주파수 제어를 통하여 상기 양자점의 단일 전자 방출 주기를 조절하는 신호 발생기를 포함하는 양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자를 제공한다.According to an embodiment of the present invention, a substrate; A first electrode and a second electrode spaced apart from each other on the substrate; A first two-dimensional semiconductor disposed on the substrate and connected to the first electrode; A second two-dimensional semiconductor disposed on the substrate and connected to the first two-dimensional semiconductor and the second electrode; A quantum gate electrode disposed under the substrate on the same vertical line as the second 2D semiconductor and forming a quantum dot between the first gate and the second gate; A bypass unit including a third electrode disposed on the second two-dimensional semiconductor between the first gate and the second electrode, and a third gate disposed in front of the third electrode; And a single electron pump based on a quantum hole state including a signal generator connected to the first gate and controlling a single electron emission period of the quantum dots through frequency control.

제2전극에 연결되는 전류 앰프를 더 포함할 수 있다.It may further include a current amplifier connected to the second electrode.

상기 제1게이트와 상기 제3게이트간의 거리는 1um이하일 수 있다.The distance between the first gate and the third gate may be 1 μm or less.

상기 제1이차원 반도체는 P타입 이차원 반도체이며, 상기 제2이차원 반도체는 N타입 이차원 반도체일 수 있다.The first 2D semiconductor may be a P type 2D semiconductor, and the second 2D semiconductor may be an N type 2D semiconductor.

상기 제1 및 제2　이차원　반도체　물질은 각각 전이금속 디칼코게나이드일 수 있다.The first and second 　 two-dimensional 　 semiconductor 　 material may be transition metal dichalcogenide, respectively.

상기 제1이차원 반도체는 WS2를 포함하고, 상기 제2이차원 반도체는 MoS2를 포함할 수 있다.The first 2D semiconductor may include WS2, and the second 2D semiconductor may include MoS2.

상기 신호 발생기는 상기 양자점의 너비에 따라 0.9eV 내지 2eV사이의 에너지 갭을 변화시킬 수 있다.The signal generator may change an energy gap between 0.9 eV and 2 eV according to the width of the quantum dot.

상기 기판은 h-BN(hexagonal-boron nitride) 층일 수 있다.The substrate may be an h-BN (hexagonal-boron nitride) layer.

상기 제1이차원 반도체의 일단과 상기 제2이차원 반도체의 일단은 상호 중첩되어 중첩 영역을 형성할 수 있다.One end of the first 2D semiconductor and one end of the second 2D semiconductor may overlap each other to form an overlapping region.

상기 양자 게이트 전극은 상기 중첩 영역과 겹치지 않도록 상기 제2이차원 반도체와 동일 수직선상에 배치될 수 있다.The quantum gate electrode may be disposed on the same vertical line as the second 2D semiconductor so as not to overlap with the overlapping region.

본 발명인 양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자는 출력 전류의 크기를 정확하게 측정할 수 있다.The semiconductor device including the single electron pump based on the quantum Hall state of the present invention can accurately measure the magnitude of the output current.

전자 단위로 전류를 흘려 보낼 수 있고, 이에 따라 미세한 전류를 매우 정확한 수준으로 제어할 수 있다.Current can be passed in an electronic unit, and accordingly, a minute current can be controlled to a very accurate level.

또한, 적외선에서부터 가시광선을 포함하는 다양한 파장대역의 광자를 방출할 수 있다.In addition, photons of various wavelength bands including infrared rays and visible rays may be emitted.

또한, 단전자 펌프에서 출력된 단일 전자들에 의해 단일 광자들을 원하는 주파수로 출력할 수 있다.In addition, single photons can be output at a desired frequency by single electrons output from the single electron pump.

도 1은 본 발명의 일실시예에 따른　양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자의 개념도이다.
도2는 본 발명의 일실시예에 따른 양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자의 단면도이다.
도3 및 도4는 본 발명의 일실시예에 따른 양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자의 동작을 설명하기 위한 도면이다.1 is a conceptual diagram of a semiconductor device including a single electron pump based on a quantum hole state according to an embodiment of the present invention.
2 is a cross-sectional view of a semiconductor device including a single electron pump based on a quantum hole state according to an embodiment of the present invention.
3 and 4 are views for explaining the operation of a semiconductor device including a single electron pump based on a quantum hole state according to an embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. The present invention is intended to illustrate and describe specific embodiments in the drawings, as various changes may be made and various embodiments may be provided. However, this is not intended to limit the present invention to a specific embodiment, it is to be understood to include all changes, equivalents, and substitutes included in the spirit and scope of the present invention.

제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다. Terms including an ordinal number such as second and first may be used to describe various elements, but the elements are not limited by the terms. These terms are used only for the purpose of distinguishing one component from another component. For example, without departing from the scope of the present invention, a second component may be referred to as a first component, and similarly, a first component may be referred to as a second component. The term and/or includes a combination of a plurality of related listed items or any of a plurality of related listed items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. When a component is referred to as being "connected" or "connected" to another component, it is understood that it may be directly connected or connected to the other component, but other components may exist in the middle. Should be. On the other hand, when a component is referred to as being "directly connected" or "directly connected" to another component, it should be understood that there is no other component in the middle.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the present application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In the present application, terms such as "comprise" or "have" are intended to designate the presence of features, numbers, steps, actions, components, parts, or combinations thereof described in the specification, but one or more other features. It is to be understood that the presence or addition of elements or numbers, steps, actions, components, parts, or combinations thereof, does not preclude in advance.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which the present invention belongs. Terms as defined in a commonly used dictionary should be interpreted as having a meaning consistent with the meaning in the context of the related technology, and should not be interpreted as an ideal or excessively formal meaning unless explicitly defined in this application. Does not.

이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings, but the same reference numerals are assigned to the same or corresponding components regardless of the reference numerals, and redundant descriptions thereof will be omitted.

도 1은 본 발명의 일실시예에 따른　양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자의 개념도이고, 도2는 본 발명의 일실시예에 따른 양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자의 단면도이다. 도1 및 도2를 참조하면, 본 발명의 실시예에 따른 반도체 소자는 단전자 펌프(10), 기판(20), 제1전극(31), 제2전극(32), 제1이차원 반도체(41), 제2이차원 반도체(42), 바이패스부(43)를 포함할 수 있다.1 is a conceptual diagram of a semiconductor device including a single electron pump based on a quantum hole state according to an embodiment of the present invention, and FIG. 2 is a conceptual diagram of a single electron pump based on a quantum hole state according to an embodiment of the present invention. It is a cross-sectional view of a semiconductor device. 1 and 2, a semiconductor device according to an embodiment of the present invention includes a single electron pump 10, a substrate 20, a first electrode 31, a second electrode 32, and a first two-dimensional semiconductor ( 41), a second 2D semiconductor 42, and a bypass unit 43 may be included.

기판(20)은 h-BN(hexagonal-boron nitride)층일 수 있다. h-BN은 육방정계(hexagonal)의 격자구조를 가지며 전기 절연성을 지닌다. h-BN은 원자수준에서 아주 평평하고, 그래핀의 격자 상수값과 유사한 0.250nm의 격자 상수값을 가진다. h-BN은 열적 안정성 및 기계적 강도가 매우 뛰어나며, 열전도율이 크고 고온 하에서 전기 절연성의 저하가 적다. The substrate 20 may be an h-BN (hexagonal-boron nitride) layer. h-BN has a hexagonal lattice structure and has electrical insulation. h-BN is very flat at the atomic level and has a lattice constant of 0.250 nm, similar to that of graphene. h-BN has excellent thermal stability and mechanical strength, has a high thermal conductivity, and little deterioration in electrical insulation at high temperatures.

제1전극(31) 및 제2전극(31)은 기판(20) 상에 상호 이격되어 배치될 수 있다. 제1전극(31)은 제1　이차원　반도체(41)와 연결되고, 제2전극(32)은 제2　이차원　반도체(42)와 연결된다.The first electrode 31 and the second electrode 31 may be disposed on the substrate 20 to be spaced apart from each other. The first electrode 31 is connected to the first 　 two-dimensional 　 semiconductor 41, and the second electrode 32 is connected to the second 　 two-dimensional 　 semiconductor 42.

제1전극(31)은 그라운드에 연결되어 있으며, 제2전극(32)은 엠프에 연결될 수 있다.The first electrode 31 is connected to the ground, and the second electrode 32 may be connected to the amplifier.

제1 전극(31) 및 제2 전극(32)은 제1　이차원　반도체(41)와 제2　이차원　반도체(42)가 중첩된 영역(p-n 접합구조)(50)을 사이에 두고, 제1　이차원　반도체(41)와 제2　이차원　반도체(42)상에 각각 형성될 수 있다.The first electrode 31 and the second electrode 32 are the first 　 two-dimensional 　 semiconductor 41 and the second 　 two-dimensional 　 semiconductor 42 overlapping region (pn junction structure) 50 between them, and the first 　 two-dimensional 　 semiconductor It may be formed on the (41) and the second 　 two-dimensional 　 semiconductor 42, respectively.

이때, 제1 전극(31) 및 제2 전극(32)은 제1　이차원　반도체(41) 또는 제2　이차원　반도체(42)의 타단과 중첩되도록 형성된 것이면 특별히 이에 제한되지 않지만, 제1 전극(31)이 제1　이차원　반도체(41)에서 제2　이차원　반도체(42)와 중첩되지 않은 타단과 접촉되도록 형성될 수 있고, 제2 전극(32)은 제2　이차원　반도체(42)의 타단과 접촉되도록 형성될 수 있다.At this time, the first electrode 31 and the second electrode 32 are not particularly limited as long as they are formed to overlap the other end of the first 　 two-dimensional 　 semiconductor 41 or the second 　 two-dimensional 　 semiconductor 42, but the first electrode 31 In this first 　 two-dimensional 　 semiconductor 41, the second 　 two-dimensional 　 semiconductor 42 may be formed to be in contact with the other end that does not overlap, and the second electrode 32 is formed to be in contact with the other end of the second 　 two-dimensional 　 semiconductor 42. I can.

즉, 제1 전극(31)은 제1 이차원　반도체(41)의 타단 표면에 적층되고, 제2 전극(32)은 제2　이차원　반도체(42)의 타단 표면에 적층될 수 있다.That is, the first electrode 31 may be stacked on the other end surface of the first two-dimensional 　 semiconductor 41, and the second electrode 32 may be stacked on the other end surface of the second two dimensional 　 semiconductor 42.

또한 제1 전극(31)은 제1　이차원　반도체(41)의 일부 표면의 면적과 동일하거나 더 작을 수 있고, 또는 면적이 더 커 제1　이차원　반도체(41)에서 제2　이차원　반도체(42)와 중첩되지 않은 타단 표면을 완전히 덮도록 형성될 수 있다.In addition, the first electrode 31 may be the same as or smaller than the area of a part of the surface of the first 　 two-dimensional 　 semiconductor 41, or the first 　 two-dimensional 　 in the first 　 two-dimensional 　 semiconductor 41 overlaps the second 　 two-dimensional 　 semiconductor 42 It can be formed to completely cover the other end surface that is not.

제1 전극(31) 및 제2 전극(32)은　반도체　소자에 사용되는 통상의 전극 소재라면 특별히 이에 제한되지 않으나, 제1 전극(31)은 Pt 일 수 있으며, 제2 전극(32)은 Ti/Au 일 수 있다. 다만 제1 전극(31) 및 제2 전극(32)의 위치는 제1 이차원 반도체(41) 및 제2　이차원　반도체(42)에 따라 바뀔 수 있다.The first electrode 31 and the second electrode 32 are not particularly limited as long as they are a conventional electrode material used for a semiconductor device, but the first electrode 31 may be Pt, and the second electrode 32 may be Ti Can be /Au. However, the positions of the first electrode 31 and the second electrode 32 may be changed according to the first two-dimensional semiconductor 41 and the second two-dimensional semiconductor 42.

제1 전극(31) 및 제2 전극(32)의 두께는 예를 들면, 50 내지 100 ㎚일 수 있다. The thickness of the first electrode 31 and the second electrode 32 may be, for example, 50 to 100 nm.

제1이차원 반도체(41)는 기판(20) 상부에 배치되며 제1전극(31)에 연결될 수 있다.The first 2D semiconductor 41 is disposed on the substrate 20 and may be connected to the first electrode 31.

제2이차원 반도체(42)는 기판(20) 상부에 배치되며 제1이차원 반도체(41)와 제2전극(32)을 연결할 수 있다.The second 2D semiconductor 42 is disposed on the substrate 20 and may connect the first 2D semiconductor 41 and the second electrode 32.

제1이차원 반도체(41)의 일단과 제2이차원 반도체(42)의 일단은 상호 중첩되어 중첩 영역(50)을 형성할 수 있다.One end of the first 2D semiconductor 41 and one end of the second 2D semiconductor 42 may overlap each other to form an overlapping region 50.

구체적으로 제1 이차원 반도체(41)와 제2　이차원　반도체(42)는 서로 마주보되, 제1　이차원　반도체(41)의 일단 표면 상에 제2　이차원　반도체(42)의 일단이 적층되어 중첩되도록 형성될 수 있다.Specifically, the first two-dimensional semiconductor 41 and the second 　 two-dimensional 　 semiconductor 42 face each other, but one end of the second 　 two-dimensional 　 semiconductor 42 is stacked and formed on one end of the first 　 two-dimensional 　 semiconductor 41 I can.

도1 및 도 2에 도시된 반도체 소자는 제2　이차원　반도체(42)가 제1이차원 반도체(41)의 상부에 적층된 형태이나, 제1 이차원 반도체(41) 및 제2　이차원　반도체(42)의 위치는 원하는 목적 또는 용도에 따라 바뀔 수 있다. 구체적으로 제2　이차원　반도체(42)의 일단 표면 상에 제1　이차원　반도체(41)의 일단이 중첩되도록 형성될 수 있다.In the semiconductor device shown in FIGS. 1 and 2, the second 　 two-dimensional 　 semiconductor 42 is stacked on the first two-dimensional semiconductor 41, but the first two-dimensional semiconductor 41 and the second 　 two-dimensional 　 semiconductor 42 The location can be changed depending on the desired purpose or use. Specifically, it may be formed such that one end of the first 　 two-dimensional 　 semiconductor 41 is overlapped on one end surface of the second 　 two-dimensional 　 semiconductor 42.

제1이차원 반도체(41) 및 2　이차원　반도체(42)는 각각 전이금속 디칼코게나이드일 수 있다. 전이금속 디칼코게나이드 물질은 서로 중첩되어 p-n 접합구조를 형성하는 물질에 따라 p 타입 또는 n 타입으로 사용될 수 있다. 구체적으로 제1이차원 반도체(41) 및 제2이차원 반도체(42)는 MoS2, MoSe2, WS2, WSe2, MoTe2, WTe2, TiS2, TiSe2　및 TiTe2　로 이루어진 군으로부터 선택되는 어느 하나일 수 있다.Each of the first 2D semiconductor 41 and the 2D semiconductor 42 may be a transition metal dichalcogenide. The transition metal dichalcogenide material may be used in a p-type or n-type depending on a material that overlaps each other to form a pn junction structure. Specifically, the first two-dimensional semiconductor 41 and the second two-dimensional semiconductor 42 are selected from the group consisting of MoS 2 , MoSe 2 , WS 2 , WSe 2 , MoTe 2 , WTe 2 , TiS 2 , TiSe 2 and TiTe 2 It can be either.

구체적으로 제1　이차원　반도체(41)가 p 타입　반도체　물질이면, 제2　이차원　반도체(42)는 n 타입　반도체　물질이고, 제1　이차원　반도체(41)가 n 타입　반도체이면 제2　이차원　반도체(42)는 p 타입　반도체　물질일 수 있다.Specifically, if the first 　 two-dimensional 　 semiconductor 41 is a p-type 　 semiconductor 　 material, the second 　 two-dimensional 　 semiconductor 42 is an n-type 　 semiconductor 　 material, and if the first 　 two-dimensional 　 semiconductor (41) is an n-type 　 semiconductor 42 It may be a p type 　 semiconductor 　 material.

본 발명의 일실시예에서는 제1　이차원　반도체(41)는 p 타입　반도체　물질인 WS2이고, 제2　이차원　반도체(42)는 n 타입　반도체　물질인 MoS2일 수 있다. 그러나, 이에 한정되는 것은 아니고 위에 설명한 다양한 전이금속 디칼코게나이드 물질이 선택되어 사용될 수 있다.In one embodiment of the present invention, the first 2D semiconductor 41 may be WS 2 , which is a p-type semiconductor material, and the second 2D semiconductor 42 may be MoS 2 , which is an n-type semiconductor material. However, the present invention is not limited thereto, and various transition metal dichalcogenide materials described above may be selected and used.

Mo와 W는 같은 족의 금속으로 원자 사이즈의 차이(공유결합 반경 차이: 0.08 Å)가 금속(Mo)과 S의 간격(1.54 Å)에 비해 매우 작으므로 중심 금속 원소가 변경되더라도 격자 부정합이 거의 발생하지 않으므로, MoS2와 WS2가 결합되었을 때, 이들이 중첩된 부위는 격자 부정합이 최소화 될 수 있다.Mo and W are metals of the same group, and the difference in atomic size (covalent bonding radius difference: 0.08 Å) is very small compared to the spacing between metals (Mo) and S (1.54 Å), so lattice mismatch is almost impossible even if the central metal element is changed Since it does not occur, when MoS 2 and WS 2 are combined, lattice mismatch can be minimized in the overlapping regions.

제1 이차원 반도체(41) 및 제2　이차원　반도체(42)는 각각 1 내지 7 ㎚의 두께를 가질 수 있다.The first two-dimensional semiconductor 41 and the second two-dimensional semiconductor 42 may each have a thickness of 1 to 7 nm.

단전자 펌프(100)는 제1게이트(11), 제2게이트(12) 및 신호 발생기(13)를 포함할 수 있다.The single electron pump 100 may include a first gate 11, a second gate 12, and a signal generator 13.

양자 게이트 전극(11, 12)은 기판(20) 하부에서 제2이차원 반도체(42)와 동일 수직선상에 배치되며, 2개의 게이트 사이에 양자점(QD)을 형성할 수 있다. The quantum gate electrodes 11 and 12 are disposed on the same vertical line as the second 2D semiconductor 42 under the substrate 20, and a quantum dot QD may be formed between the two gates.

양자 게이트 전극(11, 12)은 중첩 영역(50)과 겹치지 않도록 제2이차원 반도체(42)와 동일 수직선상에 배치될 수 있다. 즉, 양자 게이트 전극(11, 12)은 n타입 이차원 반도체인 제2이차원 반도체(42)와 동일 수직선상에 위치하도록 배치될 수 있으며, 이 때, p타입 반도체인 제1이차원 반도체(41)와 중첩되는 중첩 영역(50)을 제외한 나머지 영역에 배치될 수 있다.The quantum gate electrodes 11 and 12 may be disposed on the same vertical line as the second 2D semiconductor 42 so as not to overlap with the overlapping region 50. That is, the quantum gate electrodes 11 and 12 may be disposed to be positioned on the same vertical line as the second two-dimensional semiconductor 42, which is an n-type two-dimensional semiconductor. In this case, the first two-dimensional semiconductor 41 and the p-type semiconductor are It may be disposed in the remaining areas except for the overlapping area 50.

제1 이차원 반도체(41) 및 제2　이차원　반도체(42)의 중첩 영역(50)의 넓이는 양자 게이트 전극(11, 12) 및 바이패스부(43)의 넓이에 따라 결정될 수 있다. 즉, 제2이차원 반도체(42)에서 중첩 영역(5)을 제외한 나머지 영역의 넓이는 양자 게이트 전극(11, 12)과 바이패스부(43)를 합친 영역의 넓이 보다 크게 형성되어야 하므로, 중첩 영역(50)의 넓이는 제2이차원 반도체(42)의 넓이에서 양자 게이트 전극(11, 12) 및 바이패스부(43)의 넓이를 뺀 값보다 작아야 한다. 즉, 중첩 영역(50), 양자 게이트 전극(11, 12) 영역, 제2이차원 반도체(42) 영역의 넓이는 하기 수학식 1에 따른 조건을 만족해야 한다.The width of the overlapping region 50 of the first two-dimensional semiconductor 41 and the second two-dimensional semiconductor 42 may be determined according to the widths of the quantum gate electrodes 11 and 12 and the bypass portion 43. That is, since the area of the second 2D semiconductor 42 except for the overlapping area 5 must be formed to be larger than the area of the combined area of the quantum gate electrodes 11 and 12 and the bypass unit 43, the overlapping area The area of 50 should be smaller than the area of the second 2D semiconductor 42 minus the area of the quantum gate electrodes 11 and 12 and the bypass part 43. That is, the area of the overlapping region 50, the quantum gate electrodes 11 and 12, and the second 2D semiconductor 42 region must satisfy the condition according to Equation 1 below.

[수학식 1][Equation 1]

Figure 112019109874643-pat00001
Figure 112019109874643-pat00001

본 발명의 일실시예에서, 양자 게이트 전극(11, 12) 영역의 넓이는 제2이차원 반도체(42) 상에 배치된 양자 게이트 전극(11, 12)의 넓이와 양저점(QD)의 간극의 넓이를 합한 의미로 사용될 수 있다.In one embodiment of the present invention, the area of the quantum gate electrode 11 and 12 is between the area of the quantum gate electrode 11 and 12 disposed on the second two-dimensional semiconductor 42 and the gap between the two bottoms QD. It can be used as the sum of the area.

이와 같이, 양자 게이트 전극(11, 12)이 제1이차원 반도체(41)와 중첩되지 않는 제2이차원 반도체(42) 영역상에 배치됨으로써 양자 게이트 전극(11, 12)에 의하여 제2이차원 반도체(42)에서 출력되는 단일 전자는 중첩 영역(50)으로 이동하여 단일 전자-홀 재결합을 통하여 단일 광자가 출력될 수 있다.In this way, the quantum gate electrodes 11 and 12 are disposed on the region of the second two-dimensional semiconductor 42 that does not overlap with the first two-dimensional semiconductor 41, and thus the second two-dimensional semiconductor ( A single electron output from 42) may move to the overlapping region 50 and a single photon may be output through a single electron-hole recombination.

양자 게이트 전극(11, 12)에 포함된 제1게이트(11) 및 제2 게이트(12)는 제 1 방향을 따라 기판(20) 하부에 배치된다. 제1게이트(11) 및 제2 게이트(12)는 제 2 방향을 따라 소정의 간격으로 이격된다. 예시적으로, 게이트(11, 12) 각각은 75nm의 너비를 가질 수 있다. 2개의 게이트(11, 12)는 75nm 간격으로 위치할 수 있다. 제1게이트(11) 및 제2 게이트(12) 사이의 간극에는 양자점(QD)이 형성된다.The first gate 11 and the second gate 12 included in the quantum gate electrodes 11 and 12 are disposed under the substrate 20 along the first direction. The first gate 11 and the second gate 12 are spaced apart at a predetermined interval along the second direction. For example, each of the gates 11 and 12 may have a width of 75 nm. The two gates 11 and 12 may be positioned at intervals of 75 nm. Quantum dots QD are formed in the gap between the first gate 11 and the second gate 12.

제1게이트(11)는 전압 발생기(61)와 신호 발생기(13)에 연결될 수 있으며, 제2게이트(12)는 또 다른 전압 발생기(63)에 연결될 수 있다.The first gate 11 may be connected to the voltage generator 61 and the signal generator 13, and the second gate 12 may be connected to another voltage generator 63.

바이패스부(50) 제1게이트(11)와 제2전극(32) 사이에서 제2이차원 반도체(42)상에 배치되는 제3전극(51) 및 제3전극(51) 전단에 형성되는 제3게이트를(52) 포함할 수 있다.The bypass unit 50 is formed between the first gate 11 and the second electrode 32 on the second two-dimensional semiconductor 42 and formed in front of the third electrode 51 and the third electrode 51. It may include 3 gates 52.

바이패스부(50)는 제2이차원 반도체(42)의 일부가 제1방향을 따라 연장된 요철 영역에 형성될 수 있다. 제3전극(51)은 요철 영역의 말단 부분에 배치되며, 제3게이트(52)는 제3전극(51)의 전단에 배치될 수 있다. The bypass part 50 may be formed in an uneven region in which a part of the second 2D semiconductor 42 extends along the first direction. The third electrode 51 may be disposed at an end portion of the uneven region, and the third gate 52 may be disposed at a front end of the third electrode 51.

제3전극(51)은 그라운드에 연결될 수 있다. 제3 전극(51)은 요철 영역의 일부 표면의 면적과 동일하거나 더 작을 수 있고, 또는 면적이 더 커 요철 영역에서 제3　게이트(52)를 제외한 영역의 표면을 완전히 덮도록 형성될 수 있다.The third electrode 51 may be connected to the ground. The third electrode 51 may be the same as or smaller than the area of a portion of the surface of the uneven region, or may be formed to completely cover the surface of the region other than the third gate 52 in the uneven region because the area is larger.

제3 전극(51)은　반도체　소자에 사용되는 통상의 전극 소재라면 특별히 이에 제한되지 않으나, 제3 전극(51)은 Pt 또는 Ti/Au 일 수 있다. 제3 전극(51)의 두께는 예를 들면, 50 내지 100 ㎚일 수 있다. The third electrode 51 is not particularly limited as long as it is a conventional electrode material used for a semiconductor device, but the third electrode 51 may be Pt or Ti/Au. The thickness of the third electrode 51 may be, for example, 50 to 100 nm.

제3게이트(52)는 요철 영역의 폭을 따라 배치되며, 요철 영역의 폭 전체를 커버하도록 배치될 수 있다. 즉, 제3게이트(52)는 요철 영역의 폭 전체를 커버함으로써 바이패스부(50)로 유입되는 전자 중 소정의 에너지 크기 이상의 전자만이 바이패스부를 통과할 수 있게 된다. 제3게이트(52)는 전압 발생기(63)에 연결될 수 있다.The third gate 52 may be disposed along the width of the uneven area and may be disposed to cover the entire width of the uneven area. That is, the third gate 52 covers the entire width of the uneven region so that only electrons having a predetermined energy level or more among the electrons flowing into the bypass unit 50 can pass through the bypass unit. The third gate 52 may be connected to the voltage generator 63.

이 때, 제1게이트(11)와 제3게이트(52)간의 거리는 1um이하일 수 있다. 출구 장벽을 통과하지 못한 전자는 제1게이트(11)를 거쳐 제3게이트(52)로 이동하게 된다. 이 때, 전자의 에너지 크기가 동일한 상태로 제3게이트(52)를 거치도록 하기 위하여 제1게이트(11)와 제3게이트(52)간의 거리는 1um이하로 설계될 수 있다. 즉, 제1게이트(11)와 제3게이트(52)간의 거리가 1um를 초과한다면 전자가 이동하는 과정에서 에너지 손실이 발생하여 제3게이트(52)를 통과할 수 있는 에너지 크기를 유지하지 못하기 때문이다. 제1게이트(11)와 제3게이트(52)간의 거리는 전자의 이동 거리를 따라 측정된 거리로써 제2이차원 반도체(42)의 벽면을 따라 측정된 제1게이트(11)와 제3게이트(52)간의 최단 거리를 의미할 수 있다(D).In this case, the distance between the first gate 11 and the third gate 52 may be 1 μm or less. Electrons that do not pass through the exit barrier move to the third gate 52 through the first gate 11. In this case, the distance between the first gate 11 and the third gate 52 may be designed to be 1 μm or less in order to pass through the third gate 52 in a state in which electrons have the same energy level. That is, if the distance between the first gate 11 and the third gate 52 exceeds 1 μm, energy loss occurs during the movement of electrons, and the amount of energy that can pass through the third gate 52 cannot be maintained. Because it does. The distance between the first gate 11 and the third gate 52 is a distance measured along the movement distance of electrons, and the first gate 11 and the third gate 52 measured along the wall surface of the second two-dimensional semiconductor 42 It can mean the shortest distance between (D).

전류 앰프(70)는 제2전극(32)에 연결될 수 있다. 전류 앰프(70)는 제2전극(32)에 연결되어 제2전극(32)에서 출력되는 전자의 개수를 카운팅할 수 있다. 전류 앰프를 통하여 측정된 전자의 개수, 즉 e값은 신호발생기의 주파수와 함께 출력 전류를 산출하는데 이용될 수 있다. 이에 대한 상세한 설명은 도4에서 하기로 한다.The current amplifier 70 may be connected to the second electrode 32. The current amplifier 70 is connected to the second electrode 32 and may count the number of electrons output from the second electrode 32. The number of electrons measured through the current amplifier, that is, the e value can be used to calculate the output current together with the frequency of the signal generator. A detailed description of this will be given below in FIG. 4.

이하에서, 상술된 구성요소들의 동작이 설명된다. 2개의 게이트(11, 12)에 인가되는 전압은 음전압일 것이다. 제 1게이트(11)에는 신호 발생기(13)로부터 신호(RF)가 공급된다. 이 경우, 제 1게이트(11)에 대응하는 양자점(QD)의 에너지 장벽이 신호(RF)에 따라 변화하면서, 전자의 펌핑 동작을 수행할 수 있다. 예를 들어, 제 1게이트(11)에 대응하는 양자점(QD)의 에너지 장벽은 입구 장벽(entrance barrier)일 수 있다. 제 2게이트(12)에 대응하는 양자점(QD)의 에너지 장벽은 출구 장벽(exit barrier)일 수 있다. 입구 장벽(entrance barrier)은 신호(RF)에 의해 낮아지거나 높아질 수 있다. 입구 장벽이 낮아질 경우, 단일 전자가 양자점(QD) 내부로 유입될 것이다. 이 후, 입구 장벽이 높아질 경우, 양자점(QD) 내부로 유입된 단일전자는 출구 장벽(exit barrier)을 넘어 외부로 유출될 것이다. 즉, 제1게이트(11)에 인가되는 신호(RF)에 따라 단일 전자가 펌핑된다. 다시 말해서, 단전자 펌프는 단일 전자의 펌핑 동작을 통해, 정확한 펌핑 전류 제어가 가능하다. 예시적으로, 펌핑 전류는 피코-스케일(pico-scale)의 범위를 가질 수 있다. In the following, the operation of the above-described components will be described. The voltage applied to the two gates 11 and 12 will be a negative voltage. The signal RF is supplied from the signal generator 13 to the first gate 11. In this case, while the energy barrier of the quantum dot QD corresponding to the first gate 11 changes according to the signal RF, an electron pumping operation may be performed. For example, the energy barrier of the quantum dot QD corresponding to the first gate 11 may be an entrance barrier. The energy barrier of the quantum dot QD corresponding to the second gate 12 may be an exit barrier. The entrance barrier may be lowered or raised by the signal RF. If the entrance barrier is lowered, single electrons will flow into the QD. After that, if the entrance barrier increases, single electrons flowing into the quantum dot (QD) will cross the exit barrier and flow out. That is, a single electron is pumped according to the signal RF applied to the first gate 11. In other words, the single-electron pump enables accurate pumping current control through the pumping operation of a single electron. For example, the pumping current may have a pico-scale range.

신호 발생기(13)는 제1게이트(11)에 연결되며, 주파수 제어를 통하여 양자점(QD)의 단일 전자 방출 주기를 조절할 수 있다. 신호 발생기(13)는 신호(RF)를 생성하여 제 1게이트(11)에 생성된 신호(RF)를 공급할 수 있다. 예를 들어, 신호 발생기(13)는 무선 주파수를 갖는 신호(RF)를 생성하여 제 1게이트(11)에 공급할 수 있다. 무선 주파수는 10[kHz] 내지 300,000[MHz] 범위의 주파수를 가질 수 있다. 예시적으로, 신호(RF)의 주파수는 10[MHz] 내지 1[GHz]의 범위에 포함될 수 있다.The signal generator 13 is connected to the first gate 11 and may control a single electron emission period of the quantum dot QD through frequency control. The signal generator 13 may generate a signal RF and supply the generated signal RF to the first gate 11. For example, the signal generator 13 may generate a signal RF having a radio frequency and supply it to the first gate 11. The radio frequency may have a frequency ranging from 10 [kHz] to 300,000 [MHz]. For example, the frequency of the signal RF may be included in the range of 10 [MHz] to 1 [GHz].

신호 발생기(13)는 양자점(QD)의 너비에 따라 0.9eV 내지 2eV사이의 에너지 갭을 변화시킬 수 있다.The signal generator 13 may change an energy gap between 0.9 eV and 2 eV according to the width of the quantum dot QD.

신호 발생기(13)의 1주기 당 하나의 전자가 펌핑되기 때문에, 신호 발생기(13)의 주파수가1 GHz인 경우, I = ef의 관계식에 따라 출력 전류는 160 pA가 된다. 여기서, e는 기본 전하값이고, f는 신호 발생기의 주파수를 의미할 수 있다.Since one electron is pumped per cycle of the signal generator 13, when the frequency of the signal generator 13 is 1 GHz, the output current becomes 160 pA according to the relational expression of I = ef. Here, e is a basic charge value, and f may mean the frequency of the signal generator.

도3 및 도4는 본 발명의 일실시예에 따른 반도체 소자의 동작을 설명하기 위한 도면이다.3 and 4 are diagrams for explaining the operation of a semiconductor device according to an embodiment of the present invention.

도3을 참조하면, 본 발명의 일실시예에 따른 단전자 펌프를 적용할 경우, N타입 반도체로부터 단일 전자가 방출되고, P타입 반도체와의 경계면(중첩 영역)에서 단일 전자-홀 재결합을 통하여 단일 광자를 출력하게 된다. 이 때, 양자점의 두께에 따라 0.9eV 내지 2eV사이의 에너지 갭을 변화시킬 수 있으며, 적외선에서부터 가시광선을 포함하는 다양한 파장대역의 광자를 방출할 수 있게 된다.Referring to FIG. 3, when a single electron pump according to an embodiment of the present invention is applied, a single electron is emitted from an N-type semiconductor, and through a single electron-hole recombination at the interface (overlapping region) with the P-type semiconductor. It will output a single photon. In this case, the energy gap between 0.9 eV and 2 eV may be changed according to the thickness of the quantum dot, and photons of various wavelength bands including infrared rays and visible rays may be emitted.

도3에 따르면, 단일 전자가 중첩 영역이 아닌 제1게이트 방향(11)으로 탈출하는 경우가 발생할 수 있다. 이 경우 신호 발생기의 1주기 동안 전자가 출력되지 않는 상황이 발생할 수 있다. 이러한 상황이 반복되면 출력 전류는 I = ef보다 작게 측정된다는 문제가 발생할 수 있다.According to FIG. 3, there may be a case where a single electron escapes to the first gate direction 11 rather than the overlapping area. In this case, there may be a situation in which electrons are not output during one cycle of the signal generator. If this situation is repeated, the problem may arise that the output current is measured less than I = ef.

도4를 참조하면, 중첩 영역이 아닌 제1게이트 방향(11)으로 탈출하는 전자(이하, '이탈 전자')가 발생하더라도, 전류 앰프(70)를 통해 측정되는 전류는 정확히 I = ef로 정의될 수 있다.Referring to FIG. 4, even if electrons (hereinafter referred to as'leaving electrons') escaping to the first gate direction 11 rather than the overlapping area occur, the current measured through the current amplifier 70 is exactly defined as I = ef. Can be.

먼저 자기장을 10 T 정도로 가하여 양자홀 상태가 되게 하면, 전자는 제2전극(32)으로부터 반도체 소자(10)의 벽면을 따라 시계 반대 방향으로만 흐르게 된다. First, when a magnetic field is applied to about 10 T to form a quantum hole state, electrons flow from the second electrode 32 only in a counterclockwise direction along the wall surface of the semiconductor device 10.

이탈 전자는 반도체 소자(10)의 벽면을 따라 시계 반대 방향으로 흐르다가 바이패스부(50)로 빠져나가게 된다. 이 때, 전류 앰프(70)가 제2전극(32) 쪽에 연결되어 있기 때문에, 전류 앰프(70)는 제2전극(32)에서 출력되는 100개의 전자를 카운팅하게 되고, 이를 통하여 I = ef의 공식을 만족하는 출력 전류를 얻을 수 있다.The escaped electrons flow in a counterclockwise direction along the wall surface of the semiconductor device 10 and then exit to the bypass unit 50. At this time, since the current amplifier 70 is connected to the second electrode 32 side, the current amplifier 70 counts 100 electrons output from the second electrode 32, through which I = ef The output current that satisfies the formula can be obtained.

즉, 중첩 영역을 통한 단일 전자 출력이 실패하더라도, 전류 앰프(70)에서는 I = ef를 만족하는 출력 전류를 얻을 수 있다. 이 때, 이탈 전자 중 바이패스부(50)를 통하여 그라운드로 빠져나가는 단일 전자는 페르미 준위 보다 큰 에너지 크기를 가지는 전자일 수 있다. 예를 들면, 제3게이트는 페르미 준위 보다 -0.4V의 장벽 에너지를 가질 수 있다.That is, even if a single electronic output through the overlapping region fails, the current amplifier 70 can obtain an output current satisfying I = ef. In this case, among the escaped electrons, a single electron exiting to the ground through the bypass unit 50 may be an electron having an energy level greater than the Fermi level. For example, the third gate may have a barrier energy of -0.4V than the Fermi level.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to preferred embodiments of the present invention, those skilled in the art will variously modify and change the present invention within the scope not departing from the spirit and scope of the present invention described in the following claims. You will understand that you can do it.

10: 단전자 펌프
11: 제1게이트
12: 제2게이트
13: 신호 발생기
20: 기판
31: 제1전극
32: 제2전극
41: 제1이차원 반도체
42: 제2이차원 반도체
50: 바이패스부
51: 제3전극
52: 제3게이트
61, 62, 63: 전압 발생기
70: 전류 앰프10: single-electron pump
11: Gate 1
12: second gate
13: signal generator
20: substrate
31: first electrode
32: second electrode
41: first two-dimensional semiconductor
42: second two-dimensional semiconductor
50: bypass unit
51: third electrode
52: third gate
61, 62, 63: voltage generator
70: current amplifier

Claims (10)

기판;
상기 기판 상부에 이격하여 배치되는 제1전극 및 제2전극;
상기 기판 상부에 배치되며 상기 제1전극에 연결되는 제1이차원 반도체;
상기 기판 상부에 배치되며 상기 제1이차원 반도체와 상기 제2전극에 연결되는 제2이차원 반도체;
상기 기판 하부에서 상기 제2이차원 반도체와 동일 수직선상에 배치되며, 제1게이트와 제2게이트 사이에 양자점을 형성하는 양자 게이트 전극;
상기 제1게이트와 상기 제2전극 사이에서 상기 제2이차원 반도체상에 배치되는 제3전극 및 상기 제3전극 전단에 형성되는 제3게이트를 포함하는 바이패스부; 및
상기 제1게이트에 연결되며, 주파수 제어를 통하여 상기 양자점의 단일 전자 방출 주기를 조절하는 신호 발생기를 포함하는 양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자.
Board;
A first electrode and a second electrode spaced apart from each other on the substrate;
A first two-dimensional semiconductor disposed on the substrate and connected to the first electrode;
A second two-dimensional semiconductor disposed on the substrate and connected to the first two-dimensional semiconductor and the second electrode;
A quantum gate electrode disposed under the substrate on the same vertical line as the second 2D semiconductor and forming a quantum dot between the first gate and the second gate;
A bypass unit including a third electrode disposed on the second two-dimensional semiconductor between the first gate and the second electrode, and a third gate disposed in front of the third electrode; And
A semiconductor device comprising a single electron pump based on a quantum hole state, which is connected to the first gate and includes a signal generator for controlling a single electron emission period of the quantum dots through frequency control.
 제1항에 있어서,
제2전극에 연결되는 전류 앰프를 더 포함하는 양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자.The method of claim 1,
A semiconductor device comprising a single electron pump based on a quantum Hall state further comprising a current amplifier connected to the second electrode. 제1항에 있어서,
상기 제1게이트와 상기 제3게이트간의 거리는 1um이하인 양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자.
The method of claim 1,
A semiconductor device including a single electron pump based on a quantum hole state in which a distance between the first gate and the third gate is 1 μm or less.
 제1항에 있어서,
상기 제1이차원 반도체는 P타입 이차원 반도체이며, 상기 제2이차원 반도체는 N타입 이차원 반도체인 양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자.
The method of claim 1,
The first two-dimensional semiconductor is a P-type two-dimensional semiconductor, and the second two-dimensional semiconductor is an N-type two-dimensional semiconductor, a semiconductor device comprising a single electron pump based on a quantum hole state.
 제2항에 있어서,
상기 제1 및 제2　이차원　반도체　물질은 각각 전이금속 디칼코게나이드인 양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자.
The method of claim 2,
A semiconductor device including a single electron pump based on a quantum hole state, wherein the first and second two-dimensional semiconductor materials are each transition metal dichalcogenide.
 제3항에 있어서,
상기 제1이차원 반도체는 WS2를 포함하고, 상기 제2이차원 반도체는 MoS2를 포함하는 양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자.
The method of claim 3,
The first two-dimensional semiconductor includes WS 2 , and the second two-dimensional semiconductor includes a single electron pump based on a quantum hole state including MoS 2 .
 제1항에 있어서,
상기 신호 발생기는 상기 양자점의 너비에 따라 0.9eV 내지 2eV사이의 에너지 갭을 변화시키는 양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자.
The method of claim 1,
The signal generator is a semiconductor device comprising a single electron pump based on a quantum hole state for changing an energy gap between 0.9 eV and 2 eV according to the width of the quantum dot.
 제1항에 있어서,
상기 기판은 h-BN(hexagonal-boron nitride) 층인 양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자.
The method of claim 1,
The substrate is a semiconductor device including a single electron pump based on a quantum hole state, which is an h-BN (hexagonal-boron nitride) layer.
 제1항에 있어서,
상기 제1이차원 반도체의 일단과 상기 제2이차원 반도체의 일단은 상호 중첩되어 중첩 영역을 형성하는 양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자.
The method of claim 1,
A semiconductor device comprising a single electron pump based on a quantum hole state in which one end of the first two-dimensional semiconductor and one end of the second two-dimensional semiconductor overlap each other to form an overlap region.
 제9항에 있어서,
상기 양자 게이트 전극은 상기 중첩 영역과 겹치지 않도록 상기 제2이차원 반도체와 동일 수직선상에 배치되는 양자홀 상태 기반의 단전자 펌프를 포함하는 반도체 소자.The method of claim 9,
The quantum gate electrode includes a single electron pump based on a quantum hole state disposed on the same vertical line as the second 2D semiconductor so as not to overlap the overlapping region.
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KR101414131B1 (en) * 2013-01-21 2014-07-01 한국표준과학연구원 Electric current device and method for pumping electron using the same
KR101940653B1 (en) * 2017-11-02 2019-01-21 한국표준과학연구원 Bidirectional single-electron pump apparatus
KR101960809B1 (en) * 2018-01-12 2019-03-21 한국표준과학연구원 Semi conductor device comprising single-electron pump

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