KR102189256B1 - Counter-based Eye-open Monitoring System for High-speed Serial Interface - Google Patents

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KR102189256B1
KR102189256B1 KR1020190083274A KR20190083274A KR102189256B1 KR 102189256 B1 KR102189256 B1 KR 102189256B1 KR 1020190083274 A KR1020190083274 A KR 1020190083274A KR 20190083274 A KR20190083274 A KR 20190083274A KR 102189256 B1 KR102189256 B1 KR 102189256B1
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강진구
손경섭
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인하대학교 산학협력단
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Abstract

Provided is a counting-based eye-opening monitoring system for a high-speed serial interface. According to the present invention, the counting-based eye-opening monitoring system for a high-speed serial interface comprises: DTC and DAC to adjust the size and phase of a sampling point; a sampler which samples input data using a threshold value adjusted by the DTC and DAC, compares the threshold value with the input data at the edge of a sampling clock, and outputs ″0″ or ″1″; a counter which counts output ″0″ or ″1″ and accumulates counter information; and an FPGA which monitors eye opening and stores the accumulated counter information to estimate the shape of the eye-diagram.

Description

고속 직렬 인터페이스용 카운팅 기반의 눈-열림 모니터링 시스템{Counter-based Eye-open Monitoring System for High-speed Serial Interface}Counting-based Eye-open Monitoring System for High-speed Serial Interface}

본 발명은 고속 직렬 인터페이스용 카운팅 기반의 눈-열림 모니터링 방법 및 시스템에 관한 것이다.The present invention relates to a counting-based eye-open monitoring method and system for a high-speed serial interface.

고속 직렬의 데이터 전송에서, 제한된 채널 대역폭으로 인해 ISI 가 발생한다. 전치 필터(pre-emphasis filter), CTLE, DFE와 같은 일반적인 등화 방법이 채널 보상을 위해 사용된다. BER(Bit-error-rate)은 수신단의 성능 지표이고 등화기 계수 및 샘플링 포인트에 영향을 받는다. 최적의 BER 성능을 위해, 적응형 등화 방법 및 샘플링 포인트 조정 알고리즘이 필요하다. 계수 적용 및 샘플링 포인트 조정에서 비용과 테스트 시간으로 실제 BER을 사용하기 어렵다. 그래서 평균 제곱 오류 (Mean Squared Error; MSE) 또는 계수 기반 추정 BER과 같은 추정 알고리즘이 이용된다. 카운팅 기반 BER 추정의 경우, 정확도는 특히 낮은 BER 요구 조건에서 많은 데이터 축적 시간과 하드웨어가 필요하다. 최근에 송신기에서 전치(pre-emphasis)를 수행하는 것보다 샘플링 클록 위상을 조정하는 것이 프리 커서 ISI를 제거하는 데 더 효과적이라는 것이 증명되었다. 그에 따라 눈-열림을 모니터링 하여 샘플링 포인트를 조정하는 연구가 이루어지고 있다. 이러한 최적의 샘플링 순간은 오직 BER 추정 방법을 사용하여 결정될 수 있다. 그러나, 특히 BER이 낮은 시스템에서, BER의 정확한 추정을 위해서는 많은 양의 처리 시간과 실리콘 영역이 필요하다. 결과적으로, 전형적인 눈-열림 모니터(Eye-Opening Monitor; EOM) 기반의 수신기는 외부 마이크로 프로세서의 계산 보조가 필요하다. In high-speed serial data transmission, ISI occurs due to the limited channel bandwidth. Common equalization methods such as pre-emphasis filter, CTLE, and DFE are used for channel compensation. The bit-error-rate (BER) is a performance indicator of the receiving end and is affected by the equalizer coefficient and sampling point. For optimal BER performance, an adaptive equalization method and sampling point adjustment algorithm are needed. It is difficult to use the actual BER due to cost and test time in factor application and sampling point adjustment. So, an estimation algorithm such as Mean Squared Error (MSE) or coefficient-based estimation BER is used. In the case of counting-based BER estimation, accuracy requires a lot of data accumulation time and hardware, especially in low BER requirements. It has recently been demonstrated that adjusting the sampling clock phase is more effective in eliminating the pre-large ISI than performing pre-emphasis on the transmitter. Accordingly, research is being conducted to adjust the sampling point by monitoring the eye-opening. This optimal sampling moment can only be determined using the BER estimation method. However, especially in a system with a low BER, a large amount of processing time and silicon area are required to accurately estimate the BER. As a result, typical Eye-Opening Monitor (EOM) based receivers require computational assistance from an external microprocessor.

본 발명이 이루고자 하는 기술적 과제는 샘플링 포인트의 조정과 저장된 카운터 값을 이용하여 아이-다이어그램을 추정하고, 추정된 아이-다이어그램을 통해 최적의 등화계수 조정 및 샘플링 포인트를 계산하며, 카운터 비트에 비례한 추정 BER 계산을 하기 위한 방법 및 시스템을 제공하는데 있다. The technical problem to be achieved by the present invention is to estimate the eye-diagram using the adjustment of the sampling point and the stored counter value, adjust the optimal equalization coefficient and calculate the sampling point through the estimated eye-diagram, and calculate the sampling point proportional to the counter bit. It is to provide a method and system for calculating the estimated BER.

일 측면에 있어서, 본 발명에서 제안하는 고속 직렬 인터페이스용 카운팅 기반의 눈-열림 모니터링 시스템은 샘플링 포인트의 크기 및 위상을 조정하는 DTC 및 DAC, DTC 및 DAC에 의해 조정된 문턱 값을 이용하여 입력 데이터를 샘플링하고, 샘플링 클럭의 엣지에서 문턱 값과 입력 데이터를 비교하여 "0" 또는 "1"을 출력하는 샘플러, 출력된 "0" 또는 "1"을 카운팅하고 카운터 정보를 누적하는 카운터 및 눈열림을 모니터링하고, 아이-다이어그램의 모양을 추정하기 위해 누적된 카운터 정보를 저장하는 FPGA를 포함한다. In one aspect, the counting-based eye-opening monitoring system for a high-speed serial interface proposed by the present invention uses DTC and DAC to adjust the size and phase of the sampling point, and input data using a threshold value adjusted by the DTC and DAC. A sampler that samples and compares the threshold value and input data at the edge of the sampling clock to output "0" or "1", a counter that counts the output "0" or "1" and accumulates counter information, and eyes open It monitors and stores the accumulated counter information to estimate the shape of the eye-diagram.

샘플러는 DTC 및 DAC에 의해 조정된 샘플링 포인트에서 스위치를 사용하여 입력 데이터를 캡처하고, 매 샘플링 포인트의 위상에서 포인트 크기와 입력 데이터의 값을 비교하여 "0" 또는 "1"을 출력하여 래치를 통해 저장한다. The sampler uses a switch to capture input data at sampling points adjusted by DTC and DAC, compares the point size to the value of the input data at the phase of each sampling point, and outputs "0" or "1" to lock the latch. Save through.

DTC는 복수의 위상을 가지는 클록을 이용하여 비트 디지털리 제어되는 위상 로테이터이고, DTC는 복수의 위상 중 두 개를 선택하여 비트 디지털 신호로 위상을 나누고, 샘플링 클록의 위상은 비트로 제어되며, 위상 선택간 스위칭에서 발생되는 오프셋을 줄이기 위해 기준 전류원이 사용된다. DTC is a phase rotator that is bit digitally controlled using a clock having multiple phases, and DTC selects two of the multiple phases and divides the phase into a bit digital signal, the phase of the sampling clock is controlled by bits, and phase selection A reference current source is used to reduce the offset caused by switching between.

DAC는 전류-모드 비트 디지털리 제어되는 전압 컨버터이고, 디지털 신호를 통해 기준 전류량이 결정되고 샘플링 포인트의 크기가 결정된다. The DAC is a current-mode bit digitally controlled voltage converter, and a reference current amount is determined through a digital signal and the size of a sampling point is determined.

또 다른 일 측면에 있어서, 본 발명에서 제안하는 고속 직렬 인터페이스용 카운팅 기반의 눈-열림 모니터링 방법은 DTC 및 DAC를 통해 샘플링 포인트의 크기 및 위상을 조정하는 단계, DTC 및 DAC에 의해 조정된 문턱 값을 이용하여 샘플러를 통해 입력 데이터를 샘플링하고, 샘플링 클럭의 엣지에서 문턱 값과 입력 데이터를 비교하여 "0" 또는 "1"을 출력하는 단계, 카운터를 통해 출력된 "0" 또는 "1"을 카운팅하고 카운터 정보를 누적하는 단계 및 누적된 카운터 정보를 FPGA에 저장하여 눈열림을 모니터링하고, 아이-다이어그램의 모양을 추정하는 단계를 포함한다. In another aspect, the counting-based eye-open monitoring method for a high-speed serial interface proposed by the present invention includes adjusting the size and phase of a sampling point through DTC and DAC, and a threshold value adjusted by DTC and DAC. Samples input data through a sampler using and outputs "0" or "1" by comparing the input data with the threshold value at the edge of the sampling clock, and outputting "0" or "1" through the counter. Counting and accumulating counter information, and storing the accumulated counter information in the FPGA to monitor eye opening, and estimating the shape of the eye-diagram.

본 발명의 실시예들에 따르면 각 샘플링 포인트에서 카운팅된 신호로 눈-열림을 추정하고, 각 샘플링 포인트에서 "0" 또는 "1"을 판단하고 개수를 FPGA에 저장할 수 있다. 이때, 샘플링 포인트의 조정과 저장된 카운터 값을 이용하여 아이-다이어그램을 추정하고 모니터에 표시한다. 이와 같이 추정된 아이-다이어그램을 통해 최적의 등화계수 조정 및 샘플링 포인트를 계산할 수 있고, 카운터 비트에 비례한 추정 BER 계산이 가능하다.According to embodiments of the present invention, eye-opening may be estimated based on a signal counted at each sampling point, “0” or “1” may be determined at each sampling point, and the number may be stored in the FPGA. At this time, the eye-diagram is estimated using the adjustment of the sampling point and the stored counter value and displayed on the monitor. The optimal equalization coefficient adjustment and sampling point can be calculated through the estimated eye-diagram, and the estimated BER in proportion to the counter bit can be calculated.

도 1은 본 발명의 일 실시예에 따른 고속 직렬 인터페이스용 카운팅 기반의 눈-열림 모니터링 시스템의 구성을 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 아이-다이어그램과 샘플링 포인트 간 관계 및 카운터 프로파일을 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 샘플러의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 DTC 및 DAC의 회로도이다.
도 5는 본 발명의 일 실시예에 따른 MATLAB 모의실험 결과이다.
도 6은 본 발명의 일 실시예에 따른 카운터 출력의 프로파일이다.
도 7은 본 발명의 일 실시예에 따른 고속 직렬 인터페이스용 카운팅 기반의 눈-열림 모니터링 방법을 설명하기 위한 흐름도이다.
도 8은 본 발명의 일 실시예에 따른 지터 조건에 따른 실제 아이다어그램과 제안된 EOM 시스템을 통해 추정한 아이-다이어그램이다.
도 9는 본 발명의 일 실시예에 따른 눈-열림 모니터링 시스템의 칩 포토이다.
도 10은 본 발명의 일 실시예에 따른 눈-열림 모니터링 시스템을 검증하기 위한 테스트 셋업 구성을 나타내는 도면이다.
도 11은 본 발명의 일 실시예에 따른 정규화된 DTC 및 DAC의 측정 결과이다.
도 12는 본 발명의 일 실시예에 따른 아이-다이어그램 및 눈-열림 모니터링 시스템의 출력결과이다.
도 13은 본 발명의 일 실시예에 따른 인가된 데이터에 따른 눈-열림 모니터링 시스템의 출력결과이다.1 is a diagram showing the configuration of a counting-based eye-open monitoring system for a high-speed serial interface according to an embodiment of the present invention.
2 is a diagram illustrating a relationship between an eye-diagram and a sampling point and a counter profile according to an embodiment of the present invention.
3 is a circuit diagram of a sampler according to an embodiment of the present invention.
4 is a circuit diagram of a DTC and a DAC according to an embodiment of the present invention.
5 is a MATLAB simulation result according to an embodiment of the present invention.
6 is a profile of a counter output according to an embodiment of the present invention.
7 is a flowchart illustrating a counting-based eye-open monitoring method for a high-speed serial interface according to an embodiment of the present invention.
8 is an actual eye diagram according to a jitter condition according to an embodiment of the present invention and an eye-diagram estimated through the proposed EOM system.
9 is a chip photo of an eye-open monitoring system according to an embodiment of the present invention.
10 is a diagram illustrating a test setup configuration for verifying an eye-open monitoring system according to an embodiment of the present invention.
11 is a measurement result of normalized DTC and DAC according to an embodiment of the present invention.
12 is an output result of an eye-diagram and an eye-open monitoring system according to an embodiment of the present invention.
13 is an output result of the eye-opening monitoring system according to applied data according to an embodiment of the present invention.

본 발명은 신호 카운팅 기반의 눈-열림 모니터링 시스템에 관한 것이다. 제안된 고속 직렬 인터페이스용 카운팅 기반의 눈-열림 모니터링 시스템은 각 샘플링 포인트에서 카운팅 된 신호로 눈-열림을 추정한다. 각 샘플링 포인트에서 "0" 또는 "1"을 판단하고 개수를 FPGA에 저장한다. 샘플링 포인트 조정과 저장된 카운터 값을 이용하여 아이-다이어그램을 추정하고 모니터에 표시한다. 추정된 아이-다이어그램을 통해 최적의 등화계수 조정 및 샘플링 포인트를 계산할 수 있다. 또한, 카운터 비트에 비례한 추정 BER 계산이 가능하다. The present invention relates to an eye-opening monitoring system based on signal counting. The proposed eye-opening monitoring system based on counting for high-speed serial interfaces estimates eye-opening by counting signals at each sampling point. Determine "0" or "1" at each sampling point and store the number in the FPGA. Using the sampling point adjustment and stored counter values, the eye-diagram is estimated and displayed on the monitor. The optimal equalization coefficient adjustment and sampling point can be calculated from the estimated eye-diagram. In addition, it is possible to calculate the estimated BER proportional to the counter bit.

본 발명의 실시예에 따르면, 데이터를 2048번 샘플링하고 "0" 또는 "1"을 카운팅하여 각 샘플링 포인트에서 눈-열림을 판단한다. FPGA는 카운터 값을 저장하고 추정된 아이-다이어그램을 출력한다. 추정된 눈-열림 정보를 통해 아이(eye)가 열린 면적과 최적의 샘플링 포인트를 계산한다. 샘플링 포인트의 크기와 위상은 각각 5-bit로 제어 된다. 제안된 눈-열림 모니터는 180-nm CMOS 공정을 통해 제작되었고 1Gb/s 데이터 속도, 1.8V 전원에서 86mW 전력을 소비한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.According to an exemplary embodiment of the present invention, data is sampled 2048 times and "0" or "1" is counted to determine eye-opening at each sampling point. The FPGA stores the counter value and outputs the estimated eye-diagram. Using the estimated eye-opening information, the area where the eye is opened and the optimal sampling point are calculated. The size and phase of the sampling point are each controlled by 5-bit. The proposed eye-opening monitor is fabricated through a 180-nm CMOS process and consumes 86mW power at 1Gb/s data rate and 1.8V power supply. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 고속 직렬 인터페이스용 카운팅 기반의 눈-열림 모니터링 시스템의 구성을 나타내는 도면이다. 1 is a diagram showing the configuration of a counting-based eye-open monitoring system for a high-speed serial interface according to an embodiment of the present invention.

제안하는 고속 직렬 인터페이스용 카운팅 기반의 눈-열림 모니터링 시스템은 DTC 및 DAC(120), 샘플러(110), 카운터(130), FPGA(140)을 포함한다. The proposed eye-opening monitoring system based on counting for a high-speed serial interface includes a DTC and DAC 120, a sampler 110, a counter 130, and an FPGA 140.

DTC 및 DAC(120)는 샘플링 포인트의 크기 및 위상을 조정한다. The DTC and DAC 120 adjust the size and phase of the sampling point.

DTC 및 DAC(120)는 복수의 위상을 가지는 클록을 이용하여 비트 디지털리 제어되는 위상 로테이터이다. DTC는 복수의 위상 중 두 개를 선택하여 비트 디지털 신호로 위상을 나누고, 샘플링 클록의 위상은 비트로 제어된다. 그리고, 위상 선택간 스위칭에서 발생되는 오프셋을 줄이기 위해 기준 전류원이 사용된다. 또한, DTC 및 DAC(120)는 전류-모드 비트 디지털리 제어되는 전압 컨버터이고, 디지털 신호를 통해 기준 전류량이 결정되고 샘플링 포인트의 크기가 결정된다. The DTC and DAC 120 are phase rotators that are bit digitally controlled using a clock having a plurality of phases. The DTC selects two of a plurality of phases and divides the phase into a bit digital signal, and the phase of the sampling clock is controlled by bits. In addition, a reference current source is used to reduce an offset generated in switching between phase selections. Further, the DTC and DAC 120 are voltage converters that are digitally controlled in a current-mode bit, and a reference current amount is determined through a digital signal and a size of a sampling point is determined.

샘플러(110)는 DTC 및 DAC에 의해 조정된 문턱 값을 이용하여 입력 데이터(Din)를 샘플링하고, 샘플링 클럭의 엣지에서 문턱 값과 입력 데이터를 비교하여 "0" 또는 "1"을 출력한다. The sampler 110 samples input data D in using a threshold value adjusted by DTC and DAC, compares the threshold value with the input data at the edge of the sampling clock, and outputs “0” or “1”. .

샘플러(110)는 DTC 및 DAC에 의해 조정된 샘플링 포인트에서 스위치를 사용하여 입력 데이터를 캡처하고, 매 샘플링 포인트의 위상에서 포인트 크기와 입력 데이터의 값을 비교하여 "0" 또는 "1"을 출력하여 래치를 통해 저장한다. The sampler 110 captures input data using a switch at the sampling point adjusted by DTC and DAC, compares the point size and the value of the input data at the phase of each sampling point, and outputs "0" or "1". And store it through the latch.

카운터(130)는 출력된 "0" 또는 "1"을 카운팅하고 카운터 정보를 누적한다. The counter 130 counts the output "0" or "1" and accumulates counter information.

FPGA(140)는 눈열림을 모니터링하고, 아이-다이어그램의 모양을 추정하기 위해 누적된 카운터 정보를 저장한다. The FPGA 140 monitors eye opening and stores accumulated counter information in order to estimate the shape of the eye-diagram.

FPGA(140)는 DTC 및 DAC(120)를 제어하고 카운터(130)의 출력을 처리한다. 눈-열림을 모니터하기 위해 사용자는 PC(150)를 통해 눈-열림 모니터링 시스템을 제어한다. 입력 데이터는 조정된 문턱 값에서 비동기 클록으로 샘플링된다. 샘플링 문턱 값은 DTC 및 DAC(120)에 의해 5비트, 32 단계 크기로 제어된다. 비교기는 샘플링 클럭의 엣지에서 문턱 값과 데이터를 비교하고 "0" 또는 "1"을 출력한다. 비교기의 출력은 카운터(130)를 통해 누적된다. 매 카운터가 출력되는 주기마다 카운터(130) 출력이 FPGA(140)에 저장된다.The FPGA 140 controls the DTC and DAC 120 and processes the output of the counter 130. In order to monitor the eye-opening, the user controls the eye-opening monitoring system through the PC 150. The input data is sampled with an asynchronous clock at the adjusted threshold. The sampling threshold is controlled by the DTC and DAC 120 in a size of 5 bits and 32 steps. The comparator compares the threshold value and data at the edge of the sampling clock and outputs "0" or "1". The output of the comparator is accumulated through the counter 130. The output of the counter 130 is stored in the FPGA 140 for each period in which the counter is output.

도 2는 본 발명의 일 실시예에 따른 아이-다이어그램과 샘플링 포인트 간 관계 및 카운터 프로파일을 나타내는 도면이다. 2 is a diagram illustrating a relationship between an eye-diagram and a sampling point and a counter profile according to an embodiment of the present invention.

수신단에서 데이터는 샘플링 클럭으로 복원된다. 일반적으로 낮은 BER을 위해 샘플링 포인트는 아이-다이어그램의 가장 많이 열린 영역에 위치해야 한다. 도 2(a)는 아이-다이어그램과 샘플링 포인트 간 관계를 보여준다. 샘플링 포인트는 DAC와 DTC를 통해 설정된 크기와 위상으로 결정된다. 데이터의 엣지와 샘플링 클럭의 0번째 위상은 동기화 되어 있다. 아이-다이어그램은 0번 위상에서 가장 닫혀있고 15번 위상에서 가장 크게 열려있다. 샘플러는 각 샘플러 클럭의 상승 엣지에서 "0" 또는 "1" 값을 출력한다. 각 샘플링 포인트에서 데이터를 2048번-샘플링하고 카운터로 축적한다. "0"과 "1"의 데이터 전이 확률이 같다면, 눈-열림 영역의 "0"과 "1"의 비율은 유사하고 카운터 출력은 1024에 가깝다. 반대로 눈-닫힌 영역에서 "0"과 "1"의 비율은 차이를 보이고 카운터 출력은 1024보다 낮다. 이러한 카운터 정보를 사용하여 눈-열림을 모니터링 할 수 있다. 도 2(b)는 샘플링 클럭의 0번 위상과 15번 위상에서 크기 조정에 따른 카운터 출력 값을 보여준다. 눈-열린 영역에서 카운터 출력은 1024에 가깝다. 눈-영역이 닫힘에 따라 카운터 출력은 비례하여 낮아진다. 카운터 출력 프로파일을 통해 아이-다이어그램의 모양을 추정할 수 있다. 데이터 엣지인 0번 위상에서, 중앙 크기부터 샘플링 크기가 증가함에 따라 카운터 출력은 급격히 감소한다. 데이터 중앙인 15번 위상에서, 중앙 크기부터 샘플링 크기가 증가함에 따라 카운터 출력은 완만히 감소한다. 평균 카운터 출력은 0 번 위상에서 보다 15번 위상에서 더 크므로 15번 위상에서 더 크게 눈이 열려 있다. 제안된 EOM 시스템은 샘플링 포인트 조정과 카운터 출력들을 통해 아이-다이어그램의 모양을 추정할 수 있다.At the receiving end, data is restored to the sampling clock. In general, for low BER, the sampling point should be located in the most open area of the eye-diagram. Figure 2(a) shows the relationship between the eye-diagram and the sampling point. The sampling point is determined by the magnitude and phase set through the DAC and DTC. The data edge and the 0th phase of the sampling clock are synchronized. The eye-diagram is most closed in phase 0 and the largest open in phase 15. The sampler outputs a value of "0" or "1" at the rising edge of each sampler clock. At each sampling point, data is sampled 2048 times and accumulated into a counter. If the data transition probabilities of "0" and "1" are the same, the ratio of "0" and "1" in the eye-open area is similar and the counter output is close to 1024. Conversely, in the eye-closed area, the ratio of "0" and "1" shows a difference and the counter output is lower than 1024. This counter information can be used to monitor eye-opening. Fig. 2(b) shows the counter output values according to the scaling in phase 0 and phase 15 of the sampling clock. In the eye-open area, the counter output is close to 1024. As the eye-area is closed, the counter output is proportionally lowered. The shape of the eye-diagram can be estimated through the counter output profile. In phase 0, which is the data edge, the counter output rapidly decreases as the sampling size increases from the center size. In phase 15, which is the center of the data, the counter output gradually decreases as the sampling size increases from the center size. The average counter output is larger in phase 15 than in phase 0, so the eyes are wider in phase 15. The proposed EOM system can estimate the shape of the eye-diagram through sampling point adjustment and counter outputs.

도 3은 본 발명의 일 실시예에 따른 샘플러의 회로도이다. 3 is a circuit diagram of a sampler according to an embodiment of the present invention.

샘플러는 샘플링 포인트에서 스위치를 사용하여 입력 데이터를 캡처한다. 샘플 포인트의 위상(pj)과 크기(Ai)는 DTC와 DAC로 각각 조절된다. 매 샘플 포인트 위상에서 포인트 크기와 데이터의 값을 비교하여 "0" 또는 "1"을 출력한다. 샘플러 출력은 래치를 통해 저장된다. 본 발명에서는 칩 면적을 고려하여 5-to-32 온도계코드를 이용하여 DTC가 제어된다. The sampler uses a switch at the sampling point to capture input data. The phase (pj) and magnitude (Ai) of the sample point are adjusted by DTC and DAC, respectively. At every sample point phase, the point size and the value of the data are compared, and "0" or "1" is output. The sampler output is stored through a latch. In the present invention, the DTC is controlled using a 5-to-32 thermometer code in consideration of the chip area.

도 4는 본 발명의 일 실시예에 따른 DTC 및 DAC의 회로도이다. 4 is a circuit diagram of a DTC and a DAC according to an embodiment of the present invention.

도 4(a)는 4개 위상을 가지는 클록을 이용하여 5-비트 디지털리 제어되는 위상 로테이터이다. DTC는 4개 위상 중 두 개를 선택(I,Q)하고 3-비트 디지털 신호로 위상은 나누어진다. 따라서, 샘플링 클록의 위상은 5-비트로 제어된다. 위상 선택간 스위칭에서 발생되는 오프셋을 줄이기 위해 기준 전류원(Ioffset)이 사용된다. 도 4(b)는 전류-모드 5-비트 디지털리 제어되는 전압 컨버터이다. 디지털 신호를 통해 기준 전류(IDAC)양이 결정되고 샘플링 포인트의 크기가 결정된다. 본 발명에서는 칩 면적을 고려하여 5-to-32 온도계코드를 이용하여 DAC는 제어된다. 4(a) shows a phase rotator that is digitally controlled by 5-bit using a clock having 4 phases. DTC selects two of the four phases (I, Q) and the phase is divided into a 3-bit digital signal. Thus, the phase of the sampling clock is controlled by 5-bit. A reference current source (I offset ) is used to reduce the offset generated in switching between phase selections. 4(b) is a current-mode 5-bit digitally controlled voltage converter. Through the digital signal, the amount of reference current (I DAC ) is determined and the size of the sampling point is determined. In the present invention, the DAC is controlled using a 5-to-32 thermometer code in consideration of the chip area.

도 5는 본 발명의 일 실시예에 따른 MATLAB 모의실험 결과이다. 5 is a MATLAB simulation result according to an embodiment of the present invention.

제안된 EOM 시스템에 대하여 MATLAB을 통해 모의실험을 진행하였다. 도 5는 제안된 EOM 시스템을 통해 출력된 추정 아이-다이어그램이다. 카운터 출력은 그 값에 할당된 명암으로 저장된다. 카운터 출력은 1024에 가까울수록 흰색이고 0에 가까울수록 검은색이다. 카운터 출력 값이 1024 이상이면 눈-열림으로 처리한다. FPGA는 눈-열린 영역의 면적과 최적의 샘플링 포인트를 계산한다. 열린 영역에서 최적의 샘플링 포인트는 최대 너비와 최대 높이를 가지는 지점으로 계산되고 아이-다이어그램에 빨간 점으로 표시된다.Simulation of the proposed EOM system was conducted through MATLAB. 5 is an estimated eye-diagram output through the proposed EOM system. The counter output is stored with the contrast assigned to that value. The counter output is white as it approaches 1024 and black as it approaches 0. If the counter output value is over 1024, it is treated as eye-open. The FPGA calculates the area of the eye-open area and the optimal sampling point. The optimal sampling point in the open area is calculated as the point with the maximum width and maximum height, and is indicated by a red dot on the eye-diagram.

도 6은 본 발명의 일 실시예에 따른 카운터 출력의 프로파일이다. 6 is a profile of a counter output according to an embodiment of the present invention.

도 6은 각 위상에서 샘플링 포인트 크기 조정에 따른 카운터 출력 값을 보여준다. 도 6(a)는 샘플링 포인트 위상이 데이터의 중앙 일 때 카운터 출력의 프로파일이다. 중앙으로부터 샘플링 크기가 증가함에 따라 카운터 출력 값은 완만하게 떨어진다. 도 6(b)는 샘플링 포인트 위상이 데이터의 엣지 위상일 때 카운터 출력의 프로파일이다. 중앙으로부터 샘플링 크기가 증가함에 따라 카운터 출력 값은 가파르게 떨어진다. 각 프로파일들을 통해 눈-열림과 아이-다이어그램을 추정할 수 있다. 6 shows the counter output value according to the adjustment of the sampling point size in each phase. 6(a) is a profile of the counter output when the sampling point phase is the center of the data. As the sampling size increases from the center, the counter output value drops gently. 6(b) is a profile of a counter output when the sampling point phase is the edge phase of the data. As the sample size increases from the center, the counter output value drops steeply. Eye-opening and eye-diagrams can be estimated through each profile.

도 7은 본 발명의 일 실시예에 따른 고속 직렬 인터페이스용 카운팅 기반의 눈-열림 모니터링 방법을 설명하기 위한 흐름도이다. 7 is a flowchart illustrating a counting-based eye-open monitoring method for a high-speed serial interface according to an embodiment of the present invention.

제안하는 고속 직렬 인터페이스용 카운팅 기반의 눈-열림 모니터링 방법은 DTC 및 DAC를 통해 샘플링 포인트의 크기 및 위상을 조정하는 단계(710), DTC 및 DAC에 의해 조정된 문턱 값을 이용하여 샘플러를 통해 입력 데이터를 샘플링하고, 샘플링 클럭의 엣지에서 문턱 값과 입력 데이터를 비교하여 "0" 또는 "1"을 출력하는 단계(720), 카운터를 통해 출력된 "0" 또는 "1"을 카운팅하고 카운터 정보를 누적하는 단계(730) 및 누적된 카운터 정보를 FPGA에 저장하여 눈열림을 모니터링하고, 아이-다이어그램의 모양을 추정하는 단계(740)를 포함한다. The proposed counting-based eye-opening monitoring method for a high-speed serial interface is in step 710 of adjusting the size and phase of the sampling point through DTC and DAC, and input through a sampler using a threshold value adjusted by DTC and DAC. Step 720 of sampling data, comparing the threshold value with the input data at the edge of the sampling clock and outputting "0" or "1", counting "0" or "1" output through the counter, and counter information A step of accumulating 730 and storing the accumulated counter information in the FPGA to monitor eye opening and estimating the shape of the eye-diagram (740).

단계(710)에서, DTC 및 DAC를 통해 샘플링 포인트의 크기 및 위상을 조정한다. In step 710, the size and phase of the sampling point are adjusted through DTC and DAC.

DTC는 복수의 위상 중 두 개를 선택하여 비트 디지털 신호로 위상을 나누고, 샘플링 클록의 위상은 비트로 제어된다. 위상 선택 간 스위칭에서 발생되는 오프셋을 줄이기 위해 기준 전류원이 사용된다. 디지털 신호를 통해 기준 전류량이 결정되고 샘플링 포인트의 크기가 결정된다. The DTC selects two of a plurality of phases and divides the phase into a bit digital signal, and the phase of the sampling clock is controlled by bits. A reference current source is used to reduce the offset caused by switching between phase selections. The reference current amount is determined through the digital signal and the size of the sampling point is determined.

단계(720)에서, DTC 및 DAC에 의해 조정된 문턱 값을 이용하여 샘플러를 통해 입력 데이터를 샘플링하고, 샘플링 클럭의 엣지에서 문턱 값과 입력 데이터를 비교하여 "0" 또는 "1"을 출력한다. In step 720, input data is sampled through a sampler using a threshold value adjusted by DTC and DAC, and "0" or "1" is output by comparing the threshold value and input data at the edge of the sampling clock. .

DTC 및 DAC에 의해 조정된 샘플링 포인트에서 스위치를 사용하여 입력 데이터를 캡처하고, 매 샘플링 포인트의 위상에서 포인트 크기와 입력 데이터의 값을 비교하여 "0" 또는 "1"을 출력하여 래치를 통해 저장한다. At sampling points adjusted by DTC and DAC, use a switch to capture input data, compare the point size with the value of the input data at the phase of each sampling point, output "0" or "1" and store through the latch do.

단계(730)에서, 카운터를 통해 출력된 "0" 또는 "1"을 카운팅하고 카운터 정보를 누적한다. In step 730, "0" or "1" output through the counter is counted and counter information is accumulated.

단계(740)에서, 누적된 카운터 정보를 FPGA에 저장하여 눈열림을 모니터링하고, 아이-다이어그램의 모양을 추정한다. In step 740, the accumulated counter information is stored in the FPGA to monitor eye opening, and the shape of the eye-diagram is estimated.

도 8은 본 발명의 일 실시예에 따른 지터 조건에 따른 실제 아이다어그램과 제안된 EOM 시스템을 통해 추정한 아이-다이어그램이다. 8 is an actual eye diagram according to a jitter condition according to an embodiment of the present invention and an eye-diagram estimated through the proposed EOM system.

도 8(a)는 도 8(b)보다 큰 지터를 포함하고 아이-다이어그램의 눈-열린 부분의 면적이 작다. EOM 시스템은 각 샘플링 포인트에서 카운터 출력을 메모리에 할당하고 추정된 아이-다이어그램을 출력한다. 아이-다이어그램의 눈이 열린 영역에서 카운터의 출력은 1024(흰색 할당)에 가깝다. 아이-다이어그램의 눈이 닫힌 영역에서 카운터의 출력은 0(검은색 할당)에 가깝다. 추정된 아이-다이어그램의 흰색 면적은 실제 눈-열린 정도와 비례한다. 제안된 EOM 시스템은 아이-다이어그램을 추정하고 및 눈-열림을 모니터링 할 수 있다. Fig. 8(a) contains more jitter than Fig. 8(b) and the area of the eye-open portion of the eye-diagram is small. The EOM system allocates a counter output to memory at each sampling point and outputs an estimated eye-diagram. In the eye-open area of the eye-diagram, the counter's output is close to 1024 (white assignment). In the eye-closed area of the eye-diagram, the counter's output is close to zero (black assignment). The estimated white area of the eye-diagram is proportional to the actual eye-openness. The proposed EOM system can estimate the eye-diagram and monitor the eye-opening.

도 9는 본 발명의 일 실시예에 따른 눈-열림 모니터링 시스템의 칩 포토이다.9 is a chip photo of an eye-open monitoring system according to an embodiment of the present invention.

제안된 EOM 시스템은 180-nm CMOS 공정을 통해 제작되었다. 도 9는 칩 포토이다. 제안된 EOM 시스템의 설게 면적은 2000um x 500um 이다. 1.8V 전압에서 86mW@1Gb/s (w IO block) 전력을 소비한다. The proposed EOM system was fabricated through a 180-nm CMOS process. 9 is a chip photo. The design area of the proposed EOM system is 2000um x 500um. It consumes 86mW@1Gb/s (w IO block) power at 1.8V voltage.

도 10은 본 발명의 일 실시예에 따른 눈-열림 모니터링 시스템을 검증하기 위한 테스트 셋업 구성을 나타내는 도면이다. 10 is a diagram illustrating a test setup configuration for verifying an eye-open monitoring system according to an embodiment of the present invention.

도 10은 EOM 시스템을 검증하기 위한 테스트 셋업이다. 펄스 생성기를 통해 동기화된 데이터와 클럭을 인가한다. PC는 FPGA에 샘플링 포인트의 위상 및 크기를 제어한다. FPGA는 온-칩에 DTC 및 DAC 제어 비트와, Reset 신호를 인가한다. 각 샘플링 포인트에서 카운터 출력 값을 저장한다. 저장된 카운터 값을 통해 모니터로 EOM 정보를 출력한다. 기준 샘플링 클록과 복원된 데이터, 제어 신호에 따른 DAC와 DTC의 출력은 오실로스코프를 통해 확인한다.10 is a test setup for verifying the EOM system. Synchronized data and clock are applied through a pulse generator. The PC controls the phase and magnitude of the sampling point on the FPGA. The FPGA applies the DTC and DAC control bits and the Reset signal to the on-chip. The counter output value is stored at each sampling point. EOM information is output to the monitor through the saved counter value. The output of the DAC and DTC according to the reference sampling clock, restored data, and control signals are checked through an oscilloscope.

도 11은 본 발명의 일 실시예에 따른 정규화된 DTC 및 DAC의 측정 결과이다. 11 is a measurement result of normalized DTC and DAC according to an embodiment of the present invention.

도 11은 측정된 DTC와 DAC의 출력 결과를 나타낸다. 도 11(a)는 디지털 코드에 따른 정규화된 샘플링 포인트의 위상이다. 1ns 주기를 가지는1GHz 샘플링 클록은 DTC [4:0] 디지털 코드에 따라 위상이 조정된다. 디지털 코드 6에서부터 25까지 선형적으로 위상이 증가된다. 측정된 DTC의 LSB는 48ps 이고 INL ±0.20 이며 DNL은 ±0.80 이다. 도 11(b)는 디지털 코드에 따른 정규화된 포인트의 샘플링 크기이다. 샘플링 포인트의 크기는1.8V 부터 0.6V까지 DAC[4:0] 디지털 코드에 따라 크기가 조정된다. 디지털 코드 3에서부터 32까지 선형적으로 크기가 증가된다. 측정된 DAC의 LSB는 40mV 이고 INL ±0.13 이며 DNL은 ±0.87 이다.11 shows the measured output results of DTC and DAC. 11(a) is a phase of a normalized sampling point according to a digital code. A 1GHz sampling clock with a 1ns period is phase-adjusted according to the DTC [4:0] digital code. The phase is increased linearly from digital codes 6 to 25. The measured LSB of DTC is 48ps, INL is ±0.20, and DNL is ±0.80. 11(b) is a sampling size of normalized points according to a digital code. The size of the sampling point is adjusted according to the DAC[4:0] digital code from 1.8V to 0.6V. The size increases linearly from digital codes 3 to 32. The measured DAC's LSB is 40mV, INL is ±0.13, and DNL is ±0.87.

도 12는 본 발명의 일 실시예에 따른 아이-다이어그램 및 눈-열림 모니터링 시스템의 출력결과이다. 12 is an output result of an eye-diagram and an eye-open monitoring system according to an embodiment of the present invention.

도 12(a)는 인가된 데이터의 아이-다이어그램이다. 사용된 데이터의 속도는 1Gb/s로 1ns의 주기와 400mV의 스윙폭을 가진다. 도 12(b)는 제안된 시스템을 통해 출력된 EOM 정보이다. 카운터 출력 값에 따라 명도의 차이가 있다. 데이터의 엣지 부분에서 카운터 값은 낮고 닫혀있다. 데이터의 중앙 부분에서 카운터 값은 높고 열려 있다. 카운터 출력이 1024 이상인 것을 열린 부분으로 설정한다. 점선은 열린 부분의 경계지점을 나타낸다. EOM 시스템은 눈-열림 면적과 최적의 샘플링 포인트(빨간점)를 계산할 수 있다.12(a) is an eye-diagram of applied data. The data rate used is 1Gb/s, with a period of 1ns and a swing width of 400mV. 12(b) shows EOM information output through the proposed system. There is a difference in brightness according to the counter output value. At the edge of the data, the counter value is low and closed. In the center part of the data, the counter value is high and open. If the counter output is 1024 or higher, it is set as the open part. The dotted line represents the boundary point of the open area. The EOM system can calculate the eye-open area and the optimal sampling point (red dot).

도 13은 본 발명의 일 실시예에 따른 인가된 데이터에 따른 눈-열림 모니터링 시스템의 출력결과이다.13 is an output result of an eye-opening monitoring system according to applied data according to an embodiment of the present invention.

EOM 시스템은 아이-다이어그램의 눈-열림을 추정하여 모니터로 출력한다. 인가된 데이터 조건에 따라 아이-다이어그램이 닫히면 추정된 아이-다이어그램의 눈-열린 면적도 감소한다. 점선은 개략적인 눈-열림 부분이고 빨간색 점은 눈-열림의 중앙 부분이다. 실제 아이-다이어그램의 열린 면적과 EOM 출력에서 열린 부분의 면적은 비례한다. 제안된 EOM 시스템은 인가된 데이터의 아이-다이어그램을 눈-열림 면적과 최적의 샘플링 포인트 계산이 가능하다. The EOM system estimates the eye-opening of the eye-diagram and outputs it to the monitor. When the eye-diagram is closed according to the applied data conditions, the estimated eye-open area of the eye-diagram also decreases. The dotted line is the schematic eye-opening part and the red dot is the central part of the eye-opening. The actual eye-diagram open area and the open area in the EOM output are proportional. The proposed EOM system can calculate the eye-open area and optimal sampling point for the eye-diagram of the applied data.

본 발명의 실시예들에 따르면 각 샘플링 포인트에서 카운팅된 신호로 눈-열림을 추정하고, 각 샘플링 포인트에서 "0" 또는 "1"을 판단하고 개수를 FPGA에 저장할 수 있다. 이때, 샘플링 포인트의 조정과 저장된 카운터 값을 이용하여 아이-다이어그램을 추정하고 모니터에 표시한다. 이와 같이 추정된 아이-다이어그램을 통해 최적의 등화계수 조정 및 샘플링 포인트를 계산할 수 있고, 카운터 비트에 비례한 추정 BER 계산이 가능하다. According to embodiments of the present invention, eye-opening may be estimated based on a signal counted at each sampling point, “0” or “1” may be determined at each sampling point, and the number may be stored in the FPGA. At this time, the eye-diagram is estimated using the adjustment of the sampling point and the stored counter value and displayed on the monitor. The optimal equalization coefficient adjustment and sampling point can be calculated through the estimated eye-diagram, and the estimated BER in proportion to the counter bit can be calculated.

이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다.　 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다.　 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다.　 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다.　 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The apparatus described above may be implemented as a hardware component, a software component, and/or a combination of a hardware component and a software component. For example, the devices and components described in the embodiments include, for example, a processor, a controller, an arithmetic logic unit (ALU), a digital signal processor, a microcomputer, a field programmable array (FPA), It can be implemented using one or more general purpose computers or special purpose computers, such as a programmable logic unit (PLU), a microprocessor, or any other device capable of executing and responding to instructions. The processing device may execute an operating system (OS) and one or more software applications executed on the operating system. In addition, the processing device may access, store, manipulate, process, and generate data in response to the execution of software. For the convenience of understanding, although it is sometimes described that one processing device is used, one of ordinary skill in the art, the processing device is a plurality of processing elements and/or a plurality of types of processing elements. It can be seen that it may include. For example, the processing device may include a plurality of processors or one processor and one controller. In addition, other processing configurations are possible, such as a parallel processor.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다.　 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다.　 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.The software may include a computer program, code, instructions, or a combination of one or more of these, configuring the processing unit to behave as desired or processed independently or collectively. You can command the device. Software and/or data may be interpreted by a processing device or to provide instructions or data to a processing device, of any type of machine, component, physical device, virtual equipment, computer storage medium or device. Can be embodyed in The software may be distributed over networked computer systems and stored or executed in a distributed manner. Software and data may be stored on one or more computer-readable recording media.

실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다.　 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다.　 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.　 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.　 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.　 The method according to the embodiment may be implemented in the form of program instructions that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, and the like alone or in combination. The program instructions recorded on the medium may be specially designed and configured for the embodiment, or may be known and usable to those skilled in computer software. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic media such as floptical disks. -A hardware device specially configured to store and execute program instructions such as magneto-optical media, and ROM, RAM, flash memory, and the like. Examples of program instructions include not only machine language codes such as those produced by a compiler but also high-level language codes that can be executed by a computer using an interpreter or the like.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described by the limited embodiments and drawings, various modifications and variations are possible from the above description by those of ordinary skill in the art. For example, the described techniques are performed in a different order from the described method, and/or components such as a system, structure, device, circuit, etc. described are combined or combined in a form different from the described method, or other components Alternatively, even if substituted or substituted by an equivalent, an appropriate result can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and claims and equivalents fall within the scope of the claims to be described later.

Claims (8)

샘플링 포인트의 크기 및 위상을 조정하는 DTC 및 DAC;
DTC 및 DAC에 의해 조정된 문턱 값을 이용하여 입력 데이터를 샘플링하고, 샘플링 클럭의 엣지에서 문턱 값과 입력 데이터를 비교하여 "0" 또는 "1"을 출력하는 샘플러;
출력된 "0" 또는 "1"을 카운팅하고 카운터 정보를 누적하는 카운터; 및
눈열림을 모니터링하고, 아이-다이어그램의 모양을 추정하기 위해 누적된 카운터 정보를 저장하는 FPGA
를 포함하고,
샘플러는,
DTC 및 DAC에 의해 조정된 샘플링 포인트에서 스위치를 사용하여 입력 데이터를 캡처하고, 매 샘플링 포인트의 위상에서 포인트 크기와 입력 데이터의 값을 비교하여 "0" 또는 "1"을 출력하여 래치를 통해 저장하고,
각 샘플링 포인트에서 데이터를 샘플링하고 카운터로 축적하여, "0"과 "1"의 데이터 전이 확률이 같은 경우의 눈-열림 영역의 "0"과 "1"의 비율에 따른 카운터 출력 및 눈-닫힌 영역의 "0"과 "1"의 비율에 따른 카운터 출력을 이용하여 눈-열림을 모니터링하며,
추정된 아이-다이어그램을 통해 등화계수 조정, 샘플링 포인트 계산 및 카운터 비트에 비례한 BER을 계산하는
눈-열림 모니터링 시스템. DTC and DAC to adjust the size and phase of the sampling point;
A sampler that samples input data using a threshold value adjusted by the DTC and DAC, compares the threshold value with the input data at the edge of the sampling clock, and outputs “0” or “1”;
A counter for counting the output "0" or "1" and accumulating counter information; And
FPGA that monitors eye opening and stores accumulated counter information to estimate the shape of the eye-diagram
Including,
The sampler,
At sampling points adjusted by DTC and DAC, use a switch to capture input data, compare the point size with the value of the input data at the phase of each sampling point, output "0" or "1" and store through the latch and,
By sampling data at each sampling point and accumulating it as a counter, counter output and eye-closed output according to the ratio of "0" and "1" in the eye-open area when the data transition probability of "0" and "1" is the same. Eye-opening is monitored using the counter output according to the ratio of "0" and "1" of the area,
Adjusting the equalization coefficient, calculating the sampling point and calculating the BER proportional to the counter bit through the estimated eye-diagram.
Eye-open monitoring system. 삭제delete 제1항에 있어서,
DTC는,
복수의 위상을 가지는 클럭을 이용하여 비트 디지털리 제어되는 위상 로테이터이고, DTC는 복수의 위상 중 두 개를 선택하여 비트 디지털 신호로 위상을 나누고, 샘플링 클럭의 위상은 비트로 제어되며, 위상 선택간 스위칭에서 발생되는 오프셋을 줄이기 위해 기준 전류원이 사용되는
눈-열림 모니터링 시스템. The method of claim 1,
DTC,
It is a phase rotator that is bit digitally controlled using a clock having a plurality of phases, and the DTC selects two of the plurality of phases and divides the phase into a bit digital signal, the phase of the sampling clock is controlled by bits, and switching between phase selections A reference current source is used to reduce the offset generated in
Eye-open monitoring system. 제1항에 있어서,
DAC는,
전류-모드 비트 디지털리 제어되는 전압 컨버터이고, 디지털 신호를 통해 기준 전류량이 결정되고 샘플링 포인트의 크기가 결정되는
눈-열림 모니터링 시스템. The method of claim 1,
DAC,
Current-mode bit is a voltage converter that is digitally controlled, and the reference current amount is determined through a digital signal and the size of the sampling point is determined.
Eye-open monitoring system. DTC 및 DAC를 통해 샘플링 포인트의 크기 및 위상을 조정하는 단계;
DTC 및 DAC에 의해 조정된 문턱 값을 이용하여 샘플러를 통해 입력 데이터를 샘플링하고, 샘플링 클럭의 엣지에서 문턱 값과 입력 데이터를 비교하여 "0" 또는 "1"을 출력하는 단계;
카운터를 통해 출력된 "0" 또는 "1"을 카운팅하고 카운터 정보를 누적하는 단계; 및
누적된 카운터 정보를 FPGA에 저장하여 눈열림을 모니터링하고, 아이-다이어그램의 모양을 추정하는 단계
를 포함하고,
DTC 및 DAC에 의해 조정된 문턱 값을 이용하여 샘플러를 통해 입력 데이터를 샘플링하고, 샘플링 클럭의 엣지에서 문턱 값과 입력 데이터를 비교하여 "0" 또는 "1"을 출력하는 단계는,
DTC 및 DAC에 의해 조정된 샘플링 포인트에서 스위치를 사용하여 입력 데이터를 캡처하고, 매 샘플링 포인트의 위상에서 포인트 크기와 입력 데이터의 값을 비교하여 "0" 또는 "1"을 출력하여 래치를 통해 저장하고,
각 샘플링 포인트에서 데이터를 샘플링하고 카운터로 축적하여, "0"과 "1"의 데이터 전이 확률이 같은 경우의 눈-열림 영역의 "0"과 "1"의 비율에 따른 카운터 출력 및 눈-닫힌 영역의 "0"과 "1"의 비율에 따른 카운터 출력을 이용하여 눈-열림을 모니터링하며,
추정된 아이-다이어그램을 통해 등화계수 조정, 샘플링 포인트 계산 및 카운터 비트에 비례한 BER을 계산하는
눈-열림 모니터링 방법. Adjusting the size and phase of the sampling point through DTC and DAC;
Sampling input data through a sampler using a threshold value adjusted by the DTC and DAC, comparing the threshold value with the input data at an edge of the sampling clock, and outputting “0” or “1”;
Counting "0" or "1" output through the counter and accumulating counter information; And
Saving the accumulated counter information in the FPGA to monitor eye opening and estimating the shape of the eye-diagram
Including,
Sampling input data through a sampler using a threshold value adjusted by DTC and DAC, comparing the threshold value and input data at the edge of the sampling clock, and outputting “0” or “1”,
At sampling points adjusted by DTC and DAC, use a switch to capture input data, compare the point size with the value of the input data at the phase of each sampling point, output "0" or "1" and store through the latch and,
By sampling data at each sampling point and accumulating it as a counter, counter output and eye-closed output according to the ratio of "0" and "1" in the eye-open area when the data transition probability of "0" and "1" is the same. Eye-opening is monitored using the counter output according to the ratio of "0" and "1" of the area,
Adjusting the equalization coefficient, calculating the sampling point and calculating the BER proportional to the counter bit through the estimated eye-diagram.
Eye-opening monitoring method. 삭제delete 제5항에 있어서,
DTC 및 DAC를 통해 샘플링 포인트의 크기 및 위상을 조정하는 단계는,
DTC는 복수의 위상 중 두 개를 선택하여 비트 디지털 신호로 위상을 나누고, 샘플링 클럭의 위상은 비트로 제어되며, 위상 선택간 스위칭에서 발생되는 오프셋을 줄이기 위해 기준 전류원이 사용되는
눈-열림 모니터링 방법. The method of claim 5,
Adjusting the size and phase of the sampling point through DTC and DAC,
DTC selects two of the multiple phases and divides the phase into a bit digital signal, the phase of the sampling clock is controlled by bits, and a reference current source is used to reduce the offset generated by switching between phase selections.
Eye-opening monitoring method. 제5항에 있어서,
DTC 및 DAC를 통해 샘플링 포인트의 크기 및 위상을 조정하는 단계는,
디지털 신호를 통해 기준 전류량이 결정되고 샘플링 포인트의 크기가 결정되는
눈-열림 모니터링 방법.The method of claim 5,
Adjusting the size and phase of the sampling point through DTC and DAC,
The reference current amount is determined through the digital signal and the size of the sampling point is determined.
Eye-opening monitoring method.
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* Cited by examiner, † Cited by third party
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CN114765463A (en) * 2020-12-30 2022-07-19 晶晨半导体(上海)股份有限公司 Receiver and data transmission system

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