KR102177587B1 - 유기전계 발광소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은, 화소영역과 상기 화소영역 내에 소자영역과 발광영역이 정의된 제 1 기판 상의 상기 소자영역에 형성되며 각각 폴리실리콘의 제 1 영역과, 이의 양측으로 불순물 폴리실리콘의 제 2 영역으로 구성된 제 1 및 제 2 반도체층과; 상기 제 1 및 제 2 반도체층 위로 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 제 1 및 제 2 반도체층의 각 제 1 영역에 대응하여 각각 형성된 제 1 및 제 2 게이트 전극과; 상기 제 1 및 제 2 게이트 전극 위로 형성되며 상기 제 1 게이트 전극을 노출시키는 게이트 콘택홀이 구비되며, 상기 게이트 절연막과 더불어 패터닝됨으로써 상기 제 1 및 제 2 반도체층의 각 제 2 영역을 노출시키는 반도체층 콘택홀이 구비된 층간절연막과; 상기 층간절연막 위로 상기 제 1 및 제 2 반도체층에 각각 대응하여 상기 반도체층 콘택홀을 통해 상기 제 2 영역과 각각 접촉하며 서로 이격하며 형성된 제 1 소스 및 드레인 전극과 제 2 소스 및 드레인 전극과; 상기 층간절연막 위로 상기 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하며 형성된 제 1 보조패턴과; 상기 제 1 보조패턴 위로 상기 제 1 기판 전면에 형성되며 상기 제 1 보조패턴을 노출시키는 제 1 보조콘택홀과 상기 제 2 드레인 전극을 노출시키는 제 1 콘택홀을 구비한 제 1 보호층과; 상기 제 1 보호층 위로 형성되며 상기 제 1 보조콘택홀을 통해 상기 제 1 보조패턴과 접촉하는 제 1 매개패턴 및 상기 제 1 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하는 제 2 보조패턴과; 상기 제 2 보조패턴 위로 상기 제 1 기판 전면에 형성되며 상기 제 2 보조패턴을 노출시키는 제 2 콘택홀과 상기 제 2 매개패턴을 노출시키는 제 3 콘택홀을 구비한 제 2 보호층과; 상기 제 2 보호층 위로 형성되며 상기 제 3 콘택홀을 통해 상기 제 1 매개패턴 접촉하며 상기 제 2 보조패턴과 중첩하는 제 3 보조패턴과, 상기 제 2 콘택홀을 통해 상기 제 2 보조패턴과 접촉하는 제 4 보조패턴과; 상기 제 2 및 제 4 보조패턴 위로 형성되며 상기 제 4 보조패턴을 노출시키는 드레인 콘택홀이 구비된 평탄화층과; 상기 화소영역 내의 상기 발광영역에 상기 평탄화층 위로 상기 제 4 보조패턴과 상기 드레인 콘택홀을 통해 접촉하며 형성된 제 1 전극을 포함하는 유기전계 발광소자 및 이의 제조 방법을 제공한다.
Description
본 발명은 유기전계 발광소자(Organic Electro luminescent Device)에 관한 것으로, 특히 하나의 화소영역 내에서 스토리지 커패시터의 용량을 향상시키면서도 개구율을 향상시키며, 나아가 고해상도를 구현할 수 있는 유기전계 발광소자 및 이의 제조 방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 이에 부응하여 여러 가지 다양한 평판표시장치가 개발되어 각광받고 있다.
이 같은 평판표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device : LCD), 플라즈마표시장치(Plasma Display Panel device : PDP), 전계방출표시장치(Field Emission Display device : FED), 전기발광표시장치(Electroluminescence Display device : ELD) 등을 들 수 있는데, 이들 평판표시장치는 박형화, 경량화, 저소비전력화의 우수한 성능을 보여 기존의 브라운관(Cathode Ray Tube : CRT)을 빠르게 대체하고 있다.
이러한 평판표시장치 중 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 갖는다.
또한, 상기 유기전계 발광소자는 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형의 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하다.
따라서, 전술한 바와 같은 장점을 갖는 유기전계 발광소자는 최근에는 TV, 모니터, 핸드폰 등 다양한 IT 기기에 이용되고 있다.
이러한 특성을 갖는 유기전계 발광소자는 크게 패시브 매트릭스 타입과 액티브 매트릭스 타입으로 나뉘는데, 패시브 매트릭스 방식에서는 주사선(scan line)과 신호선(signal line)이 교차하면서 매트릭스 형태로 소자를 구성하므로, 각각의 픽셀을 구동하기 위하여 주사선을 시간에 따라 순차적으로 구동하므로, 요구되는 평균 휘도를 나타내기 위해서는 평균 휘도에 라인수를 곱한 것 만큼의 순간 휘도를 내야만 한다.
그러나 액티브 매트릭스 방식에서는, 픽셀(pixel)을 온/오프(on/off)하는 스위칭 소자인 박막트랜지스터(Thin Film Transistor)가 화소영역별로 위치하고, 이 박막트랜지스터와 연결된 제 1 전극은 화소영역 단위로 온(on)/오프(off)되고, 이 제 1 전극과 대향하는 제 2 전극은 공통전극이 된다.
그리고 상기 액티브 매트릭스 방식에서는 화소영역에 인가된 전압이 스토리지 커패시터에 충전되어 있어, 그 다음 프레임(frame) 신호가 인가될 때까지 전원을 인가해 주도록 함으로써, 주사선 수에 관계없이 한 화면동안 계속해서 구동한다.
따라서, 낮은 전류를 인가하더라도 동일한 휘도를 나타내므로 저소비전력, 고정세, 대형화가 가능한 장점을 가지므로 최근에는 액티브 매트릭스 타입의 유기전계 발광소자가 주로 이용되고 있다.
도 1은 종래의 유기전계 발광소자의 구동 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도이다.
도시한 바와 같이, 제 1 기판(10) 상에는 순수 폴리실리콘의 제 1 영역(13a)과 불순물이 도핑된 제 2 영역(13b)으로 구성된 반도체층(13), 게이트 절연막(16), 게이트 전극(20), 상기 제 2 영역(13b)을 각각 노출시키는 반도체층 콘택홀(25)을 갖는 층간절연막(23), 소스 및 드레인 전극(33, 36)이 순차적으로 적층 형성되어 구동 박막트랜지스터(DTr)를 구성하고 있으며, 상기 소스 및 드레인 전극(33, 36)은 각각 전원배선(미도시) 및 유기전계 발광 다이오드(E)와 연결되어 있다.
상기 유기전계 발광 다이오드(E)는 유기 발광층(55)이 개재된 상태로 서로 대향된 제 1 전극(47) 및 제 2 전극(63)으로 구성된다. 이때 상기 제 1 전극(47)은 각 화소영역(P)별로 구동 박막트랜지스터(DTr)의 일전극과 접촉하며 형성되고 있으며, 상기 제 2 전극(63)은 상기 유기 발광층(60) 위로 전면에 형성되고 있다.
한편, 화소영역(P)에는 다음 화상신호가 입력되기까지 입력받는 화상신호를 유지시키기 위한 스토리지 커패시터(StgC)가 형성되어 있다.
상기 스토리지 커패시터(StgC)의 구조를 살펴보면, 상기 반도체층(13)이 형성된 동일한 층에 도핑된 폴리실리콘으로 이루어진 제 1 스토리지 전극(15)이 형성되어 있으며, 그 상부로 유전체층의 역할을 하는 게이트 절연막(16)이 형성되어 있으며, 상기 게이트 절연막(16) 상부로 상기 게이트 전극(21)을 이루는 동일한 물질로써 제 2 스토리지 전극(18)이 형성됨으로써 제 1 스토리지 커패시터(StgC1)를 이루고 있다.
또한, 상기 제 2 스토리지 전극(18) 상부에는 상기 층간절연막(23)이 형성되어 있으며, 상기 층간절연막(23) 상부에는 전원배선(미도시)이 형성됨으로써 이의 일부가 제 3 스토리지 전극(38)을 이루고 있다. 이때 상기 제 2 스토리지 전극(18)과 상기 층간절연막(23)과 상기 제 3 스토리지 전극(38)은 제 2 스토리지 커패시터(StgC2)를 이루고 있다.
따라서 전술한 구성을 갖는 종래의 유기전계 발광소자(1)는 제 1 스토리지 커패시터(StgC1)와 제 2 스토리지 커패시터(StgC2)가 병렬 연결됨으로써 이들 두 스토리지 커패시터(StgC1, StgC2)를 합한 스토리지 용량을 획득하게 된다.
한편, 최근에는 표시장치의 고해상도화가 급격히 진행되고 있다.
표시장치에 있어서 해상도라 함은 단위 면적당 표시되는 화소수(PPI:pixel per inch)로 정의되며, 고해상도의 표시장치라 함은 통상 300PPI(pixel per inch) 이상인 표시장치를 의미하고 있으며, 최근에는 500PPI 이상의 초고해상도를 갖는 표시장치 또한 요구되고 있다.
한편, 표시장치의 고해상도를 실현시키기 위해서는 화상을 표시하는 표시영역의 단위면적당 화소영역의 수를 늘려야 하며, 이는 곧 하나의 화소영역의 크기가 작아짐을 의미한다.
하나의 화소영역의 크기가 작아지는 경우, 자연적으로 이를 구성하는 구성요소의 크기가 작아짐으로써 스토리지 커패시터의 면적이 작아지게 되며, 이는 곧 스토리지 용량의 저하를 의미하게 된다.
또한, 각 화소영역이 작아지면 화상을 표시하는 유기전계 발광층의 크기가 작아짐으로써 이를 다음 프레임까지 유지시키기 위한 스토리지 용량도 조금은 작아지게 되지만, 완전히 비례하는 것이 아니다.
즉, 실제 화소영역이 작아지는 것보다는 스토리지 커패시터의 면적 저감에 따른 스토리지 용량이 줄어드는 더 크게 됨으로써 하나의 화소영역에 있어 상기 스토리지 커패시터 형성을 위한 영역을 더욱 증가시켜야 하는 문제가 발생하고 있다.
하나의 화소영역 전체 면적대비 화상을 구현할 수 있는 영역의 비를 개구율이라 하는데, 종래의 유기전계 발광소자는 각 화소영역 내에서 상기 스토리지 커패시터의 면적을 증가시킬 경우 각 화소영역 내에서 스토리지 커패시터의 면적이 차지하는 면적이 상대적으로 증가하게 되므로 개구율이 저감되는 문제가 발생한다.
본 발명은 이러한 문제를 해결하기 위해 안출된 것으로, 스토리지 커패시터의 면적 증가 없이 스토리지 커패시터 용량을 향상시키면서도 개구율도 향상시킬 수 있는 유기전계 발광소자 및 이의 제조 방법을 제공하는 것을 그 목적으로 한다.
전술한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 유기전계 발광소자는, 화소영역과 상기 화소영역 내에 소자영역과 발광영역이 정의된 제 1 기판 상의 상기 소자영역에 형성되며 각각 폴리실리콘의 제 1 영역과, 이의 양측으로 불순물 폴리실리콘의 제 2 영역으로 구성된 제 1 및 제 2 반도체층과; 상기 제 1 및 제 2 반도체층 위로 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 제 1 및 제 2 반도체층의 각 제 1 영역에 대응하여 각각 형성된 제 1 및 제 2 게이트 전극과; 상기 제 1 및 제 2 게이트 전극 위로 형성되며 상기 제 1 게이트 전극을 노출시키는 게이트 콘택홀이 구비되며, 상기 게이트 절연막과 더불어 패터닝됨으로써 상기 제 1 및 제 2 반도체층의 각 제 2 영역을 노출시키는 반도체층 콘택홀이 구비된 층간절연막과; 상기 층간절연막 위로 상기 제 1 및 제 2 반도체층에 각각 대응하여 상기 반도체층 콘택홀을 통해 상기 제 2 영역과 각각 접촉하며 서로 이격하며 형성된 제 1 소스 및 드레인 전극과 제 2 소스 및 드레인 전극과; 상기 층간절연막 위로 상기 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하며 형성된 제 1 보조패턴과; 상기 제 1 보조패턴 위로 상기 제 1 기판 전면에 형성되며 상기 제 1 보조패턴을 노출시키는 제 1 보조콘택홀과 상기 제 2 드레인 전극을 노출시키는 제 1 콘택홀을 구비한 제 1 보호층과; 상기 제 1 보호층 위로 형성되며 상기 제 1 보조콘택홀을 통해 상기 제 1 보조패턴과 접촉하는 제 1 매개패턴 및 상기 제 1 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하는 제 2 보조패턴과; 상기 제 2 보조패턴 위로 상기 제 1 기판 전면에 형성되며 상기 제 2 보조패턴을 노출시키는 제 2 콘택홀과 상기 제 2 매개패턴을 노출시키는 제 3 콘택홀을 구비한 제 2 보호층과; 상기 제 2 보호층 위로 형성되며 상기 제 3 콘택홀을 통해 상기 제 1 매개패턴 접촉하며 상기 제 2 보조패턴과 중첩하는 제 3 보조패턴과, 상기 제 2 콘택홀을 통해 상기 제 2 보조패턴과 접촉하는 제 4 보조패턴과; 상기 제 2 및 제 4 보조패턴 위로 형성되며 상기 제 4 보조패턴을 노출시키는 드레인 콘택홀이 구비된 평탄화층과; 상기 화소영역 내의 상기 발광영역에 상기 평탄화층 위로 상기 제 4 보조패턴과 상기 드레인 콘택홀을 통해 접촉하며 형성된 제 1 전극을 포함한다.
이때, 상기 제 1 전극의 가장자리와 중첩하며 상기 화소영역의 경계에 형성된 뱅크와; 상기 뱅크 둘러싸인 영역에 대응하여 상기 제 1 전극 위로 형성된 유기 발광층과; 상기 유기 발광층 위로 형성된 제 2 전극을 더 포함한다.
그리고 상기 소자영역에 적층된 상기 제 1 반도체층과 게이트 절연막과 제 1 게이트 전극과 층간절연막과 제 1 소스 및 드레인 전극은 제 1 박막트랜지스터를 이루며, 상기 소자영역에 적층된 상기 제 2 반도체층과 게이트 절연막과 제 2 게이트 전극과 층간절연막과 제 2 소스 및 드레인 전극은 제 2 박막트랜지스터를 이루고, 서로 중첩하는 상기 제 2 보조패턴과 제 2 보호층 및 제 3 보조패턴은 제 1 스토리지 커패시터를 이루며, 서로 중첩하는 상기 제 1 보조패턴과 제 1 보호층과 제 2 보조패턴은 제 2 스토리지 커패시터를 이루며, 상기 제 1 및 제 2 스토리지 커패시터와 상기 제 1 박막트랜지스터는 중첩하며 형성된 것이 특징이다.
또한, 상기 제 1 및 제 2 반도체층은 각각 상기 제 1 영역과 제 2 영역 사이에 상기 제 2 영역보다 저농도의 불순물이 도핑된 제 3 영역이 더욱 구비된 것이 특징이다.
본 발명의 일 실시예에 따른 유기전계 발광소자의 제조 방법은, 화소영역과 상기 화소영역 내에 소자영역과 발광영역이 정의된 제 1 기판 상의 상기 소자영역에 각각 폴리실리콘의 제 1 및 제 2 반도체층을 형성하는 단계와; 상기 제 1 및 제 2 반도체층 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 제 1 및 제 2 반도체층의 각 제 1 영역에 대응하여 각각 제 1 및 제 2 게이트 전극을 형성하는 단계와; 불순물의 도핑을 진행하여 상기 제 1 및 제 2 반도체층에 대해 상기 제 1 및 제 2 게이트 전극에 대응하여 제 1 영역과, 상기 제 1 영역의 양측으로 불순물이 도핑된 제 2 영역을 형성하는 단계와; 상기 제 1 및 제 2 게이트 전극 위로 형성되며 상기 제 1 게이트 전극을 노출시키는 게이트 콘택홀이 구비되며, 상기 게이트 절연막과 더불어 패터닝됨으로써 상기 제 1 및 제 2 반도체층의 각 제 2 영역을 노출시키는 반도체층 콘택홀이 구비된 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 제 1 및 제 2 반도체층에 각각 대응하여 상기 반도체층 콘택홀을 통해 상기 제 2 영역과 각각 접촉하며 서로 이격하며 형성된 제 1 소스 및 드레인 전극과 제 2 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하는 제 1 보조패턴을 형성하며, 연속하여 상기 제 1 보조패턴 위로 상기 제 1 기판 전면에 상기 제 1 보조패턴을 노출시키는 제 1 보조콘택홀과 상기 제 2 드레인 전극을 노출시키는 제 1 콘택홀을 구비한 제 1 보호층을 형성하는 단계와; 상기 제 1 보호층 위로 상기 제 1 보조콘택홀을 통해 상기 제 1 보조패턴과 접촉하는 제 1 매개패턴 및 상기 제 1 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하는 제 2 보조패턴을 형성하며, 연속하여 상기 제 2 보조패턴 및 제 1 매개패턴 위로 상기 제 2 보조패턴을 노출시키는 제 2 콘택홀과 상기 제 2 매개패턴을 노출시키는 제 3 콘택홀을 구비한 제 2 보호층을 형성하는 단계와; 상기 제 2 보호층 위로 상기 제 3 콘택홀을 통해 상기 제 1 매개패턴 접촉하며 상기 제 2 보조패턴과 중첩하는 제 3 보조패턴과, 상기 제 2 콘택홀을 통해 상기 제 2 보조패턴과 접촉하는 제 4 보조패턴을 형성하는 단계와; 상기 제 2 및 제 4 보조패턴 위로 상기 제 4 보조패턴을 노출시키는 드레인 콘택홀이 구비된 평탄화층을 형성하는 단계와; 상기 화소영역 내의 상기 발광영역에 상기 평탄화층 위로 상기 제 4 보조패턴과 상기 드레인 콘택홀을 통해 접촉하는 제 1 전극을 형성하는 단계를 포함한다.
이때, 상기 제 1 전극의 가장자리와 중첩하며 상기 화소영역의 경계에 뱅크를 형성하는 단계와; 상기 뱅크 둘러싸인 영역에 대응하여 상기 제 1 전극 위로 유기 발광층을 형성하는 단계와; 상기 유기 발광층 위로 제 2 전극을 형성하는 단계를 더 포함한다.
그리고 상기 층간절연막 위로 상기 제 1 및 제 2 반도체층에 각각 대응하여 상기 반도체층 콘택홀을 통해 상기 제 2 영역과 각각 접촉하며 서로 이격하며 형성된 제 1 소스 및 드레인 전극과 제 2 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하는 제 1 보조패턴을 형성하며, 연속하여 상기 제 1 보조패턴 위로 상기 제 1 기판 전면에 상기 제 1 보조패턴을 노출시키는 제 1 보조콘택홀과 상기 제 2 드레인 전극을 노출시키는 제 1 콘택홀을 구비한 제 1 보호층을 형성하는 단계는, 상기 층간절연막 위로 제 1 금속층을 형성하는 단계와; 상기 제 1 금속층 위로 제 1 두께의 제 1 포토레지스트 패턴과 상기 제 1 두께보다 두꺼운 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외측으로 노출된 상기 제 1 금속층을 제거함으로서 상기 제 1 소스 및 드레인 전극과 제 2 소스 및 드레인 전극과 제 1 보조패턴을 형성하는 단계와; 애싱을 진행하여 상기 제 1 포토레지스트 패턴을 제거함으로서 상기 제 2 포토레지스트 패턴만을 남기는 단계와; 상기 제 2 포토레지스트 패턴 위로 상기 제 1 기판 전면에 질화실리콘(SiNx)을 증착하여 상기 제 1 보호층을 형성하는 단계와; 스트립을 진행하여 상기 제 2 포토레지스트 패턴과 이의 상부에 형성된 상기 제 1 보호층을 동시에 제거함으로서 상기 제 1 보조콘택홀 및 제 1 콘택홀을 형성하는 단계를 포함한다.
이때, 상기 제 1 보호층은 스텝커버리지 특성을 약화시키도록 상기 게이트 절연막을 형성하는 속도대비 빠른 속도의 화학기상증착 또는 이방성의 증착 특성을 갖는 스퍼터링을 통해 형성됨으로서 상기 제 2 포토레지스트 패턴의 측면에 대해서는 형성되지 않거나 또는 타 영역대비 얇은 두께로 형성되도록 하는 것이 특징이며, 상기 제 2 포토레지스트 패턴의 측면에 상기 제 1 보호층이 타 영역대비 얇은 두께로 형성되는 경우, 등방성의 건식식각을 진행함으로서 상기 제 2 포토레지스트 측면에 형성된 상기 제 1 보호층을 제거하는 단계를 더 포함할 수 있다.
또한. 상기 제 1 보호층 위로 상기 제 1 보조콘택홀을 통해 상기 제 1 보조패턴과 접촉하는 제 1 매개패턴 및 상기 제 1 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하는 제 2 보조패턴을 형성하며, 연속하여 상기 제 2 보조패턴 및 제 1 매개패턴 위로 상기 제 2 보조패턴을 노출시키는 제 2 콘택홀과 상기 제 2 매개패턴을 노출시키는 제 3 콘택홀을 구비한 제 2 보호층을 형성하는 단계는, 상기 제 1 보호층 위로 제 2 금속층을 형성하는 단계와; 상기 제 2 금속층 위로 제 3 두께의 제 3 포토레지스트 패턴과 상기 제 3 두께보다 두꺼운 제 4 포토레지스트 패턴을 형성하는 단계와; 상기 제 3 및 제 4 포토레지스트 패턴 외측으로 노출된 상기 제 2 금속층을 제거함으로서 상기 제 1 매개패턴 및 제 2 보조패턴을 형성하는 단계와; 애싱을 진행하여 상기 제 3 포토레지스트 패턴을 제거함으로서 상기 제 4 포토레지스트 패턴만을 남기는 단계와; 상기 제 4 포토레지스트 패턴 위로 상기 제 1 기판 전면에 질화실리콘(SiNx)을 증착하여 상기 제 2 보호층을 형성하는 단계와; 스트립을 진행하여 상기 제 4 포토레지스트 패턴과 이의 상부에 형성된 상기 제 2 보호층을 동시에 제거함으로서 상기 제 2 콘택홀 및 제 3 콘택홀을 형성하는 단계를 포함한다.
이때, 상기 제 2 보호층은 스텝커버리지 특성을 약화시키도록 상기 게이트 절연막을 형성하는 속도대비 빠른 속도의 화학기상증착 또는 이방성의 증착 특성을 갖는 스퍼터링을 통해 형성됨으로서 상기 제 4 포토레지스트 패턴의 측면에 대해서는 형성되지 않거나 또는 타 영역대비 얇은 두께로 형성되도록 하는 것이 특징이다.
그리고 상기 제 4 포토레지스트 패턴의 측면에 상기 제 2 보호층이 타 영역대비 얇은 두께로 형성되는 경우, 등방성의 건식식각을 진행함으로서 상기 제 4 포토레지스트 측면에 형성된 상기 제 2 보호층을 제거하는 단계를 더 포함할 수 있다.
또한, 불순물의 도핑을 진행하여 상기 제 1 및 제 2 반도체층에 대해 상기 제 1 및 제 2 게이트 전극에 대응하여 제 1 영역과, 상기 제 1 영역의 양측으로 불순물이 도핑된 제 2 영역을 형성하는 단계 이후에는 상기 제 1 및 제 2 게이트 전극의 폭을 줄이는 단계와; 상기 제 1 및 제 2 게이트 전극의 폭이 줄어듦으로 해서 이의 외측으로 노출된 상기 제 1 영역에 대해 상기 제 2 영역 대비 낮은 저농도의 불순물 도핑을 실시함으로서 상기 제 1 및 제 2 반도체층에 제 3 영역을 형성하는 단계를 더 포함한다.
본 발명에 따른 유기전계 발광소자는, 제 1 및 제 2 스토리지 커패시터가 모두 제 1 박막트랜지스터(또는(및) 제 2 박막트랜지스터와 중첩하여 형성됨으로서 각 소자영역에는 상기 제 1 및 제 2 박막트랜지스터와 이격하여 형성되는 별도의 스토리지 커패시터 형성을 위한 영역이 필요로 되지 않으므로, 각 화소영역 내에서 소자영역의 면적을 저감시키며, 이렇게 저감된 소자영역을 발광영역으로 활용하게 됨으로서 개구율을 향상시키는 효과가 있다.
나아가 상기 소자영역이 구비되는 상기 제 1 및 제 2 스토리지 커패시터는 소자영역 중 거의 전면을 활용하여 형성할 수 있으므로 스토리지 커패시터 용량을 충분히 확보할 수 있으므로 유기전계 발광소자가 고해상도를 구현하더라도 스토리지 커패시터 용량이 작음에 기인하는 표시품질 저하 등의 문제는 원천적으로 억제하는 효과를 갖는다.
도 1은 종래의 유기전계 발광소자의 구동 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 2는 일반적인 액티브 매트릭스형 유기전계 발광소자의 한 화소에 대한 회로도.
도 3은 본 발명의 제 1 실시예에 따른 유기전계 발광소자의 일부를 도시한 것으로써 구동 박막트랜지스터와 스토리지 커패시터 및 유기전계발광 다이오드를 포함하는 하나의 화소영역에 대한 단면도.
도 4는 본 발명의 제 2 실시예에 따른 유기전계 발광소자의 일부를 도시한 것으로써 구동 박막트랜지스터와 스토리지 커패시터 및 유기전계발광 다이오드를 포함하는 하나의 화소영역에 대한 단면도.
도 5a 내지 도 5x는 본 발명의 제 2 실시예에 따른 유기전계 발광소자의 구동영역과 스토리지 영역을 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 2는 일반적인 액티브 매트릭스형 유기전계 발광소자의 한 화소에 대한 회로도.
도 3은 본 발명의 제 1 실시예에 따른 유기전계 발광소자의 일부를 도시한 것으로써 구동 박막트랜지스터와 스토리지 커패시터 및 유기전계발광 다이오드를 포함하는 하나의 화소영역에 대한 단면도.
도 4는 본 발명의 제 2 실시예에 따른 유기전계 발광소자의 일부를 도시한 것으로써 구동 박막트랜지스터와 스토리지 커패시터 및 유기전계발광 다이오드를 포함하는 하나의 화소영역에 대한 단면도.
도 5a 내지 도 5x는 본 발명의 제 2 실시예에 따른 유기전계 발광소자의 구동영역과 스토리지 영역을 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
우선, 유기전계 발광소자의 기본적인 구조 및 동작특성에 대해서 도면을 참조하여 상세히 설명한다.
도 2는 일반적인 유기전계 발광소자의 하나의 화소영역에 대한 회로도이다.
도시한 바와 같이, 유기전계 발광소자는 각 화소영역(P)이 상기 게이트 배선과 데이터 배선 및 전원배선과, 스위칭(switching) 박막트랜지스터(STr) 및 구동(driving) 박막트랜지스터(DTr), 스토리지 커패시터(StgC) 그리고 유기전계 발광 다이오드(E)를 포함하여 구성되고 있다.
조금 더 상세히 유기전계 발광소자의 구성에 대해 설명하면, 제 1 방향으로 다수의 게이트 배선(GL)이 이격하며 형성되어 있고, 이러한 제 1 방향과 교차되는 제 2 방향으로 다수의 데이터 배선(DL)이 일정간격 이격하며 형성되어 있으며, 상기 각 데이터 배선(DL)과 이격하며 전원전압을 인가하기 위한 전원배선(PL)이 형성되어 있다.
이때, 상기 게이트 배선(GL)과 데이터 배선(DL)에 의해 포획되는 영역을 화소영역(P)이라 정의되고 있다.
한편, 각 화소영역(P) 내부에는 상기 데이터 배선(DL)과 게이트 배선(GL)이 교차하는 부분에는 스위칭 박막트랜지스터(STr)가 형성되어 있으며, 상기 스위칭 박막트랜지스터(STr)와 전기적으로 연결된 구동 박막트랜지스터(DTr)가 형성되어 있다.
이때, 상기 유기전계 발광 다이오드(E)의 일측 단자인 제 1 전극은 상기 구동 박막트랜지스터(DTr)의 드레인 전극과 연결되고, 타측 단자인 제 2 전극은 접지와 연결되고 있으며, 상기 구동 박막트랜지스터(DTr)의 소스 전극은 전원배선(PL)과 연결되어 있다. 이에 의해 상기 전원배선(PL)은 상기 구동 박막트랜지스터(DTr)를 통해 전원전압을 상기 유기전계발광 다이오드(E)로 전달하게 된다.
또한, 상기 구동 박막트랜지스터(DTr)의 게이트 전극과 소스 전극 사이에는 스토리지 커패시터(StgC)가 형성되고 있다.
따라서, 상기 게이트 배선(GL)을 통해 신호가 인가되면 상기 스위칭 박막트랜지스터(STr)가 온(on) 되고, 상기 데이터 배선(DL)의 신호가 구동 박막트랜지스터(DTr)의 게이트 전극에 전달되어 상기 구동 박막트랜지스터(DTr)가 온(on) 되므로 유기전계발광 다이오드(E)를 통해 빛이 출력된다.
이때, 상기 구동 박막트랜지스터(DTr)가 온(on) 상태가 되면, 상기 전원배선(PL)으로부터 유기전계발광 다이오드(E)에 흐르는 전류의 레벨이 정해지며 이로 인해 상기 유기전계발광 다이오드(E)는 그레이 스케일(gray scale)을 구현할 수 있게 된다.
또한, 상기 스토리지 커패시터(StgC)는 스위칭 박막트랜지스터(STr)가 오프(off) 되었을 때, 상기 구동 박막트랜지스터(DTr)의 게이트 전압을 일정하게 유지시키는 역할을 함으로써 상기 스위칭 박막트랜지스터(STr)가 오프(off) 상태가 되더라도 다음 프레임(frame)까지 상기 유기전계발광 다이오드(E)에 흐르는 전류의 레벨을 일정하게 유지할 수 있게 된다.
이후에는 이러한 구동에 의해 화상을 표시하는 본 발명의 제 1 실시예에 따른 유기전계 발광소자의 구성에 대해 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 유기전계 발광소자의 구동 박막트랜지스터와 스토리지 커패시터 및 유기전계발광 다이오드를 포함하는 하나의 화소영역에 대한 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내에서 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)와 스토리지 커패시터(StgC1, StgC2)가 형성되는 영역을 소자영역(DA) 그리고 유기전계 발광 다이오드(E)가 형성되는 영역을 발광영역(EA)이라 정의하며, 상기 소자영역(DA) 내에서 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)가 형성되는 영역을 각각 제 1 및 제 2 트랜지스터영역(TrA1, TrA2)이라 정의한다.
도시한 바와 같이, 본 발명에 따른 유기전계 발광소자(101)는 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)와 스토리지 커패시터(StgC1, StgC2) 및 유기전계 발광 다이오드(E)가 형성된 제 1 기판(110)과, 인캡슐레이션을 위한 제 2 기판(180)으로 구성되고 있다.
우선, 제 1 기판(110)의 구성에 대해 설명한다.
상기 제 1 기판(110)에는 각 소자영역(DA) 내의 각 제 1 및 제 2 트랜지스터영역(TrA1, TrA2)에 대응하여 각각 순수 폴리실리콘으로 이루어지며 그 중앙부는 채널이 형성되는 제 1 영역(113a, 115a) 그리고 상기 각 제 1 영역(113a, 115a) 양측면으로 폴리실리콘 내부에 고농도의 불순물이 도핑된 제 2 영역(113b, 115b)으로 구성된 제 1 및 제 2 반도체층(113, 115)이 형성되어 있다.
이때, 상기 제 1 및 제 2 반도체층(113, 115) 각각에는 상기 제 1 영역(113a, 115a)과 제 2 영역(113b, 115b) 사이의 소정폭에 대해서는 상기 제 2 영역(113b, 115b)의 도핑된 불순물의 농도대비 낮은 즉, 저농도의 불순물이 도핑된 제 3 영역(113c, 115c)이 더욱 구비될 수도 있다.
이러한 제 3 영역(113c, 115c)은 통상 LDD(lightly dopped drain) 영역이라 칭해지고 있다.
도면에 있어서는 상기 제 1 및 제 2 반도체층(113, 115)은 각각 제 1, 2, 3 영역((113a, 115a), (113b, 115b), (113c, 115c))으로 이루어진 것을 일례로 나타내었다.
한편, 상기 제 1 및 제 2 반도체층(113, 115)과 상기 제 1 기판(110) 사이에는 상기 제 1 기판(110) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 버퍼층(미도시)이 더욱 형성될 수도 있다.
이러한 버퍼층(미도시)은 폴리실리콘 재질의 상기 제 1 및 제 2 반도체층(113, 115) 형성을 위해 비정질 실리콘층의 결정화시 상기 제 1 기판(110) 내부로부터 나오는 알카리 이온의 방출에 의한 상기 제 1 및 제 2 반도체층(113, 115)의 특성 저하를 방지하기 위함이다.
다음, 상기 제 1 및 제 2 트랜지스터영역(TrA1, TrA2)에 각각 구비된 상기 제 1 및 제 2 반도체층(113, 115)을 덮으며 상기 제 1 기판(110) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는(및) 질화실리콘(SiNx)로 이루어진 게이트 절연막(116)이 형성되어 있다.
그리고 상기 게이트 절연막(116) 위로 상기 제 1 및 제 2 트랜지스터영역(TrA1, TrA2)에는 상기 각 제 1 및 제 2 반도체층(113, 115)에 대응하여 더욱 정확히는 상기 각 제 1 및 제 2 반도체층(113, 115) 중 제 1 영역(113a, 115a)에 대응하여 각각 제 1 및 제 2 게이트 전극(220a, 220b)이 형성되고 있다. 이때, 상기 제 1 및 제 2 게이트 전극(120a, 120b)은 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 어느 하나로 이루어진 단일층 구조를 이루거나, 또는 둘 이상의 물질로 이루어져 다중층 구조를 이루는 것이 특징이다.
도면에 있어서 상기 제 1 및 제 2 게이트 전극(120a, 120b)은 단일층 구조를 이루는 것을 일례로 나타내었다.
또한, 도면에 나타나지 않았지만, 상기 게이트 절연막(116) 위로 상기 제 1 및 제 2 게이트 전극(120a, 120b)을 이루는 동일한 물질로 이루어지며 각 화소영역(P)의 경계에 대응하여 일 방향으로 연장하며 게이트 배선(미도시)이 구비되고 있다.
상기 제 1 및 제 2 게이트 전극(120a, 120b)과 게이트 배선(미도시) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 층간절연막(123)이 상기 제 1 기판(110) 전면에 형성되고 있다.
이때, 상기 층간절연막(123)에는 상기 각 제 1 및 제 2 반도체층(113, 115)의 각 제 2 영역(113b, 115b)을 노출시키는 반도체층 콘택홀(125)이 구비되고 있으며, 나아가 상기 제 1 게이트 전극(120a)을 노출시키는 게이트 콘택홀(126)이 구비되고 있다.
다음, 상기 층간절연막(123) 위로 상기 반도체층 콘택홀(125)을 통해 상기 제 1 반도체층(113)의 제 2 영역(113b)과 각각 접촉하는 제 1 소스 전극(미도시) 및 드레인 전극(136a)과, 상기 제 2 반도체층(115)의 제 2 영역(115b)과 각각 접촉하는 제 2 소스 전극(133b) 및 드레인 전극(136b)이 형성되고 있다. 이때, 상기 제 1 드레인 전극(136a)과 상기 제 2 드레인 전극(136b)은 서로 연결된 상태를 이루고 있다.
또한, 상기 층간절연막(123) 위로 상기 게이트 콘택홀(126)을 통해 상기 제 1 게이트 전극(120a)과 접촉하는 제 1 보조패턴(138)이 구비되고 있다.
그리고 도면에 나타내지 않았지만 상기 층간절연막(123) 위로는 상기 각 화소영역(P)의 경계에 상기 게이트 배선(미도시)과 교차하는 방향으로 연장하며 데이터 배선(미도시)이 형성되고 있으며, 상기 데이터 배선(미도시)과 나란하게 전원배선(미도시)이 구비되고 있다. 이때, 상기 게이트 배선(미도시)과 데이터 배선(미도시)에 의해 포획되는 영역이 상기 화소영역(P)이 되고 있다.
상기 제 1 소스 및 드레인 전극(미도시, 136a)과 제 2 소스 및 드레인 전극(133b, 136b)과 데이터 배선(미도시)과 전원배선(미도시) 및 제 1 보조패턴(138)은 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 어느 하나로 이루어진 단일층 구조를 이루거나, 또는 둘 이상의 물질로 이루어져 다중층 구조를 이루는 것이 특징이다.
도면에 있어서 제 1 소스 및 드레인 전극(미도시, 136a)과 제 2 소스 및 드레인 전극(133b, 136b)과 데이터 배선(미도시)과 전원배선(미도시) 및 제 1 보조패턴(138)은 단일층 구조를 이루는 것을 일례로 나타내었다.
한편, 상기 제 1 트랜지스터영역(TrA1)에 순차 적층된 상기 제 1 반도체층(113)과 게이트 절연막(116)과 제 1 게이트 전극(120a)과 층간절연막(123)과 서로 이격하는 제 1 소스 및 드레인 전극(미도시, 136a)은 제 1 박막트랜지스터(Tr1)를 이루며, 상기 제 2 트랜지스터영역(TrA2)에 순차 적층된 상기 제 2 반도체층(115)과 게이트 절연막(116)과 제 2 게이트 전극(120b)과 층간절연막(123)과 서로 이격하는 제 2 소스 및 드레인 전극(133b, 136b)은 제 2 박막트랜지스터(Tr2)를 이룬다.
다음, 상기 제 1 소스 및 드레인 전극(미도시, 136a)과 제 2 소스 및 드레인 전극(133b, 136b)과 데이터 배선(미도시)과 전원배선(미도시) 및 제 1 보조패턴(138) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 제 1 보호층(140)이 상기 제 1 기판(110) 전면에 형성되고 있다.
이때, 상기 제 1 보호층(140)에는 상기 제 1 드레인 전극(136a)(또는 제 2 드레인 전극(136b))을 노출시키는 제 1 콘택홀(ch1)이 구비되고 있는 것이 특징이다.
다음, 상기 제 1 보호층(140) 위로 상기 소자영역(DA)에는 저저항 특성을 갖는 금속물질로 이루어진 제 2 보조패턴(146)이 형성되고 있다.
도면에 있어서 상기 제 2 보조패턴(146)은 상기 소자영역(DA) 내에서 상기 제 1 트랜지스터영역(TrA1)에 구비되고 있는 것을 일례로 나타내었지만, 상기 제 2 보조패턴(146)은 상기 제 2 트랜지스터영역(TrA2)에 구비될 수도 있으며, 나아가 상기 제 1 및 제 2 트랜지스터영역(TrA1, TrA2)에 걸쳐 형성될 수도 있다.
다음, 상기 제 2 보조패턴(146) 위로 무기절연물질로 이루어진 제 2 보호층(160)이 상기 제 1 기판(110) 전면에 형성되고 있다.
이때, 상기 제 2 보호층(160)에는 상기 제 2 보조패턴(146)의 일 끝단으로 노출시키는 제 2 콘택홀(ch2)이 구비되고 있으며, 이러한 제 2 콘택홀(ch2)은 상기 제 1 콘택홀(ch1)과 연결됨으로서 상기 제 2 보조패턴(146)의 일끝단과 더불어 상기 제 1(또는 제 2) 드레인 전극(136a)을 노출시키는 형태를 이루는 것이 특징이다.
더불어 상기 제 2 보호층(160)과 이의 하부에 위치하는 상기 제 1 보호층(140)에는 상기 제 1 보조패턴(138)을 노출시키는 제 3 콘택홀(ch3)이 구비되고 있다.
다음, 상기 소자영역(DA)에는 상기 제 2 보호층(160) 위로 저저항 특성을 갖는 금속물질로 이루어지며 상기 제 3 콘택홀(ch3)을 통해 상기 제 1 보조패턴(138)과 접촉하는 제 3 보조패턴(153)이 구비되고 있으며, 상기 제 2 콘택홀(ch2)과 이와 연결된 제 1 콘택홀(ch1)을 통해 상기 제 1(또는 제 2) 드레인 전극(136a)과 상기 제 2 보조패턴(146)과 동시에 접촉하는 제 4 보조패턴(155)이 구비되고 있다.
이때, 상기 제 3 보조패턴(153)은 상기 제 2 보조패턴(146)과 상기 제 2 보호층(160)을 사이에 두고 서로 중첩하는 구성을 이룸으로서 제 1 스토리지 커패시터(StgC1)를 이루는 것이 특징이다.
나아가 상기 제 2 보조패턴(146)은 상기 제 1 보조패턴(138)과 상기 제 1 보호층(140)을 개재하여 중첩하는 구성을 이룸으로서 제 2 스토리지 커패시터(StgC2)를 이루는 것이 또 다른 특징이다.
따라서, 본 발명의 제 1 실시예에 따른 유기전계 발광소자(101)는 상기 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)가 모두 제 1 박막트랜지스터(Tr1)(또는(및) 제 2 박막트랜지스터(Tr2))와 중첩하여 형성됨으로서 각 소자영역(DA)에는 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)와 이격하여 형성되는 별도의 스토리지 커패시터 형성을 위한 영역이 필요로 되지 않으므로, 각 화소영역(P) 내에서 소자영역(DA)의 면적을 저감시키며, 이렇게 저감된 소자영역(DA)을 발광영역(EA)으로 활용하게 됨으로서 개구율을 향상시키는 효과가 있다.
나아가 상기 소자영역(DA)이 구비되는 상기 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)는 소자영역(DA) 중 거의 전면을 활용하여 형성할 수 있으므로 스토리지 커패시터(StgC1, StgC2) 용량을 충분히 확보할 수 있으므로 유기전계 발광소자가 고해상도를 구현하더라도 스토리지 커패시터(StgC1, StgC2) 용량이 작음에 기인하는 표시품질 저하 등의 문제는 원천적으로 억제하는 효과를 갖는다.
한편, 상기 제 3 및 제 4 보조패턴(153, 155) 위로 유기절연물질 예를들면 포토아크릴로 이루어진 평탄화층(160)이 구비되고 있다. 이러한 평탄화층(160)은 상기 제 1 기판(110) 전면에 형성될 수도 있고, 또는 화상을 표시하는 표시영역에 대해서만 형성될 수도 있다.
이때, 상기 평탄화층(160)에는 상기 각 소자영역(DA)에 대응하여 상기 제 1 드레인 전극(136a)과 전기적으로 연결된 상기 제 4 보조패턴(155)을 노출시키는 드레인 콘택홀(163)이 구비되고 있다.
그리고 상기 평탄화층(160) 위로 각 화소영역(P) 내의 발광영역(EA)에는 상기 드레인 콘택홀(155)을 통해 상기 제 1 드레인 전극(136a)과 전기적으로 연결되는 제 1 전극(165)이 형성되고 있다.
이때, 상기 제 1 전극(165)은 애노드 전극의 역할을 하도록 일함수 값이 상대적으로 높은 투명 도전성 물질인 인듐-틴-옥사이드(ITO)로 이루어지거나, 또는 캐소드 전극의 역할을 할 수 있도록 일함수 값이 상대적으로 낮은 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 은(Ag), 마그네슘(Mg), 금(Au), 알루미늄마그네슘 합금(AlMg) 중 어느 하나 또는 둘 이상이 혼합된 물질로 이루어지고 있다.
다음, 상기 제 1 전극(165) 위로 각 화소영역(P) 더욱 정확히는 각 발광영역(EA)의 경계에는 뱅크(167)가 형성되어 있다. 이때, 상기 뱅크(167)는 각 발광영역(EA)을 둘러싸는 형태로 상기 제 1 전극(165)의 테두리와 중첩하며 상기 제 1 전극(165)의 중앙부를 노출시키며 형성되고 있는 것이 특징이다.
또한, 상기 뱅크(150)는 투명한 유기절연물질 예를들면 폴리이미드(poly imide)로 이루어지거나, 또는 블랙을 나타내는 물질 예를들면 블랙수지로 이루어지고 있다.
한편, 상기 각 화소영역(P)의 상기 뱅크(150)로 둘러싸인 발광영역(EA)의 상기 제 1 전극(165) 상부에는 유기 발광층(170)이 형성되어 있으며, 상기 유기 발광층(170)과 상기 뱅크(167) 상부에는 표시영역 전체에 하나의 판 형태를 가지며 제 2 전극(173)이 형성되고 있다. 이때, 상기 제 1, 2 전극(165, 173)과 그 사이에 형성된 상기 유기 발광층(170)은 유기전계 발광 다이오드(E)를 이루게 된다.
한편, 도면에 나타나지 않았지만, 상기 제 1 전극(165)과 유기 발광층(170) 사이 및 상기 유기 발광층(170)과 제 2 전극(173) 사이에는 각각 상기 유기 발광층(170)의 발광 효율 향상을 위해 다층 구조의 제 1 발광보상층(미도시)과 제 2 발광보상층(미도시)이 더욱 형성될 수도 있다.
이때, 다층의 상기 제 1 발광보상층(미도시)은 상기 제 1 전극(165)이 애노드 전극의 역할을 하는 경우 이의 상부로 순차 적층되며 정공주입층(hole injection layer)과 정공수송층(hole transporting layer)으로 이루어질 수 있으며, 상기 제 2 발광보상층(미도시)은 상기 유기 발광층(170)으로부터 순차 적층되며 전자수송층(electron transporting layer)과 전자주입층(electron injection layer)으로 이루어질 수 있다.
한편, 상기 제 1 발광보상층(미도시)과 제 2 발광보상층(미도시)은 이중층 구조를 이루는 것을 일례로 나타내었지만, 반드시 이중층 구조를 이룰 필요는 없다. 즉 상기 제 1 발광보상층(미도시)은 정공주입층 또는 정공수송층이 되어 단일층 구조를 이룰 수도 있고, 상기 제 2 발광보상층(미도시) 또한 전자주입층 또는 전자수송층이 되어 단일층 구조를 이룰 수도 있다.
더불어 상기 제 1 발광보상층(미도시)은 전자블록킹층이 더욱 포함될 수도 있으며, 상기 제 2 발광보상층(미도시)은 정공블록킹층이 더욱 포함될 수도 있다.
한편, 상기 제 1 및 제 2 발광보상층(미도시)은 상기 제 1 전극(165)이 캐소드 전극의 역할을 하는 경우 서로 그 위치가 바뀐다.
상기 제 2 전극(173)은 상기 제 1 전극(165)이 애노드 전극의 역할을 하는 경우 캐소드 전극을 역할을 하도록, 일함수 값이 비교적 작은 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 은(Ag), 마그네슘(Mg), 금(Au), 알루미늄마그네슘 합금(AlMg) 중 어느 하나 또는 둘 이상의 섞인 물질로 이루어지며, 상기 제 1 전극(165)이 캐소드 전극을 역할을 하는 경우 애노드 전극의 역할을 하도록 일함수 값이 비교적 높은 인듐-틴-옥사이드(ITO)로 이루어는 것이 특징이다.
한편, 전술한 구성을 갖는 상기 제 1 기판(110)에 대응하여 인캡슐레이션을 위한 제 2 기판(180)이 구비되고 있다.
상기 제 1 기판(110)과 제 2 기판(180)은 그 가장자리를 따라 실란트 또는 프릿으로 이루어진 접착제(미도시)가 구비되고 있으며, 이러한 접착제(미도시)에 의해 상기 제 1 기판(110)과 제 2 기판(180)이 합착되어 패널상태를 유지하고 있다.
이때, 서로 이격하는 상기 제 1 기판(110)과 제 2 기판(180) 사이에는 진공의 상태를 갖거나 또는 불활성 기체로 채워짐으로써 불활성 가스 분위기를 가질 수 있다.
상기 인캡슐레이션을 위한 상기 제 2 기판(180)은 유연한 특성을 갖는 플라스틱으로 이루어질 수도 있으며, 또는 유리기판으로 이루어질 수도 있다.
전술한 본 발명의 제 1 실시예에 따른 유기전계 발광소자(101)는 제 1 기판(110)과 마주하여 이격하는 형태로 인캡슐레이션을 위한 제 2 기판(180)이 구비된 것을 나타내고 있지만, 변형예로서 상기 제 2 기판(180)은 점착층을 포함하는 필름 형태로 상기 제 1 기판(110)의 최상층에 구비된 상기 제 2 전극(173)과 접촉하도록 구성될 수도 있다.
또한, 본 발명의 제 1 실시예에 따른 또 다른 변형예로서 상기 제 2 전극(173) 상부로 유기절연막(미도시) 또는 무기절연막(미도시)이 더욱 구비되어 캡핑막이 형성될 수 있으며, 상기 유기절연막(미도시) 또는 무기절연막(미도시)은 그 자체로 인캡슐레이션 막(미도시)으로 이용될 수도 있으며, 이 경우 상기 제 2 기판(180)은 생략할 수도 있다.
이러한 구성을 갖는 본 발명의 제 1 실시예에 따른 유기전계 발광소자(101)는 상기 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)가 모두 제 1 박막트랜지스터(Tr1)(또는(및) 제 2 박막트랜지스터(Tr2))와 중첩하여 형성됨으로서 각 소자영역(DA)에는 별도의 스토리지 커패시터를 형성하기 위한 영역을 필요로 하지 않는다.
따라서 본 발명의 제 1 실시예에 따른 유기전계 발광소자(101)는 각 화소영역(P) 내에서 소자영역(DA)의 면적을 저감시키며 이렇게 저감된 소자영역(DA)을 발광영역으로 활용하게 됨으로서 개구율을 향상시키는 효과가 있다.
나아가 본 발명의 제 1 실시예에 따른 유기전계 발광소자(101)는 상기 소자영역(DA)이 구비되는 상기 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)는 소자영역(DA) 중 거의 전면을 활용하여 형성할 수 있으므로 스토리지 커패시터(StgC1, StgC2) 용량을 충분히 확보할 수 있다.
따라서 본 발명의 제 1 실시예에 따른 유기전계 발광소자(101)는 300PPI 이상의 고해상도를 구현하더라도 스토리지 커패시터(StgC1, StgC2)의 용량이 작음에 기인하는 표시품질 저하 등의 문제는 원천적으로 억제하는 효과가 있다.
한편, 전술한 구성을 갖는 본 발명의 제 1 실시예에 따른 유기전계 발광소자(101)는 소자영역(DA) 내의 상기 제 1 또는 제 2 박막트랜지스터(Tr1, Tr2) 위로 특히 제 2 보조패턴(146) 및 제 3 보조패턴(153)을 구비하는 구성을 가짐으로서 상기 제 2 및 제 3 보조패턴(146, 153)을 형성하기 위해 각 소자영역(DA) 내에 별도의 스토리지 영역을 구비한 종래의 유기전계 발광소자(도 1의 1) 대비 2회의 마스크 공정을 더욱 진행해야 하고, 나아가 제 2 보호층(160)에 대해 상기 제 2 보조패턴(146)과 제 1(또는 제 2)드레인 전극(136a)을 동시에 노출시키기 위한 제 2 콘택홀(ch2)을 형성하기 위해 추가적으로 또 다시 1회의 마스크 공정을 더욱 진행해야 한다.
이때, 본 발명의 제 1 실시예에 따른 유기전계 발광소자(101)의 경우 반도체층(113, 115)을 스토리지 커패시터를 이루는 일 전극으로 사용하지 않으므로 상기 반도체층(113, 115)을 스토리지 커패시터의 일 전극으로 이용하기 위한 도전 특성 부여를 위한 스토리지 도핑 공정을 생략할 수 있으므로 1회의 마스크 공정을 저감할 수 있지만, 앞서 설명한 대로 제 2, 3 보조패턴(146, 153) 형성을 위해 2회, 제 2 콘택홀(ch2) 형성을 위해 1회의 마스크 공정을 각각 필요로 함으로서 최종적으로는 각 소자영역(DA) 내에 별도의 스토리지 영역을 구비한 종래의 유기전계 발광소자(도 1의 1) 대비 2회의 마스크 공정이 증가하고 있다.
따라서 본 발명의 제 2 실시예를 통해 상기 본 발명의 제 1 실시예에 따른 유기전계 발광소자(101) 대비 마스크 공정을 저감시킬 수 있는 구성을 갖는 유기전계 발광소자 및 이의 제조 방법을 제안한다.
도 4는 본 발명의 제 2 실시예에 따른 유기전계 발광소자의 구동 박막트랜지스터와 스토리지 커패시터 및 유기전계발광 다이오드를 포함하는 하나의 화소영역에 대한 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내에서 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)와 스토리지 커패시터(StgC1, StgC2)가 형성되는 영역을 소자영역(DA) 그리고 유기전계 발광 다이오드(E)가 형성되는 영역을 발광영역(EA)이라 정의하며, 상기 소자영역(DA) 내에서 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)가 형성되는 영역을 각각 제 1 및 제 2 트랜지스터영역(TrA1, TrA2)이라 정의한다.
본 발명의 제 2 실시예에 따른 유기전계 발광소자(201)는 각 소자영역(DA)에 형성되는 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)의 구성은 전술한 제 1 실시예에 따른 유기전계 발광소자(도 3의 101)와 동일하며, 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)의 상부에 구비되는 구성요소에 대해서만이 차이가 있으므로 제 1 실시예에 따른 유기전계 발광소자(도 3의 101)와 차별점이 있는 부분을 위주로 하여 설명한다.
이때, 설명의 편의를 위해 상기 제 1 실시예에 따른 유기전계 발광소자와 동일한 구성요소에 대해서는 100을 더하여 도면부호를 부여하였다.
상기 제 1 기판(210)에는 각 소자영역(DA) 내의 각 제 1 및 제 2 트랜지스터영역(TrA1, TrA2)에 대응하여 각각 제 1 실시예에 따른 유기전계 발광소자(도 3의 101)에서 설명한 동일한 적층 구성을 갖는 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)가 구비되고 있다.
즉, 상기 제 1 트랜지스터영역(TrA1)에는 제 1 반도체층(213)과 게이트 절연막(216)과 제 1 게이트 전극(220a)과 상기 제 1 반도체층(213)의 제 2 영역(213b)을 각각 노출시키는 반도체층 콘택홀(225)을 구비한 층간절연막(223)과 상기 반도체층 콘택홀(225)을 통해 상기 제 2 영역(213b)과 각각 접촉하며 서로 이격하는 제 1 소스 및 드레인 전극(미도시, 236a)의 적층 구성을 갖는 제 1 박막트랜지스터(Tr1)가 구비되고 있으며, 상기 제 2 트랜지스터영역(TrA2)에는 제 2 반도체층(215)과 게이트 절연막(216)과 제 2 게이트 전극(220b)과 상기 제 2 반도체층(215)의 제 2 영역(215b)을 각각 노출시키는 반도체층 콘택홀(225)을 구비한 층간절연막(223)과 상기 반도체층 콘택홀(225)을 통해 상기 제 2 영역(215b)과 각각 접촉하며 서로 이격하는 제 2 소스 및 드레인 전극(233b, 236b)의 적층 구성을 갖는 제 2 박막트랜지스터(Tr2)가 구비되고 있다.
이때, 상기 제 1 박막트랜지스터(Tr1)의 제 1 드레인 전극(233a)과 상기 제 2 박막트랜지스터(Tr2)의 제 2 드레인 전극(233b)은 서로 연결되고 있으며, 상기 층간절연막(223) 위로 상기 제 1 게이트 전극(213a)과 게이트 콘택홀(226)을 통해 접촉하며 제 1 보조패턴(238)이 형성되고 있다.
그리고 도면에 나타내지 않았지만 상기 게이트 절연막(216) 위로 각 화소영역(P)의 경계에 일 방향으로 연장하는 게이트 배선이 형성되고 있다.
또한 상기 층간절연막(223) 위로는 상기 각 화소영역(P)의 경계에 상기 게이트 배선(미도시)과 교차하는 방향으로 연장하며 데이터 배선(미도시)이 형성되고 있으며, 상기 데이터 배선(미도시)과 나란하게 전원배선(미도시)이 구비되고 있다.
한편, 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)와 제 1 보조패턴(238)과 데이터 배선(미도시) 및 전원배선(미도시) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 제 1 보호층(240)이 상기 제 1 기판(210) 전면에 형성되고 있다.
이때, 상기 제 1 보호층(240)에는 상기 제 1(또는 제2) 드레인 전극(236a)을 노출시키는 제 1 콘택홀(ch1)과 상기 제 1 보조패턴(238)을 노출시키는 제 1 보조콘택홀(ach1)이 구비되고 있는 것이 특징이다.
다음, 상기 제 1 보호층(240) 위로 상기 소자영역(DA)에는 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 어느 하나로 이루어진 단일층 구조를 이루거나, 또는 둘 이상의 물질로 이루어져 다중층 구조를 이루며 상기 제 1 콘택홀(ch1)을 통해 상기 제 1 드레인 전극(236a)과 접촉하는 제 2 보조패턴(246)이 형성되고 있으며, 상기 제 2 보조패턴(246)과 이격하며 상기 제 1 보조 콘택홀(ach1)을 통해 상기 제 1 보조패턴(238)과 접촉하는 제 1 매개패턴(243)이 구비되고 있다.
도면에 있어서 상기 제 2 보조패턴(246)은 상기 소자영역(DA) 내에서 상기 제 1 트랜지스터영역(TrA1)에 구비되고 있는 것을 일례로 나타내었지만, 상기 제 2 보조패턴(246)은 상기 제 2 트랜지스터영역(TrA2)에 구비될 수도 있으며, 나아가 상기 제 1 및 제 2 트랜지스터영역(TrA1, TrA2)에 걸쳐 형성될 수도 있다.
다음, 상기 제 1 매개패턴(243) 및 제 2 보조패턴(246) 위로 무기절연물질로 이루어진 제 2 보호층(260)이 상기 제 1 기판(210) 전면에 형성되고 있다.
이때, 상기 제 2 보호층(260)에는 상기 제 1 콘택홀(ch1)과 중첩하며 상기 제 2 보조패턴(246)을 노출시키는 제 2 콘택홀(ch2)이 구비되며, 나아가 상기 제 1 보조 콘택홀(ach1)과 중첩하며 상기 제 1 매개패턴(243)을 노출시키는 제 3 콘택홀(ch3)이 구비되고 있다.
다음, 상기 소자영역(DA)에는 상기 제 2 보호층(160) 위로 저저항 특성을 갖는 금속물질로 이루어지며 상기 제 3 콘택홀(ch3)을 통해 상기 제 1 매개패턴과 접촉하여 상기 제 1 보조패턴(238)과 전기적으로 연결된 제 3 보조패턴(253)이 구비되고 있으며, 상기 제 2 콘택홀(ch2)을 통해 상기 제 2 보조패턴(246) 접촉하여 상기 제 1 드레인 전극(236a)과 전기적으로 연결된 제 4 보조패턴(255)이 구비되고 있다.
이때, 상기 제 3 보조패턴(253)은 상기 제 2 보조패턴(246)과 상기 제 2 보호층(260)을 사이에 두고 서로 중첩하는 구성을 이룸으로서 제 1 스토리지 커패시터(StgC1)를 이루며, 나아가 상기 제 2 보조패턴(246)은 상기 제 1 보조패턴(238)과 상기 제 1 보호층(240)을 개재하여 중첩하는 구성을 이룸으로서 제 2 스토리지 커패시터(StgC2)를 이루는 것이 특징이다.
따라서, 본 발명의 제 2 실시예에 따른 유기전계 발광소자(201) 또는 본 발명의 제 1 실시예에 따른 유기전계 발광소자와 동일하게 상기 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)가 모두 제 1 박막트랜지스터(Tr1)(또는(및) 제 2 박막트랜지스터(Tr2))와 중첩하여 형성됨으로서 각 소자영역(DA)에는 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)와 이격하여 형성되는 별도의 스토리지 커패시터 형성을 위한 영역이 필요로 되지 않으므로, 각 화소영역(P) 내에서 소자영역(DA)의 면적을 저감시키며, 이렇게 저감된 소자영역(DA)을 발광영역(EA)으로 활용하게 됨으로서 개구율을 향상시키는 효과가 있다.
나아가 상기 소자영역(DA)이 구비되는 상기 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)는 소자영역(DA) 중 거의 전면을 활용하여 형성할 수 있으므로 스토리지 커패시터(StgC1, StgC2) 용량을 충분히 확보할 수 있으므로 유기전계 발광소자가 고해상도를 구현하더라도 스토리지 커패시터(StgC1, StgC2) 용량이 작음에 기인하는 표시품질 저하 등의 문제는 원천적으로 억제하는 효과를 갖는다.
한편, 본 발명의 제 2 실시예에 따른 유기전계 발광소자(201)는 상기 제 3 및 제 4 보조패턴(253, 255) 상부의 구성요소는 앞서 설명한 본 발명의 제 1 실시예에 따른 유기전계 발광소자와 동일하므로 이하 설명은 생략하고, 이후에는 전술한 구성을 갖는 본 발명의 제 2 실시예에 따른 유기전계 발광소자(201)의 제조 방법에 대해 설명한다.
본 발명의 제 1 실시예에 따른 유기전계 발광소자의 경우, 제 1 기판에 모든 구성요소가 형성되므로 제 1 기판의 제조 방법을 위주로 설명한다.
도 5a 내지 도 5x은 본 발명의 제 2 실시예에 따른 유기전계 발광소자의 구동 박막트랜지스터와 스토리지 커패시터 및 유기전계발광 다이오드를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내에서 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)와 스토리지 커패시터(StgC1, StgC2)가 형성되는 영역을 소자영역(DA) 그리고 유기전계 발광 다이오드(E)가 형성되는 영역을 발광영역(EA)이라 정의하며, 상기 소자영역(DA) 내에서 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)가 형성되는 영역을 각각 제 1 및 제 2 트랜지스터영역(TrA1, TrA2)이라 정의한다.
우선, 도 5a에 도시한 바와 같이, 기판(210) 예를들면 유리 또는 플라스틱 재질의 기판 상의 전면에 비정질 실리콘을 증착하여 비정질 실리콘층(미도시)을 형성하고, 이에 대해 레이저 빔을 조사하거나 또는 열처리를 실시하여 상기 비정질 실리콘층을 폴리실리콘층(미도시)으로 결정화시킨다.
이후, 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립을 포함하는 마스크 공정을 실시하여 상기 폴리실리콘층(미도시)을 패터닝함으로써, 제 1 및 제 2 트랜지스터영역(TrA1, TrA2)에는 순수 폴리실리콘 상태의 제 1 및 제 2 반도체층(213, 215)을 형성한다.
한편, 상기 비정질 실리콘층(미도시)을 형성하기 전에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 상기 기판(210) 전면에 증착함으로써 버퍼층(미도시)을 형성할 수도 있다.
다음, 도 5b에 도시한 바와 같이, 순수 폴리실리콘 재질의 상기 제 1 및 제 2 의 반도체층(213, 215) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 게이트 절연막(216)을 상기 기판(210) 전면에 형성한다.
이후, 상기 게이트 절연막(216) 위로 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 하나 또는 둘 이상을 증착하여 단일층 또는 다중층 구조의 제 1 금속층(미도시)을 형성하고, 이의 상부에 포토레지스트를 도포하여 제 1 두께의 제 1 포토레지스트층(미도시)을 형성한다.
그리고 상기 제 1 포토레지스트층(미도시)에 대해 노광 마스크(미도시)를 이용한 노광 및 현상을 진행함으로서 패터닝하여 제 1 포토레지스트 패턴(291)을 형성한 후, 상기 제 1 포토레지스트 패턴(291) 외측으로 노출된 상기 제 1 금속층(미도시)을 식각하여 제거함으로서 상기 제 1 및 제 2 반도체층(213, 215)의 중앙부에 대응하여 각각 제 1 및 제 2 게이트 전극(220a, 220b)을 형성한다.
그리고 동시에 상기 게이트 절연막(216) 위로 각 화소영역(P)의 경계에 일방향으로 연장하며 게이트 배선(미도시)을 형성한다.
다음, 도 5c에 도시한 바와 같이, 상기 제 1 및 제 2 게이트 전극(220a, 220b)과 이의 상부에 위치하는 상기 제 1 포토레지스트 패턴(291)을 블록킹 마스크로 이용하여 상기 제 1 및 제 2 트랜지스터영역(TrA1, TrA2)에 형성된 상기 제 1 및 제 2 반도체층(213, 215)에 불순물 즉, 3가 원소 또는 5가 원소를 제 1 도즈량의 고농도로서 도핑함으로써 상기 제 1 및 제 2 반도체층(213, 215)에 있어 상기 제 1 및 제 2 게이트 전극(220a, 220b) 외측에 위치한 부분은 고농도의 불순물이 도핑된 제 2 영역(213b, 215b)을 이루도록 하며, 동시에 상기 불순물의 도핑이 방지된 상기 제 1 및 제 2 게이트 전극(220a, 220b)에 대응하는 부분은 순수 폴리실리콘의 제 1 영역(213a, 215a)을 이루도록 한다.
다음, 도 5d에 도시한 바와 같이, 등방성의 애싱을 진행하여 상기 제 1 포토레지스트 패턴(291)의 두께와 폭을 줄어들도록 함으로서 상기 제 1 포토레지스트 패턴(291) 외측으로 상기 제 1 및 제 2 게이트 전극(220a, 220b)의 양측단의 소정폭이 노출되도록 한다.
다음, 도 5e에 도시한 바와 같이, 상기 두께와 폭이 줄어든 상기 제 1 포토레지스트 패턴(291) 외측으로 노출된 상기 제 1 및 제 2 게이트 전극(220a, 220b)의 양 끝단의 소정폭을 제거한다.
이후, 도 5f에 도시한 바와 같이, 폭이 줄어든 상기 제 1 및 제 2 게이트 전극(220a, 220b)과 이의 상부에 위치하는 상기 제 1 포토레지스트 패턴(291)을 블록킹 마스크로 이용하여 상기 제 1 및 제 2 트랜지스터영역(TrA1, TrA2)에 형성된 상기 제 1 및 제 2 반도체층(213, 215)에 불순물 즉, 3가 원소 또는 5가 원소를 상기 제 1 도즈량 보다 작은 제 2 도즈량의 저농도로서 도핑함으로써 상기 제 1 및 제 2 게이트 전극(220a, 220b)의 폭이 줄어들게 됨으로서 이의 외측으로 위치하는 상기 제 1 영역(도 5e의 213a, 215a) 양끝단의 소정폭이 저농도의 불순물이 도핑되어 LDD층의 역할을 하는 제 3 영역(213c, 215c)을 이루도록 한다.
따라서 이러한 과정에 의해 상기 제 1 및 제 2 반도체층(213, 215)은 각각 제 1, 2, 3 영역((213a, 215a), (213b, 215b), (213c, 215c))으로 이루어진 구성을 갖게 된다.
한편, 상기 제 1 및 제 2 반도체층(213, 215)에 있어 LDD층의 역할을 하는 상기 제 3 영역은 반드시 형성될 필요는 없으며, 생략되는 경우, 도 5d 내지 도 5f에 따른 공정은 생략되며, 상기 제 1 및 제 2 반도체층(213, 215)이 각각 제 1, 2 영역((213a, 215a), (213b, 215b))으로 이루어는 단계까지만 진행하고, 상기 제 1 포토레지스트 패턴(291)을 제거하면 된다.
다음, 도 5g에 도시한 바와 같이, 스트립(strip)을 진행하여 상기 제 1 및 제 2 게이트 전극(220a, 220b)과 게이트 배선(미도시) 상부에 남아있는 상기 제 1 포토레지스트 패턴(도 5f의 291)을 제거함으로서 상기 제 1 및 제 2 게이트 전극(220a, 220b) 및 게이트 배선(미도시)을 노출시킨다.
다음, 상기 제 1 및 제 2 게이트 전극(220a, 220b) 및 게이트 배선(미도시)위로 상기 기판(201) 전면에 무기절연물질 예를들면 질화실리콘(SiNx) 또는 산화실리콘(SiO2)을 증착함으로서 층간절연막(223)을 형성한다.
이후, 마스크 공정을 진행하여 상기 층간절연막(223)을 패터닝함으로써 상기 제 1 및 제 2 트랜지스터영역(TrA1, TrA2)에 형성된 제 1 및 제 2 반도체층(213, 215)의 각 제 2 영역(213b, 215b)을 각각 노출시키는 반도체층 콘택홀(225)을 형성하고, 동시에 상기 제 1 게이트 전극(220a)을 노출시키는 게이트 콘택홀(226)을 형성한다.
다음, 도 5h에 도시한 바와 같이, 상기 층간절연막(123) 위로 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 하나 또는 둘 이상을 증착하여 단일층 또는 다중층의 제 2 금속층(229)을 형성한다.
그리고 상기 제 2 금속층(229) 위로 포토레지스트를 도포하여 제 2 포토레지스트층(293)을 형성하고, 상기 제 2 포토레지스트층(293) 위로 빛의 투과영역(TA)과 차단영역(BA) 및 반투과영역(HTA)을 갖는 노광마스크(297)를 위치시킨 후, 상기 제 2 포토레지스트층(293)에 대해 상기 노광마스크를 통한 회절노광 또는 하프톤 노광을 실시한다.
이때, 상기 제 2 포토레지스트층(293)은 빛은 받은 부분이 현상 후 남게되는 네가티브 타입인 경우, 추후 제 1 소스 및 드레인 전극(도 5x의 233a, 236a)과 제 2 소스 및 드레인 전극(도 5x의 233b, 236b)과 제 1 보조패턴(도 5x의 238)과 데이터 배선(미도시) 및 전원배선(미도시)이 형성되어야 할 부분에 대응해서는 반투과영역(HTA)이 대응되도록 그리고 상기 제 1 보조패턴(도 5x의 238) 중 추후 게이트 콘택홀(도 5x의 226)과 중첩되는 영역과 상기 제 2 드레인 전극(도 5x의 226b) 중 추후 제 1 콘택홀(도 5x의 ch1)과 중첩되는 영역에 대해서는 투과영역(TA)이 대응되도록 하고, 그 이외의 영역에 대해서는 차단영역(BA)이 대응되도록 상기 노광마스크(297)를 위치시킨 후 상기 회절노광 또는 하프톤 노광을 진행하는 것이 특징이다.
한편, 상기 제 2 포토레지스트층(293)이 빛은 받은 부분이 현상 후 제거되는 포지티브 타입인 경우 투과영역(TA)과 차단영역(BA)의 위치가 바뀐 노광마스크(미도시)를 통해 노광을 실시하면 동일한 결과를 얻을 수 있다.
다음, 도 5i에 도시한 바와 같이, 회절노광 또는 하프톤 노광이 진행된 상기 제 2 포토레지스트층(도 5h의 291)을 현상함으로서 상기 제 2 금속층(도 5h의 229) 위로 제 2 두께를 갖는 제 2 포토레지스트 패턴(293a)과 상기 제 2 두께보다 두꺼운 제 3 두께를 갖는 제 3 포토레지스트패턴(293b)을 형성한다.
이후, 상기 제 2 및 제 3 포토레지스트 패턴(293a, 293b) 외측으로 노출된 상기 제 2 금속층(도 5h의 229)을 식각하여 제거함으로서 상기 제 1 트랜지스터영역(TrA1)에 상기 반도체층 콘택홀(225)을 통해 상기 제 1 반도체층(213)의 제 2 영역(213b)과 각각 접촉하는 제 1 소스 및 드레인 전극(미도시, 236a)을 형성하고, 상기 제 2 트랜지스터영역(TrA2)에 상기 반도체층 콘택홀(225)을 통해 상기 제 2 반도체층(215)의 제 2 영역(215b)과 각각 접촉하는 제 2 소스 및 드레인 전극(233b, 236b)을 형성한다.
또한, 상기 층간절연막(223) 위로 상기 소자영역(DA)에 상기 게이트 콘택홀(226)을 통해 상기 제 1 게이트 전극(220a)과 접촉하는 제 1 보조패턴(238)을 형성한다.
그리고 동시에 상기 층간절연막(123) 위로 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(미도시)과, 상기 데이터 배선(230)과 이격하며 나란히 배치되는 전원배선(미도시)을 형성한다.
이때, 상기 제 1 트랜지스터영역(TrA1)에 순차 적층된 상기 제 1 반도체층(213)과 게이트 절연막(216)과 제 1 게이트 전극(220a)과 층간절연막(223)과 서로 이격하는 제 1 소스 및 드레인 전극(미도시, 236a)은 제 1 박막트랜지스터(Tr1)를 이루며, 상기 제 2 트랜지스터영역(TrA2)에 순차 적층된 상기 제 2 반도체층(215)과 게이트 절연막(216)과 제 2 게이트 전극(220b)과 층간절연막(223)과 서로 이격하는 제 2 소스 및 드레인 전극(233b, 236b)은 제 2 박막트랜지스터(Tr2)를 이룬다.
다음, 도 5j에 도시한 바와 같이, 애싱(ashing)을 진행하여 상기 제 2 두께를 갖는 제 2 포토레지스트 패턴(도 5i의 293a)을 제거한다. 이때, 상기 제 3 포토레지스트 패턴(293b) 또한 그 두께가 줄어들어 상기 제 3 두께보다 얇아지게 되지만 여전히 상기 제 1 보조패턴(238)과 상기 제 2 드레인 전극(236b) 상부에 남아있게 된다.
다음, 도 5k에 도시한 바와같이, 상기 제 3 포토레지스트 패턴(239b) 위로 상기 기판(210) 전면에 무기절연물질 예를들면 질화실리콘(SiNx)을 증착하여 제 1 보호층(240)을 형성한다.
한편, 상기 무기절연물질인 질화실리콘(SiNx)의 증착을 화학기상증착을 통해 진행하는 경우 스텝커버리지 특성을 약화시킬 수 있도록 그 증착 속도를 상기 게이트 절연막(216)을 형성하는 속도보다 빠르게 진행함으로서 상기 제 3 포토레지스트 패턴(293b)의 측면에 대해서는 거의 증착이 이루어지지 않도록 하는 것이 바람직하다.
나아가 상기 제 3 포토레지스트 패턴(293b)은 그 두께가 줄어들더라도 1㎛ 이상의 크기를 가지며 금속재질로 이루어진 제 1 소스 및 드레인 전극(미도시, 236a)과 제 2 소스 및 드레인 전극(233b, 236b)과 제 1 보조패턴(238)과 데이터 배선(미도시) 및 전원배선(미도시)은 0.2 내지 0.4㎛ 정도의 두께를 가지므로 상기 질화실리콘(SiNx)의 증착속도를 빠르게 하여 증착을 진행하여 스텝커버리지(step coverage) 특성을 저감시킨다 하더라도 상기 제 1 소스 및 드레인 전극(미도시, 236a)과 제 2 소스 및 드레인 전극(233b, 236b)과 제 1 보조패턴(238)과 데이터 배선(미도시) 및 전원배선(미도시)의 측면에 대해서는 증착이 이루어지며, 상대적으로 큰 두께를 갖는 상기 제 3 포토레지스트 패턴(293b)의 측면에 대해서는 거의 증착되지 않거나, 상대적으로 얇은 두께를 이루게 된다.
더욱이 상기 질화실리콘(SiNx)의 증착을 통해 형성되는 상기 제 1 보호층(240)은 그 두께가 상기 제 1 소스 및 드레인 전극(미도시, 236a)과 제 2 소스 및 드레인 전극(233b, 236b)과 제 1 보조패턴(238)과 데이터 배선(미도시) 및 전원배선(미도시)의 두께보다는 두껍게 즉 0.3 내지 0.6㎛ 정도의 두께를 갖도록 형성됨으로서 상기 제 1 소스 및 드레인 전극(미도시, 236a)과 제 2 소스 및 드레인 전극(233b, 236b)과 제 1 보조패턴(238)과 데이터 배선(미도시) 및 전원배선(미도시)의 측면간의 이격영역에 대해서는 자연적으로 상기 질화실리콘(SiNx)이 채워지게 됨으로서 이들 구성요소의 측면은 상기 제 1 보호층(240)이 덮혀지는 구성을 이루게 된다.
상기 질화실리콘(SiNx)의 증착은 화학기상증착 이외에 증착 시 직진성이 강한 즉, 이방성 증착 특성을 갖는 스퍼터링을 통해 증착할 수도 있으며, 이 경우 상기 제 3 포토레지스트 패턴(293b)의 측면에는 거의 증착이 이루어지지 않게 되며, 나아가 상기 질화실리콘(SiNx)의 증착은 그 두께가 0.3 내지 0.6㎛ 정도가 됨으로서 앞서 설명한대로 상기 제 1 소스 및 드레인 전극(미도시, 236a)과 제 2 소스 및 드레인 전극(233b, 236b)과 제 1 보조패턴(238)과 데이터 배선(미도시) 및 전원배선(미도시)의 측면은 자연적으로 상기 제 1 보호층(240)에 의해 덮혀지게 된다.
한편, 화학기상증착 또는 스퍼터링을 통해 상기 제 1 보호층(240)을 형성 시에 사기 제 3 포토레지스트 패턴(293b)의 측면에 대해서는 거의 질화실리콘(SiNx)이 증착이 이루어지지 않지만, 상기 질화실리콘(SiNx)의 증착이 이루어진다 하더라도 타영역 즉, 상기 제 1 소스 및 드레인 전극(미도시, 236a)과 제 2 소스 및 드레인 전극(233b, 236b)과 제 1 보조패턴(238)과 데이터 배선(미도시) 및 전원배선(미도시) 상에 형성되는 제 1 보호층(240)의 두께대비 매우 얇은 수준이 된다.
따라서, 이 경우, 상기 제 1 보호층(240)이 형성된 상태에서 부가적으로 등방성의 건식식각을 진행하게 되면 상기 제 3 포토레지스트 패턴(293b) 측면에 형성된 얇은 두께의 제 1 보호층(240)은 완전 제거되며 그 이외의 영역에 있어서는 소정 두께만큼이 줄어들지만 여전히 남아있게 된다.
다음, 도 5l에 도시한 바와같이, 스트립(strip)을 진행하여 상기 제 3 포토레지스트 패턴(도 5k의 293b)과 더불어 이의 상부에 증착 형성된 제 1 보호층(도 5k의 240)을 함께 제거함으로서 상기 제 1 보호층(240)에 상기 제 1 보조패턴(238)을 노출시키는 제 1 보조콘택홀(ach1)과 상기 제 1 드레인 전극(236a)을 노출시키는 제 1 콘택홀(ch1)이 형성되도록 한다.
이때, 전술한 바와같이 제 3 포토레지스트 패턴(도 5k의 293b)과 이의 상부에 형성된 제 1 보호층(도 5k의 240)을 함께 제거하는 것을 리프트 오프(lift off) 공정이라 한다.
따라서 이러한 리프트 오프 공정 진행에 의해 상기 제 1 보호층(240) 내에 상기 제 1 보조패턴(238)을 노출시키는 제 1 보조콘택홀(ach1)과 상기 제 1 드레인 전극(236a)을 노출시키는 제 1 콘택홀(ch1)이 형성됨으로서 상기 제 1 보호층(240)에 대해서는 별도의 마스크 공정을 진행할 필요가 없으며, 이에 의해 본 발명의 제 1 실시예에 따른 유기전계 발광소자(도 3의 101) 대비 1회의 마스크 공정을 저감시키는 장점이 있다.
다음, 도 5m에 도시한 바와같이, 상기 제 1 보조콘택홀(ach1) 및 제 1 콘택홀이 구비된 상기 제 1 보호층(240) 위로 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 하나 또는 둘 이상을 증착하여 단일층 또는 다중층의 제 3 금속층(245)을 형성한다.
그리고 상기 제 3 금속층(245) 위로 포토레지스트를 도포하여 제 3 포토레지스트층(295)을 형성하고, 상기 제 3 포토레지스트층(295) 위로 빛의 투과영역(TA)과 차단영역(BA) 및 반투과영역(HTA)을 갖는 노광마스크(298)를 위치시킨 후, 상기 제 3 포토레지스트층(295)에 대해 상기 노광마스크(298)를 통한 회절노광 또는 하프톤 노광을 실시한다.
이때, 상기 제 3 포토레지스트층(295)은 빛은 받은 부분이 현상 후 남게되는 네가티브 타입인 경우, 추후 제 1 매개패턴(도 5x의 243)이 형성될 부분과 제 2 보조패턴(도 5x의 246)이 형성되어야 할 부분에 대응해서는 반투과영역(HTA)이 대응되도록 그리고 상기 제 1 매개패턴(도 5x의 243) 중 상기 제 1 보조콘택홀(ach1)과 중첩되는 영역과 상기 제 2 보조패턴(도 5x의 246) 중 상기 제 1 콘택홀(ch1)과 중첩되는 영역에 대해서는 투과영역(TA)이 대응되도록 하고, 그 이외의 영역에 대해서는 차단영역(BA)이 대응되도록 상기 노광마스크(298)를 위치시킨 후 상기 회절노광 또는 하프톤 노광을 진행하는 것이 특징이다.
한편, 상기 제 3 포토레지스트층(295)이 빛은 받은 부분이 현상 후 제거되는 포지티브 타입인 경우 투과영역(TA)과 차단영역(BA)의 위치가 바뀐 노광마스크(미도시)를 통해 노광을 실시하면 동일한 결과를 얻을 수 있다.
다음, 도 5n에 도시한 바와 같이, 회절노광 또는 하프톤 노광이 진행된 상기 제 3 포토레지스트층(도 5m의 295)을 현상함으로서 상기 제 3 금속층(도 5m의 245) 위로 제 4 두께를 갖는 제 4 포토레지스트 패턴(295a)과 상기 제 4 두께보다 두꺼운 제 5 두께를 갖는 제 5 포토레지스트패턴(295b)을 형성한다.
이후, 상기 제 4 및 제 5 포토레지스트 패턴(295a, 25b) 외측으로 노출된 상기 제 3 금속층(도 5m의 245)을 식각하여 제거함으로서 상기 소자영역(DA)에 상기 제 1 보조콘택홀(ach1)을 통해 상기 제 1 보조패턴(238)과 접촉하는 제 1 매개패턴(243)을 형성하고, 동시에 상기 제 1 콘택홀(ch1)을 통해 상기 제 1 드레인 전극(236a)과 접촉하는 제 2 보조패턴(246)을 형성한다.
다음, 도 5o에 도시한 바와 같이, 애싱(ashing)을 진행하여 상기 제 4 두께를 갖는 제 4 포토레지스트 패턴(도 5n의 295a)을 제거한다. 이때, 상기 제 5 포토레지스트 패턴(295b) 또한 그 두께가 줄어들어 상기 제 5 두께보다 얇아지게 되지만 여전히 상기 제 1 매개패턴(243)과 제 2 보조패턴(246) 상부에 남아있게 된다.
다음, 도 5p에 도시한 바와같이, 상기 제 5 포토레지스트 패턴(295b) 위로 상기 기판(210) 전면에 무기절연물질 예를들면 질화실리콘(SiNx)을 증착하여 제 2 보호층(250)을 형성한다.
이때, 상기 제 2 보호층(250)의 경우도 상기 제 1 보호층(240)을 형성한 동일한 방법을 진행하여 즉, 스텝커버리지 특성을 약화시켜 증착시킴으로서 상기 제 5 포토레지스트 패턴(295b)의 측면에 대해서는 거의 형성되지 않고 그 이외의 영역에 대해서는 0.3 내지 0.6㎛ 정도의 두께를 갖도록 형성한다.
이러한 제 2 보호층(250)의 형성 방법에 대해서는 상기 제 1 보호층(240)을 형성하는 단계와 동일하게 진행되므로 상세한 설명은 생략한다.
다음, 도 5q에 도시한 바와같이, 상기 제 5 포토레지스트 패턴(도 5p의 295b)을 스트립(strip)액에 노출시켜 상기 제 5 포토레지스트 패턴(도 5p의 295b)과 더불어 이의 상부에 증착 형성된 제 2 보호층(도 5p의 250)을 함께 제거하는 리프트 오프(lift off) 공정을 진행함으로서 상기 제 2 보호층(240)에 상기 제 2 보조패턴(246)을 노출시키는 제 2 콘택홀(ch2)과, 상기 제 1 매개패턴(243)을 노출시키는 제 3 콘택홀(ch3)을 형성한다.
따라서 이러한 리프트 오프 공정 진행에 의해 상기 제 2 보호층(250) 내에 제 2 및 제 3 콘택홀(ch1, ch2)이 형성됨으로서 상기 제 2 보호층(250)에 대해서도 별도의 마스크 공정을 진행할 필요가 없으며, 이에 의해 본 발명의 제 1 실시예에 따른 유기전계 발광소자(도 3의 101) 대비 또 다시 1회의 마스크 공정을 저감시키는 장점이 있다.
다음, 도 5r에 도시한 바와같이, 상기 제 2 및 제 3 콘택홀(ch1, ch2)이 구비된 상기 제 2 보호층(250) 위로 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 하나 또는 둘 이상을 증착하여 단일층 또는 다중층의 제 4 금속층(미도시)을 형성하고, 이에 대해 마스크 공정을 진행하여 패터닝함으로서 상기 제 3 콘택홀(ch3)을 통해 상기 제 1 매개패턴(243)과 접촉하는 동시에 상기 제 2 보조패턴(246)과 중첩하는 제 3 보조패턴(253)을 형성하고, 동시에 상기 제 2 콘택홀(ch2)을 통해 상기 제 2 보조패턴(246)과 접촉하는 제 4 보조패턴(255)을 형성한다.
이때, 상기 제 2 보호층(250)을 사이에 두고 서로 중첩하는 상기 제 2 및 제 3 보조패턴(246, 253)은 제 1 스토리지 커패시터(StgC1)를 이루며, 상기 제 1 보호층(240)을 사이에 두고 서로 중첩하는 상기 제 1 보조패턴(238) 및 제 2 보조패턴(246)은 제 2 스토리지 커패시터(StgC2)를 이룬다.
이러한 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)는 상기 제 2 보조패턴(246)을 매개로 서로 병렬 연결됨으로서 스토리지 커패시터 용량을 증가시키는 효과를 갖는다.
나아가 이러한 스토리지 커패시터(StgC1, StgC2)는 제 1 또는 제 2 박막트랜지스터(Tr1, Tr2)와 중첩하도록 형성됨으로서 각 소자영역(DA) 내에서 별도의 면적을 필요로 하지 않으므로 화소영역(P)의 개구율을 향상시키는 효과가 있다.
다음, 도 5s에 도시한 바와같이, 상기 제 3 및 제 4 보조패턴(253, 255) 위로 유기절연물질 예를들면 포토아크릴을 도포하여 그 표면이 평탄한 상태의 평탄화층(260)을 형성하고, 이를 패터닝함으로써 상기 제 1 박막트랜지스터(Tr1)의 제 1 드레인 전극(236a)과 상기 제 2 보조패턴(246)을 개재하여 전기적으로 연결된 상기 제 4 보조패턴(255)을 노출시키는 드레인 콘택홀(263)을 형성한다.
다음, 도 5t에 도시한 바와 같이, 상기 드레인 콘택홀(263)을 갖는 상기 평탄화층 위로 일함수 값이 비교적 높은 투명 도전성 물질인 인듐-틴-옥사이드(ITO) 를 증착하거나, 또는 일함수 값이 비교적 낮은 금속물질인 알루미늄(Al), 알루미늄 합금, 은(Ag), 마그네슘(Mg), 금(Au) 중 하나를 증착하고, 이를 마스크 공정을 진행하여 패터닝함으로써 각 화소영역(P)별로 상기 드레인 콘택홀(263)을 통해 상기 제 1 박막트랜지스터(Tr1)의 제 1 드레인 전극(236a)과 전기적으로 연결된 상기 제 4 보조패턴(255)과 접촉하는 제 1 전극(265)을 형성한다.
이후, 도 5u에 도시한 바와 같이, 상기 제 1 전극(265) 위로 유기절연물질 예를들면 폴리이미드(poly imide) 또는 블랙을 나타내는 물질 예를들면 블랙수지를 도포하여 유기절연물질층(미도시)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로써 각 화소영역(P)의 경계를 포함하여 상기 제 1 전극(265)의 가장자리를 테두리하는 형태의 뱅크(267)를 형성한다.
다음, 도 5v에 도시한 바와 같이, 상기 뱅크(267)가 형성된 기판(210)에 대해 상기 뱅크(267) 사이로 노출된 상기 제 1 전극(265) 위로 유기 발광층(270)을 형성한다.
이때 상기 유기 발광층(270)은 일례로 쉐도우 마스크를 이용한 열증착을 통해 형성하거나 또는 잉크 제팅, 노즐 코팅 등의 방법에 의해 형성될 수 있다.
한편, 상기 유기 발광층(270)을 형성하기 전에 도 3을 통해 설명한 바와 같이 단일층 또는 다중층 구조의 제 1 발광보조층(미도시)을 더욱 형성할 수 있으며, 상기 유기 발광층(270) 위로 단일층 또는 다중층 구조의 제 2 발광보조층(미도시)을 더욱 형성할 수도 있다.
다음, 도 5w에 도시한 바와 같이, 상기 유기 발광층(270) 위로 비교적 일함수 값이 작은 금속물질 예를들면 알루미늄(Al), 알루미늄 합금, 은(Ag), 마그네슘(Mg), 금(Au) 중 하나 또는 일함수 값이 비교적 큰 투명 도전성 물질인 인듐-틴-옥사이드(ITO)를 표시영역 전면에 증착하여 제 2 전극(273)을 형성함으로써 본 발명의 제 2 실시예에 따른 유기전계 발광소자의 제 1 기판(210)을 완성한다.
이때, 상기 제 1 전극(265)이 일함수 값이 작은 금속물질로 이루어진 경우 상기 제 2 전극(273)은 일함수 값이 큰 투명도전성 물질로, 상기 제 1 전극(265)이 일함수 값이 큰 물질로 이루어진 경우 상기 제 2 전극(273)은 일함수 값이 비교적 작은 금속물질로 형성하는 것이 바람직하다.
상기 각 화소영역(P) 내의 발광영역(EA)에 순차 적층된 상기 제 1 전극(265)과 유기 발광층(270)과 상기 제 2 전극(273)은 유기전계 발광 다이오드(E)를 이룬다.
다음, 도 5x에 도시한 바와같이, 전술한 바와 같이 완성된 상기 제 1 기판(210)에 대해, 상기 표시영역의 테두리를 따라 씰패턴(미도시)을 형성하고, 투명한 재질의 제 2 기판(280)을 대향시킨 후, 불활성 기체 분위기 또는 진공의 분위기에서 상기 제 1 및 제 2 기판(210, 280)을 합착함으로써 본 발명의 제 2 실시예에 따른 유기전계 발광소자(201)를 완성할 수 있다.
이때, 상기 제 2 기판(280)은 유연한 특성을 갖는 플라스틱으로 이루어질 수도 있으며, 또는 유리기판으로 이루어질 수도 있다.
또한 전술한 본 발명의 제 2 실시예에 따른 유기전계 발광소자(201)는 제 1 기판(210)과 마주하여 이격하는 형태로 인캡슐레이션을 위한 제 2 기판(280)이 구비된 것을 나타내고 있지만, 상기 제 2 기판(280)은 변형예로서 점착층을 포함하는 필름 형태로 상기 제 1 기판(210)의 최상층에 구비된 상기 제 2 전극(273)과 접촉하도록 구성될 수도 있다.
또한, 본 발명의 제 2 실시예에 따른 또 다른 변형예로서 상기 제 2 전극(273) 상부로 유기절연막(미도시) 또는 무기절연막(미도시)이 더욱 구비되어 캡핑막이 형성될 수 있으며, 상기 유기절연막(미도시) 또는 무기절연막(미도시)은 그 자체로 인캡슐레이션 막(미도시)으로 이용될 수도 있으며, 이 경우 상기 제 2 기판(280)은 생략할 수도 있다.
본 발명은 전술한 실시예 및 변형예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.
210 : 제 1 기판
213 : 제 1 반도체층
213a, 213b, 213c : (제 1 반도체층의) 제 1, 2, 3 영역
215 : 제 2 반도체층
215a, 215b, 215c : (제 2 반도체층의) 제 1, 2, 3 영역
216 : 게이트 절연막
220a, 220b : 제 1, 2 게이트 전극
223 : 층간절연막
225 : 반도체층 콘택홀
226 : 게이트 콘택홀
233b : 제 2 소스 전극
236a, 236b: 제 1 및 제 2 드레인 전극
238 : 제 1 보조패턴
240 : 제 1 보호층
293b : 제 3 포토레지스트 패턴
ach1 : 제 1 보조콘택홀
ch1 : 제 1 콘택홀
DA : 소자영역
Tr1 : 제 1 박막트랜지스터
TrA1 : 제 1 트랜지스터영역
EA : 발광영역
P : 화소영역
Tr2 : 제 2 박막트랜지스터
TrA2 : 제 2 트랜지스터영역
213 : 제 1 반도체층
213a, 213b, 213c : (제 1 반도체층의) 제 1, 2, 3 영역
215 : 제 2 반도체층
215a, 215b, 215c : (제 2 반도체층의) 제 1, 2, 3 영역
216 : 게이트 절연막
220a, 220b : 제 1, 2 게이트 전극
223 : 층간절연막
225 : 반도체층 콘택홀
226 : 게이트 콘택홀
233b : 제 2 소스 전극
236a, 236b: 제 1 및 제 2 드레인 전극
238 : 제 1 보조패턴
240 : 제 1 보호층
293b : 제 3 포토레지스트 패턴
ach1 : 제 1 보조콘택홀
ch1 : 제 1 콘택홀
DA : 소자영역
Tr1 : 제 1 박막트랜지스터
TrA1 : 제 1 트랜지스터영역
EA : 발광영역
P : 화소영역
Tr2 : 제 2 박막트랜지스터
TrA2 : 제 2 트랜지스터영역
Claims (15)
- 화소영역과 상기 화소영역 내에 소자영역과 발광영역이 정의된 제 1 기판 상의 상기 소자영역에 형성되며 각각 폴리실리콘의 제 1 영역과, 이의 양측으로 불순물 폴리실리콘의 제 2 영역으로 구성된 제 1 및 제 2 반도체층과;
상기 제 1 및 제 2 반도체층 위로 형성된 게이트 절연막과;
상기 게이트 절연막 위로 상기 제 1 및 제 2 반도체층의 각 제 1 영역에 대응하여 각각 형성된 제 1 및 제 2 게이트 전극과;
상기 제 1 및 제 2 게이트 전극 위로 형성되며 상기 제 1 게이트 전극을 노출시키는 게이트 콘택홀이 구비되며, 상기 게이트 절연막과 더불어 패터닝됨으로써 상기 제 1 및 제 2 반도체층의 각 제 2 영역을 노출시키는 반도체층 콘택홀이 구비된 층간절연막과;
상기 층간절연막 위로 상기 제 1 및 제 2 반도체층에 각각 대응하여 상기 반도체층 콘택홀을 통해 상기 제 2 영역과 각각 접촉하며 서로 이격하며 형성된 제 1 소스 및 드레인 전극과 제 2 소스 및 드레인 전극과;
상기 층간절연막 위로 상기 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하며 형성된 제 1 보조패턴과;
상기 제 1 보조패턴 위로 상기 제 1 기판 전면에 형성되며 상기 제 1 보조패턴을 노출시키는 제 1 보조콘택홀과 상기 제 2 드레인 전극을 노출시키는 제 1 콘택홀을 구비한 제 1 보호층과;
상기 제 1 보호층 위로 형성되며 상기 제 1 보조콘택홀을 통해 상기 제 1 보조패턴과 접촉하는 제 1 매개패턴 및 상기 제 1 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하는 제 2 보조패턴과;
상기 제 2 보조패턴 위로 상기 제 1 기판 전면에 형성되며 상기 제 2 보조패턴을 노출시키는 제 2 콘택홀과 상기 제 1 매개패턴을 노출시키는 제 3 콘택홀을 구비한 제 2 보호층과;
상기 제 2 보호층 위로 형성되며 상기 제 3 콘택홀을 통해 상기 제 1 매개패턴과 접촉하며 상기 제 2 보조패턴과 중첩하는 제 3 보조패턴과, 상기 제 2 콘택홀을 통해 상기 제 2 보조패턴과 접촉하는 제 4 보조패턴과;
상기 제 3 및 제 4 보조패턴 위로 형성되며 상기 제 4 보조패턴을 노출시키는 드레인 콘택홀이 구비된 평탄화층과;
상기 화소영역 내의 상기 발광영역에 상기 평탄화층 위로 상기 제 4 보조패턴과 상기 드레인 콘택홀을 통해 접촉하며 형성된 제 1 전극
을 포함하며,
상기 소자영역에 적층된 상기 제 1 반도체층과 게이트 절연막과 제 1 게이트 전극과 층간절연막과 제 1 소스 및 드레인 전극은 제 1 박막트랜지스터를 이루며,
상기 소자영역에 적층된 상기 제 2 반도체층과 게이트 절연막과 제 2 게이트 전극과 층간절연막과 제 2 소스 및 드레인 전극은 제 2 박막트랜지스터를 이루고,
서로 중첩하는 상기 제 2 보조패턴과 제 2 보호층 및 제 3 보조패턴은 제 1 스토리지 커패시터를 이루며,
서로 중첩하는 상기 제 1 보조패턴과 제 1 보호층과 제 2 보조패턴은 제 2 스토리지 커패시터를 이루며,
상기 제 1 및 제 2 스토리지 커패시터는 상기 제 1 박막트랜지스터의 상기 제 1 게이트 전극과 중첩하는 유기전계 발광소자.
- 제 1 항에 있어서,
상기 제 1 전극의 가장자리와 중첩하며 상기 화소영역의 경계에 형성된 뱅크와;
상기 뱅크로 둘러싸인 영역에 대응하여 상기 제 1 전극 위로 형성된 유기 발광층과;
상기 유기 발광층 위로 형성된 제 2 전극
을 더 포함하는 유기전계 발광소자.
- 삭제
- 제 1 항에 있어서,
상기 제 1 및 제 2 반도체층은 각각 상기 제 1 영역과 제 2 영역 사이에 상기 제 2 영역보다 저농도의 불순물이 도핑된 제 3 영역이 더욱 구비된 것이 특징인 유기전계 발광소자.
- 화소영역과 상기 화소영역 내에 소자영역과 발광영역이 정의된 제 1 기판 상의 상기 소자영역에 각각 폴리실리콘의 제 1 및 제 2 반도체층을 형성하는 단계와;
상기 제 1 및 제 2 반도체층 위로 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 위로 상기 제 1 및 제 2 반도체층의 각 제 1 영역에 대응하여 각각 제 1 및 제 2 게이트 전극을 형성하는 단계와;
불순물의 도핑을 진행하여 상기 제 1 및 제 2 반도체층에 대해 상기 제 1 및 제 2 게이트 전극에 대응하여 제 1 영역과, 상기 제 1 영역의 양측으로 불순물이 도핑된 제 2 영역을 형성하는 단계와;
상기 제 1 및 제 2 게이트 전극 위로 형성되며 상기 제 1 게이트 전극을 노출시키는 게이트 콘택홀이 구비되며, 상기 게이트 절연막과 더불어 패터닝됨으로써 상기 제 1 및 제 2 반도체층의 각 제 2 영역을 노출시키는 반도체층 콘택홀이 구비된 층간절연막을 형성하는 단계와;
상기 층간절연막 위로 상기 제 1 및 제 2 반도체층에 각각 대응하여 상기 반도체층 콘택홀을 통해 상기 제 2 영역과 각각 접촉하며 서로 이격하며 형성된 제 1 소스 및 드레인 전극과 제 2 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하는 제 1 보조패턴을 형성하며, 연속하여 상기 제 1 보조패턴 위로 상기 제 1 기판 전면에 상기 제 1 보조패턴을 노출시키는 제 1 보조콘택홀과 상기 제 2 드레인 전극을 노출시키는 제 1 콘택홀을 구비한 제 1 보호층을 형성하는 단계와;
상기 제 1 보호층 위로 상기 제 1 보조콘택홀을 통해 상기 제 1 보조패턴과 접촉하는 제 1 매개패턴 및 상기 제 1 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하는 제 2 보조패턴을 형성하며, 연속하여 상기 제 2 보조패턴 및 제 1 매개패턴 위로 상기 제 2 보조패턴을 노출시키는 제 2 콘택홀과 상기 제 1 매개패턴을 노출시키는 제 3 콘택홀을 구비한 제 2 보호층을 형성하는 단계와;
상기 제 2 보호층 위로 상기 제 3 콘택홀을 통해 상기 제 1 매개패턴과 접촉하며 상기 제 2 보조패턴과 중첩하는 제 3 보조패턴과, 상기 제 2 콘택홀을 통해 상기 제 2 보조패턴과 접촉하는 제 4 보조패턴을 형성하는 단계와;
상기 제 3 및 제 4 보조패턴 위로 상기 제 4 보조패턴을 노출시키는 드레인 콘택홀이 구비된 평탄화층을 형성하는 단계와;
상기 화소영역 내의 상기 발광영역에 상기 평탄화층 위로 상기 제 4 보조패턴과 상기 드레인 콘택홀을 통해 접촉하는 제 1 전극
을 형성하는 단계를 포함하며,
상기 소자영역에 적층된 상기 제 1 반도체층과 게이트 절연막과 제 1 게이트 전극과 층간절연막과 제 1 소스 및 드레인 전극은 제 1 박막트랜지스터를 이루며,
상기 소자영역에 적층된 상기 제 2 반도체층과 게이트 절연막과 제 2 게이트 전극과 층간절연막과 제 2 소스 및 드레인 전극은 제 2 박막트랜지스터를 이루고,
서로 중첩하는 상기 제 2 보조패턴과 제 2 보호층 및 제 3 보조패턴은 제 1 스토리지 커패시터를 이루며,
서로 중첩하는 상기 제 1 보조패턴과 제 1 보호층과 제 2 보조패턴은 제 2 스토리지 커패시터를 이루며,
상기 제 1 및 제 2 스토리지 커패시터는 상기 제 1 박막트랜지스터의 상기 제 1 게이트 전극과 중첩하는 유기전계 발광소자의 제조 방법.
- 제 5 항에 있어서,
상기 제 1 전극의 가장자리와 중첩하며 상기 화소영역의 경계에 뱅크를 형성하는 단계와;
상기 뱅크로 둘러싸인 영역에 대응하여 상기 제 1 전극 위로 유기 발광층을 형성하는 단계와;
상기 유기 발광층 위로 제 2 전극을 형성하는 단계
를 더 포함하는 유기전계 발광소자의 제조 방법.
- 제 5 항에 있어서,
상기 층간절연막 위로 상기 제 1 및 제 2 반도체층에 각각 대응하여 상기 반도체층 콘택홀을 통해 상기 제 2 영역과 각각 접촉하며 서로 이격하며 형성된 제 1 소스 및 드레인 전극과 제 2 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하는 제 1 보조패턴을 형성하며, 연속하여 상기 제 1 보조패턴 위로 상기 제 1 기판 전면에 상기 제 1 보조패턴을 노출시키는 제 1 보조콘택홀과 상기 제 2 드레인 전극을 노출시키는 제 1 콘택홀을 구비한 제 1 보호층을 형성하는 단계는,
상기 층간절연막 위로 제 1 금속층을 형성하는 단계와;
상기 제 1 금속층 위로 제 1 두께의 제 1 포토레지스트 패턴과 상기 제 1 두께보다 두꺼운 제 2 포토레지스트 패턴을 형성하는 단계와;
상기 제 1 및 제 2 포토레지스트 패턴 외측으로 노출된 상기 제 1 금속층을 제거함으로서 상기 제 1 소스 및 드레인 전극과 제 2 소스 및 드레인 전극과 제 1 보조패턴을 형성하는 단계와;
애싱을 진행하여 상기 제 1 포토레지스트 패턴을 제거함으로서 두께가 줄어들어 제 2 두께의 상기 제 2 포토레지스트 패턴만을 남기는 단계와;
상기 제 2 포토레지스트 패턴 위로 상기 제 1 기판 전면에 질화실리콘(SiNx)을 증착하여 상기 제 1 보호층을 형성하는 단계와;
스트립을 진행하여 상기 제 2 포토레지스트 패턴과 이의 상부에 형성된 상기 제 1 보호층을 동시에 제거함으로서 상기 제 1 보조콘택홀 및 제 1 콘택홀을 형성하는 단계
를 포함하는 것이 특징인 유기전계 발광소자의 제조 방법.
- 제 7 항에 있어서,
상기 제 1 보호층은 스텝커버리지 특성을 약화시키도록 상기 게이트 절연막을 형성하는 속도대비 빠른 속도의 화학기상증착 또는 이방성의 증착 특성을 갖는 스퍼터링을 통해 형성됨으로서 상기 제 2 포토레지스트 패턴의 측면에 대해서는 형성되지 않거나 또는 타 영역대비 얇은 두께로 형성되도록 하는 것이 특징인 유기전계 발광소자의 제조 방법.
- 제 8 항에 있어서,
상기 제 2 포토레지스트 패턴의 측면에 상기 제 1 보호층이 타 영역대비 얇은 두께로 형성되는 경우, 등방성의 건식식각을 진행함으로서 상기 제 2 포토레지스트 측면에 형성된 상기 제 1 보호층을 제거하는 단계를 더 포함하는 유기전계 발광소자의 제조 방법.
- 제 5 항에 있어서,
상기 제 1 보호층 위로 상기 제 1 보조콘택홀을 통해 상기 제 1 보조패턴과 접촉하는 제 1 매개패턴 및 상기 제 1 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하는 제 2 보조패턴을 형성하며, 연속하여 상기 제 2 보조패턴 및 제 1 매개패턴 위로 상기 제 2 보조패턴을 노출시키는 제 2 콘택홀과 상기 제 1 매개패턴을 노출시키는 제 3 콘택홀을 구비한 제 2 보호층을 형성하는 단계는,
상기 제 1 보호층 위로 제 2 금속층을 형성하는 단계와;
상기 제 2 금속층 위로 제 3 두께의 제 3 포토레지스트 패턴과 상기 제 3 두께보다 두꺼운 제 4 포토레지스트 패턴을 형성하는 단계와;
상기 제 3 및 제 4 포토레지스트 패턴 외측으로 노출된 상기 제 2 금속층을 제거함으로서 상기 제 1 매개패턴 및 제 2 보조패턴을 형성하는 단계와;
애싱을 진행하여 상기 제 3 포토레지스트 패턴을 제거함으로서 두께가 줄어들어 제 4 두께의 상기 제 4 포토레지스트 패턴만을 남기는 단계와;
상기 제 4 포토레지스트 패턴 위로 상기 제 1 기판 전면에 질화실리콘(SiNx)을 증착하여 상기 제 2 보호층을 형성하는 단계와;
스트립을 진행하여 상기 제 4 포토레지스트 패턴과 이의 상부에 형성된 상기 제 2 보호층을 동시에 제거함으로서 상기 제 2 콘택홀 및 제 3 콘택홀을 형성하는 단계
를 포함하는 것이 특징인 유기전계 발광소자의 제조 방법.
- 제 10 항에 있어서,
상기 제 2 보호층은 스텝커버리지 특성을 약화시키도록 상기 게이트 절연막을 형성하는 속도대비 빠른 속도의 화학기상증착 또는 이방성의 증착 특성을 갖는 스퍼터링을 통해 형성됨으로서 상기 제 4 포토레지스트 패턴의 측면에 대해서는 형성되지 않거나 또는 타 영역대비 얇은 두께로 형성되도록 하는 것이 특징인 유기전계 발광소자의 제조 방법.
- 제 11 항에 있어서,
상기 제 4 포토레지스트 패턴의 측면에 상기 제 2 보호층이 타 영역대비 얇은 두께로 형성되는 경우, 등방성의 건식식각을 진행함으로서 상기 제 4 포토레지스트 측면에 형성된 상기 제 2 보호층을 제거하는 단계를 더 포함하는 유기전계 발광소자의 제조 방법.
- 제 11 항에 있어서,
불순물의 도핑을 진행하여 상기 제 1 및 제 2 반도체층에 대해 상기 제 1 및 제 2 게이트 전극에 대응하여 제 1 영역과, 상기 제 1 영역의 양측으로 불순물이 도핑된 제 2 영역을 형성하는 단계 이후에는
상기 제 1 및 제 2 게이트 전극의 폭을 줄이는 단계와;
상기 제 1 및 제 2 게이트 전극의 폭이 줄어듦으로 해서 이의 외측으로 노출된 상기 제 1 영역에 대해 상기 제 2 영역 대비 낮은 저농도의 불순물 도핑을 실시함으로서 상기 제 1 및 제 2 반도체층에 제 3 영역을 형성하는 단계
를 더 포함하는 유기전계 발광소자의 제조 방법. - 제 7 항에 있어서,
상기 제 1 보호층의 두께는 상기 제 1 금속층의 두께보다 크고 상기 제 2 포토레지스트 패턴의 제 2 두께보다 작은 유기전계 발광소자의 제조 방법.
- 제 10 항에 있어서,
상기 제 2 보호층의 두께는 상기 제 2 금속층의 두께보다 크고 상기 제 4 포토레지스트 패턴의 제 4 두께보다 작은 유기전계 발광소자의 제조 방법.
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