KR102168302B1 - 3차원 채널을 이용하는 반도체 장치 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 제1 핀; 상기 제1 핀과 분리된 제2 핀; 상기 제1 핀과 상기 제2 핀을 가로지르도록 배치된 게이트; 상기 게이트의 양측에 배치되고, 제1 전압과 전기적으로 연결되고 상기 제1 핀 내에 형성된 제1 도프트 영역(doped region); 및 상기 게이트의 양측에 배치되고, 상기 제1 전압과 다른 제2 전압과 전기적으로 연결되고 상기 제2 핀 내에 형성된 제2 도프트 영역을 포함한다.

Description

3차원 채널을 이용하는 반도체 장치{Semiconductor device using three dimensional channel}
본 발명은 반도체 장치에 관한 것으로, 더 구체적으로 3차원 채널을 이용하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
한편, LDMOS(laterally diffused MOS) 또는 DEMOS(Drain Extended MOS)를 멀티 게이트 트랜지스터(예를 들어, 핀형 트랜지스터(finFET))로 적용할 때, 핀(fin)의 폭(width)가 고정되어 있어서 LDMOS 또는 DEMOS의 좋은 특성(예를 들어, 높은 브레이크다운 전압과 낮은 온 저항)을 쉽게 반영하기 어렵다.
본 발명이 해결하려는 과제는, 높은 브레이크다운 전압과 낮은 온 저항을 구현한, 3차원 채널을 이용한 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은 제1 핀; 상기 제1 핀과 분리된 제2 핀; 상기 제1 핀과 상기 제2 핀을 가로지르도록 배치된 게이트; 상기 게이트의 양측에 배치되고, 제1 전압과 전기적으로 연결되고 상기 제1 핀 내에 형성된 제1 도프트 영역(doped region); 및 상기 게이트의 양측에 배치되고, 상기 제1 전압과 다른 제2 전압과 전기적으로 연결되고 상기 제2 핀 내에 형성된 제2 도프트 영역을 포함한다.
상기 게이트는 제1 방향으로 길게 연장되고, 상기 게이트의 하부에 상기 제1 방향을 따라 형성된 제1 도전형의 제1 웰을 포함한다.
상기 제1 핀은 상기 제1 방향과 다른 제2 방향으로 길게 연장되고, 상기 제1 웰은 상기 제1 핀 내에 상기 제2 방향을 따라 길게 연장되고, 상기 제1 도프트 영역은 상기 제1 웰 내에 형성된다.
상기 제2 핀은 상기 제2 방향으로 길게 연장되고, 상기 제2 핀 내의 적어도 일부에, 상기 제1 도전형과 다른 제2 도전형이 제2 웰이 형성되고, 상기 제2 도프트 영역은 상기 제2 웰 내에 형성된다.
상기 게이트 하부에 위치하는 제1 웰의 폭은, 상기 제1 핀의 폭보다 크다.
상기 제1 핀은 제1 액티브 영역 내에 형성되고, 상기 제2 핀은 상기 제1 액티브 영역과 분리된 제2 액티브 영역 내에 형성된다.
상기 제1 액티브 영역과 상기 제2 액티브 영역은 DTI(deep trench isolation layer)에 의해서 분리된다.
온 전류(on current)는 상기 제1 도프트 영역에서 상기 게이트 하부의 드리프트 영역(drift region)을 거쳐서 상기 제2 도프트 영역으로 흐른다.
상기 제1 액티브 영역 내에서 상기 제1 핀은 STI(Shallow Trench Isolation)에 의해서 정의된다.
상기 제1 액티브 영역 내에 다수의 제1 핀이 형성되고, 상기 제2 액티브 영역 내에 다수의 제2 핀이 형성되고, 상기 게이트는 상기 다수의 제1 핀과 상기 다수의 제2 핀을 가로지르도록 배치된다.
상기 제1 핀의 연장 방향과 나란하게 배치되고, 상기 제1 도프트 영역과 연결된 제1 배선과, 상기 제2 핀의 연장 방향과 나란하게 배치되고, 상기 제2 도프트 영역과 연결된 제2 배선을 포함한다.
상기 제1 배선과 상기 제2 배선은 M1 배선 레벨에 배치된다.
상기 제1 핀은 제1 장변과 제1 단변을 포함하고, 상기 제2 핀은 제2 장변과 제2 단변을 포함하고, 상기 제1 장변과 상기 제2 장변은 서로 마주보고, 상기 제1 단변과 상기 제2 단변 상에 형성된 더미 게이트를 더 포함한다.
상기 반도체 장치는 LDMOS(laterally diffused MOS) 또는 DEMOS(Drain Extended MOS)이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은 제1 핀; 상기 제1 핀과 분리된 제2 핀; 상기 제1 핀과 상기 제2 핀 사이에 형성된 절연층; 상기 제1 핀, 상기 제2 핀, 상기 절연층을 가로지르도록 형성된 게이트; 상기 제1 핀 내에 형성되고, 상기 게이트와 오버랩되는 상기 절연층의 하부에 형성되고, 상기 제2 핀의 일부 내에 형성되는 제1 도전형의 제1 웰; 상기 제2 핀의 일부 내에 형성되고, 상기 제1 도전형과 다른 제2 도전형의 제2 웰; 상기 제1 핀 내의 상기 제1 웰 내에 형성된 드레인; 및 상기 제2 핀 내의 상기 제2 웰 내에 형성된 소오스를 포함한다.
온 전류(on current)는 상기 드레인에서 상기 게이트의 하부의 제1 웰을 거쳐서 상기 소오스로 흐른다.
상기 제1 핀은 제1 액티브 영역 내에 형성되고, 상기 제2 핀은 상기 제1 액티브 영역과 분리된 제2 액티브 영역 내에 형성된다.
상기 절연층은 DTI(deep trench isolation layer)이다.
상기 제1 액티브 영역 내에 다수의 제1 핀이 형성되고, 상기 제2 액티브 영역 내에 다수의 제2 핀이 형성되고, 상기 게이트는 상기 다수의 제1 핀과 상기 다수의 제2 핀을 가로지르도록 배치된다.
상기 제1 핀과 상기 제2 핀은 동일한 액티브 영역 내에 형성되고, 상기 절연층은 STI(shallow trench layer)이다.
상기 제1 핀의 연장 방향과 나란하게 배치되고, 상기 제1 드레인과 연결된 제1 배선과, 상기 제2 핀의 연장 방향과 나란하게 배치되고, 상기 제2 소오스와 연결된 제2 배선을 포함하다.
상기 게이트 하부에 위치하는 제1 웰의 폭은, 상기 제1 핀의 폭보다 크다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은 서로 이격되고, 바로 인접하게 배치되고, 서로 장변이 마주보는 제1 핀과 제2 핀; 상기 제1 핀과 상기 제2 핀을 가로지르도록 형성된 게이트; 상기 제1 핀 전체에 형성된 제1 도전형의 제1 웰; 상기 제2 핀 내에서, 상기 게이트와 오버랩된 영역 중 적어도 일부에 형성된 제1 도전형의 제2 웰; 상기 제2 핀 내에 상기 제2 웰과 접하여 형성된 제2 도전형의 제3 웰을 포함한다.
상기 제1 웰과 상기 제2 웰은 서로 연결된다.
상기 제1 웰 내에 형성된 제1 도전형의 제1 도프트 영역과, 상기 제3 웰 내에 형성된 제1 도전형의 제2 도프트 영역을 더 포함한다.
상기 제1 핀은 제1 액티브 영역 내에 형성되고, 상기 제2 핀은 상기 제1 액티브 영역과 분리된 제2 액티브 영역 내에 형성된다.
상기 절연층은 DTI(deep trench isolation layer)이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은 서로 이격되고, 바로 인접하게 배치되고, 서로 장변이 마주보는 제1 핀과 제2 핀; 상기 제1 핀과 상기 제2 핀을 가로지르도록 형성된 게이트; 상기 제1 핀 상에, 상기 제1 핀의 연장 방향과 나란하게 배치되고, 상기 제1 핀과 연결된 제1 배선과, 상기 제2 핀 상에, 상기 제2 핀의 연장 방향과 나란하게 배치되고, 상기 제2 핀과 연결된 제2 배선을 포함한다.
상기 제1 배선과 상기 제2 배선은 M1 배선 레벨에 배치된다.
상기 제1 배선에는 제1 전압이 연결되고, 상기 제2 배선에는 상기 제1 전압과 다른 제2 전압이 연결된다.
상기 제1 배선은, 상기 게이트의 연장 방향과 나란하게 배치된 제3 배선과 연결되고, 상기 제2 배선은, 상기 게이트의 연장 방향과 나란하게 배치된 제4 배선과 연결되고, 상기 제3 배선과 상기 제4 배선은 M1 배선 레벨 바로 위의 M2 배선 레벨이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은 제1 영역에 형성된 제1 트랜지스터; 및 상기 제1 영역과 다른 제2 영역에 형성된 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 드레인이 형성된 제1 핀과, 소오스가 형성된 제2 핀과, 상기 제1 핀과 상기 제2 핀 사이에 형성된 절연층과, 상기 제1 핀, 상기 제2 핀, 상기 절연층을 가로지르도록 형성된 제1 게이트와, 상기 제1 게이트와 오버랩된 상기 절연막 하부에 형성된 드리프트 영역을 포함하고, 상기 제2 트랜지스터는 드레인과 소오스가 형성된 제3 핀과, 상기 제3 핀 상에 상기 드레인과 소오스 사이에 형성된 제2 게이트를 포함한다.
상기 제1 트랜지스터는 제1 구동 전압용이고, 상기 제2 트랜지스터는 제2 구동 전압용이고, 상기 제1 구동 전압은 상기 제2 구동 전압보다 높다.
상기 제1 게이트의 길이는, 상기 제2 게이트의 길이보다 길다.
상기 제1 핀의 폭, 상기 제2 핀의 폭, 상기 제3 핀의 폭은 서로 동일하다.
상기 제1 트랜지스터와 상기 제2 트랜지스터는 LDMOS(laterally diffused MOS) 또는 DEMOS(Drain Extended MOS)이다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 및 도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 3은 도 1 및 도 2의 반도체 장치의 회로도이다.
도 4는 도 1 및 도 2의 반도체 장치의 개념적인 사시도이다.
도 5 내지 도 7은 각각 도 1의 A-A, B-B, C-C 를 따라서 절단한 단면도이다.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 9는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 10은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 11은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 12는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 13 및 도 14는 각각 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도 및 회로도이다.
도 15는 각각 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 16은 각각 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다. 도 17은 도 16의 제1 영역과 제2 영역의 예시적 레이아웃도이다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서 설명할 본 발명의 몇몇 실시예에 따른 반도체 장치는, LDMOS(laterally diffused MOS) 또는 DEMOS(Drain Extended MOS)일 수 있으나, 이에 한정되지 않는다.
도 1 및 도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 1은 액티브 영역과 게이트, 웰, 컨택을 도시한 것이고, 도 2는 도 1의 컨택과 연결되는 M1 배선레벨 및 M2 배선레벨의 배선을 도시한 것이다. 도 3은 도 1 및 도 2의 반도체 장치의 회로도이다. 도 4는 도 1 및 도 2의 반도체 장치의 개념적인 사시도이다. 도 5 내지 도 7은 각각 도 1의 A-A, B-B, C-C 를 따라서 절단한 단면도이다.
우선, 도 1, 도 2 및 도 4를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는 제1 액티브 영역(ACT1), 제1 핀(F1), 제2 액티브 영역(ACT2), 제2 핀(F2), 게이트(G1), 제1 웰(NW1), 제2 웰(PW1), 제1 도프트 영역(141, 142), 제2 도프트 영역(151, 152) 등을 포함한다.
제1 핀(F1)과 제2 핀(F2)은 기판 상에 형성된다. 제1 핀(F1)과 제2 핀(F2)은 기판(SUB)의 일부일 수도 있고, 기판(SUB)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 기판(SUB)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
제1 핀(F1)과 제2 핀(F2)은 동일한 방향으로, 예를 들어, 제2 방향(Y1)으로 길게 연장되도록 형성된다. 제1 핀(F1)과 제2 핀(F2)은 각각 예를 들어, 직사각형 형태로 형성될 수 있다. 이러한 경우, 제1 핀(F1)의 장변(long side)과 제2 핀(F2)의 장변은 서로 마주보도록 배치될 수 있다. 도면에서는 직사각형 형태로 도시하였으나, 에지(edge) 부분이 모따기(chamfering)되어 있을 수 있다. 또한, 직사각형이 아닌 다른 형태일 수도 있다.
또한, 제1 핀(F1)과 제2 핀(F2)은 서로 이격되고, 바로 인접하여 배치될 수 있다. 즉, 제1 핀(F1)과 제2 핀(F2) 사이에는 다른 핀이 배치되지 않을 수 있다.
게이트(G1)는 제1 핀(F1)과 제2 핀(F2)을 가로지르도록 배치될 수 있다. 게이트(G1)는 예를 들어, 제1 방향(X1)으로 길게 연장될 수 있다. 제1 방향(X1)은 예를 들어, 제2 방향(Y1)과 수직한 방향일 수 있다. 게이트(G1)는 결정 실리콘, 비결정 실리콘, 금속, 실리사이드 등을 이용하여 형성될 수 있다. 예를 들어, 게이트(G1)는 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있다. 또는 게이트 퍼스트 공정(gate first process)를 통해서 형성될 수도 있다.
게이트(G1) 하부의 제1 웰(NW1)의 폭(L2)은, 제1 핀(F1)의 폭(L1)보다 클 수 있고, 제2 핀(F2)의 폭보다 클 수 있다.
한편, 제1 핀(F1)은 제1 액티브 영역(ACT1) 내에 형성되고, 제2 핀(F2)은 제1 액티브 영역(ACT1)과 분리된 제2 액티브 영역(ACT2) 내에 형성될 수 있다. 여기서, 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)은 제1 절연층(110)에 의해서 구분될 수 있다. 예를 들어, 제1 절연층(110)은 DTI(deep trench isolation layer)일 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 절연층(110)은 STI(Shallow Trench Isolation)일 수도 있다.
도 4에 도시된 것과 같이, 액티브 영역(ACT1, ACT2)을 서로 구분하는 것은 제1 절연층(110)(즉, DTI) 이고, 하나의 액티브 영역(예를 들어, ACT1) 내에서 핀(F1)을 구분하는 것은 제2 절연층(111)(즉, STI)일 수도 있다. 제1 절연층(110)의 높이는 H1이고, 제2 절연층(111)의 높이는 H2일 수 있다. 도시된 것과 같이, H1은 H2보다 높을 수 있다.
또한, 제1 핀(F1) 및 제2 핀(F2)의 높이는 H3 일 수 있다.
도 1 및 도 4에서, 제1 액티브 영역(ACT1) 내에 하나의 제1 핀(F1)이 배치되고, 제2 액티브 영역(ACT2) 내에 하나의 제2 핀(F2)이 배치되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제1 액티브 영역(ACT1) 내에 2개 이상의 제1 핀(F1)이 배치되고, 제2 액티브 영역(ACT2) 내에 2개 이상의 제1 핀(F1)이 배치될 수도 있다. 전술한 것과 같이, 하나의 액티브 영역(ACT1) 내에, 2개 이상의 제1 핀(F1) 사이에는 STI가 위치할 수 있다.
제1 웰(NW1)은 제1 도전형(예를 들어, N웰)일 수 있다. 도 1에 도시된 것과 같이, 제1 웰(NW1)은 제2 방향(Y1)으로 길게 연장될 수 있다. 더 구체적으로, 제1 웰(NW1)은 제1 액티브 영역(ACT1)(및 제1 핀(F1)) 내에 형성될 수 있다. 또한, 제1 웰(NW1)은 게이트(G1)의 하부에, 제1 방향(X1)을 따라 길게 형성될 수 있다. 또한, 제1 웰(NW1)은 제2 액티브 영역(ACT2)의 일부(및 제2 핀(F2)의 일부) 내에 형성될 수 있다. 도시된 것과 같이, 예를 들어, 제1 웰(NW1)은 T자 형태로 형성될 수 있다.
게이트(G1)의 양측에 배치된 제1 도전형의 제1 도프트 영역(141, 142)은 제1 도전형의 제1 웰(NW1) 내에 형성될 수 있다. 제1 도프트 영역(141, 142)은 드레인(drain)일 수 있다.
제2 웰(PW1)은 제2 도전형(예를 들어, P웰)일 수 있다. 제2 웰(PW1)은 제1 웰(NW1)이 형성되지 않은 영역에 형성될 수 있다. 제2 웰(PW1)은 제1 웰(NW1)과 접촉하도록 형성될 수 있다. 예를 들어, 제2 웰(PW1)은 제2 액티브 영역(ACT2)의 나머지 영역(및 제2 핀(F2)의 나머지 영역) 내에도 형성될 수 있다.
게이트(G1)의 양측에 배치된 제1 도전형의 제2 도프트 영역(151, 152)은 제2 도전형의 제2 웰(PW1) 내에 형성될 수 있다. 제2 도프트 영역(151, 152)은 소오스(source)일 수 있다.
도 1 및 도 2를 참조하면, 제1 도프트 영역(141, 142)은 제1 전압(예를 들어, VDD)에 전기적으로 연결될 수 있다.
여기서, 제1 배선(M11)은 제1 핀(F1)의 연장 방향(즉, 제2 방향(Y1))과 나란하게 배치되고, 컨택(CNT11, CNT12)을 통해서 제1 핀(F1)(즉, 제1 도프트 영역(141, 142) 또는 드레인)과 연결될 수 있다. 여기서, 제1 배선(M11)은 M1 배선 레벨에 배치될 수 있다. M1 배선 레벨은, 트랜지스터(구체적으로, 트랜지스터의 게이트, 소오스, 드레인) 위에 형성된 가장 낮은 레벨(most lowest level)의 배선 레벨일 수 있다. 또한, 제3 배선(M21)은 게이트(G1)의 연장 방향(즉, 제1 방향(X1))과 나란하게 배치되고, 제3 배선(M21)은 M1 배선 레벨 바로 위의 M2 배선 레벨일 수 있다. 제1 배선(M11) 및 제3 배선(M21)에는 제1 전압(VDD)가 인가될 수 있다. 따라서, 게이트(G1)의 양측에 배치된 제1 도프트 영역(141, 142)에는 동일한 전압(VDD)이 인가될 수 있다.
또한, 제2 도프트 영역(151, 152)은 제2 전압(예를 들어, GND)에 전기적으로 연결될 수 있다.
여기서, 제2 배선(M12)은 제2 핀(F2)의 연장 방향(즉, 제2 방향(Y1))과 나란하게 배치되고, 컨택(CNT21, CNT22)을 통해서 제2 핀(F2)(즉, 제2 도프트 영역(151, 152) 또는 소오스)과 연결될 수 있다. 여기서, 제2 배선(M12)은 M1 배선 레벨에 배치될 수 있다. 또한, 제4 배선(M22)은 게이트(G1)의 연장 방향(즉, 제1 방향(X1))과 나란하게 배치되고, 제4 배선(M22)은 M1 배선 레벨 바로 위의 M2 배선 레벨일 수 있다. 제2 배선(M12) 및 제4 배선(M22)에는 제2 전압(GND)가 인가될 수 있다. 따라서, 게이트(G1)의 양측에 배치된 제2 도프트 영역(151, 152)에는 동일한 전압(GND)이 인가될 수 있다.
또한, 제5 배선(M13)은 컨택(CNT3, CNT4)을 통해서 게이트(G1)와 연결될 수 있다. 제5 배선(M13)은 M1 배선 레벨에 배치될 수 있다. 제5 배선(M13)은 제1 배선(M11) 및 제2 배선(M12)과 나란하게, 제1 방향(X1)으로 길게 연장될 수 있다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는 2개의 트랜지스터(TR1, TR2)를 포함할 수 있다. 즉, 2개의 트랜지스터(TR1, TR2)는 게이트(G1)를 공유하고, 트랜지스터(TR1)의 드레인과, 트랜지스터(TR2)의 드레인은 각각 컨택(CNT11, CNT12)를 통해서 제1 전압(VDD)이 인가될 수 있다. 또한, 트랜지스터(TR1)의 소오스와, 트랜지스터(TR2)의 소오스는 각각 컨택(CNT21, CNT22)를 통해서 제2 전압(GND)이 인가될 수 있다.
여기서, 도 5를 참조하면, 제1 도전형의 제1 웰(NW1)은 제1 핀(F1) 전체에 형성되어 있다. 또한, 게이트(G1)의 양측에 제1 웰(NW1) 내에 제1 도전형의 제1 도프트 영역(141, 142)이 형성될 수 있다.
도 6을 참조하면, 제1 도전형의 제1 웰(NW1)은 제2 핀(F2) 내에서, 게이트(G1)와 오버랩된 영역 중 적어도 일부에 형성될 수 있다. 또한, 제2 도전형의 제2 웰(PW1)은 제2 핀(F2) 내에 제2 웰(PW1)과 접하여 형성될 수 있다. 게이트(G1)의 양측에 제2 웰 내에 형성된 제1 도전형의 제2 도프트 영역(151, 152)이 형성될 수 있다.
전술한 것과 같이, 제1 핀(F1)의 제1 웰(NW1)과 제2 핀(F2) 내의 제1 웰(NW1)은 서로 연결된 것일 수 있다.
도 7을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치의 동작을 설명한다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 드레인(즉, 제1 도프트 영역(141, 142))과 소오스(즉, 제2 도프트 영역(151, 152))이 각각 서로 다른 핀(F1, F2)에 형성되어 있다.
전술한 것과 같이, 제1 핀(F1)과 제2 핀(F2) 사이에는 절연막(110, 111)이 배치될 수 있다. 절연막(110)은 DTI이고, 절연막(111)은 STI일 수 있으나, 이에 한정되지 않는다.
제1 웰(NW1)은 제1 핀(F1), 게이트(G1) 아래의 영역(즉, 제1 핀(F1)과 제2 핀(F2) 사이의 영역), 제2 핀(F2)에 형성된다. 제2 웰(PW1)은 제2 핀(F2) 내에, 제1 웰(NW1)과 접하여 형성된다. 도시된 것과 같이, 제1 웰(NW1)은 절연막(110, 111)보다 더 깊게 형성되어 있다.
게이트(G1)에 턴온 전압이 인가되면, 게이트(G1) 하부의 제2 핀(F2) 내에 채널(120)이 형성된다. 따라서, 온 전류(on current)(EP)가 제1 핀(F1) 내의 드레인에서 게이트(G1)의 하부의 제1 웰(NW1)을 거쳐서 제2 핀(F2) 내의 소오스로 흐른다. 게이트(G1) 하부의 제1 웰(NW1) 영역은 드리프트 영역이 된다.
도시된 것과 같이, 온 전류(EP)가 게이트(G1)와 핀(F1, F2)의 접촉면으로 집중되지 않는다. 온 전류(EP)가 제1 핀(F1)의 드레인에서 아래쪽 방향으로(즉, 기판(SUB)의 바닥면 쪽으로) 흘러서 절연막(110) 아래로 지나간다. 또한, 절연막(110)을 지난 후, 제2 핀(F2)의 소오스 쪽으로 향하게 된다.
하나의 핀 내에 소오스 및 드레인을 형성하여, 핀형 트랜지스터를 제조한 경우, 특성상, 전류 패스(current path)가 되는 핀이 큰 저항을 가지게 된다. 게이트와 핀 사이에(또는 게이트와 STI 사이에) 필드(field)가 많이 걸리기 때문에, 게이트와 핀 사이는 취약영역이 될 수 있다. 핀형 트랜지스터로 고전압용 CMOS 소자를 만들 경우, 성능 저하가 심각하게 나타날 수 있다.
그런데, 본 발명의 제1 실시예에 따른 반도체 장치의 경우, 온 전류(EP)가 게이트(G1)와 핀(F1, F2)의 접촉면으로 잘 흐르지 않는다. 뿐만 아니라, 도 1에 도시된 것과 같이, 게이트(G1) 하부의 제1 웰(NW1)의 폭(L2)는, 제1 핀(F1)의 폭(L1)보다 크다. 즉, 온 전류(EP)는 넓은 폭(L2)을 갖는 제1 웰(NW1)을 통해서 흐르게 된다. 즉, 온 전류(EP)의 전류 패스가 상당히 넓다. 따라서, 하나의 핀 내에 소오스 및 드레인이 형성된 핀형 트랜지스터에 비해서, 높은 온 전류(EP)가 흐르게 된다. 이는 높은 브레이크다운 전압과 낮은 온 저항을 구현할 수 있음을 의미한다.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 8을 참조하면, 제1 액티브 영역(ACT1) 내에 다수의 제1 핀(F11, F12)이 형성될 수 있다. 제2 액티브 영역(ACT2) 내에 다수의 제2 핀(F21, F22)이 형성될 수 있다. 도면에서는 2개의 제1 핀(F11, F12)과 2개의 제2 핀(F21, F22)을 도시하였으나, 이에 한정되지 않는다. 즉, 3개 이상의 제1 핀(F11, F12)과 3개 이상의 제2 핀(F21, F22)이 형성될 수도 있다. 또한, 제1 액티브 영역(ACT1) 내에 형성된 제1 핀(F1)의 개수와, 제2 액티브 영역(ACT2)내에 형성된 제2 핀(F2)의 개수가 동일한 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제1 액티브 영역(ACT1) 내에 형성된 제1 핀(F1)의 개수가, 제2 액티브 영역(ACT2)내에 형성된 제2 핀(F2)의 개수보다 많을 수 있다.
또한, 컨택(CNT11, CNT12)은 2개의 제1 핀(F11, F12)에 동시에 접촉하도록 형성될 수 있다. 컨택(CNT21, CNT22)은 2개의 제2 핀(F21, F22)에 동시에 접촉하도록 형성될 수 있다.
도 9는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 9를 참조하면, 제1 핀(F1), 제2 핀(F2) 및 제3 핀(F3)은 동일한 방향으로, 예를 들어, 제2 방향(Y1)으로 길게 연장되도록 형성된다. 제1 핀(F1), 제2 핀(F2) 및 제3 핀(F3)은 바로 인접하여 배치될 수 있다.
게이트(G1)는 제1 핀(F1) 내지 제3 핀(F3)을 가로지르도록 배치될 수 있다.
제1 핀(F1)은 제1 액티브 영역(ACT1) 내에 형성되고, 제2 핀(F2)은 제1 액티브 영역(ACT1)과 분리된 제2 액티브 영역(ACT2) 내에 형성되고, 제3 핀(F3)은 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)과 분리된 제3 액티브 영역(ACT3) 내에 형성되고, 될 수 있다. 액티브 영역(ACT1, ACT2, ACT3)을 서로 구분하는 것은 DTI(deep trench isolation layer)일 수 있으나, 이에 한정되지 않는다.
제1 웰(NW1)은 제1 액티브 영역(ACT1)(및 제1 핀(F1)) 및 제3 액티브 영역(ACT3)(및 제3 핀(F3)) 내에 형성될 수 있다. 또한, 제1 웰(NW1)은 게이트(G1)의 하부에, 제1 방향(X1)을 따라 길게 형성될 수 있다. 제1 웰(NW1)은 제2 액티브 영역(ACT2)의 일부(및 제2 핀(F2)의 일부) 내에 형성될 수 있다. 도시된 것과 같이, 예를 들어, 제1 웰(NW1)은 I 자 형태로 형성될 수 있다. 제2 웰(PW1)은 제1 웰(NW1)과 접하여, 제1 웰(NW1)이 형성되지 않은 다른 영역에 형성될 수 있다.
게이트(G1)의 양측에 배치된 제1 도전형의 제1 도프트 영역(141, 142)은 제1 도전형의 제1 웰(NW1) 내에 형성되고, 게이트(G1)의 양측에 배치된 제1 도전형의 제1 도프트 영역(161, 162)은 제1 도전형의 제1 웰(NW1) 내에 형성될 수 있다. 제1 도프트 영역(141, 142, 161, 162)은 드레인(drain)일 수 있다. 제1 도프트 영역(141, 142, 161, 162)은 각각 컨택(CNT11, CNT12, CNT51, CNT52)에 연결될 수 있다.
게이트(G1)의 양측에 배치된 제1 도전형의 제2 도프트 영역(151, 152)은 제2 도전형의 제2 웰(PW1) 내에 형성될 수 있다. 제2 도프트 영역(151, 152)은 소오스(source)일 수 있다. 제2 도프트 영역(151, 152)은 각각 컨택(CNT21, CNT22)에 연결될 수 있다.
즉, 제2 도프트 영역(151, 152)(즉, 소오스)의 위아래에, 제1 도프트 영역(141, 142, 161, 162)(즉, 드레인)이 위치할 수 있다.
도 10은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 10을 참조하면, 제2 핀(F2), 제3 핀(F3) 및 제4 핀(F4)은 동일한 방향으로, 예를 들어, 제2 방향(Y1)으로 길게 연장되도록 형성된다. 제2 핀(F2), 제3 핀(F3) 및 제4 핀(F4)은 바로 인접하여 배치될 수 있다.
게이트(G1)는 제2 핀(F2) 내지 제4 핀(F4)을 가로지르도록 배치될 수 있다.
제2 핀(F2)은 제2 액티브 영역(ACT2) 내에 형성되고, 제3 핀(F3)은 제2 액티브 영역(ACT2)과 분리된 제3 액티브 영역(ACT3) 내에 형성되고, 제4 핀(F4)은 제2 액티브 영역(ACT2) 및 제3 액티브 영역(ACT3)과 분리된 제4 액티브 영역(ACT4) 내에 형성되고, 될 수 있다. 액티브 영역(ACT2, ACT3, ACT4)을 서로 구분하는 것은 DTI(deep trench isolation layer)일 수 있으나, 이에 한정되지 않는다.
제1 웰(NW1)은 제3 액티브 영역(ACT3)(및 제3 핀(F3)) 내에 형성될 수 있다. 또한, 제1 웰(NW1)은 게이트(G1)의 하부에, 제1 방향(X1)을 따라 길게 형성될 수 있다. 제1 웰(NW1)은 제2 액티브 영역(ACT2)의 일부(및 제2 핀(F2)의 일부) 및 제4 액티브 영역(ACT4)의 일부(및 제4 핀(F4)의 일부) 내에 형성될 수 있다. 도시된 것과 같이, 예를 들어, 제1 웰(NW1)은 + 자 형태로 형성될 수 있다. 제2 웰(PW1)은 제1 웰(NW1)과 접하여, 제1 웰(NW1)이 형성되지 않은 다른 영역에 형성될 수 있다.
게이트(G1)의 양측에 배치된 제1 도전형의 제2 도프트 영역(151, 152)은 제2 도전형의 제2 웰(PW1) 내에 형성되고, 게이트(G1)의 양측에 배치된 제1 도전형의 제2 도프트 영역(171, 172)은 제2 도전형의 제2 웰(PW1) 내에 형성될 수 있다. 제2 도프트 영역(151, 152, 171, 172)은 소오스(source)일 수 있다. 제2 도프트 영역(151, 152, 171, 172)은 각각 컨택(CNT21, CNT22, CNT61, CNT62)에 연결될 수 있다.
게이트(G1)의 양측에 배치된 제1 도전형의 제1 도프트 영역(161, 162)은 제1 도전형의 제1 웰(NW1) 내에 형성될 수 있다. 제1 도프트 영역(161, 162)는 드레인(drain)일 수 있다. 제1 도프트 영역(161, 162)은 각각 컨택(CNT31, CNT32)에 연결될 수 있다.
즉, 제1 도프트 영역(161, 162)(즉, 드레인)의 위아래에, 제2 도프트 영역(151, 152, 171, 172)(즉, 소오스)이 위치할 수 있다.
도 11은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 위주로 설명한다. 도 11을 참조하면, 게이트(G1)는 제1 핀(F1)은 가로지르지 않고, 제2 핀(F2)만 교차하도록 배치될 수 있다. 게이트(G1)와 제2 핀(F2)이 오버랩되는 영역에서 채널이 형성된다.
도 12는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 12를 참조하면, 제1 핀(F1)과 제2 핀(F2)은 서로 다른 액티브 영역에 형성되지 않고, 하나의 액티브 영역(ACT1) 내에 형성될 수 있다. 따라서, 제1 핀(F1)과 제2 핀(F2) 사이에는 STI(Shallow Trench Isolation)가 형성된다. 따라서, 제1 웰(NW1)은 게이트(G1)의 하부의 STI 하부에 형성될 수 있다. 제1 핀(F1)과 제2 핀(F2) 사이에 DTI가 형성된 경우와 비교할 때(도 7 참조), 드리프트 영역의 길이는 다소 짧아질 수 있다. 하지만, 제품의 설계에 따라서(즉, 필요한 브레이크다운 전압과 온 저항에 따라서), 제품에 충분히 구현가능하다.
도 13 및 도 14는 각각 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도 및 회로도이다. 설명의 편의상, 도 9를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 13을 참조하면, 제1 핀(F1), 제2 핀(F2) 및 제3 핀(F3)은 동일한 방향으로, 예를 들어, 제2 방향(Y1)으로 길게 연장되도록 형성된다. 제1 핀(F1), 제2 핀(F2) 및 제3 핀(F3)은 바로 인접하여 배치될 수 있다.
게이트(G1, G2, G3)는 제1 핀(F1) 내지 제3 핀(F3)을 가로지르도록 배치될 수 있다.
제1 핀(F1)은 제1 액티브 영역(ACT1) 내에 형성되고, 제2 핀(F2)은 제1 액티브 영역(ACT1)과 분리된 제2 액티브 영역(ACT2) 내에 형성되고, 제3 핀(F3)은 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)과 분리된 제3 액티브 영역(ACT3) 내에 형성되고, 될 수 있다. 액티브 영역(ACT1, ACT2, ACT3)을 서로 구분하는 것은 DTI(deep trench isolation layer)일 수 있으나, 이에 한정되지 않는다.
제1 웰(NW1)은 제1 액티브 영역(ACT1)(및 제1 핀(F1)) 및 제3 액티브 영역(ACT3)(및 제3 핀(F3)) 내에 형성될 수 있다. 또한, 제1 웰(NW1)은 게이트(G1, G2, G3)의 하부에, 제1 방향(X1)을 따라 길게 형성될 수 있다. 제1 웰(NW1)은 제2 액티브 영역(ACT2)의 일부(및 제2 핀(F2)의 일부) 내에 형성될 수 있다. 도시된 것과 같이, 예를 들어, 제1 웰(NW1)은 III 자 형태로 형성될 수 있다.
도 14를 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치는 12개의 트랜지스터(TR1~TR6, TR11~TR16)를 포함할 수 있다. 예를 들어, 4개의 트랜지스터(TR1, TR2, TR11, TR12)는 게이트(G1)를 공유한다.
도 15는 각각 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 15를 참조하면, 도시된 것과 같이, 제1 핀(F1) 내지 제3 핀(F3)은 직사각형 형태일 수 있다. 제1 액티브 영역(ACT1) 내지 제3 액티브 영역(ACT3)은 직사각형 형태일 수 있다.
예를 들어, 더미 게이트(DG1)은 제1 핀(F1)의 일측 단면, 제2 핀(F2)의 일측 단면, 제3 핀(F3)의 일측 단면에 오버랩되도록 형성될 수 있다. 더미 게이트(DG2)은 제1 핀(F1)의 타측 단면, 제2 핀(F2)의 타측 단면, 제3 핀(F3)의 타측 단면에 오버랩되도록 형성될 수 있다.
또는, 더미 게이트(DG1)은 제1 액티브 영역(ACT1)의 일측 단면, 제2 액티브 영역(ACT2)의 일측 단면, 제3 액티브 영역(ACT3)의 일측 단면에 오버랩되도록 형성될 수 있다. 더미 게이트(DG2)은 제1 액티브 영역(ACT1)의 타측 단면, 제2 액티브 영역(ACT2)의 타측 단면, 제3 액티브 영역(ACT3)의 타측 단면에 오버랩되도록 형성될 수 있다.
더미 게이트(DG1, DG2)는 제1 핀(F1), 제2 핀(F2)에 이온 임플란트를 할 때, 제1 핀(F1), 제2 핀(F2)의 일측/타측에 리키지 소오스(leakage source)가 생기는 것을 방지할 수 있다. 또한, 더미 게이트(DG1, DG2)는 소오스/드레인 영역이 에피층을 포함할 때, 패싯을 없애기 위해 사용될 수 있다.
도 16은 각각 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다. 도 17은 도 16의 제1 영역과 제2 영역의 예시적 레이아웃도이다.
도 16 및 도 17을 참조하면, 기판 내에 제1 영역(EG)과 제2 영역(SG)이 정의될 수 있다. 제1 영역(EG)에는 제1 구동 전압용 트랜지스터가 형성되고, 제2 영역(SG)에는 제2 구동 전압용 트랜지스터가 형성될 수 있다. 여기서, 제1 구동 전압은 제2 구동 전압보다 높을 수 있다. 예를 들어, 제1 트랜지스터는 고전압용으로 사용되는 것이고, 제2 트랜지스터는 노말전압용으로 사용되는 것일 수 있다.
제1 영역(EG)에 형성된 트랜지스터는, 전술한 본 발명의 제1 실시예 내지 제8 실시예에 따른 반도체 장치 중 적어도 하나가 사용될 수 있다. 도 17에서는 설명의 편의상 도 1에 도시된 반도체 장치를 도시한다. 즉, 이러한 트랜지스터는 제1 핀(F1), 제2 핀(F2), 제1 핀과 제2 핀 사이에 형성된 절연층, 제1 핀, 제2 핀, 절연층을 가로지르도록 형성된 게이트(G1), 제1 핀(F1) 내에 형성되고, 게이트(G1)와 오버랩되는 절연층의 하부에 형성되고 제2 핀(F2)의 일부 내에 형성되는 제1 도전형의 제1 웰(NW1), 제2 핀(F2)의 일부 내에 형성되고 제1 도전형과 다른 제2 도전형의 제2 웰(PW1), 제1 핀(F1) 내의 제1 웰(NW1) 내에 형성된 드레인, 제2 핀(F2) 내의 제2 웰(PW1) 내에 형성된 소오스를 포함할 수 있다. 온 전류(on current)는 드레인에서 게이트(G1)의 하부의 제1 웰(NW1)을 거쳐서 소오스로 흐를 수 있다.
제2 영역(SG)에 형성된 트랜지스터에서, 게이트(G11)는 핀(F11)을 가로지르도록 형성된다. 하나의 핀(F11) 내에, 게이트(G11)의 양측에 소오스 및 드레인이 형성된다. 제1 도전형의 웰(NW2)이 핀(F11)의 연장 방향을 따라 형성되되, 게이트(G1)의 하부의 일부와 드레인 측에만 형성될 수 있다. 제1 도전형의 웰(NW2)은 소오스 측에는 형성되지 않을 수 있다.
제1 영역(EG)에 형성된 제1 핀(F1)의 폭과, 제2 영역(SG)에 형성된 핀(F11)의 폭은 서로 동일할 수 있다.
전류 구동 능력을 높이기 위해서, 제1 영역(EG)에 형성된 게이트(G1)의 길이(W1)는, 제2 영역(SG)에 형성된 게이트(G1)의 길이(W2)보다 길 수 있다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다. 도 19의 전자 시스템은, 도 1 내지 도 18을 이용하여 설명한 반도체 장치를 적용할 수 있는 예시적 시스템이다.
도 18을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
SUB: 반도체 장치는 기판 ACT1: 제1 액티브 영역
F1: 제1 핀 ACT2: 제2 액티브 영역
F2: 제2 핀 G1: 게이트
NW1: 제1 웰 NW2: 제2 웰
141, 142: 제1 도프트 영역 151, 152: 제2 도프트 영역

Claims (20)

  1. 제1 핀;
    상기 제1 핀과 분리된 제2 핀;
    상기 제1 핀과 상기 제2 핀을 가로지르도록 배치되고, 제1 방향으로 길게 연장된 게이트;
    상기 게이트의 양측에 배치되고, 제1 전압과 전기적으로 연결되고 상기 제1 핀 내에 형성된 제1 도프트 영역(doped region);
    상기 게이트의 양측에 배치되고, 상기 제1 전압과 다른 제2 전압과 전기적으로 연결되고 상기 제2 핀 내에 형성된 제2 도프트 영역;
    상기 제1 핀 내에 형성되고, 상기 게이트의 하부에 상기 제1 방향을 따라 형성되어 상기 제2 핀 내의 상기 게이트와 오버랩된 영역 중 적어도 일부에 형성된 제1 도전형의 제1 웰; 및
    상기 제2 핀의 일부 내에 형성되고, 상기 제1 도전형과 다른 제2 도전형의 제2 웰을 포함하고,
    상기 제1 도프트 영역은 상기 제1 웰 내에 형성되고, 상기 제2 도프트 영역은 상기 제2 웰 내에 형성되는 반도체 장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제1 핀은 상기 제1 방향과 다른 제2 방향으로 길게 연장되고,
    상기 제1 웰은 상기 제1 핀 내에 상기 제2 방향을 따라 길게 연장되는 반도체 장치.
  4. 삭제
  5. 제 1항에 있어서,
    상기 게이트 하부에 위치하는 상기 제1 웰의 폭은, 상기 제1 핀의 폭보다 큰 반도체 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 1항에 있어서,
    상기 제1 핀의 연장 방향과 나란하게 배치되고, 상기 제1 도프트 영역과 연결된 제1 배선과,
    상기 제2 핀의 연장 방향과 나란하게 배치되고, 상기 제2 도프트 영역과 연결된 제2 배선을 포함하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제1 배선과 상기 제2 배선은 M1 배선 레벨에 배치되는 반도체 장치.
  13. 삭제
  14. 삭제
  15. 제1 핀;
    상기 제1 핀과 분리된 제2 핀;
    상기 제1 핀과 상기 제2 핀 사이에 형성된 절연층;
    상기 제1 핀, 상기 제2 핀, 상기 절연층을 가로지르도록 형성된 게이트;
    상기 제1 핀 내에 형성되고, 상기 게이트와 오버랩되는 상기 절연층의 하부에 형성되고, 상기 제2 핀의 일부 내에 형성되는 제1 도전형의 제1 웰;
    상기 제2 핀의 일부 내에 형성되고, 상기 제1 도전형과 다른 제2 도전형의 제2 웰;
    상기 제1 핀 내의 상기 제1 웰 내에 형성된 드레인; 및
    상기 제2 핀 내의 상기 제2 웰 내에 형성된 소오스를 포함하는 반도체 장치.
  16. 삭제
  17. 서로 이격되고, 바로 인접하게 배치되고, 서로 장변이 마주보는 제1 핀과 제2 핀;
    상기 제1 핀과 상기 제2 핀을 가로지르도록 형성된 게이트;
    상기 제1 핀 전체에 형성된 제1 도전형의 제1 웰;
    상기 제2 핀 내에서 상기 게이트와 오버랩된 영역 중 적어도 일부에 형성되고, 상기 제1 웰과 연결된 제1 도전형의 제2 웰; 및
    상기 제2 핀 내에 상기 제2 웰과 접하여 형성된 제2 도전형의 제3 웰을 포함하는 반도체 장치.
  18. 서로 이격되고, 바로 인접하게 배치되고, 서로 장변이 마주보는 제1 핀과 제2 핀;
    상기 제1 핀과 상기 제2 핀을 가로지르도록 형성된 게이트;
    상기 게이트의 양측에 배치되고 상기 제1 핀 내에 형성된 제1 도프트 영역;
    상기 게이트의 양측에 배치되고 상기 제2 핀 내에 형성된 제2 도프트 영역;
    상기 제1 핀 및 제2 핀 내에 형성되고, 상기 게이트와 오버랩된 영역 중 적어도 일부를 따라 연장된 제1 도전형의 제1 웰;
    상기 제2 핀의 일부 내에 형성되고, 상기 제1 도전형과 다른 제2 도전형의 제2 웰;
    상기 제1 핀 상에, 상기 제1 핀의 연장 방향과 나란하게 배치되고, 상기 제1 도프트 영역과 연결된 제1 배선; 및
    상기 제2 핀 상에, 상기 제2 핀의 연장 방향과 나란하게 배치되고, 상기 제2 도프트 영역과 연결된 제2 배선을 포함하는 반도체 장치.
  19. 삭제
  20. 제1 영역에 형성된 제1 트랜지스터; 및
    상기 제1 영역과 다른 제2 영역에 형성된 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 드레인이 형성된 제1 핀과, 소오스가 형성된 제2 핀과, 상기 제1 핀과 상기 제2 핀 사이에 형성된 절연층과, 상기 제1 핀, 상기 제2 핀, 상기 절연층을 가로지르도록 형성된 제1 게이트와, 상기 제1 게이트와 오버랩된 상기 절연층 하부에 형성된 드리프트 영역을 포함하고,
    상기 제2 트랜지스터는 드레인과 소오스가 형성된 제3 핀과, 상기 제3 핀 상에 상기 드레인과 소오스 사이에 형성된 제2 게이트를 포함하는 반도체 장치.
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