KR102164064B1 - Semiconductor device and method - Google Patents

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KR102164064B1
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conductive
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천-화 유
하오-이 짜이
훙-이 궈
밍-훙 청
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Abstract

실시예에서, 디바이스는: 제1 유전체 층 상의 도전성 실드; 제1 유전체 층 및 도전성 실드 상의 제2 유전체 층 ― 제1 유전체 층 및 제2 유전체 층은 도전성 실드를 둘러싸고, 제2 유전체 층은: 도전성 실드의 외주부를 따라 배치된 제1 부분, 도전성 실드의 중앙 영역을 통해 연장되는 제2 부분, 및 도전성 실드의 채널 영역을 통해 연장되고 제1 부분을 제2 부분에 연결하는 제3 부분을 포함함 ― ; 제2 유전체 층 상의 코일 ― 코일은 도전성 실드 위에 배치됨 ― ; 제2 유전체 층 상의 집적 회로 다이 ― 집적 회로 다이는 코일 외부에 배치됨 ― ; 및 코일 및 집적 회로 다이를 둘러싸는 인캡슐런트 ― 인캡슐런트, 집적 회로 다이 및 코일의 상부면들은 동등한 높이임 ― 를 포함한다.In an embodiment, the device comprises: a conductive shield on the first dielectric layer; The first dielectric layer and the second dielectric layer on the conductive shield-the first dielectric layer and the second dielectric layer surround the conductive shield, and the second dielectric layer comprises: a first portion disposed along the outer periphery of the conductive shield, the center of the conductive shield. A second portion extending through the region, and a third portion extending through the channel region of the conductive shield and connecting the first portion to the second portion; A coil on the second dielectric layer, the coil disposed over the conductive shield; An integrated circuit die on the second dielectric layer, the integrated circuit die disposed outside the coil; And an encapsulant surrounding the coil and the integrated circuit die, wherein the top surfaces of the encapsulant, the integrated circuit die and the coil are of equal height.

Figure R1020180034526
Figure R1020180034526

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}Semiconductor device and method {SEMICONDUCTOR DEVICE AND METHOD}

이 출원은 2017년 9월 29일자로 출원된 미국 가출원 제62/565,360호의 우선권을 청구하며, 이 가출원은 전체가 참조로서 본 명세서에 통합된다.This application claims priority to U.S. Provisional Application No. 62/565,360, filed September 29, 2017, which is incorporated herein by reference in its entirety.

반도체 디바이스들은 예로서 개인 컴퓨터들, 셀룰러폰들, 디지털 카메라들, 및 다른 전자 장비들과 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 통상적으로 반도체 기판 위에서 절연층들 또는 유전체층들, 도전층들, 및 반도체성 물질층들을 순차적으로 성막하고, 리소그래피를 사용하여 기판 및/또는 다양한 재료 층들을 패터닝 또는 프로세싱하여 기판 상에 회로 컴포넌트들 및 엘리먼트들을 형성하고 집적 회로들을 형성함으로써 제조된다. 수십 또는 수백 개의 집적 회로들이 통상적으로 단일 반도체 웨이퍼 상에 제조된다. 개별 다이들은 스크라이브 라인을 따라 집적 회로들을 쏘잉(sawing)함으로써 싱귤레이팅된다(singulated). 개별 다이들은 그 후 예를 들어, 멀티-칩 모듈들로 또는 다른 타입의 패키징으로 개별적으로 패키징된다.Semiconductor devices are used in various electronic applications such as personal computers, cellular phones, digital cameras, and other electronic equipment, for example. Semiconductor devices typically deposit insulating or dielectric layers, conductive layers, and layers of semiconducting material sequentially on a semiconductor substrate, and patterning or processing the substrate and/or various material layers using lithography to form a circuit on the substrate. It is manufactured by forming components and elements and forming integrated circuits. Dozens or hundreds of integrated circuits are typically fabricated on a single semiconductor wafer. Individual dies are singulated by sawing the integrated circuits along the scribe line. The individual dies are then individually packaged, for example in multi-chip modules or in other types of packaging.

반도체 장치가 전자 장치에 사용될 때, 배터리와 같은 전원은 일반적으로 전력을 공급하기 위해 다이에 연결되고 무선 충전 시스템에 의해 충전될 수 있다. 무선 충전 시스템에서, 전자기장은 충전 스테이션에 의해 생성되고 에너지는 전자 장치로 전달된다. 전자 장치 내의 유도 코일은 전자기장으로부터 전력을 취하고, 이를 다시 전류로 변환하여 배터리를 충전한다.
본 발명의 배경이 되는 기술은 미국 특허공보 US6646328(2003.11.11.)에 개시되어 있다.When a semiconductor device is used in an electronic device, a power source such as a battery is generally connected to a die to supply power and may be charged by a wireless charging system. In a wireless charging system, an electromagnetic field is generated by a charging station and energy is transferred to an electronic device. The induction coil in the electronic device takes power from the electromagnetic field and converts it back to current to charge the battery.
The technology behind the present invention is disclosed in US 6646328 (2003.11.11.).

본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시예들에 따른 무선 충전 시스템의 블록도이다
도 2는 몇몇 실시예들에 따른 수신기의 사시도이다.
도 3 내지 도 18은 몇몇 실시예들에 따른, 수신기를 형성하기 위한 프로세스 동안의 중간 단계들의 다양한 도면들이다.
도 19a 내지 도 19d는 몇몇 다른 실시예들에 따른, 위에서 아래를 볼 때의 도전성 실드를 도시한다.Aspects of the present disclosure are best understood from the detailed description below when read in conjunction with the accompanying drawings. It should be noted that, in accordance with industry standard practice, various features are not drawn to scale. Indeed, the dimensions of the various features may be arbitrarily increased or decreased for clarity of discussion.
1 is a block diagram of a wireless charging system according to some embodiments.
2 is a perspective view of a receiver in accordance with some embodiments.
3-18 are various diagrams of intermediate steps during a process for forming a receiver, in accordance with some embodiments.
19A-19D illustrate a conductive shield when viewed from top to bottom, according to some other embodiments.

아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.The disclosure below provides many different embodiments or examples for implementing different features of the invention. Specific examples of components and arrangements are described below to simplify the present disclosure. Of course, these are merely examples and are not intended to be limiting. For example, in the following detailed description, the formation of the first feature on or on the second feature may include an embodiment in which the first feature and the second feature are formed by direct contact, and also the first An embodiment may be included in which additional features may be formed between the first feature and the second feature so that the feature and the second feature may not be in direct contact. Further, the present disclosure may repeat reference numbers and/or letters in different examples. Such repetition is for the purpose of brevity and clarity, and such repetition itself does not describe the relationship between the various embodiments and/or configurations disclosed.

또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.In addition, spatially relative terms such as “below”, “below”, “lower”, “above”, “top”, etc. It may be used herein for ease of description to describe the relationship of elements or features. Spatially relative terms are intended to encompass different orientations of the device in use or in operation in addition to the orientation shown in the figures. The device may be oriented in other ways (rotated to 90 degrees or other orientations), or the spatially relative descriptors used herein may be interpreted similarly accordingly.

몇몇 실시예들에 따라, 후면 측(back-side) 실딩 구조물에는 도전성 실드가 형성되고, 후면 측 실딩 구조물 상에 수신 코일(예를 들어, 안테나)이 형성된다. 도전성 실드는 개구 및 슬롯 또는 채널 영역을 가지며, 채널 영역은 개구를 도전성 실드의 외주부(outer periphery) 또는 에지에 연결한다. 채널 영역 및 개구의 구성으로 인해, 도전성 실드 상에 유도된 와전류(eddy current)는 수신 코일 쪽으로 지향되는 2차 자기장을 유도할 수 있다. 이것은 수신 코일과 송신 코일 사이의 상호 인덕턴스를 증가시킬 수 있으며, 이는 수신 코일과 송신 코일 사이의 전송 효율을 증가시킬 수 있다.According to some embodiments, a conductive shield is formed on the back-side shielding structure, and a receiving coil (eg, an antenna) is formed on the back-side shielding structure. The conductive shield has an opening and a slot or channel region, and the channel region connects the opening to an outer periphery or edge of the conductive shield. Due to the configuration of the channel region and the opening, an eddy current induced on the conductive shield can induce a secondary magnetic field directed toward the receiving coil. This can increase the mutual inductance between the receiving coil and the transmitting coil, which can increase the transmission efficiency between the receiving coil and the transmitting coil.

도 1은 무선 충전 시스템(50)의 블록도이다 무선 충전 시스템(50)은 배터리(52), 파워 서플라이(54), 송신기(56) 및 수신기(58)를 포함한다. 배터리(52)는 전자기 유도 타입의 비접촉 충전 장치일 수 있는 무선 충전 시스템(50)으로 충전되며, 개인용 컴퓨터, 휴대 전화, 태블릿, 디지털 카메라 또는 다른 전자 장비의 일부일 수 있다.1 is a block diagram of a wireless charging system 50. The wireless charging system 50 includes a battery 52, a power supply 54, a transmitter 56 and a receiver 58. The battery 52 is charged with a wireless charging system 50, which may be an electromagnetic induction type contactless charging device, and may be part of a personal computer, mobile phone, tablet, digital camera or other electronic equipment.

파워 서플라이(54)는 AC 신호를 송신기(56)에 제공한다. 송신기(56)는 AC 신호를 수신하고 이를 송신 코일(62)에 제공하는 송신 회로(60)를 포함한다. 송신 코일(62)은 AC 신호로부터 자기장(B1)을 발생시킨다. 수신기(58)가 미리 결정된 위치에 위치설정되면, 수신 코일(64)은 자기장(B1)으로부터 AC 신호를 발생시킨다. AC 신호는 집적 회로 다이(66)에 공급된다. 몇몇 실시예들에서, 집적 회로 다이(66)는 수신 코일(64)로부터 AC 신호를 수신하고 AC 신호를 DC 신호로 변환하는 AC/DC 컨버터 다이이다. DC 신호는 배터리(52)를 충전하는데 사용된다.Power supply 54 provides an AC signal to transmitter 56. The transmitter 56 includes a transmit circuit 60 that receives an AC signal and provides it to a transmit coil 62. The transmitting coil 62 generates a magnetic field B1 from the AC signal. When the receiver 58 is positioned in a predetermined position, the receiving coil 64 generates an AC signal from the magnetic field B1. The AC signal is supplied to the integrated circuit die 66. In some embodiments, integrated circuit die 66 is an AC/DC converter die that receives an AC signal from receive coil 64 and converts the AC signal to a DC signal. The DC signal is used to charge the battery 52.

배터리(52)를 충전하기 위해 비접촉 전력 전송을 사용하는 것과 관련하여 본 명세서에서 실시예들이 설명되었지만, 실시예들은 다른 애플리케이션들을 가질 수도 있다는 것을 이해해야 한다. 몇몇 실시예들에서, 수신된 AC 신호는 각각의 제품의 회로들을 구동하는데 사용된다. 실시예들은 또한 비접촉 전력 전송 이외의 애플리케이션들을 위해 사용될 수 있다. 몇몇 실시예들에서, 수신된 AC 신호는 무선 전송이고, 집적 회로 다이(66)는 블루투스 저에너지(BLE, Bluetooth Low-Energy) 다이와 같은 통신 다이일 수 있다. 이러한 실시예들에서, 집적 회로 다이(66)는 프로세서, 마이크로제어기 등과 같은 외부 시스템에 연결될 수 있다. 따라서, 수신 코일(64)은 또한 안테나로 지칭될 수도 있다.While embodiments have been described herein with respect to using contactless power transfer to charge battery 52, it should be understood that the embodiments may have other applications. In some embodiments, the received AC signal is used to drive the circuits of each product. Embodiments can also be used for applications other than contactless power transfer. In some embodiments, the received AC signal is a wireless transmission, and the integrated circuit die 66 may be a communication die, such as a Bluetooth Low-Energy (BLE) die. In these embodiments, the integrated circuit die 66 may be connected to an external system such as a processor, microcontroller, or the like. Thus, the receiving coil 64 may also be referred to as an antenna.

도 2는 수신기(58)의 사시도이고, 도 1과 함께 설명된다. 몇몇 실시예들에 따라, 수신기(58)는 내부에 개구(70)를 갖는 도전성 실드(68)를 더 포함한다. 개구(70) 및 수신 코일(64)의 중심은 자기장(B1)의 대부분이 개구(70)를 통해 수신 코일(64)의 중심으로 통과하도록 정렬된다. 개구(70)는 채널(72)에 의해 도전성 실드(68)의 외주부에 연결된다. 도전성 실드(68)는 자기장(B1)의 자속을 형성하는 것을 돕는다. 특히, 자기장(B1)은 도전성 실드(68) 상에 와전류(l1)를 유도한다. 와전류(I1)의 흐름 방향은 오른손 법칙에 따라 결정된다. 와전류(I1)는 개구(70)의 에지 주위로, 채널(72)의 에지들을 따라, 그리고 도전성 실드(68)의 외주부 주위로 흐른다. 와전류(I1)는 자기장(B1)과 동일한 방향으로 보조 자기장(B2)을 유도한다. 따라서, 수신 코일(64) 상의 자기장의 강도는 증가되어, 무선 충전 시스템(50)의 충전 효율을 증가시킨다.2 is a perspective view of the receiver 58, and is described in conjunction with FIG. 1. According to some embodiments, the receiver 58 further includes a conductive shield 68 having an opening 70 therein. The centers of the opening 70 and the receiving coil 64 are aligned so that most of the magnetic field B1 passes through the opening 70 to the center of the receiving coil 64. The opening 70 is connected to the outer periphery of the conductive shield 68 by a channel 72. The conductive shield 68 helps to form the magnetic flux of the magnetic field B1. In particular, the magnetic field B1 induces an eddy current l1 on the conductive shield 68. The flow direction of the eddy current I1 is determined according to the right-hand rule. Eddy current I1 flows around the edge of the opening 70, along the edges of the channel 72, and around the outer periphery of the conductive shield 68. The eddy current I1 induces the auxiliary magnetic field B2 in the same direction as the magnetic field B1. Accordingly, the strength of the magnetic field on the receiving coil 64 is increased, thereby increasing the charging efficiency of the wireless charging system 50.

몇몇 실시예들에서, 수신기(58)는 더미 반도체 구조물(74)을 더 포함한다. 더미 반도체 구조물(74)은 예를 들어 캐리어 기판(100)의 웨이퍼 휨 제어를 돕거나 감소시킬 수있는 지지 구조물이다. 더미 반도체 구조물(74)은 실리콘 등과 같은 벌크 반도체일 수 있다.In some embodiments, the receiver 58 further includes a dummy semiconductor structure 74. The dummy semiconductor structure 74 is a support structure capable of helping or reducing wafer warpage control of the carrier substrate 100, for example. The dummy semiconductor structure 74 may be a bulk semiconductor such as silicon or the like.

도 3 내지 도 18은 몇몇 실시예들에 따른, 수신기를 형성하기 위한 프로세스 동안의 중간 단계들의 다양한 도면들이다. 도 3 내지 도 18은 단면도들이다. 수신기(58)는 통합 팬-아웃(InFO, integrated fan-out) 패키지로 지칭될 수 있다.3-18 are various diagrams of intermediate steps during a process for forming a receiver, in accordance with some embodiments. 3 to 18 are cross-sectional views. The receiver 58 may be referred to as an integrated fan-out (InFO) package.

도 3에서, 캐리어 기판(100) 상에 형성된 이형 층(release layer)(102)을 포함하는 프로세싱의 중간 단계에서 수신기(58)가 도시된다. 수신기(58)의 형성을 위한 패키지 영역(600)이 예시된다. 하나의 패키지 영역만이 도시되어 있지만, 다수의 패키지 영역들이 형성될 수 있다.In FIG. 3, a receiver 58 is shown at an intermediate stage of processing including a release layer 102 formed on a carrier substrate 100. A package area 600 for formation of a receiver 58 is illustrated. Although only one package area is shown, a plurality of package areas may be formed.

캐리어 기판(100)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(100) 상에 동시에 다수의 패키지들이 형성될 수 있도록, 캐리어 기판(100)은 웨이퍼일 수 있다. 이형 층(102)은 후속 단계들에서 형성될 위에 놓이는 구조물들로부터 캐리어 기판(100)과 함께 제거될 수 있는 폴리머-계 재료로 형성될 수 있다. 몇몇 실시예들에서, 이형 층(102)은 광-열 변환(LTHC, light-to-heat-conversion) 릴리즈(release) 코팅과 같은, 가열될 때 자신의 접착 특성을 상실하는 에폭시-계 릴리즈 재료이다. 다른 실시예들에서, 이형 층(102)은 자외선(UV) 광에 노출될 때 자신의 접착 특성을 상실하는 UV 접착제일 수 있다. 이형 층(102)은 액체로서 공급되고 경화될 수 있거나, 캐리어 기판(100) 상에 적층된 라미네이트 필름일 수 있거나, 이와 유사하게 처리될 수 있다. 이형 층(102)의 상부면은 평평해질 수 있고, 고도의 동일평면성(coplanarity)을 가질 수 있다.The carrier substrate 100 may be a glass carrier substrate, a ceramic carrier substrate, or the like. The carrier substrate 100 may be a wafer so that a plurality of packages can be simultaneously formed on the carrier substrate 100. The release layer 102 may be formed of a polymer-based material that may be removed with the carrier substrate 100 from overlying structures to be formed in subsequent steps. In some embodiments, the release layer 102 is an epoxy-based release material that loses its adhesive properties when heated, such as a light-to-heat-conversion (LTHC) release coating. to be. In other embodiments, the release layer 102 may be a UV adhesive that loses its adhesive properties when exposed to ultraviolet (UV) light. The release layer 102 may be supplied as a liquid and cured, may be a laminate film laminated on the carrier substrate 100, or may be treated similarly. The top surface of the release layer 102 may be flat and may have a high degree of coplanarity.

도 4에서, 유전체 층(104)은 이형 층(102) 상에 형성된다. 유전체 층(104)의 하부면은 이형 층(102)의 상부면과 접촉할 수 있다. 몇몇 실시예들에서, 유전체 층(104)은 폴리벤조옥사졸(PBO, polybenzoxazole), 폴리이미드, 벤조사이클로부텐(BCB, benzocyclobutene) 등과 같은 폴리머로 형성된다. 다른 실시예에서, 유전체 층(104)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, 포스포실리케이트 유리(PSG, phosphosilicate glass), 보로실리케이트 유리(BSG, borosilicate glass), 붕소 도핑된 포스포실리케이트 유리(BPSG, boron-doped phosphosilicate glass) 등과 같은 산화물; 등으로 형성된다. 유전체 층(104)은 스핀 코팅, 화학 기상 증착(CVD, chemical vapor deposition), 라미네이팅 등 또는 이들의 조합과 같은 임의의 수용가능한 증착 프로세스에 의해 형성될 수 있다.In FIG. 4, a dielectric layer 104 is formed on the release layer 102. The lower surface of the dielectric layer 104 may contact the upper surface of the release layer 102. In some embodiments, the dielectric layer 104 is formed of a polymer such as polybenzoxazole (PBO), polyimide, benzocyclobutene (BCB), or the like. In another embodiment, the dielectric layer 104 comprises a nitride such as silicon nitride; Oxides such as silicon oxide, phosphosilicate glass (PSG), borosilicate glass (BSG), and boron-doped phosphosilicate glass (BPSG); Is formed by the back. The dielectric layer 104 may be formed by any acceptable deposition process such as spin coating, chemical vapor deposition (CVD), laminating, or the like, or combinations thereof.

도 5에서, 도전성 층(106)이 유전체 층(104) 위에 형성된다. 몇몇 실시예들에서, 도전성 층(106)은 도전성 재료의 단일 층 또는 상이한 도전성 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속 층이다. 몇몇 실시예들에서, 도전성 층(106)은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 티타늄 층은 구리 층보다 얇을 수 있다; 실시예에서, 티타늄 층은 약 0.1㎛ 두께이고 구리 층은 약 0.5㎛ 두께이다. 도전성 층(106)은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 도전성 층(106)은 시드 층과 유사할 수 있으며, 시드 층과 유사한 방식으로 형성될 수 있다.In FIG. 5, a conductive layer 106 is formed over the dielectric layer 104. In some embodiments, the conductive layer 106 is a metal layer, which may be a single layer of conductive material or a composite layer comprising a plurality of sub-layers formed of different conductive materials. In some embodiments, the conductive layer 106 includes a titanium layer and a copper layer over the titanium layer. The titanium layer can be thinner than the copper layer; In an embodiment, the titanium layer is about 0.1 μm thick and the copper layer is about 0.5 μm thick. The conductive layer 106 may be formed using PVD or the like, for example. The conductive layer 106 may be similar to the seed layer, and may be formed in a similar manner to the seed layer.

도 6에서, 마스크(108)가 형성되고 도전성 층(106) 상에 패터닝된다. 마스크(108)를 위한 재료는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 마스크(108)를 위한 재료는 단일 층 포토레지스트, 3층 포토레지스트 등과 같은 포토레지스트일 수 있다. 패터닝은 마스크(108)를 위한 재료를 관통하여 개구들을 형성하여, 도전성 층(106)을 노출시킨다. 마스크(108)의 패턴은 도전성 실드(68)의 패턴에 대응한다. 예를 들어, 마스크(108)는 각각의 도전성 실드(68)의 개구(70) 및 채널(72)에 대응하는 개구를 가질 수 있다.In FIG. 6, a mask 108 is formed and patterned on the conductive layer 106. The material for the mask 108 may be formed by spin coating or the like, and may be exposed to light for patterning. The material for the mask 108 may be a photoresist such as a single layer photoresist, a three layer photoresist, or the like. Patterning forms openings through the material for the mask 108, exposing the conductive layer 106. The pattern of the mask 108 corresponds to the pattern of the conductive shield 68. For example, the mask 108 may have an opening corresponding to the opening 70 and the channel 72 of each conductive shield 68.

도 7에서, 도전성 층(106)은 에칭 마스크로서 마스크(108)를 사용하여 에칭된다. 마스크(108) 아래의 도전성 층(106)의 나머지 부분들은 개구(70) 및 채널(72)(단면도들에는 도시되지 않음)을 갖는 도전성 실드(68)를 형성한다. 도전성 층(106)은 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스에 의해 에칭될 수 있다. 에칭 시간은 에칭 프로세스에 좌우된다. 실시예에서, 에칭 프로세스는 2 단계 습식 에칭 프로세스이며, 여기서 제1 에칭 단계는 희석 인산(H3PO4)으로 도전성 층(106)의 구리 층을 에칭하는데 사용되고, 제2 에칭 단계는 불산(HF)으로 도전성 층(106)의 티타늄 층을 에칭하는데 사용된다. 제1 에칭 단계는 약 20 초 내지 약 40 초의 시간 기간 동안 수행될 수 있고, 제2 에칭 단계는 약 20 초 내지 약 60 초의 시간 기간 동안 수행될 수 있다. 이러한 2 단계 습식 에칭 프로세스는 도전성 층(106)(매우 얇을 수 있음)이 실질적인 손상 또는 박리 없이 에칭되도록 허용할 수 있다.In Fig. 7, the conductive layer 106 is etched using the mask 108 as an etching mask. The remaining portions of the conductive layer 106 under the mask 108 form a conductive shield 68 having an opening 70 and a channel 72 (not shown in the cross-sectional views). The conductive layer 106 may be etched by an acceptable etching process such as wet or dry etching. The etching time depends on the etching process. In an embodiment, the etching process is a two step wet etching process, wherein the first etching step is used to etch the copper layer of the conductive layer 106 with diluted phosphoric acid (H3PO4), and the second etching step is conductive with hydrofluoric acid (HF). It is used to etch the titanium layer of layer 106. The first etching step may be performed for a time period of about 20 seconds to about 40 seconds, and the second etching step may be performed for a time period of about 20 seconds to about 60 seconds. This two step wet etch process can allow the conductive layer 106 (which can be very thin) to be etched without substantial damage or delamination.

도 8에서, 마스크(108)는 제거된다. 마스크(108)가 포토레지스트인 실시예들에서, 그것은 산소 플라즈마 등을 사용하는 것과 같이 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 도전성 실드(68)는 마스크(108)의 제거 이후에 유전체 층(104) 상에 남는다. 특히, 도전성 실드(68) 상에 다른 도전성 재료는 형성되지 않는다. 예를 들어, 도전성 실드(68)가 형성된 후에 그리고 마스크(108)가 제거되기 전에, 성막 또는 도금 프로세스는 수행되지 않을 수 있다. 이로써, 도전성 실드 (68)는 얇다; 몇몇 실시예들에서, 도전성 실드(68)는 약 0.5 ㎛ 두께이다. 보다 얇은 도전성 실드(68)는 송신 코일(62)과 수신 코일(64) 사이의 상호 인덕턴스를 향상시킨다. 송신 코일(62)과 수신 코일(64) 사이의 더 높은 상호 인덕턴스는 배터리(52)를 충전할 때 무선 전력 전송의 효율을 증가시킬 수 있다.In Figure 8, the mask 108 is removed. In embodiments where the mask 108 is a photoresist, it may be removed by an acceptable ashing or stripping process, such as using an oxygen plasma or the like. Conductive shield 68 remains on dielectric layer 104 after removal of mask 108. In particular, no other conductive material is formed on the conductive shield 68. For example, after the conductive shield 68 is formed and before the mask 108 is removed, the deposition or plating process may not be performed. Thereby, the conductive shield 68 is thin; In some embodiments, conductive shield 68 is about 0.5 μm thick. The thinner conductive shield 68 improves the mutual inductance between the transmitting coil 62 and the receiving coil 64. The higher mutual inductance between the transmitting coil 62 and the receiving coil 64 can increase the efficiency of wireless power transmission when charging the battery 52.

도 9에서, 유전체 층(110)은 도전성 실드(68) 및 유전체 층(104) 상에 형성된다. 몇몇 실시예들에서, 유전체 층(110)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 폴리머로 형성된다. 다른 실시예에서, 유전체 층(110)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 등으로 형성된다. 유전체 층(110)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 유전체 층들(104 및 110) 및 도전성 실드(68)는 후면 측 실딩 구조물(112)로 지칭될 수 있다. 형성 후에, 유전체 층들(104, 110)은 도전성 실드(68)를 둘러싼다. 유전체 층(110)의 부분들은 도전성 실드(68)의 주변부 주위에 배치된다. 또한, 유전체 층(110)의 부분들은 도전성 실드(68)의 중심 영역(예를 들어, 개구(70)) 및 채널 영역(예를 들어, 채널(72))을 통해 연장된다. In FIG. 9, a dielectric layer 110 is formed on the conductive shield 68 and dielectric layer 104. In some embodiments, dielectric layer 110 is formed of a polymer, which may be a photosensitive material such as PBO, polyimide, BCB, or the like, which may be patterned using a lithographic mask. In another embodiment, the dielectric layer 110 comprises a nitride such as silicon nitride; Oxides such as silicon oxide, PSG, BSG, BPSG, and the like; Is formed by the back. The dielectric layer 110 may be formed by spin coating, lamination, CVD, or a combination thereof. The dielectric layers 104 and 110 and the conductive shield 68 may be referred to as the back side shielding structure 112. After formation, dielectric layers 104 and 110 surround conductive shield 68. Portions of the dielectric layer 110 are disposed around the periphery of the conductive shield 68. In addition, portions of the dielectric layer 110 extend through a central region (eg, opening 70) and a channel region (eg, channel 72) of the conductive shield 68.

유전체 층(110)의 두께는 도전성 실드(68)가 수신 코일(64)(미도시, 이후에 유전체 층(110) 상에 형성됨)로부터 특정 거리가 되도록 선택된다. 수신 코일(64)과 도전성 실드(68) 사이의 거리는 애플리케이션(예를 들어, 무선 충전 시스템(50)의 동작 주파수)에 의존할 수 있다. 유전체 층(110)은 도전성 실드(68)보다 훨씬 더 두껍다; 예를 들어, 유전체 층(110)은 도전성 실드(68)보다 수 자릿수(예를 들어, 3 자릿수 내지 4 자릿수)만큼 더 두꺼울 수 있다. 실시예에서, 유전체 층(110)은 도전성 실드(68) 위의 유전체 층(110)의 부분들이 약 5 ㎛ 내지 약 10 ㎛의 두께를 갖도록 형성된다.The thickness of the dielectric layer 110 is selected such that the conductive shield 68 is at a specific distance from the receiving coil 64 (not shown, later formed on the dielectric layer 110). The distance between the receiving coil 64 and the conductive shield 68 may depend on the application (eg, the operating frequency of the wireless charging system 50). The dielectric layer 110 is much thicker than the conductive shield 68; For example, the dielectric layer 110 may be several orders of magnitude thicker than the conductive shield 68 (eg, 3 to 4 orders of magnitude). In an embodiment, dielectric layer 110 is formed such that portions of dielectric layer 110 over conductive shield 68 have a thickness of about 5 μm to about 10 μm.

도 10에서, 수신 코일(64)은 유전체 층(110) 상에 관통 비아들(114)을 형성함으로써 형성된다. 유전체 층들(104 및 110)은 도전성 실드(68)가 작동 중에 관통 비아들(114)에 자기적으로 결합되고 전기적으로 절연되도록, 도전성 실드(68)를 둘러싸고 그것을 관통 비아들(114)로부터 이격시킨다. 이로써, 도전성 실드(68)는 관통 비아들(114)에 자기적으로 연결되나, 관통 비아들(114)에 전기적으로 연결되지 않는다. 유전체 층(110)은 수용 코일(64)과 도전성 실드(68) 사이에서 연속적으로 연장된다.In FIG. 10, the receiving coil 64 is formed by forming through vias 114 on the dielectric layer 110. Dielectric layers 104 and 110 surround the conductive shield 68 and space it away from the through vias 114 so that the conductive shield 68 is magnetically coupled and electrically insulated to the through vias 114 during operation. . Accordingly, the conductive shield 68 is magnetically connected to the through vias 114, but is not electrically connected to the through vias 114. The dielectric layer 110 continuously extends between the receiving coil 64 and the conductive shield 68.

관통 비아들(114)을 형성하는 예로서, 후면 측 실딩 구조물(112), 예를 들어 유전체 층(110) 위에 시드 층이 형성된다. 몇몇 실시예들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속 층이다. 몇몇 실시예들에서, 시드 층은 티타늄 층 및이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 형성되고 시드 층 상에 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 수신 코일(64)에 대응한다. 패터닝은 포토레지스트를 통해 개구들을 형성하여 시드 층을 노출시킨다. 도전성 재료는 포토레지스트의 개구들에 그리고 시드 층의 노출된 부분들 상에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 포토레지스트 및 도전성 재료가 형성되지 않은 시드 층의 부분들은 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 예컨대 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용함으로써 시드 층의 노출된 부분들이 제거된다. 시드 층 및 도전성 재료의 나머지 부분들은 관통 비아들(114)을 형성한다. 관통 비아들(114)은 인접한 도전성 라인(예를 들어, 도 2 참조)을 형성하도록 연결되어, 수신 코일(64)을 형성할 수 있다.As an example of forming the through vias 114, a seed layer is formed on the rear side shielding structure 112, for example, the dielectric layer 110. In some embodiments, the seed layer is a metal layer, which may be a single layer or a composite layer comprising a plurality of sub-layers formed of different materials. In some embodiments, the seed layer includes a titanium layer and a copper layer over the titanium layer. The seed layer may be formed using, for example, PVD or the like. A photoresist is formed and patterned on the seed layer. The photoresist may be formed by spin coating or the like, and may be exposed to light for patterning. The pattern of photoresist corresponds to the receiving coil 64. Patterning exposes the seed layer by forming openings through the photoresist. A conductive material is formed in the openings of the photoresist and on the exposed portions of the seed layer. The conductive material may be formed by plating such as electroplating or electroless plating. The conductive material may include a metal such as copper, titanium, tungsten, aluminum, or the like. Portions of the seed layer on which the photoresist and conductive material are not formed are removed. The photoresist can be removed by an acceptable ashing or stripping process, such as using an oxygen plasma or the like. Once the photoresist is removed, the exposed portions of the seed layer are removed, for example by using an acceptable etching process such as wet or dry etching. The seed layer and the remaining portions of the conductive material form through vias 114. The through vias 114 may be connected to form adjacent conductive lines (eg, see FIG. 2) to form a receiving coil 64.

도 11에서, 집적 회로 다이(66)는 접착제(116)에 의해 유전체 층(110)에 접착된다. 전술한 바와 같이, 집적 회로 다이(66)는 전력 다이(예를 들어, AC/DC 컨버터 다이) 또는 통신 다이(예컨대, BLE 다이)일 수 있다. 단 하나의 집적 회로 다이(66)만이 도시되어 있지만, 하나 초과의 집적 회로 다이(66)가 있을 수 있음을 이해해야 한다. 예컨대, 수신기(58)가 배터리(52)를 충전하는 실시예들에서, AC/DC 변환을 위한 제1 집적 회로 다이(66)(예를 들어, 전력 다이) 및 배터리(52)의 충전을 조절하기 위한 제2 집적 회로 다이(66)(예를 들어, 로직 다이)가 존재할 수 있다. 몇몇 실시예들에서, 집적 회로 다이(66)는 전력 및 로직 기능 모두를 포함할 수 있다.In FIG. 11, the integrated circuit die 66 is bonded to the dielectric layer 110 by an adhesive 116. As described above, the integrated circuit die 66 may be a power die (eg, an AC/DC converter die) or a communication die (eg, a BLE die). Although only one integrated circuit die 66 is shown, it should be understood that there may be more than one integrated circuit die 66. For example, in embodiments where the receiver 58 charges the battery 52, it regulates the charging of the first integrated circuit die 66 (e.g., power die) and battery 52 for AC/DC conversion. There may be a second integrated circuit die 66 (eg, a logic die) for doing so. In some embodiments, integrated circuit die 66 may include both power and logic functions.

유전체 층(110)에 접착되기 전에, 집적 회로 다이(66)는 집적 회로 다이(66)에 집적 회로들을 형성하기 위한 적용가능한 제조 프로세스들에 따라 프로세싱될 수 있다. 예를 들어, 집적 회로 다이(66)는 도핑된 또는 도핑되지 않은 실리콘과 같은 반도체 기판(118), 또는 SOI(semiconductor-on-insulator) 기판의 활성 층을 포함할 수 있다. 반도체 기판(118)은 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및 GaInAsP를 포함한 합금 반도체; 또는이들의 조합들과 같은 다른 반도체 재료를 포함할 수 있다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 반도체 기판(118)은 집적 회로 다이(66)가 형성된 웨이퍼의 일부분일 수 있다. 트랜지스터들, 다이오드들, 커패시터들, 저항기들 등과 같은 디바이스들은 반도체 기판(118) 내에 및/또는 반도체 기판(118) 상에 형성될 수 있으며, 예를 들어, 반도체 기판(118) 상의 하나 이상의 유전체 층들 내의 금속화 패턴들에 의해 형성된 상호 연결 구조물(120)에 의해 상호 연결되어, 집적 회로를 형성할 수 있다. 상호 연결 구조물(120)은 예를 들어 이중 다마신 프로세스에 의해 형성될 수 있다.Prior to being adhered to dielectric layer 110, integrated circuit die 66 may be processed according to applicable manufacturing processes for forming integrated circuits in integrated circuit die 66. For example, the integrated circuit die 66 may include a semiconductor substrate 118 such as doped or undoped silicon, or an active layer of a semiconductor-on-insulator (SOI) substrate. The semiconductor substrate 118 is germanium; Compound semiconductors including silicon carbide, gallium arsenide, gallium phosphide, indium phosphide, indium arsenide, and/or indium antimonide; Alloy semiconductors including SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, and GaInAsP; Or other semiconductor materials, such as combinations thereof. Other substrates such as multilayer substrates or gradient substrates may also be used. The semiconductor substrate 118 may be a portion of a wafer on which the integrated circuit die 66 is formed. Devices such as transistors, diodes, capacitors, resistors, etc. may be formed in and/or on the semiconductor substrate 118, for example, one or more dielectric layers on the semiconductor substrate 118. It is interconnected by the interconnection structure 120 formed by the metallization patterns in the inside, thereby forming an integrated circuit. The interconnect structure 120 may be formed, for example, by a dual damascene process.

집적 회로 다이(66)는 외부 연결이 이루어지는 알루미늄 패드와 같은 패드들(122)을 더 포함한다. 패드들(122)은 집적 회로 다이(66)의 능동 측(예를 들어, 도면에서 상향으로 향한 측)으로 지칭될 수 있는 것 위에 있고, 상호 연결 구조물(120)의 상부 유전체 층에 형성될 수 있다. 패시베이션 막(124)은 집적 회로 다이(66) 상에 그리고 패드들(122)의 부분들 상에 있다. 개구들은 패시베이션 막(124)을 관통하여 패드(122)에 이른다. 도전성 필라들(예를 들어, 구리와 같은 금속을 포함하는)과 같은 다이 커넥터들(126)은 패시베이션 막(124)을 관통하여 개구들 내에 있으며, 패드들(122)의 각각의 패드에 기계적으로 그리고 전기적으로 결합된다. 다이 커넥터들(126)은 예를 들어, 도금 등에 의해 형성될 수 있다. 다이 커넥터들(126)은 집적 회로 다이(66)의 개별 집적 회로들을 전기적으로 결합시킨다. 몇몇 실시예들에서, 다이 커넥터들(126)은 다이 테스트를 위해 솔더 캡들을 가질 수 있다.The integrated circuit die 66 further includes pads 122 such as aluminum pads to which external connections are made. Pads 122 are above what may be referred to as the active side of the integrated circuit die 66 (e.g., the upwardly facing side in the figure), and may be formed in the upper dielectric layer of the interconnect structure 120. have. The passivation film 124 is on the integrated circuit die 66 and on portions of the pads 122. The openings penetrate through the passivation film 124 and reach the pad 122. Die connectors 126, such as conductive pillars (e.g., including a metal such as copper), are in the openings through the passivation film 124 and are mechanically attached to each pad of the pads 122. And it is electrically coupled. The die connectors 126 may be formed by, for example, plating. Die connectors 126 electrically couple the individual integrated circuits of integrated circuit die 66. In some embodiments, the die connectors 126 may have solder caps for die testing.

유전체 재료(128)는 집적 회로 다이(66)의 능동 측 상에, 예컨대 패시베이션 막들(124) 및 다이 커넥터들(126) 상에 있다. 유전체 재료(128)는 다이 커넥터들(126)을 측방향으로 캡슐화하고, 유전체 재료(128)는 집적 회로 다이(66)와 측방향으로 접한다. 유전체 재료(128)는 초기에 다이 커넥터들(126)을 매립하거나 커버하도록 형성될 수 있다; 다이 커넥터들(126)이 매립될 때, 유전체 재료(128)의 상부면은 고르지 않은 토폴로지(미도시)를 가질 수 있다. 유전체 재료(128)는 PBO, 폴리이미드, BCB 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 질화물, PSG, BSG, BPSG 등과 같은 산화물; 등 또는 이들의 조합일 수 있으며, 예를 들어 스핀 코팅, 라미네이션, CVD 등에 의해 형성될 수 있다.Dielectric material 128 is on the active side of integrated circuit die 66, such as on passivation films 124 and die connectors 126. Dielectric material 128 laterally encapsulates die connectors 126 and dielectric material 128 laterally abuts integrated circuit die 66. Dielectric material 128 may be initially formed to bury or cover die connectors 126; When the die connectors 126 are buried, the top surface of the dielectric material 128 may have an uneven topology (not shown). The dielectric material 128 may be a polymer such as PBO, polyimide, BCB, or the like; Nitrides such as silicon nitride; Oxides such as silicon nitride, PSG, BSG, BPSG, and the like; Or the like or a combination thereof, and may be formed by, for example, spin coating, lamination, CVD, or the like.

접착제(116)는 집적 회로 다이(66)의 후방 측(예를 들어, 도면에서 아래를 향하는 측) 상에 있고, 집적 회로 다이(66)를 유전체 층(110)과 같은 후면 측 실딩 구조물(112)에 접착한다. 접착제 (116)는 임의의 적합한 접착제, 에폭시, 다이 부착 필름(DAF, die attach film) 등일 수 있다. 접착제(116)는 집적 회로 다이(66)가 형성되는 웨이퍼의 후면 측과 같은 집적 회로 다이(66)의 후면 측에 도포될 수 있거나, 또는 캐리어 기판(100)의 표면 위에 도포될 수 있다. 집적 회로 다이(66)는 예컨대 쏘잉 또는 다이싱(dicing)에 의해 웨이퍼로부터 싱귤레이팅될 수 있으며, 예를 들어 픽-앤-플레이스(pick-and-place) 툴을 사용하여 접착제(116)에 의해 유전체 층(110)에 접착될 수 있다.The adhesive 116 is on the back side of the integrated circuit die 66 (e.g., the downward-facing side in the figure) and attaches the integrated circuit die 66 to the back side shielding structure 112 such as the dielectric layer 110. ). Adhesive 116 may be any suitable adhesive, epoxy, die attach film (DAF), or the like. The adhesive 116 may be applied to the back side of the integrated circuit die 66, such as the back side of the wafer on which the integrated circuit die 66 is formed, or may be applied over the surface of the carrier substrate 100. The integrated circuit die 66 may be singulated from the wafer, such as by sawing or dicing, and by means of an adhesive 116 using a pick-and-place tool, for example. It may be adhered to the dielectric layer 110.

뿐만 아니라, 더미 반도체 구조물(74)은 또한 접착제(116)에 의해 유전체 층(110)에 접착될 수 있다. 접착제(116)는 더미 반도체 구조물(74)의 후면 측에 도포될 수 있다. 더미 반도체 구조물(74)은 도전성 실드(68)의 개구(70) 위에 배치된다. 더미 반도체 구조물(74)은 예를 들어 픽-앤-플레이스 툴을 사용하여 접착제(116)에 의해 유전체 층(110)에 접착될 수 있다.In addition, dummy semiconductor structure 74 may also be adhered to dielectric layer 110 by adhesive 116. The adhesive 116 may be applied to the rear side of the dummy semiconductor structure 74. The dummy semiconductor structure 74 is disposed over the opening 70 of the conductive shield 68. The dummy semiconductor structure 74 may be bonded to the dielectric layer 110 by means of an adhesive 116 using a pick-and-place tool, for example.

도 12에서, 인캡슐런트(130)는 다양한 컴포넌트들 상에 형성된다. 인캡슐런트(130)는 몰딩 컴파운드, 에폭시 등일 수 있으며, 압축 성형(compression molding), 트랜스퍼 성형(transfer molding) 등에 의해 도포될 수 있다. 인캡슐런트(130)는 집적 회로 다이(66) 및/또는 관통 비아(114)의 다이 커넥터들(126)이 매립되거나 커버될 수 있도록, 캐리어 기판(100) 위에 형성될 수 있다. 인캡슐런트(130)는 그 후 경화된다.In FIG. 12, encapsulant 130 is formed on various components. The encapsulant 130 may be a molding compound, epoxy, or the like, and may be applied by compression molding or transfer molding. The encapsulant 130 may be formed over the carrier substrate 100 such that the die connectors 126 of the integrated circuit die 66 and/or through via 114 may be buried or covered. The encapsulant 130 is then cured.

도 13에서, 관통 비아들(114) 및 다이 커넥터들(126)을 노출시키기 위해 인캡슐런트(130)에 평탄화 프로세스가 수행된다. 평탄화 프로세스는 또한 유전체 재료(128) 및 더미 반도체 구조물(74)을 그라인딩할 수 있다. 더미 반도체 구조물(74), 관통 비아들(114), 다이 커넥터들(126), 유전체 재료(128) 및 인캡슐런트(130)의 상부면들은 평탄화 프로세스 후에 동일 평면 상에 있다. 평탄화 프로세스는 예를 들어, 화학-기계적 연마(CMP, chemical-mechanical polish), 그라인딩 프로세스 등일 수 있다. 몇몇 실시예들에서, 예를 들어 관통 비아들(114) 및 다이 커넥터들(126)이 이미 노출된 경우, 평탄화는 생략될 수 있다.In FIG. 13, a planarization process is performed on the encapsulant 130 to expose the through vias 114 and the die connectors 126. The planarization process may also grind dielectric material 128 and dummy semiconductor structure 74. The top surfaces of the dummy semiconductor structure 74, through vias 114, die connectors 126, dielectric material 128, and encapsulant 130 are coplanar after the planarization process. The planarization process may be, for example, chemical-mechanical polish (CMP), a grinding process, or the like. In some embodiments, for example, if through vias 114 and die connectors 126 are already exposed, planarization may be omitted.

도 14에서, 전방 측 재분배 구조물(132)은 인캡슐런트(130), 관통 비아들(114) 및 다이 커넥터들(126) 상에 형성된다. 전방 측 재분배 구조물(132)은 다중 유전체 층(132A), 금속화 패턴들(132B) 및 비아들(132C)을 포함한다. 예를 들어, 전방 재부배 구조물(132)은 각각의 유전체 층들(132A)에 의해 서로 분리된 복수의 별개의 금속화 패턴들(132B)로서 패터닝될 수 있다.In FIG. 14, the front side redistribution structure 132 is formed on the encapsulant 130, through vias 114 and die connectors 126. The front side redistribution structure 132 includes multiple dielectric layers 132A, metallization patterns 132B, and vias 132C. For example, the front redistribution structure 132 may be patterned as a plurality of distinct metallization patterns 132B separated from each other by respective dielectric layers 132A.

몇몇 실시예들에서, PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 폴리머로 형성되는 유전체 층들(132A)은 리소그래피 마스크를 사용하여 패터닝될 수 있다. 다른 실시예에서, 유전체 층들(132A)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 등으로 형성된다. 유전체 층들(132A)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다.In some embodiments, dielectric layers 132A formed of a polymer, which may be a photosensitive material such as PBO, polyimide, BCB, or the like, may be patterned using a lithographic mask. In another embodiment, the dielectric layers 132A may include a nitride such as silicon nitride; Oxides such as silicon oxide, PSG, BSG, BPSG, and the like; Is formed by the back. The dielectric layers 132A may be formed by spin coating, lamination, CVD, or a combination thereof.

형성 이후에, 유전체 층들(132A)은 아래 놓인 도전성 피처들을 노출시키도록 패터닝된다. 하부 유전체 층(132A)은 관통 비아들(114) 및 다이 커넥터들(126)의 부분들을 노출시키도록 패터닝되고, 중간 유전체 층(들)은 아래 놓인 금속화 패턴들(132B)의 부분들을 노출시키도록 패터닝된다. 패터닝은 예컨대, 유전체 층이 감광성 재료일 때 유전체 층(132A)을 광에 노출시킴으로써, 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 허용가능한 프로세스에 의해 이루어질 수 있다. 유전체 층들(132A)이 감광성 재료들인 경우, 유전체 층(132A)은 노광 후에 현상될 수 있다.After formation, dielectric layers 132A are patterned to expose underlying conductive features. The lower dielectric layer 132A is patterned to expose portions of the through vias 114 and die connectors 126, and the intermediate dielectric layer(s) expose portions of the underlying metallization patterns 132B. Patterned to Patterning can be accomplished by an acceptable process, for example, by exposing the dielectric layer 132A to light when the dielectric layer is a photosensitive material, or by etching using, for example, anisotropic etching. When the dielectric layers 132A are photosensitive materials, the dielectric layer 132A may be developed after exposure.

비아들(132C)을 갖는 금속화 패턴들(132B)은 각각의 유전체 층(132A) 상에 형성된다. 시드 층(미도시)은 각각의 유전체 층(132A) 위에 그리고 각각의 유전체 층(132A)을 관통하는 개구들 내에 형성된다. 몇몇 실시예들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속 층이다. 몇몇 실시예들에서, 시드 층은 티타늄 층 및이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 PVD 등과 같은 성막 프로세스를 사용하여 형성될 수 있다. 포토레지스트가 그 후 형성되고 시드 층 상에 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(132B)에 대응한다. 패터닝은 포토레지스트를 통해 개구들을 형성하여 시드 층을 노출시킨다. 도전성 재료는 포토레지스트의 개구들에 그리고 시드 층의 노출된 부분들 상에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등 또는 이들의 조합들과 같은 금속 또는 금속 합금을 포함할 수 있다. 그 후, 포토레지스트 및 도전성 재료가 형성되지 않은 시드 층의 부분들은 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 예컨대 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용함으로써 시드 층의 노출된 부분들이 제거된다. 시드 층 및 도전성 재료의 나머지 부분들은 전방 측 재분배 구조물(132)의 하나의 금속화 레벨을 위한 금속화 패턴(132B) 및 비아들(132C)을 형성한다.Metallization patterns 132B having vias 132C are formed on each dielectric layer 132A. A seed layer (not shown) is formed over each dielectric layer 132A and in the openings through each dielectric layer 132A. In some embodiments, the seed layer is a metal layer, which may be a single layer or a composite layer comprising a plurality of sub-layers formed of different materials. In some embodiments, the seed layer includes a titanium layer and a copper layer over the titanium layer. The seed layer can be formed using a film forming process such as PVD or the like. A photoresist is then formed and patterned on the seed layer. The photoresist may be formed by spin coating or the like, and may be exposed to light for patterning. The pattern of the photoresist corresponds to the metallization pattern 132B. Patterning exposes the seed layer by forming openings through the photoresist. A conductive material is formed in the openings of the photoresist and on the exposed portions of the seed layer. The conductive material may be formed by plating such as electroplating or electroless plating. The conductive material may include a metal or metal alloy such as copper, titanium, tungsten, aluminum, or the like or combinations thereof. Thereafter, portions of the seed layer on which the photoresist and conductive material are not formed are removed. The photoresist can be removed by an acceptable ashing or stripping process, such as using an oxygen plasma or the like. Once the photoresist is removed, the exposed portions of the seed layer are removed, for example by using an acceptable etching process such as wet or dry etching. The seed layer and the remaining portions of the conductive material form a metallization pattern 132B and vias 132C for one level of metallization of the front side redistribution structure 132.

전방 측 재분배 구조물(132)은 일례로서 도시된다. 도시된 것보다 더 많거나 더 적은 유전체 층(132A) 및 금속화 패턴들(132B)이 전방 측 재분배 구조물(132)에 형성될 수 있다. 당업자는 더 많은 또는 더 적은 유전체 층(132A), 금속화 패턴들(132B) 및 비아들(132C)을 형성하기 위해 어느 단계들 및 프로세스들이 생략되거나 반복될 것인지를 쉽게 이해할 것이다.The front side redistribution structure 132 is shown as an example. More or less dielectric layer 132A and metallization patterns 132B than shown may be formed on the front side redistribution structure 132. One of ordinary skill in the art will readily understand which steps and processes will be omitted or repeated to form more or less dielectric layer 132A, metallization patterns 132B, and vias 132C.

또한, 전방 측 재부배 구조물(132)의 상부 유전체 층(132A) 내로 연장되어 도전성 커넥터들(136)이 형성된다. 전방 측 재부배 구조물(132)의 상부 유전체 층(132A)은 금속화 패턴들(132B)의 부분들을 노출시키도록 패터닝될 수 있다. 몇몇 실시예들에서, UBM(under bump metallurgies)(미도시)이 개구들 내에 형성되어 상부 유전체 층(132A) 내로 연장될 수 있다. 도전성 커넥터들(136)은 개구들 내에 형성된다. 도전성 커넥터들(136)은 BGA 커넥터들, 솔더 볼들, 금속 필라들, 제어된 붕괴 칩 연결(C4, controlled collapse chip connection) 범프들, 마이크로 범프들, 무전해 니켈-무전해 팔라듐-침지 금 기법(ENEPIG, electroless nickel-electroless palladium-immersion gold technique) 형성 범프들 등일 수 있다. 도전성 커넥터들(136)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 금속 또는 금속 합금으로 형성될 수 있다. 몇몇 실시예들에서, 도전성 커넥터들(136)은 증발, 전기 도금, 인쇄, 솔더 이송, 볼 배치 등과 같은 일반적으로 사용되는 방법들을 통해 초기에 솔더 층을 형성함으로써 형성된다. 솔더 층이 구조물상에서 형성되면, 원하는 범프 형상으로 재료를 성형하기 위해 리플로우(reflow)가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터들(136)은 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라들(구리 필라아 같은)이다. 금속 필라들은 솔더 프리(solder free)일 수 있고, 실질적으로 수직한 측벽들을 가질 수 있다. 도전성 커넥터들(136)은 전방 측 재분배 구조물(132)의 금속화 패턴들(132B)에 전기적으로 연결된다.Further, conductive connectors 136 are formed by extending into the upper dielectric layer 132A of the front-side redistribution structure 132. The upper dielectric layer 132A of the front-side redistribution structure 132 may be patterned to expose portions of the metallization patterns 132B. In some embodiments, under bump metallurgies (UBM) (not shown) may be formed in the openings and extend into the upper dielectric layer 132A. Conductive connectors 136 are formed in the openings. The conductive connectors 136 are BGA connectors, solder balls, metal pillars, controlled collapse chip connection (C4) bumps, micro bumps, electroless nickel-electroless palladium-immersion gold technique ( ENEPIG, electroless nickel-electroless palladium-immersion gold technique) forming bumps, and the like. The conductive connectors 136 may be formed of a metal or a metal alloy such as solder, copper, aluminum, gold, nickel, silver, palladium, tin, or a combination thereof. In some embodiments, the conductive connectors 136 are formed by initially forming a solder layer through commonly used methods such as evaporation, electroplating, printing, solder transfer, ball placement, and the like. When the solder layer is formed on the structure, reflow can be performed to shape the material into a desired bump shape. In another embodiment, the conductive connectors 136 are metal pillars (such as copper pillars) formed by sputtering, printing, electroplating, electroless plating, CVD, or the like. The metal pillars may be solder free and may have substantially vertical sidewalls. The conductive connectors 136 are electrically connected to the metallization patterns 132B of the front redistribution structure 132.

도 15에서, 외부 디바이스(138)는 전방 측 재분배 구조물(132)에 부착된다. 몇몇 실시예들에서, 외부 디바이스(138)는 집적 수동 디바이스(IPD, integrated passive device)와 같은 표면 실장 디바이스(SMD, surface mount device)이다. 이러한 실시예들에서, 외부 디바이스(138)는 내부에 형성된 하나 이상의 수동 디바이스들을 갖는 메인 구조물(140)을 포함할 수 있다. 메인 구조물(140)은 반도체 기판 및/또는 인캡슐런트일 수 있다. 반도체 기판을 포함하는 실시예들에서, 기판은 도핑된 또는 도핑되지 않은 실리콘과 같은 반도체 기판, 또는 SOI 기판의 활성층일 수 있다. 수동 디바이스들은 커패시터, 저항기, 인덕터 등, 또는 이들의 조합을 포함할 수 있다. 수동 디바이스들은 메인 구조물(140) 내에 및/또는 메인 구조물(140) 상에 형성될 수 있으며, 예를 들어 외부 디바이스(138)를 형성하기 위해 메인 구조물 상의 하나 이상의 유전체 층의 금속화 패턴들에 의해 형성된 상호 연결 구조물들에 의해 상호연결될 수 있다. 다이 커넥터들(142)은 메인 구조물(140) 상에 형성되고 메인 구조물(14)에 결합되며, 여기에 외부 연결이 이루어진다. 외부 디바이스(138)의 다이 커넥터들(142)은 도전성 커넥터들(136)을 이용하여 전방 측 재분배 구조물(132)의 금속화 패턴들(132B)에 부착된다. 도전성 커넥터들(136)은 리플로우되어, 외부 디바이스(138)와 전방 측 재분배 구조물(132) 사이에 솔더 접합부를 형성한다. 외부 디바이스(138)는 집적 회로 다이(66)에 전기적으로 연결된다.In FIG. 15, the external device 138 is attached to the front side redistribution structure 132. In some embodiments, the external device 138 is a surface mount device (SMD), such as an integrated passive device (IPD). In such embodiments, the external device 138 may include a main structure 140 having one or more passive devices formed therein. The main structure 140 may be a semiconductor substrate and/or an encapsulant. In embodiments including a semiconductor substrate, the substrate may be a semiconductor substrate such as doped or undoped silicon, or an active layer of an SOI substrate. Passive devices may include capacitors, resistors, inductors, or the like, or combinations thereof. Passive devices may be formed within and/or on the main structure 140, for example by means of metallization patterns of one or more dielectric layers on the main structure to form an external device 138. It can be interconnected by the formed interconnecting structures. Die connectors 142 are formed on the main structure 140 and are coupled to the main structure 14, to which an external connection is made. Die connectors 142 of external device 138 are attached to metallization patterns 132B of front side redistribution structure 132 using conductive connectors 136. The conductive connectors 136 are reflowed to form a solder joint between the external device 138 and the front side redistribution structure 132. External device 138 is electrically connected to integrated circuit die 66.

또한, 전방 측 재분배 구조물(132)에 예를 들어 접착제(146)를 통해 페라이트 재료(144)가 부착된다. 페라이트 재료(144)는 망간-아연, 니켈-아연 등으로 형성될 수 있다. 페라이트 재료(144)는 고주파에서 비교적 낮은 손실을 가지며, 수신 코일(64)의 상호 인덕턴스를 증가시키는데 도움을 줄 수 있다. 페라이트 재료(144)는 수신 코일(64)의 바로 위에 있다(예를 들어 중첩한다). 몇몇 실시예들에서, 페라이트 재료(144)의 에지들은 수신 코일(64)의 에지들과 실질적으로 종단이 동일하다. 몇몇 실시예들에서, 페라이트 재료(114)는 수신 코일(64)보다 더 넓다. 접착제(146)는 접착제(116)와 유사할 수 있다.Further, a ferrite material 144 is attached to the front side redistribution structure 132 via an adhesive 146, for example. The ferrite material 144 may be formed of manganese-zinc, nickel-zinc, or the like. The ferrite material 144 has a relatively low loss at high frequencies, and may help to increase the mutual inductance of the receiving coil 64. The ferrite material 144 is directly above (eg, overlaps) the receiving coil 64. In some embodiments, the edges of ferrite material 144 are substantially equal in termination to the edges of receive coil 64. In some embodiments, ferrite material 114 is wider than receive coil 64. Adhesive 146 may be similar to adhesive 116.

도 16에서, 캐리어 기판 디본딩(debonding)은 캐리어 기판(100)을 후면 측 실딩 구조물(112), 예컨대 유전체 층(110)으로부터 분리(디본딩)하도록 수행된다. 몇몇 실시예에 따르면, 디본딩은 이형 층(102)이 광의 열 하에서 분해되어 캐리어 기판(100)이 제거될 수 있도록, 레이저 광 또는 UV 광과 같은 광을 이형 층(102)에 투사하는 것을 포함한다.In FIG. 16, carrier substrate debonding is performed to separate (debond) the carrier substrate 100 from the backside shielding structure 112, for example, the dielectric layer 110. According to some embodiments, debonding includes projecting light, such as laser light or UV light, onto the release layer 102 so that the release layer 102 is decomposed under the heat of light so that the carrier substrate 100 can be removed. do.

도 17에서, 싱귤레이션 프로세스는 스크라이브 라인 영역을 따라, 예컨대 인접한 패키지 영역들 사이를 싱귤레이팅함으로써 수행된다. 몇몇 실시예들에서, 싱귤레이션 프로세스는 쏘잉 프로세스, 레이저 프로세스, 또는 이들의 조합을 포함한다. 싱귤레이션 프로세스는 인접한 패키지 영역들(미도시)로부터 패키지 영역(600)을 싱귤레이팅한다. 싱귤레이션 이후에 최종 수신기(58)가 도시되며, 이는 패키지 영역(600)으로부터의 것일 수 있다.In Fig. 17, the singulation process is performed by singulating along a scribe line area, for example between adjacent package areas. In some embodiments, the singulation process includes a sawing process, a laser process, or a combination thereof. The singulation process singulates the package area 600 from adjacent package areas (not shown). The final receiver 58 is shown after singulation, which may be from the package area 600.

도 18은 수신기(58)의 일부 피처들을 보여주는 하향식 단면도이다. 도 3 내지 도 17의 단면도들은 도 18의 라인 A-A를 포함하는 평면을 따라 예시된다. 집적 회로 다이(66)는 수신 코일(64)의 외부에 배치된다. 관통 비아들(114)은 수신 코일(64)을 형성하는 루프 또는 나선형의 단일 연속 금속 재료이다. 특히, 수신 코일(64)은 점으로부터 연속적으로 증가하는 거리에서 고정된 중심점 주위를 감는 평면(예를 들어, 유전체 층(104)의 상부면) 상의 일련의 도전성 세그먼트들(예를 들어, 관통 비아들(114))을 갖는다. 나선형체(spiral)는 수신 코일(64)의 제1 단부로부터 나오고, 수신 코일(64)의 제2 단부에서 끝난다. 수신 코일(64)은 전방 측 재분배 구조물(132)의 금속화 패턴들(132B)의 일부에 의해 집적 회로 다이(66)에 전기적으로 연결된다. 특히, 수신 코일(64)의 제1 단부 및 제2 단부는 금속화 패턴들(132B)에 의해 집적 회로 다이(66)에 연결된다. 더미 반도체 구조물(74)은 수신 코일(64)의 중심(70)에 배치된다.18 is a top-down cross-sectional view showing some features of the receiver 58. The cross-sectional views of FIGS. 3-17 are illustrated along a plane including line A-A of FIG. 18. The integrated circuit die 66 is disposed outside the receive coil 64. The through vias 114 are a single continuous metal material in a loop or helical shape forming the receive coil 64. In particular, the receiving coil 64 has a series of conductive segments (e.g., through vias) on a plane (e.g., the top surface of the dielectric layer 104) winding around a fixed center point at a continuously increasing distance from the point. Have (114). The spiral emerges from the first end of the receive coil 64 and ends at the second end of the receive coil 64. The receive coil 64 is electrically connected to the integrated circuit die 66 by a portion of the metallization patterns 132B of the front side redistribution structure 132. In particular, the first and second ends of the receiving coil 64 are connected to the integrated circuit die 66 by metallization patterns 132B. The dummy semiconductor structure 74 is disposed at the center 70 of the receiving coil 64.

도 19a 내지 도 19d는 몇몇 다른 실시예들에 따른, 위에서 아래로 볼 때의 도전성 실드(68)를 도시한다. 도 3 내지 도 18의 실시예에서, 도전성 실드(68)는 둥근 개구(70) 및 하나의 채널(72)을 갖는다. 도 19a 내지 도 19d의 실시예들에서, 도전성 실드(68)는 개구(70)에 대한 상이한 형상들 및 채널들(72)에 대한 상이한 수량을 갖는다. 도 19a에서, 도전성 실드(68)는 2개의 채널들(72)을 갖는다. 도 19b에서, 도전성 실드(68)는 4개의 채널들(72)을 갖는다. 도 19c에서, 도전성 실드(68)는 8개의 채널들(72)을 갖는다. 도 19d에서, 개구(70)는 정사각형이다. 도 19a 내지 도 19d의 실시예들은 단지 예이며, 도전성 실드(68)는 임의의 개구들(70)의 형상 및/또는 채널들(72)의 양을 가질 수 있음을 이해해야 한다.19A-19D illustrate a conductive shield 68 as viewed from top to bottom, according to some other embodiments. In the embodiment of FIGS. 3-18, the conductive shield 68 has a round opening 70 and one channel 72. In the embodiments of FIGS. 19A-19D, the conductive shield 68 has different shapes for the opening 70 and different quantities for the channels 72. In FIG. 19A, the conductive shield 68 has two channels 72. In FIG. 19B, the conductive shield 68 has four channels 72. In FIG. 19C, the conductive shield 68 has eight channels 72. In Fig. 19D, the opening 70 is square. It should be understood that the embodiments of FIGS. 19A-19D are examples only, and the conductive shield 68 may have any shape of the openings 70 and/or the amount of channels 72.

실시예들은 장점들은 얻을 수 있다. 도전성 실드(68)에 개구(70)를 형성하는 것은 송신 코일(62)과 수신 코일(64) 사이의 자기장의 자속을 성형하고, 그에 의해 무선 전력 전송 효율을 향상시킬 수 있다. 더 얇은 도전성 실드(68)를 형성하는 것은 송신 코일(62)과 수신 코일(64) 사이의 상호 인덕턴스를 증가시켜, 무선 충전 효율을 더 향상시킬 수 있다. 실시예에서, 도전성 실드(68)의 두께를 약 0.5㎛로 감소시키는 것은 무선 전력 전송 효율을 최대 2 %까지 증가시킬 수 있다.The embodiments can obtain advantages. Forming the opening 70 in the conductive shield 68 shapes the magnetic flux of the magnetic field between the transmitting coil 62 and the receiving coil 64, thereby improving wireless power transmission efficiency. Forming the thinner conductive shield 68 may increase the mutual inductance between the transmitting coil 62 and the receiving coil 64, thereby further improving the wireless charging efficiency. In an embodiment, reducing the thickness of the conductive shield 68 to about 0.5 μm can increase the wireless power transmission efficiency by up to 2%.

다른 피처들 및 프로세스들이 또한 포함될 수 있다. 예를 들어 3D 패키징 또는 3DIC 디바이스들의 검증 테스트를 돕기 위해 테스트 구조물들이 포함될 수 있다. 테스트 구조물들은 예를 들어 3D 패키징 또는 3DIC의 테스트, 프로브들 및/또는 프로브 카드들의 사용 등을 허용하는 재분배 층 내에 또는 기판 상에 형성된 테스트 패드들을 포함할 수 있다. 검증 테스트는 중간 구조물 뿐 아니라 최종 구조물에도 수행될 수 있다. 또한, 본 명세서에 개시된 구조물들 및 방법들은 수율을 증가시키고 비용을 감소시키기 위해 알려진 양호한 다이들의 중간 검증을 통합하는 테스트 방법들과 관련하여 사용될 수 있다.Other features and processes may also be included. For example, test structures may be included to aid in the verification testing of 3D packaging or 3DIC devices. The test structures may include test pads formed on a substrate or in a redistribution layer allowing, for example, 3D packaging or testing of 3DIC, use of probes and/or probe cards, and the like. Verification tests can be performed on final structures as well as intermediate structures. Further, the structures and methods disclosed herein can be used in connection with test methods that incorporate intermediate verification of known good dies to increase yield and reduce cost.

실시예에서, 방법은: 제1 유전체 층 상에 도전성 층을 성막하는 단계; 제1 유전체 층 상에 도전성 실드를 형성하기 위하여 도전성 층을 에칭하는 단계 ― 도전성 실드는 개구 및 개구와 도전성 실드의 외주부(outer periphery) 사이에서 연장되는 제1 채널 영역을 포함함 ― ; 도전성 실드 상에 제2 유전체 층을 형성하는 단계; 제2 유전체 층 상에 코일을 형성하는 단계; 제2 유전체 층 상에 집적 회로 다이를 배치하는 단계 ― 집적 회로 다이는 코일 외부에 배치됨 ― ; 인캡슐런트(encapsulant)로 코일 및 집적 회로 다이를 캡슐화하는 단계; 및 코일, 집적 회로 다이, 및 인캡슐런트 상에 재분배 구조물을 형성하는 단계를 포함한다.In an embodiment, a method includes: depositing a conductive layer on a first dielectric layer; Etching the conductive layer to form a conductive shield on the first dielectric layer, the conductive shield comprising an opening and a first channel region extending between the opening and an outer periphery of the conductive shield; Forming a second dielectric layer on the conductive shield; Forming a coil on the second dielectric layer; Placing an integrated circuit die on the second dielectric layer, the integrated circuit die disposed outside the coil; Encapsulating the coil and integrated circuit die with an encapsulant; And forming a redistribution structure on the coil, the integrated circuit die, and the encapsulant.

몇몇 실시예들에서, 도전성 층을 성막하는 단계는: 제1 유전체 층 상에 티타늄 층을 성막하는 단계; 및 티타늄 층 상에 구리 층을 성막하는 단계를 포함한다. 몇몇 실시예들에서, 도전성 층을 에칭하는 단계는: 약 20 초 내지 약 40 초의 제1 시간 기간 동안 희석 인산(H3PO4)으로 상기 구리 층을 에칭하는 단계; 및 약 20 초 내지 약 60 초의 제2 시간 기간 동안 불산(HF)으로 상기 티타늄 층을 에칭하는 단계를 포함한다. 몇몇 실시예들에서, 도전성 실드 상에 제2 유전체 층을 형성하는 단계 이전에는, 도전성 실드 상에 다른 도전성 재료가 형성되지 않는다. 몇몇 실시예들에서, 방법은 도전성 실드의 개구 바로 위에서 제2 유전체 층 상에 더미 반도체 구조물을 배치하는 단계를 더 포함한다. 몇몇 실시예들에서, 방법은 캡슐화를 평탄화하는 단계를 더 포함하며, 코일, 집적 회로 다이 및 인캡슐런트의 상부면들은 동등한 높이이다. 몇몇 실시예들에서, 코일 상에 재분배 구조물을 형성하는 단계는 재분배 구조물에 금속화 패턴들을 형성하는 단계를 포함하고, 금속화 패턴들은 코일의 제1 단부 및 코일의 제2 단부에 집적 회로 다이를 전기적으로 연결한다. 몇몇 실시예들에서, 방법은 재분배 구조물에 페라이트 재료를 부착하는 단계를 더 포함하며, 페라이트 재료는 코일 바로 위에 있다. 몇몇 실시예들에서, 방법은 재분배 구조물에 외부 디바이스를 부착하는 단계를 더 포함하며, 외부 디바이스는 집적 회로 다이에 전기적으로 연결된다.In some embodiments, depositing the conductive layer includes: depositing a titanium layer on the first dielectric layer; And depositing a copper layer on the titanium layer. In some embodiments, etching the conductive layer comprises: etching the copper layer with diluted phosphoric acid (H3PO4) for a first time period of about 20 seconds to about 40 seconds; And etching the titanium layer with hydrofluoric acid (HF) for a second time period of about 20 seconds to about 60 seconds. In some embodiments, prior to forming the second dielectric layer on the conductive shield, no other conductive material is formed on the conductive shield. In some embodiments, the method further includes disposing a dummy semiconductor structure on the second dielectric layer just above the opening of the conductive shield. In some embodiments, the method further includes planarizing the encapsulation, the coil, integrated circuit die, and top surfaces of the encapsulant being of equal height. In some embodiments, forming the redistribution structure on the coil includes forming metallization patterns on the redistribution structure, the metallization patterns forming an integrated circuit die at a first end of the coil and a second end of the coil. Connect electrically. In some embodiments, the method further includes attaching a ferrite material to the redistribution structure, the ferrite material being directly above the coil. In some embodiments, the method further includes attaching the external device to the redistribution structure, the external device being electrically connected to the integrated circuit die.

실시예에서, 방법은: 제1 유전체 층을 성막하는 단계; 제1 유전체 층 상에 도전성 실드를 형성하는 단계 ― 도전성 실드는 개구 및 개구와 도전성 실드의 외주부 사이에서 연장되는 제1 채널 영역을 포함함 ― ; 도전성 실드 및 제1 유전체 층 상에 제2 유전체 층을 성막하는 단계; 제2 유전체 층 상에 코일을 형성하는 단계 ― 제2 유전체 층은 코일과 도전성 실드 사이에 인접하여 연장됨 ― ; 및 인캡슐런트로 코일을 캡슐화하는 단계 ― 인캡슐런트 및 코일의 상부면들은 동등한 높이임 ― 를 포함한다.In an embodiment, a method includes: depositing a first dielectric layer; Forming a conductive shield on the first dielectric layer, the conductive shield including an opening and a first channel region extending between the opening and the outer periphery of the conductive shield; Depositing a second dielectric layer on the conductive shield and the first dielectric layer; Forming a coil on the second dielectric layer, the second dielectric layer extending adjacently between the coil and the conductive shield; And encapsulating the coil with an encapsulant, wherein the encapsulant and upper surfaces of the coil are of equal height.

몇몇 실시예들에서, 방법은 제2 유전체 층 상에 집적 회로 다이를 배치하는 단계를 더 포함하고, 집적 회로 다이는 코일 외부에 배치되고, 인캡슐런트는 집적 회로 다이로부터 코일을 분리시키며, 코일은 연속적인 구리 나선형체(continuous copper spiral)이고, 연속적인 구리 나선형체의 제1 단부 및 제2 단부는 집적 회로 다이에 전기적으로 연결된다.In some embodiments, the method further comprises placing an integrated circuit die on the second dielectric layer, the integrated circuit die disposed outside the coil, the encapsulant separating the coil from the integrated circuit die, and Is a continuous copper spiral, and the first and second ends of the continuous copper spiral are electrically connected to the integrated circuit die.

실시예에서, 디바이스는: 제1 유전체 층 상의 도전성 실드; 제1 유전체 층 및 도전성 실드 상의 제2 유전체 층 ― 제1 유전체 층 및 제2 유전체 층은 도전성 실드를 둘러싸고, 제2 유전체 층은: 도전성 실드의 외주부를 따라 배치된 제1 부분, 도전성 실드의 중앙 영역을 통해 연장되는 제2 부분, 및 도전성 실드의 채널 영역을 통해 연장되고 제1 부분을 제2 부분에 연결하는 제3 부분을 포함함 ― ; 제2 유전체 층 상의 코일 ― 코일은 도전성 실드 위에 배치됨 ― ; 제2 유전체 층 상의 집적 회로 다이 ― 집적 회로 다이는 코일 외부에 배치됨 ― ; 및 코일 및 집적 회로 다이를 둘러싸는 인캡슐런트 ― 인캡슐런트, 집적 회로 다이 및 코일의 상부면들은 동등한 높이임 ― 를 포함한다.In an embodiment, the device comprises: a conductive shield on the first dielectric layer; The first dielectric layer and the second dielectric layer on the conductive shield-the first dielectric layer and the second dielectric layer surround the conductive shield, and the second dielectric layer comprises: a first portion disposed along the outer periphery of the conductive shield, the center of the conductive shield. A second portion extending through the region, and a third portion extending through the channel region of the conductive shield and connecting the first portion to the second portion; A coil on the second dielectric layer, the coil disposed over the conductive shield; An integrated circuit die on the second dielectric layer, the integrated circuit die disposed outside the coil; And an encapsulant surrounding the coil and the integrated circuit die, wherein the top surfaces of the encapsulant, the integrated circuit die and the coil are of equal height.

몇몇 실시예들에서, 집적 회로 다이는 AC/DC 컨버터 다이이고, 집적 회로 다이는 배터리에 연결된다. 몇몇 실시예들에서, 집적 회로 다이는 통신 다이이고, 집적 회로 다이는 외부 시스템에 연결된다. 몇몇 실시예들에서, 디바이스는 코일의 중앙에 배치된 더미 반도체 구조물을 더 포함한다. 몇몇 실시예들에서, 도전성 실드 및 코일의 중심은, 더미 반도체 구조물이 제2 유전체 층의 제2 부분 위에 배치되도록 정렬된다. 몇몇 실시예들에서, 제2 유전체 층의 제3 부분은 제2 유전체 층의 복수의 제3 부분들 중 하나이며, 제2 유전체 층의 제3 부분들 각각은 도전성 실드를 통해 연장되고 제1 부분을 제2 부분에 연결한다. 몇몇 실시예들에서, 제2 유전체 층의 제2 부분은 위에서 아래로 볼 때(top-down view) 둥글다. 몇몇 실시예들에서, 제2 유전체 층의 제2 부분은 위에서 아래로 볼 때 정사각형이다. 몇몇 실시예들에서, 제2 유전체 층은 도전성 실드가 동작 동안 코일에 자기적으로 결합되고 전기적으로 절연되도록, 코일을 도전성 실드로부터 이격시킨다.In some embodiments, the integrated circuit die is an AC/DC converter die and the integrated circuit die is connected to the battery. In some embodiments, the integrated circuit die is a communication die and the integrated circuit die is connected to an external system. In some embodiments, the device further includes a dummy semiconductor structure disposed in the center of the coil. In some embodiments, the center of the conductive shield and coil is aligned such that the dummy semiconductor structure is disposed over the second portion of the second dielectric layer. In some embodiments, the third portion of the second dielectric layer is one of a plurality of third portions of the second dielectric layer, each of the third portions of the second dielectric layer extending through the conductive shield and the first portion Connect to the second part. In some embodiments, the second portion of the second dielectric layer is rounded in a top-down view. In some embodiments, the second portion of the second dielectric layer is square when viewed from top to bottom. In some embodiments, the second dielectric layer separates the coil from the conductive shield such that the conductive shield is magnetically coupled to and electrically insulated from the coil during operation.

전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.The foregoing has outlined features of some embodiments to enable those skilled in the art to better understand aspects of the present disclosure. Those skilled in the art will readily use the present disclosure as a basis for designing or modifying other processes and structures to perform the same purposes and/or achieve the same advantages of the embodiments introduced herein. Be aware that you can. Those skilled in the art may also make various changes, substitutions, and modifications in the present invention without departing from the spirit and scope of the present disclosure, and such equivalent configurations do not depart from the spirit and scope of the present disclosure. You should know.

실시예들Examples

실시예 1. 방법에 있어서,Example 1. In the method,

제1 유전체 층 상에 도전성 층을 성막하는 단계;Depositing a conductive layer on the first dielectric layer;

상기 제1 유전체 층 상에 도전성 실드를 형성하기 위하여 상기 도전성 층을 에칭하는 단계 ― 상기 도전성 실드는 개구 및 상기 개구와 상기 도전성 실드의 외주부(outer periphery) 사이에서 연장되는 제1 채널 영역을 포함함 ― ;Etching the conductive layer to form a conductive shield on the first dielectric layer-the conductive shield includes an opening and a first channel region extending between the opening and an outer periphery of the conductive shield ―;

상기 도전성 실드 상에 제2 유전체 층을 형성하는 단계;Forming a second dielectric layer on the conductive shield;

상기 제2 유전체 층 상에 코일을 형성하는 단계;Forming a coil on the second dielectric layer;

상기 제2 유전체 층 상에 집적 회로 다이를 배치하는 단계 ― 상기 집적 회로 다이는 상기 코일 외부에 배치됨 ― ;Placing an integrated circuit die on the second dielectric layer, wherein the integrated circuit die is disposed outside the coil;

인캡슐런트(encapsulant)로 상기 코일 및 상기 집적 회로 다이를 캡슐화하는 단계; 및Encapsulating the coil and the integrated circuit die with an encapsulant; And

상기 코일, 상기 집적 회로 다이, 및 상기 인캡슐런트 상에 재분배 구조물을 형성하는 단계Forming a redistribution structure on the coil, the integrated circuit die, and the encapsulant.

를 포함하는, 방법.Containing, method.

실시예 2. 실시예 1에 있어서,Example 2. In Example 1,

상기 도전성 층을 성막하는 단계는:The step of depositing the conductive layer:

상기 제1 유전체 층 상에 티타늄 층을 성막하는 단계; 및Depositing a titanium layer on the first dielectric layer; And

상기 티타늄 층 상에 구리 층을 성막하는 단계Depositing a copper layer on the titanium layer

를 포함하는 것인, 방법.The method comprising a.

실시예 3. 실시예 2에 있어서,Example 3. In Example 2,

상기 도전성 층을 에칭하는 단계는:Etching the conductive layer comprises:

약 20 초 내지 약 40 초의 제1 시간 기간 동안 희석 인산(H3PO4)으로 상기 구리 층을 에칭하는 단계; 및Etching the copper layer with dilute phosphoric acid (H 3 PO 4 ) for a first time period of about 20 seconds to about 40 seconds; And

약 20 초 내지 약 60 초의 제2 시간 기간 동안 불산(HF)으로 상기 티타늄 층을 에칭하는 단계Etching the titanium layer with hydrofluoric acid (HF) for a second time period of about 20 seconds to about 60 seconds.

를 포함하는 것인, 방법.The method comprising a.

실시예 4. 실시예 1에 있어서,Example 4. In Example 1,

상기 도전성 실드 상에 상기 제2 유전체 층을 형성하는 단계 이전에는, 상기 도전성 실드 상에 다른 도전성 재료가 형성되지 않는 것인, 방법.Prior to the step of forming the second dielectric layer on the conductive shield, no other conductive material is formed on the conductive shield.

실시예 5. 실시예 1에 있어서,Example 5. In Example 1,

상기 도전성 실드의 개구 바로 위에서 상기 제2 유전체 층 상에 더미 반도체 구조물을 배치하는 단계를 더 포함하는, 방법.And placing a dummy semiconductor structure on the second dielectric layer directly above the opening of the conductive shield.

실시예 6. 실시예 1에 있어서,Example 6. In Example 1,

상기 캡슐화를 평탄화하는 단계를 더 포함하며, 상기 코일, 상기 집적 회로 다이 및 상기 인캡슐런트의 상부면들은 동등한 높이인 것인, 방법.Planarizing the encapsulation, wherein top surfaces of the coil, the integrated circuit die and the encapsulant are of equal height.

실시예 7. 실시예 1에 있어서,Example 7. In Example 1,

상기 코일 상에 재분배 구조물을 형성하는 단계는:Forming the redistribution structure on the coil comprises:

상기 재분배 구조물에 금속화 패턴들을 형성하는 단계 ― 상기 금속화 패턴들은 상기 코일의 제1 단부 및 상기 코일의 제2 단부에 상기 집적 회로 다이를 전기적으로 연결함 ―Forming metallization patterns on the redistribution structure-The metallization patterns electrically connect the integrated circuit die to a first end of the coil and a second end of the coil.

를 포함하는 것인, 방법.The method comprising a.

실시예 8. 실시예 1에 있어서,Example 8. In Example 1,

상기 재분배 구조물에 페라이트 재료를 부착하는 단계를 더 포함하며, 상기 페라이트 재료는 상기 코일 바로 위에 있는 것인, 방법.And attaching a ferrite material to the redistribution structure, wherein the ferrite material is directly above the coil.

실시예 9. 실시예 1에 있어서,Example 9. In Example 1,

상기 재분배 구조물에 외부 디바이스를 부착하는 단계를 더 포함하며, 상기 외부 디바이스는 상기 집적 회로 다이에 전기적으로 연결되는 것인, 방법.And attaching an external device to the redistribution structure, wherein the external device is electrically connected to the integrated circuit die.

실시예 10. 방법에 있어서,Example 10. In the method,

제1 유전체 층을 성막하는 단계;Depositing a first dielectric layer;

상기 제1 유전체 층 상에 도전성 실드를 형성하는 단계 ― 상기 도전성 실드는 개구 및 상기 개구와 상기 도전성 실드의 외주부 사이에서 연장되는 제1 채널 영역을 포함함 ― ;Forming a conductive shield on the first dielectric layer, the conductive shield including an opening and a first channel region extending between the opening and an outer circumference of the conductive shield;

상기 도전성 실드 및 상기 제1 유전체 층 상에 제2 유전체 층을 성막하는 단계;Depositing a second dielectric layer on the conductive shield and the first dielectric layer;

상기 제2 유전체 층 상에 코일을 형성하는 단계 ― 상기 제2 유전체 층은 상기 코일과 상기 도전성 실드 사이에 인접하여 연장됨 ― ; 및Forming a coil on the second dielectric layer, the second dielectric layer extending adjacently between the coil and the conductive shield; And

인캡슐런트로 상기 코일을 캡슐화하는 단계 ― 상기 인캡슐런트 및 상기 코일의 상부면들은 동등한 높이임 ―Encapsulating the coil with an encapsulant-The encapsulant and upper surfaces of the coil are of equal height-

를 포함하는, 방법.Containing, method.

실시예 11. 실시예 10에 있어서,Example 11. In Example 10,

상기 제2 유전체 층 상에 집적 회로 다이를 배치하는 단계 ― 상기 집적 회로 다이는 상기 코일 외부에 배치되고, 상기 인캡슐런트는 상기 집적 회로 다이로부터 상기 코일을 분리시킴 ―Placing an integrated circuit die on the second dielectric layer, wherein the integrated circuit die is disposed outside the coil, and the encapsulant separates the coil from the integrated circuit die;

를 더 포함하고,Including more,

상기 코일은 연속적인 구리 나선형체(continuous copper spiral)이며, 상기 연속적인 구리 나선형체의 제1 단부 및 제2 단부는 상기 집적 회로 다이에 전기적으로 연결되는 것인, 방법.Wherein the coil is a continuous copper spiral, and the first and second ends of the continuous copper spiral are electrically connected to the integrated circuit die.

실시예 12. 디바이스에 있어서,Example 12. In the device,

제1 유전체 층 상의 도전성 실드;A conductive shield on the first dielectric layer;

상기 제1 유전체 층 및 상기 도전성 실드 상의 제2 유전체 층 ― 상기 제1 유전체 층 및 상기 제2 유전체 층은 상기 도전성 실드를 둘러싸고, 상기 제2 유전체 층은:The first dielectric layer and a second dielectric layer on the conductive shield, wherein the first dielectric layer and the second dielectric layer surround the conductive shield, and the second dielectric layer comprises:

상기 도전성 실드의 외주부를 따라 배치된 제1 부분;A first portion disposed along the outer periphery of the conductive shield;

상기 도전성 실드의 중앙 영역을 통해 연장되는 제2 부분; 및A second portion extending through a central region of the conductive shield; And

상기 도전성 실드의 채널 영역을 통해 연장되고, 상기 제1 부분을 상기 제2 부분에 연결하는 제3 부분A third portion extending through the channel region of the conductive shield and connecting the first portion to the second portion

을 포함함 ― ;Includes ―;

상기 제2 유전체 층 상의 코일 ― 상기 코일은 상기 도전성 실드 위에 배치됨 ― ;A coil on the second dielectric layer, the coil disposed over the conductive shield;

상기 제2 유전체 층 상의 집적 회로 다이 ― 상기 집적 회로 다이는 상기 코일 외부에 배치됨 ― ; 및An integrated circuit die on the second dielectric layer, the integrated circuit die disposed outside the coil; And

상기 코일 및 상기 집적 회로 다이를 둘러싸는 인캡슐런트 ― 상기 인캡슐런트, 상기 집적 회로 다이 및 상기 코일의 상부면들은 동등한 높이임 ―An encapsulant surrounding the coil and the integrated circuit die, wherein the encapsulant, the integrated circuit die and the top surfaces of the coil are of equal height;

를 포함하는, 디바이스.Containing, device.

실시예 13. 실시예 12에 있어서,Example 13. In Example 12,

상기 집적 회로 다이는 AC/DC 컨버터 다이이고, 상기 집적 회로 다이는 배터리에 연결되는 것인, 디바이스.Wherein the integrated circuit die is an AC/DC converter die and the integrated circuit die is connected to a battery.

실시예 14. 실시예 12에 있어서,Example 14. In Example 12,

상기 집적 회로 다이는 통신 다이이고, 상기 집적 회로 다이는 외부 시스템에 연결되는 것인, 디바이스.Wherein the integrated circuit die is a communication die and the integrated circuit die is connected to an external system.

실시예 15. 실시예 12에 있어서,Example 15. In Example 12,

상기 코일의 중앙에 배치된 더미 반도체 구조물을 더 포함하는, 디바이스.The device further comprising a dummy semiconductor structure disposed in the center of the coil.

실시예 16. 실시예 15에 있어서,Example 16. In Example 15,

상기 도전성 실드 및 상기 코일의 중심은, 상기 더미 반도체 구조물이 상기 제2 유전체 층의 제2 부분 위에 배치되도록 정렬되는 것인, 디바이스.Wherein the conductive shield and the center of the coil are aligned such that the dummy semiconductor structure is disposed over a second portion of the second dielectric layer.

실시예 17. 실시예 12에 있어서,Example 17. In Example 12,

상기 제2 유전체 층의 제3 부분은 상기 제2 유전체 층의 복수의 제3 부분들 중 하나이며, 상기 제2 유전체 층의 제3 부분들 각각은 상기 도전성 실드를 통해 연장되고 상기 제1 부분을 상기 제2 부분에 연결하는 것인, 디바이스.The third portion of the second dielectric layer is one of a plurality of third portions of the second dielectric layer, and each of the third portions of the second dielectric layer extends through the conductive shield and extends the first portion. Connecting to the second portion.

실시예 18. 실시예 12에 있어서,Example 18. In Example 12,

상기 제2 유전체 층의 제2 부분은 위에서 아래로 볼 때(top-down view) 둥근 것인, 디바이스.The device, wherein the second portion of the second dielectric layer is round in a top-down view.

실시예 19. 실시예 12에 있어서,Example 19. In Example 12,

상기 제2 유전체 층의 제2 부분은 위에서 아래로 볼 때 정사각형인 것인, 디바이스.Wherein the second portion of the second dielectric layer is square when viewed from top to bottom.

실시예 20. 실시예 12에 있어서,Example 20. In Example 12,

상기 제2 유전체 층은 상기 도전성 실드가 동작 동안 상기 코일에 자기적으로 결합되고 전기적으로 절연되도록, 상기 코일을 상기 도전성 실드로부터 이격시키는 것인, 디바이스.Wherein the second dielectric layer separates the coil from the conductive shield such that the conductive shield is magnetically coupled to and electrically insulated from the coil during operation.

Claims (10)

반도체 디바이스를 제조하는 방법에 있어서,
제1 유전체 층 상에 도전성 층을 성막하는 단계;
상기 제1 유전체 층 상에 도전성 실드를 형성하기 위하여 상기 도전성 층을 에칭하는 단계 ― 상기 도전성 실드는 개구 및 제1 채널 영역을 포함하고, 상기 제1 채널 영역은 상기 개구를 상기 도전성 실드의 바깥 에지(outer edge)에 연결함 ― ;
상기 도전성 실드 상에 제2 유전체 층을 형성하는 단계;
상기 제2 유전체 층 상에 코일을 형성하는 단계 ― 상기 코일의 중심은 상기 도전성 실드의 개구의 중심과 정렬되고, 상기 코일은 상기 제2 유전체 층의 상부면 상의 연속적인 도전성 나선형체(continuous conductive spiral)이고, 상기 연속적인 도전성 나선형체는 상기 코일의 중심으로부터 연속적으로 증가하는 거리에서 상기 코일의 중심 주위를 감는(wind) 것임 ― ;
상기 제2 유전체 층 상에 집적 회로 다이를 배치하는 단계 ― 상기 집적 회로 다이는 상기 코일 외부에 배치되고, 상기 집적 회로 다이는 다이 커넥터를 포함함 ― ;
인캡슐런트(encapsulant)로 상기 코일 및 상기 집적 회로 다이를 캡슐화하는 단계;
상기 인캡슐런트를 평탄화하는 단계 ― 상기 평탄화 후에 상기 코일은 상기 인캡슐런트를 통해 연장되는 관통 비아를 포함하고, 상기 관통 비아, 상기 다이 커넥터, 및 상기 인캡슐런트의 최상부면들은 동일 평면 상에 있음(coplanar) ― ; 및
상기 관통 비아, 상기 다이 커넥터, 및 상기 인캡슐런트의 최상부면 상에 재분배 구조물을 형성하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.In the method of manufacturing a semiconductor device,
Depositing a conductive layer on the first dielectric layer;
Etching the conductive layer to form a conductive shield on the first dielectric layer, wherein the conductive shield includes an opening and a first channel region, and the first channel region extends the opening to an outer edge of the conductive shield. Connected to (outer edge) ―;
Forming a second dielectric layer on the conductive shield;
Forming a coil on the second dielectric layer-the center of the coil is aligned with the center of the opening of the conductive shield, and the coil is a continuous conductive spiral on the upper surface of the second dielectric layer. ), and the continuous conductive spiral is to wind around the center of the coil at a continuously increasing distance from the center of the coil;
Placing an integrated circuit die on the second dielectric layer, wherein the integrated circuit die is disposed outside the coil, and the integrated circuit die includes a die connector;
Encapsulating the coil and the integrated circuit die with an encapsulant;
Flattening the encapsulant- After the planarization, the coil includes a through via extending through the encapsulant, and the through via, the die connector, and top surfaces of the encapsulant are on the same plane. Yes (coplanar) ―; And
Forming a redistribution structure on the through via, the die connector, and the top surface of the encapsulant
A method of manufacturing a semiconductor device comprising a. 제1항에 있어서,
상기 도전성 층을 성막하는 단계는:
상기 제1 유전체 층 상에 티타늄 층을 성막하는 단계; 및
상기 티타늄 층 상에 구리 층을 성막하는 단계
를 포함하는 것인, 반도체 디바이스를 제조하는 방법.The method of claim 1,
The step of depositing the conductive layer:
Depositing a titanium layer on the first dielectric layer; And
Depositing a copper layer on the titanium layer
Including a method for manufacturing a semiconductor device. 제1항에 있어서,
상기 도전성 실드 상에 상기 제2 유전체 층을 형성하는 단계 이전에는, 상기 도전성 실드 상에 다른 도전성 재료가 형성되지 않는 것인, 반도체 디바이스를 제조하는 방법.The method of claim 1,
The method of manufacturing a semiconductor device, wherein prior to the step of forming the second dielectric layer on the conductive shield, no other conductive material is formed on the conductive shield. 제1항에 있어서,
상기 도전성 실드의 개구 바로 위에서 상기 제2 유전체 층 상에 더미 반도체 구조물을 배치하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.The method of claim 1,
And disposing a dummy semiconductor structure on the second dielectric layer just above the opening of the conductive shield. 삭제delete 제1항에 있어서,
상기 관통 비아, 상기 다이 커넥터, 및 상기 인캡슐런트의 최상부면 상에 재분배 구조물을 형성하는 단계는:
상기 재분배 구조물에 금속화 패턴들을 형성하는 단계 ― 상기 금속화 패턴들은 상기 코일의 제1 단부 및 상기 코일의 제2 단부에 상기 집적 회로 다이를 전기적으로 연결함 ―
를 포함하는 것인, 반도체 디바이스를 제조하는 방법.The method of claim 1,
The step of forming a redistribution structure on the through via, the die connector, and the top surface of the encapsulant includes:
Forming metallization patterns on the redistribution structure-The metallization patterns electrically connect the integrated circuit die to a first end of the coil and a second end of the coil.
Including a method for manufacturing a semiconductor device. 제1항에 있어서,
상기 재분배 구조물에 페라이트 재료를 부착하는 단계를 더 포함하며, 상기 페라이트 재료는 상기 코일 바로 위에 있는 것인, 반도체 디바이스를 제조하는 방법.The method of claim 1,
And attaching a ferrite material to the redistribution structure, wherein the ferrite material is directly above the coil. 제1항에 있어서,
상기 재분배 구조물에 외부 디바이스를 부착하는 단계를 더 포함하며, 상기 외부 디바이스는 상기 집적 회로 다이에 전기적으로 연결되는 것인, 반도체 디바이스를 제조하는 방법.The method of claim 1,
Attaching an external device to the redistribution structure, wherein the external device is electrically connected to the integrated circuit die. 반도체 디바이스를 제조하는 방법에 있어서,
제1 유전체 층을 성막하는 단계;
상기 제1 유전체 층 상에 도전성 실드를 형성하는 단계 ― 상기 도전성 실드는 개구 및 제1 채널 영역을 포함하고, 상기 제1 채널 영역은 상기 개구로부터 상기 도전성 실드의 바깥 에지까지 연장됨 ― ;
상기 도전성 실드 및 상기 제1 유전체 층 상에 제2 유전체 층을 성막하는 단계;
상기 제2 유전체 층 상에 코일을 형성하는 단계 ― 상기 코일은 고정된(fixed) 중심점으로부터 연속적으로 증가하는 거리에서 상기 고정된 중심점 주위를 감는 일련의 도전성 세그먼트들이고, 상기 고정된 중심점은 상기 도전성 실드의 개구 바로 위에 배치되고, 상기 제2 유전체 층은 상기 코일과 상기 도전성 실드 사이에 인접하여 연장됨 ― ;
상기 제2 유전체 층 상에 집적 회로 다이를 배치하는 단계 ― 상기 집적 회로 다이는 제1 다이 커넥터, 제2 다이 커넥터, 및 제3 유전체 층을 포함하고, 상기 제1 다이 커넥터 및 상기 제2 다이 커넥터는 각각 상기 제3 유전체 층을 통해 연장됨 ― ; 및
인캡슐런트로 상기 코일 및 상기 집적 회로 다이를 캡슐화하는 단계 ― 상기 인캡슐런트, 상기 제1 다이 커넥터, 상기 제2 다이 커넥터, 상기 제3 유전체 층, 및 상기 코일의 최상부면들은 평탄하고, 평탄화 후에 상기 코일의 도전성 세그먼트들 각각은 상기 인캡슐런트를 통해 연장됨 ―
를 포함하는, 반도체 디바이스를 제조하는 방법.In the method of manufacturing a semiconductor device,
Depositing a first dielectric layer;
Forming a conductive shield on the first dielectric layer, wherein the conductive shield includes an opening and a first channel region, and the first channel region extends from the opening to an outer edge of the conductive shield;
Depositing a second dielectric layer on the conductive shield and the first dielectric layer;
Forming a coil on the second dielectric layer, wherein the coil is a series of conductive segments wound around the fixed central point at a continuously increasing distance from the fixed central point, the fixed central point being the conductive shield Disposed immediately above the opening of the second dielectric layer and extending adjacently between the coil and the conductive shield;
Placing an integrated circuit die on the second dielectric layer, wherein the integrated circuit die includes a first die connector, a second die connector, and a third dielectric layer, wherein the first die connector and the second die connector Each extends through the third dielectric layer; And
Encapsulating the coil and the integrated circuit die with an encapsulant-the encapsulant, the first die connector, the second die connector, the third dielectric layer, and the top surfaces of the coil are flat and planarized. Each of the conductive segments of the coil later extends through the encapsulant-
A method of manufacturing a semiconductor device comprising a. 디바이스에 있어서,
제1 유전체 층 상의 도전성 실드 ― 상기 도전성 실드는 개구 및 채널 영역을 포함하고, 상기 채널 영역은 상기 개구를 상기 도전성 실드의 바깥 에지에 연결함 ― ;
상기 제1 유전체 층 및 상기 도전성 실드 상의 제2 유전체 층 ― 상기 제1 유전체 층 및 상기 제2 유전체 층은 상기 도전성 실드를 둘러싸고, 상기 제2 유전체 층은:
상기 도전성 실드의 바깥 에지를 따라 배치된 제1 부분;
상기 도전성 실드의 중앙 영역을 통해 연장되는 제2 부분; 및
상기 도전성 실드의 채널 영역을 통해 연장되고, 상기 제1 부분을 상기 제2 부분에 연결하는 제3 부분
을 포함함 ― ;
상기 제2 유전체 층 상의 코일 ― 상기 코일은 상기 도전성 실드 위에 배치되고, 상기 코일의 중심은 상기 도전성 실드의 개구의 중심과 정렬되고, 상기 코일은 상기 제2 유전체 층의 상부면 상의 연속적인 도전성 나선형체이고, 상기 연속적인 도전성 나선형체는 상기 코일의 중심으로부터 연속적으로 증가하는 거리에서 상기 코일의 중심 주위를 감는 것임 ― ;
상기 제2 유전체 층 상의 집적 회로 다이 ― 상기 집적 회로 다이는 상기 코일 외부에 배치됨 ― ; 및
상기 코일 및 상기 집적 회로 다이를 둘러싸는 인캡슐런트 ― 상기 인캡슐런트, 상기 집적 회로 다이, 및 상기 코일의 상부면들은 동등한 높이임 ―
를 포함하는, 디바이스.In the device,
A conductive shield on a first dielectric layer, the conductive shield comprising an opening and a channel region, the channel region connecting the opening to an outer edge of the conductive shield;
The first dielectric layer and a second dielectric layer on the conductive shield, wherein the first dielectric layer and the second dielectric layer surround the conductive shield, and the second dielectric layer comprises:
A first portion disposed along an outer edge of the conductive shield;
A second portion extending through a central region of the conductive shield; And
A third portion extending through the channel region of the conductive shield and connecting the first portion to the second portion
Includes ―;
The coil on the second dielectric layer-the coil is disposed on the conductive shield, the center of the coil is aligned with the center of the opening of the conductive shield, and the coil is a continuous conductive spiral on the upper surface of the second dielectric layer. And the continuous conductive helical body is wound around the center of the coil at a continuously increasing distance from the center of the coil;
An integrated circuit die on the second dielectric layer, the integrated circuit die disposed outside the coil; And
An encapsulant surrounding the coil and the integrated circuit die, wherein the encapsulant, the integrated circuit die, and the top surfaces of the coil are of equal height;
Containing, device.
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