KR102159845B1 - Sonos ono stack scaling - Google Patents
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Abstract
비휘발성 트랩핑-전하 메모리 디바이스를 스케일링하는 방법 및 그로 인해 제조되는 그 디바이스가 제공된다. 실시예에서, 그 방법은 기판에서 소스 영역과 드레인 영역을 전기적으로 연결하는 폴리실리콘을 포함한 채널 영역을 형성하는 단계를 포함한다. 산화물 막을 형성하기 위해 기판을 산화시키고 그 산화물 막을 질화시킴으로써 채널 영역 위의 기판 상에 터널링 층이 형성된다. 산소-풍부 제 1 층 및 산소-부족 제 2 층을 포함하는 다중층 전하 트랩핑 층이 터널링 층 상에 형성되고, 블록킹 층이 다중층 전하 트랩핑 층 상에 증착된다. 일 실시예에서, 그 방법은 증착된 블록킹 산화물을 조밀화하고 산소-부족 제 2 층의 일부를 산화시키기 위해서 희석된 습식 산화를 더 포함한다.A method of scaling a nonvolatile trapping-charge memory device and the device manufactured thereby is provided. In an embodiment, the method includes forming a channel region comprising polysilicon electrically connecting the source region and the drain region in a substrate. A tunneling layer is formed on the substrate over the channel region by oxidizing the substrate to form an oxide film and nitriding the oxide film. A multilayer charge trapping layer comprising an oxygen-rich first layer and an oxygen-poor second layer is formed on the tunneling layer, and a blocking layer is deposited on the multilayer charge trapping layer. In one embodiment, the method further comprises diluted wet oxidation to densify the deposited blocking oxide and oxidize a portion of the oxygen-poor second layer.
Description
관련 출원들의 상호-참조Cross-reference of related applications
본 출원은 2007년 9월 26일에 출원된 공동 계류 중인 미국 출원 제 11/904,506호의 일부계속출원이며, 그 일부계속출원은 2007년 5월 25일에 출원된 미국 특허 출원 제 60/940,384호에 대해 35 U.S.C. 119(e) 하에서 우선권의 이익을 청구하고, 위의 두 출원 모두는 본원에서 인용에 의해 명백히 통합된다.This application is a continuation in part of the co-pending U.S. Application No. 11/904,506 filed on September 26, 2007, the continuation in part of which is filed on May 25, 2007 in U.S. Patent Application No. 60/940,384. About 35 USC Claiming the benefit of priority under 119(e), both applications above are expressly incorporated herein by reference.
본 발명의 실시예들은 전자장치 제조 산업에 관한 것이고, 더 상세하게는, 비휘발성 트랩핑(trapped)-전하 메모리 디바이스들의 제작에 관한 것이다.Embodiments of the present invention relate to the electronics manufacturing industry, and more particularly, to the fabrication of non-volatile trapped-charge memory devices.
도 1은 종래 방법에 따라 반도체 기판(108)의 표면(106) 위에 형성되는 종래 산화물-질화물-산화물(ONO) 스택(104)을 포함하는 반도체-산화물-질화물-산화물-반도체(SONOS) 게이트 스택(102)을 가진 반도체 디바이스(100)의 중간 구조에 대한 부분 단면도이다. 디바이스(100)는, 게이트 스택에 정렬되고 채널 영역(112)에 의해 분리되는 소스 및 드레인 영역들과 같은 하나 이상의 확산 영역들(110)을 통상적으로 더 포함한다. SONOS 게이트 스택(102)은 ONO 스택(104) 위에 형성되어 그 ONO 스택(104)과 접촉하는 폴리-실리콘(폴리) 게이트 층(114)을 포함한다. 폴리 게이트(114)는 ONO 스택(104)에 의해서 기판(108)으로부터 분리되거나 전기 절연된다. ONO 스택(104)은 실리콘 산화물 터널링 층(116), 디바이스(100)에 대한 전하 저장 또는 메모리 층으로서 기능하는 실리콘 질화물 전하 트랩핑 층(118), 및 전하 트랩핑 층(118) 위에 놓이는 실리콘 산화물 블록킹 층(120)을 일반적으로 포함한다.1 is a semiconductor-oxide-nitride-oxide-semiconductor (SONOS) gate stack including a conventional oxide-nitride-oxide (ONO)
이러한 SONOS-타입 트랜지스터들은 비휘발성 메모리(NVM)를 위해 유용한다. 전하 트랩핑 층은 비휘발성을 제공하기 위해서 전하를 저장한다. n-채널 SONOS-타입 디바이스를 프로그래밍하기 위해서(즉, n-채널 SONOS-타입 디바이스에 기록하기 위해서), 양의(positive) 전압이 제어 게이트(Vcg)에 인가되는 반면에, 소스, 바디(body) 및 드레인은 접지된다. 프로그래밍 동안에 채널(212), 산화물 터널링 층(216), 질화물 메모리 층(218) 및 산화물 블록킹 층(220)을 갖는 종래 n-채널 SONOS 디바이스의 에너지 대역 다이어그램, 트랩핑된 전하 분포 및 트랩 밀도 분포가 도 2에 묘사되어 있다. 도시된 바와 같이, 양의 Vcg가 SONOS 스택에 걸쳐 필드(field)를 생성하여, 터널링 층을 통해서 전하 트랩핑 층으로의 FNT(Fowler-Nordheim tunneling)가 이루어지도록 실리콘 기판 채널의 매립된 채널에서 전도 대역 에너지 레벨의 일부 음의 전하를 초래한다. 전자들은 전하 트랩핑 질화물에서 중간 갭 에너지 레벨들을 갖는 트랩들에 저장된다. 예시된 바와 같이, 트랩 밀도 분포는 전하 트랩핑 층 전체에 걸쳐서 실질적으로 균일하다. 또한 도시된 바와 같이, 바이어스 하에서는, 대부분의 트랩핑된 전하가 블록킹 산화물에 가장 가까운 전하 트랩핑 층(즉, 메모리 층)의 일부에 있도록, 트랩핑된 전하 분포가 이루어진다. 이어서 채널 SONOS 디바이스를 소거하기 위해서, 음의 전압이 제어 게이트(314)에 인가된다. 소거 동안의 채널(312), 산화물 터널링 층(316), 질화물 메모리 층(318) 및 산화물 블록킹 층(320)을 도시하는 에너지 대역 도면이 도 3에 묘사되어 있다. 도시된 바와 같이, 음의 Vcg는 터널링 층을 통해서 전하 트랩핑 층으로 홀 터널링 전하를 끌어들이는 필드를 SONOS 스택에 걸쳐 생성한다.These SONOS-type transistors are useful for non-volatile memory (NVM). The charge trapping layer stores charge to provide non-volatile. To program an n-channel SONOS-type device (i.e. to write to an n-channel SONOS-type device), a positive voltage is applied to the control gate (Vcg), while the source, body ) And the drain are grounded. During programming, the energy band diagram, trapped charge distribution, and trap density distribution of a conventional n-channel SONOS device with
SONOS-타입 디바이스들은 임베딩식 NVM과 같은 고밀도 메모리 애플리케이션들을 위해 인기를 얻고 있다. 프로그램 및 소거를 위한 균일한 채널 FNT(Fowler-Nordheim tunneling) 및/또는 DT(direct tunneling)가 다른 방법들에 비해 향상된 신뢰성을 유도한다는 것이 산업분야에 공지되어 있다. FNT와 DT의 조합이 여기서 참조되고, MFNT(modified Fowler-Nordheim tunneling)으로 지칭된다. 현재, 종래 SONOS는 MFNT를 위해 10V 범위에서 동작한다. 그러나, 다른 NVM 디바이스들에 비해 SONOS의 장점은 전압 확장성(voltage scalability)이다. 종래 SONOS-타입 디바이스들의 10V(volt) 범위 또는 종래 플래시 기술의 12V-15V 범위보다는 오히려 5V 범위에서 동작가능한 메모리 기술을 달성하기 위한 잠재성이 SONOS에 존재한다는 것이 절절한 스케일링을 통해 이론화되었다. (5V에 근사한)저전압에서 동작가능한 SONOS-타입 디바이스들은 유리하게 저전압 CMOS와 호환가능하다. 대안적으로, 더 빠른 프로그래밍 또는 소거가 스케일링된 디바이스를 위해 특정 전압에서 가능할 수 있다. 그러나, SONOS-타입 디바이스들의 성공적인 스케일링은 중대하다. 예를 들어, 도 4는 10nm 두께의 실리콘 이산화물 블록킹 층, 7nm 두께의 실리콘 질화물 전하 트랩핑 층 및 3nm 두께의 실리콘 이산화물 터널링 층으로 구성된 종래 ONO 스택을 이용하는 종래 SONOS 디바이스에 대한 프로그래밍 및 소거 시간들을 묘사한다. 도시된 바와 같이, 프로그래밍/소거 시간은 Vcg가 스케일 다운될 때 극적으로 증가한다. 일반적으로, 1ms(millisecond) 미만의 프로그램/소거 시간들이 임베딩식 메모리 애플리케이션들을 위해 바람직하다. 그러나, 그러한 1ms 프로그램/소거 시간들은 +/- 10V의 Vcg를 통해서만 종래 SONOS 스택에서 달성될 수 있다. Vcg가 대략 +/- 9V로 감소될 때는, 종래 SONOS 프로그램/소거 시간들이 100ms 이상으로 연장한다.SONOS-type devices are gaining popularity for high-density memory applications such as embedded NVM. It is known in the industry that a uniform channel Fowler-Nordheim tunneling (FNT) and/or direct tunneling (DT) for programming and erasing leads to improved reliability compared to other methods. The combination of FNT and DT is referred to herein and is referred to as MFNT (modified Fowler-Nordheim tunneling). Currently, conventional SONOS operates in the 10V range for MFNT. However, the advantage of SONOS over other NVM devices is voltage scalability. It has been theorized through moderate scaling that the potential exists in SONOS to achieve a memory technology operable in the 5V range rather than the 10V (volt) range of conventional SONOS-type devices or the 12V-15V range of conventional flash technology. SONOS-type devices capable of operating at low voltages (approximately 5V) are advantageously compatible with low voltage CMOS. Alternatively, faster programming or erasing may be possible at specific voltages for scaled devices. However, successful scaling of SONOS-type devices is critical. For example, Figure 4 depicts programming and erase times for a conventional SONOS device using a conventional ONO stack consisting of a 10 nm thick silicon dioxide blocking layer, a 7 nm thick silicon nitride charge trapping layer, and a 3 nm thick silicon dioxide tunneling layer. do. As shown, the programming/erase time increases dramatically as Vcg scales down. In general, program/erase times of less than 1 millisecond (ms) are desirable for embedded memory applications. However, such 1ms program/erase times can only be achieved in a conventional SONOS stack with a Vcg of +/- 10V. When Vcg is reduced to approximately +/- 9V, conventional SONOS program/erase times extend beyond 100ms.
게다가, 프로그래밍 전압을 감소시키는 것은 소거 또는 프로그램 윈도우(즉, 메모리 윈도우)의 감소를 유도한다. 그 이유는, 전체 ONO 스택의 EOT(equivalent oxide thickness)가 전압이 감소함에 따라 스케일 다운되지 않는 경우, ONO 스택에 걸친 전기장이 감소되기 때문이다. 스택의 EOT를 감소시키는 것은 중대한데, 그 이유는 더 낮은 인가 전압(Vcg)에서의 동일한 초기 소거 레벨을 허용하기 위해 터널링 층 두께를 감소시키는 것이 소거 및 프로그램 붕괴율의 유해한 증가를 초래할 수 있기 때문이다. 마찬가지로, 만약 전하 트랩핑 층 두께가 감소된다면, 전하 중심이 기판에 더 가까이 위치되어, 기판에 대한 전하 손실을 증가시킨다. 마지막으로, 블록킹 산화물 두께가 스케일 다운될 때, 제어 게이트로부터의 전자 역 주입은 증가되어, 데이터 리텐션 손실 및 ONO 스택에 대한 손상을 야기한다. 역 주입은 도 4에 추가로 도시된 바와 같이 나타나는데, 여기서 FNT 소거는 "포화"에 이른다. 이는, 전자들이 터널 산화물에 걸친 홀 트랜스포트를 통해 제거될 수는 것보다 더 빠르게 전자들이 게이트로부터 메모리 층으로 역 스트리밍될 때, 발생한다. 따라서, 저 낮은 프로그램/소거 전압에서 동작가능한 디바이스를 제공할 수 있는 방식으로 SONOS 디바이스의 ONO 스택을 스케일링할 필요성이 존재한다.In addition, reducing the programming voltage leads to an erase or decrease in the program window (ie, the memory window). The reason is that if the equivalent oxide thickness (EOT) of the entire ONO stack does not scale down as the voltage decreases, the electric field across the ONO stack decreases. Reducing the EOT of the stack is critical because reducing the tunneling layer thickness to allow for the same initial erase level at a lower applied voltage (Vcg) can lead to a detrimental increase in erase and program collapse rates. . Likewise, if the charge trapping layer thickness is reduced, the charge center is located closer to the substrate, increasing charge loss to the substrate. Finally, when the blocking oxide thickness is scaled down, the back injection of electrons from the control gate is increased, causing data retention loss and damage to the ONO stack. The reverse injection appears as further shown in Figure 4, where FNT scavenging leads to "saturation". This occurs when electrons are streamed back from the gate to the memory layer faster than electrons can be removed through the hole transport across the tunnel oxide. Accordingly, there is a need to scale the ONO stack of SONOS devices in a way that can provide devices operable at low low program/erase voltages.
본 발명의 실시예들은 첨부한 도면들의 도시들에서 제한이 아닌 예로서 예시된다.Embodiments of the present invention are illustrated by way of example and not limitation in the illustrations of the accompanying drawings.
도 1은 종래 SONOS 디바이스에 대한 중간 구조의 단면도를 예시한다.
도 2는 프로그램 동안 종래 SONOS 디바이스의 에너지 대역 다이어그램, 트랩핑된 전하 분포 및 트랩 밀도 분포를 묘사한다.
도 3은 소거 동안 종래 SONO 디바이스의 에너지 대역 다이어그램을 묘사한다.
도 4는 종래 ONO 스택을 이용하는 종래 SONOS 디바이스에 대한 프로그래밍 및 소거 시간들을 묘사한다.
도 5는 본 발명의 실시예에 따라, 질화산화물 터널링 층, 다중층 산화질화물 전하 트랩핑 층 및 조밀화된 블록킹 층을 포함하는 스케일링된 ONO 구조를 가진 스케일링된 비휘발성 트랩핑-전하 메모리 디바이스의 일부에 대한 측단면도를 예시한다.
도 6은 본 발명의 실시예에 따른, 질화산화물 터널링 층에 대한 개략적인 질소 농도 프로파일을 예시한다.
도 7a는 본 발명의 실시예에 따른, 질화산화물 터널링 층에 기인하는 프로그래밍 전압의 감소를 보여주는 시뮬레이션을 묘사하는 그래프를 예시한다.
도 7b는 두 개의 상이한 SONOS-타입 디바이스들의 블록킹 층, 전하 트랩핑 층 및 터널링 층에서 수소, 질소, 산소 및 실리콘에 대한 2개의 농도 프로파일들의 비교를 예시한다.
도 8a는 본 발명의 실시예에 따른, 스케일링된 SONOS-타입 디바이스의 리텐션 모드 에너지 대역 다이어그램을 묘사한다.
도 8b는 프로그램 동안 본 발명의 실시예에 따른, 스케일링된 SONOS-타입 디바이스의 에너지 대역 다이어그램, 트랩핑된 전하 분포 및 트랩 밀도 분포를 묘사한다.
도 9는 본 발명의 실시예에 따른, 질화산화물 터널링 층, 다중층 전하 트랩핑 층 및 재산화 블록킹 층을 포함하는 스케일링된 ONO 구조를 제작하는 SONOS 스케일링 방법의 흐름도이다.
도 10은 질화산화물 터널링 층을 형성하는 SONOS 스케일링 방법의 흐름도이다.
도 11a 및 도 11b는 본 발명의 실시예에 따른, 질화산화물 터널링 층, 다중층 전하 트랩핑 층 및 조밀화된 블록킹 층을 포함하는 스케일링된 ONO 구조를 가진 스케일링된 비휘발성 트랩핑-전하 메모리 디바이스의 일부에 대한 측단면도를 예시한다.
도 12는 본 발명의 실시예에 따른, 질화산화물 터널링 층, 분할 다중층 전하 트랩핑 층 및 조밀화된 블록킹 층을 포함하는 스케일링된 ONO 구조를 가진 스케일링된 비휘발성 트랩핑-전하 메모리 디바이스를 형성하는 방법의 흐름도이다.
도 13a는 본 발명의 실시예에 따른, 질화산화물 터널링 층, 분할 다중층 전하 트랩핑 층 및 조밀화된 블록킹 층을 포함하는 비-평면 다중게이트 디바이스를 예시한다.
도 13b는 도 13a의 비-평면 다중게이트 디바이스의 단면도를 예시한다.
도 14a 및 도 14b는 본 발명의 실시예에 따른, 질화산화물 터널링 층, 분할 다중층 전하 트랩핑 층, 조밀화된 블록킹 층, 및 수평 나노와이어 채널을 포함하는 비-평면 다중게이트 디바이스를 예시한다.
도 14c는 도 14a의 비-평면 다중게이트 디바이스들의 수직 스트링에 대한 단면도를 예시한다.
도 15a 및 도 15b는 질화산화물 터널링 층, 분할 다중층 전하 트랩핑 층, 조밀화된 블록킹 층, 및 수직 나노와이어 채널을 포함하는 비-평면 다중게이트 디바이스를 예시한다.
도 16a 내지 도 16f는 도 15a의 비-평면 다중게이트 디바이스를 제작하기 위한 게이트 우선 방식을 예시한다.
도 17a 내지 도 17f는 도 15a의 비-평면 다중게이트 디바이스를 제작하기 위한 게이트 마지막 방식을 예시한다.1 illustrates a cross-sectional view of an intermediate structure for a conventional SONOS device.
2 depicts the energy band diagram, trapped charge distribution, and trap density distribution of a conventional SONOS device during the program.
3 depicts an energy band diagram of a conventional SONO device during erase.
4 depicts programming and erase times for a conventional SONOS device using a conventional ONO stack.
5 is a portion of a scaled nonvolatile trapping-charge memory device with a scaled ONO structure including an oxide nitride tunneling layer, a multilayer oxynitride charge trapping layer, and a densified blocking layer, in accordance with an embodiment of the present invention. The side cross-sectional view of is illustrated.
6 illustrates a schematic nitrogen concentration profile for an oxide nitride tunneling layer according to an embodiment of the present invention.
7A illustrates a graph depicting a simulation showing a decrease in programming voltage due to an oxide nitride tunneling layer, in accordance with an embodiment of the present invention.
7B illustrates a comparison of two concentration profiles for hydrogen, nitrogen, oxygen and silicon in the blocking layer, charge trapping layer and tunneling layer of two different SONOS-type devices.
8A depicts a retention mode energy band diagram of a scaled SONOS-type device, according to an embodiment of the present invention.
8B depicts an energy band diagram, trapped charge distribution and trap density distribution of a scaled SONOS-type device, according to an embodiment of the present invention during a program.
9 is a flow chart of a SONOS scaling method for fabricating a scaled ONO structure including an oxide nitride tunneling layer, a multilayer charge trapping layer, and a reoxidation blocking layer according to an embodiment of the present invention.
10 is a flowchart of a SONOS scaling method for forming an oxide nitride tunneling layer.
11A and 11B illustrate a scaled nonvolatile trapping-charge memory device having a scaled ONO structure including an oxide nitride tunneling layer, a multilayer charge trapping layer, and a densified blocking layer, according to an embodiment of the present invention. A cross-sectional side view of some is illustrated.
12 is a scaled nonvolatile trapping-charge memory device having a scaled ONO structure comprising an oxide nitride tunneling layer, a divided multilayer charge trapping layer and a densified blocking layer, according to an embodiment of the present invention. It is a flow chart of the method.
13A illustrates a non-planar multigate device comprising an oxide nitride tunneling layer, a split multilayer charge trapping layer and a densified blocking layer, in accordance with an embodiment of the present invention.
13B illustrates a cross-sectional view of the non-planar multigate device of FIG. 13A.
14A and 14B illustrate a non-planar multigate device comprising an oxide nitride tunneling layer, a split multilayer charge trapping layer, a densified blocking layer, and a horizontal nanowire channel, in accordance with an embodiment of the present invention.
14C illustrates a cross-sectional view of a vertical string of non-planar multigate devices of FIG. 14A.
15A and 15B illustrate a non-planar multigate device comprising an oxide nitride tunneling layer, a split multilayer charge trapping layer, a densified blocking layer, and a vertical nanowire channel.
16A-16F illustrate a gate-first scheme for fabricating the non-planar multi-gate device of FIG. 15A.
17A-17F illustrate a gate final scheme for fabricating the non-planar multigate device of FIG. 15A.
비휘발성 트랩핑-전하 메모리 디바이스를 스케일링하는 실시예들이 도면들을 참조하여 본원에서 설명된다. 그러나, 특정 실시예들은 이러한 특정 세부사항들 중 하나 이상의 세부사항들 없이도 실시될 수 있거나, 다른 알려진 방법들, 물질들, 및 장치들과 조합하여 실시될 수 있다. 후속하는 설명에서는, 본 발명의 철저한 이해를 제공하기 위해서, 특정 물질들, 치수들 및 프로세스 파라미터들 등과 같은 수많은 특정 세부사항들이 기술된다. 다른 경우들에서는, 본 발명을 불필요하게 모호하게 하는 것을 방지하기 위해서, 잘 알려진 반도체 설계 및 제작 기술들이 특별히 상세하게 설명되지 않았다. 본 명세서 전체에 걸쳐 "실시예"에 대한 참조는, 실시예와 관련하여 설명되는 특정 특징, 구조, 물질 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 장소들에서 "실시예에서"란 어구의 출현들은 본 발명의 동일한 실시예를 반드시 지칭하지는 않는다. 게다가, 특정 특징들, 구조들, 물질들, 또는 특성들이 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.Embodiments of scaling a nonvolatile trapping-charge memory device are described herein with reference to the figures. However, certain embodiments may be practiced without one or more of these specific details, or may be practiced in combination with other known methods, materials, and devices. In the description that follows, numerous specific details are set forth, such as specific materials, dimensions and process parameters, etc., to provide a thorough understanding of the invention. In other instances, well-known semiconductor design and fabrication techniques have not been described in particular detail in order to avoid unnecessarily obscuring the present invention. Reference throughout this specification to “an embodiment” means that a particular feature, structure, material, or characteristic described in connection with the embodiment is included in at least one embodiment of the present invention. Thus, appearances of the phrase “in an embodiment” in various places throughout this specification are not necessarily referring to the same embodiment of the invention. Furthermore, certain features, structures, materials, or properties may be combined in any suitable manner in one or more embodiments.
본 발명의 특정 실시예들은 스케일링된 SONOS-타입 디바이스를 포함한다. 본 발명의 특정 실시예들에서, 터널링 층, 전하 트랩핑 층 및 블록킹 층이 SONOS-타입 디바이스를 스케일링하기 위해 변경된다. 특정 실시예들에서, 스케일링된 SONOS 디바이스는 +/- 10V 아래의 프로그래밍 및 소거 전압들에서 동작가능하다. 특정의 이러한 실시예들에서, 스케일링된 SONOS 디바이스는 섭씨 -40 내지 95도(℃)의 온도에서 동작될 때 1ms 내지 10ms 펄스 이후에 -1 내지 -3V 및 바람직하게는 -2 내지 -3V의 초기 소거 전압 임계 레벨(VTE)을 제공하기 위해서, -5V 내지 -9V 및 바람직하게는 -5V 내지-7V의 소거 전압으로 동작된다. 다른 특정 실시예들에서, SONOS-타입 디바이스는 1ms 내지 10ms, 바람직하게는 5ms 프로그래밍 펄스 이후에 1V 내지 3V, 바람직하게는 2V 내지 3V의 초기 프로그램 전압 임계 레벨(VTP)을 제공하기 위해서, 5V 내지 9V 및 바람직하게는 5V 내지 7V의 프로그래밍 전압으로 동작된다. 이러한 예시적인 스케일링된 SONOS 디바이스들은 85℃에서 20년 이후에 그리고 적어도 10,000 기록/소거 사이클들, 바람직하게는 100,000 사이클들 이후에 1V 내지 2V의 EOL(end of life) 메모리 윈도우를 제공한다.Certain embodiments of the present invention include a scaled SONOS-type device. In certain embodiments of the present invention, the tunneling layer, charge trapping layer and blocking layer are modified to scale the SONOS-type device. In certain embodiments, the scaled SONOS device is operable at programming and erase voltages below +/- 10V. In certain such embodiments, the scaled SONOS device is initially -1 to -3V and preferably -2 to -3V after a 1 ms to 10 ms pulse when operated at a temperature of -40 to 95 degrees Celsius (C). In order to provide an erase voltage threshold level (VTE), it is operated with an erase voltage of -5V to -9V and preferably -5V to -7V. In other specific embodiments, the SONOS-type device is 5V to 5V to provide an initial program voltage threshold level (VTP) of 1V to 3V, preferably 2V to 3V after a 1ms to 10ms, preferably 5ms programming pulse. It is operated with a programming voltage of 9V and preferably 5V to 7V. These exemplary scaled SONOS devices provide an end of life (EOL) memory window of 1V to 2V after 20 years at 85° C. and after at least 10,000 write/erase cycles, preferably 100,000 cycles.
특정 실시예들에서, 낮은 계면 트랩 밀도를 유지하면서 순수 산소 터널링 층에 대해 터널링 층의 등가의 산화물 두께를 감소시키기 위해, 특정 질소 농도 프로파일을 갖는 질화산화물로 종래 순수 산소(산화물) 터널링 층이 대체된다. 이는 양호하거나 또는 종래 비-스케일링된 디바이스보다 더 양호한 소거 전압 임계 레벨을 제공하면서 프로그래밍/소거 전압들을 감소(스케일링)시킬 수 있다. 특정 다른 실시예들에서, 질화물로 이루어진 종래 전하 트랩핑 층은 별개의 화학량론을 가진 적어도 상단 및 하단 층을 갖는 다중층 산화질화물 막으로 대체된다. 하나의 이러한 실시예에서, 다중층 산화질화물은 터널 산화물 층으로부터 멀리 전하의 중심을 위치시키고 국한시키기 위해서 실리콘-풍부, 산소-부족 상단 층을 포함하고, 그로 인해서 전하 트랩핑 층 내의 트랩 밀도를 국부적으로 증가시킨다. 특정 다른 실시예들에서는, 고온 산화물(HTO)의 종래 블록킹 층이 재산화 블록킹 층으로 대체되어 블록킹 산화물을 조밀화하고, 그로 인해서 스케일링을 통해 메모리 붕괴율을 감소시킨다. 이러한 실시예들은 적당한 메모리 윈도우에 대한 충분한 순전하(net charge)를 제공하는 동시에, SONOS 디바이스가 감소된 프로그램/소거 전압에서 동작될 때 프로그래밍 및 소거 임계 전압들(VTPNTE)을 향상 또는 유지하기 위해서 트랩 보조 터널링(trap assisted tunneling)을 또한 감소시킨다.In certain embodiments, in order to reduce the equivalent oxide thickness of the tunneling layer relative to the pure oxygen tunneling layer while maintaining a low interfacial trap density, the conventional pure oxygen (oxide) tunneling layer is replaced with a nitride oxide having a specific nitrogen concentration profile. do. This can reduce (scale) the program/erase voltages while providing a better or better erase voltage threshold level than a conventional non-scaled device. In certain other embodiments, a conventional charge trapping layer of nitride is replaced with a multilayer oxynitride film having at least a top and bottom layer with separate stoichiometry. In one such embodiment, the multilayer oxynitride includes a silicon-rich, oxygen-deficient top layer to locate and localize the center of charge away from the tunnel oxide layer, thereby localizing the trap density within the charge trapping layer. Increase by In certain other embodiments, a conventional blocking layer of high temperature oxide (HTO) is replaced with a reoxidized blocking layer to densify the blocking oxide, thereby reducing the rate of memory decay through scaling. These embodiments trap to improve or maintain the programming and erase threshold voltages (VTPNTE) when the SONOS device is operated at a reduced program/erase voltage while providing sufficient net charge for a suitable memory window. It also reduces trap assisted tunneling.
본원에서 사용되는 용어들 "위의", "아래의", "사이의" 및 "상의"는 하나의 층의 다른 층들에 대한 상대적인 위치를 지칭한다. 이로써, 예를 들어, 다른 층 위에 또는 아래에 증착되거나 배치되는 하나의 층은 그 다른 층과 직접 접촉할 수 있거나, 하나 이상의 개재 층들을 가질 수 있다. 더욱이, 층들 사이에 증착되거나 배치되는 하나의 층은 그 층들과 직접 접촉할 수 있거나, 하나 이상의 개재 층들을 가질 수 있다. 대조적으로, 제 2 층 "상의" "제 1 층"은 그 제 2 층과 접촉한다. 추가적으로, 하나의 층의 다른 층들에 대한 상대적인 위치가 기판의 절대적인 배향을 고려하지 않고 출발 기판(starting substrate)에 관련해서 막들을 증착, 변경 및 제거하는 동작들을 가정하여 제공된다.As used herein, the terms “above”, “below”, “between” and “top” refer to the position of one layer relative to other layers. Thereby, for example, one layer deposited or disposed above or below another layer may be in direct contact with that other layer or may have one or more intervening layers. Moreover, one layer deposited or disposed between the layers may be in direct contact with the layers or may have one or more intervening layers. In contrast, the “first layer” “on” the second layer contacts that second layer. Additionally, the position of one layer relative to the other layers is provided assuming operations of depositing, altering, and removing films relative to the starting substrate without taking into account the absolute orientation of the substrate.
본 발명의 일 실시예에 따르면, 비휘발성 트랩핑-전하 메모리 디바이스는 SONOS-타입 디바이스이고, 여기서는 전하-트랩핑 층이 질화물과 같은 절연체 층이다. 다른 실시예에서, 비휘발성 트랩핑-전하 메모리 디바이스는 플래시-타입 디바이스이고, 여기서는 전하-트랩핑 층이 폴리-실리콘과 같은 반도체 층 또는 전도체 층이다. 질화산화물 터널링 층을 이용하는 비휘발성 트랩핑-전하 메모리 디바이스들은 종래 디바이스만큼 양호하거나 또는 그보다 더 양호한 소거 전압 임계 레벨(VTPNTE)을 제공하는 동시에 더 낮은 프로그래밍 또는 소거 전압을 가능하게 할 수 있다.According to one embodiment of the present invention, the nonvolatile trapping-charge memory device is a SONOS-type device, wherein the charge-trapping layer is an insulator layer such as nitride. In another embodiment, the non-volatile trapping-charge memory device is a flash-type device, wherein the charge-trapping layer is a semiconductor layer or a conductor layer such as poly-silicon. Non-volatile trapping-charge memory devices using an oxide nitride tunneling layer can provide an erase voltage threshold level (VTPNTE) as good or better than conventional devices while allowing lower programming or erase voltages.
도 5는 본 발명의 실시예에 따른, 스케일링된 ONO 스택을 갖는 SONOS-타입 디바이스(500)의 중간 구조에 대한 측단면도를 예시한다. 본원에 개시된 다양한 다른 SONOS 실시예들이 또한 도 5에 묘사된 특정 실시예 이상의 그러나 그럼에도 불구하고 감소된 프로그램/소거 전압에서 또한 동작가능한 스케일링된 ONO 스택을 생성하기 위해 이용될 수 있다는 것이 인지되어야 한다. 따라서, 도 5의 특징들이 설명 전체에 걸쳐 참조될 수 있지만, 본 발명은 이러한 특정 실시예로 제한되지 않는다.5 illustrates a cross-sectional side view of an intermediate structure of a SONOS-
도 5에 도시된 특정 실시예에서, SONOS-타입 디바이스(500)는 기판(508)의 표면(506) 위에 형성된 ONO 스택(504)을 포함하는 SONOS 게이트 스택(502)을 포함한다. SONOS-타입 디바이스(500)는, 게이트 스택(502)에 정렬되고 채널 영역(512)에 의해 분리되는 하나 이상의 소스 및 드레인 영역들(510)을 더 포함한다. 일반적으로, 스케일링된 SONOS 게이트 스택(502)은 기판(508)의 일부 및 스케일링된 ONO 스택(504) 상에 형성되어 그와 접촉하는 게이트 층(514)을 포함한다. 게이트 층(514)은 스케일링된 ONO 스택(504)에 의해서 기판(508)으로부터 분리되거나 전기 절연된다.In the specific embodiment shown in FIG. 5, the SONOS-
일실시예에서, 기판(508)은 실리콘, 게르마늄, 실리콘-게르마늄 또는 Ⅲ-Ⅴ 혼합 반도체 물질을 포함할 수 있는(그러나, 이것들로 제한되지는 않음) 물질의 단결정으로 구성되는 벌크 기판이다. 다른 실시예에서, 기판(508)은 상단 에피텍셜 층을 갖는 벌크 층으로 구성된다. 특정 실시예에서, 벌크 층은 실리콘, 게르마늄, 실리콘/게르마늄, Ⅲ-Ⅴ 혼합 반도체 물질 및 석영을 포함할 수 있는(그러나, 이것들로 제한되지는 않음) 물질의 단결정으로 구성되는데 반해, 상단 에피텍셜 층은 실리콘, 게르마늄, 실리콘/게르마늄 및 Ⅲ-Ⅴ 혼합 반도체 물질을 포함할 수 있는(그러나, 이것들로 제한되지는 않음) 단결정 층으로 구성된다. 다른 실시예에서, 기판(508)은 하부 벌크 층 위에 있는 중간 절연체 층 상의 상단 에피텍셜 층으로 구성된다. 상단 에피텍셜 층은 실리콘(즉, SOI(silicon-on-insulator) 반도체 기판을 형성하기 위해서), 게르마늄, 실리콘/게르마늄 및 Ⅲ-Ⅴ 혼합 반도체 물질을 포함할 수 있는(그러나, 이것들로 제한되지는 않음) 단결정 층으로 구성된다. 절연체 층은 실리콘 이산화물, 실리콘 질화물 및 실리콘 산화질화물을 포함할 수 있는(그러나, 이것들로 제한되지는 않음) 물질로 구성된다. 하부 벌크 층은 실리콘, 게르마늄, 실리콘/게르마늄, Ⅲ-Ⅴ 혼합 반도체 물질 및 석영을 포함할 수 있는(그러나, 이것들로 제한되지는 않음) 단결정으로 구성된다. 기판(508), 및 그에 따른 소스 및 드레인 영역들(510) 사이의 채널 영역(512)은 도펀트 불순물 원자들을 포함할 수 있다. 특정 실시예에서, 채널 영역은 도핑된 P-타입이고, 대안적인 실시예에서는, 채널 영역이 도핑된 N-타입이다.In one embodiment, the substrate 508 is a bulk substrate composed of a single crystal of a material that can include (but is not limited to) silicon, germanium, silicon-germanium, or III-V mixed semiconductor material. In another embodiment, substrate 508 is comprised of a bulk layer with a top epitaxial layer. In certain embodiments, the bulk layer consists of a single crystal of a material that may (but is not limited to) including, but not limited to, silicon, germanium, silicon/germanium, III-V mixed semiconductor material and quartz, whereas the top epitaxial The layer is composed of a single crystal layer which may include (but is not limited to) silicon, germanium, silicon/germanium and III-V mixed semiconductor materials. In another embodiment, the substrate 508 is comprised of a top epitaxial layer on an intermediate insulator layer over the bottom bulk layer. The top epitaxial layer may include (but is not limited to) silicon (i.e., to form a silicon-on-insulator (SOI) semiconductor substrate), germanium, silicon/germanium and III-V mixed semiconductor materials. Not) consisting of a single crystal layer. The insulator layer is composed of a material that can include (but is not limited to) silicon dioxide, silicon nitride and silicon oxynitride. The lower bulk layer consists of a single crystal, which may include (but is not limited to) silicon, germanium, silicon/germanium, III-V mixed semiconductor material and quartz. The substrate 508 and thus the
기판(508) 내의 소스 및 드레인 영역들(510)은 채널 영역(512)에 대해 정반대의 전도성을 갖는 임의의 영역들일 수 있다. 예를 들어, 본 발명의 실시예에 따르면, 소스 및 드레인 영역들(510)은 N-타입 도핑되는데 반해, 채널 영역(512)은 P-타입 도핑된다. 일 실시예에서, 기판(508)은 1×1015 내지 1×1019 원자/cm3 범위의 붕소 농도를 갖는 붕소-도핑 단결정 실리콘으로 구성된다. 소스 및 드레인 영역들(510)은 5×1016 내지 5×1019 원자/cm3 범위의 N-타입 도펀트들의 농도를 갖는 인 또는 비소 도핑 영역들로 구성된다. 특정 실시예에서, 소스 및 드레인 영역들(510)은 기판(508)에서 80 내지 200 나노미터들 범위의 깊이를 갖는다. 본 발명의 대안적인 실시예에 따르면, 소스 및 드레인 영역들(510)은 P-타입 도핑되는데 반해, 기판(508)의 채널 영역은 N-타입 도핑된다. SONOS-타입 디바이스(500)는 ONO 스택(504), 게이트 층(514) 및 게이트 캡(cap) 층(525)을 포함하는 게이트 스택(502)을 채널 영역(512) 위에 더 포함한다. ONO 스택(504)은 터널링 층(516), 전하 트랩핑 층(518) 및 블록킹 층(520)을 더 포함한다.The source and drain
실시예에서, 터널링 층(516)은 질화산화물을 포함한다. 프로그래밍 및 소거 전압들이 터널링 층에 걸쳐 대략 10MV/cm의 큰 전기장들을 생성하기 때문에, 프로그램/소거 터널링 전류는 터널링 층 두께보다는 오히려 터널링 층 장벽 높이의 함수이다. 그러나, 리텐션 동안에는, 어떠한 큰 전기장도 존재하지 않고, 따라서 전하의 손실은 장벽 높이보다는 오히려 터널링 층 두께의 함수이다. 전하 리텐션을 희생하지 않고도 감소된 동작 전압들을 위한 터널링 전류를 향상시키기 위해서, 특정 실시예에서는, 터널링 층(516)이 질화산화물이다. 질화는 질소를 다른 순수 실리콘 이산화물 막에 유도함으로써 터널링 층의 상대적인 유전율 또는 유전 상수(ε)를 증가시킨다. 특정 실시예들에서, 질화산화물의 터널링 층(516)은 순수 산소 터널 산화물을 이용하는 종래 SONOS-타입 디바이스와 동일한 물리적 두께를 갖는다. 특정 실시예들에서, 질화는 (표준 온도에서) 4.75 내지 5.25, 바람직하게는 4.90 내지 5.1의 유효 ε를 갖는 터널 층을 제공한다. 하나의 이러한 실시예에서, 질화는 표준 온도에서 5.07의 유효 ε를 갖는 터널 층을 제공한다.In an embodiment, the
특정 실시예들에서, 스케일링된 SONOS 디바이스의 질화 터널 산화물은 순수 산소 터널 산화물을 이용하는 종래 비-스케일링된 SONOS 디바이스와 동일한 물리적 두께를 갖는다. 일반적으로, 질화 터널 산화물의 더 높은 유전율은 메모리 층 충전이 더 빠르게 이루어지게 한다. 이러한 실시예들에서, 전하 트랩핑 층(518)은 그 두께의 순수 산소 터널 산화물보다 프로그램/소거 동안에 더 빠르게 충전하는데, 그 이유는 (질화 터널 산화물의 상대적으로 더 높은 유전율로 인해) 질화 터널 산화물에 걸쳐서 제어 게이트로부터의 큰 전기장 중 상대적으로 작은 양이 떨어지기 때문이다. 이러한 실시예들은 종래 SONOS-타입 디바이스와 동일한 프로그램/소거 전압 임계 레벨(VTPNTE)을 여전히 달성하는 동시에 SONOS-타입 디바이스(500)로 하여금 감소된 프로그램/소거 전압으로 동작하게 허용한다. 특정 실시예에서, SONOS-타입 디바이스(500)는 1.5nm 내지 3.0nm, 바람직하게는 1.9nm 내지 2.2nm의 물리적 두께를 가진 질화 터널 산화물을 갖는 터널링 층(516)을 이용한다.In certain embodiments, the nitride tunnel oxide of the scaled SONOS device has the same physical thickness as a conventional non-scaled SONOS device using pure oxygen tunnel oxide. In general, the higher dielectric constant of the nitride tunnel oxide results in faster memory layer filling. In these embodiments, charge trapping layer 518 charges faster during program/erase than pure oxygen tunnel oxide of its thickness, because of the relatively higher permittivity of the nitride tunnel oxide (due to the relatively higher dielectric constant of the nitride tunnel oxide). This is because a relatively small amount of the large electric field from the control gate drops over the saturation range. These embodiments allow the SONOS-
추가 실시예에서는, 전하 리텐션을 향상시키기 위해서, 기판 계면에서의 트랩 밀도를 감소시키기 위한 특정 방식으로 터널링 층(516)이 질화된다. 질화산화물 터널링 층이 순수 산소 터널 산화물과 동일한 물리적 두께이도록 스케일링되는 특정 실시예들의 경우, 전하 리텐션은 동일한 두께의 순수 산소 터널 산화물과 개략적으로 동일할 수 있다. 터널링 층(616)의 일 실시예 내에서 개략적인 질소 농도 프로파일을 묘사하는 도 6을 참조하면, 질소 농도(614)가 기판 계면(613) 쪽으로 급속히 감소하여, 기판(612)과 접촉하는 실리콘 질화물(Si2N4) 층의 형성을 제한한다. 극성 분자들을 포함하는 실리콘 질화물 층은 기판 계면(613)에 존재하는 경우에는 트랩 밀도를 유해하게 증가시키고, 그로 인해서 트랩-투-트랩 터널링을 통해서 전하 리텐션을 감소시킨다. 따라서, 질화 터널 산화물 내에서의 질소 농도를 조정함으로써, 프로그래밍/소거 Vcg는 스케일링된 SONOS 디바이스의 전하 리텐션에 있어 상당한 감소가 없이도 감소될 수 있다. 도 4에 추가로 도시된 바와 같이, 계면(413)에 가장 가까운 터널링 층(416)의 두께의 25%가 약 5×1021 질소 원자들/cm3보다 적은 질소 농도(414)를 갖도록 질화되는데 반해, 전하 트랩핑 층(420)에 가장 가까운 터널링 층(416)의 두께의 25%는 적어도 5×1021 질소 원자들/cm3을 갖도록 질화된다.In a further embodiment, the
일 실시예에서, 터널링 층 내에서 산화물의 질화는 그 터널링 층의 에너지 장벽을 감소시키며, 순수 산화물 터널링 층에 대해 유전 상수를 증가시킨다. 도 5에 도시된 바와 같이, 터널링 층(516)에는 예시를 위해서 중앙선(517)이 주석으로 달려있다. 도 6은 기판(612)에 가장 가까운 터널링 층(616)의 두께의 절반 및 전하 트랩핑 층(620)에 가장 가까운 터널링 층(616)의 두께의 절반과 유사한 중앙선(617)을 묘사한다. 특정 실시예에서, 질소 농도(614)는 터널링 층(616)의 두께의 처음 25%에 걸쳐서는 5×1021 원자들/cm3 미만이며, 터널링 층(616)의 두께의 50% 또는 중앙선(617)에서는 개략적으로 5×1021 원자들/cm3에 도달한다. 추가적인 실시예에서는, 질소 농도(614)가 전하 트랩핑 층(618)에 가장 가까운 터널링 층(616)의 두께의 마지막 25% 내에서는 5×1021 원자들/cm3을 초과한다. 예시적인 구현에서는, 2.2nm 터널링 층의 경우, 질소 농도(614)는 기판(612)에 가장 가까운 터널링 층의 처음 0.6 nm 내에서는 5×1021 원자들/cm3 미만이고, 터널링 층(616) 두께의 1.1nm에서는 적어도 5×1021 원자들/cm3이다. 이러한 방식으로, 터널링 층의 커패시턴스는 스케일링된 SONOS-타입 디바이스의 전하 리텐션에 있어 상당한 감소가 없이도 증가될 수 있다.In one embodiment, nitridation of the oxide in the tunneling layer reduces the energy barrier of the tunneling layer and increases the dielectric constant for the pure oxide tunneling layer. As shown in Fig. 5, the
도 7은 본 발명의 실시예에 따른, 질화산화물 터널링 층에 기인하는 프로그래밍 전압의 감소를 나타내는 시뮬레이션을 묘사하고 있는 그래프를 예시한다. 도시된 바와 같이, 20Å 순수 산화물 터널링 층 및 40Å 질화물 전하 트랩핑 층에 대한 리텐션 전압들에서의 누설 전류는 20Å 질화산화물 터널링 층 및 40Å 전하 트래핑 층 질화물과 동일하고, 반면에 프로그래밍 전압들에서 질화산화물 터널링 층에 대한 충전 전류는 순수 산화물 터널링 층의 충전 전류보다 크다. 따라서, 9.1V의 프로그램 또는 소건 전압에서는, 본 발명에 따른 질화산화물 터널링 층이 10V 프로그램 또는 소거 전압 및 종래 순수 산화물 터널링 층을 통해서 달성되는 동일한 프로그램 소거 레벨을 제공할 수 있다.7 illustrates a graph depicting a simulation showing a decrease in programming voltage due to an oxide nitride tunneling layer, in accordance with an embodiment of the present invention. As shown, the leakage current at the retention voltages for the 20Å pure oxide tunneling layer and 40Å nitride charge trapping layer is equal to the 20Å oxide nitride tunneling layer and 40Å charge trapping layer nitride, while nitriding at programming voltages. The charging current for the oxide tunneling layer is greater than that of the pure oxide tunneling layer. Thus, at a program or erase voltage of 9.1V, the oxide nitride tunneling layer according to the present invention can provide a 10V program or erase voltage and the same program erase level achieved through a conventional pure oxide tunneling layer.
도 5를 다시 참조하면, SONOS-타입 디바이스(500)의 전하 트립핑 층(518)은 임의의 일반적으로 알려져 있는 전하 트랩핑 물질을 더 포함하고 전하를 저장하기에 적절한 임의의 두께를 가질 수 있으며, 그리고 디바이스의 임계 전압을 조정할 수 있다. 특정 실시예들에서, 전하 트랩핑 층(518)은 실리콘 질화물(SiN4), 실리콘-풍부 실리콘 질화물, 또는 실리콘-풍부 실리콘 산화질화물이다. 실리콘-풍부 막은 대글링(daggling) 실리콘 본드들을 포함한다. 하나의 특정 실시예에서, 전하 트랩핑 층(518)은 전하 트랩핑 층의 두께에 걸쳐 불균일한 화학양론을 갖는다. 예를 들어, 전하 트랩핑 층(518)은 실리콘, 산소 및 질소의 다양한 조성물들을 갖는 적어도 두 개의 산화질화물 층들을 더 포함할 수 있다. 전하 트랩핑 층 내에서의 그러한 조성 불균일성(non-homogeneity)은 실질적으로 균일한 조성물을 갖는 종래 SONOS 전하 트랩핑 층에 비해서 많은 성능 이점들을 갖는다. 예를 들어, 종래 SONOS 전하 트랩핑 층의 두께를 감소시키는 것은 트랩-투-트랩 터널링 레이트를 증가시켜, 데이터 리텐션의 손실을 초래한다. 그러나, 전하 트랩핑 층의 화학량론이 본 발명의 실시예에 따라 변경될 때는, 전하 트랩핑 층의 두께가 양호한 데이터 리텐션을 여전히 유지하면서 스케일 다운될 수 있다.Referring again to FIG. 5, the charge tripping layer 518 of the SONOS-
특정 실시예에서는, 하단 산화질화물 층(518A)이 트랩 상태들의 상대적으로 더 낮은 밀도를 갖는 전하 트랩핑 층 내의 로컬 영역을 제공함으로써, 스케일링된 SONOS 디바이스에서의 트랩 보조 터널링을 감소시키기 위해 터널 산화물 계면에서의 트랩 밀도를 감소시킨다. 이는 정해진 전하 트랩핑 층 두께에 대한 저장된 전하 손실의 감소를 유도하여, ONO 스택 EOT의 스케일링을 위한 전하 트랩핑 층의 스케일링을 가능하게 한다. 하나의 이러한 실시예에서, 하단 산화 질화물(518A)은 높은 실리콘 농도, 높은 산소 농도 및 낮은 질소 농도를 가진 제 1 조성물을 가져서 산소-풍부 산화질화물을 제공한다. 이러한 제 1 산화질화물은 1.5nm 내지 5.0nm의 EOT에 상응하는 2.5nm 내지 4.0nm의 물리적 두께를 가질 수 있다. 하나의 특정 실시예에서, 하단 산화질화물 층(518A)은 개략적으로 6인 유효 유전 상수(ε)를 갖는다.In a specific embodiment, the bottom oxynitride layer 518A provides a local region within the charge trapping layer with a relatively lower density of trap states, thereby reducing the tunnel oxide interface to reduce trap assisted tunneling in a scaled SONOS device. Reduce the trap density in This leads to a reduction in the stored charge loss for a given charge trapping layer thickness, thereby enabling scaling of the charge trapping layer for scaling of the ONO stack EOT. In one such embodiment, the bottom oxynitride 518A has a first composition having a high silicon concentration, a high oxygen concentration and a low nitrogen concentration to provide an oxygen-rich oxynitride. This first oxynitride may have a physical thickness of 2.5 nm to 4.0 nm corresponding to the EOT of 1.5 nm to 5.0 nm. In one specific embodiment, the bottom oxynitride layer 518A has an effective dielectric constant (ε) of approximately 6.
추가 실시예에서, 상단 산화질화물 층(518B)은 트랩 상태들의 상대적으로 더 높은 밀도를 갖는 전하 트랩핑 층 내의 로컬 영역을 제공한다. 트랩 상태들의 상대적으로 더 높은 밀도는 스케일링된 ONO 스택에서 메모리 윈도우가 계속 적절히 유지하는 충분한 트랩핑된 전하를 제공하기 위해서 감소된 두께의 전하 트랩핑 층을 가능하게 한다. 따라서, 트랩 상태들의 더 높은 밀도는 특정 전하 트랩핑 층 두께에 대해 메모리 디바이스들의 프로그래밍 및 소거 전압들 간의 차이를 증가시키는 효과를 가져서, 전하 트랩핑 층 두께가 감소되도록 허용하고 그로 인해 스케일링된 SONOS 디바이스에서 ONO 스택의 EOT를 감소시킨다. 특정 실시예에서, 상단 산화질화물 층의 조성물은 낮은 산소 농도와 더불어 높은 실리콘 농도 및 높은 질소 농도를 가져서, 실리콘-풍부 산소-부족 산화질화물을 생성한다. 일반적으로, 상단 산화질화물의 더 높은 실리콘 함량, 상단 산화질화물에 의해 제공되는 트랩 상태들의 더 높은 밀도, 및 더 큰 상단 산화질화물 층 두께는 감소될 수 있다(그로 인해, 전하 트랩핑 층 두께를 감소시켜 더 낮은 전압 동작을 가능하게 함). 게다가, 실리콘 함량이 더 높아질수록, 유전율은 너 커지고 상단 산화질화물 층에 대한 EOT는 더 낮아진다. 실질적으로 균일한 조성물을 갖는 종래 산화질화물 전하 트랩핑 층들에 비해 전하 트랩핑 층의 EOT의 순(net) 감소에 있어서, EOT의 이러한 감소는 산소-풍부 하단 산화질화물의 EOT의 증가를 상쇄(offset)시키는 그 이상 일 수 있다. 하나의 그러한 실시예에서, 상단 산화질화물은 개략적으로 7인 유효 유전 상수를 갖는다.In a further embodiment, the top oxynitride layer 518B provides a local area within the charge trapping layer with a relatively higher density of trap states. The relatively higher density of trap states enables a reduced thickness charge trapping layer to provide enough trapped charge to keep the memory window adequately maintained in the scaled ONO stack. Thus, a higher density of trap states has the effect of increasing the difference between the programming and erase voltages of memory devices for a particular charge trapping layer thickness, allowing the charge trapping layer thickness to be reduced and thereby a scaled SONOS device. Decreases the EOT of the ONO stack. In certain embodiments, the composition of the top oxynitride layer has a high silicon concentration and a high nitrogen concentration along with a low oxygen concentration, resulting in a silicon-rich oxygen-deficient oxynitride. In general, a higher silicon content of the top oxynitride, a higher density of trap states provided by the top oxynitride, and a larger top oxynitride layer thickness can be reduced (and thereby reducing the charge trapping layer thickness. To enable lower voltage operation). Moreover, the higher the silicon content, the larger the dielectric constant and the lower the EOT for the top oxynitride layer. For a net reduction in EOT of the charge trapping layer compared to conventional oxynitride charge trapping layers with a substantially uniform composition, this decrease in EOT offsets the increase in EOT of the oxygen-rich bottom oxynitride. It can be more than just letting go. In one such embodiment, the top oxynitride has an effective dielectric constant of approximately 7.
도 7b는 터널링 층, 전하 트랩핑 층 및 블록킹 층의 증착 이후에(증착될 때) 실리콘(Si), 질소(N), 산소(O) 및 수소(H)의 농도(원자들/cm3)를 나타내는 예시적인 SIMS(secondary ion mass spectroscopy) 프로파일들을 묘사한다. 도 5에서 묘사된 것("이중층")과 같은 이중층 산화질화물 조건 및 "베이스 라인 조건("BL")은 겹쳐진다. 베이스 라인 조건은 균일한 조성물을 가진 종래 전하 트랩핑 층을 갖는다. x-축은 블록킹 층의 노출된 상단 표면에서는 0nm이면서 거꾸로 스택을 통해 진행하여 기판에서 종료하는 깊이를 나타낸다. 도시된 바와 같이, 이중층 조건에 대한 산소 농도는 개략적으로 5nm 내지 10nm의 깊이 영역(전하 트랩핑 층의 일부에 상응함)에서는 적절히 1.0×1022 원자들/cm3 미만이다. 대조적으로, 베이스 라인 조건은 이러한 동일 영역 내에서 1.0×1022 보다 큰 실질적으로 더 높은 산소 농도를 디스플레이한다. 추가로 도시된 바와 같이, 베이스 라인 조건은 6nm 내지 10nm 마크들에서는 실질적으로 일정한 산소 농도를 갖는데 반해, 이중층 조건은 6nm 마크보다는 10nm 마크 근처에서 실질적으로 더 많은 산소를 나타낸다. 산소 농도의 이러한 불균일성은 이중층 조건에서 산소-부족 상단 산화질화물과 산소-풍부 하단 산화질화물 사이에서의 전이를 나타낸다.Figure 7b shows the concentration of silicon (Si), nitrogen (N), oxygen (O) and hydrogen (H) (atoms/cm 3 ) after (when deposited) the deposition of the tunneling layer, charge trapping layer and blocking layer. Exemplary SIMS (secondary ion mass spectroscopy) profiles are depicted. The double layer oxynitride conditions and “baseline conditions (“BL”) as depicted in Figure 5 (“double layer”) are superimposed, the baseline conditions have a conventional charge trapping layer with a uniform composition. The axis represents the depth of 0 nm on the exposed top surface of the blocking layer and the end of the substrate by progressing through the stack backwards As shown, the oxygen concentration for the double layer condition is roughly in the depth region of 5 nm to 10 nm (charge trapping layer Corresponding to a portion of) suitably less than 1.0×10 22 atoms/cm 3 In contrast, the baseline condition displays a substantially higher oxygen concentration greater than 1.0×10 22 within this same area. As shown, the baseline condition has a substantially constant oxygen concentration at the 6nm to 10nm marks, whereas the bilayer condition exhibits substantially more oxygen near the 10nm mark than at the 6nm mark This non-uniformity in oxygen concentration results in a bilayer condition. Represents the transition between the oxygen-deficient upper oxynitride and the oxygen-rich lower oxynitride.
특정 실시예들에서, 상단 산화질화물 층 두께에 대한 하단 산화질화물 층 두께의 비율은 1:6 내지 6:1이고, 더 바람직하게는, 상단 산화질화물 두께에 대한 하단 산화질화물 두께의 비율은 적어도 1:4이다. 제 1 산화질화물이 2.5nm 내지 4.0nm의 물리적 두께를 갖는 예시적인 구현에서, 제 2 산화질화물(518B)은 7.5nm 내지 10.0nm의 순(net) 물리적 두께를 갖는 전하 트랩핑 층(518)에 대해 5.0nm 내지 6.0nm의 물리적 두께를 갖는다. 30Å의 물리적 두께를 갖는 하단 산화질화물을 이용하는 하나의 특정 실시예에서, 상단 산화질화물은 90Å의 순(net) 물리적 두께는 갖는 스케일링된 전하 트랩핑 층에 대해 60Å의 물리적 두께를 갖는다.In certain embodiments, the ratio of the bottom oxynitride layer thickness to the top oxynitride layer thickness is 1:6 to 6:1, and more preferably, the ratio of the bottom oxynitride thickness to the top oxynitride thickness is at least 1 :4. In an exemplary implementation in which the first oxynitride has a physical thickness of 2.5 nm to 4.0 nm, the second oxynitride 518B is in a charge trapping layer 518 having a net physical thickness of 7.5 nm to 10.0 nm. Has a physical thickness of 5.0 nm to 6.0 nm. In one specific embodiment using a bottom oxynitride having a physical thickness of 30Å, the top oxynitride has a physical thickness of 60Å for a scaled charge trapping layer having a net physical thickness of 90Å.
이러한 특정 실시예들에서는, 터널 층 계면으로부터 떨어져 있는 전하 트랩핑 층의 임베딩된 로케일(locale)에 트랩들을 위치시키고 국한시키기 위해(즉, 트랩들을 집중시킴) 조성 불균일성이 활용된다. 도 8a는 본 발명의 실시예에 따른, 기판(812)과 제어 게이트(814) 사이에 질화 터널 산화물(816), 다중층 전하 트랩핑 산화질화물(818) 및 조밀화된 블록킹 층(820)을 포함하는 스케일링된 SONOS 디바이스의 리텐션 동안의 에너지 대역 다이어그램을 또한 예시한다. 묘사된 바와 같이, 전하 트랩핑 층(818)의 조성물에서의 불균일성은 전하 트랩핑 층의 산소-풍부 하단 산화질화물(818A)과 실리콘-풍부 상단 산화질화물(818B) 사이의 균형 및 전도 대역들 양쪽 모두에 영향을 준다. 도 8b에 도시된 바와 같이, 본 발명의 실시예에 따른 전하 트랩핑 층은 전하 트랩핑 층(818) 내의 산소-풍부 및 실리콘-풍부 산화질화물 층들의 계면에서 그 대역들의 조정을 제공한다. 이러한 대역 갭 조정은 상단 산화질화물 층 내의 트랩핑된 전하 중심을 정해진 전하 트랩핑 층 두께에 대해 기판으로부터 더 멀리 있게 위치시키도록 기능한다. 산화질화물 층들 사이에서의 전도 대역 조정은 또한 백스트리밍(back streaming)을 감소시키도록 기능할 수 있다.In certain such embodiments, compositional non-uniformity is utilized to locate and localize traps (ie, concentrate traps) in the embedded locale of the charge trapping layer away from the tunnel layer interface. Figure 8A includes a nitride tunnel oxide 816, a multilayer
도 8a에 추가로 도시된 바와 같이, 실리콘-풍부 상단 산화질화물(818B)의 일부는 특정 실시예에서 산화되거나 재산화된다. 실리콘-풍부 상단 영역의 이러한 산화는 도 8a에서 예시를 위해 파선들로 묘사된 사전-산화 대역 갭에 관해서 차단 층(820)에 가장 가까운 등급화된(graded) 대역 갭을 생성할 수 있다. 실시예에서, 상단 산화질화물 층(818B)의 대략 절반이 블록킹 층(820)과의 계면 쪽으로 더 높은 산소 농도를 갖도록 재산화된다. 또 다른 실시예에서, 상단 산화질화물 층(818B)의 실질적으로 전부는 증착될 때보다 더 높은 산소 농도를 갖도록 재산화된다. 일 실시예에서, 재산화는 상단 산화질화물 층(818B)에서의 산소 농도를 개략적으로 0.25×1021 내지 0.35×1021 원자들/cm3 만큼 증가시킨다. 재산화 전하 트랩핑 층을 이용하는 이러한 실시예들은 전하 트랩핑 층과 블록킹 층 사이의 계면으로의 트랩 이동을 방지할 수 있고, 그로 인해서 실질적으로 균일한 조성물의 전하 트랩핑 층을 얇게 하는 것과 연관된 전하 리텐션 불이익을 초래하지 않고도 전하 트랩핑 층 두께가 감소되도록 허용한다. 전하가 블록킹 산화물 층으로 이동하는 것을 방지하는 것은 소거 동안에 블록킹 산화물에 걸친 전기장을 또한 감소시키고, 이는 전자들의 백스트리밍을 감소시키거나, 또는 동일한 레벨의 전자 백스트리밍을 유지하면서 블록킹 산화물의 스케일링 다운을 허용한다. 전하 트랩핑 층에서 별개의 화학량론을 갖는 영역들에 의해 제공되고 또한 특정 실시예들에서 전하 트랩핑 층의 일부의 재산화와 또한 조합되는 이러한 트랩 위치 및 국한은 본 발명에 따른 스케일링된 SONOS 디바이스로 하여금 양호한 메모리 리텐션을 유지하면서 감소된 전압으로 또는 더 빠른 프로그램 및 소거 시간들로 동작하게 할 수 있다.As further shown in Figure 8A, a portion of the silicon-rich top oxynitride 818B is oxidized or reoxidized in certain embodiments. This oxidation of the silicon-rich top region can create a graded band gap closest to the blocking layer 820 with respect to the pre-oxidation band gap depicted by dashed lines for illustration in FIG. 8A. In an embodiment, approximately half of the top oxynitride layer 818B is reoxidized to have a higher oxygen concentration towards the interface with the blocking layer 820. In another embodiment, substantially all of the top oxynitride layer 818B is reoxidized to have a higher oxygen concentration than when deposited. In one embodiment, reoxidation increases the oxygen concentration in the top oxynitride layer 818B by approximately 0.25×10 21 to 0.35×10 21 atoms/cm 3 . These embodiments using a reoxidation charge trapping layer can prevent trap migration to the interface between the charge trapping layer and the blocking layer, thereby preventing the charge associated with thinning the charge trapping layer of a substantially uniform composition. It allows the charge trapping layer thickness to be reduced without incurring a retention penalty. Preventing charge from moving to the blocking oxide layer also reduces the electric field across the blocking oxide during erasure, which reduces the backstreaming of electrons, or reduces scaling down of the blocking oxide while maintaining the same level of electron backstreaming. Allow. This trap location and confinement provided by regions with distinct stoichiometry in the charge trapping layer and also in combination with the re-oxidation of a portion of the charge trapping layer in certain embodiments is a scaled SONOS device according to the present invention. It can be made to operate with reduced voltage or faster program and erase times while maintaining good memory retention.
비록 단지 두 개의 산화질화물 층들, 즉, 상단 및 하단 층을 갖는 것으로 본원의 다른 곳에서 설명되고 도면들에서 묘사되었지만, 본 발명은 그렇게 제한되지 않고, 다중층 전하 저장 층은 임의의 수(n)의 산화질화물 층들, 산소, 질소 및/또는 실리콘의 다양한 조성물들을 갖는 그 산화질화물 층들 모두 또는 임의의 층을 포함할 수 있다. 특히, 다양한 조성물들의 최대 5개의 산화질화물 층들을 갖는 다중층 전하 저장 층들이 생성되고 테스트되었다.Although described elsewhere herein and depicted in the figures as having only two oxynitride layers, i.e., a top and bottom layer, the invention is not so limited, and the multilayer charge storage layer can be any number (n) Oxynitride layers, all or any of those oxynitride layers having various compositions of oxygen, nitrogen and/or silicon. In particular, multilayer charge storage layers with up to 5 oxynitride layers of various compositions were created and tested.
도 5에 추가된 묘사된 바와 같이, ONO 스택(504)의 블록킹 층(520)은 약 30Å 내지 약 50Å의 실리콘 이산화물의 층을 포함한다. SONOS-타입 디바이스의 ONO 스택에서 블록킹 층(520)의 스케일링은 중대한데, 그 이유는, 부적절하게 수행되는 경우에, 특정 바이어스 조건들 하에서 제어 게이트로부터 캐리어들의 백스트리밍을 유해적으로 증가시킬 수 있기 때문이다. 부분적으로 재산화 전하 트랩핑 층을 포함하는 일 실시예에서, 블록킹 층(520)은 증착될 때보다 상대적으로 더 조밀한 고온 산화물(HTO)이다. 조밀화된 산화물은 말단 수소 또는 히드록실 본드들의 더 낮은 프랙션을 갖는다. 예를 들어, HTO 산화물로부터 수소 또는 물의 제거는 막 밀도를 증가시키고 HTO 산화물의 품질을 향상시키는 효과를 갖는다. 더 높은 품질의 산화물은 층이 두께에 있어 스케일링되게 할 수 있다. 일 실시예에서, 수소 농도는 증착될 때의 2.5×1020 원자들/cm3보다 크며, 조밀화된 막에서 8.0×1019 원자들/cm3 미만으로 감소된다. 예시적인 실시예에서, HTO 산화물의 두께는 증착될 때 2.5nm 내지 10.0nm이고, 어디에서든 조밀화될 때는 10% 내지 30% 더 얇아진다.As depicted added to FIG. 5, the blocking layer 520 of the
대안적인 실시예에서, 블록킹 산화물 층은 질소를 통합하기 위해 또한 변경된다. 이러한 일 실시예에서, 질소는 블록킹 산화물 층의 두께에 걸쳐 ONO 스택의 형태로 통합된다. 종래 순수 산소 블록킹 층을 대신한 이러한 샌드위치 구조는 유리하게도 채널과 제어 게이트 사이의 전체 스택의 EOT를 감소시킬 뿐만 아니라 대역 오프셋들의 튜닝을 가능하게 하여 캐리어들의 역 주입(back injection)을 감소시킨다. 이어서, ONO 블록 층은 하단 산화질화물 층 및 상단 산화질화물 층을 포함하는 질화 터널 산화물 및 전하 트랩핑 층과 통합될 수 있다.In an alternative embodiment, the blocking oxide layer is also modified to incorporate nitrogen. In one such embodiment, nitrogen is incorporated in the form of an ONO stack over the thickness of the blocking oxide layer. This sandwich structure instead of the conventional pure oxygen blocking layer advantageously not only reduces the EOT of the entire stack between the channel and the control gate, but also enables tuning of band offsets to reduce back injection of carriers. The ONO block layer can then be integrated with a nitride tunnel oxide and charge trapping layer comprising a bottom oxynitride layer and a top oxynitride layer.
ONO 스택(504) 위에는 게이트 층(514)이 있다. 게이트 층(514)은 임의의 전도체 또는 반도체 물질일 수 있다. 이러한 일 실시예에서, 게이트 층(514)은 폴리실리콘(폴리)이다. 또 다른 실시예에서, 게이트 층(514)은 하프늄, 지르코늄, 티타늄, 탄탈늄, 알루미늄, 루테늄, 팔라듐, 플래티늄, 코발트 및 니켈, 그들의 규화물들, 그들의 질화물들 및 그들의 탄화물들과 같은(그러나, 이것들로 제한되지는 않음) 금속을 포함한다. 하나의 특정한 실시예에서, 게이트 층(514)은 70nm 내지 250nm의 물리적 두께를 갖는 폴리-실리콘이다.Above the
도 5에 추가로 도시된 바와 같이, SONOS-타입 디바이스(500)는 게이트 층(514) 위에 인접한 게이트 캡 층(525)을 포함하고, 게이트 층(514) 및 ONO 스택(504)과 대략 동일한 임계 치수들(critical dimensions)을 갖는다. 특정 실시예들에서, 게이트 캡 층(525)은 게이트 스택(502)의 상단 층을 형성하고, 게이트 층(514)과 ONO 스택(504)의 패터닝 동안에 하드 마스크를 제공한다. 일부 실시예들에서, 게이트 캡 층(525)은 SONOS 디바이스들로의 자체-정렬 접촉들(SAC)의 GUDD성을 용이하게 한다. 게이트 캡 층(525)은 후속하는 에칭 프로세스들에 필요한 선택성을 제공할 수 있는 임의의 물질, 이를테면 실리콘 이산화물, 실리콘 질화물 및 실리콘 산화질화물(그러나, 이것들로 제한되지는 않음)로 구성될 수 있다.As further shown in FIG. 5, the SONOS-
특정의 일 실시예에서, SONOS-타입 디바이스는 개략적으로 18Å의 물리적 두께에 상응하는 14Å의 EOT를 갖는 질화 터널 산화물을 포함하는 ONO 스택, 개략적으로 25Å의 물리적 두께에 상응하는 20Å의 EOT를 갖는 하단 산화질화물 층과 개략적으로 60Å의 물리적 두께에 상응하는 30Å의 EOT를 갖는 상단 산화질화물 층을 포함하는 전하 트랩핑 층, 및 40Å까지 증착되고 30Å까지 조밀화되는 블록킹 산화물 층을 이용한다. 이러한 SONOS-타입 디바이스는 개략적으로 9V의 전압 범위로 동작될 수 있어서, 1ms 내지 10ms 펄스 이후에 -2V의 초기 소거 전압 임계 레벨(VTE)을 제공한다.In one particular embodiment, the SONOS-type device is an ONO stack comprising a nitride tunnel oxide having an EOT of 14Å corresponding to a physical thickness of approximately 18Å, a bottom with an EOT of 20Å corresponding to a physical thickness of approximately 25Å A charge trapping layer comprising an oxynitride layer and a top oxynitride layer having an EOT of 30Å corresponding to approximately 60Å physical thickness, and a blocking oxide layer deposited to 40Å and densified to 30Å are used. These SONOS-type devices can be operated in a voltage range of approximately 9V, providing an initial erase voltage threshold level (VTE) of -2V after a 1ms to 10ms pulse.
도 9는 위에서 설명된 바와 같이, 질화 산화물 터널링 층, 부분적으로 재산화된 다중층 전하 트랩핑 산화질화물, 및 조밀화된 블록킹 산화물 층을 포함하는, 도 5에 묘사된 것과 같은 스케일링된 SONOS를 제작하기 위한 방법의 흐름도를 묘사한다. 도 9의 제작 방법은 동작(900)에서 기판의 실리콘-함유 표면 위에 질화 산화물 터널링 층을 형성하는 것으로 시작한다. 도 10은 도 9의 동작(900)에서 질화산화물을 형성하는 특정 방법의 흐름도를 묘사한다.FIG. 9 is to fabricate a scaled SONOS as depicted in FIG. 5, including a nitride oxide tunneling layer, a partially reoxidized multilayer charge trapping oxynitride, and a densified blocking oxide layer, as described above. Describe a flow chart of the method for. The fabrication method of FIG. 9 begins with forming an oxide nitride tunneling layer over the silicon-containing surface of the substrate in operation 900. 10 depicts a flow diagram of a particular method of forming oxide nitride in operation 900 of FIG. 9.
도 10에 묘사된 실시예에서는, SONOS-타입 디바이스의 질화 터널 산화물에서 질소 프로파일의 테일러링(tailoring)이 다중-단계 질화 및 산화 방법을 통해 달성된다. 동작(1001)에서는, 도 5의 기판(508)과 같은 기판의 표면 상에 실리콘-함유 층으로부터 얇은 열 산화물이 형성된다. 기판과의 양호한 계면이 필요하기 때문에, 화학 산화물의 형성이 열 산화 전에 이루어질 수 있다. 따라서, 특정 실시예에서는, 열 산화 동안에 화학 산화물이 존재한다(종래 "HF last" 사전세정(preclean)을 수행하는 것과는 정반대임). 이러한 일 실시예에서, 화학 산화물은 대략 1.0nm의 두께를 갖는 화학 산화물 층을 형성하기 위해서 오존수(ozonated water)를 통해 성장된다.In the embodiment depicted in FIG. 10, tailoring of the nitrogen profile in the nitride tunnel oxide of the SONOS-type device is achieved through a multi-stage nitridation and oxidation method. In
열 산화물은 대략 1.0nm 내지 1.8nm의 두께로 형성된다. 특정 실시예에서, 열 산화물은 1.0nm 내지 1.2nm의 두께로 형성된다. 따라서, 1.0nm 화학 산화물이 동작(501)의 열 산화 동안에 존재하는 실시예들에서, 표면 산화물의 두께는 실질적으로 증가하지 않지만, 산화물의 품질은 향상된다. 추가 실시예에서는, 산화물이 상대적으로 낮은 밀도를 가짐으로써 상당한 wt%의 질소의 후속적인 통합을 용이하게 한다. 그러나, 너무 낮은 막 밀도는 실리콘 기판 계면에서 너무 많은 질소를 유발할 것이다. 동작(501)에서 실리콘 이산화물 층의 형성은 또한 아래에서 추가로 설명되는 후속 열 프로세싱 동안에 추가적인 기판 산화물 형성을 막기 위한 수단으로서 기능을 한다. 일 실시예에서는, 대기압 VTR(vertical thermal reactor)이 이용되어, 산소(O2), 아산화질소(N2O), 일산화 질소(NO), 오존(O3), 및 스팀(H2O)과 같은 산화 가스의 존재 시에 680℃ 내지 800℃의 온도에서 열 산화물을 성장시킨다. 선택되는 산화제에 따라, 동작(1001)의 산화는 3.5분 내지 20분의 지속시간을 가질 수 있다. 일 대기(atmospheric) 실시예에서는, 7분 내지 20분의 프로세스 시간에 700℃ 내지 750℃의 온도에서 O2를 이용하는 것이 대략 1.0nm의 실리콘 이산화물 막을 형성한다.The thermal oxide is formed to a thickness of approximately 1.0 nm to 1.8 nm. In certain embodiments, the thermal oxide is formed to a thickness of 1.0 nm to 1.2 nm. Thus, in embodiments where 1.0 nm chemical oxide is present during thermal oxidation of operation 501, the thickness of the surface oxide does not substantially increase, but the quality of the oxide is improved. In a further embodiment, the oxide has a relatively low density, thereby facilitating the subsequent incorporation of significant wt% nitrogen. However, too low a film density will cause too much nitrogen at the silicon substrate interface. The formation of the silicon dioxide layer in operation 501 also serves as a means to prevent further substrate oxide formation during subsequent thermal processing described further below. In one embodiment, an atmospheric pressure vertical thermal reactor (VTR) is used, and oxygen (O 2 ), nitrous oxide (N 2 O), nitrogen monoxide (NO), ozone (O 3 ), and steam (H 2 O) and Thermal oxides are grown at a temperature of 680°C to 800°C in the presence of the same oxidizing gas. Depending on the oxidizing agent selected, the oxidation of
다른 실시예에서는, 캘리포니아의 Scotts Valley의 AVIZA technology로부터 상업적으로 입수가능한 AVP(Advanced Vertical Processor)와 같은 서브-대기 프로세서를 통해 산화 동작(1001)이 수행된다. AVP는 VTR 실시예에 대해 위에서 설명된 온도 범위 내에서 그리고 1 Torr(T) 내지 대기압의 압력에서 동작될 수 있다. 동작 압력에 따라, 대략 1.Onm 내지 1.8nm 두께의 열 실리콘 이산화물 막을 형성하기 위한 산화 시간은 당업자에 의해 결정될 수 있을 때, 거의 1시간까지 연장할 수 있다.In another embodiment, the
다음으로, 도 10에 묘사된 다중 산화 질화 방법 실시예의 동작(1002)에서는, 동작(1001)에서 형성되는 열 산화물이 질화된다. 일반적으로, 동작(1002)에서는, 질소 어닐(anneal)이 수행되어, 유전 상수(K)를 증가시키고 열 산화물 층의 고정 전하를 감소시킨다. 일 실시예에서, 질소 어닐은 질소(N2) 또는 수소화 질소 소스, 이를테면 암모니아(NH3)를 이용한다. 다른 실시예에서, 질소 어닐은 중수소화 암모니아(ND3)와 같은 중수소화 질소 소스를 이용한다. 일 특정 실시예에서, 질소 어닐은 3.5분 내지 30분 동안에 700℃ 내지 850℃의 온도에서 수행된다. 다른 특정 실시예에서, 질소 어닐은 3.5분 내지 30분 동안에 725℃ 내지 775℃의 온도에서 수행된다. 하나의 그러한 실시예에서, NH3은 3.5분 내지 30분 동안에 725℃ 내지 775℃의 온도로 대기압에서 유도된다. 대안적인 실시예에서, 서브 대기 NH3 어닐은 AVP와 같은 프로세서에서 5분 내지 30분 동안에 800℃ 내지 900℃에서 수행된다. 또 다른 실시예들에서, 일반적으로 알려진 질소 플라즈마 및 열 어닐 조합들이 수행된다.Next, in
동작(1002)에 이어, 동작(1004)에서는 재산화가 수행된다. 일 실시예에서는, 재산화 프로세스 동안에, 산화 가스가 열적으로 분해되어(cracked), 막 표면에 가까이에 산소 라디칼들(oxygen radicals)을 제공한다. 산소 라디칼들은 질소 및 수소 트랩 전하를 제거한다. 재산화 동작(1002)은 또한 터널링 층 내에서 기판과 질소 농도 사이의 물리적 오프셋을 제공하기 위해 기판 계면에서 추가적인 산화물을 성장시킨다. 예를 들어, 도 5를 다시 참조하면, 재산화는 터널링 층(516) 내에서 기판 계면(513)을 질소 농도로부터 분리하는데 도움을 준다. 도 6에 상세히 도시된 바와 같이, 일 구현의 경우, 기판 계면(613)에서 터널링 층(616) 내의 질소 농도(614)는 5×1021 원자들/cm3의 상당히 미만이며, 대략 5×1020 원자들/cm3 일 수 있다. 기판 계면으로부터의 질소의 이러한 오프셋은 SONOS-타입 디바이스의 리텐션을 향상시킨다. 일 실시예에서는, 기판 계면(613)에서 성장되는 산화물의 두께는 1.2nm 내지 3.0nm로 제한된다. 동작(1004)에서, 재산화 프로세스 조건들은, 동작(1001)에서 형성되는 열 산화물의 두께가 대략 3.0nm의 두께를 넘은 산화를 막도록 선택되고, 이는 임의의 유리한 질소 농도가 결여된 터널링 층을 렌더링할 수 있다. 일반적으로 알려진 산화제들은 NO, N2O, O2, O3 및 스팀과 같은(그러나, 이러한 것들로 제한되지 않음) 재산화 프로세스를 위해 이용될 수 있다. 800℃ 내지 850℃의 온도에서 동작하는 알려진 열 프로세서들을 통해 임의의 이러한 산화제들이 유도될 수 있다. 동작 파라미터들에 따라, 5분 내지 40분 내의 어디에서든 재산화 시간일 수 있다. 특정 실시예에서는, 실리콘 기판에 대략 2.2nm 두께의 질화산화물 막을 형성하기 위해서 대략 15분의 프로세스 시간 동안에 800℃ 내지 850℃의 온도에서 동작되는 대기 용광로에서 NO가 이용된다. 하나의 이러한 실시예에서, 2.2nm 두께의 재산화 막은 실리콘 기판과의 계면 가장 가까이에 0.5nm 내지 0.8nm의 영역을 형성하고, 이 영역은 5×1021 원자들/cm3 미만의 질소 농도를 갖는다.Following
동작(1004)의 재산화 이후에는, 터널링 층을 재질화하기 위해 동작(1006)에서 제 2 질소 어닐이 수행된다. 기판 계면에 매우 많은 수의 수소 또는 질소 트랩들을 유해하게 유도하지 않고도, 터널링 층의 유전 상수를 더 증가시키기 위해 제 2 질소 어닐이 이용된다. 일 실시예에서, 동작(1006)의 제 2 질소 어닐이 동작(1002)에서 수행되는 어닐과 동일한 조건들로 수행된다. 다른 실시예에서, 동작(1006)의 제 2 질소 어닐이 동작(1002)의 제 1 질소 어닐보다 더 높은 온도에서 수행되어, 터널링 층으로 추가적인 질소를 유도한다. 일 실시예에서, 질소 어닐은 NH3과 같은 수소화 질소 소스를 이용한다. 또 다른 실시예에서, 질소 어닐은 ND3과 같은 중수소화 질소 소스를 이용한다. 특정 실시예에서는, 동작(1006)의 질소 어닐은 3.5분 내지 30분의 프로세싱 시간에 750℃ 내지 950℃의 온도 및 대기압에서 NH3을 이용한다. 또 다른 특정 실시예에서는, 5분 내지 10분 동안에 800℃ 내지 850℃에서 대기압으로 NH3 어닐이 수행된다.After reoxidation in
설명된 바와 같이, 도 10에 묘사된 동작들(1001 내지 1006)은 2개의 산화 동작들 및 2개의 질화 동작들을 제공한다. 묘사된 반복적인 산화, 질화 방식은 프로그래밍 전압의 감소를 달성하거나 프로그래밍 속도의 증가를 달성하고 또한 SONOS-타입 디바이스의 메모리 리텐션을 증가시키게 위해 터널링 층에서 질소 농도의 특정 테일러링을 가능하게 한다. 산화, 질화, 재산화, 재질화 동작들(1001-1006)의 연속적인 특성은 3.0nm 두께 미만의 터널링 층에서 상당한 질소 농도를 가능하게 하면서 매우 적은 질소 및 수소 트랩들을 갖는 기판과 상기 터널링 층 사이의 계면을 제공한다. 독립적인 산화, 질화, 재산화, 재질화 동작들(1001-1006)은 제 1 및 제 2 산화들과 제 1 및 제 2 질화가 독립적으로 엔지니어링된 조건들을 통해 수행될 수 있게 하여, 터널링 층에서의 질소 농도 프로파일을 테일러링하는데 있어 더 큰 자유도를 제공한다. 하나의 유리한 실시예에서는, 동작들(1001, 1002, 1004 및 1006)은 그 동작들 사이에서 프로세서로부터 기판을 제거하지 않고도 단일 열 프로세서에서 연속적으로 수행된다. 하나의 이러한 실시예에서, 프로세스 압력은 동작들(1001 내지 1006) 동안에 대기에서 유지된다. 먼저, 산화 동작(1001)은 700℃ 내지 750℃의 온도에서 수행된다. 이어서, 가스 흐름들은 725℃ 내지 775℃의 온도에서 동작(1002)의 질소 어닐을 수행하기 위해서 규정된 바와 같이 변경된다. 이어서, 용광로 온도는 800℃ 내지 850℃까지 램프업되고, 가스 흐름들은 동작(1004)의 재산화를 수행하기 위해 다시 변경된다. 마지막으로, 800℃ 내지 850℃로 용광로를 유지하는 동안에, 가스 흐름들은 동작(1006)의 제 2 질소 어닐을 수행하도록 다시 변경된다.As described, operations 1001-1006 depicted in FIG. 10 provide two oxidation operations and two nitridation operations. The described repetitive oxidation and nitridation schemes enable specific tailoring of the nitrogen concentration in the tunneling layer to achieve a reduction in programming voltage or increase in programming speed and also increase memory retention of SONOS-type devices. The continuous nature of the oxidation, nitridation, reoxidation and materialization operations (1001-1006) allows for significant nitrogen concentrations in the tunneling layer less than 3.0 nm thick, while allowing a substrate with very little nitrogen and hydrogen traps and the tunneling layer. Provides the interface of. Independent oxidation, nitridation, reoxidation, and materialization operations 1001-1006 allow the first and second oxidations and the first and second nitridation to be performed through independently engineered conditions, in the tunneling layer. It provides a greater degree of freedom in tailoring the nitrogen concentration profile of In one advantageous embodiment,
도 5의 질화 산화물 터널링 층(516)이 실질적으로 완료되면, ONO 스택의 제작은 도 9에 묘사된 방법으로 돌아감으로써 계속될 수 있다. 일 실시예에서, 다수의 질화물 또는 산화질화물 전하 트랩핑 층들은, SiH4(silane), SiH2Cl4(dichlorosilane), SiCl4(tetrachlorosilane) 또는 BTBAS(BisTertiaryButylAmino Silane)와 같은 실리콘 소스, N2, NH3, N2O 또는 NO3(nitrogen trioxide)와 같은 질소 소스, 및 O2 또는 N2O와 같은 산소-함유 가스를 사용하여 저압력(CVD) 프로세스의 동작들(902 및 904)에서 형성된다. 대안적으로, 예를 들어 NH3을 ND3으로 대체하는 것을 포함하여, 수소가 중수소로 대체된 가스들이 사용될 수 있다. 수소를 중수소로 대체하는 것은 기판 계면에서 Si 댕글링 본드들(dangling bonds)을 유리하게 패시베이팅함으로써, SONOS-타입 디바이스들의 NBTI(Negative Bias Temperature Instability) 수명을 증가시킨다.When the oxide
일 예시적인 구현에서는, 산화질화물 트랩핑 층은 증착 챔버에 기판에 배치하고 N2O, NH3 및 DCS를 포함하는 프로세스 가스를 유도함으로써 터널링 층 위에 동작(902)에서 증착되는 동시에, 약 5 mT(milliTorr) 내지 약 500 mT의 압력으로 챔버를 유지하고, 약 2.5분 내지 약 20분의 기간 동안에 약 700℃ 내지 약 850℃ 및 더 바람직하게는 적어도 약 780℃의 온도로 기판을 유지할 수 있다. 추가적인 실시예에서, 프로세스 가스는 약 8:1 내지 약 1:8 비율로 혼합된 N2O 및 NH3의 제 1 가스 혼합물 및 약 1:7 내지 약 7:1 비율로 혼합된 SiH2Cl2 및 NH3의 제 2 가스 혼합물을 포함할 수 있으며, 약 5 내지 약 200 sccm(standard cubic centimeters per minute)의 유량으로 유도될 수 있다. 이러한 조건 하에서 생성되거나 증착되는 산화질화물 층이 도 5에 묘사된 전하 트랩핑 층(518A)과 같은 실리콘-풍부, 산소-풍부 산화질화물 층을 산출한다는 것이 발견되었다. 전하 트랩핑 층의 형성은 약 5 내지 약 20의 유량으로 유도되는, 약 8:1 내지 약 1:8 비율로 혼합된 N2O 및 NH3의 제 1 가스 혼합물 및 약 1:7 내지 약 7:1의 비율로 혼합된 SiH2Cl2 및 NH3의 제 2 가스 혼합물을 이용하는 동작(904)에서의 CVD 프로세스를 추가로 수반할 수 있어서, 도 5에 묘사된 전하 트랩핑 층(518B)과 같은 실리콘-풍부, 질소-풍부, 및 산소 결핍 산화질화물 층을 산출할 것이다.In one exemplary implementation, an oxynitride trapping layer is deposited in
일 실시예에서, 동작들(902 및 904)에서 전하 트랩핑 층의 형성은 동작들(901 및 904) 사이에서 증착 챔버로부터 기판을 언로딩하지 않고도 터널링 층을 형성하기 위해 사용되는 동일한 프로세싱 툴에서 순차적으로 수행된다. 특정 실시예에서는, 도 10의 동작(1006)의 제 2 질소 어닐 동안에 기판이 가열된 온도를 변경하지 않고도 전하 트랩핑 층이 증착된다. 일 실시예에서는, 이중층 구현에 있어서 실리콘-풍부 및 산소-풍부 층, 실리콘-풍부 및 질소-풍부 산화질화물 층, 또는 그 두 층들 모두 중 어느 하나를 산출하기 위해서 원하는 가스 비율들을 제공하기 위해 NH3 가스의 유량을 변경하고 N2O 및 SiH2Cl2를 유도함으로써, 전하 트랩핑 층이 동작(901)에서의 터널링 층의 질화에 바로 후속하여 순차적으로 증착된다.In one embodiment, the formation of the charge trapping layer in
동작(904)에 후속하여, 블록킹 층은 예를 들어 CVD 기술들을 통한 열 산화 또는 증착을 포함하는 임의의 적절한 수단에 의해 동작(906)에서 형성될 수 있다. 바람직한 실시예에서는, 고온 CVD 프로세스를 통해 블록킹 층이 형성된다. 일반적으로, 증착 프로세스는 약 650℃ 내지 약 850℃의 온도로 기판을 유지하는 동시에 약 10분 내지 약 120분의 기간 동안에 약 50 mT 내지 1000 mT의 압력으로 증착 챔버 내에 SiH4, SiH2Cl 또는 SiCl4와 같은 실리콘 소스 및 O2 또는 N2O와 같은 산소-함유 가스를 제공하는 것을 수반한다. 바람직하게는, 블록킹 층은 동작들(902 및 904)에서 전하 트랩핑 층(들)을 형성하기 위해 이용되는 동일 프로세싱 툴에서 순차적으로 증착된다. 더 바람직하게는, 동작들 사이에서 기판을 제거하지 않고도, 전하 트랩핑 층(들) 및 터널링 층 둘 모두와 같이 동일한 프로세싱 툴에서 블록킹 층이 형성된다.Following
도 9에 묘사된 실시예에서는, 동작(906)에서 증착된 블록킹 층이 블록킹 층 산화물을 조밀화하기 위해 동작(908)에서 재산화된다. 본원의 다른 곳에서 논의된 바와 같이, 동작(908)은 도 8a에 묘사된 바와 같은 등급화된 대역 갭을 달성하기 위해서 도 5에 도시된 전하 트랩핑 층(518B)의 일부 또는 모두와 같은 전하 트랩핑 층의 일부 또는 모두를 추가로 산화 또는 재산화시킬 수 있다. 일반적으로, 재산화는 산소(O2), 아산화질소(N2O), 일산화질소(NO), 오존(O3) 및 스팀(H2O)과 같은 산화 가스의 존재 시에 수행될 수 있다. 일 실시예에서는, 블록킹 층이 증착되는 온도보다 더 높은 온도에서 재산화 프로세스가 수행된다. 블록킹 산화물 증착 이후의 재산화는 얇은 전하 트랩핑 층을 제어가능하게 산화 또는 재산화시키기 위해 산화제의 더 큰 제어되는 확산을 가능하게 한다. 특별히 유리한 실시예에서, 희석된 습식 산화가 이용된다. 희석된 습식 산화는 H2:O2 비율이 1 내지 1.3이라는 점에서 습식 산화와 구별된다. 하나의 특정 실시예에서, 대략 1.2의 H2:O2 비율을 갖는 희석된 산화가 800℃ 내지 900℃의 온도에서 수행된다. 추가적인 실시예에서, 희석된 산화의 지속시간은 실리콘 기판 상에서 5.0nm 내지 12.5nm의 실리콘 이산화물 성장을 위해 충분할 수 있다. 하나의 이러한 실시예에서, 그 지속시간은 실리콘 기판 상에서 대략 10nm 내지 1.1nm의 실리콘 이산화물 층을 위해 충분하다. 이러한 희석된 산화 프로세스는 증착된 블록킹 층 산화물을 재산화하는 기능을 하고, 도 8a 또는 도 8b에 묘사된 것과 유사한 대역 구조를 제공하기 위해 전하 트랩핑 층의 일부를 추가로 산화 또는 재산화시킬 수 있다. 또 다른 실시예에서, 동작(908)의 재산화는 SONOS-타입 디바이스와 동일한 기판 상에서 이를테면 CMOS(complementary metal oxide silicon) FET(field effect transistors)를 위해 비-SONOS-타입 디바이스 영역에 게이트 산화물을 형성하도록 또한 기능할 수 있다. 또 다른 실시예에서, 동작(908)의 재산화는 SONOS-타입 디바이스의 전하 트랩핑 층 또는 블록킹 층의 일부들로 중수소를 확산시키도록 또한 기능할 수 있다.In the embodiment depicted in FIG. 9, the blocking layer deposited in
도 9에 묘사된 바와 같이, 이어서 방법은 도 5의 게이트 층(514)과 같은 게이트 층의 형성을 갖는 동작(910)에서 완료될 수 있다. 특정 실시예들에서, 동작(910)은 도 5에 묘사된 게이트 캡 층(525)과 같은 게이트 캡 층의 형성을 또한 포함할 수 있다. 게이트 스택 제작의 완료 시에는, SONOS-타입 디바이스(300)의 제작을 마치기 위해서 해당 분야에 알려진 바와 같은 추가적인 프로세싱이 발생할 수 있다.As depicted in FIG. 9, the method can then be completed in
비록 본 발명은 구조적인 특징들 및/또는 방법 동작들에 특정적인 언어로 설명되었지만, 첨부된 청구항들에서 정의되는 발명이 설명된 특정 특징들 또는 동작들로 반드시 제한되지는 않음이 이해되어야 한다. 개시된 특정 특징들 및 동작들은 본 발명을 제한하기보다는 오히려 예시하기 위한 일환으로 청구된 발명의 특별히 훌륭한 구현들로서 이해되어야 한다.
Although the invention has been described in language specific to structural features and/or method actions, it should be understood that the invention defined in the appended claims is not necessarily limited to the specific features or actions described. The specific features and operations disclosed are to be understood as particularly fine implementations of the claimed invention as part of illustrating rather than limiting the invention.
구현들 및 대안들Implementations and alternatives
도 11은 질화산화물 터널링 층, 다중층 전하 트랩핑 층 및 조밀화된 블록킹 층을 포함하는 스케일링된 ONO 구조를 가진 SONOS-타입 디바이스(1100)의 중간 구조에 대한 측단면도를 예시한다. 본원에 개시된 다양한 다른 SONOS 실시예들은 도 11에 묘사된 특정 실시예를 넘어서지만 그럼에도 불구하고 감소된 프로그램/소거 전압에서 또한 동작가능할 수 있는 스케일링된 ONO 스택을 생성하기 위해 또한 이용될 수 있다는 것이 인지되어야 한다. 따라서, 비록 도 11의 특징들이 설명 전반에 걸쳐 참조될 수 있지만, 본 발명은 이러한 특정 실시예로 제한되지 않는다.11 illustrates a cross-sectional side view of an intermediate structure of a SONOS-
도 11에 도시된 특정 실시예에서, SONOS-타입 메모리 디바이스(1100)는 기판(1108)의 표면(1106) 위에 형성된 ONO 스택(1104)을 포함하는 SONOS 게이트 스택(1102)을 포함한다. SONOS-타입 메모리 디바이스(1100)는, 게이트 스택(1102)에 정렬되고 채널 영역(1112)에 의해 전기적으로 연결되는 하나 이상의 소스 및 드레인 영역들(1110)을 또한 포함한다. 일반적으로, 스케일링된 SONOS 게이트 스택(1102)은 또한 스케일링된 ONO 스택(1104) 위에 형성되어 그 스케일링된 ONO 스택(1104)과 접촉하는 게이트 층(1114) 및 그 게이트 층(1114) 위의 게이트 캡 층(1125)을 포함한다. 게이트 층(1114)은 스케일링된 ONO 스택(1104)에 의해서 기판(1108)으로부터 분리되거나 전기 절연된다.In the specific embodiment shown in FIG. 11, the SONOS-
일 실시예에서, 기판(1108)은 실리콘, 게르마늄, 실리콘-게르마늄 또는 Ⅲ-Ⅴ 혼합 반도체 물질을 포함할 수 있는(그러나, 이러한 것들로 제한되지는 않음) 물질의 단결정으로 구성되는 벌크 기판이다. 또 다른 실시예에서, 기판(1108)은 상단 에피텍셜 층을 갖는 벌크 층으로 구성된다. 특정 실시예에서, 벌크 층은 실리콘, 게르마늄, 실리콘/게르마늄, Ⅲ-Ⅴ 혼합 반도체 물질 및 석영을 포함할 수 있는(그러나, 이러한 것들로 제한되지는 않음) 물질의 단결정으로 구성되는데 반해, 상단 에피텍셜 층은 실리콘, 게르마늄, 실리콘/게르마늄 및 Ⅲ-Ⅴ 혼합 반도체 물질을 포함할 수 있는(그러나, 이러한 것들로 제한되지는 않음) 단결정 층으로 구성된다. 또 다른 실시예에서, 기판(1108)은 하부 벌크 층 위에 있는 중간 절연체 층 상의 상단 에피텍셜 층으로 구성된다. 상단 에피텍셜 층은 실리콘(즉, SOI(silicon-on-insulator) 반도체 기판을 형성하기 위해서), 게르마늄, 실리콘/게르마늄 및 Ⅲ-Ⅴ 혼합 반도체 물질을 포함할 수 있는(그러나, 이것들로 제한되지는 않음) 단결정 층으로 구성된다. 절연체 층은 실리콘 이산화물, 실리콘 질화물 및 실리콘 산화질화물을 포함할 수 있는(그러나, 이것들로 제한되지는 않음) 물질로 구성된다. 하부 벌크 층은 실리콘, 게르마늄, 실리콘/게르마늄, Ⅲ-Ⅴ 혼합 반도체 물질 및 석영을 포함할 수 있는(그러나, 이것들로 제한되지는 않음) 단결정으로 구성된다. 기판(1108), 및 그에 따른 소스 및 드레인 영역들(1110) 사이의 채널 영역(1112)은 도펀트 불순물 원자들을 포함할 수 있다. 채널 영역(1112)은 단결정질(monocrystalline) 채널 영역을 형성하기 위해 폴리실리콘 또는 재결정 폴리실리콘을 포함할 수 있다. 특정 실시예에서는, 채널 영역(1112)이 단결정질 실리콘을 포함하는 경우, 그 채널 영역은 그 채널 영역의 종축에 대해 <100> 표면 결정 배향을 갖도록 형성될 수 있다.In one embodiment, the
기판(1108) 내의 소스 및 드레인 영역들(1110)은 채널 영역(1112)에 대해 정반대의 전도성을 갖는 임의의 영역들일 수 있다. 예를 들어, 본 발명의 실시예에 따르면, 소스 및 드레인 영역들(1110)은 N-타입 도핑되는데 반해, 채널 영역(1112)은 P-타입 도핑된다. 일 실시예에서, 기판(1108)은 1×1015 내지 1×1019 원자/cm3 범위의 붕소 농도를 갖는 붕소-도핑 단결정 실리콘으로 구성된다. 소스 및 드레인 영역들(1110)은 5×1016 내지 5×1019 원자/cm3 범위의 N-타입 도펀트들의 농도를 갖는 인 또는 비소 도핑 영역들로 구성된다. 특정 실시예에서, 소스 및 드레인 영역들(1110)은 기판(1108)에서 80 내지 200 나노미터들 범위의 깊이를 갖는다. 본 발명의 대안적인 실시예에 따르면, 소스 및 드레인 영역들(1110)은 P-타입 도핑되는데 반해, 기판(1108)의 채널 영역은 N-타입 도핑된다. The source and
ONO 스택(1104)은 터널링 층(1116, 다중층 전하 트랩핑 층(1118) 및 블록킹 층(1120)을 포함한다.The
일 실시예에서, 터널링 층(1116)은 질화산화물을 포함하는 질화산화물 터널링 층이다. 프로그래밍 및 소거 전압들이 터널링 층에 걸쳐 대략 10MV/cm의 큰 전기장들을 생성하기 때문에, 프로그램/소거 터널링 전류는 터널링 층 두께보다는 오히려 터널링 층 장벽 높이의 함수이다. 그러나, 리텐션 동안에는, 어떠한 큰 전기장도 존재하지 않고, 따라서 전하의 손실은 장벽 높이보다는 오히려 터널링 층 두께의 함수이다. 질화는 감소된 동작 전압들을 위한 터널링 전류를 향상시키는 터널링 층의 상대적인 유전율 또는 유전 상수(ε)를 증가시킨다. 특정 실시예들에서, 질화는 (표준 온도에서) 4.75 내지 5.25, 바람직하게는 4.90 내지 5.1의 유효 ε를 갖는 터널링 층(1116)을 제공한다. 하나의 이러한 실시예에서, 질화는 표준 온도에서 5.07의 유효 ε를 갖는 터널링 층을 제공한다.In one embodiment, the
이러한 실시예들에서, 다중층 전하 트랩핑 층(1118)은 그 두께의 순수 산화물 터널링 층보다 프로그램/소거 동안에 더 빠르게 충전하는데, 그 이유는 (질화된 터널 산화물의 상대적으로 더 높은 유전율로 인해) 제어 게이트로부터 큰 전기장 중 상대적으로 적은 전기장이 질화산화물 터널링 층에 걸쳐 떨어지기 때문이다. 이러한 실시예들은 SONOS-타입 메모리 디바이스(1100)로 하여금 종래 SONOS-타입 디바이스와 동일한 프로그램/소거 전압 임계 레벨(VTPNTE)을 역시 달성하면서 동시에 감소된 프로그램/소거 전압으로 동작하도록 허용한다.In these embodiments, the multilayer
일부 실시예들에서, 질화산화물 터널링 층은 전하 리텐션을 희생하지 않으면서도 감소된 동작 전압들을 위한 터널링 전류를 향상시키기 위해 순수 산화물 터널링 층을 이용하는 종래 SONOS 디바이스와 동일한 물리적 두께를 갖는다. 특정 실시예들에서, SONOS-타입 메모리 디바이스(1100)는 1.5nm 내지 3.0nm, 및 더 바람직하게는 1.9nm 내지 2.2nm의 두께를 갖는 질화산화물 터널링 층(1116)을 이용한다. 도 11b에 도시된 특정 실시예에서, 질화산화물 터널링 층(1116)은 약 5×1021 질소 원자들/cm3 미만의 질소 농도를 갖는, 채널 영역(1112)에 가장 가까운 제 1 영역(1116A) 및 적어도 5×1021 질소 원자들/cm3의 질소 농도를 갖는, 다중층 전하 트랩핑 층(1118)에 가장 가까운 제 2 영역(1116B)을 포함한다. 도 11b에 도시된 일 실시예에서, 질화산화물 터널링 층(1116)의 제 1 및 제 2 영역들 각각은 터널링 층 두께의 기껏해야 대략 25%를 포함한다.In some embodiments, the oxide nitride tunneling layer has the same physical thickness as a conventional SONOS device that uses a pure oxide tunneling layer to improve tunneling current for reduced operating voltages without sacrificing charge retention. In certain embodiments, the SONOS-
추가의 실시예에서, 다중층 전하 트랩핑 층(1118)은 실리콘, 산소 및 질소의 다양한 조성물들을 갖는 적어도 2개의 층들을 포함한다. 일 실시예에서, 다중층 전하-트랩핑 영역은 실질적으로 트랩-자유, 실리콘-풍부, 산소-풍부 질화물을 포함하는 산소-풍부 제 1 층(1118A)과 트랩-조밀, 실리콘-풍부, 질소-풍부 및 산소-부족 질화물을 포함하는 산소-부족 제 2 층(1118B)을 포함한다. 산소-풍부 제 1 층(1118A)은 프로그래밍 이후에 그리고 소거 이후에 전하 손실 레이트를 감소시키는데, 이는 리텐션 모드의 작은 전압 시프트에서 부각된다는 것이 확인되었다. 산소-부족 제 2 층(1118B)은 실리콘-산화물-산화질화물-산화물-실리콘 구조의 실시예를 사용하여 제조되는 메모리 디바이스들의 전하 손실 레이트를 위태롭게 하지 않으면서 프로그램 및 소거 전압 사이의 초기 차이의 증가들 및 속도를 향상시키고, 그로 인해서 그 디바이스의 동작 수명을 연장시킨다.In a further embodiment, multilayer
다른 실시예에서, 다중층 전하 트랩핑 층(1118)은 산소-부족 제 2 층(1118B)으로부터 산소-풍부 제 1 층(1118A)을 분리하는 산화물을 포함한 중간 산화물 또는 반(anti)-터널링 층(1118C)을 더 포함하는 분할 다중층 전하 트랩핑 층이다. 메모리 디바이스(1100)의 소거 동안에, 홀들은 블록킹 층(1120)을 향해 이동하지만, 대부분의 트랩핑된 홀들은 산소-부족 제 2 층(1118B)의 폼(form)을 충전한다. 전자 전하는 프로그래밍 이후에 산소-부족 제 2 층(1118B)의 경계들에서 누적하고, 따라서 산소-풍부 제 1 층(1118A)의 하부 경계에서는 더 적은 전하의 누적이 존재한다. 게다가, 반-터널링 층(1118C)으로 인해, 산소-부족 제 2 층(1118B)에서의 트랩핑된 전자 전하들에 의한 터널링 확률은 실질적으로 감소된다. 이는 종래 메모리 디바이스들에 대해서보다 더 낮은 누설 전류를 초래할 수 있다. 2개의 질화물 층들, 즉, 제 1 및 제 2 층을 갖는 것으로 도시되고 위에서 설명되었지만, 본 발명은 그렇게 제한되지 않고, 다중층 전하 트랩핑 층(1118)이 다수(n)의 산화물, 질화물 또는 산화질화물 층들을 포함할 수 있으며, 이들 중 임의의 것 또는 모두는 산소, 질소 및/또는 실리콘의 다양한 화학량론적 조성물들을 가질 수 있다. 특히, 다양한 화학량론적 조성물들을 각각 가진 최대 5개, 및 어쩌면 더 많은 질화물 층을 갖는 다중층 전하 저장 구조들이 고려된다. 이러한 층들 중 적어도 일부는 하나 이상의 상대적으로 얇은 산화물 층들에 의해서 다른 층들로부터 분리될 것이다. 그러나, 당업자들에 의해 인지될 바와 같이, 원하는 결과를 달성하기 위해서 가능한 적은 층들을 활용하고, 디바이스를 생성하기 위해 필요한 프로세스 단계들을 감소시킴으로써, 더 간단하면서 더 강건한 제조 프로세스를 제공하는 것이 일반적으로 바람직하다. 게다가, 가능한 적은 층들을 활용하는 것은 또한 더 높은 수율들(yields)을 초래하는데, 그 이유는 더 적은 층들의 치수들 및 화학량론적 조성물을 제어하는 것이 더 간단하기 때문이다.In another embodiment, the multilayer
또 다른 실시예에서, 블록킹 층(1120)은 증착될 때보다 상대적으로 더 조밀한 고온 산화물(HTO)을 포함한다. 조밀화된 HTO 산화물은 열 수소 또는 히드록실 본드들의 더 낮은 프랙션을 갖는다. 예를 들어, HTO 산화물로부터 수소 또는 물의 제거는 막 밀도를 증가시키고 HTO 산화물의 품질을 향상시키는 효과를 갖는다. 더 높은 품질의 산화물은 층으로 하여금 두께에 있어 스케일되게 할 수 있다. 일 실시예에서, 수소 농도는 증착될 때 2.5×1020 원자들/cm3 보다 크며, 조밀화된 막에서는 8.0×1019 원자들/cm3 미만으로 감소된다. 예시적인 실시예에서, 조밀화된 HTO 산화물을 포함하는 블록킹 층(1120)의 두께는, 증착될 때는 2.5nm 내지 10.0nm이고, 조밀화될 때는 어디서든 10% 내지 30% 더 얇아진다.In yet another embodiment, blocking
대안적인 실시예에서, 블록킹 층(1120)은 질소를 통합하도록 추가로 변경된다. 하나의 이러한 실시예에서, 질소는 블록킹 층(1120)의 두께에 걸쳐 ONO 스택의 형태로 통합된다. 종래 순수 산소 블록킹 층을 대신하여 이러한 샌드위치 구조는 유리하게도 채널 영역(1112)과 제어 게이트(1114) 사이의 전체 스택의 EOT를 감소시킬 뿐만 아니라 캐리어들의 역 주입을 감소시키기 위해 대역 오프셋들의 튜닝을 가능하게 한다. ONO 스택 블록킹 층(1120)은 이어서 질화산화물 터널링 층(1116), 및 산소-풍부 제 1 층(1118A), 산소-부족 제 2 층(1118B) 및 반-터널링 층(1118C)을 포함하는 분할 다중층 전하 트랩핑 층(1118)과 통합될 수 있다.In an alternative embodiment, the
일 실시예에 따라 질화산화물 터널링 층, 분할 다중층 전하 트랩핑 층 및 조밀화된 블록킹 층을 포함하는 메모리 디바이스를 형성 또는 제작하는 방법은 도 12의 흐름도를 참조하여 이제 설명될 것이다.A method of forming or fabricating a memory device including an oxide nitride tunneling layer, a divided multilayer charge trapping layer, and a densified blocking layer according to an embodiment will now be described with reference to the flowchart of FIG. 12.
도 12를 참조하면, 그 방법은 기판의 표면 내에 또는 표면 상에 폴리실리콘을 포함하는 채널 영역을 형성하는 동작(1200)에서 시작하는데, 그 채널 영역은 기판 내의 소스 영역과 드레인 영역을 전기적으로 연결한다. 위에서 주시된 바와 같이, 채널 영역은 P-타입 또는 N-타입 도펀트 불순물 원자들을 포함할 수 있다. 특정 실시예에서, 채널 영역은 도핑되고, 대안적인 실시예에서, 채널 영역은 도핑된다. 소스 및 드레인 영역들은 채널 영역과 정반대 타입의 도펀트 불순물 원자들로 도핑될 수 있다. 예를 들어, 하나의 특정 실시예에 따르면, 소스 및 드레인 영역들은 5×1016 내지 5×1019 원자들/cm3 범위의 농도를 갖는 인 또는 비소 도핑 영역들로 N-타입 도핑되는데 반해, 채널 영역은 1×1015 내지 1×1019 원자들/cm3 범위의 농도를 갖는 붕소로 P-타입 도핑된다.Referring to FIG. 12, the method begins at
동작(1202)에서, 질화산화물을 포함하는 터널링 층이 채널 영역 위의 기판 상에 형성된다. 일반적으로, 질화산화물을 포함하는 터널링 층은 산화물 막을 형성하기 위해 기판을 열적으로 산화시킨 이후에 그 산화물 막을 질화시킴으로써 형성된다. 기판과의 양호한 계면이 필요하기 때문에, 열 산화의 형성 이전에 화학 산화물의 형성이 선행될 수 있다. 특정 실시예에서, 대략 1.0nm의 두께를 갖는 화학 산화물 층을 형성하기 위해서, 화학 산화물이 오존수를 통해 성장된다. 이어서, 열 산화물은 대략 1.0nm 내지 1.8nm의 두께로 형성된다. 바람직하게는, 산화물은 상당한 wt%의 질소의 후속적인 통합을 용이하게 하기 위해 상대적으로 낮은 밀도를 갖는다. 그러나, 너무 낮은 막 밀도는 실리콘 기판 계면에서 너무 많은 질소를 초래할 것이다. 일 실시예에서, 산소(O2), 아산화질소(N2O), 일산화질소(NO), 오존(O3) 및 스팀(H20)과 같은 산화 가스의 존재 시에 680℃ 내지 800℃의 온도에서 열 산화물을 성장시키기 위해 대기압 VTR(vertical thermal reactor)이 이용된다. 선택되는 산화제에 따라, 동작(1001)의 산화는 3.5분 내지 20분의 지속시간을 가질 수 있다. 700℃ 내지 750℃의 온도에서 O2 가스를 이용하는 일 대기 실시예에서는, 7분 내지 20분의 프로세스 시간이 대략 1.0nm의 실리콘 이산화물 막을 형성한다.In
또 다른 실시예에서는, 캘리포니아의 Scotts Valley의 AVIZA technology로부터 상업적으로 입수가능한 AVP(Advanced Vertical Processor)와 같은 서브-대기 프로세서를 통해 열 산화물이 형성된다. AVP는 VTR 실시예에 대해 위에서 설명된 온도 범위 내에서 그리고 1 Torr(T) 내지 대기압의 압력에서 동작될 수 있다. 동작 압력에 따라, 대략 1.Onm 내지 1.8nm 두께의 열 실리콘 이산화물 막을 형성하기 위한 산화 시간은 당업자에 의해 결정될 수 있을 때, 거의 1시간까지 연장할 수 있다.In another embodiment, thermal oxide is formed through a sub-atmospheric processor such as an Advanced Vertical Processor (AVP) commercially available from AVIZA technology of Scotts Valley, California. The AVP can be operated within the temperature range described above for the VTR embodiment and at a pressure of 1 Torr(T) to atmospheric pressure. Depending on the operating pressure, the oxidation time for forming a thermal silicon dioxide film of approximately 1.Onm to 1.8 nm thick can be extended to approximately one hour, as determined by a person skilled in the art.
다음으로, 유전 상수(K)를 증가시키고 열 산화물 층의 고정 전하를 감소시키기 위해 열 실리콘 이산화물 막을 질화시키기 위해서 질소 어닐이 수행된다. 일 실시예에서, 질소 어닐은 질소(N2) 또는 수소화 질소 소스, 이를테면 암모니아(NH3)를 이용한다. 또 다른 실시예에서, 질소 어닐은 중수소화 질소 소스, 이를테면 중수소화 암모니아(ND3)를 이용한다. 하나의 특정 실시예에서, 질소 어닐은 3.5분 내지 30분 동안에 700℃ 내지 775℃의 온도로 수행된다. 또 다른 특정 실시예에서, 질소 어닐은 3.5분 내지 30분 동안에 725℃ 내지 775℃의 온도로 수행된다. 하나의 이러한 실시예에서, NH3은 3.5분 내지 30분 동안에 725℃ 내지 775℃의 온도로 대기압에서 유도된다. 대안적인 실시예에서, 서브 대기 NH3 어닐은 AVP와 같은 프로세서에서 5분 내지 30분 동안에 800℃ 내지 900℃로 수행된다. 또 다른 실시예들에서는, 일반적으로 알려진 질소 플라즈마 및 열 어닐 조합들이 수행된다.Next, nitrogen annealing is performed to nitrate the thermal silicon dioxide film to increase the dielectric constant (K) and reduce the fixed charge of the thermal oxide layer. In one embodiment, nitrogen annealing uses nitrogen (N 2 ) or a hydrogenated nitrogen source, such as ammonia (NH 3 ). In another embodiment, nitrogen annealing uses a deuterated nitrogen source, such as deuterated ammonia (ND 3 ). In one specific embodiment, nitrogen annealing is performed at a temperature of 700° C. to 775° C. for 3.5 to 30 minutes. In another specific embodiment, the nitrogen anneal is performed at a temperature of 725° C. to 775° C. for 3.5 to 30 minutes. In one such example, NH 3 is induced at atmospheric pressure at a temperature of 725° C. to 775° C. for 3.5 to 30 minutes. In an alternative embodiment, the sub-atmospheric NH 3 anneal is performed at 800° C. to 900° C. for 5 to 30 minutes in a processor such as AVP. In still other embodiments, generally known nitrogen plasma and thermal annealing combinations are performed.
선택적으로, 질화산화물 터널링 층을 형성하는 것은 기판을 O2에 노출시킴으로써 산화물 막을 재산화하는 것, 및 질화산화물 막을 갖는 기판을 NO에 노출시킴으로써 재산화된 질화산화물 막을 재질화시키는 것을 더 포함한다. 일 실시예에서는, 재산화 프로세스 동안에, 산화 가스가 막 표면 가까이에 산소 라디칼들을 제공하기 위해서 열적으로 분해된다. 산소 라디칼들은 질소 및 수소 트랩 전하를 제거한다. 재산화 프로세스는 또한 기판과 터널링 층 사이의 계면에서 추가적인 산화물을 성장시킴으로써, 터널링 층 내의 질소 농도와 기판 사이의 물리적 오프셋을 제공한다. 예를 들어, 도 11a 및 도 11b를 다시 참조하면, 일 실시예에서, 터널링 층(1116A)에서의 질소 농도는 터널링 층(1116B)에서의 질소 농도보다 상당히 미만이다. 기판 계면으로부터의 질소의 이러한 오프셋은 SONOS-타입 디바이스의 리텐션을 향상시킨다. 일 실시예에서는, 기판 계면에서 성장되는 산화물의 두께가 1.2nm 내지 3.0nm로 제한된다. 재산화 프로세스에서는, 동작(1001)에서 형성되는 열 산화물의 두께가 대략 3.0nm의 두께를 초과하는 산화를 막도록 하기 위한 조건들이 선택되는데, 3.0nm의 두께를 초과하는 산화는 터널링 층에 어떤 유리한 질소 농도도 없게 만들 수 있다. NO, N2O, O2, O3 및 스팀과 같은(그러나, 이러한 것들로 제한되지는 않음) 일반적으로 알려진 산화제들이 재산화 프로세스를 위해 이용될 수 있다. 임의의 이러한 산화제들은 800℃ 내지 850℃의 온도로 동작하는 알려진 열 프로세서들을 통해 유도될 수 있다. 동작 파라미터들에 따라, 재산화 시간은 5분 내지 40분의 어디에서든 이루어질 수 있다. 특정 실시예에서는, 실리콘 기판 상에 대략 2.2nm 두께의 질화산화물 막을 형성하기 위해서, 대략 15분의 프로세스 시간 동안에 800℃ 내지 850℃의 온도로 동작되는 대기 용광로에서 NO가 이용된다. 하나의 이러한 실시예에서, 2.2nm 두께의 재산화 막은 실리콘 기판과의 계면에 가장 가까운 0.5nm 내지 0.8nm의 영역을 형성하는데, 그 영역은 5×1021 원자들/cm3 미만의 질소 농도를 갖는다.Optionally, forming the oxide nitride tunneling layer further includes reoxidizing the oxide film by exposing the substrate to O 2 , and materializing the reoxidized oxide nitride film by exposing the substrate having the oxide nitride film to NO. In one embodiment, during the reoxidation process, the oxidizing gas is thermally decomposed to provide oxygen radicals near the film surface. Oxygen radicals remove nitrogen and hydrogen trap charge. The reoxidation process also provides a physical offset between the substrate and the nitrogen concentration in the tunneling layer by growing additional oxides at the interface between the substrate and the tunneling layer. For example, referring again to FIGS. 11A and 11B, in one embodiment, the nitrogen concentration in
재산화 동작에 이어서, 터널링 층을 재질화시키기 위해 제 2 질소 어닐이 수행된다. 기판 계면에 매우 많은 수의 수소 또는 질소 트랩들을 유해하게 유도하지 않고도 터널링 층의 유전 상수를 더 증가시키기 위해 제 2 질소 어닐이 이용된다. 일 실시예에서는, 초기 또는 제 1 질소 어닐과 동일한 조건들로 제 2 질소 어닐이 수행된다. 또 다른 실시예에서는, 추가적인 질소를 터널링 층으로 유도하기 위해서 제 1 질소 어닐보다 더 높은 온도로 재질화 동작의 제 2 질소 어닐이 수행된다. 일 실시예에서, 질소 어닐은 NH3과 같은 수소화 질소 소스를 이용한다. 또 다른 실시예에서, 질소 어닐은 ND3과 같은 중수소화 질소 소스를 이용한다. 특정 실시예에서, 제 2 질소 어닐은 3.5분 내지 30분의 프로세싱 시간에 750℃ 내지 950℃의 온도 및 대기압에서 NH3을 이용한다. 또 다른 특정 실시예에서, NH3 어닐은 5분 내지 10분 동안에 800℃ 내지 850℃ 및 대기압에서 수행된다.Following the reoxidation operation, a second nitrogen anneal is performed to materialize the tunneling layer. A second nitrogen anneal is used to further increase the dielectric constant of the tunneling layer without detrimentally inducing a very large number of hydrogen or nitrogen traps at the substrate interface. In one embodiment, the second nitrogen annealing is performed under the same conditions as the initial or first nitrogen annealing. In another embodiment, a second nitrogen anneal of the materializing operation is performed at a higher temperature than the first nitrogen anneal to induce additional nitrogen to the tunneling layer. In one embodiment, the nitrogen anneal uses a hydrogenated nitrogen source such as NH 3 . In another embodiment, the nitrogen anneal uses a deuterated nitrogen source such as ND 3 . In a particular embodiment, the second nitrogen anneal uses NH 3 at a temperature of 750° C. to 950° C. and atmospheric pressure with a processing time of 3.5 to 30 minutes. In another specific embodiment, the NH 3 anneal is performed at 800° C. to 850° C. and atmospheric pressure for 5 to 10 minutes.
설명된 바와 같이, 동작(1202)과 재산화 및 재질화는 2개의 산화 동작들 및 2개의 질화 동작들을 제공한다. 묘사된 반복적인 산화, 질화 방식은 프로그래밍 전압의 감소 또는 프로그래밍 속도의 증가와 SONOS-타입 메모리 디바이스의 메모리 리텐션의 증가 둘 모두를 달성하기 위해 터널링 층에서 질소 농도의 특정 테일러링을 가능하게 한다. 산화, 질화, 재산화, 재질화 동작들의 연속적인 특성은 매우 적은 질소 및 수소 트랩들을 갖는 기판과 터널링 층 사이의 계면을 제공하는 동시에 3.0nm 미만 두께의 터널링 층에서 상당한 질소 농도를 가능하게 한다. 독립적인 산화, 질화, 재산화, 재질화 동작들은 제 1 및 제 2 산화들과 제 1 및 제 2 질화들이 독립적으로 엔지니어링된 조건들을 통해 수행되게 할 수 있어서, 터널링 층에서의 질소 농도 프로파일을 테일러링하는데 있어 더 큰 자유도를 제공한다. 하나의 유리한 실시예에서, 동작들은 동작들 사이에서 기판을 프로세서로부터 제거하지 않고도 단일 열 프로세서에서 성공적으로 수행된다. 하나의 이러한 실시예에서, 프로세스 압력은 대기압으로 유지된다. 제 1 산화 동작은 700℃ 내지 750℃의 온도에서 수행된다. 이어서, 가스 흐름들은 725℃ 내지 775℃의 온도에서 질소 어닐 동작을 수행하도록 규정된 바와 같이 변경된다. 이어서, 용광로 온도는 800℃ 내지 850℃로 램프업되고, 가스 흐름들은 재산화 동작을 수행하기 위해 다시 변경된다. 마지막으로 800℃ 내지 850℃로 용광로를 유지하는 동안, 가스 흐름들은 제 2 질소 어닐 동작을 수행하기 위해 다시 변경된다.As described,
동작(1204)에서, 다중층 전하 트랩핑 층이 질화산화물 터널링 층 상에 형성된다. 일반적으로, 다중층 전하 트랩핑 층은 실질적으로 트랩이 없는 산소-풍부 제 1 층 및 트랩 조밀 산소-부족 제 2 층을 포함한다. 특정 실시예들에서, 다중층 전하 트랩핑 층은 제 2 층으로부터 제 1 층을 분리하는 산화물을 포함하는 반-터널링 층을 추가로 포함하는 분할 다중층 전하 트랩핑 층이다.In
특정 실시예에서는, 실리콘 소스, 이를테면 SiH4(silane), SiH3Cl(chlorosilane), SiH2Cl2(dichlorosilane 또는 DCS), SiCl4(tetrachlorosilane) 또는 BTBAS(Bis-TertiaryButylAmino Silane), 질소(N2)와 같은 질소 소스, 암모니아(NH3), 질소 삼산화물(NO3) 또는 아산화질소(N2O), 및 산소(O2) 또는 N2O와 같은 산소-함유 가스를 사용하여 저압력 CVD 프로세스에서 산소-풍부 제 1 층이 형성 또는 증착된다. 예를 들어, 증착 챔버에 기판을 배치하고 또한 N2O, NH3 및 DCS를 포함하는 프로세스 가스를 유도하며, 동시에 약 5 mT(milliTorr) 내지 약 500 mT의 압력으로 챔버를 유지하고, 약 700℃ 내지 약 850℃의 온도로 그리고 특정 실시예에서는 적어도 약 760℃의 온도로 약 2.5분 내지 약 20분의 기간 동안에 기판을 유지함으로써, 산소-풍부 제 1 층이 제 1 중수소화 층 위에 증착될 수 있다. 특히, 프로세스 가스는 약 8:1 내지 약 1:8의 비율로 혼합된 N20 및 NH3의 제 1 가스 혼합물 및 약 1:7 내지 약 7:1의 비율로 혼합된 DCS 및 NH3의 제 2 가스 혼합물을 포함할 수 있고, 약 5 내지 약 200 sccm(standard cubic centimeters per minute)의 유량으로 유도될 수 있다. 이러한 조건 하에서 생산 또는 증착되는 산화질화물 층은 실리콘-풍부, 산소-풍부, 산소-풍부 제 1 층을 산출한다는 것이 확인되었다.In certain embodiments, a silicon source, such as SiH 4 (silane), SiH 3 Cl (chlorosilane), SiH 2 Cl 2 (dichlorosilane or DCS), SiCl 4 (tetrachlorosilane) or BTBAS (Bis-TertiaryButylAmino Silane), nitrogen (N 2 ) and In a low pressure CVD process using a nitrogen source, such as ammonia (NH 3 ), nitrogen trioxide (NO 3 ) or nitrous oxide (N 2 O), and an oxygen-containing gas such as oxygen (O 2 ) or N 2 O. An oxygen-rich first layer is formed or deposited. For example, placing a substrate in a deposition chamber and also inducing a process gas comprising N 2 O, NH 3 and DCS, simultaneously maintaining the chamber at a pressure of about 5 milliTorr (mT) to about 500 mT, and about 700 By holding the substrate at a temperature of about 850° C. and in certain embodiments at a temperature of at least about 760° C. for a period of about 2.5 minutes to about 20 minutes, an oxygen-rich first layer is deposited over the first deuterated layer. I can. In particular, the process gas is a first gas mixture of
대안적으로, 예를 들어 NH3를 ND3(deuterated-ammonia)으로 대체하는 것을 포함해서, 수소가 중수소로 대체되어진 가스들이 사용될 수 있다. 수소를 중수소로 대체하는 것은 실리콘-산화물 계면에서 Si 댕글링 본드들을 유리하게 패시베이팅하고, 그럼으로써 디바이스들의 NBTI(Negative Bias Temperature Instability) 수명을 증가시킨다.Alternatively, gases in which hydrogen has been replaced with deuterium can be used, including, for example, replacing NH 3 with ND 3 (deuterated-ammonia). Replacing hydrogen with deuterium advantageously passivates Si dangling bonds at the silicon-oxide interface, thereby increasing the NBTI (Negative Bias Temperature Instability) lifetime of the devices.
이어서, 산소-풍부 제 1 층의 표면 상에 반-터널링 층이 형성 또는 증착된다. 플라즈마 산화 프로세스, ISSG(In-Situ Steam Generation) 또는 라디칼 산화 프로세스를 포함해서 임의의 적절한 수단에 의해 반-터널링 층이 형성 또는 증착될 수 있다. 일 실시예에서, 라디칼 산화 프로세스는 산소-풍부 제 1 층의 일부의 산화 소모에 의해 반-터널링 층의 성장에 영향을 주기 위해서 수소(H2) 및 산소(O2) 가스를 배치-프로세싱 툴 또는 용광로에 흐르게 하는 것을 수반한다.Subsequently, a semi-tunneling layer is formed or deposited on the surface of the oxygen-rich first layer. The semi-tunneling layer may be formed or deposited by any suitable means including a plasma oxidation process, In-Situ Steam Generation (ISSG) or a radical oxidation process. In one embodiment, the radical oxidation process places hydrogen (H 2 ) and oxygen (O 2 ) gases to affect the growth of the semi-tunneling layer by oxidative consumption of a portion of the oxygen-rich first layer-processing tool. Or it entails letting it flow in a furnace.
이어서, 다중층 전하-트랩핑 영역의 산소-부족 제 2 층이 반-터널링 층의 표면 상에 형성된다. 산소-부족 제 2 층은 N20, NH3 및 DCS를 포함한 프로세스 가스를 사용하는 CVD 프로세스에서 약 5 mT 내지 약 500 mT의 챔버 압력으로 그리고 약 700℃ 내지 약 850℃ 그리고 특정 실시예들에서는 적어도 약 760℃의 기판 온도로 약 2.5분 내지 약 20분의 기간 동안에 반-터널링 층 위에 증착될 수 있다. 특히, 프로세스 가스는 약 8:1 내지 약 1:8의 비율로 혼합된 N2O 및 NH3의 제 1 가스 혼합물 및 약 1:7 내지 약 7:1의 비율로 혼합된 DCS 및 NH3의 제 2 가스 혼합물을 포함할 수 있고, 약 5 내지 약 20 sccm의 유량으로 유도될 수 있다. 이러한 조건 하에서 생산 또는 증착되는 산화질화물 층은 실리콘-풍부, 질소-풍부, 산소-부족 제 2 층을 산출한다는 것이 확인되었다.Subsequently, an oxygen-poor second layer of the multilayer charge-trapping region is formed on the surface of the semi-tunneling layer. The oxygen-poor second layer is in a CVD process using a process gas comprising N 2 O, NH 3 and DCS with a chamber pressure of about 5 mT to about 500 mT and about 700° C. to about 850° C. and in certain embodiments. It may be deposited over the semi-tunneling layer over a period of about 2.5 minutes to about 20 minutes with a substrate temperature of at least about 760°C. In particular, the process gas is a first gas mixture of N 2 O and NH 3 mixed in a ratio of about 8:1 to about 1:8 and DCS and NH 3 mixed in a ratio of about 1:7 to about 7:1. A second gas mixture may be included and may be induced at a flow rate of about 5 to about 20 sccm. It has been found that the oxynitride layer produced or deposited under these conditions yields a silicon-rich, nitrogen-rich, oxygen-poor second layer.
일부 실시예들에서, 산소-부족 제 2 층은 그 안의 트랩들의 수를 증가시키기 위해 선택되는 탄소 농도를 더 포함할 목적으로, 약 7:1 내지 약 1:7의 비율로 혼합된 BTBAS 및 암모니아(NH3)를 포함한 프로세스 가스를 사용하는 CVD 프로세스에서 반-터널링 층 위에 증착될 수 있다. 제 2 산화질화물 층 내의 선택되는 탄소 농도는 약 5% 내지 약 15%의 탄소 농도를 포함할 수 있다.In some embodiments, the oxygen-poor second layer is mixed with BTBAS and ammonia in a ratio of about 7:1 to about 1:7 for the purpose of further comprising a carbon concentration selected to increase the number of traps therein. It can be deposited over the semi-tunneling layer in a CVD process using a process gas comprising (NH 3 ). The selected carbon concentration in the second oxynitride layer may comprise a carbon concentration of about 5% to about 15%.
다음으로, 동작(1206)에서는, 다중층 전하 트랩핑 층 또는 분할 다중층 전하 트랩핑 층 상에 블록킹 층이 형성된다. 블록킹 층은 예를 들어 CVD 기술들을 통한 열 산화 또는 증착을 포함한 임의의 적절한 수단에 의해 형성될 수 있다. 바람직한 실시예에서, 블록킹 층은 고온 CVD 프로세스를 통해 형성된다. 일반적으로, 증착 프로세스는 약 10분 내지 약 120분의 기간 동안에 약 50 mT 내지 약 1000 mT의 압력으로 증착 챔버에서 SiH4, SiH2Cl 또는 SiCl4와 같은 실리콘 소스 및 O2 또는 N2O와 같은 산소-함유 가스를 제공하는 동시에 약 650℃ 내지 약 850℃의 온도로 기판을 유지하는 것을 수반한다. 바람직하게는, 다중층 전하 트랩핑 층을 형성하기 위해 이용되는 동일한 프로세싱 툴에서 블록킹 층이 순차적으로 증착된다. 더 바람직하게는, 동작들 사이에서 기판을 제거하지 않고도, 다중층 전하 트랩핑 층 및 터널링 층 둘 모두와 동일한 프로세싱 툴에서 블록킹 층이 형성된다.Next, in
도 12에 묘사된 실시예에서, 동작(1206)에서 증착된 블록킹 층은 블록킹 층 산화물을 조밀화시키기 위해 동작(1208)에서 재산화된다. 본원의 다른 곳에서 논의된 바와 같이, 동작(1208)은 도 8a에 묘사된 바와 같은 등급화된 대역 갭을 달성하기 위해서 다중층 전하 트랩핑 층(1118)의 제 2 영역(1118B)의 일부를 추가로 산화 또는 재산화시킬 수 있다. 일반적으로, 재산화는 산소(O2), 아산화질소(N2O), 일산화질소(NO), 오존(O3) 및 스팀(H20)과 같은 산화 가스의 존재 시에 수행될 수 있다. 일 실시예에서는, 블록킹 층이 증착되는 온도보다 더 높은 온도에서 재산화 프로세스가 수행될 수 있다. 블록킹 층의 증착 이후의 재산화는 제 2 영역(1116B)의 일부를 제어가능하게 산화 또는 재산화시키기 위해서 산화제의 더욱 제어된 확산을 가능하게 한다. 특별히 유리한 실시예에서, 희석된 습식 산화가 이용된다. 희석된 습식 산화는 H2:O2 비율이 1 내지 1.3이라는 점에서 습식 산화와 구별된다. 하나의 특정 실시예에서, 대략 1.2의 H2:O2 비율을 갖는 희석된 산화가 800℃ 내지 900℃의 온도에서 수행된다. In the embodiment depicted in FIG. 12, the blocking layer deposited in
추가적인 실시예에서, 희석된 산화의 지속시간은 실리콘 기판 상에서 5.0nm 내지 12.5nm의 실리콘 이산화물 성장을 위해 충분할 수 있다. 하나의 이러한 실시예에서, 그 지속시간은 실리콘 기판 상에서 대략 10nm 내지 1.1nm의 실리콘 이산화물 층을 위해 충분하다. 이러한 희석된 산화 프로세스는 증착된 블록킹 층 산화물을 재산화하는 기능을 하고, 도 8a 또는 도 8b에 묘사된 것과 유사한 대역 구조를 제공하기 위해 전하 트랩핑 층의 일부를 추가로 산화 또는 재산화시킬 수 있다.In a further embodiment, the duration of the diluted oxidation may be sufficient for a silicon dioxide growth of 5.0 nm to 12.5 nm on a silicon substrate. In one such embodiment, the duration is sufficient for a silicon dioxide layer of approximately 10 nm to 1.1 nm on a silicon substrate. This diluted oxidation process serves to reoxidize the deposited blocking layer oxide and may further oxidize or reoxidize a portion of the charge trapping layer to provide a band structure similar to that depicted in Figs. 8A or 8B. have.
또 다른 실시예에서, 동작(1208)의 재산화는 SONOS-타입 디바이스와 동일한 기판 상에서 이를테면 CMOS(complementary metal oxide silicon) FET(field effect transistors)를 위해 비-SONOS-타입 디바이스 영역에 게이트 산화물을 형성하도록 또한 기능할 수 있다. 또 다른 실시예에서, 동작(1208)의 재산화는 SONOS-타입 디바이스의 다중층 전하 트랩핑 층 또는 블록킹 층의 일부들로 중수소를 확산시키도록 또한 기능할 수 있다.In another embodiment, the reoxidation of
이어서, 그 방법은 도 11a의 게이트 층(1114)과 같은 게이트 층의 형성 및 특정 실시예들에서는 도 11a에 묘사된 게이트 캡 층(1125)과 같은 게이트 캡 층의 형성을 통해 완료될 수 있다. 게이트 스택 제작의 완료 시에는, SONOS-타입 메모리 디바이스의 제작을 마치기 위해서 해당 분야에 알려진 바와 같은 추가적인 프로세싱이 발생할 수 있다.The method may then be completed through the formation of a gate layer, such as the
또 다른 양상에서, 본 발명은 또한 기판의 표면 상에 또는 그 표면 위에 형성되는 채널 영역의 둘 이상의 사이드 위에 놓인 다중층 전하 트랩핑 층을 포함하는 다중게이트 또는 다중게이트-표면 메모리 디바이스들, 및 이들을 제작하는 방법들에 관한 것이다. 다중게이트 디바이스들은 평면 및 비-평면 디바이스들 양쪽 모두를 포함한다. 평면 다중게이트 디바이스(미도시)는 일반적으로 이중-게이트 평면 디바이스를 포함하는데, 여기서는 다수의 제 1 층들이 후속해서 형성된 채널 영역 아래에 제 1 게이트를 형성하기 위해 증착되고, 다수의 제 2 층들이 제 2 게이트를 형성하기 위해 그 위에 증착된다. 비-평면 다중게이트 디바이스는 기판의 표면 상에 또는 표면 위에 형성되고 게이트에 의해 3개 이상의 사이드들 상에서 둘러싸이는 수평 또는 수직 채널 영역을 일반적으로 포함한다.In yet another aspect, the present invention also provides multi-gate or multi-gate-surface memory devices comprising a multi-layer charge trapping layer overlying at least two sides of a channel region formed on or over a surface of a substrate, and It's about how to make it. Multigate devices include both planar and non-planar devices. Planar multi-gate devices (not shown) generally include double-gate planar devices, wherein a plurality of first layers are subsequently deposited to form a first gate under the formed channel region, and a plurality of second layers It is deposited thereon to form a second gate. Non-planar multigate devices generally include a horizontal or vertical channel region formed on or over a surface of a substrate and surrounded on three or more sides by a gate.
도 13a 및 도 13b는 다중층 전하 트랩핑 층을 포함하는 비-평면 다중게이트 메모리 디바이스의 일 실시예를 예시한다. 도 13a를 참조하면, 일반적으로는 finFET로 지칭되는 메모리 디바이스(1300)가 기판(1306) 상의 표면(1304) 위에 놓인 실리콘 함유 물질의 얇은 막 또는 층으로 형성된 채널 영역(1302)을 포함하고, 그 채널 영역은 그 메모리 디바이스의 드레인 영역(1310)과 소스 영역(1308)을 연결시킨다. 채널 영역(1302)은 디바이스의 게이트(1312)를 형성하는 핀(fin)에 의해 3개의 사이드들 상에서 밀폐된다. 위에서 설명된 실시예들에서와 같이, 채널 영역(1302)은 단결정 채널 영역을 형성하기 위해서 폴리실리콘 또는 재결정된 폴리실리콘을 포함할 수 있다. 선택적으로는, 채널 영역(1302)이 단결정 실리콘을 포함하는 경우에, 채널 영역은 그 채널 영역의 종축에 대해 <100> 표면 결정 배향을 갖도록 형성될 수 있다.13A and 13B illustrate an embodiment of a non-planar multigate memory device including a multilayer charge trapping layer. 13A, a
(소스 영역으로부터 드레인 영역 방향으로 측정되는) 게이트(1312)의 두께는 메모리 디바이스의 유효 채널 길이를 결정한다.The thickness of the gate 1312 (measured from the source region to the drain region) determines the effective channel length of the memory device.
본 발명에 따라, 도 13a의 비-평면 다중게이트 메모리 디바이스(1300)는 다중층 전하 트랩핑 층, 질화산화물 터널링 층, 및 조밀화된 블록킹 층을 포함할 수 있다. 도 13b는 기판(1306)의 일부, 채널 영역(1302), 및 다중층 전하 트랩핑 층(1314), 질화산화물 터널링 층(1316) 및 조밀화된 블록킹 층(1318)을 예시한 게이트(1312)를 포함하는 도 13a의 비-평면 메모리 디바이스의 일부에 대한 단면도이다. 게이트(1312)는 메모리 디바이스(1300)의 제어 게이트를 형성하기 위해 블록킹 층 위에 놓이는 금속 게이트 층(1320)을 더 포함한다. 일부 실시예들에서는, 폴리실리콘 게이트 층을 제공하기 위해서 금속 대신에 도핑된 폴리실리콘이 증착될 수 있다. 채널 영역(1302) 및 게이트(1312)는 직접 기판(1306) 상에 형성되거나, 또는 기판 상에 또는 기판 위에 형성된 매립형 산화물 층과 같은 절연 또는 유전체 층(1322) 상에 형성될 수 있다.In accordance with the present invention, the non-planar
도 13b를 참조하면, 도시된 것과 같은 특정 실시예들의 터널링 층(1316)은 질화산화물 터널링 층(1316)이며, 약 5×1021 질소 원자들/cm3 미만의 질소 농도를 갖는, 채널 영역(1302)에 가장 가까운 제 1 영역(1316A) 및 적어도 5×1021 질소 원자들/cm3의 질소 농도를 갖는, 다중층 전하 트랩핑 층(1314)에 가장 가까운 제 2 영역(1316B)을 포함한다. 일 실시예에서는, 도 11b에 개시된 것과 유사하게, 질화산화물 터널링 층(1316)의 제 1 및 제 2 영역들 각각이 기껏해야 터널링 층 두께의 대략 25%를 포함한다.13B, the
다중층 전하 트랩핑 층(1314)은 터널링 층(1316)에 더 가까운 질화물을 포함한 적어도 하나의 산소-풍부 제 1 층(1314A) 및 산소-풍부 제 1 층 위에 놓이는 산소-부족 제 2 층(1314B)을 포함한다. 일반적으로, 산소-부족 제 2 층(1314B)은 실리콘-풍부, 산소-부족 질화물 층을 포함하고 또한 다중층 전하 트랩핑 층(1314)에 분포된 다수의 전하 트랩들을 포함하는데 반해, 산소-풍부 제 1 층(1314A)은 산소-풍부 질화물 또는 실리콘 산화질화물을 포함하고, 또한 산소-부족 제 2 층에 비해 산소가 풍부하여 거기에서의 전하 트랩들의 수를 감소시킨다. 산소가 풍부하다는 것은, 산소-풍부 제 1 층(1314A)에서의 산소 농도가 약 15 내지 40%인데 반해 산소-부족 제 2 층(1314B)에서의 산소 농도는 약 5% 미만이라는 것을 의미한다.The multilayer
일부 실시예들에서, 도 13b에 도시된 것과 같이, 다중층 전하 트랩핑 층(1314)은 산소-부족 제 2 층(1314B)을 산소-풍부 제 1 층(1314A)과 분리하는 유전체(이를테면 산화물)를 포함하는 적어도 하나의 얇은 중간 또는 반-터널링 층(1314C)을 더 포함한다. 위에서 주시된 바와 같이, 반-터널링 층(1314C)은 프로그래밍 동안에 산소-풍부 제 1 층(1314A)으로의 터널링으로 인해서 산소-부족 제 2 층(1314B)의 경계들에 쌓이는 전자 전하의 확률을 실질적으로 감소시킨다.In some embodiments, as shown in Figure 13B, the multilayer
위에서 설명된 실시예들에서와 같이, 산소-풍부 제 1 층(1314A) 및 산소-부족 제 2 층(1314B) 중 어느 하나 또는 양쪽 모두는 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있으며, 예를 들어 실리콘-풍부 및 산소-풍부 산화질화물 층을 제공하기 위해 테일러링된 유량들 및 비율들로 N2O/NH3 및 DCS/NH3 가스 혼합물들을 포함하는 CVD 프로세스에 의해 형성될 수 있다. 이어서, 다중층 전하 저장 구조의 산소-부족 제 2 층이 중간 산화물 층 상에 형성된다. 산소-부족 제 2 층(1314B)은 하단 산소-풍부 제 1 층(1314A)의 화학량론적 조성물과는 상이한 산소, 질소 및/또는 실리콘의 화학량론적 조성물을 가지며, 실리콘-풍부, 산소-부족 상단 질화물 층을 제공하기 위해 테일러링된 유량들 및 비율들로 DCS/NH3 및 N20/NH3 가스 혼합물들을 포함하는 프로세스 가스를 사용하여 CVD 프로세스에 의해 또한 형성 또는 증착될 수 있다.As in the embodiments described above, either or both of the oxygen-rich
산화물을 포함하는 중간 또는 반-터널링 층(1314C)을 포함한 이러한 실시예들에서, 반-터널링 층은 라디칼 산화를 사용하여 선택된 깊이까지 산소-풍부 제 1 층(1314A)의 산화에 의해 형성될 수 있다. 라디칼 산화는 예를 들어 단일 웨이퍼 툴을 사용하여 1000 내지 1100℃의 온도에서 또는 배치 리액터 툴을 사용하여 800 내지 900℃의 온도에서 수행될 수 있다. H2 및 O2 가스들의 혼합물이 배치 프로세스의 경우에 300 내지 500 Tor의 압력에서, 또는 단일 웨이퍼 툴을 사용하는 경우에는 1 내지 2분 또는 배치 프로세스를 사용하는 경우에는 30분 내지 1시간의 시간 동안에 단일 증기 툴을 사용하여 10 내지 15 Tor의 압력에서 이용될 수 있다.In these embodiments including an intermediate or
산소-풍부 제 1 층(1314A)에 대한 적절한 두께는 약 30Å 내지 약 130Å(예를 들어 허용되는 약간의 편차, 예를 들어 ±10A를 가짐)이고, 그 중 약 5 내지 20Å가 반-터널링 층(1314C)을 형성하기 위해 라디칼 산화에 의해 소모될 수 있다. 산소-부족 제 2 층(1314B)을 위한 적절한 두께는 적어도 30Å일 수 있다. 특정 실시예에서, 산소-부족 제 2 층(1314B)은 최대 130Å 두께로 형성될 수 있고, 그 중 30 내지 70Å이 블록킹 층(1318)을 형성하기 위해 라디칼 산화에 의해 소모될 수 있다. 산소-풍부 제 1 층(1314A)과 산소-부족 제 2 층(1314B) 간의 두께의 비율은 일부 실시예들에서는 대략 1:1이지만, 다른 비율들도 또한 가능하다.A suitable thickness for the oxygen-rich
블록킹 층(1318)은 증착될 때보다 상대적으로 더 조밀한 고온 산화물(HTO)을 포함한다. 조밀화된 HTO 산화물은 열 수소 또는 히드록실 본드들의 더 낮은 프랙션을 갖는다. 예를 들어, HTO 산화물로부터 수소 또는 물의 제거는 막 밀도를 증가시키고 HTO 산화물의 품질을 향상시키는 효과를 갖는다. 더 높은 품질의 산화물은 층이 두께에 있어 스케일링되게 할 수 있다. 일 실시예에서, 수소 농도는 증착될 때 2.5×1020 원자들/cm3 보다 더 크고, 조밀화된 막에서 8.0×1019 원자들/cm3 미만으로 감소된다. 예시적인 실시예에서, 조밀화된 HTO 산화물을 포함하는 블록킹 층(1318)의 두께는 증착될 때 2.5nm 내지 10.0nm이고, 조밀화될 때는 어디에서든 10% 내지 30% 더 얇다.The
대안적인 실시예에서, 블록킹 층(1318)은 질소를 통합하기 위해 추가로 변경된다. 하나의 이러한 실시예에서, 질소는 블록킹 층(1318)의 두께에 걸쳐 ONO 스택의 형태로 통합된다. 종래 순수 산소 블록킹 층을 대신하는 이러한 샌드위치 구조는 유리하게도 채널 영역(1302)과 제어 게이트(1320) 사이의 전체 스택의 EOT를 감소시킬 뿐만 아니라 대역 오프셋들의 튜닝을 가능하게 하여 캐리어들의 역 주입을 감소시킨다. 이어서, ONO 스택 블록킹 층(1318)은 산소-풍부 제 1 층(1314A), 산소-부족 제 2 층(1314B) 및 반-터널링 층(1314C)을 포함하는 분할 다중층 전하 트랩핑 층(1314) 및 질화산화물 터널링 층(1316)과 통합될 수 있다.In an alternative embodiment, the
도 14a 및 도 14b에 도시된 또 다른 실시예에서, 메모리 디바이스는 메모리 디바이스의 소스 영역과 드레인 영역을 연결하는 기판의 표면 위에 놓이는 얇은 막의 반도체 물질로 형성되는 나노와이어 채널 영역을 포함한다. 나노와이어 채널 영역은 약 10nm(nanometers) 미만의 최대 단면 치수 및 더 바람직하게는 약 6nm 미만의 최대 단면 치수를 갖는, 결정 실리콘 물질의 얇은 스트립으로 형성되는 전도성 채널 영역을 의미한다. 선택적으로는, 채널 영역이 그 채널 영역의 종축에 대해 <100> 표면 결정 배향을 갖도록 형성될 수 있다.14A and 14B, the memory device includes a nanowire channel region formed of a thin film of semiconductor material overlying a surface of a substrate connecting the source region and the drain region of the memory device. Nanowire channel region means a conductive channel region formed from a thin strip of crystalline silicon material having a maximum cross-sectional dimension of less than about 10 nm (nanometers) and more preferably a maximum cross-sectional dimension of less than about 6 nm. Optionally, the channel region may be formed to have a <100> surface crystal orientation with respect to the longitudinal axis of the channel region.
도 14a를 참조하면, 메모리 디바이스(1400)는 기판(1406)의 표면 상에 있는 또는 그 위에 놓이는 반도체 물질의 층 또는 얇은 막으로 형성되어 메모리 디바이스의 소스 영역(1408)과 드레인 영역(1410)을 연결하는 수평 나노와이어 채널 영역(1402)을 포함한다. 도시된 실시예에서, 디바이스는 나노와이어 채널 영역(1402)이 디바이스의 게이트(1412)에 의해 모든 사이드들 상에서 밀폐되는 GAA(gate-all-around) 구조를 갖는다. 게이트(1412)의 두께(소스 영역으로부터 드레인 영역 방향으로 측정됨)는 디바이스의 유효 채널 길이를 결정한다. 위에서 설명된 실시예들에서와 같이, 나노와이어 채널 영역(1402)은 단결정 채널 영역을 형성하기 위해 폴리실리콘 또는 재결정 폴리실리콘을 포함할 수 있다. 선택적으로는, 채널 영역(1402)이 단결정 실리콘을 포함하는 경우, 채널 영역은 그 채널 영역의 종축에 대해 <100> 표면 결정 배향을 갖도록 형성될 수 있다.14A, the
본 발명에 따라, 도 14a의 비-평면 다중게이트 메모리 디바이스(1400)는 다중층 전하 트랩핑 층, 질화산화물 터널링 층, 및 조밀화된 블록킹 층을 포함할 수 있다. 도 14b는 기판(1406)의 일부, 나노와이어 채널 영역(1402) 및 게이트(1412)를 포함하는 도 14a의 비-평면 메모리 디바이스의 일부에 대한 단면도이다. 도 14b를 참조하면, 게이트(1412)는 질화산화물 터널링 층(1414), 다중층 전하 트랩핑 층(1416), 및 조밀화된 블록킹 층(1418)을 포함한다. 게이트(1412)는 메모리 디바이스(1400)의 제어 게이트를 형성하기 위해서 블록킹 층 위에 놓이는 게이트 층(1420)을 더 포함한다. 게이트 층(1420)은 금속 또는 도핑된 폴리실리콘을 포함할 수 있다.In accordance with the present invention, the non-planar
도시된 것과 같은 특정 실시예들의 터널링 층(1414)은 약 5×1021 질소 원자들/cm3 미만의 질소 농도를 갖는, 채널 영역(1402)에 가장 가까운 제 1 영역(1414A) 및 적어도 5×1021 질소 원자들/cm3의 질소 농도를 갖는, 다중층 전하 트랩핑 층(1416)에 가장 가까운 제 2 영역(1414B)을 포함하고 있는 질화산화물 터널링 층(1414)이다. 일 실시예에서는, 도 11b에 개시된 것과 유사하게, 질화산화물 터널링 층(1414)의 제 1 및 제 2 영역들 각각이 기껏해야 터널링 층 두께의 대략 25%를 포함한다.The tunneling layer 1414 of certain embodiments as shown has a
다중층 전하 트랩핑 층(1416)은 터널링 층(1414) 더 가까이의 질화물을 포함한 내부 산소-풍부 제 1 층(1416A) 및 산소-풍부 제 1 층 위에 놓이는 외부 산소-부족 제 2 층(1416B)을 적어도 포함한다. 일반적으로, 산소-부족 제 2 층(1416B)은 실리콘-풍부, 산소-부족 질화물 층을 포함하고 다중층 전하 트랩층 층(1416)에 분포된 다수의 전하 트랩들을 포함하는데 반해, 산소-풍부 제 1 층(1416A)은 산소-풍부 질화물 또는 실리콘 산화질화물을 포함하고, 산소-부족 제 2 층에 비해 산소가 풍부함으로써 거기에서의 전하 트랩들의 수를 감소시킨다. 산소가 풍부하다는 것은 산소-풍부 제 1 층(1416A)에서의 산소 농도가 약 15 내지 40%인데 반해 산소-부족 제 2 층(1416B)에서의 산소 농도는 약 5% 미만이라는 것을 의미한다. The multilayer charge trapping layer 1416 includes an inner oxygen-rich
도 14b에 도시된 것과 같은 일부 실시예들에서, 다중층 전하 트랩핑 층(1416)은 산소-풍부 제 1 층(1416A)으로부터 산소-부족 제 2 층(1416B)을 분리하는 유전체(이를테면 산화물)를 포함하는 적어도 하나의 얇은 중간 또는 반-터널링 층(1416C)을 더 포함한다. 위에서 주시된 바와 같이, 반-터널링 층(1416C)은 프로그래밍 동안에 산소-풍부 제 1 층(1416A)으로의 터널링으로 인해서 산소-부족 제 2 층(1416B)의 경계들에 쌓이는 전자 전하의 확률을 실질적으로 감소시킨다.In some embodiments, such as the one shown in FIG. 14B, the multilayer charge trapping layer 1416 is a dielectric (such as an oxide) separating the oxygen-deficient
위에서 설명된 실시예들에서와 같이, 산소-풍부 제 1 층(1416A) 및 산소-부족 제 2 층(1416B) 중 어느 하나 또는 양쪽 모두는 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있으며, 예를 들어 실리콘-풍부 및 산소-풍부 산화질화물 층을 제공하기 위해 테일러링된 유량들 및 비율들로 N2O/NH3 및 DCS/NH3 가스 혼합물들을 포함하는 CVD 프로세스에 의해 형성될 수 있다. 이어서, 다중층 전하 저장 구조의 산소-부족 제 2 층이 중간 산화물 층 상에 형성된다. 산소-부족 제 2 층(1416B)은 하단 산소-풍부 제 1 층(1416A)의 화학량론적 조성물과는 상이한 산소, 질소 및/또는 실리콘의 화학량론적 조성물을 가지며, 실리콘-풍부, 산소-부족 상단 질화물 층을 제공하기 위해 테일러링된 유량들 및 비율들로 DCS/NH3 및 N20/NH3 가스 혼합물들을 포함하는 프로세스 가스를 사용하여 CVD 프로세스에 의해 또한 형성 또는 증착될 수 있다.As in the embodiments described above, either or both of the oxygen-rich
산화물을 포함하는 중간 또는 반-터널링 층(1416C)을 포함한 이러한 실시예들에서, 반-터널링 층은 라디칼 산화를 사용하여 선택된 깊이까지 산소-풍부 제 1 층(1416A)의 산화에 의해 형성될 수 있다. 라디칼 산화는 예를 들어 단일 웨이퍼 툴을 사용하여 1000 내지 1100℃의 온도에서 또는 배치 리액터 툴을 사용하여 800 내지 900℃의 온도에서 수행될 수 있다. H2 및 O2 가스들의 혼합물이 배치 프로세스의 경우에 300 내지 500 Tor의 압력에서, 또는 단일 웨이퍼 툴을 사용하는 경우에는 1 내지 2분 또는 배치 프로세스를 사용하는 경우에는 30분 내지 1시간의 시간 동안에 단일 증기 툴을 사용하여 10 내지 15 Tor의 압력에서 이용될 수 있다.In these embodiments including an intermediate or
산소-풍부 제 1 층(1416A)에 대한 적절한 두께는 약 30Å 내지 약 130Å(예를 들어 허용되는 약간의 편차, 예를 들어 ±10A를 가짐)이고, 그 중 약 5 내지 20Å가 반-터널링 층(1416C)을 형성하기 위해 라디칼 산화에 의해 소모될 수 있다. 산소-부족 제 2 층(1416B)을 위한 적절한 두께는 적어도 30Å일 수 있다. 특정 실시예들에서, 산소-부족 제 2 층(1416B)은 최대 130Å 두께로 형성될 수 있고, 그 중 30 내지 70Å이 블록킹 층(1418)을 형성하기 위해 라디칼 산화에 의해 소모될 수 있다. 산소-풍부 제 1 층(1416A)과 산소-부족 제 2 층(1416B) 간의 두께의 비율은 일부 실시예들에서는 대략 1:1이지만, 다른 비율들도 또한 가능하다.A suitable thickness for the oxygen-rich
블록킹 층(1418)은 증착될 때보다 상대적으로 더 조밀한 고온 산화물(HTO)을 포함한다. 조밀화된 HTO 산화물은 열 수소 또는 히드록실 본드들의 더 낮은 프랙션을 갖는다. 예를 들어, HTO 산화물로부터 수소 또는 물의 제거는 막 밀도를 증가시키고 HTO 산화물의 품질을 향상시키는 효과를 갖는다. 더 높은 품질의 산화물은 층이 두께에 있어 스케일링되게 할 수 있다. 일 실시예에서, 수소 농도는 증착될 때 2.5×1020 원자들/cm3 보다 더 크고, 조밀화된 막에서 8.0×1019 원자들/cm3 미만으로 감소된다. 예시적인 실시예에서, 조밀화된 HTO 산화물을 포함하는 블록킹 층(1418)의 두께는 증착될 때 2.5nm 내지 10.0nm이고, 조밀화될 때는 어디에서든 10% 내지 30% 더 얇다.The
대안적인 실시예에서, 블록킹 층(1418)은 질소를 통합하기 위해 추가로 변경된다. 하나의 이러한 실시예에서, 질소는 블록킹 층(1418)의 두께에 걸쳐 ONO 스택의 형태로 통합된다. 종래 순수 산소 블록킹 층을 대신하는 이러한 샌드위치 구조는 유리하게도 채널 영역(1402)과 게이트 층(1420) 사이의 전체 스택의 EOT를 감소시킬 뿐만 아니라 대역 오프셋들의 튜닝을 가능하게 하여 캐리어들의 역 주입을 감소시킨다. 이어서, ONO 스택 블록킹 층(1418)은 산소-풍부 제 1 층(1416A), 산소-부족 제 2 층(1416B) 및 반-터널링 층(1416C)을 포함하는 분할 다중층 전하 트랩핑 층(1416) 및 질화산화물 터널링 층(1414)과 통합될 수 있다.In an alternative embodiment, the
도 14c는 Bit-Cost Scalable 또는 BiCS 아기텍쳐(1422)로 배열된 도 14a의 비-평면 다중게이트 디바이스들(1400)의 수직 스트링에 대한 단면도를 예시한다. 아키텍쳐(1422)는 비-평면 다중게이트 디바이스(1400)의 수직 스트링 또는 스택으로 구성되는데, 여기서 각각의 디바이스 또는 셀은 채널 영역(1402)을 포함하고, 그 채널 영역(1402)은 기판(1406) 위에 놓이고, 메모리 디바이스의 소스 영역과 드레인 영역(이 도면에 미도시됨)을 연결하며, 나노와이어 채널 영역(1402)이 게이트(1412)의 모든 사이드들 상에서 밀폐되는 GAA(gate-all-around) 구조를 갖는다. BiCS 아키텍쳐는 층들의 간단한 스택킹에 비교해서 임계 리소그래피 단계들의 수를 감소시켜, 메모리 비트 당 감소된 비용을 유도한다.FIG. 14C illustrates a cross-sectional view of a vertical string of non-planar
또 다른 실시예에서, 메모리 디바이스는 기판 상의 다수의 전도성, 반도체 층들 위에서 또는 그로부터 프로젝팅하는 반도체 물질로 또는 그로부터 형성된 수직 나노와이어 채널 영역을 포함한 비-평면 디바이스이거나 이를 포함한다. 도 15a에 내부가 보이도록 도시된 이러한 실시예의 한 버전에서, 메모리 디바이스(1500)는 그 디바이스의 소스 영역(1504)과 드레인 영역(1506)을 연결하는 반도체 물질의 실린더로 형성된 수직 나노와이어 채널 영역(1502)을 포함한다. 채널 영역(1502)은 터널링 층(1508), 다중층 전하 트랩핑 층(1510), 블록킹 층(1512), 및 블록킹 층 위에 놓이는 게이트 층(1514)에 의해 둘러싸임으로써, 메모리 디바이스(1500)의 제어 게이트를 형성한다. 채널 영역(1502)은 반도체 물질의 실질적으로 일체(solid) 실린더의 외부 층에 환형 영역을 포함할 수 있거나, 유전 충진 물질의 실린더 위에 형성되는 환형 층을 포함할 수 있다. 위에 설명된 수평 나노와이어들에서와 같이, 채널 영역(1502)은 단결정 채널 영역을 형성하기 위해 폴리실리콘 또는 재결정 폴리실리콘을 포함할 수 있다. 선택적으로는, 채널 영역(1502)이 단결정 실리콘을 포함하는 경우에, 채널 영역은 그 채널 영역의 종축에 대해 <100> 표면 결정 배향을 갖도록 형성될 수 있다.In yet another embodiment, the memory device is or includes a non-planar device including a vertical nanowire channel region formed from or from a semiconductor material projecting over or from a plurality of conductive, semiconductor layers on a substrate. In one version of this embodiment, shown with the interior visible in Figure 15A, the
도 15b에 도시된 것과 같은 일부 실시예들에서, 터널링 층(1508)은 약 5×1021 질소 원자들/cm3 미만의 질소 농도를 갖는, 채널 영역(1502)에 가장 가까운 제 1 영역(1508A) 및 적어도 5×1021 질소 원자들/cm3의 질소 농도를 갖는, 다중층 전하 트랩핑 층(1510)에 가장 가까운 제 2 영역(1508B)을 포함하고 있는 질화산화물 터널링 층이다. 일 실시예에서는, 도 11b에 개시된 것과 유사하게, 질화산화물 터널링 층(1508)의 제 1 및 제 2 영역들 각각이 기껏해야 터널링 층 두께의 대략 25%를 포함한다.In some embodiments, such as the one shown in FIG. 15B, the
다중층 전하 트랩핑 층(1510)은 터널링 층(1508) 더 가까이의 질화물을 포함한 내부 산소-풍부 제 1 층(1510A) 및 산소-풍부 제 1 층 위에 놓이는 외부 산소-부족 제 2 층(1510B)을 적어도 더 포함하는 분할 다중층 전하 트랩핑 층이다. 일반적으로, 산소-부족 제 2 층(1510B)은 실리콘-풍부, 산소-부족 질화물 층을 포함하고, 다중층 전하 트랩층 층(1510)에 분포된 다수의 전하 트랩들을 포함하는데 반해, 산소-풍부 제 1 층(1510A)은 산소-풍부 질화물 또는 실리콘 산화질화물을 포함하고, 산소-부족 제 2 층에 비해 산소가 풍부함으로써 거기에서의 전하 트랩들의 수를 감소시킨다. 산소가 풍부하다는 것은 산소-풍부 제 1 층(1510A)에서의 산소 농도가 약 15 내지 40%인데 반해 산소-부족 제 2 층(1510B)에서의 산소 농도는 약 5% 미만이라는 것을 의미한다. The multilayer
도 15b에 도시된 것과 같은 일부 실시예들에서, 분할 다중층 전하 트랩핑 층(1510)은 산소-풍부 제 1 층(1510A)으로부터 산소-부족 제 2 층(1510B)을 분리하는 유전체(이를테면 산화물)를 포함하는 적어도 하나의 얇은 중간 또는 반-터널링 층(1510C)을 더 포함한다. 위에서 주시된 바와 같이, 반-터널링 층(1510C)은 프로그래밍 동안에 산소-풍부 제 1 층(1510A)으로의 터널링으로 인해서 산소-부족 제 2 층(1510B)의 경계들에 쌓이는 전자 전하의 확률을 실질적으로 감소시킨다.In some embodiments, such as the one shown in Figure 15B, the split multilayer
위에서 설명된 실시예들에서와 같이, 산소-풍부 제 1 층(1510A) 및 산소-부족 제 2 층(1510B) 중 어느 하나 또는 양쪽 모두는 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있으며, 예를 들어 실리콘-풍부 및 산소-풍부 산화질화물 층을 제공하기 위해 테일러링된 유량들 및 비율들로 N2O/NH3 및 DCS/NH3 가스 혼합물들을 포함하는 CVD 프로세스에 의해 형성될 수 있다. 이어서, 다중층 전하 저장 구조의 산소-부족 제 2 층이 중간 산화물 층 상에 형성된다. 산소-부족 제 2 층(1510B)은 산소-풍부 제 1 층(1510A)의 화학량론적 조성물과는 상이한 산소, 질소 및/또는 실리콘의 화학량론적 조성물을 가지며, 실리콘-풍부, 산소-부족 상단 질화물 층을 제공하기 위해 테일러링된 유량들 및 비율들로 DCS/NH3 및 N20/NH3 가스 혼합물들을 포함하는 프로세스 가스를 사용하여 CVD 프로세스에 의해 또한 형성 또는 증착될 수 있다.As in the embodiments described above, either or both of the oxygen-rich
산화물을 포함하는 중간 또는 반-터널링 층(1510C)을 포함한 이러한 실시예들에서, 반-터널링 층은 라디칼 산화를 사용하여 선택된 깊이까지 산소-풍부 제 1 층(1510A)의 산화에 의해 형성될 수 있다. 라디칼 산화는 예를 들어 단일 웨이퍼 툴을 사용하여 1000 내지 1100℃의 온도에서 또는 배치 리액터 툴을 사용하여 800 내지 900℃의 온도에서 수행될 수 있다. H2 및 O2 가스들의 혼합물이 배치 프로세스의 경우에 300 내지 500 Tor의 압력에서, 또는 단일 웨이퍼 툴을 사용하는 경우에는 1 내지 2분 또는 배치 프로세스를 사용하는 경우에는 30분 내지 1시간의 시간 동안에 단일 증기 툴을 사용하여 10 내지 15 Tor의 압력에서 이용될 수 있다.In these embodiments including an intermediate or
산소-풍부 제 1 층(1510A)에 대한 적절한 두께는 약 30Å 내지 약 130Å(예를 들어 허용되는 약간의 편차, 예를 들어 ±10A를 가짐)이고, 그 중 약 5 내지 20Å가 반-터널링 층(1510C)을 형성하기 위해 라디칼 산화에 의해 소모될 수 있다. 산소-부족 제 2 층(1510B)을 위한 적절한 두께는 적어도 30Å일 수 있다. 특정 실시예들에서, 산소-부족 제 2 층(1510B)은 최대 130Å 두께로 형성될 수 있고, 그 중 30 내지 70Å이 블록킹 층(1512)을 형성하기 위해 라디칼 산화에 의해 소모될 수 있다. 산소-풍부 제 1 층(1510A)과 산소-부족 제 2 층(1510B) 간의 두께의 비율은 일부 실시예들에서는 대략 1:1이지만, 다른 비율들도 또한 가능하다.A suitable thickness for the oxygen-rich
블록킹 층(1512)은 증착될 때보다 상대적으로 더 조밀한 고온 산화물(HTO)을 포함한다. 조밀화된 HTO 산화물은 열 수소 또는 히드록실 본드들의 더 낮은 프랙션을 갖는다. 예를 들어, HTO 산화물로부터 수소 또는 물의 제거는 막 밀도를 증가시키고 HTO 산화물의 품질을 향상시키는 효과를 갖는다. 더 높은 품질의 산화물은 층이 두께에 있어 스케일링되게 할 수 있다. 일 실시예에서, 수소 농도는 증착될 때 2.5×1020 원자들/cm3 보다 더 크고, 조밀화된 막에서 8.0×1019 원자들/cm3 미만으로 감소된다. 예시적인 실시예에서, 조밀화된 HTO 산화물을 포함하는 블록킹 층(1512)의 두께는 증착될 때 2.5nm 내지 10.0nm이고, 조밀화될 때는 어디에서든 10% 내지 30% 더 얇다.The
대안적인 실시예에서, 블록킹 층(1512)은 질소를 통합하기 위해 추가로 변경된다. 하나의 이러한 실시예에서, 질소는 블록킹 층(1512)의 두께에 걸쳐 ONO 스택의 형태로 통합된다. 종래 순수 산소 블록킹 층을 대신하는 이러한 샌드위치 구조는 유리하게도 채널 영역(1502)과 게이트 층(1514) 사이의 전체 스택의 EOT를 감소시킬 뿐만 아니라 대역 오프셋들의 튜닝을 가능하게 하여 캐리어들의 역 주입을 감소시킨다. 이어서, ONO 스택 블록킹 층(1512)은 산소-풍부 제 1 층(1510A), 산소-부족 제 2 층(1510B) 및 반-터널링 층(1510C)을 포함하는 분할 다중층 전하 트랩핑 층(1510) 및 질화산화물 터널링 층(1508)과 통합될 수 있다.In an alternative embodiment, the
도 15a의 메모리 디바이스(1500)는 게이트 우선 방식 또는 게이트 마지막 방식 중 어느 하나를 사용하여 만들어진다. 도 16a 내지 도 16f는 도 15a의 비-평면 다중게이트 디바이스를 제작하기 위한 게이트 우선 방식을 예시한다. 도 17a 내지 도 17f는 도 15a의 비-평면 다중게이트 디바이스를 제작하기 위한 게이트 마지막 방식을 예시한다.The
도 16a를 참조하면, 게이트 우선 방식에서, 제 1 또는 하부 유전체 층(1602)이 기판(1606)에서 소스 영역 또는 드레인 영역과 같은 제 1 도핑 확산 영역(1604) 위에 형성된다. 게이트 층(1608)은 디바이스의 제어 게이트 및 그 위에 형성되는 제 2 또는 상부 유전체 층(1610)을 형성하기 위해서 제 1 유전체 층(1602) 위에 증착된다. 위에서 설명된 실시예들에서와 같이, 제 1 및 제 2 유전체 층들(1602, 1610)은 CVD, 라디칼 산화에 의해 증착될 수 있거나, 하부(underlying) 층 또는 기판의 일부의 산화에 의해서 형성될 수 있다. 게이트 층(1608)은 CVD에 의해 증착되는 도핑 폴리실리콘 또는 증착된 금속을 포함할 수 있다. 일반적으로, 게이트 층(1608)의 두께는 약 40 내지 110Å이며, 제 1 및 제 2 유전체 층들(1602, 1610)은 약 20 내지 80Å이다.Referring to FIG. 16A, in a gate-first manner, a first or
도 16b를 참조하면, 제 1 개구부(1612)는 제 2 유전체 층(1610), 게이트 층(1608) 및 제 1 유전체 층(1602)을 통해 기판(1606)의 확산 영역(1604)으로 에칭된다. 다음으로, 블록킹 층(1614), 다중층 전하 트랩핑 층(1616) 및 터널링 층(1618)의 층들은 도 16c에 도시된 중간 구조를 산출하기 위해서 평탄한 상부 유전체 층(1610)의 표면 및 개구부에 순차적으로 증착된다.Referring to FIG. 16B, the
위에서 설명된 실시예들에서와 같이, 블록킹 층(1614)은 증착될 때보다 상대적으로 더 조밀한 저밀화된 HTO 산화물을 포함하는 조밀화된 블록킹 층일 수 있고, 열 수소 또는 히드록실 본드들을 더 낮은 프랙션을 갖는다.As in the embodiments described above, the blocking layer 1614 may be a densified blocking layer comprising a relatively denser densified HTO oxide than when deposited, allowing thermal hydrogen or hydroxyl bonds to be lowered. Have Sean.
비록 도시되지는 않았지만, 위에서 설명된 실시예들에서와 같이 다중층 전하 트랩핑 층(1616)은 조밀화된 블록킹 층(1614) 가까이에 있거나 또는 그 위에 증착되는 외부 산소-부족 제 2 층 및 산소-부족 제 2 층 상에 증착되거나 형성되는 내부 산소-풍부 제 1 층을 포함하는 분할 다중층 전하 트랩핑 층을 포함할 수 있다는 것이 이해될 것이다. 일반적으로, 산소-부족 제 2 층은 실리콘-풍부, 실리콘-부족 질화물 층을 포함하고, 다수의 전하-트랩핑 층들에 분포된 다수의 전하 트랩들을 포함하는데 반해, 산소-풍부 제 1 층은 산소-풍부 질화물 또는 실리콘 산화질화물을 포함하고, 상단 전하-트랩핑 층에 비해 산소가 풍부하여 거기서의 전하 트랩들의 수를 감소시킨다. 일부 실시예들에서, 다중층 전하 트랩핑 층(1616)은 내부 산소-풍부 제 1 층으로부터 더 가까운 외부 산소-부족 제 2 층을 분리하는 유전체(이를테면, 산화물)를 포함하는 적어도 하나의 얇은 중간 또는 반-터널링 층을 더 포함하고 있는 분할 다중층 전하 트랩핑 층이다.Although not shown, as in the embodiments described above, the multilayer
터널링 층(1618)은 질화산화물 터널링 층이며, 적어도 5×1021 질소 원자들/cm3의 질소 농도를 갖는, 다중층 전하 트랩핑 층(1616)에 가장 가까운 제 2 영역 위에 놓이는 약 5×1021 질소 원자들/cm3 미만의 질소 농도를 갖는 제 1 영역을 포함할 수 있다는 것이 또한 이해될 것이다.The
다음으로, 도 16d를 참조하면, 제 2 또는 채널 개구부(1620)는 터널링 층(1618), 다중층 전하 트랩핑 층(1616) 및 블록킹 층(1614)을 통해 이방성으로 에칭되어, 기판(1606)의 확산 영역(1604)의 일부를 노출시킨다. 도 16e를 참조하면, 반도체 물질(1622)이 채널 개구부에 증착되어서, 거기에 수직 채널 영역(1624)을 형성한다. 수직 채널 영역(1624)은 반도체 물질로 이루어진 실질적으로 일체 실린더의 외부 층에 환형 영역을 포함할 수 있거나, 도 16e에 도시된 바와 같이, 충진 물질(1626)의 실린더를 둘러싸는 별도의 층 반도체 물질(1622)을 포함할 수 있다.Next, referring to FIG. 16D, the second or
도 16f를 참조하면, 상부 유전체 층(1610)의 표면은 평탄화되고, 자신의 내부에 형성되는 소스 영역 또는 드레인 영역과 같은 제 2 도핑 확산 영역(1630)을 포함하는 반도체 물질(1628)의 층이 상부 유전체 층 위에 증착되어, 도시된 디바이스를 형성한다.Referring to FIG. 16F, a surface of the
도 17a를 참조하면, 게이트 마지막 방식에서는, 산화물과 같은 유전체 층(1702)이 기판(1706)의 표면 상의 희생 층(1704) 위에 형성되고, 유전체 및 희생 층들과 수직 채널 영역(1708)을 통해 에칭되는 개구부가 거기에 형성된다. 위에서 설명된 실시예에서와 같이, 수직 채널 영역(1708)은 다결정 또는 단결정 실리콘과 같은 반도체 물질(1710)의 실질적으로 일체 실린더의 외부 층에 환형 영역을 포함할 수 있거나, 유전체 충진 물질(미도시)의 실린더를 둘러싸는 별도의 층 반도체 물질을 포함할 수 있다. 유전체 층(1702)은 메모리 디바이스(1500)의 후속적으로 형성된 게이트 층을 위에 놓인 전기 활성 층 또는 다른 메모리 디바이스로부터 전기적으로 절연시킬 수 있는 실리콘 산화물과 같은 임의의 적절한 유전체 물질을 포함할 수 있다. 희생 층(1704)이 유전체 층(1702), 기판(1706) 및 수직 채널 영역(1708)의 물질에 관련해서 높은 선택성을 통해 에칭 또는 제거될 수 있는 임의의 적절한 물질을 포함할 수 있다.Referring to FIG. 17A, in the gate final manner, a
도 17b를 참조하면, 제 2 개구부(1712)는 유전체 및 희생 층들(1702, 1704)을 통해서 기판(1706)으로 에칭되고, 희생 층(1704)이 적어도 부분적으로 에칭되거나 제거된다. 희생 층(1704)은 유전체 층(1702), 기판(1706) 및 수직 채널 영역(1708)의 물질에 관련해서 높은 선택성을 통해 에칭되거나 제거될 수 있는 임의의 적절한 물질을 포함할 수 있다. 일 실시예에서, 희생 층(1704)은 BOE etch(Buffered Oxide Etch)에 의해 제거될 수 있는 것을 포함한다.Referring to FIG. 17B, the
도 17c 및 도 17d를 참조하면, 질화산화물, 다중층 전하 트랩핑 층(1716A-C), 및 블록킹 층(1718)을 포함하는, 터널링 층(1714A-B)의 층들은 평탄한 유전체 층(1702)의 표면 및 개구부에 순차적으로 증착되어, 도 17c에 도시된 중간 구조를 산출한다. 위에서 설명된 실시예들에서와 같이, 블록킹 층(1718)은 증착될 때 상대적으로 더 조밀한 조밀화된 HTO 산화물을 포함하는 조밀화된 블록킹 층일 수 있으며, 열 수소 또는 히드록실 본드들의 더 낮은 프랙션을 갖는다.17C and 17D, the layers of
도 17d에 도시된 것과 같은 일부 실시예들에서는, 질화산화물 터널링 층이 약 5×1021 질소 원자들/cm3 미만의 질소 농도를 갖는, 반도체 물질(1710)에 가장 가까운 제 1 영역(1714A) 및 적어도 5×1021 질소 원자들/cm3의 질소 농도를 갖는, 다중층 전하 트랩핑 층(1716A-C)에 가장 가까운 제 2 영역(1714B)을 포함한다.In some embodiments, such as the one shown in FIG. 17D, the
다중-층 전하 트랩핑 층(1716A-C)은 질화산화물 터널링 층(1714)에 가장 가까운 내부 산소-풍부 제 1 층(1716A) 및 외부 산소-부족 제 2 층(1716B)을 적어도 포함하는 분할 다중층 전하 트랩핑 층이다. 선택적으로는, 제 1 및 제 2 전하 트랩핑 층들은 중간 산화물 또는 반-터널링 층(1716C)에 의해 분리될 수 있다.The multi-layer charge trapping layers 1716A-C are split multiplex comprising at least an inner oxygen-rich
다음으로, 게이트 층(1722)이 평탄화된 상부 유전체 층(1702)의 표면 및 제 2 개구부(1712)에 증착되어, 도 17e에 예시된 중간 구조를 산출한다. 위에서 설명된 실시예들에서와 같이, 게이트 층(1722)은 증착된 금속 또는 도핑 폴리실리콘을 포함할 수 있다. 마지막으로, 개구부(1724)는 게이트 층(1722)을 통해 에칭되어, 별도의 메모리 디바이스들(1726A 및 1726B)의 제어 게이트를 형성한다.Next, a
따라서, 비휘발성 전하 트랩 메모리 디바이스를 제작하기 위한 방법이 개시되었다. 본 발명의 실시예에 따라, 클러스터 툴의 제 1 프로세스 챔버에서 제 1 유전체 층을 형성하기 위해 기판에는 제 1 라디칼 산화 프로세스가 수행된다. 이어서, 전하-트랩핑 층이 클러스터 툴의 제 2 프로세스 챔버 내에서 제 1 유전체 층 위에 증착될 수 있다. 일 실시예에서는, 이어서, 클러스터 툴의 제 1 프로세스 챔버에서 전하-트랩핑 층의 일부를 산화시킴으로써 그 전하-트랩핑 층 위에 제 2 유전체 층을 형성하기 위해서 그 전하-트랩핑 층에는 제 2 라디칼 산화 프로세스가 수행된다. 클러스터 툴에서 산화물-질화물-산화물(ONO) 스택의 모든 층들을 형성함으로써, 각 층 사이에서의 계면 손상이 감소될 수 있다. 따라서, 본 발명의 실시예에 따르면, ONO 스택이 클러스터 툴에서 단일 패스로 제작됨으로써, ONO 스택에서 층들 사이의 오염되지 않은 계면을 보존한다. 특정 실시예에서, 클러스터 툴은 단일-웨이퍼 클러스터 툴이다.Thus, a method for fabricating a nonvolatile charge trap memory device has been disclosed. In accordance with an embodiment of the present invention, the substrate is subjected to a first radical oxidation process to form the first dielectric layer in the first process chamber of the cluster tool. A charge-trapping layer can then be deposited over the first dielectric layer within the second process chamber of the cluster tool. In one embodiment, in order to form a second dielectric layer over the charge-trapping layer by subsequently oxidizing a portion of the charge-trapping layer in the first process chamber of the cluster tool, the charge-trapping layer contains a second radical. The oxidation process is carried out. By forming all the layers of the oxide-nitride-oxide (ONO) stack in a cluster tool, interfacial damage between each layer can be reduced. Thus, according to an embodiment of the present invention, the ONO stack is fabricated in a single pass in a cluster tool, thereby preserving an uncontaminated interface between the layers in the ONO stack. In a specific embodiment, the cluster tool is a single-wafer cluster tool.
Claims (20)
기판에서 소스 영역 및 드레인 영역을 전기적으로 연결하는 채널 영역을 형성하는 단계 ― 상기 채널 영역은 폴리실리콘을 포함함 ―;
상기 채널 영역 위에 상기 기판 상의 터널링 층을 형성하는 단계 ― 상기 터널링 층을 형성하는 단계는 산화물 막을 형성하기 위해 상기 기판을 산화시키는 단계 및 상기 산화물 막을 질화시키는 단계를 포함함 ―;
산소 풍부(rich) 제 1 층 및 산소 부족(lean) 제 2 층을 포함하는 다중층 전하 트랩핑 층을 상기 터널링 층 상에 형성하는 단계; 및
상기 다중층 전하 트랩핑 층 상에 블록킹(blocking) 층을 형성하는 단계를 포함하고,
상기 다중층 전하 트랩핑 층을 형성하는 단계는 상기 제 1 층을 상기 제 2 층으로부터 분리하는 산화물을 포함한 반(anti) 터널링 층을 형성하는 단계를 더 포함하며, 상기 다중층 전하 트랩핑 층의 각각의 층은, 서로 상이한, 산소, 질소 및 실리콘의 화학량론적 조성물을 갖는 질화물 층을 포함하는, 비휘발성 트랩핑 전하 메모리 디바이스를 제작하는 방법.A method of fabricating a nonvolatile trapping charge memory device, comprising:
Forming a channel region electrically connecting the source region and the drain region in a substrate, the channel region including polysilicon;
Forming a tunneling layer on the substrate over the channel region, wherein the forming of the tunneling layer includes oxidizing the substrate to form an oxide film and nitriding the oxide film;
Forming a multilayer charge trapping layer on the tunneling layer comprising an oxygen-rich first layer and a lean second layer; And
Forming a blocking layer on the multilayer charge trapping layer,
The step of forming the multilayer charge trapping layer further comprises forming an anti-tunneling layer comprising an oxide separating the first layer from the second layer, wherein the multilayer charge trapping layer Each layer comprises a nitride layer having a different stoichiometric composition of oxygen, nitrogen and silicon.
산화 어닐(oxidizing anneal)을 통해 상기 블록킹 층을 조밀화하는 단계를 더 포함하고,
상기 산화 어닐은 상기 블록킹 층에 가장 가까운 상기 다중층 전하 트랩핑 층의 산소 부족 제 2 층의 적어도 일부를 산화시키는,
비휘발성 트랩핑 전하 메모리 디바이스를 제작하는 방법.The method of claim 1,
Further comprising the step of densifying the blocking layer through oxidizing annealing (oxidizing anneal),
The oxidation anneal oxidizes at least a portion of the oxygen-poor second layer of the multilayer charge trapping layer closest to the blocking layer,
A method of fabricating a nonvolatile trapping charge memory device.
상기 채널 영역을 형성하는 단계는 폴리실리콘을 재결정시키는(recrystallizing) 단계를 포함하는,
비휘발성 트랩핑 전하 메모리 디바이스를 제작하는 방법.The method of claim 1,
The forming of the channel region comprises recrystallizing polysilicon,
A method of fabricating a nonvolatile trapping charge memory device.
상기 채널 영역을 형성하는 단계는 상기 기판의 표면 위에 놓이는 실리콘을 포함한 물질에 기초하여 상기 채널 영역을 형성하는 단계, 및 상기 기판에서 상기 소스 영역과 상기 드레인 영역을 전기적으로 연결하는 단계를 포함하는,
비휘발성 트랩핑 전하 메모리 디바이스를 제작하는 방법.The method of claim 1,
The forming of the channel region includes forming the channel region based on a material including silicon overlying the surface of the substrate, and electrically connecting the source region and the drain region in the substrate.
A method of fabricating a nonvolatile trapping charge memory device.
산화 어닐을 통해 상기 블록킹 층을 조밀화하는 단계를 더 포함하고,
상기 산화 어닐은 상기 블록킹 층에 가장 가까운 상기 다중층 전하 트랩핑 층의 산소 부족 제 2 층의 일부를 산화시키는,
비휘발성 트랩핑 전하 메모리 디바이스를 제작하는 방법.The method of claim 1,
Further comprising the step of densifying the blocking layer through oxidation annealing,
The oxidation anneal oxidizes a portion of the oxygen-poor second layer of the multilayer charge trapping layer closest to the blocking layer,
A method of fabricating a nonvolatile trapping charge memory device.
상기 터널링 층을 형성하는 단계는 상기 기판을 O2에 노출시킴으로써 질화산화물 막을 재산화시키는 단계, 및 상기 질화산화물 막의 기판을 NO에 노출시킴으로써 재산화된 질화산화물 막을 재질화시키는 단계를 더 포함하는,
비휘발성 트랩핑 전하 메모리 디바이스를 제작하는 방법.The method of claim 6,
The step of forming the tunneling layer further comprises reoxidizing the nitride oxide film by exposing the substrate to O 2 , and materializing the reoxidized nitride oxide film by exposing the substrate of the nitride oxide film to NO.
A method of fabricating a nonvolatile trapping charge memory device.
기판에서 소스 영역 및 드레인 영역을 전기적으로 연결하는 채널 영역을 형성하는 단계 ― 상기 채널 영역은 폴리실리콘을 포함함 ―;
상기 채널 영역 위에 상기 기판 상의 터널링 층을 형성하는 단계 ― 상기 터널링 층을 형성하는 단계는 산화물 막을 형성하기 위해 상기 기판을 산화시키는 단계 및 상기 산화물 막을 질화시키는 단계를 포함함 ―;
산소 풍부(rich) 제 1 층, 산소 부족(lean) 제 2 층, 및 상기 제 1 층을 상기 제 2 층으로부터 분리하는 산화물을 포함한 반(anti) 터널링 층을 포함하는 분할 다중층 전하 트랩핑 층을 상기 터널링 층 상에 형성하는 단계; 및
상기 분할 다중층 전하 트랩핑 층 상에 블록킹 층을 형성하는 단계를 포함하고,
상기 분할 다중층 전하 트랩핑 층의 각각의 층은, 서로 상이한, 산소, 질소 및 실리콘의 화학량론적 조성물을 갖는 질화물 층을 포함하는, 비휘발성 트랩핑 전하 메모리 디바이스를 제작하는 방법.A method of fabricating a nonvolatile trapping charge memory device, comprising:
Forming a channel region electrically connecting the source region and the drain region in a substrate, the channel region including polysilicon;
Forming a tunneling layer on the substrate over the channel region, wherein the forming of the tunneling layer includes oxidizing the substrate to form an oxide film and nitriding the oxide film;
A split multilayer charge trapping layer comprising an oxygen rich first layer, a lean second layer, and an anti-tunneling layer comprising an oxide separating the first layer from the second layer. Forming on the tunneling layer; And
Forming a blocking layer on the divided multilayer charge trapping layer,
Each layer of the split multilayer charge trapping layer comprises a nitride layer having a different stoichiometric composition of oxygen, nitrogen and silicon.
산화 어닐을 통해 상기 블록킹 층을 조밀화하는 단계를 더 포함하고,
상기 산화 어닐은 상기 블록킹 층에 가장 가까운 상기 분할 다중층 전하 트랩핑 층의 산소 부족 제 2 층의 적어도 일부를 산화시키는,
비휘발성 트랩핑 전하 메모리 디바이스를 제작하는 방법.The method of claim 8,
Further comprising the step of densifying the blocking layer through oxidation annealing,
The oxidation anneal oxidizes at least a portion of the oxygen-poor second layer of the split multilayer charge trapping layer closest to the blocking layer,
A method of fabricating a nonvolatile trapping charge memory device.
상기 산화 어닐을 통해 상기 블록킹 층을 조밀화하는 단계는 상기 산소 부족 제 2 층의 거의 절반과 동일한 상기 산소 부족 제 2 층의 일부를 산화시키는 단계를 포함하는,
비휘발성 트랩핑 전하 메모리 디바이스를 제작하는 방법.The method of claim 9,
Densifying the blocking layer through the oxidative annealing comprises oxidizing a portion of the oxygen-poor second layer equal to approximately half of the oxygen-poor second layer,
A method of fabricating a nonvolatile trapping charge memory device.
산화 어닐을 통해 상기 블록킹 층을 조밀화하는 단계를 더 포함하고,
상기 산화 어닐은 상기 블록킹 층에 가장 가까운 다중층 전하 트랩핑 층의 산소 부족 제 2 층의 일부를 산화시키는,
비휘발성 트랩핑 전하 메모리 디바이스를 제작하는 방법.The method of claim 8,
Further comprising the step of densifying the blocking layer through oxidation annealing,
The oxidation anneal oxidizes a portion of the oxygen-poor second layer of the multilayer charge trapping layer closest to the blocking layer,
A method of fabricating a nonvolatile trapping charge memory device.
상기 터널링 층을 형성하는 단계는 상기 기판을 O2에 노출시킴으로써 질화산화물 막을 재산화시키는 단계, 및 상기 질화산화물 막의 기판을 NO에 노출시킴으로써 재산화된 질화산화물 막을 재질화시키는 단계를 더 포함하는,
비휘발성 트랩핑 전하 메모리 디바이스를 제작하는 방법.The method of claim 8,
The step of forming the tunneling layer further comprises reoxidizing the nitride oxide film by exposing the substrate to O 2 , and materializing the reoxidized nitride oxide film by exposing the substrate of the nitride oxide film to NO.
A method of fabricating a nonvolatile trapping charge memory device.
상기 채널 영역을 형성하는 단계는 상기 기판의 표면 위에 놓이는 실리콘을 포함한 물질에 기초하여 상기 채널 영역을 형성하는 단계, 및 상기 기판에서 상기 소스 영역과 상기 드레인 영역을 전기적으로 연결하는 단계를 포함하는,
비휘발성 트랩핑 전하 메모리 디바이스를 제작하는 방법.The method of claim 8,
The forming of the channel region includes forming the channel region based on a material including silicon overlying the surface of the substrate, and electrically connecting the source region and the drain region in the substrate.
A method of fabricating a nonvolatile trapping charge memory device.
실리콘을 포함하는 채널 영역;
상기 채널 영역 위에 놓이는 터널링 층;
산소 풍부 제 1 층 및 산소 부족 제 2 층을 포함하는, 상기 터널링 층 위에 놓이는 다중층 전하 트랩핑 층; 및
상기 다중층 전하 트랩핑 층 위에 놓이는 블록킹 층을 포함하고,
상기 터널링 층은 질화산화물을 포함하고, 상기 다중층 전하 트랩핑 층에 가장 가까운 제 2 영역보다 낮은 질소 농도를 갖는 상기 채널 영역에 가장 가까운 제 1 영역을 포함하고,
상기 다중층 전하 트랩핑 층은 상기 제 1 층을 상기 제 2 층으로부터 분리하는 산화물을 포함한 반(anti) 터널링 층을 더 포함하는 분할 다중층 전하 트랩핑 층이며,
상기 다중층 전하 트랩핑 층의 각각의 층은, 서로 상이한, 산소, 질소 및 실리콘의 화학량론적 조성물을 갖는 질화물 층을 포함하는, 비휘발성 트랩핑 전하 메모리 디바이스.A nonvolatile trapping charge memory device, comprising:
A channel region comprising silicon;
A tunneling layer overlying the channel region;
A multilayer charge trapping layer overlying the tunneling layer comprising an oxygen rich first layer and an oxygen deficient second layer; And
A blocking layer overlying the multilayer charge trapping layer,
The tunneling layer comprises nitride oxide, and includes a first region closest to the channel region having a lower nitrogen concentration than a second region closest to the multilayer charge trapping layer,
The multilayer charge trapping layer is a divided multilayer charge trapping layer further comprising an anti-tunneling layer including an oxide separating the first layer from the second layer,
Each layer of the multilayer charge trapping layer comprises a nitride layer having a different stoichiometric composition of oxygen, nitrogen and silicon.
상기 채널 영역은 폴리실리콘을 포함하는,
비휘발성 트랩핑 전하 메모리 디바이스.The method of claim 15,
The channel region comprises polysilicon,
Nonvolatile trapping charge memory device.
상기 채널 영역은 재결정된(recrystallized) 폴리실리콘을 포함하는,
비휘발성 트랩핑 전하 메모리 디바이스.The method of claim 15,
The channel region comprises recrystallized polysilicon,
Nonvolatile trapping charge memory device.
상기 채널 영역은 기판의 표면 위에 놓이면서 또한 기판에서 형성된 소스 영역과 드레인 영역을 전기적으로 연결하는 반도체 물질을 포함하는,
비휘발성 트랩핑 전하 메모리 디바이스.The method of claim 16,
The channel region includes a semiconductor material overlying the surface of the substrate and electrically connecting the source region and the drain region formed in the substrate,
Nonvolatile trapping charge memory device.
상기 채널 영역은 기판의 표면 상에 형성된 제 1 확산 영역으로부터 상기 기판의 표면 위에 형성된 제 2 확산 영역으로 연장하는 반도체 물질로부터 형성되는 수직 채널을 포함하고,
상기 수직 채널은 상기 제 1 확산 영역을 상기 제 2 확산 영역에 전기적으로 연결하는,
비휘발성 트랩핑 전하 메모리 디바이스.The method of claim 16,
The channel region includes a vertical channel formed from a semiconductor material extending from a first diffusion region formed on the surface of the substrate to a second diffusion region formed on the surface of the substrate,
The vertical channel electrically connecting the first diffusion region to the second diffusion region,
Nonvolatile trapping charge memory device.
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