KR102156777B1 - Organic light emitting diode display device including reset driving unit - Google Patents

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Abstract

본 발명은 유기전계 발광표시장치를 개시한다. 보다 상세하게는, 본 발명은 구동 초기 RC 딜레이에 의해 발생하는 게이트 구동부의 오작동에 기인한 비정상 화면표시문제를 개선한 리셋구동부를 포함하는 유기전계 발광표시장치에 관한 것이다.
본 발명의 실시예에 따르면, 유기전계 발광표시장치에서 복수의 게이트 구동부와 개별적으로 연결되는 복수의 출력단자를 통해 복수의 리셋신호를 복수의 게이트 구동부에 개별적으로 출력하는 리셋 구동부를 포함하고, 복수의 게이트 구동부를 리셋할 때, 복수의 리셋신호는 서로 다른 타이밍에서 출력되어 복수의 게이트 구동부가 서로 다른 타이밍에서 리셋됨으로써, RC 딜레이에 따른 신호지연을 최소화하여 초기 리셋 구동의 오작동을 방지하는 효과가 있다.The present invention discloses an organic light emitting display device. In more detail, the present invention relates to an organic light emitting display device including a reset driver that improves an abnormal screen display problem caused by a malfunction of a gate driver caused by an initial RC delay in driving.
According to an embodiment of the present invention, the organic light emitting display device includes a reset driver that individually outputs a plurality of reset signals to a plurality of gate drivers through a plurality of output terminals that are individually connected to the plurality of gate drivers, and a plurality of When resetting the gate driver of, a plurality of reset signals are output at different timings and the plurality of gate drivers are reset at different timings, thereby minimizing signal delay due to RC delay to prevent malfunction of initial reset driving. have.

Figure R1020130169325
Figure R1020130169325

Description

리셋구동부를 포함하는 유기전계 발광표시장치{ORGANIC LIGHT EMITTING DIODE DISPLAY DEVICE INCLUDING RESET DRIVING UNIT}Organic light emitting display device including a reset driving unit {ORGANIC LIGHT EMITTING DIODE DISPLAY DEVICE INCLUDING RESET DRIVING UNIT}

본 발명은 유기전계 발광표시장치에 관한 것으로, 특히 구동 초기 RC 딜레이에 의해 발생하는 게이트 구동부의 오작동에 기인한 비정상 화면표시문제를 개선한 리셋구동부를 포함하는 유기전계 발광표시장치에 관한 것이다. The present invention relates to an organic light-emitting display device, and more particularly, to an organic light-emitting display device including a reset driving unit that improves an abnormal screen display problem caused by a malfunction of a gate driving unit caused by an initial RC delay.

유기전계 발광표시장치는, 표시패널에 구비되는 유기발광 다이오드가 높은 휘도와 낮은 동작 전압 특성을 가지며 스스로 빛을 내는 자체발광형이기 때문에, 명암대비(contrast ratio)가 크고 초박형 디스플레이의 구현이 가능하다는 장점이 있다. 또한, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적으로 구동한다는 장점이 있다.In the organic light emitting display device, since the organic light emitting diode provided in the display panel has high luminance and low operating voltage characteristics and emits light by itself, it has a high contrast ratio and an ultra-thin display can be implemented. There is an advantage. In addition, there is an advantage in that it is easy to implement a moving image with a response time of several microseconds (µs), there is no limit on the viewing angle, and is stably driven even at low temperatures.

도 1은 종래의 유기전계 발광표시장치의 일 화소에 대한 등가 회로도를 나타낸 도면이다.1 is a diagram showing an equivalent circuit diagram of one pixel of a conventional organic light emitting display device.

도시된 바와 같이, 종래의 유기전계 발광표시장치는 하나의 화소가 두 개의 박막트랜지스터(SWT, DRT)와, 하나의 캐패시터(C1) 및 유기발광 다이오드(EL)로 이루어질 수 있다.As shown, in the conventional organic light emitting display device, one pixel may be formed of two thin film transistors SWT and DRT, one capacitor C1, and an organic light emitting diode EL.

여기서, 스위칭 박막트랜지스터(SWT)는 스캔신호(Vscan)에 대응하여 데이터 전압(Vdata)를 제1 노드(N1)에 인가하게 되며, 구동 박막트랜지스터(DRT)은 소스전극에 구동전압(ELVDD)을 인가받으며, 제1 노드(N1)에 전압이 인가되면 게이트-소스전압(Vgs)에 대응하는 전류를 유기발광 다이오드(Organic Light-Emitting Diode)(ED)에 인가하게 된다. 또한, 캐패시터(C1)는 게이트 전극에 인가되는 전압을 1 프레임동안 유지시키는 역할을 한다. Here, the switching thin film transistor SWT applies a data voltage Vdata to the first node N1 in response to the scan signal Vscan, and the driving thin film transistor DRT applies a driving voltage ELVDD to the source electrode. It is applied, and when a voltage is applied to the first node N1, a current corresponding to the gate-source voltage Vgs is applied to the organic light-emitting diode ED. In addition, the capacitor C1 serves to maintain the voltage applied to the gate electrode for one frame.

그리고, 유기발광 다이오드(ED)는 구동 박막트랜지스터(DRT)의 드레인전극에 애노드전극이 접속되며, 캐소드전극이 접지(ELVSS)되고, 캐소드전극과 애노드전극사이에 형성되는 유기발광층을 포함한다. 상기 유기발광층은 정공수송층, 발광층 및 전자수송층으로 구성될 수 있다.In addition, the organic light emitting diode ED includes an anode electrode connected to the drain electrode of the driving thin film transistor DRT, the cathode electrode is grounded (ELVSS), and an organic light emitting layer formed between the cathode electrode and the anode electrode. The organic light emitting layer may be composed of a hole transport layer, an emission layer, and an electron transport layer.

이러한 유기전계 발광표시장치는 구동 박막트랜지스터(DRT)에 의해 유기 발광다이오드에 흐르는 전류의 양을 조절하여 영상의 계조를 표시하는 것으로, 구동 박막트랜지스터(DRT)의 특성에 의해 화질이 결정된다.In the organic light emitting display device, the amount of current flowing through the organic light emitting diode is controlled by a driving thin film transistor (DRT) to display a gray level of an image, and the image quality is determined by the characteristics of the driving thin film transistor (DRT).

그러나, 하나의 표시패널 내에서도 각 화소간 구동 박막트랜지스터간 문턱전압 및 전자이동도의 편차가 존재하며, 각 유기발광 다이오드(ED)들에 흐르는 전류량이 달라져 보상하여 원하는 계조를 구현하지 못하는 문제가 발생하게 된다.However, even within one display panel, there is a difference in the threshold voltage and electron mobility between the driving thin film transistors between pixels, and the amount of current flowing through each of the organic light emitting diodes (EDs) is different, causing a problem of not realizing the desired gradation by compensating. Is done.

이러한 문제를 개선하기 위해, 최근에는 도 2에 도시된 바와 같이 기준전압(Vref)을 인가하는 하나이상의 샘플링 박막트랜지스터(SPT)를 추가하는 구조가 제안되었다. 상기 샘플링 박막트랜지스터(SPT)는 제1 스캔신호(Vscan1)와 유사한 파형을 갖는 제2 스캔신호(Vscna2)를 통해, 구동 박막트랜지스터(DRT)의 문턱전압(Vth) 및 전자이동도(μ)을 센싱하고, 구동 박막트랜지스터(DRT)를 통해 흐르는 전류에 센싱된 문턱전압(Vth) 및 전자이동도(μ)성분을 제거함으로서 문턱전압 편차를 보상하는 방식이다.In order to improve this problem, recently, as shown in FIG. 2, a structure in which at least one sampling thin film transistor (SPT) to which a reference voltage Vref is applied is added has been proposed. The sampling thin film transistor SPT calculates the threshold voltage (Vth) and the electron mobility (μ) of the driving thin film transistor (DRT) through a second scan signal (Vscna2) having a waveform similar to the first scan signal (Vscan1). This is a method of compensating for a threshold voltage deviation by sensing and removing the sensed threshold voltage (Vth) and electron mobility (μ) components from the current flowing through the driving thin film transistor (DRT).

도 3은 전술한 구조의 화소를 이용하는 유기전계 발광표시장치의 일부를 개략적으로 나타내는 도면으로서, 도 3을 참조하면 종래의 유기전계 발광표시장치는, 표시패널(10)상의 표시영역(A/A)내에 복수의 화소(PX)가 정의되고, 각 화소(PX)는 복수의 게이트 배선(GL1, GL2)과 연결되어 있다. 또한 게이트 배선(GL1, GL2)은 비표시영역(N/A)상에 형성된 제1 및 제2 게이트 구동부(20)와 연결되어 있다. FIG. 3 is a diagram schematically showing a part of an organic light emitting display device using a pixel having the above-described structure. Referring to FIG. 3, a conventional organic light emitting display device includes a display area A/A on the display panel 10. ), a plurality of pixels PX are defined, and each pixel PX is connected to a plurality of gate wirings GL1 and GL2. In addition, the gate wirings GL1 and GL2 are connected to the first and second gate driver 20 formed on the non-display area N/A.

이러한 구조의 유기전계 발광표시장치에서, 초기 전원-온 시 각 게이트 구동부(20)에는 리셋구동부(60)로부터 생성된 리셋신호(QRST)가 인가되어 게이트 구동부(20)를 이루는 스테이지를 일괄적으로 리셋상태로 전환한 뒤, 정상구동을 수행하도록 설정되어 있으며, 리셋 구동부(60)는 하나의 출력단자를 통해 각 게이트 구동부(10L, 10R, 20L, 20R)와 연결되어 리셋신호(QRST)를 공급하게 된다. In the organic light emitting display device having such a structure, when the initial power is turned on, the reset signal QRST generated from the reset driver 60 is applied to each gate driver 20 to collectively configure the stages forming the gate driver 20. After switching to the reset state, it is set to perform normal driving, and the reset driver 60 is connected to each gate driver (10L, 10R, 20L, 20R) through one output terminal to supply a reset signal (QRST). Is done.

그러나, 초기 전원-온(power on)시, 각 게이트 구동부(10L, 10R, 20L, 20R)가 정상적으로 리셋상태로 전환되지 않는 경우, 원하지 않은 게이트 구동신호의 출력이 발생할 수 있으며, 이는 화면상에 줄무늬와 같은 노이즈 화상의 원인이 된다. 이러한 화면불량은 주로 게이트 구동부(20)의 스테이지에 포함된 Q노드가 리셋신호(QRST)에 의해 정상적인 타이밍에 안정적으로 리셋상태로 전환되지 않는 데 기인한다. However, at the initial power-on, if each gate driver (10L, 10R, 20L, 20R) is not normally converted to a reset state, an unwanted gate driving signal may be output, which may be displayed on the screen. It can cause noise images such as stripes. This screen defect is mainly due to the fact that the Q node included in the stage of the gate driver 20 is not stably converted to the reset state at a normal timing by the reset signal QRST.

그러나, 대면적 및 고해상도 유기전계 발광표시장치일수록 부하저항이 큰 값을 갖게 되며, 게이트 구동부(20)를 이루는 다수의 모든 스테이지에 하나의 리셋신호(QRST)를 동시에 인가함에 따라, 리셋신호(QRST) 공급배선의 RC 딜레이(RC delay)에 의해 각 스테이지의 Q노드에 대한 충전이 제대로 수행되지 않아 종래의 구성만으로는 게이트 구동부(20)의 오작동 문제를 해결하는 데 한계가 있었다.However, as a large-area and high-resolution organic light emitting display device has a larger load resistance, and as one reset signal QRST is simultaneously applied to all of the plurality of stages constituting the gate driver 20, the reset signal QRST ) Since charging for the Q node of each stage is not properly performed due to the RC delay of the supply wiring, there is a limit in solving the problem of malfunction of the gate driver 20 with only the conventional configuration.

특히, 상기 Q노드에는 200pf 이상의 고용량 캐패시터가 구비되어 있어서 상기 RC 딜레이 성분이 매우 높게 형성된다는 특징이 있다.In particular, since the Q node has a high-capacity capacitor of 200pf or more, the RC delay component is very high.

본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 본 발명의 목적은 대면적 및 고해상도 유기전계 발광표시장치에서 초기 구동시 RC 딜레이에 따른 리셋과정이 정상적으로 이루어지지 않는 문제를 해결하는 데 있다.The present invention has been devised to solve the above-described problem, and an object of the present invention is to solve a problem in which a reset process according to an RC delay is not normally performed during initial driving in a large area and high resolution organic light emitting display device.

전술한 문제를 해결하기 위해, 본 발명의 바람직한 실시예에 따른 유기전계 발광표시장치는, 복수의 게이트 배선 및 데이터 배선이 교차 형성되고, 교차 지점에 화소가 정의되는 표시패널; 표시 패널에 내장되고, 복수의 게이트 배선 각각의 양단에 게이트 구동신호를 출력하는 복수의 게이트 구동부; 데이터 배선에 데이터 신호를 출력하는 데이터 구동부; 게이트 구동부 및 데이터 구동부를 제어하는 타이밍 제어부; 및 복수의 게이트 구동부와 개별적으로 연결되는 복수의 출력단자를 통해 복수의 리셋신호를 복수의 게이트 구동부에 개별적으로 출력하는 리셋 구동부를 포함하고, 복수의 게이트 구동부를 리셋할 때, 복수의 리셋신호는 서로 다른 타이밍에서 출력되어 복수의 게이트 구동부는 서로 다른 타이밍에서 리셋된다.In order to solve the above-described problem, an organic light emitting display device according to an exemplary embodiment of the present invention includes: a display panel in which a plurality of gate wirings and data wirings are cross-formed and pixels are defined at intersections; A plurality of gate drivers built into the display panel and outputting gate driving signals to both ends of each of the plurality of gate lines; A data driver for outputting a data signal to the data line; A timing controller that controls the gate driver and the data driver; And a reset driver configured to individually output a plurality of reset signals to the plurality of gate drivers through a plurality of output terminals that are individually connected to the plurality of gate drivers. When resetting the plurality of gate drivers, the plurality of reset signals are The plurality of gate drivers are output at different timings and are reset at different timings.

본 발명의 실시예에 따른 리셋구동부를 포함하는 유기전계 발광표시장치는, 초기 구동시 각 게이트 구동부에 리셋신호를 출력하는 리셋 구동부에 각 게이트 구동부마다 별도의 출력단자를 할당하고, 각 출력단자마다 독립적인 리셋신호를 출력하도록 구성함으로서 RC 딜레이에 따른 신호지연을 최소화하여 초기 리셋 구동의 오작동을 방지하는 효과가 있다.In an organic light emitting display device including a reset driver according to an embodiment of the present invention, a separate output terminal is allocated for each gate driver to a reset driver that outputs a reset signal to each gate driver during initial driving, and each output terminal is independent. By configuring to output a phosphorus reset signal, there is an effect of preventing a malfunction of initial reset driving by minimizing signal delay due to RC delay.

도 1 및 도 2는 종래의 유기전계 발광표시장치의 일 화소에 대한 등가 회로도를 나타낸 도면이다.
도 3은 전술한 구조의 화소를 이용하는 유기전계 발광표시장치의 일부를 개략적으로 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 리셋 구동부를 포함하는 유기전계 발광표시장치의 구조를 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 게이트 구동부의 연결구조를 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 게이트 구동부의 일 스테이지에 대한 등가 회로도를 나타낸 도면이다.
도 7a 및 도 7b는 본 발명의 실시예에 따른 유기전계 발광표시장치의 구동시 게이트 구동부에 인가되는 리셋신호의 파형을 나타내는 도면이다.1 and 2 are diagrams showing equivalent circuit diagrams of one pixel of a conventional organic light emitting display device.
3 is a schematic diagram illustrating a part of an organic light emitting display device using a pixel having the above structure.
4 is a diagram illustrating a structure of an organic light emitting display device including a reset driver according to an embodiment of the present invention.
5 is a diagram illustrating a connection structure of a gate driver according to an embodiment of the present invention.
6 is a diagram showing an equivalent circuit diagram of one stage of a gate driver according to an embodiment of the present invention.
7A and 7B are diagrams illustrating waveforms of a reset signal applied to a gate driver when driving an organic light emitting display device according to an exemplary embodiment of the present invention.

이하, 도면을 참조하여 본 발명의 바람직한 실시예에 따른 리셋 구동부를 포함하는 유기전계 발광표시장치를 설명한다.Hereinafter, an organic light emitting display device including a reset driver according to a preferred embodiment of the present invention will be described with reference to the drawings.

도 4는 본 발명의 실시예에 따른 리셋 구동부를 포함하는 유기전계 발광표시장치의 구조를 나타낸 도면이다.4 is a diagram illustrating a structure of an organic light emitting display device including a reset driver according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 유기전계 발광표시장치는, 복수의 게이트 배선(GL1, GL2) 및 데이터 배선(DL)이 교차 형성되고, 교차 지점에 화소(PX)가 정의되는 표시패널(100)과, 상기 게이트 배선(GL1, GL2)에 게이트 구동신호(Vg1, Vg2)를 출력하는 복수의 게이트 구동부(110)와, 상기 데이터 배선(DL)에 데이터 신호(Vdata)를 출력하는 데이터 구동부(140)와, 상기 게이트 구동부(110) 및 데이터 구동부(140)를 제어하는 타이밍 제어부(150)과, 전원-온 시, 각각 별도로 연결되는 복수의 출력단자를 통해 독립적으로 생성된 복수의 리셋신호(QRST1 ~ QRST4)를 상기 복수의 게이트 구동부(110)에 출력하는 리셋 구동부(160)를 포함한다.Referring to FIG. 4, in the organic light emitting display device of the present invention, a display panel 100 in which a plurality of gate lines GL1 and GL2 and a data line DL are cross-formed, and a pixel PX is defined at an intersection point. ), a plurality of gate driving units 110 for outputting gate driving signals Vg1 and Vg2 to the gate lines GL1 and GL2, and a data driving unit for outputting a data signal Vdata to the data line DL ( 140), a timing control unit 150 for controlling the gate driving unit 110 and the data driving unit 140, and a plurality of reset signals independently generated through a plurality of output terminals that are separately connected at power-on time ( It includes a reset driving unit 160 for outputting QRST1 to QRST4) to the plurality of gate driving units 110.

표시패널(100)은 플라스틱 기판 또는 유리기판상에 제1 방향 또는 제2 방향으로 형성되는 복수의 게이트배선(GL1, GL2) 및 데이터 배선(DL)이 형성되고, 게이트배선(GL1, GL2) 및 데이터 배선(DL)이 교차하는 지점에 각각 적(R), 녹(G) 및 청(B)에 해당하는 화소(PX)들이 정의된다.The display panel 100 includes a plurality of gate lines GL1 and GL2 and data lines DL formed in a first direction or a second direction on a plastic substrate or a glass substrate, and the gate lines GL1 and GL2 and data Pixels PX corresponding to red (R), green (G), and blue (B) are defined at points where the lines DL cross each other.

또한, 도시하지는 않았지만 표시패널(100)상에는 화소(PX)의 구동을 위한 복수의 전원전압(ELVDD) 및 접지전압(ELVSS) 공급배선(미도시)가 더 형성되어 있다.Further, although not shown, a plurality of power supply voltages ELVDD and ground voltage ELVSS supply wirings (not shown) for driving the pixels PX are further formed on the display panel 100.

표시패널(100)의 게이트 배선(GL1, GL2)은 두 개가 하나의 수평선상에 배치된 화소(PX)들에 연결되며, 제1 게이트 배선(GL1)은 표시패널(100)의 양측에 형성되는 제1L, 제1R 게이트 구동부(110L, 110R)에 연결된다. 또한, 제2 게이트 배선(GL2)은 제2L, 제2R 게이트 구동부(120L, 120R)에 연결된다. 여기서, 각 게이트 구동부(110L, 110R, 120L, 120R)는 박막트랜지스터로 구현되어 표시패널(100)내에 실장되는 게이트 인 패널(Gate In Panel) 방식이다. The gate wirings GL1 and GL2 of the display panel 100 are connected to the pixels PXs, in which two are arranged on one horizontal line, and the first gate wiring GL1 is formed on both sides of the display panel 100. It is connected to the 1L and 1R gate drivers 110L and 110R. In addition, the second gate wiring GL2 is connected to the 2L and 2R gate drivers 120L and 120R. Here, each of the gate driving units 110L, 110R, 120L, and 120R is a gate-in-panel type implemented as a thin film transistor and mounted in the display panel 100.

그리고, 데이터 배선(DL)은 데이터 신호(Vdata)를 인가하는 데이터 구동부(140)와 연결된다.In addition, the data line DL is connected to the data driver 140 that applies the data signal Vdata.

또한, 도시되어 있지는 않지만, 상기 화소(PX)들은 적어도 하나의 유기발광 다이오드, 캐패시터, 스위칭 박막트랜지스터, 샘플링 박막트랜지스터 및 구동 박막트랜지스터를 포함할 수 있다.Further, although not shown, the pixels PX may include at least one organic light emitting diode, a capacitor, a switching thin film transistor, a sampling thin film transistor, and a driving thin film transistor.

상세하게는, 하나의 화소(PX)는 적어도 유기전계 발광다이오드와, 유기전계 발광다이오드에 전류를 흐르도록 제어하는 구동 박막트랜지스터와, 제1 게이트 구동신호(Vg1)를 인가받아 도통되어 데이터 신호(Vdata)를 상기 구동 박막트랜지스터의 게이트에 인가하는 적어도 하나의 스위칭 박막 트랜지스터와, 제2 게이트 구동신호(Vg2)를 인가받아 상기 구동 박막트랜지스터의 문턱전압(Vth) 및 전자이동도(μ)를 샘플링하는 적어도 하나의 샘플링 트랜지스터와, 샘플링된 문턱전압 및 전자이동도 성분이 제거된 데이터신호에 대응하는 전압이 충전되어 상기 구동박막트랜지스터의 게이트-소스간 전압을 일정시간 유지시키는 캐패시터로 이루어질 수 있다.Specifically, one pixel PX receives at least an organic light emitting diode, a driving thin film transistor that controls current to flow through the organic light emitting diode, and a first gate driving signal Vg1 to be connected to the data signal ( At least one switching thin film transistor applying Vdata) to the gate of the driving thin film transistor and a second gate driving signal Vg2 are applied to sample the threshold voltage (Vth) and electron mobility (μ) of the driving thin film transistor. The at least one sampling transistor and a voltage corresponding to the data signal from which the sampled threshold voltage and electron mobility component have been removed are charged to maintain the gate-source voltage of the driving thin film transistor for a predetermined period of time.

여기서, 유기발광 다이오드는 제 1 전극(정공주입 전극)과 유기 화합물층 및 제 2 전극(전자주입 전극)로 이루어질 수 있다.Here, the organic light emitting diode may include a first electrode (hole injection electrode), an organic compound layer, and a second electrode (electron injection electrode).

유기 화합물층은 실제 발광이 이루어지는 발광층 이외에 정공 또는 전자의 캐리어를 발광층까지 효율적으로 전달하기 위한 다양한 유기층들을 더 포함할 수 있다. 이러한 유기층들은 제 1 전극과 발광층 사이에 위치하는 정공주입층 및 정공수송층, 제 2 전극과 발광층 사이에 위치하는 전자주입층 및 전자수송층일 수 있다.The organic compound layer may further include various organic layers for efficiently transferring carriers of holes or electrons to the emission layer in addition to the emission layer in which light is actually emitted. These organic layers may be a hole injection layer and a hole transport layer positioned between the first electrode and the light emitting layer, and an electron injection layer and an electron transport layer positioned between the second electrode and the light emitting layer.

그리고, 구동 박막트랜지스터는 전원공급배선과 캐패시터에 연결되어 게이트-소스간 전압에 대응하는 드레인 전류를 유기발광 다이오드로 공급하고, 유기전계 발광다이오드는 드레인 전류에 의해 발광하게 된다. 여기서, 구동 박막트랜지스터는 게이트전극과 소스전극 및 드레인전극을 포함하며, 유기발광 다이오드의 애노드 전극은 구동 박막트랜지스터의 드레인전극에 연결된다. The driving thin film transistor is connected to a power supply line and a capacitor to supply a drain current corresponding to a gate-source voltage to the organic light emitting diode, and the organic light emitting diode emits light by the drain current. Here, the driving thin film transistor includes a gate electrode, a source electrode, and a drain electrode, and the anode electrode of the organic light emitting diode is connected to the drain electrode of the driving thin film transistor.

게이트 구동부(110)는 총 4 개의 제1, 제2 게이트 구동부(110L, 110R, 120L, 120R)로 구성된다. The gate driver 110 includes a total of four first and second gate drivers 110L, 110R, 120L, and 120R.

제1 게이트 구동부(110L, 110R)는 타이밍 제어부(150)로부터 인가되는 제1 게이트 제어신호(GCS1)에 대응하여 각 화소(PX)에 제1 게이트 구동신호(Vg1)를 상기 구동 박막트랜지스터의 게이트에 인가한다. 이는, 제1 게이트 배선(GL1)의 RC 딜레이에 의한 신호지연을 최소화하기 위한 구조로서, 두 제1 게이트 구동부(110L, 110R)는 동시에 제1 게이트 구동신호(Vg)를 출력하게 된다. The first gate driving units 110L and 110R apply a first gate driving signal Vg1 to each pixel PX in response to the first gate control signal GCS1 applied from the timing control unit 150 to the gate of the driving thin film transistor. Apply to. This is a structure for minimizing signal delay due to the RC delay of the first gate line GL1, and the two first gate drivers 110L and 110R simultaneously output the first gate driving signal Vg.

제2 게이트 구동부(120L, 120R)는 타이밍 제어부(150)로부터 인가되는 제2 게이트 제어신호(GCS2)에 대응하여 각 화소(PX)에 제2 게이트 구동신호(Vg2)를 상기 스위칭 박막트랜지스터의 게이트에 인가하여 구동 박막트랜지스터의 문턱전압 및 전자이동도 특성을 샘플링한다. The second gate driving units 120L and 120R transmit a second gate driving signal Vg2 to each pixel PX in response to the second gate control signal GCS2 applied from the timing control unit 150 to the gate of the switching thin film transistor. Is applied to the threshold voltage and electron mobility characteristics of the driving thin film transistor.

이러한 게이트 구동부(110)는 각각 다수의 스테이지를 갖는 쉬프트 레지스터로 구현될 수 있다.Each of the gate driver 110 may be implemented as a shift register having a plurality of stages.

데이터 구동부(140)는 타이밍 제어부(150)로부터 인가되는 데이터 제어신호(DCS)에 대응하여, 입력되는 화상데이터를 화소(PX)가 처리할 수 있는 아날로그 전압형태의 데이터 신호(Vdata)로 변환하여 각 데이터 배선(DL)을 통해 화소(PX)에 공급한다. The data driver 140 converts the input image data into an analog voltage data signal Vdata that can be processed by the pixel PX in response to the data control signal DCS applied from the timing controller 150. It is supplied to the pixel PX through each data line DL.

타이밍 제어부(150)는 외부 시스템(미도시)으로부터 화상데이터 및 하나이상의 타이밍 신호를 입력받아, 화상데이터를 데이터 구동부(140)가 처리할 수 있는 형태로 정렬하여 변환된 화상데이터(aRGB)로 데이터 구동부(140)에 입력하고, 상기의 게이트 제어신호(GCS) 및 데이터 제어신호(DCS)를 생성 및 출력한다.The timing controller 150 receives image data and one or more timing signals from an external system (not shown), arranges the image data in a form that can be processed by the data driver 140, and converts the data into image data (aRGB). It is input to the driver 140, and generates and outputs the gate control signal GCS and the data control signal DCS.

리셋 구동부(160)는 유기전계 발광표시장치의 초기 전원-온 여부를 감지하고, 전원-온 직후, 제1 및 제2 게이트 구동부(110L, 110R, 120L, 120R) 각각에 제1 내지 제4 리셋신호(QRST1 ~ QRST4)를 출력한다.The reset driver 160 detects whether the organic light emitting display is initially powered on, and immediately after the power-on, resets the first to fourth gate drivers 110L, 110R, 120L, and 120R, respectively. Outputs signals (QRST1 ~ QRST4).

이러한 리셋 구동부(160)는 독립적으로 신호를 출력하는 적어도 4 개의 출력단자가 형성되어 있으며, 각 출력단자는 제1 및 제2 게이트 구동부(110L, 110R, 120L, 120R)와 각각 연결되어 동일파형이나 서로 영향을 받지 않는 4 개의 제1 내지 제4 리셋신호(QRST1 ~ QRST4)를 출력하게 된다.The reset driver 160 has at least 4 output terminals that independently output signals, and each output terminal is connected to the first and second gate driving units 110L, 110R, 120L, and 120R, respectively, so as to have the same waveform or influence each other. Four first to fourth reset signals QRST1 to QRST4 that do not receive are output.

여기서, 상기 제1 내지 제4 리셋신호(QRST1 ~ QRST4)는 전원공급부(미도시)로부터 인가되는 구동전압을 전압생성회로(미도시)를 통해 별도로 생성한 4개의 신호이며, 따라서 출력단자에 연결된 부하에 따라 서로간의 신호파형에 영향을 받지 않는 신호이다. 이러한 구성에 따라, 리셋 구동부(160)는 종래 대비 연결된 부하가 1/4로 저감되어 RC 딜레이에 의한 신호지연이 최소화된 제1 내지 제4 리셋신호(QRST1 ~ QRST4)를 게이트 구동부(110)에 공급하게 된다. Here, the first to fourth reset signals QRST1 to QRST4 are four signals separately generated through a voltage generation circuit (not shown) for driving voltage applied from a power supply unit (not shown), and thus connected to the output terminal. It is a signal that is not affected by the signal waveform between each other depending on the load. According to this configuration, the reset driver 160 transmits the first to fourth reset signals QRST1 to QRST4 in which the connected load is reduced to 1/4 and the signal delay due to the RC delay is minimized to the gate driver 110. Will be supplied.

여기서, 제1 내지 제4 리셋신호(QRST1 ~ QRST4)는 1 수평기간(1H)과 같거나, 또는 1 수평기간(1H) 보다 큰 폭을 갖는 신호일 수 있다. 또한, 제1 내지 제4 리셋신호(QRST1 ~ QRST4)는 동일한 타이밍에 동시에 출력되거나, 또는 서로 다른 타이밍에 순차적으로 출력되는 신호일 수 있다. Here, the first to fourth reset signals QRST1 to QRST4 may be signals having a width equal to or greater than 1 horizontal period 1H. In addition, the first to fourth reset signals QRST1 to QRST4 may be simultaneously output at the same timing or may be signals sequentially output at different timings.

한편, 상기의 실시예에서 게이트 구동부(110)를 제외한 데이터 구동부(140), 타이밍 제어부(150) 및 리셋구동부(160)는, 하나의 메인구동IC(170)에 실장되는 형태로 구현될 수 있다.Meanwhile, in the above embodiment, the data driver 140, the timing controller 150, and the reset driver 160 excluding the gate driver 110 may be implemented in a form mounted on one main driving IC 170. .

전술한 구조에 따라, 본 발명의 유기전계 표시장치는 각 게이트 구동부에 인가되는 리셋신호를 별도의 출력단자를 통해 서로 영향을 받지 않는 형태로 공급함으로서, 게이트 구동부의 신호지연에 따른 영향을 최소화하여 유기전계 발광표시장치의 오작동이 방지된다.According to the above-described structure, the organic electric field display device of the present invention provides a reset signal applied to each gate driver in a form that is not affected by each other through separate output terminals, thereby minimizing the effect of signal delay of the gate driver. Malfunctions of the organic light emitting display device are prevented.

이하, 도면을 참조하여 본 발명의 실시예에 따른 게이트 구동부의 구조를 상세히 설명한다.Hereinafter, a structure of a gate driver according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 5는 본 발명의 실시예에 따른 게이트 구동부의 연결구조를 나타낸 도면이다.5 is a diagram illustrating a connection structure of a gate driver according to an embodiment of the present invention.

도면을 참조하면, 본 발명의 게이트 구동부는, 각각 복수의 스테이지(ST1 ~ STn, n은 자연수)로 이루어지는 제1L, 제1R 게이트 구동부(110L, 110R)와, 제2L, 제2R 게이트 구동부(120L, 120R)로 구분된다. Referring to the drawings, the gate driving unit of the present invention includes first and second gate driving units 110L and 110R each consisting of a plurality of stages (ST1 to STn, where n is a natural number), and the 2L and 2R gate driving units 120L. , 120R).

각 제1L, 제1R, 제2L, 제2R 게이트 구동부(110L, 110R, 120L, 120R)는 액정패널(100)의 양측단 비표시영역(N/A)에 형성되며, 제1 및 제2 게이트 배선(GL)을 통해 표시영역(A/A)상에 형성된 복수의 화소(PX)에 연결된다. Each of the 1L, 1R, 2L, and 2R gate driver 110L, 110R, 120L, and 120R is formed in the non-display area N/A at both ends of the liquid crystal panel 100, and the first and second gates It is connected to the plurality of pixels PX formed on the display area A/A through the wiring GL.

제1L, 제1R 게이트 구동부(110L, 110R)의 스테이지(ST1 ~ STn)들은 제1 게이트 배선(GL1)의 양단에 연결되며, 동일 수평선상의 화소(PX)들에 연결된다. 또한, 제2L, 제2R 게이트 구동부(120L, 120R)의 스테이지(ST1 ~ STn)들은 제2 게이트 배선(GL2)의 양단에 연결되며, 동일 수평선상의 화소(PX)들에 연결된다.Stages ST1 to STn of the 1L and 1R gate drivers 110L and 110R are connected to both ends of the first gate line GL1 and are connected to pixels PX on the same horizontal line. Further, the stages ST1 to STn of the 2L and 2R gate drivers 120L and 120R are connected to both ends of the second gate line GL2 and are connected to the pixels PX on the same horizontal line.

특히, 각 스테이지(ST1 ~ STn)들은 소속된 게이트 구동부에 따라 모든 스테이지 마다 리셋신호를 각각 공급받게 되며, 게이트 구동부별로 별도의 배선을 통해 서로 다른 리셋신호(QRST1 ~ QRST4)을 공급받게 된다. 이에 따라, 각 리셋신호(QRST1 ~ QRST4)들은 직접 연결된 스테이지(ST1 ~ STn)의 RC 딜레이 성분에 따른 신호지연만이 발생하게 되어, 종래보다 그 신호지연정도가 저감된다.In particular, each of the stages ST1 to STn receives a reset signal for every stage according to the gate driver to which they belong, and different reset signals QRST1 to QRST4 are supplied through separate wiring for each gate driver. Accordingly, each of the reset signals QRST1 to QRST4 generates only a signal delay according to the RC delay component of the directly connected stages ST1 to STn, and the degree of signal delay is reduced compared to the prior art.

여기서, 각 리셋신호(QRST1 ~ QRST4)의 신호지연에 가장 큰 영향을 미치는 것을 각 스테이지 (ST1 ~ STn)에 포함된 캐패시터로서, 이하 도면을 참조하여 본 발명의 실시예에 따른 게이트 구동부의 스테이지의 구조를 설명한다. Here, the capacitors included in each stage (ST1 to STn) that have the greatest effect on the signal delay of each reset signal (QRST1 to QRST4) are, with reference to the drawings below, of the stage of the gate driver according to the embodiment of the present invention. Explain the structure.

도 6은 본 발명의 실시예에 따른 게이트 구동부의 일 스테이지에 대한 등가 회로도를 나타낸 도면이다.6 is a diagram showing an equivalent circuit diagram of one stage of a gate driver according to an embodiment of the present invention.

도 6을 참조하면, 하나의 스테이지(ST1)는 복수의 박막트랜지스터(T1 ~ T10, Tu, Td) 및 적어도 하나의 캐패시터(CB)로 이루어진다. Referring to FIG. 6, one stage ST1 includes a plurality of thin film transistors T1 to T10, Tu, and Td and at least one capacitor CB.

본 발명의 게이트 구동부를 이루는 스테이지(STn)는, 개시신호(GVST)에 대응하여 도통되는 제1 박막트랜지스터(T1)와, 클록신호(CLK)에 대응하여 Q노드(Q)를 상기 제1 박막트랜지스터(T1)로부터 인가되는 게이트 로우전압(VGL)으로 방전하는 제2 박막트랜지스터(T2)와, 상기 개시신호(GVST)에 대응하여 QB노드(QB)를 게이트 하이전압(VGH)으로 충전하는 제3 및 제4 박막트랜지스터(T3, T4)와, 상기 Q노드(Q)가 게이트 로우전압(VGL)으로 방전되면, 상기 QB노드(QB)를 게이트 하이전압(VGH)으로 충전하는 제5 및 제6 박막트랜지스터(T5,T6)와, 클록신호(CLK)에 대응하여 상기 QB노드(QB)를 게이트 로우전압(VGL)으로 방전하는 제7 및 제8 박막트랜지스터(T7,T8)와, 상기 QB노드(QB)가 게이트 로우전압(VGL)으로 방전되면, 상기 Q노드(Q)를 게이트 하이전압(VGH)으로 충전하는 제9 및 제10 박막트랜지스터(T9,T10)과, 상기 Q노드(Q)가 게이트 로우전압으로 방전되면, 출력단(Vout)에 로우레벨의 클록신호(CLK)를 출력하는 풀-업 박막트랜지스터(Tu)와, 상기 QB노드(QB)가 게이트 로우전압(VGL)으로 방전되면, 상기 출력단(Vout)에 게이트 하이전압(VGH)을 출력하는 풀-다운 박막트랜지스터(Td)와, 상기 Q노드(Q)를 게이트 로우전압(VGL)보다 더 낮은 전압레벨로 부트스트랩핑(boostrapping)하는 캐패시터(CB)와, 상기 리셋신호(QRST)에 의해 상기 Q노드(Q)를 게이트 하이레벨(VGH)로 충전하는 제1 및 제2 리셋 박막트랜지스터(Tr1, Tr2)를 포함한다.The stage STn constituting the gate driver of the present invention includes a first thin film transistor T1 that is conducted in response to a start signal GVST, and a Q node Q in response to the clock signal CLK. A second thin film transistor T2 that discharges with a gate low voltage VGL applied from the transistor T1, and a second thin film transistor T2 that charges the QB node QB with a gate high voltage VGH in response to the start signal GVST. When the third and fourth thin film transistors T3 and T4 and the Q node Q are discharged to the gate low voltage VGL, the fifth and fourth thin film transistors T3 and T4 charge the QB node QB with the gate high voltage VGH. 6 thin film transistors (T5, T6), seventh and eighth thin film transistors (T7, T8) for discharging the QB node (QB) to a gate low voltage (VGL) in response to a clock signal (CLK), and the QB When the node QB is discharged to the gate low voltage VGL, the ninth and tenth thin film transistors T9 and T10 charge the Q node Q with the gate high voltage VGH, and the Q node Q ) Is discharged to the gate low voltage, the pull-up thin film transistor Tu outputs a low-level clock signal CLK to the output terminal Vout, and the QB node QB discharges to the gate low voltage VGL. Then, a pull-down thin film transistor Td that outputs a gate high voltage VGH to the output terminal Vout, and bootstrapping the Q node Q to a voltage level lower than the gate low voltage VGL ( and first and second reset thin film transistors Tr1 and Tr2 for charging the Q node Q to a gate high level VGH by the boostrapping capacitor CB and the reset signal QRST.

여기서, 캐패시터(CB)는 Q노드(Q)에 방전된 전압을 부트스트래핑을 통해 더 낮은 전압으로 방전시키기 위한 것으로, 이러한 기능을 원할하게 수행하기 위해서는 200pf 이상의 높은 용량을 갖도록 설계되어야 하며, 이를 리셋신호(QRST)에 직접적인 영향을 주는 RC 딜레이 성분으로 작용하게 된다. Here, the capacitor (CB) is for discharging the voltage discharged to the Q node (Q) to a lower voltage through bootstrapping, and to perform this function smoothly, it must be designed to have a high capacity of 200 pf or more, and reset it. It acts as an RC delay component that directly affects the signal (QRST).

또한, 복수의 박막트랜지스터(T1 ~ T10, Tu, Td)는 P타입 모스트랜지스터(P-MOSFET)가 이용되며, P타입 모스트랜지스터의 특성을 보완하기 위해, 제3,4 박막트랜지스터(T3, T4), 제5,6 박막트랜지스터(T5, T6), 제7,8 박막트랜지스터(T7, T8), 제9,10 박막트랜지스터(T9, T10) 및 제1,2 리셋 박막트랜지스터(Tr1,Tr2)는 각각 두 개의 박막트랜지스터가 서로 연결된 형태로 구성되었으나, 각 박막트랜지스터는 N타입 모스트랜지스터(N-MOSFET)로 대체될 수 있으며, 하나의 박막트랜지스터로 구현될 수도 있다.In addition, a P-type MOSFET is used for the plurality of thin film transistors (T1 to T10, Tu, Td), and in order to supplement the characteristics of the P-type MOS transistor, the third and fourth thin film transistors (T3, T4) are used. ), fifth and sixth thin-film transistors (T5, T6), seventh and eighth thin-film transistors (T7, T8), ninth and tenth thin-film transistors (T9, T10), and first and second reset thin-film transistors (Tr1, Tr2) Is configured in a form in which two thin film transistors are connected to each other, but each thin film transistor may be replaced with an N-type MOSFET, and may be implemented as a single thin film transistor.

또한, 본 발명의 게이트 구동부는 4 개의 클록신호를 이용하는 4상 구동 쉬프트 레지스터로서, 도면에서 도시된 클록신호들(CLK)은 각각 다른 타이밍의 제1 내지 제4 클록신호 중 어느 하나일 수 있다. 예를 들면, 도시된 스테이지가 제1 스테이지라고 가정하면, 제2 박막트랜지스터(T2)에 인가되는 클록신호는 제4 클록신호이고, 제7 및 제8 박막트랜지스터(T7, T8)에 인가되는 클록신호는 제3 클록신호이며, 풀-업 박막트랜지스터(Tu)에 인가되는 클록신호는 제1 클록신호일 수 있다.In addition, the gate driver of the present invention is a four-phase driving shift register using four clock signals, and the clock signals CLK shown in the drawing may be any one of first to fourth clock signals having different timings. For example, assuming that the illustrated stage is the first stage, the clock signal applied to the second thin film transistor T2 is a fourth clock signal, and the clock applied to the seventh and eighth thin film transistors T7 and T8 The signal may be a third clock signal, and the clock signal applied to the pull-up thin film transistor Tu may be a first clock signal.

이러한 구조의 스테이지(STn)는 구동시, 먼저 개시신호(GVST)가 인가되어 제1 박막트랜지스터(T1)가 도통되고, 이에 따라 제3 및 제4 박막트랜지스터(T3, T4)가 턴-온 되어 QB노드(QB)가 게이트 하이전압(VGH)으로 충전된다. 다음으로 로우레벨의 클록신호(CLK)가 제2 박막트랜지스터(T2)에 인가되어, 게이트 로우전압(VGL)으로 Q노드(Q)가 방전되게 된다. 이때 제5 및 제6 박막트랜지스터(T5, T6)는 QB노드(QB)의 현재 전압레벨을 안정적인 하이레벨로 유지하도록 한다. When the stage STn of this structure is driven, a start signal GVST is first applied to conduct the first thin film transistor T1, and accordingly, the third and fourth thin film transistors T3 and T4 are turned on. The QB node QB is charged with the gate high voltage VGH. Next, the low-level clock signal CLK is applied to the second thin film transistor T2, so that the Q node Q is discharged with the gate low voltage VGL. At this time, the fifth and sixth thin film transistors T5 and T6 maintain the current voltage level of the QB node QB at a stable high level.

이어서, 로우레벨의 클록신호가 풀-업 박막트랜지스터(Tu)에 인가되면, 이를 통해 로우레벨의 전압이 출력단(Vout)을 통해 출력되며, 이때 출력단(Vout)에 인가되는 전압에 의해 캐패시터(CB)는 Q노드(Q)의 전압을 부트스트래핑을 통해 더 낮은 레벨의 전압으로 방전시키게 되고, 이에 따라 출력단(Vout)으로 게이트 로우전압(VGL)보다 더 낮은 레벨의 전압이 출력되게 된다.Subsequently, when a low-level clock signal is applied to the pull-up thin film transistor Tu, a low-level voltage is output through the output terminal Vout. At this time, the capacitor CB is applied by the voltage applied to the output terminal Vout. ) Discharges the voltage of the Q node Q to a lower level voltage through bootstrapping, and accordingly, a voltage lower than the gate low voltage VGL is output to the output terminal Vout.

다음으로, 로우레벨의 클록신호가 제7 및 제8 박막트랜지스터(T7, T8)에 인가됨에 따라, QB노드(QB)가 게이트 로우전압(VGL)으로 방전된다. 이에 따라, 제9 및 제10 박막트랜지스터(T9, T10)는 턴-온되어 Q노드(Q)를 게이트 하이전압(VGH)으로 충전하여 풀-업 박막트랜지스터(Tu)을 턴-오프하며, 동시에 풀-다운 박막트랜지스터(Td)가 턴-온되어 게이트 하이전압(VGH)을 출력단(Vout)을 통해 출력하게 된다.Next, as the low-level clock signal is applied to the seventh and eighth thin film transistors T7 and T8, the QB node QB is discharged to the gate low voltage VGL. Accordingly, the ninth and tenth thin film transistors T9 and T10 are turned on to charge the Q node Q with the gate high voltage VGH to turn off the pull-up thin film transistor Tu, and at the same time The pull-down thin film transistor Td is turned on to output the gate high voltage VGH through the output terminal Vout.

이러한 스테이지의 구동중에는 제1 및 제2 리셋 박막트랜지스터(Tr1, Tr2)는 턴-오프 상태를 유지하게 되며, 초기 구동시, 즉 전원-온 시 로우레벨의 리셋신호(QRST)가 인가될 때, Q노드(Q)를 게이트 하이전압(VGH)으로 충전함으로서, 각 스테이지는 리셋상태가 되고, 이후 상기와 같은 방식으로 정상 구동되게 된다. During driving of these stages, the first and second reset thin film transistors Tr1 and Tr2 maintain a turn-off state, and when a low-level reset signal QRST is applied during initial driving, that is, power-on, By charging the Q node Q with the gate high voltage VGH, each stage enters a reset state, and then is normally driven in the same manner as described above.

도 7a 및 도 7b는 본 발명의 실시예에 따른 유기전계 발광표시장치의 구동시 게이트 구동부에 인가되는 리셋신호의 파형을 나타내는 도면이다.7A and 7B are diagrams illustrating waveforms of a reset signal applied to a gate driver when driving an organic light emitting display device according to an exemplary embodiment of the present invention.

도 7a 및 도 7b를 참조하면, 본 발명의 유기전계 발광표시장치의 전원-온시, 게이트 하이전압(VGH)이 하이레벨로 출력되며, 또한 리셋 구동부는 이와 동시에 서로 다른 타이밍에 순차적으로 출력되는 로우레벨의 제1 내지 제4 리셋신호(QRST1 ~ QRST4)를 출력하게 된다. 여기서, 각 제1 내지 제4 리셋신호(QRST1 ~ QRST4)의 출력순서는 도시된 바와 같이 고정된 것이 아닌 그 순서가 서로 바뀔 수 있으며, 동일한 시점에 동시에 출력될 수도 있다.7A and 7B, when the organic light emitting display device of the present invention is powered-on, a gate high voltage VGH is output at a high level, and the reset driver is simultaneously outputted at different timings. The level first to fourth reset signals QRST1 to QRST4 are output. Here, the output order of each of the first to fourth reset signals QRST1 to QRST4 is not fixed as illustrated, but may be changed in order, and may be simultaneously output at the same time.

이에 따라, 본 발명의 유기전계 발광표시장치는 리셋 구동부의 각 출력단자에 대한 부하가 이하의 표 1에 나타낸 바와 같이, 종래 대비 1/4로 저감됨을 알 수 있다.Accordingly, it can be seen that in the organic light emitting display device of the present invention, the load on each output terminal of the reset driver is reduced to 1/4 compared to the conventional one, as shown in Table 1 below.

시간time 총 부하용량Total load capacity 전압Voltage 전류electric current 종래Conventional 1㎲1㎲ 1024 pF
(200pf×4×1280)1024 pF
(200pf×4×1280) 10 V10 V 10.24 mA10.24 mA 본 발명The present invention 1㎲1㎲ 256 pF
(200pf×4×1280)256 pF
(200pf×4×1280) 10 V10 V 2.56 mA2.56 mA

상기 표 1을 참조하면, 하나의 스테이지에 구비된 캐패시터의 용량이 200pf 라고 가정하고, HD 급의 해상도를 갖는 유기전계 발광표시장치에서 하나의 게이트 구동부가 1280개의 스테이지를 포함함으로, 본 발명은 종래 대비 캐패시터 성분이 256 pF로 1/4로 저감된다.Referring to Table 1 above, assuming that the capacity of a capacitor provided in one stage is 200pf, one gate driver includes 1280 stages in an organic light emitting display device having a resolution of HD class. In contrast, the capacitor component is reduced to 256 pF by 1/4.

따라서, RC 시상수(τ) 또한 종래 102.4 ㎲ 에서 25.6 ㎲으로 저감되게 된다.Accordingly, the RC time constant (τ) is also reduced from 102.4 µs to 25.6 µs.

전술한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.Although many items are specifically described in the above description, this should be interpreted as an example of a preferred embodiment rather than limiting the scope of the invention. Accordingly, the invention should not be determined by the described embodiments, but should be defined by the claims and equivalents to the claims.

100 : 표시패널 110 : 게이트 구동부
110L, 110R : 제1 게이트 구동부 120L, 120R : 제2 게이트 구동부
140 : 데이터 구동부 150 : 타이밍 제어부
160 : 리셋 구동부 170 : 메인구동IC
A/A : 표시영역 N/A : 비표시영역
PX : 화소 GL1, GL2 : 게이트 배선
DL : 데이터 배선 Vg1, Vg2 : 게이트 구동신호
Vdata : 데이터 구동신호 GCS1,GCS2 : 제1, 제2 게이트 제어신호
DCS : 데이터 제어신호 aRGB : 변환된 화상데이터
QRST1 ~ QRST4 : 제1 내지 제4 리셋신호100: display panel 110: gate driver
110L, 110R: first gate driver 120L, 120R: second gate driver
140: data driving unit 150: timing control unit
160: reset driving unit 170: main driving IC
A/A: display area N/A: non-display area
PX: pixel GL1, GL2: gate wiring
DL: Data wiring Vg1, Vg2: Gate driving signal
Vdata: data driving signals GCS1, GCS2: first and second gate control signals
DCS: Data control signal aRGB: Converted image data
QRST1 ~ QRST4: 1st to 4th reset signal

Claims (9)

복수의 게이트 배선 및 데이터 배선이 교차 형성되고, 교차 지점에 화소가 정의되는 표시패널;
상기 표시 패널에 내장되고, 상기 복수의 게이트 배선 각각의 양단에 게이트 구동신호를 출력하는 복수의 게이트 구동부;
상기 데이터 배선에 데이터 신호를 출력하는 데이터 구동부;
상기 게이트 구동부 및 데이터 구동부를 제어하는 타이밍 제어부; 및
상기 복수의 게이트 구동부와 개별적으로 연결되는 복수의 출력단자를 통해 복수의 리셋신호를 상기 복수의 게이트 구동부에 개별적으로 출력하는 리셋 구동부를 포함하고,
상기 복수의 게이트 구동부를 리셋할 때, 상기 복수의 리셋신호는 서로 다른 타이밍에서 출력되어 상기 복수의 게이트 구동부는 서로 다른 타이밍에서 리셋되고,
상기 복수의 게이트 구동부 각각은, 복수의 스테이지로 구성되며,
상기 스테이지는,
개시신호에 대응하여 도통되는 제1 박막트랜지스터;
클록신호에 대응하여 Q노드를 상기 제1 박막트랜지스터로부터 인가되는 게이트 로우전압으로 방전하는 제2 박막트랜지스터;
상기 개시신호에 대응하여 QB노드를 게이트 하이전압으로 충전하는 제3 및 제4 박막트랜지스터;
상기 Q노드가 게이트 로우전압으로 방전되면, 상기 QB노드를 게이트 하이전압으로 충전하는 제5 및 제6 박막트랜지스터;
클록신호에 대응하여 상기 QB노드를 게이트 로우전압으로 방전하는 제7 및 제8 박막트랜지스터;
상기 QB노드가 게이트 로우전압으로 방전되면, 상기 Q노드를 게이트 하이전압으로 충전하는 제9 및 제10 박막트랜지스터;
상기 Q노드가 게이트 로우전압으로 방전되면 출력단에 로우레벨의 클록신호를 출력하는 풀-업 박막트랜지스터;
상기 QB노드가 게이트 로우전압으로 방전되면, 상기 출력단에 게이트 하이전압을 출력하는 풀-다운 박막트랜지스터;
상기 Q노드를 게이트 로우전압보다 더 낮은 전압레벨로 부트스트랩핑하는 캐패시터; 및
상기 복수의 리셋신호 중 어느 하나에 의해 상기 Q노드를 게이트 하이레벨로 충전하는 제1 및 제2 리셋 박막트랜지스터를 포함하는 유기전계 발광표시장치.A display panel in which a plurality of gate lines and data lines are cross-formed, and pixels are defined at intersection points;
A plurality of gate drivers built into the display panel and outputting gate driving signals to both ends of each of the plurality of gate lines;
A data driver outputting a data signal to the data line;
A timing controller for controlling the gate driver and the data driver; And
And a reset driving unit that individually outputs a plurality of reset signals to the plurality of gate driving units through a plurality of output terminals individually connected to the plurality of gate driving units,
When resetting the plurality of gate drivers, the plurality of reset signals are output at different timings, and the plurality of gate drivers are reset at different timings,
Each of the plurality of gate drivers is composed of a plurality of stages,
The stage,
A first thin film transistor that is conducted in response to the start signal;
A second thin film transistor discharging a Q node to a gate low voltage applied from the first thin film transistor in response to a clock signal;
Third and fourth thin film transistors charging the QB node to a gate high voltage in response to the start signal;
Fifth and sixth thin film transistors charging the QB node to a gate high voltage when the Q node is discharged to a gate low voltage;
Seventh and eighth thin film transistors discharging the QB node to a gate low voltage in response to a clock signal;
Ninth and tenth thin film transistors charging the Q node to a gate high voltage when the QB node is discharged to a gate low voltage;
A pull-up thin film transistor for outputting a low-level clock signal to an output terminal when the Q node is discharged to a gate low voltage;
A pull-down thin film transistor configured to output a gate high voltage to the output terminal when the QB node is discharged to a gate low voltage;
A capacitor bootstrapping the Q node to a voltage level lower than the gate low voltage; And
An organic light emitting display device comprising first and second reset thin film transistors for charging the Q node to a gate high level by any one of the plurality of reset signals. 제 1 항에 있어서,
상기 복수의 게이트 배선은,
상기 화소에 구비되는 제1 및 제2 박막트랜지스터의 게이트에 각각 연결되는 제1 및 제2 게이트 배선을 포함하고,
상기 게이트 구동부는,
상기 제1 게이트 배선의 양단에 각각 연결되는 제1L 및 제1R 게이트 구동부; 및
상기 제2 게이트 배선의 양단에 각각 연결되는 제2L 및 제2R 게이트 구동부를 포함하는 유기전계 발광표시장치.The method of claim 1,
The plurality of gate wirings,
First and second gate wirings respectively connected to gates of first and second thin film transistors provided in the pixel,
The gate driver,
First L and 1R gate drivers respectively connected to both ends of the first gate line; And
An organic light emitting display device comprising 2L and 2R gate drivers respectively connected to both ends of the second gate line. 제 2 항에 있어서,
상기 복수의 리셋신호는,
상기 제1L, 제1R, 제2L 및 제2R 게이트 구동부에 각각 출력되는 제1 내지 제4 리셋신호를 포함하고
상기 제1 내지 제4 리셋신호는 서로 다른 타이밍에서 출력되는 유기전계 발광표시장치.The method of claim 2,
The plurality of reset signals,
First to fourth reset signals respectively output to the 1L, 1R, 2L and 2R gate drivers, and
The first to fourth reset signals are output at different timings. 제 3 항에 있어서,
상기 제1 내지 제4 리셋신호는,
1 수평기간과 같거나, 또는 1 수평기간 보다 큰 폭을 갖는 유기전계 발광표시장치.The method of claim 3,
The first to fourth reset signals,
An organic light emitting display device having a width equal to or greater than 1 horizontal period. 제 1 항에 있어서,
상기 리셋 구동부는 전원 온 시 상기 복수의 리셋신호를 출력하는 유기전계 발광표시장치.The method of claim 1,
The reset driver outputs the plurality of reset signals when power is turned on. 삭제delete 제 1 항에 있어서,
상기 캐패시터는, 용량이 200pf 이상인 유기전계 발광표시장치. The method of claim 1,
The capacitor is an organic light emitting display device having a capacity of 200pf or more. 삭제delete 제 1 항에 있어서,
상기 데이터 구동부, 타이밍 제어부 및 리셋구동부는,
하나의 메인구동IC에 내장되는 유기전계 발광표시장치.The method of claim 1,
The data driver, the timing controller, and the reset driver,
An organic light emitting display device built into one main driving IC.
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