KR102156772B1 - Display Device - Google Patents

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Abstract

본 발명은 표시패널; 상기 표시패널의 데이터링크부에 위치하는 데이터라인들; 상기 데이터라인들에 연결되고 상기 데이터라인들을 통해 데이터신호를 출력하는 출력버퍼 회로부를 갖는 데이터구동부; 및 상기 데이터구동부를 제어하는 타이밍제어부를 포함하되, 상기 데이터링크부에 위치하는 데이터라인들은 서로 다른층에 교번하여 위치하는 홀수라인의 데이터라인들과 짝수라인의 데이터라인들을 포함하고, 상기 출력버퍼 회로부는 상기 데이터링크부에 위치하는 데이터라인들 간의 공정 편차에 대응하여 바이어스 커런트가 달라지는 것을 특징으로 하는 표시장치를 제공한다.The present invention is a display panel; Data lines located in the data link portion of the display panel; A data driver connected to the data lines and having an output buffer circuit for outputting a data signal through the data lines; And a timing control unit for controlling the data driving unit, wherein the data lines located in the data link unit include data lines of odd lines and data lines of even lines alternately located on different layers, and the output buffer The circuit unit provides a display device, wherein a bias current is changed in response to a process variation between data lines located in the data link unit.

Description

표시장치{Display Device}Display Device

본 발명은 표시장치에 관한 것이다.The present invention relates to a display device.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 현재 액정표시장치 및 유기전계발광표시장치와 같은 표시장치는 소형, 중형 및 대형에 이르기까지 구현되고 있다.With the development of information technology, the market for display devices, which is a connection medium between users and information, is growing. Currently, display devices such as liquid crystal displays and organic light emitting display devices are being implemented in small, medium and large sizes.

표시장치는 매트릭스 형태로 배치된 서브 픽셀들을 포함하는 표시패널, 표시패널을 구동하는 구동부 및 구동부를 제어하는 타이밍제어부가 포함된다. 구동부에는 표시패널에 게이트신호를 공급하는 게이트구동부 및 표시패널에 데이터신호를 공급하는 데이터구동부 등이 포함된다.The display device includes a display panel including subpixels arranged in a matrix form, a driving unit for driving the display panel, and a timing control unit for controlling the driving unit. The driver includes a gate driver that supplies a gate signal to the display panel and a data driver that supplies a data signal to the display panel.

통상적으로 소형 또는 중형 표시장치는 구동부가 집적회로 등의 형태로 표시패널에 위치하게 된다. 구동부가 표시패널에 위치하는 경우, 이의 출력 핀과 접촉하는 범프패드들에 연결된 배선들은 인접한 배선과 일정한 피치를 유지하며 표시부까지 배선된다.In general, in a small or medium-sized display device, a driver is positioned on a display panel in the form of an integrated circuit or the like. When the driving unit is located on the display panel, wirings connected to bump pads in contact with the output pins thereof maintain a constant pitch with adjacent wirings and are wired to the display unit.

표시장치의 베젤 영역의 폭은 표시부의 외부에 형성된 배선들을 형성하는 공정 및 이를 배선하는 라우팅 방법에 따라 좌우된다. 종래에는 베젤 영역을 최소화하는 네로우 베젤(Narrow bezel)을 구현하기 위해 다양한 방식이 제안된 바 있다.The width of the bezel area of the display device depends on a process of forming wirings formed outside the display unit and a routing method for wiring them. Conventionally, various methods have been proposed to implement a narrow bezel that minimizes the bezel area.

그 예로 종래에는 데이터링크부에 위치하는 데이터라인들을 단층이 아닌 복층으로 설계하는 방식으로 설계 공간을 확보하여 네로우 베젤을 구현하였다. 하지만, 데이터링크부에 위치하는 데이터라인들을 복층으로 설계할 경우, 층별 공정 편차로 인하여 표시패널에 세로줄 등의 화질 불량이 야기되고 있는바 이의 개선이 요구된다.For example, in the related art, a narrow bezel has been implemented by securing a design space by designing data lines located in a data link unit in a multilayer rather than a single layer. However, when the data lines located in the data link unit are designed in a double layer, quality defects such as vertical lines are caused in the display panel due to process variation for each layer, and thus improvement is required.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 데이터링크부에 위치하는 데이터라인들을 복층으로 설계할 경우, 층별 공정 편차로 인하여 표시패널에 세로줄 등의 화질 불량이 야기되는 문제를 개선 및 방지하여 표시품질과 신뢰성을 높이는 것이다.The present invention for solving the problems of the above-described background technology is to improve and prevent a problem in which image quality defects, such as vertical lines, are caused in the display panel due to process variation by layer when the data lines located in the data link unit are designed in a double layer. It is to increase display quality and reliability.

상술한 과제 해결 수단으로 본 발명은 표시패널; 상기 표시패널의 데이터링크부에 위치하는 데이터라인들; 상기 데이터라인들에 연결되고 상기 데이터라인들을 통해 데이터신호를 출력하는 출력버퍼 회로부를 갖는 데이터구동부; 및 상기 데이터구동부를 제어하는 타이밍제어부를 포함하되, 상기 데이터링크부에 위치하는 데이터라인들은 서로 다른층에 교번하여 위치하는 홀수라인의 데이터라인들과 짝수라인의 데이터라인들을 포함하고, 상기 출력버퍼 회로부는 상기 데이터링크부에 위치하는 데이터라인들 간의 공정 편차에 대응하여 바이어스 커런트가 달라지는 것을 특징으로 하는 표시장치를 제공한다.The present invention is a display panel as a means for solving the above problems; Data lines located in the data link portion of the display panel; A data driver connected to the data lines and having an output buffer circuit for outputting a data signal through the data lines; And a timing control unit for controlling the data driving unit, wherein the data lines located in the data link unit include data lines of odd lines and data lines of even lines alternately located on different layers, and the output buffer The circuit unit provides a display device, wherein a bias current is changed in response to a process variation between data lines located in the data link unit.

상기 공정 편차는 상기 홀수라인의 데이터라인들과 상기 짝수라인의 데이터라인들 간에 발생할 수 있다.The process deviation may occur between data lines of the odd line and data lines of the even line.

상기 공정 편차는 매 라인마다 발생할 수 있다.The process deviation may occur for every line.

상기 공정 편차는 일부 라인에 발생할 수 있다.The process deviation may occur in some lines.

상기 홀수라인의 데이터라인들과 상기 짝수라인의 데이터라인들 간의 저항차는 a ≠ b이고, 상기 a는 상기 홀수라인의 데이터라인들의 저항값이고, 상기 b는 상기 짝수라인의 데이터라인들의 저항값이며, 상기 출력버퍼 회로부는 상기 홀수라인의 데이터라인들과 짝수라인의 데이터라인들에 대한 바이어스 커런트가 달라질 수 있다.The resistance difference between the data lines of the odd line and the data lines of the even line is a ≠ b, the a is the resistance value of the data lines of the odd line, and b is the resistance value of the data lines of the even line The output buffer circuit unit may have different bias currents for the data lines of the odd line and the data lines of the even line.

상기 타이밍제어부는 상기 출력버퍼 회로부의 바이어스 커런트를 달리하는 바이어스 커런트 제어 레지스터값을 상기 데이터구동부에 공급할 수 있다.The timing control unit may supply a bias current control register value for varying the bias current of the output buffer circuit unit to the data driver.

본 발명은 데이터링크부에 위치하는 데이터라인들을 복층으로 설계할 경우, 층별 공정 편차로 인하여 표시패널에 세로줄 등의 화질 불량이 야기되는 문제를 개선 및 방지하여 표시품질과 신뢰성을 높일 수 있는 효과가 있다.The present invention has an effect of improving display quality and reliability by improving and preventing a problem in which image quality defects, such as vertical lines, are caused on the display panel due to process deviations for each layer when designing data lines located in a data link unit in a double layer. have.

도 1은 표시장치를 개략적으로 나타낸 블록도.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도.
도 3은 표시패널의 구성을 나타낸 평면도.
도 4는 데이터링크부에 위치하는 데이터라인들의 단면도.
도 5는 데이터링크부의 복층 설계에 따른 문제점을 설명하기 위한 도면.
도 6은 본 발명의 일 실시예에 따른 데이터구동부의 출력버퍼 회로부를 나타낸 도면.1 is a block diagram schematically showing a display device.
FIG. 2 is a schematic configuration diagram of a sub-pixel shown in FIG. 1;
3 is a plan view showing a configuration of a display panel.
4 is a cross-sectional view of data lines located in a data link unit.
5 is a diagram for explaining a problem in a multilayer design of a data link unit.
6 is a view showing an output buffer circuit of a data driver according to an embodiment of the present invention.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.Hereinafter, specific details for carrying out the present invention will be described with reference to the accompanying drawings.

도 1은 표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이며, 도 3은 표시패널의 구성을 나타낸 평면도이며, 도 4는 데이터링크부에 위치하는 데이터라인들의 단면도이고, 도 5는 데이터링크부의 복층 설계에 따른 문제점을 설명하기 위한 도면이며, 도 6은 본 발명의 일 실시예에 따른 데이터구동부의 출력버퍼 회로부를 나타낸 도면이다.1 is a block diagram schematically showing a display device, FIG. 2 is a schematic configuration diagram of a sub-pixel shown in FIG. 1, FIG. 3 is a plan view showing a configuration of a display panel, and FIG. 4 is a data link unit A cross-sectional view of positioned data lines, FIG. 5 is a diagram for explaining a problem in a multilayer design of a data link unit, and FIG. 6 is a view showing an output buffer circuit of a data driving unit according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 표시장치에는 영상공급부(110), 타이밍제어부(120), 게이트구동부(130), 데이터구동부(140) 및 표시패널(150)이 포함된다.As illustrated in FIG. 1, the display device includes an image supply unit 110, a timing control unit 120, a gate driving unit 130, a data driving unit 140, and a display panel 150.

영상공급부(110)는 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호 및 클럭신호 등의 타이밍 제어신호와 더불어 데이터신호(DATA)를 타이밍제어부(120)에 공급한다.The image supply unit 110 supplies a data signal DATA to the timing control unit 120 along with timing control signals such as a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, and a clock signal.

타이밍제어부(120)는 영상공급부(110)로부터 공급된 타이밍 제어신호 등을 기반으로 게이트구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 데이터신호(DATA)를 데이터구동부(140)에 공급한다.The timing control unit 120 determines the operation timing of the gate timing control signal GDC and the data driving unit 140 for controlling the operation timing of the gate driving unit 130 based on the timing control signal supplied from the image supply unit 110. A data timing control signal DDC for control is output. The timing control unit 120 supplies the data signal DATA together with the data timing control signal DDC to the data driver 140.

게이트구동부(130)는 타이밍제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호를 출력한다. 게이트구동부(130)는 게이트라인들(GL1 ~ GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들(SP)에 게이트신호를 공급한다. 게이트구동부(130)는 집적회로(Integrated Circuit; IC) 형태로 형성되거나 표시패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.The gate driver 130 outputs a gate signal while shifting the level of the gate voltage in response to the gate timing control signal GDC supplied from the timing control unit 120. The gate driver 130 supplies a gate signal to the subpixels SP included in the display panel 150 through the gate lines GL1 to GLm. The gate driver 130 is formed in the form of an integrated circuit (IC) or is formed on the display panel 150 in a gate-in panel method.

데이터구동부(140)은 타이밍제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 샘플링하고 래치하며 감마 기준전압에 대응하여 아날로그 형태로 변환하여 출력한다. 데이터구동부(140)는 데이터라인들(DL1 ~ DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들(SP)에 데이터신호(DATA)를 공급한다. 데이터구동부(140)는 집적회로(Integrated Circuit; IC) 형태로 형성된다.The data driver 140 samples and latches the data signal DATA in response to the data timing control signal DDC supplied from the timing control unit 120, and converts it into an analog form in response to the gamma reference voltage and outputs the sample. The data driver 140 supplies a data signal DATA to the sub-pixels SP included in the display panel 150 through the data lines DL1 to DLn. The data driver 140 is formed in an integrated circuit (IC) form.

표시패널(150)은 게이트구동부(130)로부터 공급된 게이트신호와 데이터구동부(140)로부터 공급된 데이터신호(DATA)에 대응하여 영상을 표시한다. 표시패널(150)에는 영상을 표시하기 위해 빛을 발광하거나 빛을 제어하는 서브 픽셀들(SP)이 포함된다. 서브 픽셀들(SP)은 하부기판과 상부기판 사이에 박막 형태로 형성된다.The display panel 150 displays an image in response to the gate signal supplied from the gate driver 130 and the data signal DATA supplied from the data driver 140. The display panel 150 includes subpixels SP that emit light or control light to display an image. The sub-pixels SP are formed in the form of a thin film between the lower substrate and the upper substrate.

도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 게이트라인들(GL1)과 데이터라인들(DL1)에 연결된 스위칭 트랜지스터(SW)와 스위칭 트랜지스터(SW)를 통해 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)가 포함된다. 픽셀회로(PC)의 구성에 따라 서브 픽셀들(SP)은 액정소자를 포함하는 액정표시패널로 구현되거나 유기발광소자를 포함하는 유기발광표시패널 등으로 구현된다.As shown in FIG. 2, one sub-pixel corresponds to a switching transistor SW connected to the gate lines GL1 and the data lines DL1 and a data signal DATA supplied through the switching transistor SW. And a pixel circuit (PC) that operates accordingly. Depending on the configuration of the pixel circuit PC, the sub-pixels SP may be implemented as a liquid crystal display panel including a liquid crystal device or an organic light emitting display panel including an organic light emitting device.

표시패널(150)이 액정표시패널로 구성된 경우, 이는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 구현된다. 표시패널(150)이 유기발광표시패널로 구성된 경우, 이는 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 구현된다.When the display panel 150 is composed of a liquid crystal display panel, it is a TN (Twisted Nematic) mode, VA (Vertical Alignment) mode, IPS (In Plane Switching) mode, FFS (Fringe Field Switching) mode, or ECB (Electrically Controlled Birefringence) mode. Implemented in mode. When the display panel 150 is composed of an organic light emitting display panel, this is implemented in a top-emission method, a bottom-emission method, or a dual-emission method.

도 3에 도시된 바와 같이, 표시패널(150)에는 표시부(AA), 게이트구동부(130a, 130b), 데이터구동부(140) 및 신호패드들(160)이 형성된다. 도 1을 참조하여 설명한 영상공급부(110) 및 타이밍제어부(120)는 외부기판에 형성되므로 이는 미도시한 상태이다.As shown in FIG. 3, a display unit AA, gate driving units 130a and 130b, data driving units 140 and signal pads 160 are formed on the display panel 150. Since the image supply unit 110 and the timing control unit 120 described with reference to FIG. 1 are formed on an external substrate, they are not shown.

표시부(AA)는 매트릭스 형태로 형성된 서브 픽셀들(SP)을 포함한다. 표시부(AA)를 제외한 외부 영역은 비표시영역(NAx, NAy1, NAy2)이 되는 베젤(Bezel) 영역으로 정의된다. 이때, 제1 및 제2비표시영역(NAy1, NAy2)은 측면 베젤 영역으로 정의되고, 제3비표시영역(NAx)은 하부 베젤 영역(이는 보는 방향에 따라 상부 베젤 영역으로 정의되기도 하나 본 발명에서는 하부 베젤 영역으로 함)으로 정의된다.The display unit AA includes sub-pixels SP formed in a matrix form. The external area excluding the display unit AA is defined as a bezel area that becomes the non-display areas NAx, NAy1, and NAy2. At this time, the first and second non-display areas NAy1 and NAy2 are defined as side bezel areas, and the third non-display area NAx is a lower bezel area (this is also defined as an upper bezel area depending on the viewing direction, but the present invention) Is defined as the lower bezel area).

게이트구동부(130a, 130b)는 표시패널(150)의 측면 외곽에 형성되거나 외부기판 상에 형성된다. 게이트구동부(130a, 130b)가 게이트인패널(Gate In Panel) 방식으로 형성된 경우, 이는 도면과 같이 표시부(AA)의 좌측 및 우측 표시패널(150)에 정의된 제1 및 제2비표시영역(NAy1, NAy2)에 형성될 수 있다. 이때, 게이트구동부(130a, 130b)는 표시패널(150)의 해상도에 따라 제1 및 제2비표시영역(NAy1, NAy2)에 형성되거나 이들 중 하나의 비표시영역(NAy1 또는 NAy2)에 형성될 수 있다.The gate driving parts 130a and 130b are formed on the outer side of the display panel 150 or on the external substrate. When the gate driving units 130a and 130b are formed in a gate in panel method, this is the first and second non-display areas defined on the left and right display panels 150 of the display unit AA as shown in the drawing. NAy1, NAy2) may be formed. In this case, the gate driver 130a and 130b may be formed in the first and second non-display areas NAy1 and NAy2 or in one of the non-display areas NAy1 or NAy2 according to the resolution of the display panel 150. I can.

신호패드들(160)은 표시패널(150)의 일측 최 외곽에 형성된다. 신호패드들(160)은 다수의 패드들로 구성되며, 이는 표시패널(150)의 해상도에 따라 제3비표시영역(NAx)에 위치하는 일측 최 외곽의 한 부분에 형성되거나 제1 및 제2비표시영역(NAy1, NAy2)에 위치하는 일측 및 타측 최 외곽의 한 부분에 형성될 수 있다.The signal pads 160 are formed on the outermost side of the display panel 150. The signal pads 160 are composed of a plurality of pads, which are formed at the outermost part of one side located in the third non-display area NAx according to the resolution of the display panel 150 or the first and second pads. It may be formed in a portion of the outermost portion of one side and the other side positioned in the non-display areas NAy1 and NAy2.

통상 타이밍제어부(120)는 물론 전원공급부 등은 외부기판(예컨대, 인쇄회로기판) 상에 집적회로 형태로 실장된다. 따라서, 신호패드들(160)은 타이밍제어부(120) 등이 형성된 외부기판과 연결되는 부분이 되며, 외부기판으로부터 출력되는 각종 신호나 전원을 표시패널(150)에 전달 및 공급하는 역할을 하게 된다.In general, the timing control unit 120 as well as the power supply unit are mounted in the form of an integrated circuit on an external substrate (eg, a printed circuit board). Accordingly, the signal pads 160 become parts connected to the external substrate on which the timing control unit 120 is formed, and serve to transmit and supply various signals or power output from the external substrate to the display panel 150. .

데이터구동부(140)는 표시패널(150)에 형성된 신호패드들(160)과 표시부(AA) 사이에 위치하는 제3비표시영역(NAx)에 형성된다. 데이터구동부(140)는 집적회로 형태로 구성되어 표시패널(150)에 형성된 범프패드들 상에 실장된다.The data driver 140 is formed in a third non-display area NAx positioned between the signal pads 160 formed on the display panel 150 and the display unit AA. The data driver 140 is configured in the form of an integrated circuit and mounted on bump pads formed on the display panel 150.

게이트구동부(130a, 130b) 및 데이터구동부(140)는 표시패널(150) 상에 형성된 게이트라인들 및 데이터라인들을 통해 표시부(AA)에 포함된 서브 픽셀들(SP)에 연결된다.The gate driving units 130a and 130b and the data driving unit 140 are connected to the subpixels SP included in the display unit AA through gate lines and data lines formed on the display panel 150.

한편, 표시부(AA)의 외부에 형성된 게이트라인들 및 데이터라인들의 경우 베젤 영역에 배선된다. 표시부(AA)와 데이터구동부(140) 사이는 통상 데이터링크부라고 칭한다. 데이터링트부에는 표시부(AA) 방향으로 라우팅됨과 더불어 데이터구동부(140)에 연결된 데이터라인들이 형성된다.Meanwhile, gate lines and data lines formed outside the display unit AA are wired to the bezel area. Between the display unit AA and the data driving unit 140 is generally referred to as a data link unit. Data lines are routed in the direction of the display unit AA and connected to the data driver 140 in the data link unit.

도 4에 도시된 바와 같이, 데이터링크부에 위치하는 데이터라인들(152, 154)은 복층으로 형성된다. 데이터링크부에 위치하는 데이터라인들(152, 154)을 구체적으로 설명하면 다음과 같다.As shown in FIG. 4, the data lines 152 and 154 located in the data link unit are formed in a double layer. The data lines 152 and 154 located in the data link unit will be described in detail as follows.

도 4의 (a)와 같이, 하부기판(151) 상에는 홀수라인의 데이터라인들(152)이 형성된다. 홀수라인의 데이터라인들(152)은 박막 트랜지스터의 게이트전극과 동일한 물질로 형성된다. 홀수라인의 데이터라인들(152) 상에는 제1절연막(153)이 형성된다.As shown in FIG. 4A, data lines 152 of odd numbers are formed on the lower substrate 151. The data lines 152 of odd lines are formed of the same material as the gate electrode of the thin film transistor. A first insulating layer 153 is formed on the data lines 152 of odd lines.

제1절연막(153)은 게이트전극 및 게이트라인들을 덮는다. 제1절연막(153) 상에는 짝수라인의 데이터라인들(154)이 형성된다. 짝수라인의 데이터라인들(154)은 박막 트랜지스터의 소오스 및 드레인전극과 동일한 물질로 형성된다. 짝수라인의 데이터라인들(154) 상에는 제2절연막(155)이 형성된다. 제2절연막(155)은 소오스전극, 드레인전극 및 데이터라인들을 덮는다.The first insulating layer 153 covers the gate electrode and the gate lines. Data lines 154 of even-numbered lines are formed on the first insulating layer 153. The even-numbered data lines 154 are formed of the same material as the source and drain electrodes of the thin film transistor. A second insulating layer 155 is formed on the even-numbered data lines 154. The second insulating layer 155 covers the source electrode, the drain electrode, and the data lines.

홀수라인의 데이터라인들(152)과 짝수라인의 데이터라인들(154)은 도 4와 같이 복층으로 형성되고 서로 다른층에 교번하여 위치한다. 홀수라인의 데이터라인들(152)과 짝수라인의 데이터라인들(154)은 한 라인씩 지그재그(zigzag) 형태로 배치되므로 각 라인 간의 이격 공간을 넓게 마련할 수 있다.The data lines 152 of the odd lines and the data lines 154 of the even lines are formed in a double layer as shown in FIG. 4 and are alternately positioned on different layers. The odd-numbered data lines 152 and the even-numbered data lines 154 are arranged line by line in a zigzag shape, so that a wide space between each line can be provided.

이로 인하여, 홀수라인의 데이터라인들(152)과 짝수라인의 데이터라인들(154)의 라인 폭을 넓게 하거나 두께를 증가시킬 수 있어(설계 공간 확보), 표시패널의 네로우 베젤(Narrow bezel)을 구현할 수 있다.Accordingly, the line width or thickness of the data lines 152 of the odd lines and the data lines 154 of the even lines can be increased (to secure a design space), and thus a narrow bezel of the display panel Can be implemented.

그러나, 도 4의 (b)와 같이 표시패널 제조시의 공정 편차로 인하여 홀수라인의 데이터라인들(152)의 라인 폭(a)과 짝수라인의 데이터라인들(154)의 라인 폭(b)이 달라지는 문제(또는 두께의 편차에 따른 문제도 발생할 수 있음)가 발생할 수 있다. 이 경우, 홀수라인의 데이터라인들(152)과 짝수라인의 데이터라인들(154) 간에 저항 차이가 발생하게 된다.However, the line width (a) of the data lines 152 of odd-numbered lines and the line width (b) of data lines 154 of even-numbered lines due to a process variation in manufacturing the display panel as shown in FIG. 4B. This changeable problem (or problems due to variations in thickness may also occur) may occur. In this case, a difference in resistance occurs between the data lines 152 of odd lines and the data lines 154 of even lines.

도 5에 도시되 바와 같이, 데이터링크부(Data Link)에 위치하는 홀수라인의 데이터라인들(152)과 짝수라인의 데이터라인들(154) 간에 저항 차이가 발생하게 되면, 표시패널의 표시부(AA)에 표시되는 영상은 "어두움, 정상, 어두움, 정상"과 같은 형태로 세로줄 등의 화질 불량이 야기된다.As shown in FIG. 5, when a difference in resistance occurs between the data lines 152 of odd lines and the data lines 154 of even lines located in the data link unit, the display unit ( The image displayed in AA) has a form such as "dark, normal, dark, normal" and causes poor image quality such as vertical lines.

위와 같은 문제는 데이터링크부의 복층 설계시, 공정 편차 발생에 의해 나타나는 문제로서, 제조공정의 변경을 통해 개선할 수 있는 방법 등을 모색해 보았으나 많은 어려움이 따랐다.The above problem is a problem that occurs due to process deviations when designing a multilayer data link unit, and has tried to find a method that can be improved by changing the manufacturing process, but there were many difficulties.

한편, 데이터라인들과 연결된 데이터구동부에는 데이터신호를 최종적으로 출력하는 출력버퍼 회로부가 포함되어 있다. 출력버퍼 회로부의 경우, 바이어스 커런트 제어(Bias Current Control)를 통해 데이터라인들로부터 출력되는 데이터신호의 세기를 조절할 수 있다. 따라서, 본 발명은 데이터구동부의 출력버퍼 회로부를 이용하여 데이터링크부의 복층 설계시 야기될 수 있는 문제를 개선 및 방지하는데, 이에 대해 설명하면 다음과 같다.Meanwhile, the data driver connected to the data lines includes an output buffer circuit that finally outputs a data signal. In the case of the output buffer circuit unit, the strength of data signals output from the data lines may be adjusted through bias current control. Accordingly, the present invention improves and prevents problems that may occur when designing a multilayer of a data link unit using an output buffer circuit unit of a data driving unit. This will be described as follows.

다만, 이하의 설명에서는 표시패널의 데이터라인들을 측정한 결과, 데이터링크부(Data Link)에 위치하는 홀수라인의 데이터라인들(152)의 라인 폭(a)과 짝수라인의 데이터라인들(154)의 라인 폭(b)이 a ≠ b 일 경우를 예로 설명한다.However, in the following description, as a result of measuring the data lines of the display panel, the line width (a) of the odd-numbered data lines 152 and the even-numbered data lines 154 located in the data link unit (Data Link). The case where the line width b of) is a ≠ b will be described as an example.

도 6에 도시된 바와 같이, 데이터구동부(140)에는 출력버퍼 회로부(OBF) 및 바이어스 커런트 조절부(미도시) 등이 포함된다. 출력버퍼 회로부(OBF)는 데이터신호를 최종적으로 출력하는 장치이다. 바이어스 커런트 조절부(미도시)는 출력버퍼 회로부(OBF)에 공급되는 바이어스 커런트를 조절하는 장치이다. 바이어스 커런트 조절부(미도시)는 내부 또는 외부로부터 공급된 신호에 대응하여 출력버퍼 회로부(OBF)에 공급할 바이어스 커런트를 달리한다.As shown in FIG. 6, the data driver 140 includes an output buffer circuit part ODF and a bias current adjusting part (not shown). The output buffer circuit unit OBF is a device that finally outputs a data signal. The bias current adjustment unit (not shown) is a device that adjusts the bias current supplied to the output buffer circuit unit OBF. The bias current adjustment unit (not shown) varies a bias current to be supplied to the output buffer circuit unit OBF in response to a signal supplied from the inside or outside.

출력버퍼 회로부(OBF)의 홀수라인들(S1, S3, S1617, S1619)은 데이터링크부(Data Link)에 위치하는 홀수라인의 데이터라인들과 연결된다. 출력버퍼 회로부(OBF)의 짝수라인들(S2, S4, S1618, S1620)은 데이터링크부(Data Link)에 위치하는 짝수라인의 데이터라인들과 연결된다.The odd-numbered lines S1, S3, S1617, and S1619 of the output buffer circuit unit OBF are connected to data lines of the odd-numbered lines located in the data link unit. The even-numbered lines S2, S4, S1618, and S1620 of the output buffer circuit part OBF are connected to data lines of even-numbered lines located in the data link part.

앞서 도 5를 참조하여 설명하였듯이, 표시패널의 데이터라인들을 측정한 결과, 데이터링크부(Data Link)에 위치하는 홀수라인의 데이터라인들(152)의 라인 폭(a)과 짝수라인의 데이터라인들(154)의 라인 폭(b)은 a ≠ b 로 나타났다. 즉, 홀수라인의 데이터라인들(152)의 라인 폭(a)과 짝수라인의 데이터라인들(154)의 라인 폭(b)은 공정 편차 발생으로 인하여 어느 한쪽의 데이터라인들의 폭이 좁아졌다.As previously described with reference to FIG. 5, as a result of measuring the data lines of the display panel, the line width (a) of the odd-numbered data lines 152 and the even-numbered data lines located in the data link unit The line width (b) of the field 154 was a ≠ b. That is, the line width (a) of the data lines 152 of odd-numbered lines and the line width (b) of data lines 154 of even-numbered lines have narrowed the width of one of the data lines due to a process deviation.

홀수라인의 데이터라인들(152)의 라인 폭(a)과 짝수라인의 데이터라인들(154)의 라인 폭(b)이 a ≠ b 로 나타났다는 것은 이들 간의 저항차 또한 a ≠ b 로 나타났다는 의미와 같다. The fact that the line width (a) of the odd-numbered data lines 152 and the line width (b) of the even-numbered data lines 154 were a ≠ b indicates that the resistance difference between them also appeared as a ≠ b. Same as meaning.

실험 결과, 출력버퍼 회로부(OBF)의 홀수라인들(S1, S3, S1617, S1619)의 바이어스 커런트와 출력버퍼 회로부(OBF)의 짝수라인들(S2, S4, S1618, S1620)의 바이어스 커런트를 조절하면 이에 대한 문제를 개선 및 방지할 수 있는 것으로 나타났다.As a result of the experiment, the bias current of the odd lines (S1, S3, S1617, S1619) of the output buffer circuit unit (OBF) and the bias current of the even number lines (S2, S4, S1618, S1620) of the output buffer circuit unit (OBF) are adjusted. It was found that the problem can be improved and prevented.

그러므로, 본 발명의 일 실시예는 출력버퍼 회로부(OBF)의 홀수라인들(S1, S3, S1617, S1619)의 바이어스 단자를 홀수 바이어스 단자(ODD)에 공통으로 연결하고, 출력버퍼 회로부(OBF)의 짝수라인들(S2, S4, S1618, S1620)의 바이어스 단자를 짝수 바이어스 단자(EVEN)에 공통으로 연결한다.Therefore, in an embodiment of the present invention, the bias terminals of the odd lines S1, S3, S1617, S1619 of the output buffer circuit unit OBF are commonly connected to the odd bias terminals ODD, and the output buffer circuit unit OBF The bias terminals of the even lines S2, S4, S1618, and S1620 of are commonly connected to the even bias terminal EVEN.

그리고 출력버퍼 회로부(OBF)의 홀수라인들(S1, S3, S1617, S1619)에 연결된 홀수 바이어스 단자(ODD)와 출력버퍼 회로부(OBF)의 짝수라인들(S2, S4, S1618, S1620)에 연결된 짝수 바이어스 단자(EVEN)에 공급할 바이어스 커런트를 조절한다. 이때, 홀수 바이어스 단자(ODD)와 짝수 바이어스 단자(EVEN)에 공급할 바이어스 커런트를 조절하는 장치는 바이어스 커런트 조절부(미도시)이다.And the odd bias terminal (ODD) connected to the odd-numbered lines (S1, S3, S1617, S1619) of the output buffer circuit part (OBF) and the even-numbered lines (S2, S4, S1618, S1620) of the output buffer circuit part (OBF). Adjusts the bias current to be supplied to the even bias terminal (EVEN). In this case, a device for adjusting bias currents to be supplied to the odd bias terminal ODD and the even bias terminal EVEN is a bias current adjusting unit (not shown).

그리고 홀수 바이어스 단자(ODD)와 짝수 바이어스 단자(EVEN)를 조절하여 홀수라인의 데이터라인들(152)의 라인 폭(a)과 짝수라인의 데이터라인들(154)의 라인 폭(b)이 물리적으로는 a ≠ b이지만, 데이터신호의 세기를 조절하여 a = b로 보정한다.And by adjusting the odd bias terminal (ODD) and the even bias terminal (EVEN), the line width (a) of the data lines 152 of the odd line and the line width (b) of the data lines 154 of the even line are physically Is a ≠ b, but a = b is corrected by adjusting the strength of the data signal.

한편, 데이터구동부 내에 포함된 출력버퍼 회로부(OBF)는 타이밍제어부로부터 출력된 바이어스 커런트 제어 레지스터값에 대응하여 라인별 조절이 가능하다. 이때, 타이밍제어부로부터 출력된 바이어스 커런트 제어 레지스터값은 바이어스 커런트 조절부(미도시)에 공급되고 바이어스 커런트 조절부(미도시)는 바이어스 커런트 제어 레지스터값에 대응하여 출력버퍼 회로부(OBF)에 공급할 바이어스 커런트를 조절한다.On the other hand, the output buffer circuit part (OBF) included in the data driving part can be adjusted for each line in response to the bias current control register value output from the timing control part. At this time, the bias current control register value output from the timing control unit is supplied to the bias current adjustment unit (not shown), and the bias current control unit (not shown) corresponds to the bias current control register value, and the bias to be supplied to the output buffer circuit unit (OBF). Adjust the current.

그러므로, 출력버퍼 회로부(OBF)의 바이어스 단자를 홀수 바이어스 단자(ODD)와 짝수 바이어스 단자(EVEN)에 각각 구분하여 공통으로 연결한다는 표현은 물리적 및 회로적 접속으로 해석되어서는 아니 될 것이다. Therefore, the expression that the bias terminal of the output buffer circuit part OBF is connected to the odd bias terminal ODD and the even bias terminal EVEN in common should not be interpreted as a physical and circuit connection.

한편, 위의 설명에서는 데이터링크부(Data Link)에 위치하는 홀수라인의 데이터라인들(152)의 라인 폭(a)과 짝수라인의 데이터라인들(154)의 라인 폭(b)이 a ≠ b 일 경우를 예로 설명하였다. 그러나, 데이터링크부(Data Link)에 위치하는 데이터라인들(152, 154)의 라인 폭(a, b)이 홀수 라인과 짝수 라인으로 구분되어 다르지 않고 매 라인마다 또는 특정(또는 일부) 라인에 한하여 달라질 수도 있다.Meanwhile, in the above description, the line width (a) of the odd-numbered data lines 152 and the line width (b) of the even-numbered data lines 154 located in the data link unit (Data Link) is a ≠ The case b was described as an example. However, the line widths (a, b) of the data lines 152 and 154 located in the data link are divided into odd lines and even lines, so they do not differ, and are not different for each line or for a specific (or partial) line. It may be different only.

본 발명의 일 실시예는 표시패널의 데이터라인들의 저항값을 측정하는 방법 등을 통해 데이터링크부(Data Link)에 위치하는 데이터라인들(152, 154) 간의 공정 편차를 검출해 낼 수 있다. 그러므로, 데이터링크부(Data Link)에 위치하는 데이터라인들(152, 154)이 매 라인마다 또는 특정 라인에 한하여 다를 경우, 이에 대응하여 타이밍제어부로부터 출력될 바이어스 커런트 제어 레지스터값을 달리하면 된다.According to an exemplary embodiment of the present invention, a process deviation between data lines 152 and 154 located in a data link may be detected through a method of measuring resistance values of data lines of a display panel. Therefore, when the data lines 152 and 154 located in the data link are different for each line or for a specific line, the bias current control register value to be output from the timing control unit may be changed correspondingly.

이상 본 발명은 데이터링크부에 위치하는 데이터라인들을 복층으로 설계할 경우, 층별 공정 편차로 인하여 표시패널에 세로줄 등의 화질 불량이 야기되는 문제를 개선 및 방지하여 표시품질과 신뢰성을 높일 수 있는 효과가 있다.The present invention has an effect of improving display quality and reliability by improving and preventing a problem in which image quality defects, such as vertical lines, are caused on the display panel due to process variation by layer when designing data lines located in the data link unit in a double layer. There is.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the technical configuration of the present invention described above is in other specific forms without changing the technical spirit or essential features of the present invention by those skilled in the art. It will be appreciated that it can be implemented. Therefore, the embodiments described above are illustrative in all respects and should be understood as non-limiting. In addition, the scope of the present invention is indicated by the claims to be described later rather than the detailed description. In addition, all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts should be interpreted as being included in the scope of the present invention.

110: 영상공급부 120: 타이밍제어부
130: 게이트구동부 140: 데이터구동부
150: 표시패널 Data Link: 데이터링크부
152: 홀수라인의 데이터라인들 154: 짝수라인의 데이터라인들
OBF: 출력버퍼 회로부110: image supply unit 120: timing control unit
130: gate driving unit 140: data driving unit
150: display panel Data Link: data link unit
152: data lines of odd lines 154: data lines of even lines
OBF: Output buffer circuit

Claims (6)

표시패널;
상기 표시패널의 데이터링크부에 위치하는 데이터라인들;
상기 데이터라인들에 연결되고 상기 데이터라인들을 통해 데이터신호를 출력하는 출력버퍼 회로부를 갖는 데이터구동부; 및
상기 데이터구동부를 제어하는 타이밍제어부를 포함하되,
상기 데이터링크부에 위치하는 데이터라인들은 서로 다른층에 교번하여 위치하는 홀수라인의 데이터라인들과 짝수라인의 데이터라인들을 포함하고,
상기 출력버퍼 회로부는
상기 데이터링크부에 위치하는 데이터라인들의 저항값 측정 결과에 따른 공정 편차에 대응하는 각 데이터라인의 바이어스 커런트 제어 레지스터값을 상기 타이밍제어부로부터 공급받아 각 라인별 바이어스 커런트를 조절하는 것을 특징으로 하는 표시장치.Display panel;
Data lines located in the data link portion of the display panel;
A data driver connected to the data lines and having an output buffer circuit for outputting a data signal through the data lines; And
Including a timing control unit for controlling the data driving unit,
The data lines located in the data link unit include data lines of odd lines and data lines of even lines alternately located on different layers,
The output buffer circuit part
A display characterized in that a bias current control resistor value of each data line corresponding to a process deviation according to a measurement result of resistance values of the data lines located in the data link unit is supplied from the timing control unit and a bias current for each line is adjusted Device. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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