KR102156762B1 - 박막트랜지스터 어레이 기판 및 그의 제조방법 - Google Patents
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Abstract
본원의 각 실시예는 스캔라인과 데이터라인 간의 쇼트 불량을 방지할 수 있는 박막트랜지스터 어레이 기판에 관한 것으로, 기판 상에 형성되는 스캔라인; 상기 기판 상에 형성되는 제 1 게이트전극; 상기 스캔라인과 상기 제 1 게이트전극을 덮도록, 상기 기판 상의 전면에 형성되는 제 1 게이트절연막; 상기 제 1 게이트절연막 상에 아일랜드 형태로 형성되고, 상기 스캔라인의 일부와 오버랩하는 식각방지층; 상기 제 1 게이트절연막 상에 형성되고 상기 제 1 게이트전극과 오버랩하는 액티브층; 상기 액티브층의 일부 상에 형성되고 상기 제 1 게이트전극과 오버랩하는 제 2 게이트절연막; 상기 제 2 게이트절연막 상에 형성되는 제 2 게이트전극; 상기 식각방지층과 상기 제 2 게이트절연막과 상기 제 2 게이트전극을 덮도록, 상기 제 1 게이트절연막 상의 전면에 형성되는 층간절연막; 및 상기 층간절연막 상에 형성되고 상기 스캔라인과 교차하는 데이터라인을 포함하고, 상기 식각방지층은 상기 스캔라인과 상기 데이터라인이 교차하는 영역에 대응하는 박막트랜지스터 어레이 기판을 제공한다.
Description
본원은 능동 매트릭스 구동 방식(Active Matrix Driving Mode)의 표시장치에 포함되는 박막트랜지스터 어레이 기판에 관한 것으로, 특히 쇼트 불량을 방지할 수 있는 박막트랜지스터 어레이 기판 및 그를 제조하는 방법에 관한 것이다.
본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러 가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.
이와 같은 평판표시장치들은 공통적으로, 영상을 구현하기 위한 평판표시패널을 필수적으로 포함한다. 평판표시패널은 고유의 발광물질 또는 편광물질을 사이에 둔 한 쌍의 기판이 대면 합착된 구조이다.
이들 표시장치 중 복수의 화소를 개별적으로 구동하는 능동 매트릭스 구동 방식의 표시장치는 한 쌍의 기판 중 어느 하나로서, 박막트랜지스터 어레이 기판을 포함하는 것이 일반적이다.
일반적인 박막트랜지스터 어레이 기판은 복수의 화소영역을 정의하도록 상호 교차하는 방향으로 형성되는 스캔라인과 데이터라인, 및 복수의 화소영역에 대응하는 복수의 박막트랜지스터를 포함한다.
그리고, 스캔라인과 데이터라인이 상호 교차하는 방향으로 형성되기 때문에, 스캔라인과 데이터라인 사이를 절연시키기 위한 절연막이 스캔라인과 데이터라인 사이에 형성된다.
이와 같이 절연막이 형성되더라도, 외부압력, 외부충격, 고온, 공정오차 등으로 인해, 스캔라인과 데이터라인이 상호 교차하는 영역(이하, "교차 영역"이라 함)에서, 스캔라인과 데이터라인이 상호 연결되는 쇼트 불량이 발생할 수 있다.
이러한 스캔라인과 데이터라인 사이의 쇼트 불량이 발생될 가능성을 감소시키기 위해서는, 스캔라인과 데이터라인 사이의 이격거리, 즉 스캔라인과 데이터라인 사이에 형성되는 절연막의 두께가 임계치 이하로 감소되는 것을 방지할 필요가 있다.
본원은 스캔라인과 데이터라인 사이의 이격거리가 임계 이하로 감소되는 것을 방지할 수 있어, 스캔라인과 데이터라인의 쇼트 불량을 방지할 수 있는 박막트랜지스터 어레이 기판 및 그의 제조방법을 제공하기 위한 것이다.
이와 같은 과제를 해결하기 위하여, 본원은 기판 상에 형성되는 스캔라인; 상기 기판 상에 형성되는 제 1 게이트전극; 상기 스캔라인과 상기 제 1 게이트전극을 덮도록, 상기 기판 상의 전면에 형성되는 제 1 게이트절연막; 상기 제 1 게이트절연막 상에 아일랜드 형태로 형성되고, 상기 스캔라인의 일부와 오버랩하는 식각방지층; 상기 제 1 게이트절연막 상에 형성되고 상기 제 1 게이트전극과 오버랩하는 액티브층; 상기 액티브층의 일부 상에 형성되고 상기 제 1 게이트전극과 오버랩하는 제 2 게이트절연막; 상기 제 2 게이트절연막 상에 형성되는 제 2 게이트전극; 상기 식각방지층과 상기 제 2 게이트절연막과 상기 제 2 게이트전극을 덮도록, 상기 제 1 게이트절연막 상의 전면에 형성되는 층간절연막; 및 상기 층간절연막 상에 형성되고 상기 스캔라인과 교차하는 데이터라인을 포함하는 박막트랜지스터 어레이 기판을 제공한다. 여기서, 상기 식각방지층은 상기 스캔라인과 상기 데이터라인이 교차하는 영역에 대응한다.
그리고, 본원은 기판 상에 스캔라인과, 제 1 게이트전극을 형성하는 단계; 상기 기판 상의 전면에 상기 스캔라인과 상기 제 1 게이트전극을 덮는 제 1 게이트절연막을 형성하는 단계; 상기 제 1 게이트절연막 상에 상기 제 1 게이트전극과 오버랩하는 액티브층을 형성하는 단계; 상기 액티브층의 일부 상에 상기 제 1 게이트전극과 오버랩하는 제 2 게이트절연막과, 상기 제 2 게이트절연막 상의 제 2 게이트전극을 형성하는 단계; 상기 제 1 게이트절연막 상의 전면에, 상기 제 2 게이트절연막 및 상기 제 2 게이트전극을 덮는 층간절연막을 형성하는 단계; 및 상기 층간절연막 상에 상기 스캔라인과 교차하는 데이터라인을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법을 제공한다.
이때, 상기 액티브층을 형성하는 단계, 및 상기 제 2 게이트절연막과 상기 제 2 게이트전극을 형성하는 단계 중 적어도 하나의 단계에서, 상기 스캔라인과 상기 데이터라인이 교차하는 영역에 대응하여 상기 스캔라인의 일부와 오버랩하는 식각방지층을 더 형성한다.
본원의 각 실시예에 따른 박막트랜지스터 어레이 기판은 데이터라인 및 전원라인 각각과 스캔라인이 교차하는 영역에 대응하여, 제 1 게이트절연막 상에 형성되는 식각방지층을 포함한다.
이러한 식각방지층으로 인해, 제 2 게이트절연막을 형성 시, 제 1 게이트절연막 중 데이터라인 및 전원라인 각각과 스캔라인이 교차하는 영역에 대응하는 일부가 가려짐으로써, 제 1 게이트절연막의 일부가 제 2 게이트절연막과 함께 제거되어 얇아지는 것이 방지될 수 있다.
그러므로, 데이터라인 및 전원라인 각각과 스캔라인이 교차하는 영역에서, 데이터라인 및 전원라인 각각과 스캔라인 사이의 이격거리는, 제 1 게이트절연막의 형성 시 두께 및 층간절연층의 두께뿐만 아니라, 식각방지층의 두께를 합한 값이 되므로, 데이터라인 및 전원라인 각각과 스캔라인 사이의 쇼트 불량이 발생할 가능성이 감소될 수 있다.
이로써, 박막트랜지스터 어레이 기판의 신뢰도 및 수율이 향상될 수 있다.
도 1은 본원의 제 1 실시예에 따른 박막트랜지스터 어레이 기판 중 일부를 나타낸 평면도이다.
도 2는 도 1의 박막트랜지스터를 나타낸 단면도이다.
도 3a는 도 1의 Ⅰ-Ⅰ'를 나타낸 단면도이다.
도 3b는 도 1의 Ⅱ-Ⅱ'를 나타낸 단면도이다.
도 3c는 도 1의 Ⅲ-Ⅲ'를 나타낸 단면도이다.
도 4는 본원의 제 2 실시예에 따른 도 1의 Ⅱ-Ⅱ'를 나타낸 단면도이다.
도 5는 본원의 제 3 실시예에 따른 도 1의 Ⅱ-Ⅱ'를 나타낸 단면도이다.
도 6은 본원의 제 1 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 7a 내지 도 7g는 도 6의 각 단계를 나타낸 공정도이다.
도 2는 도 1의 박막트랜지스터를 나타낸 단면도이다.
도 3a는 도 1의 Ⅰ-Ⅰ'를 나타낸 단면도이다.
도 3b는 도 1의 Ⅱ-Ⅱ'를 나타낸 단면도이다.
도 3c는 도 1의 Ⅲ-Ⅲ'를 나타낸 단면도이다.
도 4는 본원의 제 2 실시예에 따른 도 1의 Ⅱ-Ⅱ'를 나타낸 단면도이다.
도 5는 본원의 제 3 실시예에 따른 도 1의 Ⅱ-Ⅱ'를 나타낸 단면도이다.
도 6은 본원의 제 1 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 7a 내지 도 7g는 도 6의 각 단계를 나타낸 공정도이다.
이하, 본원의 각 실시예에 따른 박막트랜지스터 어레이 기판 및 그의 제조방법에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
먼저, 도 1, 도 2, 도 3a, 도 3b 및 도 3c를 참조하여, 본원의 제 1 실시예에 따른 박막트랜지스터 어레이 기판에 대해 설명한다.
도 1은 본원의 제 1 실시예에 따른 박막트랜지스터 어레이 기판 중 일부를 나타낸 평면도이다. 도 2는 도 1의 박막트랜지스터를 나타낸 단면도이고, 도 3a는 도 1의 Ⅰ-Ⅰ'를 나타낸 단면도이며, 도 3b는 도 1의 Ⅱ-Ⅱ'를 나타낸 단면도이고, 도 3c는 도 1의 Ⅲ-Ⅲ'를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 본원의 제 1 실시예에 따른 박막트랜지스터 어레이 기판은 일 방향으로 형성되는 스캔라인(SL), 복수의 화소영역이 정의되도록 스캔라인(SL)에 교차하는 방향으로 형성되고, 상호 평행한 데이터라인(DL)과 전원라인(VL), 각 화소영역에 대응하고 스캔라인(SL)과 데이터라인(DL) 사이에 연결되는 제 1 박막트랜지스터(TFT1), 각 화소영역에 대응하고 제 1 박막트랜지스터(TFT1)과 전원라인(VL) 사이에 연결되는 제 2 박막트랜지스터(TFT2), 각 화소영역에 대응하고 제 2 박막트랜지스터(TFT2)와 연결되는 화소전극(PE), 및 스캔라인(SL)이 데이터라인(DL) 및 전원라인(VL) 각각과 교차하는 영역에 대응하여 아일랜드 형태로 형성되는 식각방지층(ES)을 포함한다.
도 2에 도시한 바와 같이, 제 1 및 제 2 박막트랜지스터(도 1의 TFT1, TFT2) 중 어느 하나(TFT, 이하 "박막트랜지스터"라 지칭함)는 기판(101) 상에 형성되는 제 1 게이트전극(111), 제 1 게이트전극(111)을 덮도록 기판(101) 상의 전면에 형성되는 제 1 게이트절연막(102), 제 1 게이트절연막(102) 상에 형성되고 제 1 게이트전극(111)과 오버랩하는 액티브층(120), 액티브층(120)의 일부 상에 형성되고 제 1 게이트전극(111)과 오버랩하는 제 2 게이트절연막(103), 제 2 게이트절연막(103) 상에 형성되는 제 2 게이트전극(112), 제 2 게이트절연막(103)과 제 2 게이트전극(112)을 덮도록 제 1 게이트절연막(102) 상의 전면에 형성되는 층간절연막(104), 층간절연막(104) 상에 형성되고 액티브층(120)의 양측에 오버랩하는 소스전극(131)과 드레인전극(132), 및 소스전극(131)과 드레인전극(132)을 덮도록 층간절연막(104) 상의 전면에 형성되는 보호막(105)을 포함한다.
액티브층(120)은 산화물반도체(Oxide Semiconductor), 폴리실리콘(poly Silicon: 결정질 실리콘) 및 아몰포스 실리콘(amorphous Silicon: a-Si: 비결정질 실리콘) 중 어느 하나로 형성될 수 있다.
여기서, 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 예시적으로, 산화물반도체는 IGZO(In-Ga-Zn-Oxide), ITZO(In-Sn-Zn-Oxide) 및 IGO(In-Ga-Oxide) 중 어느 하나로 선택될 수 있다.
만약, 액티브층(120)이 산화물반도체로 형성되는 경우, 액티브층(120) 중 상부에 제 2 게이트절연막(103) 및 제 2 게이트전극(112)이 형성되는 일부는 채널영역이고, 이때, 제 2 게이트절연막(103) 및 제 2 게이트전극(112)은 액티브층(120)의 채널영역을 보호하기 위한 에치스토퍼로 이용될 수 있다.
그리고, 소스전극(131)과 드레인전극(132)은 층간절연막(104)을 관통하는 콘택홀을 통해, 액티브층(120)의 소스영역과 드레인영역에 연결된다.
한편, 도 1 및 도 2에 구체적으로 도시되어 있지 않으나, 제 1 박막트랜지스터(도 1의 TFT1)에 있어, 제 1 게이트전극(111)은 스캔라인(SL)에 연결되고, 소스전극(131)과 드레인전극(132) 중 어느 하나는 데이터라인(DL)에 연결되며, 다른 나머지 하나는 제 2 박막트랜지스터(도 1의 TFT2)의 제 1 게이트전극(111)에 연결될 수 있다.
그리고, 제 2 박막트랜지스터(도 1의 TFT2)에 있어, 소스전극(131)과 드레인전극(132) 중 어느 하나는 전원라인(VL)에 연결되고, 다른 나머지 하나는 화소전극(PE)에 연결될 수 있다.
또한, 제 2 게이트전극(112)은 액티브층(120)에 대응되지 않는 영역에서 제 1 및 제 2 게이트절연막(102, 103)을 관통하도록 형성되는 콘택홀(미도시)을 통해, 제 1 게이트전극(111)과 연결될 수 있다.
이상과 같이, 본원의 제 1 실시예에 따른 박막트랜지스터(TFT)는 액티브층(120) 아래에 형성되는 제 1 게이트절연막(102) 및 제 1 게이트전극(111)뿐만 아니라, 액티브층(120)의 일부 위에 형성되는 제 2 게이트절연막(103) 및 제 2 게이트전극(112)을 더 포함한다.
이에, 본원의 제 1 실시예에 따른 박막트랜지스터(TFT)을 형성하는 과정은, 제 1 게이트절연막(102)을 형성하고, 액티브층(120)을 형성한 다음, 제 2 게이트절연막(103) 및 제 2 게이트전극(112)을 형성하는 단계를 포함한다.
그런데, 제 2 게이트절연막(103) 및 제 2 게이트전극(112)의 형성에 대한 신뢰도를 향상시키기 위하여, 제 2 게이트절연막(103) 및 제 2 게이트전극(112)을 형성하기 위한 식각공정은 오버에칭조건으로 실시되는 것이 일반적이다.
이때, 제 1 게이트절연막(102) 중 액티브층(120) 및 제 2 게이트전극(112) 등으로 가려지지 않는 일부는 제 2 게이트절연막(103)이 제거되면서, 제 2 게이트절연막(103)의 식각재료에 노출된다. 이로 인해, 제 1 게이트절연막(102) 중 액티브층(120) 및 제 2 게이트전극(112) 등으로 가려지지 않는 일부는 제 2 게이트절연막(102)의 나머지 일부보다 얇아진 두께로 이루어지는 문제점이 있다.
특히, 제 2 게이트절연막(103) 및 제 2 게이트전극(112)의 형성에 대한 신뢰도를 향상시키기 위하여, 식각공정은 오버에칭조건으로 실시되는 것이 일반적이다. 이에, 제 2 게이트절연막(103) 및 제 2 게이트전극(112)을 형성 시, 제 1 게이트절연막(102) 중 액티브층(120) 및 제 2 게이트전극(112) 등으로 가려지지 않는 일부가 제 2 게이트절연막(103)과 함께 식각될 수 있다.
이로 인해, 제 2 게이트절연막(103)의 형성 이후에, 제 1 게이트절연막(102) 중 액티브층(120) 및 제 2 게이트전극(112) 등으로 가려지지 않고 노출된 일부의 두께가, 가려진 다른 일부의 두께보다 얇아지는 문제점이 있다.
특히, 층간절연막(104) 상에 형성되는 데이터라인(DL)과 전원라인(VL)은 제 1 게이트절연막(102) 및 층간절연막(103)을 사이에 두고 스캔라인(SL)과 교차하도록 형성된다. 그러므로, 제 1 게이트절연막(102)의 두께가 얇아질수록, 그만큼 데이터라인(DL) 및 전원라인(VL) 각각과 스캔라인(SL) 간의 이격거리가 작아져서, 데이터라인(DL) 및 전원라인(VL) 중 어느 하나과 스캔라인(SL) 간의 쇼트 불량이 발생될 가능성이 높아진다.
이러한 쇼트 불량이 발생될 가능성을 감소시키기 위해서는, 데이터라인(DL) 및 전원라인(VL) 각각과 스캔라인(SL)이 상호 교차하는 영역(이하, "교차 영역"으로 지칭함)에서, 제 2 게이트절연막(103)의 형성 여부에 관계 없이, 제 1 게이트절연막(102)의 두께를 일정하게 유지시킬 필요가 있다.
이에, 본원의 제 1 실시예에 따른 박막트랜지스터 어레이 기판(100)은 교차 영역에 대응하여, 데이터라인(DL) 및 전원라인(VL) 각각과 스캔라인(SL) 사이에 개재되는 식각방지층(ES)을 포함한다.
이러한 식각방지층(ES)에 대해서는 도 3a, 도 3b 및 도 3c를 참조하여 상세히 설명한다.
먼저, 도 3a에 도시한 바와 같이, 스캔라인(SL)은 기판(101) 상에 형성된다. 그리고, 스캔라인(SL)은 제 1 게이트전극(111)과 마찬가지로, 기판(101) 상의 전면에 형성되는 제 1 게이트절연막(102), 및 제 1 게이트절연막(102) 상의 전면에 형성되는 층간절연막(104)으로 덮인다.
도 3b에 도시한 바와 같이, 데이터라인(DL)은 층간절연막(104) 상에 스캔라인(SL)과 교차하는 방향으로 형성된다. 그리고 데이터라인(DL)은 소스전극(131) 및 드레인전극(132)과 마찬가지로, 층간절연막(104) 상의 전면에 형성되는 보호막(105)으로 덮인다.
도 3c에 도시한 바와 같이, 전원라인(VL)은 층간절연막(104) 상에 스캔라인(SL)과 교차하는 방향으로 형성된다. 그리고, 전원라인(VL)은 데이터라인(DL)로부터 이격되고 절연된다. 더불어, 전원라인(VL)은 데이터라인(DL), 소스전극(131) 및 드레인전극(132)과 마찬가지로, 층간절연막(104) 상의 전면에 형성되는 보호막(105)으로 덮인다.
그리고, 도 3a, 도 3b 및 도 3c에 도시한 바와 같이, 식각방지층(ES)은 제 1 게이트절연막(102) 상에 스캔라인(SL)의 일부와 오버랩하는 아일랜드 형태로 형성된다.
이후 층간절연막(104) 상에 형성되는 데이터라인(DL)과 전원라인(VL) 각각의 일부는 식각방지층(ES)을 사이에 두고 스캔라인(SL)과 오버랩한다.
이와 같이, 식각방지층(ES)은 제 1 게이트절연막(102) 상에 교차 영역에 대응하는 아일랜드 형태로 형성된다. 이때, 식각방지층(ES)은 제 1 게이트절연막(102) 상에 형성되는 액티브층(도 2의 120)과 동일한 재료로 형성될 수 있다.
이로써, 제 2 게이트절연막(103) 및 제 2 게이트전극(112)을 형성 시, 제 1 게이트절연막(102) 상에는 액티브층(ES), 제 2 게이트절연막(103) 및 제 2 게이트전극(112)뿐만 아니라, 교차 영역에 대응하는 식각방지층(ES)이 더 구비된다. 이에, 액티브층(ES), 제 2 게이트절연막(103) 및 제 2 게이트전극(112)에 의해 가려지는 제 1 게이트절연막(102)의 일부와 마찬가지로, 식각방지층(ES)에 의해 가려지는 제 1 게이트절연막(102)의 또 다른 일부 또한 제 2 게이트절연막(103)과 함께 식각되지 않는다.
달리 설명하면, 제 2 게이트절연막(103) 및 제 2 게이트전극(112)을 형성하는 과정 전, 후에 관계없이, 교차 영역에 대응하는 제 1 게이트절연막(102)의 또 다른 일부는 식각방지층(ES)에 의해 형성 시의 두께 그대로 유지될 수 있다. 즉, 교차 영역에서 제 1 게이트절연막(102)의 두께가 감소되지 않으므로, 데이터라인(DL)과 전원라인(VL) 각각과 스캔라인(SL) 사이의 이격거리가 임계치 이하로 감소되지 않는다.
이 뿐만 아니라, 교차 영역에서, 데이터라인(DL)과 전원라인(VL) 각각과 스캔라인(SL) 사이의 이격거리는 제 1 게이트절연막(102)의 형성 시 두께, 식각방지층(ES)의 두께 및 층간절연막(104)의 두께를 합한 값이 된다. 즉, 교차 영역에서 데이터라인(DL)과 전원라인(VL) 각각과 스캔라인(SL) 사이의 이격거리는 기존에 비해 식각방지층(ES)의 두께만큼 더 증가된다.
따라서, 본원의 제 1 실시예에 따른 식각방지층(ES)에 의해, 교차 영역에서 데이터라인(DL)과 전원라인(VL) 각각과 스캔라인(SL) 사이의 이격거리가 임계치 이상으로 유지될 수 있다. 이로써, 데이터라인(DL)과 전원라인(VL) 각각과 스캔라인(SL) 사이의 쇼트 불량이 발생할 가능성이 감소될 수 있다.
한편, 도 3a, 도 3b 및 도 3c에 도시된 바와 달리, 식각방지층(ES)은 액티브층(120)과 동일한 재료로만 형성되는 것이 아닐 수도 있다.
즉, 도 4에 도시한 바와 같이, 본원의 제 2 실시예에 따른 박막트랜지스터 어레이 기판(100')은 제 2 게이트절연막(103) 및 제 2 게이트전극(112)과 동일한 재료인 제 1 및 제 2 층(201, 202)으로 형성되는 식각방지층(ES')을 포함한다는 점을 제외하면, 도 1, 도 2, 도 3a, 도 3b 및 도 3c에 도시된 제 1 실시예와 동일하다.
즉, 제 2 실시예에 따른 식각방지층(ES')은 제 2 게이트절연막(103)과 동일한 재료의 제 1 층(201), 및 제 2 게이트전극(112)과 동일한 재료의 제 2 층(202)을 포함하여 이루어진다.
또는, 도 5에 도시한 바와 같이, 본원의 제 3 실시예에 따른 박막트랜지스터 어레이 기판(100")은 액티브층(120), 제 2 게이트절연막(103) 및 제 2 게이트전극(112)과 동일한 재료인 제 1, 제 2 및 제 3 층(211, 212, 213)으로 형성되는 식각방지층(ES")을 포함한다는 점을 제외하면, 도 1, 도 2, 도 3a, 도 3b 및 도 3c에 도시된 제 1 실시예와 동일하다.
즉, 제 3 실시예에 따른 식각방지층(ES")은 액티브층(120)과 동일한 재료의 제 1 층(211), 제 2 게이트절연막(103)과 동일한 재료의 제 2 층(212), 및 제 2 게이트전극(112)과 동일한 재료의 제 3 층(213)을 포함하여 이루어진다.
이러한 제 2 및 제 3 실시예와 같이, 식각방지층(ES', ES")이 액티브층(120), 제 2 게이트절연막(103) 및 제 2 게이트전극(112) 중 적어도 두 개와 동일한 재료로 이루어진 복수층으로 형성되면, 층수가 늘어나는 만큼, 교차 영역에서 데이터라인(DL)과 전원라인(VL) 각각과 스캔라인(SL) 사이의 이격거리가 더욱 증가된다. 이로써, 데이터라인(DL)과 전원라인(VL) 각각과 스캔라인(SL) 사이의 쇼트 불량이 발생할 가능성이 더욱 감소될 수 있다.
다음, 도 6 및 도 7a 내지 도 7g를 참조하여, 본원의 제 1 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법에 대해 설명한다.
도 6에 도시한 바와 같이, 본원의 제 1 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 스캔라인과 제 1 게이트전극을 형성하는 단계(S110), 제 1 게이트절연막을 형성하는 단계(S120), 액티브층과 식각방지층을 형성하는 단계(S130), 제 2 게이트절연막과 제 2 게이트전극을 형성하는 단계(S140), 층간절연막을 형성하는 단계(S150), 데이터라인과 전원라인과 소스전극과 드레인전극을 형성하는 단계(S160) 및 보호막을 형성하는 단계(S170)를 포함한다.
도 7a에 도시한 바와 같이, 기판(101) 상에 일 방향의 스캔라인(SL)과, 제 1 및 제 2 박막트랜지스터(도 1의 TFT1, TFT2) 각각의 제 1 게이트전극(111)을 형성한다. (S110) 여기서, 제 1 및 제 2 박막트랜지스터(도 1의 TFT1, TFT2) 중 어느 하나의 제 1 게이트전극(111)은 스캔라인(SL)에 연결되는 것일 수 있다.
도 7b에 도시한 바와 같이, 기판(101) 상의 전면에 제 1 게이트절연막(102)을 형성한다. (S120) 이때, 제 1 게이트절연막(102)은 스캔라인(SL) 및 제 1 게이트전극(111)을 덮는다.
도 7c에 도시한 바와 같이, 제 1 게이트절연막(102) 상에 제 1 게이트전극(111)과 오버랩하는 액티브층(120)과, 스캔라인(SL)의 일부와 오버랩하는 식각방지층(ES)을 형성한다. (S130)
액티브층(120)과 식각방지층(ES)은 산화물반도체(Oxide Semiconductor), 폴리실리콘(poly Silicon: 결정질 실리콘) 및 아몰포스 실리콘(amorphous Silicon: a-Si: 비결정질 실리콘) 중 어느 하나로 형성될 수 있다.
여기서, 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 예시적으로, 산화물반도체는 IGZO(In-Ga-Zn-Oxide), ITZO(In-Sn-Zn-Oxide) 및 IGO(In-Ga-Oxide) 중 어느 하나로 선택될 수 있다.
도 7d에 도시한 바와 같이, 액티브층(120)의 일부 상에 제 1 게이트전극(111)과 오버랩하는 제 2 게이트절연막(103)과, 제 2 게이트절연막(103) 상의 제 2 게이트전극(112)을 형성한다. (S140)
더불어, 도 7d에 도시되어 있지 않으나, 제 2 게이트전극(112)은 제 1 및 제 2 게이트절연막(102, 103)을 관통하는 콘택홀을 통해, 제 1 게이트전극(111)과 연결된다. 즉, 제 2 게이트절연막(103)과, 제 2 게이트전극(112)을 형성하는 단계(S140)는 제 2 게이트절연막(103)을 형성하는 단계와, 콘택홀을 형성하는 단계와, 제 2 게이트전극(112)을 형성하는 단계를 포함할 수 있다.
도 7e에 도시한 바와 같이, 제 1 게이트절연막(102) 상의 전면에 층간절연막(104)을 형성한다. (S150) 이때, 층간절연막(104)은 액티브층(120), 식각방지층(ES), 제 2 게이트절연막(103) 및 제 2 게이트전극(112)을 덮는다.
도 7f에 도시한 바와 같이, 층간절연막(104)을 관통하여 액티브층(120)의 소스영역과 드레인영역을 노출하는 콘택홀을 형성한 다음, 층간절연막(104) 상에 액티브층(120)의 양측에 각각 오버랩하는 소스전극(131)과 드레인전극(132), 스캔라인(SL)에 교차하고 상호 평행한 데이터라인(DL)과 전원라인(도 1의 VL)을 형성한다. (S160)
이때, 데이터라인(DL)과 전원라인(VL) 각각과 스캔라인(SL)이 상호 교차하는 영역, 즉 교차 영역에 대응하여, 데이터라인(DL)과 전원라인(VL) 각각과 스캔라인(SL) 사이에, 식각방지층(ES)이 배치된다.
도 7g에 도시한 바와 같이, 층간절연막(104) 상의 전면에 보호막(105)을 형성한다. (S170) 이때, 보호막(105)은 소스전극(131)과 드레인전극(132)과 데이터라인(DL)과 전원라인(도 1의 VL)을 덮는다.
한편, 별도로 도시하고 있지 않으나, 본원의 제 2 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은, 액티브층(120)을 형성하는 단계(S130)가 아니라, 제 2 게이트절연막(103)과 제 2 게이트전극(112)을 형성하는 단계(S140)에서 식각방지층(도 4의 ES')을 형성한다는 점을 제외하면, 도 6에 도시한 제 1 실시예와 동일하므로, 이하에서 중복되는 설명은 생략한다.
이때, 본원의 제 2 실시예에 따른 식각방지층(ES')은 제 2 게이트절연막(103) 및 제 2 게이트전극(112)과 동일 재료인 제 1 및 제 2 층(도 4의 201, 202)으로 형성된다.
그리고, 별도로 도시하고 있지 않으나, 본원의 제 3 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은, 액티브층(120)을 형성하는 단계(S130)뿐만 아니라, 제 2 게이트절연막(103)과 제 2 게이트전극(112)을 형성하는 단계(S140)에서도 식각방지층(도 5의 ES")을 형성한다는 점을 제외하면, 도 6에 도시한 제 1 실시예와 동일하므로, 이하에서 중복되는 설명은 생략한다.
이때, 본원의 제 3 실시예에 따른 식각방지층(ES")은 액티브층(120)과 동일 재료인 제 1 층(도 5의 211), 제 2 게이트절연막(103)과 동일 재료인 제 2 층(도 5의 212), 및 제 2 게이트전극(112)과 동일 재료인 제 3 층(도 5의 213)으로 형성된다.
이상과 같이, 본원의 제 1, 제 2 및 제 3 실시예에 따른 박막트랜지스터 어레이 기판은 액티브층(120)과 동일층이거나, 또는 액티브층(120), 제 2 게이트절연막(103) 및 제 2 게이트전극(112) 중 둘 이상과 동일층으로 형성되는 아일랜드 형태의 식각방지층(ES, ES', ES")을 포함한다.
이때, 식각방지층(ES, ES', ES")은 제 1 게이트절연막(102) 중 교차 영역에 대응하는 일부 상에 배치되어, 제 2 게이트절연막(103) 형성 시, 식각재료에 노출되는 것을 차폐한다. 이로써, 제 2 게이트절연막(103) 형성 전, 후에 관계없이, 제 1 게이트절연막(102) 중 교차 영역에 대응하는 일부의 두께가 형성 시 그대로 유지될 수 있고, 식각방지층(ES, ES', ES")의 두께가 추가되어, 데이터라인(DL)과 전원라인(VL) 각각과 스캔라인(SL) 사이의 이격거리가 증가된다. 그러므로, 데이터라인(DL)과 전원라인(VL) 각각과 스캔라인(SL) 사이의 쇼트 불량이 발생할 가능성이 감소될 수 있어, 박막트랜지스터 어레이 기판에 대한 신뢰도가 향상될 수 있고, 그로 인해 박막트랜지스터 어레이 기판의 수율이 향상될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
100: 박막트랜지스터 어레이 기판 SL: 스캔라인
DL: 데이터라인 VL: 전원라인
TFT: 박막트랜지스터 PE: 화소전극
101: 기판 102: 제 1 게이트절연막
104: 층간절연막 105: 보호막
111: 제 1 게이트전극 112: 제 2 게이트전극
103: 제 2 게이트절연막 120: 액티브층
131: 소스전극 132: 드레인전극
DL: 데이터라인 VL: 전원라인
TFT: 박막트랜지스터 PE: 화소전극
101: 기판 102: 제 1 게이트절연막
104: 층간절연막 105: 보호막
111: 제 1 게이트전극 112: 제 2 게이트전극
103: 제 2 게이트절연막 120: 액티브층
131: 소스전극 132: 드레인전극
Claims (12)
- 기판 상에 형성되는 스캔라인;
상기 기판 상에 형성되는 제 1 게이트전극;
상기 스캔라인과 상기 제 1 게이트전극을 덮도록, 상기 기판 상의 전면에 형성되는 제 1 게이트절연막;
상기 제 1 게이트절연막 상에 아일랜드 형태로 형성되고, 상기 스캔라인의 일부와 오버랩하는 식각방지층;
상기 제 1 게이트절연막 상에 형성되고 상기 제 1 게이트전극과 오버랩하는 액티브층;
상기 액티브층의 일부 상에 형성되고 상기 제 1 게이트전극과 오버랩하는 제 2 게이트절연막;
상기 제 2 게이트절연막 상에 형성되는 제 2 게이트전극;
상기 식각방지층과 상기 제 2 게이트절연막과 상기 제 2 게이트전극을 덮도록, 상기 제 1 게이트절연막 상의 전면에 형성되는 층간절연막;
상기 층간절연막 상에 형성되고 상기 스캔라인과 교차하는 데이터라인; 및
상기 스캔라인과 교차하며 상기 층간절연막상에 형성되고 상기 데이터라인과 평행한 전원라인을 포함하고,
상기 식각방지층은 상기 스캔라인과 상기 데이터라인이 교차하는 영역과, 상기 스캔라인과 상기 전원라인이 교차하는 영역에 각각 대응하여 상기 데이터라인 및 전원라인 각각과 스캔라인 사이에 개재하여 형성되는 박막트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 식각방지층은 상기 액티브층과 동일한 재료로 형성되는 박막트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 식각방지층은 상기 제 2 게이트절연막과 동일한 재료의 제 1 층, 및 상기 제 2 게이트전극과 동일한 재료의 제 2 층으로 형성되는 박막트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 식각방지층은 상기 액티브층과 동일한 재료의 제 1 층, 상기 제 2 게이트절연막과 동일한 재료의 제 2 층, 및 상기 제 2 게이트전극과 동일한 재료의 제 3 층으로 형성되는 박막트랜지스터 어레이 기판. - 삭제
- 제 1 항에 있어서,
상기 층간절연막 상에 형성되고, 상기 액티브층의 일측에 오버랩하는 소스전극;
상기 층간절연막 상에 형성되고, 상기 소스전극으로부터 이격되며, 상기 액티브층의 다른 일측에 오버랩하는 드레인전극; 및
상기 데이터라인과 상기 소스전극과 상기 드레인전극을 덮도록, 상기 층간절연막 상의 전면에 형성되는 보호막을 더 포함하는 박막트랜지스터 어레이 기판. - 기판 상에 스캔라인과, 제 1 게이트전극을 형성하는 단계;
상기 기판 상의 전면에 상기 스캔라인과 상기 제 1 게이트전극을 덮는 제 1 게이트절연막을 형성하는 단계;
상기 제 1 게이트절연막 상에 상기 제 1 게이트전극과 오버랩하는 액티브층을 형성하는 단계;
상기 액티브층의 일부 상에 상기 제 1 게이트전극과 오버랩하는 제 2 게이트절연막과, 상기 제 2 게이트절연막 상의 제 2 게이트전극을 형성하는 단계;
상기 제 1 게이트절연막 상의 전면에, 상기 제 2 게이트절연막 및 상기 제 2 게이트전극을 덮는 층간절연막을 형성하는 단계;
상기 층간절연막 상에 상기 스캔라인과 교차하는 데이터라인을 형성하는 단계; 및
상기 스캔라인과 교차하며, 상기 층간절연막 상에 상기 데이터라인과 평행한 전원라인을 형성하는 단계를 포함하고,
상기 액티브층을 형성하는 단계, 및 상기 제 2 게이트절연막과 상기 제 2 게이트전극을 형성하는 단계 중 적어도 하나의 단계에서, 상기 스캔라인과 상기 데이터라인이 교차하는 영역에 대응하여 상기 스캔라인의 일부와 오버랩하는 식각방지층을 더 형성하고,
상기 식각방지층은 상기 스캔라인과 상기 데이터라인이 교차하는 영역과, 상기 스캔라인과 상기 전원라인이 교차하는 영역에 각각 대응하여 상기 데이터라인 및 전원라인 각각과 스캔라인 사이에 개재하여 형성하는 박막트랜지스터 어레이 기판의 제조방법. - 제 7 항에 있어서,
상기 식각방지층은
상기 액티브층과 동일한 재료로 형성되는 박막트랜지스터 어레이 기판의 제조방법. - 제 7 항에 있어서,
상기 식각방지층은
상기 제 2 게이트절연막과 동일한 재료로 형성되는 제 1 층과, 상기 제 2 게이트전극과 동일한 재료로 형성되는 제 2 층으로 형성되는 박막트랜지스터 어레이 기판의 제조방법. - 제 7 항에 있어서,
상기 식각방지층은
상기 액티브층과 동일한 재료로 형성되는 제 1 층과, 상기 제 2 게이트절연막과 동일한 재료로 형성되는 제 2 층과, 상기 제 2 게이트전극과 동일한 재료로 형성되는 제 3 층으로 형성되는 박막트랜지스터 어레이 기판의 제조방법. - 삭제
- 제 7 항에 있어서,
상기 데이터라인을 형성하는 단계에서,
상기 액티브층의 양측에 각각 오버랩하는 소스전극과 드레인전극을 더 형성하고,
상기 층간절연막 상의 전면에 상기 데이터라인과 상기 소스전극과 상기 드레인전극을 덮는 보호막을 형성하는 단계를 더 포함하는 박막트랜지스터 어레이 기판의 제조방법.
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