KR102153575B1 - Liquid Crystal Display Device and Driving Method the same - Google Patents

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Abstract

본 발명의 실시예에 따른 액정표시장치는 제1 및 제2 게이트라인 각각이 할당되고 하나의 데이터라인을 공유하는 제1 및 제2 박막트랜지스터와 상기 제1 및 제2 박막트랜지스터 각각에 연결된 제1 및 제2 화소전극 그리고 상기 데이터라인과 상기 제1 및 제2 박막트랜지스터 각각의 연결 지점을 서로 연결하는 보조데이터라인을 포함하는 액정셀을 구비한 액정표시패널을 포함하는 액정표시장치.In the liquid crystal display according to the exemplary embodiment of the present invention, first and second thin film transistors are allocated to each of the first and second gate lines and share one data line, and the first and second thin film transistors are connected to each of the first and second thin film transistors. And a liquid crystal display panel having a liquid crystal cell including a second pixel electrode and an auxiliary data line connecting the connection points of the data line and the first and second thin film transistors to each other.

Description

액정표시장치와 이의 구동방법 {Liquid Crystal Display Device and Driving Method the same}Liquid Crystal Display Device and Driving Method the same}

본 발명은 액정표시장치와 이의 구동방법에 관한 것이다.The present invention relates to a liquid crystal display device and a driving method thereof.

액정표시장치는 비디오 신호에 대응하여 액정층에 인가되는 전계를 통해 액정층의 광 투과율을 제어함으로써 화상을 표시한다. The liquid crystal display device displays an image by controlling the light transmittance of the liquid crystal layer through an electric field applied to the liquid crystal layer in response to a video signal.

이러한 액정표시장치는 소형 및 박형화와 저 소비전력의 장점을 가지는 평판 표시장치로서, 노트북 PC와 같은 휴대용 컴퓨터, 사무 자동화 기기, 오디오/비디오 기기 등으로 이용되고 있다. Such a liquid crystal display device is a flat panel display device having advantages of small size and thickness and low power consumption, and is used as a portable computer such as a notebook PC, an office automation device, and an audio/video device.

특히, 액정 셀마다 스위칭 소자가 형성된 액티브 매트릭스(Active Matrix) 타입의 액정표시장치는 스위칭 소자의 능동적인 제어가 가능하기 때문에 동영상 구현에 유리하다. In particular, an active matrix type liquid crystal display device in which a switching element is formed for each liquid crystal cell is advantageous for realizing a moving picture because it enables active control of the switching element.

액티브 매트릭스 타입의 액정표시장치에 사용되는 스위칭 소자로는 주로 박막트랜지스터(Thin Film Transistor; 이하 "TFT"라 한다)가 이용되고 있다.As a switching element used in an active matrix type liquid crystal display device, a thin film transistor (hereinafter referred to as "TFT") is mainly used.

도 1은 일반적인 액정표시장치의 단위 셀 구성도이고, 도 2는 종래의 DRD(Double Rate Driving) 방식으로 구동되는 액정표시장치의 구성도이다.1 is a configuration diagram of a unit cell of a general liquid crystal display, and FIG. 2 is a configuration diagram of a conventional liquid crystal display driven by a DRD (double rate driving) method.

액티브 매트릭스 타입의 액정표시장치는, 도 1에 도시한 바와 같이, 디지털 비디오 데이터를 감마기준전압을 기준으로 아날로그 데이터전압으로 변환하여 데이터라인(DL)에 공급함과 동시에 스캔펄스를 게이트라인(GL)에 공급하여, 데이터전압을 액정셀(Clc)에 충전시킨다. In the active matrix type liquid crystal display device, as shown in FIG. 1, digital video data is converted to an analog data voltage based on a gamma reference voltage and supplied to a data line DL and a scan pulse is transmitted to the gate line GL. To the liquid crystal cell Clc.

이를 위해, TFT의 게이트 전극은 게이트라인(GL)에 접속되고, 소스전극은 데이터라인(DL)에 접속되며, 그리고 TFT의 드레인 전극은 액정셀(Clc)의 화소 전극과 스토리지 캐패시터(Cst1)의 일 측 전극에 접속된다.To this end, the gate electrode of the TFT is connected to the gate line GL, the source electrode is connected to the data line DL, and the drain electrode of the TFT is the pixel electrode of the liquid crystal cell Clc and the storage capacitor Cst1. It is connected to one electrode.

액정셀(Clc)의 공통전극에는 공통전압(Vcom)이 공급된다. 스토리지 캐패시터(Cst1)는 TFT가 턴-온될 때 데이터라인(DL)으로부터 인가되는 데이터전압을 충전하여 액정셀(Clc)의 전압을 일정하게 유지하는 역할을 한다.The common voltage Vcom is supplied to the common electrode of the liquid crystal cell Clc. The storage capacitor Cst1 charges the data voltage applied from the data line DL when the TFT is turned on to maintain a constant voltage of the liquid crystal cell Clc.

스캔펄스가 게이트라인(GL)에 인가되면 TFT는 턴-온(Turn-on)되어 소스 전극과 드레인 전극 사이의 채널을 형성하여 데이터라인(DL) 상의 전압을 액정셀(Clc)의 화소 전극에 공급한다. When the scan pulse is applied to the gate line GL, the TFT is turned on to form a channel between the source electrode and the drain electrode, so that the voltage on the data line DL is applied to the pixel electrode of the liquid crystal cell Clc. Supply.

이때 액정셀(Clc)의 액정분자들은 화소 전극과 공통 전극 사이의 전계에 의하여 배열이 바뀌면서 입사광을 가변하게 된다.At this time, the liquid crystal molecules of the liquid crystal cell Clc change the arrangement of the liquid crystal molecules by the electric field between the pixel electrode and the common electrode, thereby varying the incident light.

이러한 액정표시장치는, 게이트라인(GL)들을 구동하기 위한 게이트 드라이브 IC(Intergrated Circuit)와 데이터라인(DL)들을 구동하기 위한 데이터 드라이브 IC를 포함하며, 액정표시장치가 대형화 및 고해상도화 될수록 요구되는 드라이브 IC들의 갯수는 증가하고 있다. 그런데, 데이터 드라이브 IC는 타 소자에 비해 상대적으로 매우 고가이므로, 최근 데이터 드라이브 IC의 갯수를 줄이기 위한 여러 방안들이 제안되고 있다.Such a liquid crystal display device includes a gate drive IC (Intergrated Circuit) for driving the gate lines GL and a data drive IC for driving the data lines DL, and is required as a liquid crystal display device becomes larger and higher resolution. The number of drive ICs is increasing. However, since the data drive IC is relatively very expensive compared to other devices, several methods have been proposed to reduce the number of data drive ICs recently.

상기 방안들 중 하나로써, 도 2에 도시한 바와 같이, 기존 대비 게이트 라인들의 갯수는 2배로 늘리는 대신 데이터라인들의 갯수를 1/2배로 줄여 필요로 하는 데이터 드라이브 IC의 개수를 반으로 줄여 기존과 동일 해상도를 구현하는 DRD(Double Rate Driving) 구동방식이 제안되었다.As one of the above methods, as shown in FIG. 2, the number of gate lines is reduced by 1/2, instead of doubling the number of gate lines compared to the existing one, reducing the number of required data drive ICs by half, A DRD (Double Rate Driving) driving method that implements the same resolution has been proposed.

DRD 방식으로 구동되는 종래 액정표시장치는, 도 2에 도시한 바와 같이, 하나의 수평라인에 배치된 d(d는 양의 짝수)개의 액정셀들을 두 개의 게이트라인들과 d/2개의 데이터라인들을 이용하여 구동시킨다.In the conventional liquid crystal display device driven by the DRD method, as shown in FIG. 2, d (d is a positive even number) liquid crystal cells arranged on one horizontal line are divided into two gate lines and d/2 data lines. It is driven by using

이 DRD 방식의 종래 액정표시장치는 플리커를 최소화함과 아울러 소비전력을 줄이기 위해 데이터 드라이브 IC를 수직2 도트 인버젼 방식으로 구동시킨다. The conventional liquid crystal display of this DRD type drives a data drive IC in a vertical 2 dot inversion method to minimize flicker and reduce power consumption.

이에 따라, 데이터라인을 사이에 두고 서로 인접한 두 개의 액정셀들은 두 개의 게이트라인들에 각각 접속되어 데이터라인을 통해 공급되는 동일 극성의 데이터전압을 충전한다.Accordingly, two liquid crystal cells adjacent to each other with a data line interposed therebetween are respectively connected to the two gate lines to charge a data voltage of the same polarity supplied through the data line.

이러한 종래의 액정표시장치는 특정 데이터라인(DL)에 공급되는 데이터전압의 극성이 수시로 변환되기 때문에, 상기 데이터전압의 극성을 변화시키기 위한 전력 손실이 큰 문제가 있다.In such a conventional liquid crystal display, since the polarity of the data voltage supplied to the specific data line DL is changed at any time, there is a problem in that power loss for changing the polarity of the data voltage is large.

또한 데이터라인(DL)의 수를 줄임으로써 하나의 데이터라인에 두 개의 액정셀들이 연결되고, 그에 따라 데이터라인(DL)들 각각의 라인 저항이 큰 문제가 있다. In addition, by reducing the number of data lines DL, two liquid crystal cells are connected to one data line, and accordingly, there is a problem in that line resistance of each of the data lines DL is large.

이러한 라인 저항의 증가는 저항 및 커패시터 딜레이(RC Delay)를 증가시켜 데이터신호의 딜레이 현상을 가져와 휘도 저하 및 색감차가 발생하는 문제가 있다.This increase in line resistance increases the resistance and capacitor delay (RC Delay), resulting in a delay phenomenon of the data signal, there is a problem that the luminance decreases and color reduction difference occurs.

또한 공정 진행 중 이물이나 데이지(damage)에 의해 데이터라인(DL)의 오픈(open)되는 경우 데이터오픈(data open; D.O.) 불량이 발생하고, 그에 따라 불량이 된 데이터라인(DL)과 연결된 액정셀이 동작하지 못하는 문제가 있다.In addition, if the data line (DL) is opened due to a foreign object or daisy (damage) during the process, a data open (DO) defect occurs, and the liquid crystal connected to the data line (DL) that has become defective. There is a problem that the cell does not work.

본 발명의 실시예에 따른 액정표시장치와 이의 구동방법은 Z 인버전 방식을 이용하여 소비 전력을 줄일 수 있는 액정표시장치 및 이의 구동방법을 제공할 수 있다.A liquid crystal display device and a driving method thereof according to an embodiment of the present invention may provide a liquid crystal display device capable of reducing power consumption by using a Z inversion method and a driving method thereof.

또한 본 발명의 실시예에 따른 액정표시장치와 이의 구동방법은 공정 진행 중 이물이나 데이지에 따른 데이터라인(DL)의 불량에 따른 액정셀 미 구동 문제를 해결할 수 있는 액정표시장치 및 이의 구동방법을 제공할 수도 있다.In addition, a liquid crystal display device and a driving method thereof according to an exemplary embodiment of the present invention provide a liquid crystal display device and a driving method thereof capable of solving the problem of not driving a liquid crystal cell due to a defect in a data line DL due to a foreign object or daisy during a process. You can also provide.

또한 본 발명의 실시예에 따른 액정표시장치와 이의 구동방법은 데이터라인의 저항의 증가 문제에 따른 휘도 저하 및 색감차 발생을 해결할 수 있는 액정표시장치 및 이의 구동방법을 제공할 수도 있다.In addition, the liquid crystal display device and the driving method thereof according to an exemplary embodiment of the present invention may provide a liquid crystal display device and a driving method thereof capable of solving a decrease in luminance and occurrence of a color difference due to an increase in resistance of a data line.

본 발명의 실시예에 따른 액정표시장치는 제1 및 제2 게이트라인 각각이 할당되고 하나의 데이터라인을 공유하는 제1 및 제2 박막트랜지스터와 상기 제1 및 제2 박막트랜지스터 각각에 연결된 제1 및 제2 화소전극 그리고 상기 데이터라인과 상기 제1 및 제2 박막트랜지스터 각각의 연결 지점을 서로 연결하는 보조데이터라인을 포함하는 액정셀을 구비한 액정표시패널을 포함하는 액정표시장치.In the liquid crystal display according to the exemplary embodiment of the present invention, first and second thin film transistors are allocated to each of the first and second gate lines and share one data line, and the first and second thin film transistors are connected to each of the first and second thin film transistors. And a liquid crystal display panel having a liquid crystal cell including a second pixel electrode and an auxiliary data line connecting the connection points of the data line and the first and second thin film transistors to each other.

본 발명의 실시예에 따른 액정표시장치는 d/2(d는 짝수)개의 데이터라인들 상기 데이터라인들과 서로 교차하는 2n(n은 자연수) 개의 게이트라인들; 및 상기 데이터라인들과 상기 게이트라인들의 교차 영역에 형성된 액정셀을 포함하고, 상기 액정셀은 상기 데이터라인들 중 어느 하나를 공유하는 제1 및 제2 서브액정셀을 포함하고, 상기 데이터라인들 중 인접한 두 개의 데이터라인에 의해 정의된 수직라인들과 상기 게이트라인들 중 인접한 두 개의 게이트라인에 의해 정의된 수평라인들에서, 상기 수직라인들 중 m(m은 자연수)번째 수직라인과 상기 수평라인들 중 n-1(n은 자연수)번째 수평라인의 교차 영역의 액정셀과 상기 수직라인들 중 m-1번째 수직라인과 상기 수평라인들 중 n번째 수평라인의 교차 영역의 액정셀은 데이터라인을 공유하는 액정표시장치.A liquid crystal display according to an exemplary embodiment of the present invention includes: d/2 (d is an even number) data lines and 2n (n is a natural number) gate lines intersecting the data lines; And a liquid crystal cell formed at an intersection between the data lines and the gate lines, wherein the liquid crystal cell includes first and second sub liquid crystal cells that share any one of the data lines, and the data lines In the vertical lines defined by two adjacent data lines and horizontal lines defined by two adjacent gate lines, the m (m is a natural number)-th vertical line among the vertical lines and the horizontal The liquid crystal cell in the crossing area of the n-1 (n is a natural number)-th horizontal line among the lines and the liquid crystal cell in the crossing area of the m-1th vertical line among the vertical lines and the n-th horizontal line of the horizontal lines are data A liquid crystal display that shares a line.

본 발명의 실시예에 따른 액정표시장치와 이의 구동방법은 Z 인버전 방식을 이용하여 소비 전력을 줄일 수 있고, 공정 진행 중 이물이나 데이지에 따른 데이터라인(DL)의 불량에 따른 액정셀 미 구동 문제를 해결할 수 있으며, 데이터라인의 저항의 증가 문제에 따른 휘도 저하 및 색감차 발생을 해결할 수 있는 액정표시장치 및 이의 구동방법을 제공할 수 있다.The liquid crystal display device and its driving method according to an embodiment of the present invention can reduce power consumption by using the Z inversion method, and the liquid crystal cell is not driven due to a defect in the data line DL due to a foreign object or daisy during the process. A liquid crystal display device capable of solving a problem and solving a decrease in luminance and occurrence of a color difference due to an increase in resistance of a data line and a driving method thereof can be provided.

도 1은 일반적인 액정표시장치의 단위 셀 구성도.
도 2는 종래의 DRD(Double Rate Driving) 방식으로 구동되는 액정표시장치의 구성도 및 RGB 액정셀들과 각 액정셀들의 충전 정도를 나타낸 도면.
도 3은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블럭도이다.
도 4는 본 발명의 실시예에 따른 액정표시패널을 이루는 화소 구조를 나타낸 도면이다.
도 5는 제1 수평라인과 제1 수직라인에 대응하는 액정셀의 구조를 나타낸 도면이다.
도 6은 데이터라인과 보조데이터라인의 연결 관계의 모식도를 나타낸 도면이다.
도 7은 보조데이터라인이 연결되지 않은 데이터라인을 나타낸 도면이다.
도 8은 보조데이터라인이 연결된 데이터라인을 나타낸 도면이다.
도 9는 본 발명의 실시예에 따른 액정셀들에 인가되는 데이터신호의 극성을 나타낸 도면이다.
도 10은 본 발명의 실시예에 따른 액정셀들에 인가되는 데이터신호의 극성에 따라서 Z인버전(inversion) 구동 방식을 설명하는 도면이다.
도 11은 본 발명의 실시예에 따른 액정셀의 전극 구조를 나타낸 도면으로써 보조데이터라인이 형성된 액정셀을 나타낸 도면이다.
도 12는 보조데이터라인이 형성되지 않은 액정셀을 나타낸 도면이다.
도 13 및 도 14는 본 발명의 실시예에 따른 액정셀의 동작을 나타낸 도면이다.
도 15는 데이터오픈 불량이 발생하는 경우 액정셀의 동작을 나타낸 도면이다.1 is a block diagram of a unit cell of a general liquid crystal display.
FIG. 2 is a block diagram of a liquid crystal display device driven by a conventional DRD (Double Rate Driving) method, and a diagram showing RGB liquid crystal cells and a degree of charging of each liquid crystal cell.
3 is a block diagram illustrating a liquid crystal display according to an exemplary embodiment of the present invention.
4 is a diagram illustrating a pixel structure constituting a liquid crystal display panel according to an exemplary embodiment of the present invention.
5 is a diagram illustrating a structure of a liquid crystal cell corresponding to a first horizontal line and a first vertical line.
6 is a diagram showing a schematic diagram of a connection relationship between a data line and an auxiliary data line.
7 is a diagram illustrating a data line to which an auxiliary data line is not connected.
8 is a diagram illustrating a data line to which an auxiliary data line is connected.
9 is a diagram showing polarities of data signals applied to liquid crystal cells according to an embodiment of the present invention.
10 is a diagram illustrating a Z-inversion driving method according to polarities of data signals applied to liquid crystal cells according to an exemplary embodiment of the present invention.
11 is a view showing an electrode structure of a liquid crystal cell according to an embodiment of the present invention, and a view showing a liquid crystal cell in which an auxiliary data line is formed.
12 is a diagram illustrating a liquid crystal cell in which an auxiliary data line is not formed.
13 and 14 are views showing the operation of a liquid crystal cell according to an embodiment of the present invention.
15 is a diagram illustrating an operation of a liquid crystal cell when a data open failure occurs.

이하, 본 발명의 실시예에 의한 액정표시장치 및 이의 구동 방법의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.Hereinafter, a liquid crystal display device and a driving method thereof according to an embodiment of the present invention will be described in detail with reference to the drawings. The following embodiments are provided as examples in order to sufficiently convey the spirit of the present invention to those skilled in the art. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other forms. In addition, in the drawings, the size and thickness of the device may be exaggerated for convenience. Throughout the specification, the same reference numbers indicate the same elements.

도 3은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블럭도이다.3 is a block diagram illustrating a liquid crystal display according to an exemplary embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(200), 타이밍 콘트롤러(300), 데이터 구동회로(400) 및 게이트 구동회로(500)를 구비할 수 있다.Referring to FIG. 3, a liquid crystal display according to an embodiment of the present invention may include a liquid crystal display panel 200, a timing controller 300, a data driving circuit 400, and a gate driving circuit 500.

액정표시패널(200)은 두 장의 유리기판 사이에 형성된 액정층을 갖는다. The liquid crystal display panel 200 has a liquid crystal layer formed between two glass substrates.

이 액정표시패널(200)은 d/2(d는 짝수) 개의 데이터라인들(D1 내지 Dm/2; Dm/2에서의 m은 d/2에서의 d과 같은 수)과 2n(n은 자연수) 개의 게이트라인들(G1 내지 G2n)의 교차 구조에 의해 매트릭스 형태로 배치된

Figure 112014070297341-pat00001
개의 액정셀(Clc)들을 포함하여 DRD 방식으로 구동된다. The liquid crystal display panel 200 includes d/2 (d is an even number) data lines (D1 to Dm/2; m in Dm/2 is the same number as d in d/2) and 2n (n is a natural number). ) Arranged in a matrix form by the cross structure of the gate lines G1 to G2n
Figure 112014070297341-pat00001
It includes three liquid crystal cells Clc and is driven by the DRD method.

액정표시패널(200)의 하부 유리기판에는 데이터라인들(D1 내지 Dm/2), 게이트라인들(G1 내지 G2n), TFT들, 및 스토리지 커패시터(Cst)가 형성된다.Data lines D1 to Dm/2, gate lines G1 to G2n, TFTs, and a storage capacitor Cst are formed on the lower glass substrate of the liquid crystal display panel 200.

액정셀들(Clc)은 TFT에 접속되어 화소 전극들(220)과 공통전극(210) 사이의 전계에 의해 구동된다. The liquid crystal cells Clc are connected to the TFT and driven by an electric field between the pixel electrodes 220 and the common electrode 210.

액정표시패널(200)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2)이 형성된다. 공통전극(210)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서는 상부 유리기판 상에 형성되고, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서는 화소전극(210)과 함께 하부 유리기판 상에 형성된다. A black matrix, a color filter, and a common electrode 2 are formed on the upper glass substrate of the liquid crystal display panel 200. The common electrode 210 is formed on an upper glass substrate in a vertical electric field driving method such as TN (Twisted Nematic) mode and VA (Vertical Alignment) mode, and the IPS (In Plane Switching) mode and FFS (Fringe Field Switching) mode In the same horizontal electric field driving method, it is formed on the lower glass substrate together with the pixel electrode 210.

액정표시패널(200)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.A polarizing plate is attached to each of the upper and lower glass substrates of the liquid crystal display panel 200 and an alignment layer for setting a pre-tilt angle of the liquid crystal is formed.

상기 타이밍 콘트롤러(300)는 시스템(미도시)으로부터 공급되는 수평 동기신호(Hsync), 수직 동기신호(Vsync), 데이터 인에이블신호(DE) 및 도트 클럭(DCLK) 등의 타이밍신호들을 이용하여 데이터 구동회로(400)의 동작 타이밍을 제어하기 위한 데이터 제어신호와, 게이트 구동회로(500)의 동작 타이밍을 제어하기 위한 게이트 제어신호를 발생한다. The timing controller 300 uses timing signals such as a horizontal synchronization signal (Hsync), a vertical synchronization signal (Vsync), a data enable signal (DE), and a dot clock (DCLK) supplied from a system (not shown). A data control signal for controlling the operation timing of the driving circuit 400 and a gate control signal for controlling the operation timing of the gate driving circuit 500 are generated.

데이터 제어신호는 데이터 구동회로(400) 내에서 디지털 비디오 데이터(RGB)의 샘플링 시작점을 지시하는 소스 스타트 펄스(SSP), 라이징 에지(Rising Edge) 또는 폴링 에지(Falling Edge)에 기준하여 데이터 구동회로(400) 내에서 디지털 비디오 데이터(RGB)의 래치동작을 지시하는 소스 샘플링 클럭(SSC), 데이터 구동회로(400)의 출력을 지시하는 소스 출력 인에이블신호(SOE), 및 액정표시패널(200)의 액정셀들(Clc)에 공급될 데이터전압의 극성을 지시하는 극성제어신호(POL)등을 포함한다. The data control signal is a data driving circuit based on a source start pulse (SSP) indicating a sampling start point of digital video data (RGB) in the data driving circuit 400, a rising edge, or a falling edge. A source sampling clock (SSC) instructing the latching operation of digital video data (RGB) within 400, a source output enable signal (SOE) instructing the output of the data driving circuit 400, and a liquid crystal display panel 200 ) And a polarity control signal POL indicating the polarity of the data voltage to be supplied to the liquid crystal cells Clc.

게이트 제어신호는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평라인을 지시하는 게이트 스타트 펄스(GSP), 게이트 구동회로(500) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시키기 위한 타이밍 제어신호로써 TFT의 온(ON) 기간에 대응하는 펄스폭으로 발생되는 게이트 쉬프트 클럭신호(GSC), 게이트 구동회로(500)의 출력을 지시하는 게이트 출력 인에이블신호(GOE)등을 포함한다.The gate control signal is input to a gate start pulse (GSP) indicating a start horizontal line from which scanning starts during one vertical period in which one screen is displayed, and a shift register in the gate driving circuit 500 to sequentially generate the gate start pulse (GSP). A gate shift clock signal (GSC) generated with a pulse width corresponding to the ON period of the TFT, as a timing control signal for shifting to, and a gate output enable signal (GOE) instructing the output of the gate driving circuit 500 And the like.

또한, 타이밍 콘트롤러(300)는 시스템으로부터 공급되는 디지털 비디오 데이터(RGB)를 액정표시패널(200)의 해상도에 맞게 재정렬하여 데이터 구동회로(400)에 공급한다.In addition, the timing controller 300 rearranges the digital video data RGB supplied from the system according to the resolution of the liquid crystal display panel 200 and supplies it to the data driving circuit 400.

데이터 구동회로(400)는 타이밍 콘트롤러(300)의 제어 하에 디지털 비디오 데이터(RGB)를 래치한다. 그리고 데이터 구동회로(400)는 디지털 비디오 데이터(RGB)를 극성제어신호(POL)에 따라 아날로그 정극성/부극성 감마전압으로 변환하여 정극성/부극성 아날로그 데이터전압을 발생하고 그 데이터전압을 데이터라인들(D1 내지 Dm/2)에 공급한다. The data driving circuit 400 latches the digital video data RGB under the control of the timing controller 300. In addition, the data driving circuit 400 converts digital video data (RGB) into an analog positive/negative gamma voltage according to a polarity control signal (POL) to generate a positive/negative analog data voltage, and converts the data voltage to data. It is supplied to the lines D1 to Dm/2.

이를 위해, 데이터 구동회로(400)는 다수의 데이터 드라이브 IC들을 포함할 수 있다.To this end, the data driving circuit 400 may include a plurality of data driving ICs.

상기 게이트 구동회로(500)는 타이밍 콘트롤러(300)의 제어 하에 아날로그 데이터전압이 공급될 액정표시패널(200)의 수평라인을 선택하는 스캔펄스를 발생하고, 이 스캔펄스를 게이트라인들(G1 내지 G2n)에 순차적으로 공급한다.The gate driving circuit 500 generates a scan pulse for selecting a horizontal line of the liquid crystal display panel 200 to which an analog data voltage is to be supplied under the control of the timing controller 300, and converts the scan pulse to the gate lines G1 to G2n) is supplied sequentially.

이를 위해, 게이트 구동회로(500)는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀(Clc)의 TFT 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터 및 레벨 쉬프터와 게이트라인 사이에 접속되는 출력 회로를 각각 포함하는 다수의 게이트 드라이브 IC들로 포함할 수 있다.To this end, the gate driving circuit 500 includes a shift register, a level shifter for converting the output signal of the shift register into a swing width suitable for TFT driving of the liquid crystal cell Clc, and an output circuit connected between the level shifter and the gate line. It may include a plurality of gate drive ICs each including.

도 4는 본 발명의 실시예에 따른 액정표시패널을 이루는 화소 구조를 나타낸 도면이다.4 is a diagram illustrating a pixel structure constituting a liquid crystal display panel according to an exemplary embodiment of the present invention.

도 4를 참조하면, 액정표시패널(200)의 액정셀들(Clc)은 레드(Red), 그린(Green), 블루(Blue) 및 화이트(White) 액정셀을 포함할 수 있다.Referring to FIG. 4, liquid crystal cells Clc of the liquid crystal display panel 200 may include red, green, blue, and white liquid crystal cells.

상기 액정셀은 제1 및 제2 게이트라인 각각이 할당되고 하나의 데이터라인을 공유하는 제1 및 제2 박막트랜지스터와 상기 제1 및 제2 박막트랜지스터 각각에 연결된 제1 및 제2 화소전극 그리고 상기 데이터라인과 상기 제1 및 제2 박막트랜지스터 각각의 연결 지점을 서로 연결하는 보조데이터라인을 포함할 수 있다.The liquid crystal cell includes first and second thin film transistors each of which first and second gate lines are allocated and sharing one data line, first and second pixel electrodes connected to each of the first and second thin film transistors, and the It may include an auxiliary data line connecting the data line and the connection points of the first and second thin film transistors to each other.

구체적으로 액정표시패널(200)에는 d/2(d는 짝수)개의 데이터라인들(Dm/2)과 상기 데이터라인들(Dm/2)과 서로 교차하는 2n(n은 자연수) 개의 게이트라인들(G2n) 그리고 상기 데이터라인들(Dm/2)과 상기 게이트라인들(G2n)의 교차 영역에 형성된 액정셀이 형성될 수 있다.Specifically, the liquid crystal display panel 200 includes d/2 (d is an even number) data lines (Dm/2) and 2n (n is a natural number) gate lines crossing the data lines (Dm/2). In addition, a liquid crystal cell formed in a region at which the data lines Dm/2 and the gate lines G2n intersect may be formed.

상기 액정셀은 상기 데이터라인들(Dm/2) 중 어느 하나를 공유하는 제1 및 제2 서브액정셀을 포함할 수 있다.The liquid crystal cell may include first and second sub liquid crystal cells that share any one of the data lines Dm/2.

상기 데이터라인들(Dm/2) 중 인접한 두 개의 데이터라인에 의해 정의된 수직라인들(VL)과 상기 게이트라인들(G2n) 중 인접한 두 개의 게이트라인에 의해 정의된 수평라인들(HL)에서, 상기 수직라인들(VL) 중 m(m은 자연수)번째 수직라인과 상기 수평라인들(HL) 중 n-1(n은 자연수)번째 수평라인의 교차 영역의 액정셀과 상기 수직라인들(VL 중 m-1번째 수직라인과 상기 수평라인들(HL) 중 n번째 수평라인의 교차 영역의 액정셀은 데이터라인을 공유할 수 있다. 그리고 상기 제1 및 제2 서브액정셀이 공유하는 데이터라인과 상기 제1 및 제2 서브액정셀의 연결 지점을 서로 연결하는 보조데이터라인이 상기 액정표시패널(200)에 더 형성될 수 있다.In the vertical lines VL defined by two adjacent data lines among the data lines Dm/2 and the horizontal lines HL defined by two adjacent gate lines among the gate lines G2n. , A liquid crystal cell and the vertical lines at an intersection of an m (m is a natural number)-th vertical line among the vertical lines VL and an n-1 (n is a natural number)-th horizontal line among the horizontal lines HL A liquid crystal cell at an intersection of the m-1th vertical line of VL and the nth horizontal line of the horizontal lines HL may share a data line, and data shared by the first and second sub-LCD cells. An auxiliary data line connecting a line and a connection point of the first and second sub-LCD cells to each other may be further formed on the liquid crystal display panel 200.

<제1 수평라인(HL1)과 제1 내지 제3 수직라인(VL1~VL3)에 대응하는 액정셀의 구조><Structure of the liquid crystal cell corresponding to the first horizontal line HL1 and the first to third vertical lines VL1 to VL3>

액정셀들(Clc)의 접속 구조를 살펴보면, 제1 수평라인(HL1)과 제1 수직라인(VL1)에 대응하는 액정셀은 제1 및 제2 서브액정셀을 포함할 수 있다.Looking at the connection structure of the liquid crystal cells Clc, the liquid crystal cells corresponding to the first horizontal line HL1 and the first vertical line VL1 may include first and second sub liquid crystal cells.

도면 상으로 수평라인(HL)과 수직라인(VL)의 교차영역에 형성된 액정셀은 제1 및 제2 서브액정셀을 포함하고, 좌측의 박막트랜지스터와 화소전극을 제1 서브액정셀로 칭하고, 우측의 박막트랜지스터와 화소전극을 제2 서브액정셀로 칭할 수 있다.As shown in the drawing, the liquid crystal cell formed in the crossing region of the horizontal line HL and the vertical line VL includes first and second sub-liquid crystal cells, and the thin film transistor and pixel electrode on the left are referred to as first sub-liquid crystal cells, The thin film transistor and pixel electrode on the right may be referred to as a second sub liquid crystal cell.

상기 제1 서브액정셀에서 제1 게이트라인(Gj-1)에 접속된 화소전극(Pi-1, j-1)은 상기 제2 서브액정셀에서 제2 게이트라인(Gj)에 접속된 화소전극(Pi-1,j)과 서로 이웃하여 제1 데이터라인(Di-1)에 공통 접속될 수 있다. 또한 상기 제1 게이트라인(Gj-1)에 접속된 화소전극(Pi-1, j-1)과 상기 제2 게이트라인(Gj)에 접속된 화소전극(Pi-1,j)은 제1 보조데이터라인(Dx-1,y-1)에 공통 접속될 수 있다.The pixel electrodes Pi-1 and j-1 connected to the first gate line Gj-1 in the first sub liquid crystal cell are pixel electrodes connected to the second gate line Gj in the second sub liquid crystal cell They may be adjacent to each other and may be commonly connected to the first data line Di-1. Further, the pixel electrodes Pi-1 and j-1 connected to the first gate line Gj-1 and the pixel electrodes Pi-1 and j connected to the second gate line Gj are first auxiliary. It may be commonly connected to the data lines Dx-1 and y-1.

제1 수평라인(HL1)과 제2 수직라인(VL2)에 대응하는 액정셀에서, 제1 게이트라인(Gj-1)에 접속된 화소전극(Pi, j-1)은 제2 게이트라인(Gj)에 접속된 화소전극(Pi,j)과 서로 이웃하여 제2 데이터라인(Di)에 공통 접속될 수 있다. 또한 상기 제1 게이트라인(Gj-1)에 접속된 화소전극(Pi, j-1)과 상기 제2 게이트라인(Gj)에 접속된 화소전극(Pi,j)은 제2 보조데이터라인(Dx,y-1)에 공통 접속될 수 있다.In the liquid crystal cells corresponding to the first horizontal line HL1 and the second vertical line VL2, the pixel electrodes Pi and j-1 connected to the first gate line Gj-1 are the second gate lines Gj. The pixel electrodes Pi and j connected to) may be adjacent to each other and may be commonly connected to the second data line Di. In addition, the pixel electrodes Pi and j-1 connected to the first gate line Gj-1 and the pixel electrodes Pi and j connected to the second gate line Gj are a second auxiliary data line Dx. ,y-1) can be connected in common.

제1 수평라인(HL1)과 제3 수직라인(VL3)에 대응하는 액정셀에서, 제1 게이트라인(Gj-1)에 접속된 화소전극(Pi+1, j-1)은 제2 게이트라인(Gj)에 접속된 화소전극(Pi+1,j)과 서로 이웃하여 제2 데이터라인(Di+1)에 공통 접속될 수 있다. 또한 상기 제1 게이트라인(Gj-1)에 접속된 화소전극(Pi+1, j-1)과 상기 제2 게이트라인(Gj)에 접속된 화소전극(Pi+1,j)은 제3 보조데이터라인(Dx+1,y-1)에 공통 접속될 수 있다.In the liquid crystal cells corresponding to the first horizontal line HL1 and the third vertical line VL3, the pixel electrodes Pi+1 and j-1 connected to the first gate line Gj-1 are the second gate lines. The pixel electrodes Pi+1 and j connected to Gj may be adjacent to each other and may be commonly connected to the second data line Di+1. In addition, the pixel electrodes Pi+1 and j-1 connected to the first gate line Gj-1 and the pixel electrodes Pi+1 and j connected to the second gate line Gj are third auxiliary. It may be commonly connected to the data lines Dx+1 and y-1.

<제2 수평라인(HL2)과 제1 내지 제3 수직라인(VL1~VL3)에 대응하는 액정셀의 구조><Structure of liquid crystal cells corresponding to the second horizontal line HL2 and the first to third vertical lines VL1 to VL3>

제2 수평라인(HL1)과 제1 수직라인(VL1)에 대응하는 액정셀에서, 제3 게이트라인(Gj+1)에 접속된 화소전극(Pi, j+1)은 제4 게이트라인(Gj+2)에 접속된 화소전극(Pi,j+2)과 서로 이웃하여 제2 데이터라인(Di)에 공통 접속될 수 있다. 또한 상기 제3 게이트라인(Gj+1)에 접속된 화소전극(Pi, j+1)과 상기 제4 게이트라인(Gj+2)에 접속된 화소전극(Pi,j+2)은 제4 보조데이터라인(Dx,y+1)에 공통 접속될 수 있다.In the liquid crystal cells corresponding to the second horizontal line HL1 and the first vertical line VL1, the pixel electrodes Pi and j+1 connected to the third gate line Gj+1 are the fourth gate line Gj. The pixel electrodes Pi and j+2 connected to +2) may be adjacent to each other and may be commonly connected to the second data line Di. Further, the pixel electrodes Pi and j+1 connected to the third gate line Gj+1 and the pixel electrodes Pi and j+2 connected to the fourth gate line Gj+2 are fourth auxiliary. It may be commonly connected to the data lines Dx,y+1.

제2 수평라인(HL1)과 제2 수직라인(VL2)에 대응하는 액정셀에서, 제3 게이트라인(Gj+1)에 접속된 화소전극(Pi+1, j+1)은 제4 게이트라인(Gj+2)에 접속된 화소전극(Pi+1,j+2)과 서로 이웃하여 제3 데이터라인(Di+1)에 공통 접속될 수 있다. 또한 상기 제3 게이트라인(Gj+1)에 접속된 화소전극(Pi+1, j+1)과 상기 제4 게이트라인(Gj+2)에 접속된 화소전극(Pi+1,j+2)은 제5 보조데이터라인(Dx+1,y+1)에 공통 접속될 수 있다.In the liquid crystal cells corresponding to the second horizontal line HL1 and the second vertical line VL2, the pixel electrodes Pi+1 and j+1 connected to the third gate line Gj+1 are the fourth gate lines. The pixel electrodes Pi+1 and j+2 connected to (Gj+2) may be adjacent to each other and may be commonly connected to the third data line Di+1. Further, pixel electrodes Pi+1 and j+1 connected to the third gate line Gj+1 and pixel electrodes Pi+1 and j+2 connected to the fourth gate line Gj+2 May be commonly connected to the fifth auxiliary data lines Dx+1 and y+1.

제2 수평라인(HL1)과 제3 수직라인(VL3)에 대응하는 액정셀에서, 제3 게이트라인(Gj+1)에 접속된 화소전극(Pi+2, j+1)은 제4 게이트라인(Gj+2)에 접속된 화소전극(Pi+2,j+2)과 서로 이웃하여 제4 데이터라인(Di+2)에 공통 접속될 수 있다. 또한 상기 제3 게이트라인(Gj+1)에 접속된 화소전극(Pi+2, j+1)과 상기 제4 게이트라인(Gj+2)에 접속된 화소전극(Pi+2,j+2)은 제6 보조데이터라인(Dx+2,y+1)에 공통 접속될 수 있다.In the liquid crystal cells corresponding to the second horizontal line HL1 and the third vertical line VL3, the pixel electrodes Pi+2 and j+1 connected to the third gate line Gj+1 are the fourth gate lines. The pixel electrodes Pi+2 and j+2 connected to (Gj+2) may be adjacent to each other and may be commonly connected to the fourth data line Di+2. Further, pixel electrodes Pi+2 and j+1 connected to the third gate line Gj+1 and pixel electrodes Pi+2 and j+2 connected to the fourth gate line Gj+2 May be commonly connected to the sixth auxiliary data lines Dx+2 and y+1.

한편 제3 수평라인(HL3)에 대응하는 액정셀의 구조는 제1 수평라인(HL1)의 액정셀의 구조에 대응하고, 제4 수평라인(HL4)에 대응하는 액정셀의 구조는 제2 수평라인(HL2)의 액정셀의 구조에 대응한다.Meanwhile, the structure of the liquid crystal cell corresponding to the third horizontal line HL3 corresponds to the structure of the liquid crystal cell of the first horizontal line HL1, and the structure of the liquid crystal cell corresponding to the fourth horizontal line HL4 is the second horizontal line. It corresponds to the structure of the liquid crystal cell of line HL2.

도 5는 제1 수평라인과 제1 수직라인에 대응하는 액정셀의 구조를 나타낸 도면이다.5 is a diagram illustrating a structure of a liquid crystal cell corresponding to a first horizontal line and a first vertical line.

도 5를 참조하면, 제1 수평라인(HL1)과 제1 수직라인(VL1)에 대응하는 액정셀에서, 제1 박막트랜지스터(TFT1)는 제1 게이트라인(Gj-1)의 게이트신호에 의해 제어되고 제1 노드(N1)와 i-1, j-1번째 화소전극(Pi-1, j-1) 사이에 연결될 수 있다.Referring to FIG. 5, in the liquid crystal cell corresponding to the first horizontal line HL1 and the first vertical line VL1, the first thin film transistor TFT1 is generated by a gate signal of the first gate line Gj-1. It is controlled and may be connected between the first node N1 and the i-1 and j-1th pixel electrodes Pi-1 and j-1.

상기 제1 박막트랜지스터(TFT1)는 상기 제1 게이트라인(Gj-1)의 게이트신호에 의해 턴온되고, 상기 제1 노드(N1) 상의 제1 데이터라인(Di-1)으로부터 제공되는 데이터신호를 i-1, j-1번째 화소전극(Pi-1, j-1)으로 제공할 수 있다. The first thin film transistor TFT1 is turned on by a gate signal of the first gate line Gj-1, and receives a data signal provided from the first data line Di-1 on the first node N1. It may be provided as the i-1 and j-1th pixel electrodes Pi-1 and j-1.

제1 수평라인(HL1)과 제1 수직라인(VL1)에 대응하는 화소전극에서, 제2 박막트랜지스터(TFT2)는 제2 게이트라인(Gj)의 게이트신호에 의해 제어되고 제2 노드(N2)와 i-1, j번째 화소전극(Pi-1, j) 사이에 연결될 수 있다.In the pixel electrodes corresponding to the first horizontal line HL1 and the first vertical line VL1, the second thin film transistor TFT2 is controlled by the gate signal of the second gate line Gj and the second node N2 And i-1 and j-th pixel electrodes Pi-1 and j.

상기 제2 박막트랜지스터(TFT2)는 상기 제2 게이트라인(Gj)의 게이트신호에 의해 턴온되고, 상기 제2 노드(N2) 상의 제1 데이터라인(Di-1)으로부터 제공되는 데이터신호를 i-1, j번째 화소전극(Pi-1, j)로 제공할 수 있다.The second thin film transistor TFT2 is turned on by a gate signal of the second gate line Gj, and the data signal provided from the first data line Di-1 on the second node N2 is i- It may be provided as the first and j-th pixel electrodes Pi-1 and j.

또한 제1 보조데이터라인(D-1, y-1)은 상기 제1 및 제2 노드(N1, N2) 사이에 연결될 수 있다.Further, the first auxiliary data lines D-1 and y-1 may be connected between the first and second nodes N1 and N2.

도 6은 데이터라인과 보조데이터라인의 연결 관계의 모식도를 나타낸 도면이다. 그리고 도 7은 보조데이터라인이 연결되지 않은 데이터라인을 나타낸 도면이고, 도 8은 보조데이터라인이 연결된 데이터라인을 나타낸 도면이다.6 is a diagram showing a schematic diagram of a connection relationship between a data line and an auxiliary data line. 7 is a diagram illustrating a data line to which an auxiliary data line is not connected, and FIG. 8 is a diagram illustrating a data line to which an auxiliary data line is connected.

도 6을 참조하면, 임의의 수직라인(VL)에 대응하는 데이터라인(Di)에는 각 수평라인(HL1~HLn) 마다 보조데이터라인(Dx,y)이 연결될 수 있다.Referring to FIG. 6, auxiliary data lines Dx and y may be connected to a data line Di corresponding to an arbitrary vertical line VL for each horizontal line HL1 to HLn.

상기 보조데이터라인(Dx,y)들은 상기 데이터라인(Di) 상의 제1 및 제2 노드(N1, N2) 사이에 연결될 수 있다.The auxiliary data lines Dx,y may be connected between first and second nodes N1 and N2 on the data line Di.

도 7 및 도 8을 참조하면, 보조데이터라인(Dx,y)가 없는 경우 데이터라인(Di)의 총 저항을 nRi옴이라고 한다면, 보조데이터라인(Dx,y)이 형성된 경우 데이터라인(Di)의 총 저항은 nRi/2가 될 수 있다. 따라서 데이터라인(Di) 상의 총 저항값을 감소할 수 있다.7 and 8, if the total resistance of the data line Di is nRi ohms when there is no auxiliary data line Dx,y, the data line Di is formed when the auxiliary data line Dx,y is formed. The total resistance of can be nRi/2. Accordingly, the total resistance value on the data line Di can be reduced.

이와 같이 DRD 구조는 데이터라인의 수가 절반으로 감소되어 로드(Load)에 대한 영향을 클 수 있으나, 보조데이터라인(Dx,y)을 데이터라인(Di)과 병렬 연결됨으로써 라인 저항을 감소시킬 수 있고, 그에 따라 RC 지연에 따른 휘도 저하 및 색감차 발생 문제를 해결할 수 있다.In this way, the DRD structure can have a large impact on the load as the number of data lines is reduced by half, but line resistance can be reduced by connecting the auxiliary data lines (Dx,y) in parallel with the data lines (Di). As a result, it is possible to solve the problem of lowering of luminance and occurrence of color difference due to RC delay.

<Z-inversion 동작><Z-inversion operation>

도 9는 본 발명의 실시예에 따른 액정셀들에 인가되는 데이터신호의 극성을 나타낸 도면이다. 그리고 도 10은 본 발명의 실시예에 따른 액정셀들에 인가되는 데이터신호의 극성에 따라서 Z인버전(inversion) 구동 방식을 설명하는 도면이다.9 is a diagram showing polarities of data signals applied to liquid crystal cells according to an embodiment of the present invention. 10 is a diagram illustrating a Z-inversion driving method according to polarities of data signals applied to liquid crystal cells according to an exemplary embodiment of the present invention.

도 9 및 도 10을 참조하면, 제1 데이터라인(Di-1)과 제3 데이터라인(Di+1)에는 정극성의 데이터전압이 인가되고, 제2 데이터라인(Di)과 제4 데이터라인(Di+2)에는 부극성의 데이터전압이 인가될 수 있다. 즉, 홀수번째 데이터라인에는 정극성의 데이터전압이, 짝수번째 데이터라인에는 부극성의 데이터전압이 인가될 수 있다. 그리고 이에 한정되는 것은 아니고, 홀수번째 데이터라인에는 부극성의 데이터전압이, 짝수번째 데이터라인에는 정극성의 데이터전압이 인가될 수도 있다.9 and 10, a positive data voltage is applied to the first data line Di-1 and the third data line Di+1, and the second data line Di and the fourth data line Di+2) may be applied with a negative data voltage. That is, a data voltage of positive polarity may be applied to an odd-numbered data line and a data voltage of negative polarity may be applied to an even-numbered data line. Further, the present invention is not limited thereto, and a data voltage having a negative polarity may be applied to an odd numbered data line and a data voltage having a positive polarity may be applied to an even numbered data line.

상기 제1 데이터라인(Di-1)에 정극성의 데이터전압이 인가되는 경우, 제1 수평라인(HL1)과 제1 수직라인(VL1)에 대응하는 액정셀에서, 제1 게이트라인(Gj-1)에 접속된 화소전극(Pi-1, j-1)과 상기 제2 게이트라인(Gj)에 접속된 화소전극(Pi-1,j) 그리고 제3 수평라인(HL3)과 제1 수직라인(VL1)에 대응하는 액정셀에서, 제5 게이트라인(Gj+3)에 접속된 화소전극(Pi-1, j+3)과 상기 제6 게이트라인(Gj+4)에 접속된 화소전극(Pi-1,j+4)에는 정극성의 데이터전압이 인가될 수 있다. When a positive data voltage is applied to the first data line Di-1, in the liquid crystal cells corresponding to the first horizontal line HL1 and the first vertical line VL1, the first gate line Gj-1 The pixel electrodes Pi-1 and j-1 connected to ), the pixel electrodes Pi-1 and j connected to the second gate line Gj, and the third horizontal line HL3 and the first vertical line ( In the liquid crystal cell corresponding to VL1), the pixel electrodes Pi-1 and j+3 connected to the fifth gate line Gj+3 and the pixel electrode Pi connected to the sixth gate line Gj+4 -1,j+4) can be applied with a positive data voltage.

또한 제2 데이터라인(Di)에 부극성의 데이터전압이 인가되는 경우, 제1 수평라인(HL1)과 제2 수직라인(VL2)에 대응하는 액정셀에서, 제1 게이트라인(Gj-1)에 접속된 화소전극(Pi, j-1)과 상기 제2 게이트라인(Gj)에 접속된 화소전극(Pi,j) 그리고 제2 수평라인(HL1)과 제1 수직라인(VL1)에 대응하는 액정셀에서, 제3 게이트라인(Gj+1)에 접속된 화소전극(Pi, j+1)과 상기 제4 게이트라인(Gj+2)에 접속된 화소전극(Pi,j+2) 그리고 제3 수평라인(HL1)과 제2 수직라인(VL2)에 대응하는 액정셀에서, 제5 게이트라인(Gj+3)에 접속된 화소전극(Pi, j+3)과 상기 제6 게이트라인(Gj+4)에 접속된 화소전극(Pi,j+4)에는 부극성의 데이터전압이 인가될 수 있다.In addition, when a data voltage of negative polarity is applied to the second data line Di, in the liquid crystal cells corresponding to the first horizontal line HL1 and the second vertical line VL2, the first gate line Gj-1 The pixel electrodes Pi and j-1 connected to, the pixel electrodes Pi and j connected to the second gate line Gj, and corresponding to the second horizontal line HL1 and the first vertical line VL1 In the liquid crystal cell, the pixel electrodes Pi and j+1 connected to the third gate line Gj+1, the pixel electrodes Pi and j+2 connected to the fourth gate line Gj+2, and the third 3 In the liquid crystal cell corresponding to the horizontal line HL1 and the second vertical line VL2, the pixel electrodes Pi and j+3 connected to the fifth gate line Gj+3 and the sixth gate line Gj A data voltage of negative polarity may be applied to the pixel electrodes Pi,j+4 connected to +4).

또한 제1 수평라인(HL1)과 제3 수직라인(VL3)에 대응하는 액정셀에서, 제1 게이트라인(Gj-1)에 접속된 화소전극(Pi+1, j-1)과 상기 제2 게이트라인(Gj)에 접속된 화소전극(Pi+1,j) 그리고 제2 수평라인(HL1)과 제2 수직라인(VL2)에 대응하는 액정셀에서, 제3 게이트라인(Gj+1)에 접속된 화소전극(Pi+1, j+1)과 상기 제4 게이트라인(Gj+2)에 접속된 화소전극(Pi+1,j+2) 그리고 제3 수평라인(HL3)과 제3 수직라인(VL3)에 대응하는 액정셀에서, 제5 게이트라인(Gj+3)에 접속된 화소전극(Pi+1, j+3)과 상기 제6 게이트라인(Gj+4)에 접속된 화소전극(Pi+1,j+4)에는 부극성의 데이터전압이 인가될 수 있다.In addition, in the liquid crystal cells corresponding to the first horizontal line HL1 and the third vertical line VL3, the pixel electrodes Pi+1 and j-1 connected to the first gate line Gj-1 and the second In a liquid crystal cell corresponding to the pixel electrodes Pi+1 and j connected to the gate line Gj and the second horizontal line HL1 and the second vertical line VL2, the third gate line Gj+1 The connected pixel electrodes Pi+1 and j+1, the pixel electrodes Pi+1 and j+2 connected to the fourth gate line Gj+2, and the third horizontal line HL3 and the third vertical In the liquid crystal cell corresponding to the line VL3, the pixel electrodes Pi+1 and j+3 connected to the fifth gate line Gj+3 and the pixel electrode connected to the sixth gate line Gj+4 A negative data voltage may be applied to (Pi+1,j+4).

이와 같은 Z 인버전 구동 방식의 경우 각 데이터라인(Di)에 인가되는 데이터전압의 극성이 한 프레임 동안 유지되고, 다음 프레임에서 반전되는 것으로 하여 각 픽셀마다 데이터전압의 극성이 정극성과 부극성을 교대로 반복하는 도트(dot) 인버전 구동 대비 소비 전력을 절감할 수 있는 효과를 가진다.In the case of the Z inversion driving method, the polarity of the data voltage applied to each data line (Di) is maintained for one frame and is inverted in the next frame, so that the polarity of the data voltage alternates between positive and negative polarities for each pixel. Compared to repeating dot inversion driving, power consumption can be reduced.

도 11은 본 발명의 실시예에 따른 액정셀의 전극 구조를 나타낸 도면으로써 보조데이터라인이 형성된 액정셀을 나타낸 도면이다. 그리고 도 12는 보조데이터라인이 형성되지 않은 액정셀을 나타낸 도면이다.11 is a view showing an electrode structure of a liquid crystal cell according to an embodiment of the present invention, and a view showing a liquid crystal cell in which an auxiliary data line is formed. 12 is a diagram showing a liquid crystal cell in which an auxiliary data line is not formed.

도 11을 참조하면, 액정표시패널(200)의 하부기판 상에 형성되고 제2 데이터라인(Di)과 제1 게이트라인(Gj-1)에 대응하는 화소전극(Pi,j)과 연결된 제1 박막트랜지스터(TFT1)는 제1 드레인전극(drain1)과 상기 제1 드레인전극(drain1)의 일부를 감싸는 U자 형상의 제1 소스 전극(source1)을 포함할 수 있다. 또한 제2 데이터라인(Di)은 상기 제1 소스 전극(source1)과 연결될 수 있다.Referring to FIG. 11, a first layer formed on a lower substrate of the liquid crystal display panel 200 and connected to the pixel electrodes Pi and j corresponding to the second data line Di and the first gate line Gj-1 The thin film transistor TFT1 may include a first drain electrode drain1 and a U-shaped first source electrode source1 surrounding a portion of the first drain electrode drain1. Also, the second data line Di may be connected to the first source electrode source1.

또한 액정표시패널(200)의 하부기판 상에 형성되고 제2 데이터라인(Di)과 제2 게이트라인(Gj)에 대응하는 화소전극(Pi,j-1)과 연결된 제2 박막트랜지스터(TFT2)는 제2 드레인전극(drain2)과 상기 제2 드레인전극(drain2)의 일부를 감싸는 U자 형상의 제2 소스 전극(source2)을 포함할 수 있다. 또한 제2 데이터라인(Di)은 상기 제2 소스 전극(source2)과 연결될 수 있다.In addition, a second thin film transistor TFT2 formed on the lower substrate of the liquid crystal display panel 200 and connected to the pixel electrodes Pi and j-1 corresponding to the second data line Di and the second gate line Gj. May include a second drain electrode drain2 and a U-shaped second source electrode source2 surrounding a portion of the second drain electrode drain2. Also, the second data line Di may be connected to the second source electrode source2.

도 12를 참조하면, 제1 게이트라인(Gj-1)에 대응하는 화소전극(Pi,j)과 제2 게이트라인(Gj)에 대응하는 화소전극(Pi,j-1) 사이에는 블랙매트릭스 대응영역(BM)이 존재할 수 있다. Referring to FIG. 12, a black matrix is formed between the pixel electrodes Pi and j corresponding to the first gate line Gj-1 and the pixel electrodes Pi and j-1 corresponding to the second gate line Gj. The region BM may exist.

하부기판에서 상기 블랙매트릭스 대응영역(BM)과 대응하는 상부기판의 영역에 블랙매트릭스가 형성될 수 있다. A black matrix may be formed in a region of the upper substrate corresponding to the black matrix correspondence region BM in the lower substrate.

도 11을 참조하면, 블랙매트릭스 대응영역(BM) 상에는 보조데이터라인(Dx,y-1)이 형성될 수 있고, 상기 보조데이터라인(Dx,y-1)은 제1 소스전극(source1)과 제2 소스전극(source2)을 서로 연결할 수 있다.Referring to FIG. 11, auxiliary data lines Dx and y-1 may be formed on the black matrix correspondence region BM, and the auxiliary data lines Dx and y-1 are connected to the first source electrode source1. The second source electrodes source2 may be connected to each other.

이와 같이 본 발명의 실시예에 따른 보조데이터라인(Dx,y)들은 상부기판의 블랙매트릭스가 형성된 영역과 대응하는 하부기판의 블랙매트릭스 대응영역(BM)에 형성됨으로써 개구율에 영향을 주지 않는다. 따라서 투과율 감소 없이 마스크(Mask) 설계를 통해 저항을 감소시킬 수 있다. 또한 보조데이터라인(Dx,y)을 블랙매트릭스 대응영역(BM)에 형성하므로 공정 조건이나 데이터라인의 선 폭을 변경할 필요가 없이 보조데이터라인(Dx,y)을 용이하게 부가할 수 있다.As described above, the auxiliary data lines Dx,y according to the exemplary embodiment of the present invention do not affect the aperture ratio by being formed in the black matrix correspondence region BM of the lower substrate corresponding to the region where the black matrix of the upper substrate is formed. Therefore, it is possible to reduce the resistance through the design of the mask without reducing the transmittance. In addition, since the auxiliary data lines Dx,y are formed in the black matrix correspondence area BM, the auxiliary data lines Dx,y can be easily added without changing process conditions or line widths of the data lines.

도 13 및 도 14는 본 발명의 실시예에 따른 액정셀의 동작을 나타낸 도면이다. 그리고 도 15는 데이터오픈 불량이 발생하는 경우 액정셀의 동작을 나타낸 도면이다.13 and 14 are views showing the operation of a liquid crystal cell according to an embodiment of the present invention. 15 is a diagram illustrating an operation of a liquid crystal cell when a data open failure occurs.

도 13을 참조하면, 제1 게이트라인(Gj-1)의 하이레벨의 게이트전압에 의하여 제1 박막트랜지스터(TFT1)가 턴온하면, 제1 데이터라인(Di-1)상의 데이터 전압은 상기 제1 박막트랜지스터(TFT1)의 소스 및 드레인 전극을 경유하여 화소전극(Pi-1, j-1)에 인가될 수 있다.Referring to FIG. 13, when the first thin film transistor TFT1 is turned on by a high-level gate voltage of the first gate line Gj-1, the data voltage on the first data line Di-1 is the first It may be applied to the pixel electrodes Pi-1 and j-1 via the source and drain electrodes of the thin film transistor TFT1.

도 14를 참조하면, 제2 게이트라인(Gj)의 하이레벨의 게이트전압에 의하여 제2 박막트랜지스터(TFT2)가 턴온하면, 제1 데이터라인(Di-1)상의 데이터 전압은 상기 제2 박막트랜지스터(TFT2)의 소스 및 드레인 전극을 경유하여 화소전극(Pi-1, j)에 인가될 수 있다.Referring to FIG. 14, when the second thin film transistor TFT2 is turned on by a high-level gate voltage of the second gate line Gj, the data voltage on the first data line Di-1 is the second thin film transistor. It may be applied to the pixel electrodes Pi-1 and j via the source and drain electrodes of TFT2.

도 15를 참조하면, 제1 데이터라인(Di-1)의 데이터오픈(data open; D.O.) 불량이 발생한 경우, 제2 게이트라인(Gj)의 하이레벨의 게이트전압에 의하여 제2 박막트랜지스터(TFT2)가 턴온하면, 제1 데이터라인(Di-1)상의 데이터 전압은 제1 보조데이터라인(Dx-1,y-1)과 상기 제2 박막트랜지스터(TFT2)의 소스 및 드레인 전극을 경유하여 화소전극(Pi-1, j)에 인가될 수 있다.Referring to FIG. 15, when a data open (DO) defect occurs in the first data line Di-1, the second thin film transistor TFT2 is generated by a high-level gate voltage of the second gate line Gj. ) Is turned on, the data voltage on the first data line Di-1 passes through the first auxiliary data lines Dx-1 and y-1 and the source and drain electrodes of the second thin film transistor TFT2. It may be applied to the electrodes Pi-1 and j.

이와 같이 데이터오픈 불량이 발생한 경우라도, 데이터전압은 제1 보조데이터라인(Dx-1,y-1)을 경유하여 화소전극(Pi-1, j)에 인가되므로 액정셀이 미 동작하여 화질이 저하되는 문제를 방지할 수 있다.Even in the case of such a data open failure, since the data voltage is applied to the pixel electrodes Pi-1 and j via the first auxiliary data lines Dx-1 and y-1, the liquid crystal cell does not operate and the image quality is reduced. It can prevent the problem of deterioration.

이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술할 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.In the detailed description of the present invention described above, it has been described with reference to preferred embodiments of the present invention, but those skilled in the art or those of ordinary skill in the relevant technical field of the present invention described in the claims to be described later It will be appreciated that various modifications and changes can be made to the present invention without departing from the spirit and technical scope. Therefore, the technical scope of the present invention should not be limited to the content described in the detailed description of the specification, but should be determined by the claims.

100 액정표시장치
200 액정표시패널
300 타이밍 콘트롤러
400 데이터 구동회로
500 게이트 구동회로100 liquid crystal display
200 LCD panel
300 timing controller
400 data drive circuit
500 gate driving circuit

Claims (11)

제1 및 제2 게이트라인 각각이 할당되고 하나의 데이터라인을 공유하는 제1 및 제2 박막트랜지스터와 상기 제1 및 제2 박막트랜지스터 각각에 연결된 제1 및 제2 화소전극 그리고 상기 데이터라인과 상기 제1 및 제2 박막트랜지스터 각각의 연결 지점을 서로 연결하는 보조데이터라인을 포함하는 액정셀을 구비한 액정표시패널;
을 포함하고,
상기 보조 데이터 라인은 상기 데이터 라인과 병렬로 연결되고, 상기 보조 데이터 라인이 없는 데이터 라인의 총 저항값이 nRi 옴인 경우 상기 데이터 라인의 총 저항값은 nRi/2옴이고,
상기 제1 및 제2 화소전극은 하나의 수평라인에서 서로 이웃하여 상기 하나의 데이터라인에 공통 접속되고,
상기 보조 데이터 라인은 하나의 수평라인에서 상기 하나의 데이터라인으로부터 서로 이웃하는 상기 제1 및 제2 화소전극에 연결된 상기 제1 박막트랜지스터의 연결 지점과 상기 제2 박막트랜지스터의 연결 지점을 경유하여 다시 상기 데이터라인에 연결되는 액정표시장치.First and second thin film transistors each assigned to each of the first and second gate lines and sharing one data line, first and second pixel electrodes connected to each of the first and second thin film transistors, and the data line and the A liquid crystal display panel having a liquid crystal cell including auxiliary data lines connecting connection points of the first and second thin film transistors to each other;
Including,
The auxiliary data line is connected in parallel with the data line, and when the total resistance value of the data line without the auxiliary data line is nRi ohms, the total resistance value of the data line is nRi/2 ohm,
The first and second pixel electrodes are adjacent to each other on one horizontal line and are commonly connected to the one data line,
The auxiliary data line is re-connected from the one data line through a connection point of the first thin film transistor and a connection point of the second thin film transistor connected to the adjacent first and second pixel electrodes in one horizontal line. A liquid crystal display connected to the data line. 제1 항에 있어서,
상기 제1 박막트랜지스터는 상기 데이터라인과 연결된 제1 소스전극과 상기 제1 화소전극과 연결된 제1 드레인전극을 포함하고,
상기 제2 박막트랜지스터는 상기 데이터라인과 연결된 제2 소스전극과 상기 제2 화소전극과 연결된 제2 드레인전극을 포함하며,
상기 보조데이터라인은 상기 제1 및 제2 소스전극을 서로 연결하는 액정표시장치.The method of claim 1,
The first thin film transistor includes a first source electrode connected to the data line and a first drain electrode connected to the first pixel electrode,
The second thin film transistor includes a second source electrode connected to the data line and a second drain electrode connected to the second pixel electrode,
The auxiliary data line connects the first and second source electrodes to each other. 제2 항에 있어서,
상기 액정표시패널은 상기 게이트라인과 상기 데이터라인 그리고 상기 제1 및 제2 박막트랜지스터가 형성된 하부기판; 및 컬러필터 및 블랙매트릭스가 형성된 상부기판을 포함하고,
상기 보조데이터라인은 상기 블랙매트릭스와 대응하는 상기 하부기판의 블랙매트릭스 대응영역에 형성되는 액정표시장치.The method of claim 2,
The liquid crystal display panel includes: a lower substrate on which the gate line, the data line, and the first and second thin film transistors are formed; And an upper substrate on which a color filter and a black matrix are formed,
The auxiliary data line is formed in a black matrix correspondence area of the lower substrate corresponding to the black matrix. d/2(d는 짝수)개의 데이터라인들;
상기 데이터라인들과 서로 교차하는 2n(n은 자연수) 개의 게이트라인들; 및
상기 데이터라인들과 상기 게이트라인들의 교차 영역에 형성된 액정셀;을 포함하고,
상기 액정셀은 상기 데이터라인들 중 어느 하나를 공유하는 제1 및 제2 서브액정셀을 포함하고,
상기 데이터라인들 중 인접한 두 개의 데이터라인에 의해 정의된 수직라인들과 상기 게이트라인들 중 인접한 두 개의 게이트라인에 의해 정의된 수평라인들에서,
상기 수직라인들 중 m(m은 자연수)번째 수직라인과 상기 수평라인들 중 n-1(n은 자연수)번째 수평라인의 교차 영역의 액정셀과 상기 수직라인들 중 m-1번째 수직라인과 상기 수평라인들 중 n번째 수평라인의 교차 영역의 액정셀은 데이터라인을 공유하고,
상기 데이터 라인들 중 하나의 데이터 라인에 병렬로 보조 데이터 라인이 연결되고, 상기 보조 데이터 라인이 없는 데이터 라인의 총 저항값이 nRi 옴인 경우 상기 하나의 데이터 라인의 총 저항값은 nRi/2옴이고,
상기 제1 및 제2 화소전극은 하나의 수평라인에서 서로 이웃하여 상기 하나의 데이터라인에 공통 접속되고,
상기 보조 데이터 라인은 하나의 수평라인에서 상기 하나의 데이터라인으로부터 서로 이웃하는 상기 제1 및 제2 화소전극에 연결된 상기 제1 박막트랜지스터의 연결 지점과 상기 제2 박막트랜지스터의 연결 지점을 경유하여 다시 상기 데이터라인에 연결되는 액정표시장치.d/2 (d is an even number) data lines;
2n (n is a natural number) gate lines crossing the data lines; And
A liquid crystal cell formed in an intersection region between the data lines and the gate lines; and
The liquid crystal cell includes first and second sub liquid crystal cells that share any one of the data lines,
In vertical lines defined by two adjacent data lines among the data lines and horizontal lines defined by two adjacent gate lines among the gate lines,
A liquid crystal cell at an intersection of an m (m is a natural number)-th vertical line among the vertical lines, an n-1 (n is a natural number)-th horizontal line among the horizontal lines, and an m-1-th vertical line among the vertical lines Among the horizontal lines, the liquid crystal cells in the crossing region of the n-th horizontal line share a data line,
When an auxiliary data line is connected in parallel to one of the data lines and the total resistance value of the data line without the auxiliary data line is nRi ohms, the total resistance value of the one data line is nRi/2 ohms. ,
The first and second pixel electrodes are adjacent to each other on one horizontal line and are commonly connected to the one data line,
The auxiliary data line is re-connected from the one data line through a connection point of the first thin film transistor and a connection point of the second thin film transistor connected to the adjacent first and second pixel electrodes in one horizontal line. A liquid crystal display connected to the data line. 제4 항에 있어서,
상기 보조 데이터 라인은 상기 제1 및 제2 서브액정셀이 공유하는 데이터라인과 상기 제1 및 제2 서브액정셀의 연결 지점을 서로 연결하는 액정표시장치.The method of claim 4,
The auxiliary data line connects a data line shared by the first and second sub-LCD cells to a connection point between the first and second sub-LCD cells. 제4 항에 있어서,
상기 데이터라인들 중 어느 하나의 데이터라인에 인가되는 데이터 전압의 극성은 유지되는 액정표시장치.The method of claim 4,
A liquid crystal display device in which a polarity of a data voltage applied to any one of the data lines is maintained. 제6 항에 있어서,
상기 데이터라인들 중 인접한 제1 및 제2 데이터라인 각각에 인가되는 데이터 전압의 극성은 반대되는 액정표시장치.The method of claim 6,
A liquid crystal display device in which polarities of data voltages applied to adjacent first and second data lines among the data lines are opposite. 제5 항에 있어서,
상기 제1 서브액정셀은 제1 박막트랜지스터와 제1 화소전극을 포함하고,
상기 제2 서브액정셀은 제2 박막트랜지스터와 제2 화소전극을 포함하고,
상기 제1 및 제2 서브액정셀이 공유하는 데이터라인은 상기 제1 박막트랜지스터와 연결된 제1 노드 및 상기 제2 박막트랜지스터와 연결된 제2 노드를 포함하고,
상기 보조데이터라인은 상기 제1 및 제2 노드 사이에 연결된 액정표시장치.The method of claim 5,
The first sub liquid crystal cell includes a first thin film transistor and a first pixel electrode,
The second sub liquid crystal cell includes a second thin film transistor and a second pixel electrode,
The data line shared by the first and second sub-LCD cells includes a first node connected to the first thin film transistor and a second node connected to the second thin film transistor,
The auxiliary data line is connected between the first and second nodes. 제1 및 제2 게이트라인 각각이 할당되고 하나의 데이터라인을 공유하는 제1 및 제2 박막트랜지스터와 상기 제1 및 제2 박막트랜지스터 각각에 연결된 제1 및 제2 화소전극 그리고 상기 데이터라인과 상기 제1 및 제2 박막트랜지스터 각각의 연결 지점을 서로 연결하는 보조데이터라인을 포함하는 액정셀을 구비한 액정표시패널;을 포함하고,
상기 제1 박막트랜지스터는 상기 데이터라인과 연결된 제1 소스전극과 상기 제1 화소전극과 연결된 제1 드레인전극을 포함하고,
상기 제2 박막트랜지스터는 상기 데이터라인과 연결된 제2 소스전극과 상기 제2 화소전극과 연결된 제2 드레인전극을 포함하며,
상기 보조데이터라인은 상기 제1 및 제2 소스전극을 서로 연결하고,
상기 제1 및 제2 화소전극은 하나의 수평라인에서 서로 이웃하여 상기 하나의 데이터라인에 공통 접속되고,
상기 보조 데이터 라인은 하나의 수평라인에서 상기 하나의 데이터라인으로부터 서로 이웃하는 상기 제1 및 제2 화소전극에 연결된 상기 제1 박막트랜지스터의 연결 지점과 상기 제2 박막트랜지스터의 연결 지점을 경유하여 다시 상기 데이터라인에 연결되는 액정표시장치.First and second thin film transistors each assigned to each of the first and second gate lines and sharing one data line, first and second pixel electrodes connected to each of the first and second thin film transistors, and the data line and the Including; a liquid crystal display panel having a liquid crystal cell including an auxiliary data line for connecting the connection points of the first and second thin film transistors to each other,
The first thin film transistor includes a first source electrode connected to the data line and a first drain electrode connected to the first pixel electrode,
The second thin film transistor includes a second source electrode connected to the data line and a second drain electrode connected to the second pixel electrode,
The auxiliary data line connects the first and second source electrodes to each other,
The first and second pixel electrodes are adjacent to each other on one horizontal line and are commonly connected to the one data line,
The auxiliary data line is re-connected from the one data line through a connection point of the first thin film transistor and a connection point of the second thin film transistor connected to the adjacent first and second pixel electrodes in one horizontal line. A liquid crystal display connected to the data line. d/2(d는 짝수)개의 데이터라인들;
상기 데이터라인들과 서로 교차하는 2n(n은 자연수) 개의 게이트라인들; 및
상기 데이터라인들과 상기 게이트라인들의 교차 영역에 형성된 액정셀;을 포함하고,
상기 액정셀은 상기 데이터라인들 중 어느 하나를 공유하는 제1 및 제2 서브액정셀을 포함하고,
상기 데이터라인들 중 인접한 두 개의 데이터라인에 의해 정의된 수직라인들과 상기 게이트라인들 중 인접한 두 개의 게이트라인에 의해 정의된 수평라인들에서,
상기 수직라인들 중 m(m은 자연수)번째 수직라인과 상기 수평라인들 중 n-1(n은 자연수)번째 수평라인의 교차 영역의 액정셀과 상기 수직라인들 중 m-1번째 수직라인과 상기 수평라인들 중 n번째 수평라인의 교차 영역의 액정셀은 데이터라인을 공유하고,
상기 제1 및 제2 서브액정셀이 공유하는 데이터라인과 상기 제1 및 제2 서브액정셀의 연결 지점을 서로 연결하고,
상기 제1 및 제2 화소전극은 하나의 수평라인에서 서로 이웃하여 상기 하나의 데이터라인에 공통 접속되고,
보조 데이터 라인은 하나의 수평라인에서 상기 하나의 데이터라인으로부터 서로 이웃하는 상기 제1 및 제2 화소전극에 연결된 상기 제1 박막트랜지스터의 연결 지점과 상기 제2 박막트랜지스터의 연결 지점을 경유하여 다시 상기 데이터라인에 연결되는 액정표시장치.d/2 (d is an even number) data lines;
2n (n is a natural number) gate lines crossing the data lines; And
A liquid crystal cell formed in an intersection region between the data lines and the gate lines; and
The liquid crystal cell includes first and second sub liquid crystal cells that share any one of the data lines,
In vertical lines defined by two adjacent data lines among the data lines and horizontal lines defined by two adjacent gate lines among the gate lines,
A liquid crystal cell at an intersection of an m (m is a natural number)-th vertical line among the vertical lines, an n-1 (n is a natural number)-th horizontal line among the horizontal lines, and an m-1-th vertical line among the vertical lines Among the horizontal lines, the liquid crystal cells in the crossing region of the n-th horizontal line share a data line,
A data line shared by the first and second sub-LCD cells and a connection point of the first and second sub-LCD cells are connected to each other,
The first and second pixel electrodes are adjacent to each other on one horizontal line and are commonly connected to the one data line,
The auxiliary data line is re-connected from the one data line through the connection point of the first thin film transistor and the second thin film transistor connected to the adjacent first and second pixel electrodes in one horizontal line. A liquid crystal display connected to the data line. 제 10 항에 있어서,
상기 제1 서브액정셀은 제1 박막트랜지스터와 제1 화소전극을 포함하고,
상기 제2 서브액정셀은 제2 박막트랜지스터와 제2 화소전극을 포함하고,
상기 제1 및 제2 서브액정셀이 공유하는 데이터라인은 상기 제1 박막트랜지스터와 연결된 제1 노드 및 상기 제2 박막트랜지스터와 연결된 제2 노드를 포함하고,
상기 보조데이터라인은 상기 제1 및 제2 노드 사이에 연결된 액정표시장치.
The method of claim 10,
The first sub liquid crystal cell includes a first thin film transistor and a first pixel electrode,
The second sub liquid crystal cell includes a second thin film transistor and a second pixel electrode,
The data line shared by the first and second sub-LCD cells includes a first node connected to the first thin film transistor and a second node connected to the second thin film transistor,
The auxiliary data line is connected between the first and second nodes.
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