KR102149797B1 - Substrate and manufacturing method thereof - Google Patents
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Abstract
기판 및 그 제조 방법을 개시한다. 본 발명의 일 실시예에 따른 기판은 비아홀을 포함하는 절연층, 절연층 상에 적층되고, 수직 단면을 기준으로 비아홀에 인접한 하측 꼭지점 및 하측 꼭지점을 연결하는 모서리가 비아홀로부터 멀어지는 방향으로 후퇴하면서 경사지게 형성되는 제1 도전층, 및 비아홀을 충진하고 제1 도전층 상에 적층되는 제2 도전층을 포함한다.Disclosed are a substrate and a method of manufacturing the same. The substrate according to an embodiment of the present invention is stacked on an insulating layer and an insulating layer including a via hole, and the edge connecting the lower vertex and the lower vertex adjacent to the via hole is inclined while retreating in a direction away from the via hole. And a first conductive layer to be formed, and a second conductive layer that fills the via hole and is stacked on the first conductive layer.
Description
본 발명은 기판 및 그 제조 방법에 관한 것이다.
The present invention relates to a substrate and a method of manufacturing the same.
전자 산업의 발달로 인해 전자기기들이 점점 경박단소화 됨에 따라 전자기기에 사용되는 인쇄회로기판도 경박단소화 및 고기능화가 요구되고 있다. 이러한 요구를 만족시키기 위해 인쇄회로기판은 내부 비아홀(IVH: Inner Via Hole) 기술을 적용하여 제조되고 있다.Due to the development of the electronics industry, as electronic devices are gradually becoming lighter, thinner, and smaller, printed circuit boards used in electronic devices are also required to be lighter, thinner, and more functional. In order to satisfy these requirements, printed circuit boards are manufactured by applying an inner via hole (IVH) technology.
내부 비아홀을 구현하는 방법으로는 신뢰성, 전기특성, 방열 또는 미세 패턴 등을 만족시키기 위하여 구리 충진(Copper Fill) 도금법이 많이 사용된다. 구리 충진 도금법은 마이크로 비아홀 내부를 동도금으로 충진한 후 상부층에 비아홀을 적층하여 가공하는 도금법이다.As a method of implementing an internal via hole, a copper fill plating method is widely used to satisfy reliability, electrical characteristics, heat dissipation or fine patterns. The copper filling plating method is a plating method in which the inside of the micro via hole is filled with copper plating and then the via hole is laminated on the upper layer for processing.
최근에는 내부 비아홀의 제조 성능을 향상시키 위해 구리 충진 도금법의 도금 특성 개선을 위한 여러 가지 연구가 진행되고 있다.
Recently, in order to improve the manufacturing performance of the internal via hole, various studies have been conducted to improve the plating characteristics of the copper-filled plating method.
본 발명은 비아홀이 형성된 동박적층판의 도전층을 언더컷 가공하여 비아홀을 충진하는 도금 특성을 향상시키는 기판 및 그 제조 방법을 제공하는데 목적이 있다.
An object of the present invention is to provide a substrate and a method of manufacturing the same, which improves plating characteristics for filling via holes by undercutting a conductive layer of a copper clad laminate in which via holes are formed.
본 발명의 일 측면에 따르면, 비아홀을 포함하는 절연층, 절연층 상에 적층되고, 수직 단면을 기준으로 비아홀에 인접한 하측 꼭지점 및 하측 꼭지점을 연결하는 모서리가 비아홀로부터 멀어지는 방향으로 후퇴하면서 경사지게 형성되는 제1 도전층, 및 비아홀을 충진하고 제1 도전층 상에 적층되는 제2 도전층을 포함하는 기판을 제공한다.According to an aspect of the present invention, an insulating layer including a via hole, stacked on the insulating layer, and formed to be inclined while retreating in a direction away from the via hole and a corner connecting the lower vertex and the lower vertex adjacent to the via hole based on a vertical section. A substrate including a first conductive layer and a second conductive layer that fills the via hole and is stacked on the first conductive layer is provided.
제1 도전층은, 수직 단면을 기준으로 비아홀과 인접한 제1 도전층의 상측 단부에서 비아홀로부터 멀어지는 방향으로 후퇴하면서 경사를 이루는 경사면을 포함할 수 있다.The first conductive layer may include an inclined surface that is inclined while retreating in a direction away from the via hole at an upper end of the first conductive layer adjacent to the via hole based on a vertical cross section.
절연층 하부에 배치되는 지지층 및 내층 패드를 더 포함할 수 있다.It may further include a support layer and an inner pad disposed under the insulating layer.
내층 패드는 제2 도전층과 동일한 물질로 형성될 수 있다.The inner layer pad may be formed of the same material as the second conductive layer.
절연층 및 제1 도전층은 동박적층판으로 형성될 수 있다.The insulating layer and the first conductive layer may be formed of a copper clad laminate.
본 발명의 다른 측면에 따르면, 절연층 및 제1 도전층을 포함하는 동박적층판에 비아홀을 형성하는 단계, 제1 도전층을 하프 에칭하여 언더컷 가공하는 단계 및 도금으로 비아홀을 충진하는 단계를 포함하는 기판 제조 방법을 제공한다.According to another aspect of the present invention, comprising forming a via hole in a copper clad laminate including an insulating layer and a first conductive layer, performing an undercut processing by half-etching the first conductive layer, and filling the via hole with plating. A method of manufacturing a substrate is provided.
언더컷 가공하는 단계에서는 습식 에칭으로 비아홀에 인접한 제1 도전층의 하측 단부를 에칭하여 수직 단면을 기준으로 비아홀에 인접한 제1 도전층의 하측 꼭지점 및 하측 꼭지점을 연결하는 모서리가 비아홀로부터 멀어지는 방향으로 후퇴하면서 경사지게 형성할 수 있다.In the undercut processing step, the lower end of the first conductive layer adjacent to the via hole is etched by wet etching, and the corner connecting the lower vertex and the lower vertex of the first conductive layer adjacent to the via hole is retracted in a direction away from the via hole based on a vertical section. It can be formed to be inclined while doing.
제1 도전층은, 수직 단면을 기준으로 비아홀과 인접한 제1 도전층의 상측 단부에서 비아홀로부터 멀어지는 방향으로 후퇴하면서 경사를 이루는 경사면을 포함할 수 있다.The first conductive layer may include an inclined surface that is inclined while retreating in a direction away from the via hole at an upper end of the first conductive layer adjacent to the via hole based on a vertical cross section.
비아홀을 충진하는 단계에서는, 화학 동도금 및 전기 동도금을 이용하여 비아홀을 충진하고 제1 도금층 상에 적층되는 제2 도금층을 형성할 수 있다.In the step of filling the via hole, the via hole may be filled using chemical copper plating and electrical copper plating, and a second plating layer stacked on the first plating layer may be formed.
본 발명의 다른 측면에 따르면, 비아홀을 포함하는 절연층, 및 상기 절연층 상에 적층되고, 상기 비아홀에 인접한 단부에 언더컷(under-cut)이 형성된 제1 도전층을 포함하는 기판을 제공한다.According to another aspect of the present invention, there is provided a substrate including an insulating layer including a via hole, and a first conductive layer stacked on the insulating layer and having an under-cut formed at an end adjacent to the via hole.
비아홀을 충진하고 제1 도전층 상에 적층되는 제2 도전층을 더 포함할 수 있다.
It may further include a second conductive layer that fills the via hole and is stacked on the first conductive layer.
본 발명의 일 실시예에 따르면, 비아홀이 형성된 동박적층판의 도전층을 언더컷 가공하여 비아홀을 충진하는 도금 특성을 향상시키는 기판 및 그 제조 방법을 제공할 수 있다.
According to an exemplary embodiment of the present invention, a substrate and a method of manufacturing the same can be provided for improving plating characteristics for filling via holes by undercutting a conductive layer of a copper clad laminate having via holes.
도 1은 본 발명의 일 실시예에 따른 기판의 구조를 나타내는 도면.
도 2 내지 도 5는 비아홀의 깊이에 따라 비아홀 내에서의 도금 심(seam) 또는 보이드(void) 발생을 예시적으로 나타내는 도면들.
도 6은 본 발명의 일 실시예에 따른 기판의 제조 방법을 나타내는 도면.1 is a view showing the structure of a substrate according to an embodiment of the present invention.
2 to 5 are views exemplarily showing generation of plating seams or voids in via holes according to the depth of the via hole.
6 is a view showing a method of manufacturing a substrate according to an embodiment of the present invention.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Since the present invention can apply various transformations and have various embodiments, specific embodiments are illustrated in the drawings and will be described in detail in the detailed description. However, this is not intended to limit the present invention to a specific embodiment, it is to be understood to include all conversions, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the present invention, when it is determined that a detailed description of a related known technology may obscure the subject matter of the present invention, a detailed description thereof will be omitted.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms such as first and second may be used to describe various elements, but the elements should not be limited by the terms. These terms are used only for the purpose of distinguishing one component from another component.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the present application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In the present application, terms such as "comprise" or "have" are intended to designate the presence of features, numbers, steps, actions, components, parts, or combinations thereof described in the specification, but one or more other features. It is to be understood that the presence or addition of elements or numbers, steps, actions, components, parts, or combinations thereof, does not preclude in advance.
이하, 본 발명에 따른 기판 및 그 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
Hereinafter, embodiments of a substrate and a method for manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. In the description with reference to the accompanying drawings, the same or corresponding components are given the same reference numbers and Redundant descriptions will be omitted.
도 1은 본 발명의 일 실시예에 따른 기판의 구조를 나타내는 도면이다. 1 is a diagram showing the structure of a substrate according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 일 실시예에 따른 기판은 지지층(110), 내층 패드(120), 절연층(130), 제1 도전층(140) 및 제2 도전층(160)을 포함한다.Referring to FIG. 1, a substrate according to an embodiment of the present invention includes a
지지층(110)은 내층 패드(120)를 지지한다. 여기서 지지층(110)은 절연 물질로 형성될 수 있다.The
내층 패드(120)는 도금용 시드 기능을 수행한다. 여기서 내층 패드(120)는 도금용 도전성 물질로 형성될 수 있다. 예를 들면, 내층 패드(120)는 제2 도전층(160)과 실질적으로 동일한 물질로 형성될 수 있다.The
절연층(130)은 제1 도전층(140)을 절연시킨다. 여기서 절연층(130)은 절연성 고분자 물질을 포함할 수 있다. 예를 들면, 절연층(130)은 프리프레그(prepreg)로 형성될 수 있다.The
또한, 절연층(130)은 미리 설정된 직경의 비아홀(150)을 포함할 수 있다. 여기서 비아홀(150)은 기판의 내부 전기 전도를 위해 내부 비아홀(Inner Via Hole: IVH)로 형성될 수 있다. 또한, 비아홀(150)은 전기 전도를 위해 도전성 물질로 충진될 수 있다.In addition, the
제1 도전층(140)은 신호 전달을 위한 회로 패턴을 형성한다. 이러한 제1 도전층(140)은 절연층(130) 상에 도전성 물질로 형성될 수 있다. 예를 들면, 제1 도전층(140)은 구리(copper)로 형성될 수 있다.The first
제1 도전층(140)은 절연층(130) 상에 적층되어 동박적층판(CCL: Copper Clad Laminate)을 형성할 수 있다. 여기서 동박적층판은 인쇄회로기판을 제조하기 위한 원판으로서, 절연층(130) 상에 얇게 제1 도전층(140)이 적층된 구조로 형성될 수 있다. 예를 들면, 동박적층판은 일반적으로 약 18 ~ 70㎛의 두께 또는 배선 패턴의 미세화에 따라 약 5, 7, 15㎛의 두께를 갖는 제1 도전층(140)을 포함할 수 있다.The first
제1 도전층(140)은 비아홀(150)에 인접한 단부가 언더컷(under-cut) 형상으로 형성될 수 있다. 구체적으로, 제1 도전층(140)은 수직 단면을 기준으로 비아홀(150)에 인접한 하측 꼭지점 및 하측 꼭지점을 연결하는 모서리가 비아홀(150)로부터 멀어지는 방향으로 후퇴하면서 경사지게 형성될 수 있다. 이때, 제1 도전층(140)은 절연층(130)에 경사지게 형성되는 경사면(145)을 포함할 수 있다. 여기서, 경사면(145)은 비아홀(150)과 인접한 제1 도전층(140)의 상측 단부에서 비아홀(150)로부터 멀어지는 방향으로 후퇴하면서 경사를 이룰 수 있다.An end of the first
이러한 제1 도전층(140)의 언더컷 형상은 비아홀(150)에 채워질 도전성 물질이 실질적으로 충진될 깊이를 줄일 수 있다. 구체적으로, 비아홀(150)에 인접한 제1 도전층(140)의 단부가 수직 단면 형상으로 형성된 경우, 도전성 물질이 충진될 깊이는 절연층(130)의 두께와 제1 도전층(140)의 두께의 합일 수 있다. 그러나, 비아홀(150)에 인접한 제1 도전층(140)의 단부가 언더컷 형상으로 형성된 경우, 도전성 물질이 충진될 깊이는 절연층(130)의 두께일 수 있다. 예를 들면, 절연층(130)의 두께가 약 40㎛이고, 제1 도전층(140)의 두께가 약 9㎛라고 가정하고, 비아홀(150)에 인접한 제1 도전층(140)의 단부가 수직 단면 형상에서 언더컷 형상으로 변경되면, 도전성 물질이 충진될 깊이가 약 49㎛에서 약 40㎛으로 변경될 수 있다. 즉, 도전성 물질이 충진될 깊이가 약 80% 정도 감소될 수 있다.The undercut shape of the first
제2 도전층(160)은 비아홀(150)을 충진한다. 여기서, 제2 도전층(160)은 도금으로 형성되어 제1 도전층(140) 상에 적층되고 비아홀(150)을 충진할 수 있다. 이때, 제2 도전층(160)은 내층 패드(120)와 동일한 물질로 형성될 수 있다. 또한, 제2 도전층(160)은 실질적으로 제1 도전층(140)과 동일한 물질로 형성될 수 있다. 예를 들면, 제2 도전층(160)은 구리로 형성될 수 있다. 다만, 제2 도전층(160)은 도금으로 제1 도전층(140) 상에 형성되어 미세한 계면을 통해 제1 도전층(140)과 구분될 수 있다.The second
정리하면, 본 발명의 일 실시예에 따른 기판은 비아홀에 인접한 제1 도전층의 단부의 언더컷 형상에 의해 동일한 절연층의 두께에서 도금을 위한 AR을 확보하고 도금 심(seam)이나 보이드(void) 발생을 억제할 수 있다.
In summary, the substrate according to an embodiment of the present invention secures the AR for plating at the same thickness of the insulating layer by the undercut shape of the end of the first conductive layer adjacent to the via hole, and the plating seam or void It can suppress the outbreak.
도 2 내지 도 5는 비아홀의 깊이에 따라 비아홀 내에서의 도금 심(seam) 또는 보이드(void) 발생을 예시적으로 나타내는 도면들이다.2 to 5 are views exemplarily illustrating generation of a plating seam or void in a via hole according to the depth of the via hole.
도 2 내지 도 5 각각은 상부폭(Top Width)과 하부폭(Bottom Width)이 동일하고 깊이가 다르게 형성된 복수의 비아홀에 도금 물질이 충진되는 모습을 나타낸다. 도 2 내지 도 5 각각에 도시된 비아홀의 상부폭(Top Width)은 약 100㎛이고, 하부폭(Bottom Width)은 약 95㎛이다. 또한, 도 2 내지 도 5 각각에 도시된 비아홀의 깊이는 약 50㎛, 약 65㎛, 약 80㎛ 및 약 95㎛이다. 이러한 도 2 내지 도 5는 복수의 비아홀에서는 깊이가 작을수록 심(seam) 또는 보이드(void)가 발생할 가능성이 낮아지는 것을 보여준다.
Each of FIGS. 2 to 5 shows a state in which a plating material is filled in a plurality of via holes having the same top width and bottom width and having different depths. The top width of the via hole shown in each of FIGS. 2 to 5 is about 100 μm, and the bottom width is about 95 μm. Further, the depths of the via holes shown in each of FIGS. 2 to 5 are about 50 μm, about 65 μm, about 80 μm, and about 95 μm. 2 to 5 show that the probability of occurrence of seams or voids decreases as the depth decreases in a plurality of via holes.
도 6은 본 발명의 일 실시예에 따른 기판의 제조 방법을 나타내는 도면이다.6 is a diagram illustrating a method of manufacturing a substrate according to an embodiment of the present invention.
도 6을 참조하면, 본 발명의 일 실시예에 따른 기판의 제조 방법은 절연층 및 제1 도전층을 포함하는 동박적층판에 비아홀을 형성하는 단계(S110), 동박적층판의 도전층을 에칭하여 언더컷을 형성하는 단계(S120) 및 도금으로 동박적층판의 비아홀을 충진하는 단계(S130)를 포함한다.6, the method of manufacturing a substrate according to an embodiment of the present invention comprises the step of forming a via hole in a copper clad laminate including an insulating layer and a first conductive layer (S110), undercut by etching the conductive layer of the copper clad laminate. Forming (S120) and filling the via hole of the copper clad laminate by plating (S130).
단계 S110에서는 절연층 상에 제1 도전층이 적층된 동박적층판에 미리 설정된 직경으로 비아홀을 형성한다. 여기서 비아홀은 레이저 가공 공정 또는 드릴링 가공 공정으로 형성할 수 있다.In step S110, a via hole with a preset diameter is formed in the copper clad laminate on which the first conductive layer is stacked on the insulating layer. Here, the via hole may be formed through a laser processing process or a drilling process.
한편, 실시 형태에 따라 비아홀을 형성하기 전에 동박적층판은 지지층 및 내층 패드 상에 적층 형성될 수 있다. 구체적으로, 지지층 상에 도전성 물질로 내층 패드를 형성하고, 내층 패드 상에 절연층 및 제1 도전층(동박)을 적층하여 내층 패드 상에 적층된 동박적층판을 형성할 수 있다.Meanwhile, according to the embodiment, before the via hole is formed, the copper clad laminate may be laminated on the support layer and the inner pad. Specifically, an inner layer pad may be formed of a conductive material on the support layer, and an insulating layer and a first conductive layer (copper foil) may be stacked on the inner pad to form a copper clad laminate laminated on the inner pad.
단계 S120에서는 동박적층판의 제1 도전층(동박)을 하프 에칭(Half Etching)하여 제1 도전층을 언더컷 형상으로 형성할 수 있다. 여기서 하프 에칭은 습식 에칭으로 수행될 수 있다. 예를 들면, 하프 에칭은 절연층과 제1 도전층 사이에 배치된 에칭액으로 비아홀에 인접한 제1 도전층의 하측 단부를 에칭하여 언더컷 형상을 만들 수 있다. 이때, 제1 도전층은 수직 단면을 기준으로 비아홀에 인접한 하측 꼭지점 및 하측 꼭지점을 연결하는 모서리가 비아홀로부터 멀어지는 방향으로 후퇴하면서 경사지게 형성될 수 있다.In step S120, the first conductive layer (copper foil) of the copper clad laminate may be half-etched to form the first conductive layer in an undercut shape. Here, the half etching may be performed by wet etching. For example, in the half etching, an undercut shape may be formed by etching the lower end of the first conductive layer adjacent to the via hole with an etching solution disposed between the insulating layer and the first conductive layer. In this case, the first conductive layer may be formed to be inclined with a lower vertex adjacent to the via hole and an edge connecting the lower vertex retreating in a direction away from the via hole based on a vertical cross section.
단계 S130에서는 도금으로 비아홀을 충진하여 제2 도전층을 형성한다. 여기서 제2 도전층은 화학 동도금 및 전기 동도금을 거쳐 형성할 수 있다. 이러한 제2 도전층은 제1 도전층 상에 적층될 수 있다.In step S130, the via hole is filled with plating to form a second conductive layer. Here, the second conductive layer may be formed through chemical copper plating and electrical copper plating. This second conductive layer may be stacked on the first conductive layer.
본 발명의 일 실시예에 따른 기판 제조 방법은 비아홀을 가공한 후 동박적층판의 동박을 하프 에칭하여 언더컷을 발생시켜 동일 절연층 두께에서 도금을 위한 AR을 확보하여 도금 심(seam)이나 보이드(void) 발생을 억제할 수 있다.
In the method of manufacturing a substrate according to an embodiment of the present invention, after processing a via hole, an undercut is generated by half-etching the copper foil of a copper clad laminate to secure an AR for plating at the same insulating layer thickness to obtain a plating seam or void. ) Can be suppressed.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.The above description is merely illustrative of the technical idea of the present invention, and those of ordinary skill in the art to which the present invention pertains will be able to make various modifications and variations without departing from the essential characteristics of the present invention.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.Accordingly, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but to explain the technical idea, and the scope of the technical idea of the present invention is not limited by these embodiments.
본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
The scope of protection of the present invention should be interpreted by the following claims, and all technical ideas within the scope equivalent thereto should be interpreted as being included in the scope of the present invention.
110: 지지층
120: 내층 패드
130: 절연층
140: 제1 도전층
145: 경사면
150: 비아홀
160: 제2 도전층110: support layer
120: inner layer pad
130: insulating layer
140: first conductive layer
145: slope
150: via hole
160: second conductive layer
Claims (11)
상기 절연층 상에 적층되고, 상기 비아홀에 인접하여 배치된 제1 도전층; 및
상기 비아홀을 충진하고 상기 제1 도전층 상에 적층되는 제2 도전층; 을 포함하며,
상기 제1 도전층은, 수직 단면을 기준으로 상기 비아홀과 인접한 상기 제1 도전층의 상측 단부에서 상기 비아홀로부터 멀어지는 방향으로 후퇴하면서 경사를 이루는 경사면을 포함하는 기판.
An insulating layer including a via hole;
A first conductive layer stacked on the insulating layer and disposed adjacent to the via hole; And
A second conductive layer filling the via hole and stacked on the first conductive layer; Including,
The first conductive layer includes an inclined surface that is inclined while retreating in a direction away from the via hole at an upper end of the first conductive layer adjacent to the via hole based on a vertical cross section.
상기 절연층 하부에 배치되는 지지층 및 내층 패드를 더 포함하는 것을 특징으로 하는 기판.
The method of claim 1,
The substrate further comprising a support layer and an inner layer pad disposed under the insulating layer.
상기 내층 패드는 상기 제2 도전층과 동일한 물질로 형성되는 것을 특징으로 하는 기판.
The method of claim 3,
The inner layer pad is formed of the same material as the second conductive layer.
상기 절연층 및 상기 제1 도전층은 동박적층판으로 형성된 것을 특징으로 하는 기판.
The method of claim 1,
The insulating layer and the first conductive layer are a substrate, characterized in that formed of a copper clad laminate.
상기 제1 도전층을 에칭하여 언더컷을 형성하는 단계; 및
도금으로 상기 비아홀을 충진하는 단계; 를 포함하며,
상기 언더컷 가공하는 단계에서는, 습식 에칭으로 상기 비아홀에 인접한 상기 제1 도전층의 하측 단부를 에칭하며,
상기 제1 도전층은, 수직 단면을 기준으로 상기 비아홀과 인접한 상기 제1 도전층의 상측 단부에서 상기 비아홀로부터 멀어지는 방향으로 후퇴하면서 경사를 이루는 경사면을 포함하는 기판 제조 방법.
Forming a via hole in the copper clad laminate including the insulating layer and the first conductive layer;
Etching the first conductive layer to form an undercut; And
Filling the via hole by plating; Including,
In the undercut processing step, a lower end of the first conductive layer adjacent to the via hole is etched by wet etching,
The first conductive layer includes an inclined surface retreating in a direction away from the via hole at an upper end of the first conductive layer adjacent to the via hole based on a vertical cross section and forming an inclination.
상기 비아홀을 충진하는 단계에서는,
화학 동도금 및 전기 동도금을 이용하여 상기 비아홀을 충진하고 상기 제1 도전층 상에 적층되는 제2 도전층을 형성하는 것을 특징으로 하는 기판 제조 방법.
The method of claim 6,
In the step of filling the via hole,
A method of manufacturing a substrate, comprising filling the via hole by using chemical copper plating and electrical copper plating, and forming a second conductive layer stacked on the first conductive layer.
상기 절연층 상에 적층되고, 상기 비아홀에 인접한 단부에 언더컷(under-cut)이 형성된 제1 도전층;
을 포함하며,
상기 제1 도전층은, 수직 단면을 기준으로 상기 비아홀과 인접한 상기 제1 도전층의 상측 단부에서 상기 비아홀로부터 멀어지는 방향으로 후퇴하면서 경사를 이루는 경사면을 포함하는 기판.
An insulating layer including a via hole; And
A first conductive layer stacked on the insulating layer and having an under-cut formed at an end portion adjacent to the via hole;
Including,
The first conductive layer includes an inclined surface that is inclined while retreating in a direction away from the via hole at an upper end of the first conductive layer adjacent to the via hole based on a vertical cross section.
상기 비아홀을 충진하고 상기 제1 도전층 상에 적층되는 제2 도전층을 더 포함하는 것을 특징으로 하는 기판.
The method of claim 10,
The substrate further comprising a second conductive layer that fills the via hole and is stacked on the first conductive layer.
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