KR102146761B1 - Rram 성능을 향상시키기 위한 리캡층 스킴 - Google Patents

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Abstract

본 발명은 RRAM 디바이스에 관한 것이다. 몇몇 실시예에서, RRAM 디바이스는 도전성 하부 상호접속층 위의 하부 전극 구조체, 하부 전극 구조체 위의 상부 전극 구조체, 및 하부 전극 구조체와 상부 전극 구조체 사이의 스위칭층을 포함한다. 스위칭층은 스위칭층 외부 측벽을 갖는다. RRAM 디바이스는 스위칭층의 코너로부터 상부 전극 측벽을 따라 수직으로 연장하는 수직부를 갖는 리캡층을 또한 포함한다. 리캡층은 코너로부터 스위칭층 외부 측벽으로 수평으로 연장하는 수평부를 갖는다.

Description

RRAM 성능을 향상시키기 위한 리캡층 스킴 {RECAP LAYER SCHEME TO ENHANCE RRAM PERFORMANCE}
관련 출원의 참조
본 출원은 2017년 9월 25일 출원되었고 그 내용이 본 명세서에 그대로 참조로서 합체되어 있는 미국 가출원 제62/562,556호의 우선권을 청구한다.
다수의 현대식 전자 디바이스는 데이터를 저장하도록 구성된 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수도 있다. 휘발성 메모리는 전력 공급될 때 데이터를 저장하고, 반면에 비휘발성 메모리는 전력이 제거될 때 데이터를 저장하는 것이 가능하다. 저항성 랜덤 액세스 메모리(resistive random access memory: RRAM)가 그 단순한 구조 및 CMOS 논리 제조 프로세스와의 그 호환성에 기인하여 차세대 비휘발성 메모리를 위한 일 유망한 후보이다.
본 발명의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서의 표준 실시에 따르면, 다양한 특징부는 실제 축척대로 도시되어 있지는 않다는 것이 주목된다. 실제로, 다양한 특징부의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 내구성과 데이터 보존(data retention)의 양호한 균형을 제공하도록 구성된 리캡층(recap layer)을 갖는 저항성 랜덤 액세스 메모리(RRAM) 디바이스의 몇몇 실시예의 단면도.
도 2는 상부 유전체층 아래에 배열된 리캡층을 갖는 RRAM 디바이스를 포함하는 집적 칩의 몇몇 부가의 실시예의 단면도.
도 3은 리캡층을 갖는 RRAM 디바이스를 포함하는 집적 칩의 몇몇 부가의 실시예의 단면도.
도 4는 리캡층을 갖는 RRAM 디바이스를 갖는 상세한 집적 칩 구조체의 몇몇 실시예의 단면도.
도 5 내지 도 16은 리캡층을 갖는 RRAM 디바이스를 포함하는 집적 칩을 형성하는 방법을 도시하고 있는 단면도의 몇몇 실시예를 도시하고 있는 도면.
도 17은 리캡층을 갖는 RRAM 디바이스를 포함하는 집적 칩을 형성하기 위한, 도 5 내지 도 16의 방법의 몇몇 실시예의 흐름도.
이하의 개시내용은 제공된 요지의 상이한 특징부를 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 구성요소 및 장치의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되어 있는 실시예를 포함할 수도 있고, 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있게 되는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 숫자 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 다양한 실시예 및/또는 설명된 구성 사이의 관계를 지시하는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어는 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 일 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에서 사용될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자는 마찬가지로 이에 따라 해석될 수도 있다.
저항성 랜덤 액세스 메모리(RRAM) 디바이스는 상이한 데이터 상태에 대응하는 상이한 저항값 사이에서 스위칭함으로써 데이터를 저장하도록 구성된다. 이러한 '저항성 스위칭'을 가능하게 하기 위해, RRAM 디바이스는 가변 저항을 갖는 스위칭층에 의해 상부 전극으로부터 분리되어 있는 하부 전극을 갖는다. 스위칭층은 통상적으로 인가된 바이어스에 응답하여 그 내부 저항을 변경하는 것이 가능한 하이-k 유전 재료를 포함한다. 저항성 스위칭은 RRAM 디바이스가 제1 데이터 상태(예를 들어, "0")에 대응하는 고저항 상태와 제2 데이터 상태(예를 들어, "1")에 대응하는 저저항 상태 사이에서 데이터 저장층의 전기 저항을 변화하는 것을 허용한다.
RRAM 디바이스의 제조 중에, 상부 전극은 통상적으로 제1 에칭 프로세스에 의해 패터닝되고, 반면에 스위칭층 및 하부 전극은 상부 전극 및 측벽 스페이서를 마스크로서 사용하는 제2 에칭 프로세스에 의해 패터닝된다. 개별 에칭 프로세스는 하부 전극 및 스위칭층이 상부 전극보다 넓어지게 한다. 그러나, 하부 전극 및 스위칭층이 상부 전극보다 넓어지기 때문에, 스위칭층은 오버에칭될 수도 있어, 상부 전극의 측벽 주위에 얇아진 스위칭층을 생성한다. 동작 중에, 상부 전극의 날카로운 에지는 전기장 내에 피크를 유발하는 데, 이 날카로운 에지는 스위칭층의 얇아진 섹션 내의 댕글링 본드(dangling bond) 또는 결함과 조합하여, 상부 전극과 하부 전극 사이에 누설 경로를 야기할 수도 있다. 이들 누설 경로는 RRAM 디바이스의 데이터 보존 및 내구성에 악영향을 미친다.
본 발명은 양호한 내구성 및 데이터 보존을 제공하도록 구성된 리캡층을 갖는 RRAM 디바이스, 및 관련 형성 방법에 관한 것이다. 몇몇 실시예에서, RRAM 디바이스는 하부 레벨간 유전체 층(inter-level dielectric layer)에 의해 둘러싸인 하부 상호접속층 위에 배치된 하부 전극 구조체를 포함한다. 상부 전극 구조체가 하부 전극 구조체 위에 배치되고, 스위칭층이 이들 사이에 배열된다. 하부 전극 구조체, 스위칭층, 및 상부 전극 구조체는 RRAM의 메모리 셀을 형성한다.
리캡층이 상부 전극 구조체의 상부 위에 형성되고 상부 전극 구조체의 측벽을 따라 스위칭층으로 연장한다. 이에 따라, 리캡층은 스위칭층이 상부 전극 구조체와 만나는 코너에서 스위칭층 두께 손실을 보상한다. 더욱이, 리캡층은 리캡층과 스위칭층 사이의 접합을 향상시키기 위해 스위칭층과 유사한 재료로 구성될 수도 있다. 예를 들어, 스위칭층 및 리캡층은 하이-k 재료일 수도 있다. 리캡층은 또한 재스퍼터링된(re-sputtered) 도전성 재료(예를 들어, 하부 전극 구조체의 패터닝으로부터)가 메모리 셀의 측벽을 따라 도전성 경로를 형성하는 것을 방지하기 위한 배리어로서 작용한다. 이에 따라, 리캡층을 갖는 코너에서 스위칭층의 두께를 증가시키는 것은 누설을 감소시키고 내구성과 데이터 보존의 양호한 균형을 RRAM 디바이스에 제공한다.
도 1은 내구성과 데이터 보존의 양호한 균형을 제공하도록 구성된 리캡층을 갖는 저항성 랜덤 액세스 메모리(RRAM) 디바이스의 몇몇 실시예의 단면도를 도시하고 있다. 집적 칩(100)은 기판(102) 위에 배열된 레벨간 유전체(inter-level dielectric: ILD) 구조체(104)에 의해 둘러싸인 RRAM 디바이스를 포함한다. 하나 이상의 하부 상호접속층(106)(예를 들어, 금속 비아 및/또는 금속 와이어)이 ILD 구조체(104) 내에 매립된다.
RRAM 디바이스(101)는 하부 전극 구조체(108), 스위칭층(110), 및 상부 전극 구조체(112)를 포함한다.
하부 전극 구조체(108)는 하나 이상의 하부 상호접속층(106)에 의해 기판(102)으로부터 분리된다. 몇몇 실시예에서, 하부 전극 구조체(108)는 하부 유전체층(114) 내에 안착된 배리어층(116)을 포함한다. 몇몇 실시예에서, 배리어층(116)은 탄탈 니트라이드, 티타늄 니트라이드 등과 같은 내화 금속 니트라이드를 포함하는 확산 배리어층이다. 하부 전극(118)이 배리어층(116) 위에 놓인다. 몇몇 실시예에서, 하부 전극(118)은 탄탈(Ta) 및/또는 티타늄(Ti) 및/또는 TiN 및/또는 TaN과 같은 도전성 재료를 포함할 수도 있다.
스위칭층(110)은 하부 전극 구조체(108)를 상부 전극 구조체(112)로부터 분리한다. 스위칭층(110)은 제1 데이터 상태(예를 들어, '0')와 연계된 고저항 상태와 제2 데이터 상태(예를 들어, '1')와 연계된 저저항 상태 사이에서 가역적 변화를 경험함으로써 데이터 상태를 저장하도록 구성된다. 예를 들어, 스위칭층(110) 내에 저저항 상태를 성취하기 위해, 제1 세트의 바이어스 조건이 하부 전극 구조체(108) 및 상부 전극 구조체(112)에 인가될 수도 있다. 대안적으로, 스위칭층(110) 내에 고저항 상태를 성취하기 위해, 제2 세트의 바이어스 조건이 하부 전극 구조체(108) 및 상부 전극 구조체(112)에 인가될 수도 있다.
스위칭층(110)은 스위칭 재료로 구성된다. 몇몇 실시예에서, 스위칭 재료는 하나 이상의 금속[예를 들어, 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 탄탈(Ta), 란탄(La), 티타늄(Ti), 바나듐(V), 니오브(Nb) 등]의 산화물과 같은 하이-k 유전 재료이다. 스위칭층은 대략 10 내지 100 옹스트롬 두께일 수도 있다.
상부 전극 구조체(112)는 캡핑층(120), 상부 전극(122), 및 하드 마스크층(124)을 포함한다. 캡핑층(120)은 스위칭층(110)과 상부 전극(122) 사이에 배열된다. 몇몇 실시예에서, 캡핑층(120)은 금속[예를 들어, 티타늄(Ti), 하프늄(Hf), 플래티늄(Pt), 알루미늄(Al) 등과 같은] 또는 금속 산화물[예를 들어, 티타늄 산화물(TiOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 게르마늄 산화물(GeOx), 세슘 산화물(CeOx) 등과 같은]을 포함할 수도 있다. 상부 전극(122)은 하부 전극(118)과 같이, 금속을 포함할 수도 있고, 예를 들어 Ta, Ti, TiN, TaN 등일 수도 있다. 하드 마스크층(124)은 상부 전극(122) 위에 배열되고, 실리콘 니트라이드(SiN)로 구성될 수도 있다. 상부 금속 비아(126)가 하드 마스크층(124)을 통해 연장하여 상부 전극(122)에 접촉한다. 단일의 상부 금속 비아(126)가 도시되어 있지만, 상부 금속 비아(126)는 RRAM 디바이스(101)를 IC(100) 상의 다른 디바이스와 전기적으로 접속하는 기능을 하는 복수의 금속층 중 하나일 수도 있다. 이에 따라, 상부 금속 비아(126)는 도전성 재료로 구성된다.
몇몇 실시예에서, 측벽 스페이서(128)는 캡핑층(120), 상부 전극(122), 및 하드 마스크층(124)의 대향측들 상에 위치된다. 측벽 스페이서(128)의 외부 측벽은 스위칭층(110)의 외부 측벽과 동일 선상에 있다. 측벽 스페이서(128)는 예를 들어, 산화물, 니트라이드, 또는 몇몇 다른 유전체일 수도 있다. 또한, 용이한 예시를 위해, 측벽 스페이서(128)의 단지 하나만이 도면 부호 표기되어 있다.
하나 이상의 리캡층(130)이 측벽 스페이서(128)와 캡핑층(120)의 내부 측벽 사이에 배열된다. 캡핑층(120), 상부 전극(122), 및 하드 마스크층(124)의 측벽은 동일 선상에 있고, 상부 전극 측벽(132)이라 칭할 것인 것을 형성한다. 하나 이상의 리캡층(130)은 스위칭층(110)의 상부면으로부터 상부 전극 측벽(132)을 따라 수직으로 연장하여, 하나 이상의 리캡층(130)의 최하부 표면이 스위칭층(110)의 상부면에 접촉하게 된다. 하나 이상의 리캡층(130)은 캡핑층(120)으로부터 스위칭층(110)의 외부 측벽으로 수평으로 연장한다. 여기서, 단일의 리캡층이 상부 전극의 어느 일측에 도시되어 있지만, 더 많거나 더 적은 리캡층이 사용될 수도 있다.
하나 이상의 리캡층(130)은 스위칭층(110)의 스위칭 재료와 유사한 재료인 재료로 구성된다. 몇몇 실시예에서, 하나 이상의 리캡층(130)은 하이-k 유전 재료를 포함할 수도 있다. 몇몇 실시예에서, 하나 이상의 리캡층(130)은 하프늄, 알루미늄, 지르코늄, 탄탈, 란탄, 티타늄, 바나듐, 니오브 등과 같은 하나 이상의 금속의 산화물을 포함할 수도 있다. 예를 들어, 하나 이상의 리캡층(130)은 하프늄 산화물, 하프늄 알루미늄 산화물, 하프늄 탄탈 산화물, 탄탈 산화물, 탄탈 알루미늄 산화물 등을 포함할 수도 있다. 몇몇 실시예에서, 하나 이상의 리캡층(130)은 스위칭층(110)과 동일한 재료이다. 예를 들어, 스위칭층(110)이 하프늄 산화물이면, 하나 이상의 리캡층(130)은 또한 하프늄 산화물일 수도 있다. 재료의 유사성에 기인하여, 리캡층(130)은 스위칭층(110)과 양호하게 접합할 수도 있다.
리캡층(130)은 코너(134)에 부가의 두께를 제공한다. 용이한 예시를 위해, 단지 하나의 코너(134)만이 도면 부호 표기되어 있다(134). 그러나, 도시되어 있는 바와 같이, 제2 코너가 캡핑층(120)의 다른측에 형성된다. 코너(134)는 예를 들어, 스위칭층(110)을 오버에칭함으로써 상부 전극 구조체(112)의 패터닝 중에 형성된다. 오버에칭의 결과로서, 스위칭층(110)의 두께가 코너(134)에서 더 얇다. 스위칭층(110)의 에지를 따른 더 작은 두께는, 상부 전극(122)의 날카로운 에지에 의해 발생된 더 높은 전기장과 조합하여, 스위칭층(110)의 에지를 따른 누설을 유도하고, 디바이스 고장을 유발한다. 리캡층(130)은 스위칭층(122)의 에지를 따른 두께를 증가시킴으로써 스위칭층(110)을 통한 누설을 감소시킬 수 있다.
더욱이, 리캡 재료는 스위칭 재료와 동일하지 않으면, 유사하기 때문에, 리캡층(130)은 코너(134)에서 결함 및 댕글링 본드를 감소시켜, 전류 누설을 더 감소시킨다. 리캡층(130)은 또한 하부 전극 구조체(108)의 패터닝 중에 금속 재스퍼터에 기인하는 누설 경로의 형성을 방지하는 것을 돕는다. 예를 들어, 하부 전극 구조체(108)의 패터닝 중에, 금속 입자는 발산되어(thrown off) 스위칭층(110) 및 상부 전극 측벽(132) 상에 재증착될(redeposited) 수도 있는 데, 이는 전류 누설을 유발할 수 있다. 리캡층(130)은 재스퍼터링된 금속 입자와 상부 전극(122) 사이에 절연 배리어를 형성하여, 이에 의해 금속 재스퍼터링으로부터의 누설을 감소시킨다. 누설을 감소시킴으로써, 리캡층(130)은 대략 1.2 내지 2배만큼 스위칭 윈도우의 확대를 유발한다. 따라서, 리캡층(130)은 내구성과 데이터 보존의 양호한 균형을 RRAM 디바이스에 제공한다.
도 2는 상부 유전체층(202) 아래에 배열된 리캡층을 갖는 RRAM 디바이스를 포함하는 집적 칩의 몇몇 부가의 실시예의 단면도(200)를 도시하고 있다. 몇몇 실시예에서, 상부 유전체층(202)은 하드 마스크층(124)의 최상부 표면에 맞접하는(abut) 제1 측면을 갖는다. 상부 유전체층(202)의 제2 측면은 분리 거리(s)만큼 상부 금속 비아(126)로부터 분리되어 있다. ILD 구조체(104)는 분리 거리(s)에서 상부 유전체층(202)과 상부 금속 비아(126) 사이에 개재된다. 다양한 실시예에서, 상부 유전체층(202)은 2층 구조체(즉, 2개의 서브층을 가짐) 또는 다층 구조체(즉, 3개 이상의 서브층을 가짐)를 포함할 수도 있다.
도 3은 리캡층을 갖는 RRAM 디바이스를 포함하는 집적 칩의 몇몇 부가의 실시예의 단면도(300)를 도시하고 있다.
단면도(300)에 도시되어 있는 바와 같이, RRAM 디바이스는 하부 전극(118)과 상부 전극(122) 사이에 배열된 스위칭층(110)을 포함한다. 스위칭층(110)은 하부 전극(118)에 직접 접촉하는 하부면을 갖는다. 스위칭층(110)은 상부 전극(122)에 직접 접촉하는 상부면을 더 갖는다.
도 4는 리캡층을 갖는 RRAM 디바이스를 갖는 상세한 집적 칩 구조체의 몇몇 실시예의 단면도를 도시하고 있다. 집적 칩(400)은 반도체 기판(402) 내에 배치된 우물 영역(404)을 포함한다. 트랜지스터(403)가 우물 영역(404) 내에 배열된다. 트랜지스터(403)는 채널 영역(405)에 의해 드레인 영역(406d)으로부터 분리되어 있는 소스 영역(406s)을 포함한다. 게이트 구조체(408)가 채널 영역(405) 위에 배열된다. 게이트 구조체(408)는 게이트 유전체층(410)에 의해 채널 영역(405)으로부터 분리되어 있는 게이트 전극(412)을 포함한다. 몇몇 실시예에서, 트랜지스터(403)는 반도체 기판(402) 내의 격리 영역(414)(예를 들어, 얕은 트렌치 격리 영역) 사이에 배열될 수도 있다.
제1 ILD 구조체(418)가 반도체 기판(402) 위에 배열된다. 몇몇 실시예에서, 제1 ILD 구조체(418)는 산화물, 로우-k 유전체, 또는 초 로우-k 유전체의 하나 이상의 층을 포함할 수도 있다. 접점(416a), 금속 와이어층(416b), 및 금속 비아층(416c)을 포함하는 복수의 상호접속층이 제1 ILD 구조체(418)에 의해 둘러싸인다. 몇몇 실시예에서, 복수의 접점(416a), 금속 와이어층(416b), 및 금속 비아층(416c)은 구리, 텅스텐, 및/또는 알루미늄을 포함할 수도 있다. 금속 와이어층(416b)은 소스 영역(406s)에 전기적으로 결합된 제1 상호접속 와이어를 포함하는 소스 라인(SL)을 포함한다. 몇몇 실시예에서, 소스 라인(SL)은 접점, 제1 금속 와이어층, 및 제1 금속 비아층을 통해 소스 영역(406s)에 접속된 제2 금속 와이어층에 배열될 수도 있다. 금속 와이어층(416b)은 게이트 전극(412)에 전기적으로 결합된 제2 상호접속 와이어를 포함하는 워드 라인(WL)을 더 포함한다. 몇몇 실시예에서, 워드 라인(WL)은 접점을 통해 게이트 전극(412)에 접속된 제1 금속 와이어층에 배열될 수도 있다.
RRAM 디바이스(420)가 제1 ILD 구조체(418) 위에 배열된다. RRAM 디바이스(420)는 하부 유전체층(114) 내에 매립된 배리어층(116)에 의해 제1 ILD 구조체(418)로부터 수직으로 분리되어 있는 하부 전극(118)을 포함한다. 배리어층(116)은 복수의 접점(416a), 금속 와이어층(416b), 및 금속 비아층(416c)을 포함하는 복수의 하부 상호접속층(106)에 의해 드레인 영역(406d)에 전기적으로 접속된다. RRAM 디바이스(420)는 하부 전극 구조체(108)와 상부 전극 구조체(112) 사이에 위치된 스위칭층(110)을 더 포함한다. 상부 전극 구조체(112)는 캡핑층(120) 및 상부 전극(122)을 포함한다. 리캡층(130) 및 측벽 스페이서(128)는 상부 전극 구조체(112)의 어느 일측에 배열된다.
도 5 내지 도 16은 내구성과 데이터 보존의 양호한 균형을 제공하도록 구성된 리캡층을 갖는 RRAM 디바이스를 포함하는 집적 칩을 형성하는 방법을 도시하고 있는 단면도(500 내지 1600)의 몇몇 실시예를 도시하고 있다. 도 5 내지 도 16은 방법에 관련하여 설명되지만, 도 5 내지 도 16에 개시된 구조체가 이러한 방법에 한정되는 것은 아니고, 대신에 방법에 독립적인 구조체로서 단독으로 자립할 수도 있다는 것이 이해될 수 있을 것이다.
도 5의 단면도(500)에 도시되어 있는 바와 같이, 하부 상호접속층(106)이 기판(102) 위의 하부 레벨간 유전체(ILD) 층(104) 내에 형성된다. 기판(102)은 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이, 뿐만 아니라 그와 관련된 임의의 다른 유형의 반도체 및/또는 에피택셜층과 같은 임의의 유형의 반도체 본체(예를 들어, 실리콘, SiGe, SOI 등)일 수도 있다. 몇몇 실시예에서, 하부 상호접속층(106)은 하부 ILD 층(104) 내에 개구를 형성하도록 하부 ILD 층(104)(예를 들어, 산화물, 로우-k 유전체, 또는 초 로우-k 유전체)을 선택적으로 에칭함으로써 형성될 수도 있다. 금속(예를 들어, 구리, 알루미늄 등)이 이어서 개구를 충전하도록 증착되고, 평탄화 프로세스(예를 들어, 화학 기계적 평탄화 프로세스)가 과잉의 금속을 제거하도록 수행된다.
하부 전극층(502)이 하부 상호접속층(106) 및 하부 ILD 층(104) 상에 형성된다. 몇몇 실시예에서, 하부 유전체층(502)은 실리콘 니트라이드(SiN), 실리콘 카바이드(SiC), 또는 유사한 복합 유전막을 포함할 수도 있다. 몇몇 실시예에서, 하부 유전체층(502)은 대략 200 옹스트롬 내지 대략 300 옹스트롬의 범위의 두께로 증착 기술[예를 들어, 물리적 기상 증착(physical vapor deposition: PVD), 화학적 기상 증착(chemical vapor deposition: CVD), PE-CVD, 원자층 증착(atomic layer deposition: ALD), 스퍼터링 등]에 의해 형성될 수도 있다.
도 6의 단면도(600)에 도시되어 있는 바와 같이, 제1 마스킹층(602)이 하부 유전체층(도 5의 502) 위에 형성된다. 하부 유전체층(도 5의 502)은 이어서 제1 마스킹층(602)에 의해 덮여 있지 않은 영역에서 제1 에칭 동작(604)(예를 들어, 건식 에칭제)에 선택적으로 노출되어 하부 유전체층(114)을 형성한다. 제1 에칭제(604)는 하부 유전체층(114)을 통해 하부 상호접속층(106)으로 연장하는 개구(606)를 하부 유전체층(114)에 형성한다.
도 7의 단면도(700)에 도시되어 있는 바와 같이, 층상 하부 전극(702)이 하부 상호접속층(106) 및 하부 유전체층(114) 위에 형성된다. 몇몇 실시예에서, 층상 하부 전극(702)은 하나 이상의 하부 전극막(704 내지 706)을 증착함으로써 형성된다. 예를 들어, 층상 하부 전극(702)은 제1 하부 전극막(704)을 증착하고 이후에 제1 하부 전극막(704) 위에 제2 하부 전극막(706)을 형성함으로써 형성될 수도 있다.
제1 하부 전극막(704)은 개구(606) 내로부터 하부 유전체층(114) 위에 놓이는 위치로 연장한다. 몇몇 실시예에서, 제1 하부 전극막(704)은 예를 들어, 구리(Cu), 탄탈 니트라이드(TaN) 또는 티타늄 니트라이드(TiN)를 포함할 수도 있다. 몇몇 실시예에서, 제1 하부 전극막(704)은 하부 유전체층(114)과 등각일(conformal) 수도 있다. 평탄화 프로세스(예를 들어, 화학 기계적 평탄화 프로세스)가 이후에 수행될 수도 있다. 몇몇 실시예에서, 에칭 및 평탄화 프로세스는 대략 100 옹스트롬의 두께를 갖는 제1 하부 전극막(704)을 생성한다.
제2 하부 전극막(706)은 제1 하부 전극막(704) 위에 형성된다. 몇몇 실시예에서, 제2 하부 전극막(706)은 탄탈(Ta), 티타늄(Ti), 티타늄 니트라이드(TiN), 하프늄 니트라이드(HfN), 또는 탄탈 니트라이드(TaN)를 포함할 수도 있다. 몇몇 실시예에서, 제2 하부 전극막(706)은 대략 100 옹스트롬 내지 대략 200 옹스트롬의 범위의 두께로 형성될 수도 있다. 평탄화 프로세스(예를 들어, 화학 기계적 평탄화 프로세스)가 이후에 제2 하부 전극막(706)의 증착 후에 수행될 수도 있다.
스위칭 소자(708)가 제2 하부 전극막(706) 위에 형성된다. 스위칭 소자(708)는 전술된 스위칭 재료를 포함하고, 예를 들어 하나 이상의 금속의 산화물과 같은 하이-k 유전 재료일 수도 있다. 스위칭 소자(708)는 대략 100 옹스트롬 내지 대략 200 옹스트롬의 범위의 두께로 형성될 수도 있다.
층상 하부 전극(702) 및 스위칭 소자(708)는 증착 기술(예를 들어, PVD, CVD, PE-CVD, 스퍼터링, ALD 등)을 통해 형성될 수도 있다. 몇몇 실시예에서, 층상 하부 전극(702) 및 스위칭 소자(708)는 개별 증착 프로세스에 의해 형성될 수도 있다. 몇몇 실시예에서, 층상 하부 전극(702) 및 스위칭 소자(708)는 인시츄(in-situ) 증착될 수도 있다(예를 들어, 진공 또는 처리 챔버를 파괴하지 않고).
도 8의 단면도(800)에 도시되어 있는 바와 같이, 몇몇 실시예에서, 캡핑막(802)이 스위칭 소자(708) 위에 형성될 수도 있다. 다양한 실시예에서, 캡핑막(802)은 금속[예를 들어, 티타늄(Ti), 하프늄(Hf), 플래티늄(Pt), 알루미늄(Al) 등과 같은] 또는 금속 산화물[예를 들어, 티타늄 산화물(TiOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 게르마늄 산화물(GeOx), 세슘 산화물(CeOx) 등과 같은]을 포함할 수도 있다. 몇몇 대안 실시예에서, 캡핑막(802)은 스위칭 소자(708)를 형성하기 전에 형성될 수도 있어, 캡핑막(802)이 층상 하부 전극(702)과 스위칭 소자(708) 사이에 있게 된다. 몇몇 실시예에서, 캡핑막(802)은 증착 기술(예를 들어, PVD, CVD, PE-CVD, 스퍼터링, ALD 등)을 통해 형성될 수도 있다.
도 9의 단면도(900)에 도시되어 있는 바와 같이, 상부 전극막(902)이 스위칭 소자(708) 및/또는 캡핑막(802) 위에 형성된다. 몇몇 실시예에서, 상부 전극막(902)은 티타늄(Ti) 및/또는 탄탈(Ta)과 같은 금속을 포함할 수도 있다. 몇몇 실시예에서, 상부 전극막(902)은 증착 기술(예를 들어, PVD, CVD, PE-CVD, 스퍼터링, ALD 등)을 통해 형성될 수도 있다.
도 10의 단면도(1000)에 도시되어 있는 바와 같이, 제1 패터닝 프로세스가 상부 전극막(도 9의 902) 상에 수행된다. 몇몇 실시예에서, 제1 패터닝 프로세스는 상부 전극막(도 9의 902) 위에 마스킹층(1002)을 형성하는 것, 및 이후에 상부 전극막(도 9의 902)의 비마스킹된 부분을 선택적으로 제거함으로써 상부 전극 구조체(112)를 형성하도록 구성된 제2 에칭 동작(1004)에 상부 전극막(도 9의 902)을 노출하는 것을 포함한다. 몇몇 실시예에서, 제2 에칭제(1004)는 캡핑막(도 8의 802)의 비마스킹된 부분을 또한 제거할 수도 있다.
다양한 실시예에서, 에칭 동작(1004)은 불소종(예를 들어, CF4, CHF3, C4F8 등)을 포함하는 에칭 화학물을 갖는 건식 에칭제 또는 불화수소산(HF)을 포함하는 습식 에칭제를 사용하여 수행될 수도 있다. 몇몇 실시예에서, 제1 패터닝 프로세스는 마스킹층(1002)의 두께를 감소시킬 수도 있다. 예를 들어, 몇몇 실시예에서, 제1 패터닝 프로세스는 대략 70% 내지 대략 85%(예를 들어, 대략 550 옹스트롬 내지 대략 100 옹스트롬)의 범위만큼 마스킹층(1002)의 두께를 감소시킬 수도 있다.
일반적으로, 패터닝 프로세스는 스위칭 소자의 상부에서 정지될 수 없고, 이에 따라 스위칭 소자(708)의 몇몇 오버에칭이 발생할 수도 있다. 예를 들어, 하드 마스크층(1002) 아래에 놓인 마스킹된 영역(1006) 내에서, 스위칭 소자(708)는 스위칭 소자(708)가 초기에 증착되었던 원래 두께(t1)를 가질 수도 있다. 하드 마스크층(124) 외부의 비마스킹된 영역(1008) 내에서, 스위칭 소자(708)는 오버에칭을 받게 될 수도 있어, 이에 의해 스위칭 소자(708)의 두께를 감소된 두께(t2)로 거리(d)만큼 감소시킨다.
도 11의 단면도(1100)에 도시되어 있는 바와 같이, 리캡층(1102)이 기판(102) 위에 형성된다. 리캡층(1102)은 제1 상부면(1104) 및 제2 상부면(1106)을 갖는다. 몇몇 실시예에서, 리캡층(1102)은 증착 기술(예를 들어, PVD, CVD, PE-CVD, ALD, 스퍼터링 등)을 사용하여 기판(102) 위에 리캡 재료를 증착함으로써 형성될 수도 있다. 리캡층(1102)은 스위칭 소자(708)의 스위칭 재료와 유사한 재료인 리캡 재료로 구성된다. 이에 따라, 스위칭 소자(708) 및 리캡층(1102)의 모두는 유사한 특성을 갖는 하이-k 유전 재료로 구성될 수도 있다.
몇몇 실시예에서, 리캡층(1102)은 오버에칭되었던 스위칭 소자(708)의 거리(d)에 대응하는 두께를 갖도록 형성될 수도 있다. 이러한 실시예에서, 리캡층(1102)의 제1 상부면(1104)은 캡핑층(120)의 최하부 표면과 동일 선상에 있다. 다른 실시예에서, 리캡층(1102)은 오버에칭되었던 스위칭 소자(708)의 거리(d)에 대응하는 두께를 갖도록 형성될 수도 있다. 이러한 실시예에서, 리캡층(1102)의 제1 상부면(1104)은 캡핑층(120)의 최하부 표면 위에 있다[즉, 제1 상부면(1104)은 캡핑층(120)의 최하부 표면보다 층상 하부 전극(702)으로부터 더 큰 거리에 있음]. 몇몇 실시예에서, 리캡층(1102)은 예를 들어, 10 내지 100 옹스트롬일 수도 있는 사전결정된 두께를 갖도록 증착된다. 리캡층(1102)은 스위칭 재료와 유사한 재료를 포함하기 때문에, 리캡층(1102)은 코너(134)에서 스위칭 소자(708)의 두께를 증가시키도록 작용한다.
도 12의 단면도(1200)에 도시되어 있는 바와 같이, 측벽 스페이서층(1202)이 증착 기술(예를 들어, PVD, CVD, PE-CVD, ALD, 스퍼터링 등)을 사용하여 기판(102) 위에 증착된다. 다양한 실시예에서, 측벽 스페이서층(1202)은 실리콘 니트라이드, 실리콘 이산화물(SiO2), 실리콘 옥시니트라이드(예를 들어, SiON), 또는 유사한 재료를 포함할 수도 있다. 다양한 실시예에서, 스페이서층은 대략 400 옹스트롬 내지 대략 600 옹스트롬의 범위의 두께로 형성될 수도 있다.
도 13의 단면도(1300)에 도시되어 있는 바와 같이, 스페이서층(도 12의 1202)은 이후에 제3 에칭 동작(1302)으로 에칭되어 수평면으로부터 스페이서층(도 12의 1202)을 제거하여, 상부 전극 구조체(112)의 대향 측면들을 따른 측벽 스페이서층(도 12의 1202)을 측벽 스페이서(128)라 총칭하는 제1 측벽 스페이서(128a) 및 제2 측벽 스페이서(128b)로서 남겨둔다.
도 14의 단면도(1400)에 도시되어 있는 바와 같이, 제2 패터닝 프로세스가 스위칭층(110) 및 하부 전극 구조체(108) 상에 수행된다. 몇몇 실시예에서, 제2 패터닝 프로세스는 하드 마스크층(124) 및 측벽 스페이서(128)를 포함하는 마스크에 따라 스위칭 소자(도 13의 708) 및 층상 하부 전극(도 13의 702)을 제4 에칭 동작(1402)에 선택적으로 노출한다. 제4 에칭제(1402)는 스위칭 소자(도 13의 708) 및 층상 하부 전극(도 13의 702)의 비마스킹된 부분을 제거하도록 구성된다. 제4 에칭 동작(1402)은 또한 하드 마스크층(124)의 두께를 감소시킬 수도 있다. 다양한 실시예에서, 제4 에칭제(1402)는 건식 에칭제 또는 습식 에칭제를 포함할 수도 있다.
몇몇 실시예에서, 제2 패터닝 프로세스는 하부 유전체층(114)의 비마스킹된 영역(1008)의 두께를 감소시킬 수도 있다. 예를 들어, 몇몇 실시예에서, 제2 패터닝 프로세스는 대략 20% 내지 대략 35%(예를 들어, 대략 270 옹스트롬 내지 대략 220 옹스트롬)의 범위만큼 하부 유전체층(114)의 비마스킹된 영역층(1008)의 두께를 감소시킬 수도 있다. 하부 유전체층(114)의 비마스킹된 영역(1008)의 두께를 감소시키는 것은 하부 유전체층(114)이 하부 전극(118)의 외부보다 하부 전극(118) 아래에 더 큰 두께를 갖게 한다.
더욱이, 제2 에칭 프로세스는 리캡층(1102)의 제2 상부면(도 11의 1106)을 제거할 수도 있어, 상부 전극 구조체(112)의 대향 측면들을 따른 리캡층(도 11의 1102)을 리캡층(130)이라 총칭하는 제1 리캡층(130a) 및 제2 리캡층(130b)으로서 남겨둔다. 제1 리캡층(130a)은 제1 측벽 스페이서(128a)와 제1 상부 전극 측벽(132a) 사이에 배열되고, 제2 리캡층(130b)은 제2 측벽 스페이서(128b)와 제2 상부 전극 측벽(132b) 사이에 배열된다.
도 15의 단면도(1500)에 도시되어 있는 바와 같이, 제1 상부 유전체층(1502)이 기판(102) 위에 형성된다. 몇몇 실시예에서, 제2 상부 유전체층(1504)이 제1 상부 유전체층(1502) 위에 형성된다. 상부 레벨간 유전체(ILD) 층(1506)이 이후에 제2 상부 유전체층(1504) 위에 형성된다. 제1 상부 유전체층(1502)은 하부 전극(118), 스위칭층(110), 및 측벽 스페이서(128)의 측벽에 맞접하는 제1 측면을 갖는다. 제1 상부 유전체층(1502)의 제1 측면은 또한 하드 마스크층(124)에 맞접한다. 제1 상부 유전체층(1502)은 제2 상부 유전체층(1504)에 맞접하는 제2 측면을 갖는다.
도 16의 단면도(1600)에 도시되어 있는 바와 같이, 상부 금속 비아(126)가 상부 전극(122)에 맞접하는 위치에 형성된다. 몇몇 실시예에서, 상부 금속 비아(126)는 제1 상부 유전체층(1502), 제2 상부 유전체층(1504), 및 하드 마스크층(124)을 통해 상부 전극(122)으로 연장하는 개구를 형성하도록 상부 ILD 층(1506)을 에칭함으로써 형성될 수도 있다. 개구는 이어서 금속(예를 들어, 구리 및/또는 알루미늄)으로 충전되어 상부 금속 비아(126)를 형성한다.
도 17은 리캡층을 갖는 RRAM 디바이스를 포함하는 집적 칩을 형성하기 위는 방법(1700)의 몇몇 실시예의 흐름도를 도시하고 있다.
방법(1700)은 일련의 동작 또는 이벤트로서 이하에 예시되고 설명되지만, 이러한 동작 또는 이벤트의 예시된 순서는 한정의 개념으로 해석되어서는 안된다는 것이 이해될 수 있을 것이다. 예를 들어, 몇몇 동작은 상이한 순서로 그리고/또는 본 명세서에 예시되고 그리고/또는 설명된 것들 이외의 다른 동작 또는 이벤트와 동시에 발생할 수도 있다. 게다가, 또한, 모든 예시된 동작이 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하는 데 요구되는 것은 아닐 수도 있다. 또한, 본 명세서에 설명된 동작의 하나 이상은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수도 있다.
1702에서, 하부 유전체층이 반도체 기판 위에 배치된 하부 레벨간 유전체(ILD) 층에 의해 둘러싸인 하부 상호접속층 위에 형성된다. 도 5는 동작 1702에 대응하는 단면도(500)의 몇몇 실시예를 도시하고 있다.
1704에서, 하부 유전체층은 선택적으로 에칭되어 하부 상호접속층을 노출하기 위해 하부 유전체층을 통해 연장하는 개구를 형성한다. 도 6은 동작 1704에 대응하는 단면도(600)의 몇몇 실시예를 도시하고 있다.
1706에서, 층상 하부 전극이 하부 상호접속층 및 하부 유전체층 위에 형성된다. 부가적으로, 스위칭 소자가 층상 하부 전극 위에 증착된다. 스위칭 소자는 스위칭 소자 외부 측벽을 갖는다. 도 7은 동작 1706에 대응하는 단면도(700)의 몇몇 실시예를 도시하고 있다.
1708에서, 하나 이상의 상부 전극막이 형성된다. 몇몇 실시예에서, 하나 이상의 상부 전극막은 캡핑층을 포함한다. 도 8 및 도 9는 동작 1708에 대응하는 단면도(800, 900)의 몇몇 실시예를 도시하고 있다.
1710에서, 제1 패터닝 프로세스가 하나 이상의 상부 전극막 상에 수행된다. 제1 패터닝 프로세스는 상부 전극 측벽을 갖는 상부 전극을 형성한다. 몇몇 실시예에서, 제1 패터닝 프로세스는 스위칭 소자를 오버에칭한다. 도 10은 동작 1710에 대응하는 단면도(1000)의 몇몇 실시예를 도시하고 있다.
1712에서, 리캡층이 상부 전극 구조체 위에 그리고 상부 전극 측벽을 따라 스위칭 소자에 컨포멀 증착된다(conformally deposited). 리캡층은 스위칭 소자의 코너로부터 상부 전극 측벽을 따라 수직으로 연장하는 수직부 및 코너로부터 스위칭 소자 외부 측벽으로 수평으로 연장하는 수평부를 갖는다. 도 11은 동작 1712에 대응하는 단면도(1100)의 몇몇 실시예를 도시하고 있다.
1714에서, 측벽 스페이서는 리캡층 위에 그리고 상부 전극 구조체의 대향 측면들 상에 형성된다. 도 12 및 도 13은 동작 1714에 대응하는 단면도(1200, 1300)의 몇몇 실시예를 도시하고 있다.
1716에서, 스위칭 소자 및 층상 하부 전극은 제2 패터닝 프로세스를 사용하여 선택적으로 패터닝되어 스위칭층 및 하부 전극 구조체를 형성한다. 도 14는 동작 1716에 대응하는 단면도(1400)의 몇몇 실시예를 도시하고 있다.
1718에서, 상부 ILD 층이 하부 ILD 층 위에 형성된다. 도 15는 동작 1718에 대응하는 단면도(1500)의 몇몇 실시예를 도시하고 있다.
1720에서, 상부 상호접속층의 상부 금속 비아가 상부 전극 상에 형성된다. 도 16은 동작 1720에 대응하는 단면도(1600)의 몇몇 실시예를 도시하고 있다.
따라서, 본 발명은 내구성과 데이터 보존의 양호한 균형을 갖는 RRAM 디바이스를 제공하도록 구성된 리캡층을 갖는 저항성 랜덤 액세스 메모리(RRAM) 디바이스, 및 관련 형성 방법에 관한 것이다.
몇몇 실시예에서, 본 발명은 저항성 랜덤 액세스 메모리(RRAM) 디바이스에 관한 것이다. RRAM 디바이스는 도전성 하부 상호접속층 위의 하부 전극 구조체, 하부 전극 구조체 위의 상부 전극 구조체, 및 하부 전극 구조체와 상부 전극 구조체 사이의 스위칭층을 포함한다. 스위칭층은 스위칭층 외부 측벽을 갖는다. RRAM 디바이스는 스위칭층의 코너로부터 상부 전극 측벽을 따라 수직으로 연장하는 수직부를 갖는 리캡층을 또한 포함한다. 리캡층은 코너로부터 스위칭층 외부 측벽으로 수평으로 연장하는 수평부를 갖는다.
다른 실시예에서, 본 발명은 저항성 랜덤 액세스 메모리(RRAM) 디바이스에 관한 것이다. RRAM 디바이스는 하부 레벨간 유전체(ILD) 층에 의해 둘러싸인 하부 상호접속층 위에 배치된 하부 전극 구조체를 포함한다. 상부 전극 구조체가 하부 전극 구조체 위에 배치되고, 스위칭층이 하부 전극 구조체와 상부 전극 구조체 사이에 배열된다. RRAM 디바이스는 스위칭층의 상부면에 접촉하고 상부 전극 구조체의 최외부 측벽 및 스위칭층의 측벽을 따라 배치된 리캡층을 또한 포함하고, 리캡층은 하이-k 유전 재료를 포함한다.
또 다른 실시예에서, 본 발명은 저항성 랜덤 액세스 메모리(RRAM) 디바이스를 형성하는 방법에 관한 것이다. 방법은 하부 상호접속층 위에 층상 하부 전극을 형성하는 것을 포함한다. 스위칭 소자가 층상 하부 전극 위에 형성된다. 부가적으로, 방법은 스위칭 소자 위에 하나 이상의 상부 전극막을 형성하는 것을 포함한다. 방법은 하나 이상의 상부 전극막을 패터닝하여 상부 전극 구조체 측벽을 갖는 상부 전극 구조체를 형성하는 것을 또한 포함한다. 리캡층이 상부 전극 구조체 위에 그리고 상부 전극 측벽을 따라 스위칭 소자에 컨포멀 증착된다. 방법은 층상 하부 전극을 패터닝하여 하부 전극 구조체 및 스위칭층을 형성하는 것을 더 포함한다.
상기에는 당 기술 분야의 숙련자들이 본 발명의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자들은 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시내용을 즉시 사용할 수도 있다는 것을 이해해야 한다. 예를 들어, 본 개시내용은 산소 배리어층이 다층 상부 전극 내에 있는 것으로서 설명하였지만, 산소 배리어층은 상부 전극에 한정되는 것은 아니라는 것이 이해될 수 있을 것이다. 오히려, 산소 배리어층은 또한 또는 대안적으로 다층 하부 전극에 존재할 수도 있다.
당 기술 분야의 숙련자들은 또한 이러한 등가의 구성이 본 발명의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 변형을 행할 수도 있다는 것을 또한 인식해야 한다.
<부기>
1. 저항성 랜덤 액세스 메모리(resistive random access memory: RRAM) 디바이스로서,
도전성 하부 상호접속층 위의 하부 전극 구조체;
상기 하부 전극 구조체 위의 상부 전극 구조체로서, 상기 상부 전극 구조체는 상부 전극 측벽들을 갖는 것인 상기 상부 전극 구조체;
상기 하부 전극 구조체와 상기 상부 전극 구조체 사이의 스위칭층으로서, 상기 스위칭층은 스위칭층 외부 측벽들을 갖는 것인 상기 스위칭층; 및
상기 스위칭층의 코너로부터 상기 상부 전극 측벽들을 따라 수직으로 연장하는 수직부, 및 상기 코너로부터 상기 스위칭층 외부 측벽들로 수평으로 연장하는 수평부를 갖는 리캡층(recap layer)
을 포함하는 RRAM 디바이스.
2. 제1항에 있어서, 상기 리캡층은 상기 스위칭층과 동일한 재료를 포함하는 것인 RRAM 디바이스.
3. 제2항에 있어서, 상기 스위칭층 및 상기 리캡층은 하이-k 유전체인 것인 RRAM 디바이스.
4. 제2항에 있어서, 상기 스위칭층은 하프늄 산화물이고, 상기 리캡층은 하프늄 산화물, 하프늄 이산화물, 하프늄 알루미늄 산화물, 하프늄 실리콘 산화물 중 하나인 것인 RRAM 디바이스.
5. 제1항에 있어서, 상기 상부 전극 구조체는 상부 전극 및 하드 마스크층을 포함하고, 상기 스위칭층은, 상기 하드 마스크층 아래에 놓인 마스킹된 영역에서 제1 두께, 및 상기 하드 마스크층 아래에 놓이지 않는 적어도 하나의 비마스킹된 영역에서 제2 두께를 갖는 것인 RRAM 디바이스.
6. 제5항에 있어서, 상기 제1 두께는 일정한 거리만큼 상기 제2 두께보다 크고, 상기 리캡층의 수평부는 상기 거리에 대응하는 리캡층 두께를 갖는 것인 RRAM 디바이스.
7. 제1항에 있어서, 상기 리캡층은 대략 10 옹스트롬 내지 100 옹스트롬의 리캡층 두께를 갖는 것인 RRAM 디바이스.
8. 제1항에 있어서, 상기 상부 전극 구조체는, 도전성 상부 전극과 상기 스위칭층 사이에 배열된 캡핑층을 더 포함하는 것인 RRAM 디바이스.
9. 제1항에 있어서, 상기 리캡층에 의해 상기 상부 전극 측벽으로부터 분리된 측벽 스페이서들을 더 포함하는 RRAM 디바이스.
10. 저항성 랜덤 액세스 메모리(resistive random access memory: RRAM) 디바이스로서,
하부 레벨간 유전체(inter-level dielectric; ILD) 층에 의해 둘러싸인 하부 상호접속층 위의 하부 전극 구조체;
상기 하부 전극 구조체 위의 상부 전극 구조체;
상기 하부 전극 구조체와 상기 상부 전극 구조체 사이의 스위칭층; 및
상기 스위칭층의 상부면에 접촉하고 상기 상부 전극 구조체의 최외부 측벽들 및 상기 스위칭층의 측벽들을 따라 배치된 리캡층으로서, 상기 리캡층은 하이-k 유전체 재료를 포함하는 것인 리캡층
을 포함하는 RRAM 디바이스.
11. 제10항에 있어서, 상기 리캡층은 상기 스위칭층과 동일한 재료를 포함하는 것인 RRAM 디바이스.
12. 제11항에 있어서, 상기 리캡층은, 하프늄, 알루미늄, 지르코늄, 탄탈, 란탄, 티타늄, 바나듐, 또는 니오브의 산화물을 포함하는 것인 RRAM 디바이스.
13. 제10항에 있어서,
상기 상부 전극 구조체의 양면들(opposing sides) 상에 배열된 측벽 스페이서들을 더 포함하고, 상기 측벽 스페이서들은 상기 리캡층에 의해 상기 상부 전극 구조체로부터 측방향으로 분리되는 것인 RRAM 디바이스.
14. 제10항에 있어서, 상기 상부 전극 구조체는 상부 전극 및 하드 마스크층을 포함하고, 상기 스위칭층은, 상기 하드 마스크층 아래에 놓인 마스킹된 영역에서 제1 두께, 및 상기 하드 마스크층 아래에 놓이지 않는 적어도 하나의 비마스킹된 영역에서 제2 두께를 갖는 것인 RRAM 디바이스.
15. 제14항에 있어서, 상기 제1 두께는 일정한 거리만큼 상기 제2 두께보다 크고, 상기 리캡층의 수평부들은 상기 거리에 대응하는 리캡층 두께를 갖는 것인 RRAM 디바이스.
16. 제10항에 있어서, 상기 리캡층은 대략 10 옹스트롬 내지 100 옹스트롬의 리캡층 두께를 갖는 것인 RRAM 디바이스.
17. 제10항에 있어서, 상기 상부 전극 구조체는, 도전성 상부 전극과 상기 스위칭층 사이에 배열된 캡핑층을 더 포함하는 것인 RRAM 디바이스.
18. 저항성 랜덤 액세스 메모리(resistive random access memory: RRAM) 디바이스의 형성 방법으로서,
하부 상호접속층 위에 층상(layered) 하부 전극을 형성하는 단계;
상기 층상 하부 전극 위에 스위칭 소자를 형성하는 단계;
상기 스위칭 소자 위에 하나 이상의 상부 전극막을 형성하는 단계;
상기 하나 이상의 상부 전극막을 패터닝하여 상부 전극 구조체 측벽들을 갖는 상부 전극 구조체를 형성하는 단계;
상기 상부 전극 구조체 위에 컨포멀하게(conformally) 그리고 상기 상부 전극 구조체 측벽들을 따라 상기 스위칭 소자에 리캡층을 증착하는(depositing) 단계; 및
상기 층상 하부 전극을 패터닝하여 하부 전극 구조체 및 스위칭층을 형성하는 단계
를 포함하는 저항성 랜덤 액세스 메모리(RRAM) 디바이스의 형성 방법.
19. 제18항에 있어서, 상기 스위칭층 및 상기 리캡층은 하이-k 유전체인 것인 RRAM 디바이스의 형성 방법.
20. 제18항에 있어서, 상기 상부 전극 구조체는 상부 전극 및 하드 마스크층을 포함하고, 상기 스위칭층은, 상기 하드 마스크층 아래에 놓인 마스킹된 영역에서 제1 두께, 및 상기 하드 마스크층 아래에 놓이지 않는 적어도 하나의 비마스킹된 영역에서 제2 두께를 갖고, 상기 제1 두께는 일정한 거리만큼 상기 제2 두께보다 크고, 상기 리캡층은 상기 거리에 대응하는 리캡층 두께를 갖는 것인 RRAM 디바이스의 형성 방법.

Claims (10)

  1. 저항성 랜덤 액세스 메모리(resistive random access memory: RRAM) 디바이스로서,
    도전성 하부 상호접속층 위의 하부 전극 구조체;
    상기 하부 전극 구조체 위의 상부 전극 구조체로서, 상기 상부 전극 구조체는 상부 전극 측벽들을 갖는 것인 상기 상부 전극 구조체;
    상기 하부 전극 구조체와 상기 상부 전극 구조체 사이의 스위칭층으로서, 상기 스위칭층은 외부 측벽들 및 상부 표면을 갖고, 상기 스위칭층은 돌출된 중간 부분 상부 표면 및 돌출된 중간 부분 측벽들에 의해 정의되는 돌출된 중간 부분을 가지며, 상기 상부 표면 및 상기 돌출된 중간 부분 측벽들은 상기 스위칭층의 코너들에서 만나는 것인 상기 스위칭층; 및
    상기 스위칭층의 코너들로부터 상기 상부 전극 측벽들을 따라 수직으로 연장하는 수직부, 및 상기 코너들로부터 상기 스위칭층의 외부 측벽들로 수평으로 연장하는 수평부를 갖는 리캡층(recap layer)
    을 포함하는 RRAM 디바이스.
  2. 제1항에 있어서, 상기 리캡층은 상기 스위칭층과 동일한 재료를 포함하는 것인 RRAM 디바이스.
  3. 제2항에 있어서, 상기 스위칭층 및 상기 리캡층은 하이-k 유전체인 것인 RRAM 디바이스.
  4. 제1항에 있어서, 상기 상부 전극 구조체는 상부 전극 및 하드 마스크층을 포함하고, 상기 스위칭층은, 상기 하드 마스크층 아래에 놓인 마스킹된 영역에서 제1 두께, 및 상기 하드 마스크층 아래에 놓이지 않는 적어도 하나의 비마스킹된 영역에서 제2 두께를 갖는 것인 RRAM 디바이스.
  5. 제4항에 있어서, 상기 제1 두께는 일정한 거리만큼 상기 제2 두께보다 크고, 상기 리캡층의 수평부는 상기 거리에 대응하는 리캡층 두께를 갖는 것인 RRAM 디바이스.
  6. 제1항에 있어서, 상기 리캡층은 10 옹스트롬 내지 100 옹스트롬의 리캡층 두께를 갖는 것인 RRAM 디바이스.
  7. 제1항에 있어서, 상기 상부 전극 구조체는, 도전성 상부 전극과 상기 스위칭층 사이에 배열된 캡핑층을 더 포함하는 것인 RRAM 디바이스.
  8. 제1항에 있어서, 상기 리캡층에 의해 상기 상부 전극 측벽들로부터 분리된 측벽 스페이서들을 더 포함하는 RRAM 디바이스.
  9. 저항성 랜덤 액세스 메모리(resistive random access memory: RRAM) 디바이스로서,
    하부 레벨간 유전체(inter-level dielectric; ILD) 층에 의해 둘러싸인 하부 상호접속층 위의 하부 전극 구조체;
    상기 하부 전극 구조체 위의 상부 전극 구조체;
    상기 하부 전극 구조체와 상기 상부 전극 구조체 사이의 스위칭층; 및
    상기 스위칭층의 상부면에 접촉하는 리캡층으로서, 상기 리캡층은 수평 부분 및 상기 수평 부분의 상부 표면으로부터 바깥쪽으로 돌출하는 수직 부분을 가지며, 상기 리캡층은 상기 상부 전극 구조체의 최외부 측벽들 및 상기 스위칭층의 측벽들을 따라 배치되고, 상기 리캡층은 하이-k 유전체 재료를 포함하는 것인 리캡층
    을 포함하는 RRAM 디바이스.
  10. 저항성 랜덤 액세스 메모리(resistive random access memory: RRAM) 디바이스의 형성 방법으로서,
    하부 상호접속층 위에 층상(layered) 하부 전극을 형성하는 단계;
    상기 층상 하부 전극 위에 스위칭 소자를 형성하는 단계;
    상기 스위칭 소자 위에 하나 이상의 상부 전극막을 형성하는 단계;
    상기 하나 이상의 상부 전극막을 패터닝하여 상부 전극 구조체 측벽들을 갖는 상부 전극 구조체를 형성하는 단계;
    상기 상부 전극 구조체 위에 컨포멀하게(conformally) 그리고 상기 상부 전극 구조체 측벽들을 따라 상기 스위칭 소자에 리캡층을 성막하는(depositing) 단계; 및
    상기 층상 하부 전극을 패터닝하여 하부 전극 구조체 및 스위칭층을 형성하는 단계
    를 포함하고,
    상기 상부 전극 구조체는 상부 전극 및 하드 마스크층을 포함하며, 상기 스위칭층은 상기 하드 마스크층 아래에 놓인 마스킹된 영역에서 제1 두께 및 상기 하드 마스크층 아래에 놓이지 않는 적어도 하나의 비마스킹된 영역에서 제2 두께를 갖고, 상기 제1 두께는 일정한 거리만큼 상기 제2 두께보다 크며, 상기 리캡층은 상기 거리에 대응하는 리캡층 두께를 갖는 것인, 저항성 랜덤 액세스 메모리(RRAM) 디바이스의 형성 방법.
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