KR102144586B1 - Superlattice phase change memory element for implementing gradual characteristics using operation segmentation of voltage pulse and operation method thereof - Google Patents

Superlattice phase change memory element for implementing gradual characteristics using operation segmentation of voltage pulse and operation method thereof Download PDF

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Abstract

Disclosed are a superlattice phase change memory element implementing a gradual characteristic using operation segmentation of a voltage pulse and an operating method thereof. According to one embodiment, the superlattice phase change memory element implementing a gradual characteristic of a voltage pulse comprises: a first electrode; a second electrode; and an interfacial PCM (iPCM) layer disposed between the first electrode and the second electrode and changing between a set state and a reset state in accordance with a voltage pulse applied by the first electrode and the second electrode. The gradual characteristic of the voltage pulse is implemented by subdividing a step of increasing the voltage pulse applied to the iPCM layer.

Description

전압 펄스의 동작 세분화를 이용하여 점진적 특성을 구현한 초격자 상변화 메모리 소자 및 그 동작 방법{SUPERLATTICE PHASE CHANGE MEMORY ELEMENT FOR IMPLEMENTING GRADUAL CHARACTERISTICS USING OPERATION SEGMENTATION OF VOLTAGE PULSE AND OPERATION METHOD THEREOF}A superlattice phase change memory device implementing gradual characteristics using voltage pulse operation segmentation and its operation method {SUPERLATTICE PHASE CHANGE MEMORY ELEMENT FOR IMPLEMENTING GRADUAL CHARACTERISTICS USING OPERATION SEGMENTATION OF VOLTAGE PULSE AND OPERATION METHOD THEREOF}

아래의 실시예들은 초격자 상변화 메모리 소자 및 그 동작 방법에 관한 것으로, 시냅스 모델링 회로에 적용하기 위하여 전압 펄스의 점진적 특성을 구현하는 기술에 대한 것이다.The following embodiments relate to a superlattice phase change memory device and a method of operating the same, and to a technique for implementing a gradual characteristic of a voltage pulse to be applied to a synaptic modeling circuit.

시냅스(Synapse)를 모델링하는 기술은 생물학적 신경 네트워킹 시스템을 구현하기 위하여, 시냅스와 유사한 동작을 하는 시냅스 모델링 회로를 구성하는 기술이다.Synapse modeling technology is a technology that constructs a synaptic modeling circuit that operates similar to a synapse in order to implement a biological neural networking system.

한편, 상변화 메모리 소자는 결정질로 낮은 저항성을 갖는 셋 상태와 비정질로 높은 저항성을 갖는 리셋 상태 사이에서 변화되는 상변화층을 포함함으로써, 상변화층의 결정 상태에 대응하는 이진값을 갖는다. 일례로, 상변화 메모리 소자는 낮은 저항성의 셋 상태로 0의 이진값을 나타내며, 높은 저항성의 리셋 상태로 1의 이진값을 나타낼 수 있다.Meanwhile, the phase change memory device has a binary value corresponding to the crystalline state of the phase change layer by including a phase change layer that changes between a crystalline and low resistivity reset state and an amorphous and high resistivity reset state. For example, the phase change memory device may represent a binary value of 0 in a low resistance set state, and a binary value of 1 in a high resistance reset state.

그러나 기존의 상변화 메모리 소자는 고집적이 힘든 단점 등을 갖게 되는 바, 기존의 상변화 메모리 소자가 갖는 단점을 극복하고자, Ge 원자의 배열 위치에 따라 낮은 저항성의 셋 상대 및 높은 저항성의 리셋 상태를 갖는 iPCM(interfacial Phase change memory) 기반의 초격자 상변화 메모리 소자가 제안되었다.However, the existing phase change memory device has disadvantages such as difficulty of high integration.In order to overcome the disadvantages of the existing phase change memory device, the reset state of low resistance and high resistance is set according to the arrangement position of Ge atoms. A superlattice phase change memory device based on iPCM (interfacial phase change memory) has been proposed.

이러한 초격자 상변화 메모리 소자를 활용한 시냅스 모델링 회로에 대한 연구 개발은 아직 진행되고 있지 않은 상황이나, 초격자 상변화 메모리 소자가 시냅스 모델링 회로에 적용될 수 있다면 기존의 상변화 메모리 소자 대비 초격자 상변화 메모리 소자의 우수한 특성을 바탕으로 시냅스 모델링 회로의 성능 향상이 기대될 수 있다.Research and development for a synaptic modeling circuit using such a superlattice phase change memory device is not in progress. However, if a superlattice phase change memory device can be applied to a synaptic modeling circuit, the superlattice phase is compared to the conventional phase change memory device. Based on the excellent characteristics of the change memory device, it can be expected to improve the performance of the synaptic modeling circuit.

따라서, 시냅스 모델링 회로에 적용할 초격자 상변화 메모리 소자 기술이 제안될 필요가 있다.Therefore, there is a need to propose a superlattice phase change memory device technology to be applied to a synaptic modeling circuit.

일 실시예들은 시냅스 모델링 회로에 적용될 초격자 상변화 메모리 소자를 제안한다.Some embodiments propose a superlattice phase change memory device to be applied to a synaptic modeling circuit.

보다 상세하게, 일 실시예들은 시냅스의 점진적으로 변화하는 속성을 나타내고자 전압 펄스의 점진적 특성을 구현한 초격자 상변화 메모리 소자를 제안한다.In more detail, one embodiment proposes a superlattice phase change memory device that implements a gradual characteristic of a voltage pulse in order to show a gradually changing property of a synapse.

일 실시예에 따르면, 전압 펄스의 점진적 특성을 구현한 초격자 상변화 메모리 소자(Superlattice Phase change memory element)는, 제1 전극; 제2 전극; 및 상기 제1 전극 및 상기 제2 전극 사이에 배치된 채, 상기 제1 전극 및 상기 제2 전극에 의해 인가되는 전압 펄스에 따라 셋(Set) 상태와 리셋(Reset) 상태 사이에서 변화되는 초격자 상변화층(Interfacial PCM layer; iPCM layer)을 포함하고, 상기 초격자 상변화층에 인가되는 전압 펄스가 상승하는 스텝을 세분화하여 상기 전압 펄스의 점진적 특성을 구현하는 것을 특징으로 한다.According to an embodiment, a superlattice phase change memory element implementing a gradual characteristic of a voltage pulse includes: a first electrode; A second electrode; And a superlattice that is disposed between the first electrode and the second electrode and changes between a set state and a reset state according to a voltage pulse applied by the first electrode and the second electrode. A phase change layer (Interfacial PCM layer; iPCM layer) is included, and a step in which a voltage pulse applied to the superlattice phase change layer is increased is subdivided to implement a gradual characteristic of the voltage pulse.

일측에 따르면, 상기 초격자 상변화 메모리 소자는, 상기 초격자 상변화층을 상기 셋 상태로부터 상기 리셋 상태로 변화시키는 리셋 동작에서 상기 초격자 상변화층에 인가되는 전압 펄스가 상승하는 스텝을 세분화하는 것을 특징으로 할 수 있다.According to one side, the superlattice phase change memory device subdivides a step in which a voltage pulse applied to the superlattice phase change layer increases in a reset operation of changing the superlattice phase change layer from the set state to the reset state. It can be characterized by that.

다른 일측에 따르면, 상기 초격자 상변화 메모리 소자는, 상기 리셋 동작에서 상기 초격자 상변화층에 인가되는 전압 펄스가 상승하는 전체 구간 중 시작 구간의 스텝보다 종료 구간에서의 스텝을 세분화하여 상기 전압 펄스의 점진적 특성을 구현하는 것을 특징으로 할 수 있다.According to the other side, the superlattice phase change memory device subdivides the step in the end section rather than the step in the start section among all sections in which the voltage pulse applied to the superlattice phase change layer increases in the reset operation, It may be characterized by implementing the gradual characteristic of the pulse.

또 다른 일측에 따르면, 상기 점진적 특성은, 상기 전압 펄스에서 전압 변화에 따른 저항 변화의 정도가 기 설정된 범위 내에서 일정하게 유지되는 특성일 수 있다.According to another aspect, the gradual characteristic may be a characteristic in which a degree of a resistance change according to a voltage change in the voltage pulse is kept constant within a preset range.

또 다른 일측에 따르면, 상기 초격자 상변화층은, Sb 및 Te을 포함하는 제1 층과 Ge 및 Te을 포함하는 제2 층으로 구성되는 것을 특징으로 할 수 있다.According to another aspect, the superlattice phase change layer may be formed of a first layer including Sb and Te and a second layer including Ge and Te.

또 다른 일측에 따르면, 상기 초격자 상변화 메모리 소자는, 시냅스 모델링 회로에서 사용되는 것을 특징으로 할 수 있다.According to another aspect, the superlattice phase change memory device may be used in a synaptic modeling circuit.

일 실시예에 따르면, 전압 펄스의 점진적 특성을 구현한 초격자 상변화 메모리 소자의 리셋 동작 방법은, 초격자 상변화층에 인가할 전압 펄스의 점진적 특성을 구현하기 위해, 상기 전압 펄스가 상승하는 스텝을 세분화하는 단계; 상기 스텝이 세분화된 전압 펄스를 제1 전극 및 제2 전극을 통하여 상기 초격자 상변화층으로 인가하는 단계; 및 상기 점진적 특성이 구현된 전압 펄스에 따라 상기 초격자 상변화층을 셋 상태로부터 리셋 상태로 변화시키는 단계를 포함한다.According to an embodiment, a reset operation method of a superlattice phase change memory device implementing a gradual characteristic of a voltage pulse, in which the voltage pulse increases in order to implement a gradual characteristic of a voltage pulse to be applied to the superlattice phase change layer Subdividing the steps; Applying the voltage pulse divided by the step to the superlattice phase change layer through the first electrode and the second electrode; And changing the superlattice phase change layer from a set state to a reset state according to a voltage pulse in which the gradual characteristic is implemented.

일측에 따르면, 상기 조절하는 단계는, 상기 펄스가 상승하는 전체 구간 중 시작 구간의 스텝보다 종료 구간에서의 스텝을 세분화하는 단계를 포함할 수 있다.According to one side, the adjusting may include subdividing a step in an end section rather than a step in a start section among all sections in which the pulse rises.

일 실시예에 따르면, 전압 펄스의 점진적 특성을 구현한 초격자 상변화 메모리는, 복수의 제1 전극들; 복수의 제2 전극들; 및 상기 복수의 제1 전극들 및 상기 복수의 제2 전극들 사이에 각각 배치된 채, 상기 복수의 제1 전극들 및 상기 복수의 제2 전극들 의해 각각 인가되는 전압 펄스에 따라 셋 상태와 리셋 상태 사이에서 변화되는 복수의 초격자 상변화층들을 포함하고, 상기 복수의 초격자 상변화층들에 각각 인가되는 전압 펄스가 상승하는 폭을 세분화하여 상기 전압 펄스의 점진적 특성을 구현하는 것을 특징으로 한다.According to an embodiment, a superlattice phase change memory implementing a gradual characteristic of a voltage pulse includes: a plurality of first electrodes; A plurality of second electrodes; And a set state and reset according to voltage pulses respectively applied by the plurality of first electrodes and the plurality of second electrodes, respectively disposed between the plurality of first electrodes and the plurality of second electrodes. Including a plurality of superlattice phase change layers that change between states, and subdividing a width at which a voltage pulse applied to each of the plurality of superlattice phase change layers increases, thereby implementing a gradual characteristic of the voltage pulse. do.

일측에 따르면, 상기 초격자 상변화 메모리는, 상기 복수의 초격자 상변화층들을 각각 상기 셋 상태로부터 상기 리셋 상태로 변화시키는 리셋 동작에서 상기 복수의 초격자 상변화층들에 각각 인가되는 전압 펄스가 상승하는 전체 구간 중 시작 구간의 스텝보다 종료 구간에서의 스텝을 세분화하여 상기 전압 펄스의 점진적 특성을 구현하는 것을 특징으로 할 수 있다.According to one side, the superlattice phase change memory is a voltage pulse applied to each of the plurality of superlattice phase change layers in a reset operation of changing each of the plurality of superlattice phase change layers from the set state to the reset state It may be characterized in that the step in the end section is subdivided from the step in the start section out of the entire section in which is rising to implement the gradual characteristic of the voltage pulse.

일 실시예들은 시냅스 모델링 회로에 적용될 초격자 상변화 메모리 소자를 제안할 수 있다.Embodiments may propose a superlattice phase change memory device to be applied to a synaptic modeling circuit.

보다 상세하게, 일 실시예들은 시냅스의 점진적으로 변화하는 속성을 나타내고자 전압 펄스의 점진적 특성을 구현한 초격자 상변화 메모리 소자를 제안할 수 있다.In more detail, exemplary embodiments may propose a superlattice phase-change memory device that implements a gradual characteristic of a voltage pulse in order to show a gradually changing property of a synapse.

도 1은 일 실시예에 따른 초격자 상변화 메모리 소자를 나타낸 도면이다.
도 2 내지 3은 일 실시예에 따른 초격자 상변화 메모리 소자에 의해 조절되는 전압 펄스의 동작 조건을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 초격자 상변화 메모리를 나타낸 도면이다.
도 5는 일 실시예에 따른 초격자 상변화 메모리 소자의 동작 방법을 나타낸 플로우 차트이다.1 is a diagram illustrating a superlattice phase change memory device according to an exemplary embodiment.
2 to 3 are diagrams for explaining operating conditions of voltage pulses controlled by a superlattice phase change memory device according to an exemplary embodiment.
4 is a diagram illustrating a superlattice phase change memory according to an embodiment.
5 is a flowchart illustrating a method of operating a superlattice phase change memory device according to an exemplary embodiment.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the embodiments. In addition, the same reference numerals shown in each drawing denote the same member.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, terms used in the present specification (terminology) are terms used to properly express a preferred embodiment of the present invention, which may vary according to a user, an operator's intention, or customs in the field to which the present invention pertains. Accordingly, definitions of these terms should be made based on the contents throughout the present specification.

도 1은 일 실시예에 따른 초격자 상변화 메모리 소자를 나타낸 도면이고, 도 2 내지 3은 일 실시예에 따른 초격자 상변화 메모리 소자에 의해 조절되는 전압 펄스의 동작 조건을 설명하기 위한 도면이다. 보다 상세하게, 도 2는 전압 펄스의 상승하는 스텝을 세분화하지 않은 경우를 도시한 도면이고, 도 3은 전압 펄스의 상승하는 스텝을 세분화한 경우를 도시한 도면이다.1 is a diagram showing a superlattice phase change memory device according to an embodiment, and FIGS. 2 to 3 are diagrams for explaining operating conditions of a voltage pulse controlled by the superlattice phase change memory device according to an embodiment . In more detail, FIG. 2 is a diagram showing a case where the step of increasing the voltage pulse is not subdivided, and FIG. 3 is a diagram showing a case where the step of increasing the voltage pulse is subdivided.

도 1 내지 3을 참조하면, 일 실시예에 따른 초격자 상변화 메모리 소자(100)는 제1 전극(110), 제2 전극(120) 및 초격자 상변화층(Interfacial PCM layer; iPCM layer)(130)을 포함한다.1 to 3, a superlattice phase change memory device 100 according to an embodiment includes a first electrode 110, a second electrode 120, and an interfacial PCM layer (iPCM layer). It includes (130).

제1 전극(110) 및 제2 전극(120) 각각은 W, TaN, TiN 등과 같이 전도성을 갖는 금속 물질로 형성되어 초격자 상변화층(130)으로 전압 펄스를 인가하는 역할을 한다.Each of the first electrode 110 and the second electrode 120 is formed of a conductive metal material such as W, TaN, and TiN, and serves to apply a voltage pulse to the superlattice phase change layer 130.

초격자 상변화층(130)은 Sb 및 Te을 포함하는 제1 층(131)과 Ge 및 Te을 포함하는 제2 층(132)으로 구성된 채, 제1 전극(110) 및 제2 전극(120)에 의해 인가되는 전압 펄스에 따라 제2층(132)에 포함되는 Ge 원자를 이동시켜(Ge 원자의 배열 위치를 변경하여) 셋(Set) 상태와 리셋(Reset) 상태 사이에서 변화되며 셋 상태와 리셋 상태 각각에서 데이터를 이진값으로 나타낸다.The superlattice phase change layer 130 is composed of a first layer 131 including Sb and Te and a second layer 132 including Ge and Te, and the first electrode 110 and the second electrode 120 ) In accordance with the voltage pulse applied by the second layer 132 (by changing the arrangement position of the Ge atoms) to change between the Set state and the Reset state. In each of the and reset states, data is represented as binary values.

예를 들어, 제1 전극(110) 및 제2 전극(120)에 의해 리셋 동작(셋 상태로부터 리셋 상태로 변화시키는 동작)을 위한 전압 펄스가 인가되면, 초격자 상변화층(130)의 제2 층(131)에 포함되는 Ge 원자의 배열 위치가 변경되어 제2층(131) 중 적어도 일부의 결정 상태가 비정질 상태로 변화되게 된다. 이에, 초격자 상변화층(130)은 높은 저항성의 리셋 상태로 설정되게 된다.For example, when a voltage pulse for a reset operation (an operation of changing from a set state to a reset state) is applied by the first electrode 110 and the second electrode 120, the first electrode 110 and the second electrode 120 The arrangement position of Ge atoms included in the second layer 131 is changed, so that the crystal state of at least some of the second layer 131 is changed to an amorphous state. Accordingly, the superlattice phase change layer 130 is set to a reset state of high resistance.

다른 예를 들면, 제1 전극(110) 및 제2 전극(120)에 의해 셋 동작(리셋 상태로부터 셋 상태로 변화시키는 동작)을 위한 전압 펄스가 인가되면, 초격자 상변화층(130)의 제2 층(131)에 포함되는 Ge 원자의 배열 위치가 변경되어 제2층(131)의 결정 상태가 결정질 상태로 변화되게 된다. 이에, 초격자 상변화층(130)은 낮은 저항성의 셋 상태로 설정되게 된다.As another example, when a voltage pulse for a set operation (an operation to change from a reset state to a set state) is applied by the first electrode 110 and the second electrode 120, the superlattice phase change layer 130 The arrangement position of Ge atoms included in the second layer 131 is changed, so that the crystal state of the second layer 131 is changed to a crystalline state. Accordingly, the superlattice phase change layer 130 is set to a low resistance set state.

이하, 결정 상태가 비정질일 때 높은 저항성을 갖는다는 것은, 결정 상태가 결정질일 때 갖게 되는 저항성을 기준으로 상대적으로 높은 저항성을 갖는 것을 의미하고, 결정 상태가 결정질일 때 저 저항성을 갖는다는 것은, 결정 상태가 비정질일 때 갖게 되는 저항성을 기준으로 상대적으로 낮은 저항성을 갖는 것을 의미한다.Hereinafter, when the crystalline state is amorphous, having high resistance means that the crystalline state has a relatively high resistance based on the resistance that is obtained when the crystalline state is crystalline, and that when the crystalline state is crystalline, it has low resistance, It means having a relatively low resistance based on the resistance obtained when the crystalline state is amorphous.

이와 같은 초격자 상변화층(130)을 포함하는 초격자 상변화 메모리 소자(100)는 시냅스의 점진적으로 변화하는 속성을 나타내고자, 초격자 상변화층(130)에 인가되는 전압 펄스가 상승하는 스텝을 세분화하여 전압 펄스의 점진적 특성을 구현하는 것을 특징으로 한다.The super-lattice phase-change memory device 100 including the super-lattice phase-change layer 130 increases the voltage pulse applied to the super-lattice phase-change layer 130 in order to exhibit the gradually changing properties of synapses. It is characterized in that the step is subdivided to implement the gradual characteristic of the voltage pulse.

보다 상세하게, 초격자 상변화 메모리 소자(100)는 초격자 상변화층(130)을 셋 상태로부터 리셋 상태로 변화시키는 리셋 동작에서 초격자 상변화층(130)에 인가되는 전압 펄스가 상승하는 스텝을 세분화하여 전압 펄스의 점진적 특성을 구현할 수 있다.In more detail, the superlattice phase change memory device 100 increases the voltage pulse applied to the superlattice phase change layer 130 in a reset operation of changing the superlattice phase change layer 130 from a set state to a reset state. By subdividing the steps, the gradual characteristics of the voltage pulse can be implemented.

여기서, 전압 펄스가 상승하는 스텝은 리셋 동작을 위해 인가되는 전압 펄스가 시간 대비 상승하는 폭을 의미하는 바, 전압 펄스가 상승하는 스텝을 세분화한다는 것은 전압 펄스의 시간 대비 상승하는 폭을 세분화하는 것(작게 만드는 것)을 의미한다.Here, the step in which the voltage pulse rises refers to the width of the voltage pulse applied for the reset operation that rises with respect to time, and subdividing the step in which the voltage pulse rises is subdividing the width of the voltage pulse that rises compared to the time. It means (making it small).

이 때, 상승하는 폭을 세분화하는 기준은, 리셋 동작을 위하여 전압 펄스가 시간 대비 상승해야 하는 기준값(폭)일 수 있다. 즉, 초격자 상변화 메모리 소자(100)는 리셋 동작을 위하여 전압 펄스가 시간 대비 상승해야 하는 기준값(폭)과 비교하여, 시간 대비 상승하는 값(폭)을 상대적으로 작게 만들 수 있다(세분화할 수 있다).In this case, a criterion for subdividing the rising width may be a reference value (width) at which the voltage pulse must rise relative to time for the reset operation. That is, the superlattice phase change memory device 100 can make the value (width) that rises relative to time relatively small compared to the reference value (width) at which the voltage pulse must rise against time for the reset operation (subdivided Can).

예를 들어, 도 2 와 같이 셋 상태로부터 리셋 상태로 변화시키는 리셋 동작에서 초격자 상변화층(130)의 적어도 일부를 비정질화시키는 전압 펄스가 상승하는 스텝이 0.1V라면, 일 실시예에 따른 초격자 상변화 메모리 소자(100)는 도 3과 같이 리셋 동작을 위하여 전압 펄스가 상승하는 스텝을 0.05V로 세분화할 수 있다.For example, if the step of increasing the voltage pulse for amorphizing at least a part of the superlattice phase change layer 130 in the reset operation of changing from the set state to the reset state as shown in FIG. 2 is 0.1V, the second according to an embodiment The lattice phase change memory device 100 may subdivide a step of increasing a voltage pulse into 0.05V for a reset operation as shown in FIG. 3.

다른 경우, 상승하는 폭을 세분화하는 기준은 리셋 동작에서 초격자 상변화층(130)에 인가되는 전압 펄스가 상승하는 전체 구간(300) 중 시작 구간(310)의 스텝일 수 있다.In other cases, the criterion for subdividing the rising width may be a step of the start section 310 of the entire section 300 in which the voltage pulse applied to the superlattice phase change layer 130 increases in the reset operation.

예를 들어, 초격자 상변화 메모리 소자(100)는 리셋 동작에서 초격자 상변화층(130)에 인가되는 전압 펄스가 상승하는 전체 구간(300) 중 시작 구간(310)의 스텝보다 종료 구간(320)에서의 스텝을 세분화하여 전압 펄스의 점진적 특성을 구현할 수 있다.For example, the superlattice phase-change memory device 100 has an end section than the step of the start section 310 of the entire section 300 in which the voltage pulse applied to the superlattice phase change layer 130 increases during the reset operation. By subdividing the step at 320), the gradual characteristic of the voltage pulse may be implemented.

보다 구체적인 예를 들면, 초격자 상변화 메모리 소자(100)는 도 3과 같이 리셋 동작에서 초격자 상변화층(130)에 인가되는 전압 펄스가 상승하는 시작 구간(310)인 0V부터 0.7V까지의 구간의 스텝인 0.1V보다 세분화된 0.05V로 종료 구간(320)인 0.75V부터 2.0V까지의 구간의 스텝을 설정하여, 전압 펄스의 점진적 특성을 구현할 수 있다.For a more specific example, the superlattice phase change memory device 100 is from 0V to 0.7V, which is a start period 310 in which the voltage pulse applied to the superlattice phase change layer 130 increases in the reset operation as shown in FIG. 3. By setting the step of the interval from 0.75V to 2.0V, which is the end period 320, to 0.05V, which is subdivided from 0.1V, which is the step of the period of, the gradual characteristic of the voltage pulse may be implemented.

이처럼 리셋 동작에서 초격자 상변화층(130)에 인가되는 전압 펄스가 상승하는 스텝이 세분화됨에 따라, 도 3과 같이 리셋 동작에서의 전압 펄스의 점진적 특성이 구현될 수 있다.As the step of increasing the voltage pulse applied to the superlattice phase change layer 130 in the reset operation as described above is subdivided, a gradual characteristic of the voltage pulse in the reset operation as shown in FIG. 3 may be implemented.

이 때, 점진적 특성은 전압 펄스에서 전압 변화에 따른 저항 변화의 정도가 기 설정된 범위 내에서 일정하게 유지되는 특성을 의미한다. 즉, 점진적 특성은 전압 펄스의 전압 변화에 따른 초격자 상변화층(130)의 결정 상태 변화의 정도를 의미할 수 있다. 이에, 전압 변화에 따른 저항 변화의 정도는 도 3에서 320 구간을 나타내는 그래프의 기울기를 의미하며, 스텝이 0.05V로 세분화되었을 때 전압 구간 별로 그래프의 기울기가 기 설정된 범위 내에서 일정하게 유지됨을 알 수 있다.In this case, the gradual characteristic means a characteristic in which a degree of resistance change according to a voltage change in a voltage pulse is kept constant within a preset range. That is, the gradual characteristic may mean a degree of change in the crystal state of the superlattice phase change layer 130 according to a voltage change of a voltage pulse. Thus, the degree of resistance change according to voltage change means the slope of the graph representing the 320 section in FIG. 3, and when the step is subdivided into 0.05V, it can be seen that the slope of the graph for each voltage section remains constant within a preset range. I can.

이와 같이 리셋 동작에서 초격자 상변화층(130)에 인가되는 전압 펄스가 상승하는 스텝이 세분화됨에 따라 리셋 동작에서의 전압 펄스의 점진적 특성이 구현됨으로써, 일 실시예에 따른 초격자 상변화 메모리 소자(100)는 점진적으로 변화하는 속성을 갖는 시냅스 모델링 회로에서 사용될 수 있다.In this way, as the step of increasing the voltage pulse applied to the superlattice phase change layer 130 in the reset operation is subdivided, the gradual characteristic of the voltage pulse in the reset operation is implemented, so that the superlattice phase change memory device according to an embodiment (100) can be used in a synaptic modeling circuit having properties that change gradually.

이상, 초격자 상변화 메모리 소자(100)가 간략화된 구조로 설명되었으나, 고집적 3차원 아키텍처를 갖도록 구현될 수 있다. 이에 대한 상세한 설명은 도 4를 참조하여 기재하기로 한다.As described above, the superlattice phase change memory device 100 has been described as a simplified structure, but may be implemented to have a highly integrated 3D architecture. A detailed description of this will be described with reference to FIG. 4.

또한, 이상 설명된 초격자 상변화 메모리 소자(100)의 동작 방법에 대해서는 도 5를 참조하여 기재하기로 한다.In addition, a method of operating the superlattice phase change memory device 100 described above will be described with reference to FIG. 5.

도 4는 일 실시예에 따른 초격자 상변화 메모리를 나타낸 도면이다. 이하, 초격자 상변화 메모리는 도 1 내지 3을 참조하여 전술된 초격자 상변화 메모리 소자가 복수 개 구현되어 결합되어 형성하는 3차원 아키텍처의 메모리를 의미한다.4 is a diagram illustrating a superlattice phase change memory according to an embodiment. Hereinafter, the superlattice phase change memory refers to a memory of a three-dimensional architecture formed by implementing and combining a plurality of superlattice phase change memory devices described above with reference to FIGS. 1 to 3.

도 4를 참조하면, 초격자 상변화 메모리(400)는 복수의 제1 전극들(410), 복수의 제2 전극들(420) 및 복수의 초격자 상변화층들(430)을 포함한다.Referring to FIG. 4, the superlattice phase change memory 400 includes a plurality of first electrodes 410, a plurality of second electrodes 420, and a plurality of superlattice phase change layers 430.

이와 같은 구조의 초격자 상변화 메모리(400)에서 복수의 제1 전극들(410) 각각, 복수의 제2 전극들(420) 각각 및 복수의 초격자 상변화층들(430) 각각이 형성하는 세트는 도 1 내지 3을 참조하여 상술된 초격자 상변화 메모리 소자에 해당되게 된다.In the superlattice phase change memory 400 of this structure, each of the plurality of first electrodes 410, the plurality of second electrodes 420, and each of the plurality of superlattice phase change layers 430 The set corresponds to the superlattice phase change memory device described above with reference to FIGS. 1 to 3.

즉, 복수의 제1 전극들(410) 중 어느 하나의 제1 전극(411), 복수의 제2 전극들(420) 중 어느 하나의 제2 전극(421) 및 복수의 초격자 상변화층들(430) 중 어느 하나의 초격자 상변화층(431)이 형성하는 제1 세트는 도 1 내지 3을 참조하여 상술된 초격자 상변화 메모리 소자에 해당된다.That is, any one first electrode 411 of the plurality of first electrodes 410, any one second electrode 421 of the plurality of second electrodes 420, and a plurality of superlattice phase change layers The first set formed by any one of the superlattice phase change layers 431 among 430 corresponds to the superlattice phase change memory device described above with reference to FIGS. 1 to 3.

따라서, 각각의 세트는 전술된 바와 같이, 복수의 초격자 상변화층들에 각각 인가되는 전압 펄스가 상승하는 스텝을 세분화함으로써, 전압 펄스의 점진적 특성을 구현할 수 있다. 이에 대한 상세한 설명은 도 1 내지 3을 참조하여 기재되었으므로 생략하기로 한다.Accordingly, each set may implement a gradual characteristic of the voltage pulse by subdividing the step of increasing the voltage pulse applied to each of the plurality of superlattice phase change layers, as described above. A detailed description thereof will be omitted since it has been described with reference to FIGS. 1 to 3.

이 때, 복수의 초격자 상변화층들(430) 각각은 Sb 및 Te을 포함하는 제1 층과 Ge 및 Te을 포함하는 제2 층으로 구성될 뿐만 아니라, 제1 층과 제2 층이 각각 복수 개 구비되어 도면과 같이 제1 층 및 제2 층이 반복되어 적층된 구조를 가질 수도 있다.At this time, each of the plurality of superlattice phase change layers 430 is not only composed of a first layer including Sb and Te and a second layer including Ge and Te, but also includes a first layer and a second layer, respectively. A plurality of layers may be provided, and the first layer and the second layer may be repeatedly stacked as shown in the drawing.

도 5는 일 실시예에 따른 초격자 상변화 메모리를 나타낸 도면이다. 이하, 동작 방법은 리셋 동작에 관한 것으로, 그 주체는 도 1 내지 3을 참조하여 설명된 초격자 상변화 메모리 소자에 해당된다.5 is a diagram illustrating a superlattice phase change memory according to an embodiment. Hereinafter, the operation method relates to a reset operation, and the main body corresponds to the superlattice phase change memory device described with reference to FIGS. 1 to 3.

도 5를 참조하면, 단계(S510)에서, 일 실시예에 따른 초격자 상변화 메모리 소자는 초격자 상변화층에 인가할 전압 펄스의 점진적 특성을 구현하기 위해, 전압 펄스가 상승하는 스텝을 세분화한다.Referring to FIG. 5, in step S510, the superlattice phase change memory device according to an embodiment subdivides a step in which the voltage pulse increases in order to implement a gradual characteristic of the voltage pulse to be applied to the superlattice phase change layer. do.

예를 들어, 단계(S510)에서 초격자 상변화 메모리 소자는 펄스가 상승하는 전체 구간 중 시작 구간의 스텝보다 종료 구간에서의 스텝을 상대적으로 더 세분화할 수 있다.For example, in step S510, the superlattice phase change memory device may relatively further subdivide the steps in the end section than the steps in the start section among all sections in which the pulse rises.

다른 예를 들면, 단계(S510)에서 초격자 상변화 메모리 소자는 리셋 동작을 위하여 전압 펄스가 시간 대비 상승해야 하는 기준값(폭)과 비교하여, 시간 대비 상승하는 값(폭)을 상대적으로 더 세분화할 수 있다.For another example, in step S510, the superlattice phase-change memory device is compared with a reference value (width) at which the voltage pulse should increase over time for the reset operation, and relatively further subdivides the value (width) that increases over time. can do.

이어서, 단계(S520)에서, 초격자 상변화 메모리 소자는 스텝이 세분화된 전압 펄스를 제1 전극 및 제2 전극을 통하여 초격자 상변화층으로 인가한다.Subsequently, in step S520, the superlattice phase change memory device applies the step-divided voltage pulse to the superlattice phase change layer through the first electrode and the second electrode.

그 후, 단계(S530)에서 초격자 상변화 메모리 소자는, 점진적 특성이 구현된 전압 펄스에 따라 초격자 상변화층을 셋 상태로부터 리셋 상태로 변화시킨다.Thereafter, in step S530, the superlattice phase change memory device changes the superlattice phase change layer from the set state to the reset state according to the voltage pulse in which the gradual characteristics are implemented.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described by the limited embodiments and drawings, various modifications and variations are possible from the above description by those of ordinary skill in the art. For example, the described techniques are performed in an order different from the described method, and/or components such as a system, structure, device, circuit, etc. described are combined or combined in a form different from the described method, or other components Alternatively, even if substituted or substituted by an equivalent, an appropriate result can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and claims and equivalents fall within the scope of the claims to be described later.

Claims (10)

전압 펄스의 점진적 특성을 구현한 초격자 상변화 메모리 소자(Superlattice Phase change memory element)에 있어서,
제1 전극;
제2 전극; 및
상기 제1 전극 및 상기 제2 전극 사이에 배치된 채, 상기 제1 전극 및 상기 제2 전극에 의해 인가되는 전압 펄스에 따라 셋(Set) 상태와 리셋(Reset) 상태 사이에서 변화되는 초격자 상변화층(Interfacial PCM layer; iPCM layer)
을 포함하고,
상기 초격자 상변화층에 인가되는 전압 펄스가 상승하는 스텝을 세분화하여 상기 전압 펄스의 점진적 특성을 구현하는 것을 특징으로 하는 초격자 상변화 메모리 소자.In the superlattice phase change memory element implementing the gradual characteristics of voltage pulses,
A first electrode;
A second electrode; And
A superlattice phase that is disposed between the first electrode and the second electrode and changes between a set state and a reset state according to a voltage pulse applied by the first electrode and the second electrode. Interfacial PCM layer (iPCM layer)
Including,
A superlattice phase change memory device, characterized in that the step of increasing the voltage pulse applied to the superlattice phase change layer is subdivided to implement a gradual characteristic of the voltage pulse. 제1항에 있어서,
상기 초격자 상변화 메모리 소자는,
상기 초격자 상변화층을 상기 셋 상태로부터 상기 리셋 상태로 변화시키는 리셋 동작에서 상기 초격자 상변화층에 인가되는 전압 펄스가 상승하는 스텝을 세분화하는 것을 특징으로 하는 초격자 상변화 메모리 소자.The method of claim 1,
The super lattice phase change memory device,
And a step of increasing a voltage pulse applied to the superlattice phase change layer in a reset operation of changing the superlattice phase change layer from the set state to the reset state. 제2항에 있어서,
상기 초격자 상변화 메모리 소자는,
상기 리셋 동작에서 상기 초격자 상변화층에 인가되는 전압 펄스가 상승하는 전체 구간 중 시작 구간의 스텝보다 종료 구간에서의 스텝을 세분화하여 상기 전압 펄스의 점진적 특성을 구현하는 것을 특징으로 하는 초격자 상변화 메모리 소자.The method of claim 2,
The super lattice phase change memory device,
The superlattice phase, characterized in that the step in the end section is subdivided from the step in the start section among the entire section in which the voltage pulse applied to the superlattice phase change layer rises in the reset operation to implement the gradual characteristic of the voltage pulse. Change memory element. 제1항에 있어서,
상기 점진적 특성은,
상기 전압 펄스에서 전압 변화에 따른 저항 변화의 정도가 기 설정된 범위 내에서 일정하게 유지되는 특성인, 초격자 상변화 메모리 소자.The method of claim 1,
The gradual characteristic is,
The super lattice phase change memory device, wherein a degree of a resistance change according to a voltage change in the voltage pulse is kept constant within a preset range. 제1항에 있어서,
상기 초격자 상변화층은,
Sb 및 Te을 포함하는 제1 층과 Ge 및 Te을 포함하는 제2 층으로 구성되는 것을 특징으로 하는 초격자 상변화 메모리 소자.The method of claim 1,
The super lattice phase change layer,
A superlattice phase change memory device comprising a first layer including Sb and Te and a second layer including Ge and Te. 제1항에 있어서,
상기 초격자 상변화 메모리 소자는,
시냅스 모델링 회로에서 사용되는 것을 특징으로 하는 초격자 상변화 메모리 소자.The method of claim 1,
The super lattice phase change memory device,
Superlattice phase change memory device, characterized in that used in a synaptic modeling circuit. 전압 펄스의 점진적 특성을 구현한 초격자 상변화 메모리 소자의 리셋 동작 방법에 있어서,
초격자 상변화층에 인가할 전압 펄스의 점진적 특성을 구현하기 위해, 상기 전압 펄스가 상승하는 스텝을 세분화하는 단계;
상기 스텝이 세분화된 전압 펄스를 제1 전극 및 제2 전극을 통하여 상기 초격자 상변화층으로 인가하는 단계; 및
상기 점진적 특성이 구현된 전압 펄스에 따라 상기 초격자 상변화층을 셋 상태로부터 리셋 상태로 변화시키는 단계
를 포함하는 초격자 상변화 메모리 소자의 리셋 동작 방법.In the reset operation method of a superlattice phase change memory device implementing a gradual characteristic of a voltage pulse,
Subdividing the step of increasing the voltage pulse in order to implement a gradual characteristic of the voltage pulse to be applied to the superlattice phase change layer;
Applying the voltage pulse divided by the step to the superlattice phase change layer through the first electrode and the second electrode; And
Changing the superlattice phase change layer from a set state to a reset state according to a voltage pulse in which the gradual characteristic is implemented
Reset operation method of a super lattice phase change memory device comprising a. 제7항에 있어서,
상기 세분화하는 단계는,
상기 펄스가 상승하는 전체 구간 중 시작 구간의 스텝보다 종료 구간에서의 스텝을 세분화하는 단계
를 포함하는 초격자 상변화 메모리 소자의 리셋 동작 방법.The method of claim 7,
The subdividing step,
Subdividing the step in the end section than the step in the start section among all sections in which the pulse rises
Reset operation method of a super lattice phase change memory device comprising a. 전압 펄스의 점진적 특성을 구현한 초격자 상변화 메모리에 있어서,
복수의 제1 전극들;
복수의 제2 전극들; 및
상기 복수의 제1 전극들 및 상기 복수의 제2 전극들 사이에 각각 배치된 채, 상기 복수의 제1 전극들 및 상기 복수의 제2 전극들 의해 각각 인가되는 전압 펄스에 따라 셋 상태와 리셋 상태 사이에서 변화되는 복수의 초격자 상변화층들
을 포함하고,
상기 복수의 초격자 상변화층들에 각각 인가되는 전압 펄스가 상승하는 폭을 세분화하여 상기 전압 펄스의 점진적 특성을 구현하는 것을 특징으로 하는 초격자 상변화 메모리.In the superlattice phase change memory implementing the gradual characteristics of voltage pulses,
A plurality of first electrodes;
A plurality of second electrodes; And
A set state and a reset state according to voltage pulses respectively applied by the plurality of first electrodes and the plurality of second electrodes, respectively disposed between the plurality of first electrodes and the plurality of second electrodes Multiple superlattice phase change layers that change between
Including,
A superlattice phase change memory, characterized in that sub-dividing a width at which the voltage pulses applied to each of the plurality of superlattice phase change layers rises to implement a gradual characteristic of the voltage pulses. 제9항에 있어서,
상기 초격자 상변화 메모리는,
상기 복수의 초격자 상변화층들을 각각 상기 셋 상태로부터 상기 리셋 상태로 변화시키는 리셋 동작에서 상기 복수의 초격자 상변화층들에 각각 인가되는 전압 펄스가 상승하는 전체 구간 중 시작 구간의 스텝보다 종료 구간에서의 스텝을 세분화하여 상기 전압 펄스의 점진적 특성을 구현하는 것을 특징으로 하는 초격자 상변화 메모리.The method of claim 9,
The super lattice phase change memory,
In a reset operation of changing each of the plurality of superlattice phase change layers from the set state to the reset state, the voltage pulse applied to each of the plurality of superlattice phase change layers is increased; A superlattice phase change memory, characterized in that subdividing steps in a section to implement a gradual characteristic of the voltage pulse.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230007631A (en) * 2021-07-06 2023-01-13 한양대학교 산학협력단 Synapse element with improved symmetry using pw modulation and the operation method thereof
KR20230007632A (en) * 2021-07-06 2023-01-13 한양대학교 산학협력단 iPCM SYNAPSE ELEMENT FOR STACKED IN SUPER-LATTICE STRUCTURE WITH MORE THAN 10 LAYERS AND THE MANUFACTURING METHOD THEREOF

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050089500A (en) * 2004-03-05 2005-09-08 삼성전자주식회사 Set programming method of phase-change memory array and writing driver circuit
KR20100132975A (en) * 2008-03-14 2010-12-20 마이크론 테크놀로지, 인크. Phase change memory adaptive programming
JP2015005600A (en) * 2013-06-20 2015-01-08 独立行政法人産業技術総合研究所 Phase change device
KR20180014464A (en) * 2016-08-01 2018-02-09 한양대학교 산학협력단 Phase change memory element for gradual characteristics of voltage pulse and operation method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050089500A (en) * 2004-03-05 2005-09-08 삼성전자주식회사 Set programming method of phase-change memory array and writing driver circuit
KR20100132975A (en) * 2008-03-14 2010-12-20 마이크론 테크놀로지, 인크. Phase change memory adaptive programming
JP2015005600A (en) * 2013-06-20 2015-01-08 独立行政法人産業技術総合研究所 Phase change device
KR20180014464A (en) * 2016-08-01 2018-02-09 한양대학교 산학협력단 Phase change memory element for gradual characteristics of voltage pulse and operation method thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230007631A (en) * 2021-07-06 2023-01-13 한양대학교 산학협력단 Synapse element with improved symmetry using pw modulation and the operation method thereof
KR20230007632A (en) * 2021-07-06 2023-01-13 한양대학교 산학협력단 iPCM SYNAPSE ELEMENT FOR STACKED IN SUPER-LATTICE STRUCTURE WITH MORE THAN 10 LAYERS AND THE MANUFACTURING METHOD THEREOF
KR102569870B1 (en) * 2021-07-06 2023-08-23 한양대학교 산학협력단 Synapse element with improved symmetry using pw modulation and the operation method thereof
KR102569871B1 (en) 2021-07-06 2023-08-23 한양대학교 산학협력단 iPCM SYNAPSE ELEMENT FOR STACKED IN SUPER-LATTICE STRUCTURE WITH MORE THAN 10 LAYERS AND THE MANUFACTURING METHOD THEREOF

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