KR102137555B1 - Semiconductor package and method for manufacturing the same - Google Patents

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Abstract

본 발명은 적어도 하나 이상의 반도체 칩이 실장된 기판; 상기 반도체 칩을 밀봉하는 제1밀봉층; 상기 기판 및 제1밀봉층 상에 구비되며, 다수의 공극(Cavity)을 갖는 전도성 시트; 및 상기 전도성 시트 상에 형성되는 제2밀봉층을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention is a substrate on which at least one semiconductor chip is mounted; A first sealing layer sealing the semiconductor chip; A conductive sheet provided on the substrate and the first sealing layer and having a plurality of cavities; And a second sealing layer formed on the conductive sheet, and to a method of manufacturing the same.

Description

반도체 패키지 및 이의 제조방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}Semiconductor package and its manufacturing method {SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체 패키지 및 이의 제조방법에 관한 것으로, 보다 상세하게는 전자파 차폐 성능 및 계면 접착력이 우수한 반도체 패키지 및 이의 제조 방법에 관한 것이다. The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, to a semiconductor package having excellent electromagnetic shielding performance and interfacial adhesion, and a method of manufacturing the same.

IC(Integrated Circuit), LSI(Large Scale Integration) 등과 같은 반도체 소자를 수분 등의 외부 환경으로부터 보호하기 위해, 에폭시 수지 조성물을 이용하여 반도체 소자를 밀봉하는 기술이 널리 사용되고 있다. 또한, 반도체 소자로부터 방사되는 전자파로 인해 반도체 소자 상호 간에 오동작이 발생하는 것을 방지하기 위해, 반도체 에폭시 수지 조성물로 반도체 소자를 밀봉한 후에, 밀봉층 상부에 동박, 알루미늄박 등과 같은 금속 소재를 이용하여 금속 박막을 형성하는 기술이 사용되고 있다. In order to protect semiconductor devices such as IC (Integrated Circuit) and LSI (Large Scale Integration) from external environments such as moisture, a technique of sealing semiconductor devices using an epoxy resin composition is widely used. In addition, in order to prevent malfunctions between the semiconductor devices due to electromagnetic waves radiated from the semiconductor devices, after sealing the semiconductor devices with a semiconductor epoxy resin composition, a metal material such as copper foil or aluminum foil was used on the top of the sealing layer. A technology for forming a metal thin film is being used.

그러나, 상기와 같은 금속 박막은 긁힘 등에 취약하며, 전자파 차폐 후 열 방출이 용이하지 않다는 문제점이 있다. 또한, 상기와 같은 방법으로 형성된 반도체 패키지는 유기물로 이루어진 에폭시 수지와 무기물로 이루어진 금속 박막 간에 이종 접합이 이루어지기 때문에, 계면 접착력이 충분하지 않아 계면 박리가 발생하기 쉽고, 특히 고온 및/또는 고습 환경 하에서는 계면 박리가 심화된다는 문제점이 있다. 또한, 상기와 같이 밀봉층 상부에 금속 박막을 형성할 경우, 밀봉층과 금속 박막의 열팽창계수 차이 등에 의해 반도체 패키지가 휘어지는 휨(warpage)의 문제도 발생한다.However, the metal thin film as described above has a problem in that it is vulnerable to scratches and the like, and heat emission is not easy after shielding electromagnetic waves. In addition, since the semiconductor package formed by the above method has heterogeneous bonding between an epoxy resin made of an organic material and a metal thin film made of an inorganic material, interfacial peeling is likely to occur due to insufficient interfacial adhesion, especially in a high temperature and/or high humidity environment. Under the conditions, there is a problem that interfacial peeling is intensified. In addition, when the metal thin film is formed on the sealing layer as described above, a problem of warpage in which the semiconductor package is warped due to a difference in thermal expansion coefficient between the sealing layer and the metal thin film occurs.

한편, 최근 전자제품들이 점점 더 박형화, 소형화됨에 따라, 1개의 반도체 패키지에 이종의 칩들이 하나의 반도체 패키지 내에 포함되는 시스템 인 패키지 시스템이 채택되고 있는 추세이다. 이종의 칩들이 하나의 반도체 패키지 내에 포함될 경우, 동종 칩들로 이루어지는 반도체 패키지에 비해 각 칩들 간의 간섭으로 인해 오작동이 발생할 가능성이 높아지는데, 종래의 금속 박막을 이용한 전자파 차폐로는 이러한 이종 칩들 간의 간섭을 충분히 억제할 수 없다.Meanwhile, as electronic products have become increasingly thinner and smaller in recent years, a package system, a system in which different types of chips are included in one semiconductor package, is being adopted. When different types of chips are included in a single semiconductor package, there is a higher possibility of malfunction due to interference between each chip compared to a semiconductor package composed of the same type of chips.The conventional electromagnetic shielding method using a metal thin film prevents interference between these different types of chips. Cannot be sufficiently suppressed.

상기와 같은 문제점을 해결하기 위해, 반도체 소자 밀봉용 에폭시 수지 조성물에 전자파 차폐 물질을 혼합하여 사용하는 기술이 제안되었다. 그러나, 이러한 기술의 경우 충분한 전자파 차폐력을 확보하기 위해서는 밀봉층의 두께를 두껍게 형성하여야 하고, 전자파 차폐 물질에 의해 에폭시 수지 조성물의 물성이 저하될 수 있다는 문제점이 있다.In order to solve the above problems, a technique of using an electromagnetic wave shielding material mixed with an epoxy resin composition for sealing semiconductor devices has been proposed. However, in the case of this technology, in order to secure sufficient electromagnetic wave shielding power, the sealing layer must be formed to have a thick thickness, and there is a problem that physical properties of the epoxy resin composition may be deteriorated by the electromagnetic wave shielding material.

따라서, 밀봉층을 박형으로 형성하는 경우에도 충분한 전자파 차폐성능을 확보할 수 있고, 계면 접착력이 우수한 반도체 패키지의 개발이 요구되고 있다.Therefore, even when the sealing layer is formed in a thin shape, it is possible to secure sufficient electromagnetic wave shielding performance and development of a semiconductor package having excellent interfacial adhesion is required.

관련 선행기술이 한국등록특허 제150583호에 개시되어 있다.Related prior art is disclosed in Korean Patent Registration No. 150583.

본 발명의 목적은 전자파 차폐 성능 및 계면 접착력이 우수한 반도체 패키지를 제공하는 것이다.An object of the present invention is to provide a semiconductor package having excellent electromagnetic shielding performance and interfacial adhesion.

본 발명의 다른 목적은 밀봉층을 박형으로 형성하는 경우에도 충분한 전자파 차폐 성능을 확보할 수 있는 반도체 패키지를 제공하는 것이다. Another object of the present invention is to provide a semiconductor package capable of securing sufficient electromagnetic wave shielding performance even when the sealing layer is formed in a thin shape.

본 발명의 또 다른 목적은 상기와 같은 반도체 패키지를 제조하는 방법을 제공하는 것이다. Another object of the present invention is to provide a method of manufacturing a semiconductor package as described above.

일 측면에서, 본 발명은 적어도 하나 이상의 반도체 칩이 실장된 기판; 상기 반도체 칩을 밀봉하는 제1밀봉층; 상기 기판 및 제1밀봉층 상에 구비되며, 다수의 공극(Cavity)을 갖는 전도성 시트; 및 상기 전도성 시트 상에 형성되는 제2밀봉층을 포함하는 반도체 패키지를 제공한다. In one aspect, the present invention provides a substrate on which at least one semiconductor chip is mounted; A first sealing layer sealing the semiconductor chip; A conductive sheet provided on the substrate and the first sealing layer and having a plurality of cavities; And it provides a semiconductor package including a second sealing layer formed on the conductive sheet.

이때, 상기 전도성 시트는 공극 크기가 300메쉬(mesh) 내지 1,340메쉬(mesh)이고, 두께가 30㎛ 내지 150㎛인 것이 바람직하다. 또한, 상기 전도성 시트는 금속 코팅된 합섬 섬유사로 이루어진 것일 수 있다. In this case, the conductive sheet preferably has a pore size of 300 mesh to 1,340 mesh, and a thickness of 30 μm to 150 μm. In addition, the conductive sheet may be made of a metal-coated synthetic fiber yarn.

한편, 상기 제1밀봉층은 제1에폭시 수지, 제1경화제 및 무기 충전제를 포함하는 제1에폭시 수지 조성물에 의해 형성되며, 상기 제2밀봉층은 제2에폭시 수지, 제2경화제 및 전자파 차폐 물질을 포함하는 제2에폭시 수지 조성물에 의해 형성될 수 있다. Meanwhile, the first sealing layer is formed by a first epoxy resin composition comprising a first epoxy resin, a first curing agent, and an inorganic filler, and the second sealing layer is a second epoxy resin, a second curing agent, and an electromagnetic wave shielding material. It may be formed by a second epoxy resin composition comprising a.

이때, 상기 전자파 차폐 물질은 금속, 카본 블랙, 카본 나노튜브, 카본 나노와이어, 카본 나노로드, 카본 코팅된 금속 및 페라이트 중 적어도 1종을 포함한다. 또한, 상기 전자파 차폐 물질은 제2에폭시 수지 조성물 중 1 내지 40중량%로 포함되는 것이 바람직하다. 또한, 상기 제2에폭시 수지 조성물은 무기 충전제를 더 포함할 수 있다.In this case, the electromagnetic wave shielding material includes at least one of metal, carbon black, carbon nanotube, carbon nanowire, carbon nanorod, carbon coated metal, and ferrite. In addition, the electromagnetic wave shielding material is preferably contained in an amount of 1 to 40% by weight of the second epoxy resin composition. In addition, the second epoxy resin composition may further include an inorganic filler.

본 발명에 따른 반도체 패키지는 이종의 반도체 칩들을 포함하는 것일 수 있으며, 예를 들면, 시스템 인 패키지(System In Package) 구조를 갖는 반도체 패키지일 수 있다. The semiconductor package according to the present invention may include heterogeneous semiconductor chips, and may be, for example, a semiconductor package having a System In Package structure.

다른 측면에서, 본 발명은, 반도체 칩이 실장된 기판을 준비하는 단계; 상기 반도체 칩이 실장된 기판 상에 제1밀봉층을 형성하는 단계; 상기 제1밀봉층을 선택적으로 제거하는 단계; 상기 제1밀봉층 상에 다수의 공극(Cavity)을 갖는 전도성 시트를 배치하는 단계; 상기 전도성 시트를 상기 제1밀봉층의 형상에 대응되도록 성형하는 단계; 및 상기 전도성 시트 상에 제2밀봉층을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다. In another aspect, the present invention comprises: preparing a substrate on which a semiconductor chip is mounted; Forming a first sealing layer on the substrate on which the semiconductor chip is mounted; Selectively removing the first sealing layer; Disposing a conductive sheet having a plurality of voids on the first sealing layer; Molding the conductive sheet to correspond to the shape of the first sealing layer; And it provides a method of manufacturing a semiconductor package comprising the step of forming a second sealing layer on the conductive sheet.

이때, 상기 제1밀봉층을 선택적으로 제거하는 단계는 레이저 드릴링 또는 화학적 식각 방법에 의해 수행될 수 있다.In this case, the step of selectively removing the first sealing layer may be performed by laser drilling or chemical etching.

또한, 상기 전도성 시트를 성형하는 단계는 지그를 이용하여 수행될 수 있다. In addition, the step of forming the conductive sheet may be performed using a jig.

또한, 상기 제2밀봉층을 형성하는 단계 이후에 반도체 패키지를 절단하는 단계 및 기판 하부에 외부 접속 단자를 형성하는 단계 중 적어도 하나를 더 포함할 수 있다. In addition, after forming the second sealing layer, at least one of cutting the semiconductor package and forming an external connection terminal under the substrate may be further included.

본 발명의 반도체 패키지는 공극을 갖는 전도성 시트를 제1밀봉층 및 제2밀봉층 사이에 배치하여, 우수한 전자파 차폐 성능을 확보할 수 있도록 하였다.In the semiconductor package of the present invention, a conductive sheet having voids is disposed between the first sealing layer and the second sealing layer, so that excellent electromagnetic wave shielding performance can be secured.

또한, 본 발명의 반도체 패키지는 전도성 시트의 공극을 통해 제1밀봉층과 제2밀봉층이 접착되기 때문에 계면 접착력이 우수하다. In addition, the semiconductor package of the present invention has excellent interfacial adhesion because the first sealing layer and the second sealing layer are adhered through the voids of the conductive sheet.

또한, 본 발명의 반도체 패키지는 전도성 시트가 제1밀봉층의 형상대로 성형되어, 반도체 칩의 상면 및 측면을 모두 감싸도록 형성되기 때문에, 시스템 인 패키지와 같이 이종의 반도체 칩들을 포함하는 경우에도 반도체 칩들 간의 간섭을 방지하는 효과가 우수하다.In addition, since the semiconductor package of the present invention is formed so that the conductive sheet is formed in the shape of the first sealing layer and covers both the top and side surfaces of the semiconductor chip, even when it includes heterogeneous semiconductor chips such as a system in package The effect of preventing interference between chips is excellent.

도 1은 본 발명에 따른 반도체 패키지의 제1구현예를 보여주는 도면이다.
도 2는 본 발명에 따른 반도체 패키지의 제2구현예를 보여주는 도면이다.
도 3은 본 발명의 전도성 시트의 일 구현예를 보여주는 도면이다.
도 4는 본 발명에 따른 반도체 패키지의 제조 방법의 일 구현예를 설명하기 위한 도면이다.1 is a diagram showing a first embodiment of a semiconductor package according to the present invention.
2 is a diagram showing a second embodiment of a semiconductor package according to the present invention.
3 is a view showing an embodiment of the conductive sheet of the present invention.
4 is a diagram illustrating an embodiment of a method of manufacturing a semiconductor package according to the present invention.

이하, 첨부된 도면을 참조하여 본 발명을 보다 구체적으로 설명한다. 다만, 하기 도면은 본 발명에 대한 이해를 돕기 위해 제공되는 것일 뿐, 본 발명이 하기 도면에 의해 한정되는 것은 아니다. 또한, 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings. However, the following drawings are provided only to aid understanding of the present invention, and the present invention is not limited by the following drawings. In addition, the shape, size, ratio, angle, number, etc. disclosed in the drawings are exemplary, and the present invention is not limited to the illustrated matters. The same reference numerals refer to the same elements throughout the specification. In addition, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. In describing the present invention, when it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.When'include','have', and'consist of' mentioned in the present specification are used, other parts may be added unless'only' is used. In the case of expressing the constituent elements in the singular, it includes the case of including the plural unless specifically stated otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is interpreted as including an error range even if there is no explicit description.

~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.If the positional relationship of the two parts is described as'on the top','the top of the','the bottom of the', the'next to', etc., between the two parts unless'direct' or'direct' is used. One or more different parts may be located.

'상부', '상면', '하부', '하면' 등과 같은 위치 관계는 도면을 기준으로 기재된 것일 뿐, 절대적인 위치 관계를 나타내는 것은 아니다. 즉, 관찰하는 위치에 따라, '상부'와 '하부' 또는 '상면'과 '하면'의 위치가 서로 변경될 수 있다. Positional relationships such as'upper','upper','lower', and'lower' are only described based on the drawings, and do not represent absolute positional relationships. That is, the positions of the'upper' and'lower' or the'upper' and'lower' may be changed according to the position to be observed.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.First, second, etc. are used to describe various elements, but these elements are not limited by these terms. These terms are only used to distinguish one component from another component. Accordingly, the first component mentioned below may be a second component within the technical idea of the present invention.

또한, 본 명세서에 있어서, 범위를 나타내는 「X 내지 Y」는 「X 이상 Y 이하」를 의미한다. In addition, in this specification, "X-Y" which shows a range means "X or more and Y or less."

<반도체 패키지><semiconductor package>

도 1 및 도 2에는 본 발명에 따른 반도체 패키지의 구현예들이 개시되어 있다. 이하, 도 1 및 도 2를 참조하여 본 발명의 반도체 패키지에 대해 설명한다. 1 and 2 illustrate embodiments of a semiconductor package according to the present invention. Hereinafter, a semiconductor package of the present invention will be described with reference to FIGS. 1 and 2.

도 1 및 도 2에 도시된 바와 같이, 본 발명의 반도체 패키지(100, 200)는 기판(110, 210), 반도체 칩(120, 220a, 220b), 제1밀봉층(130, 230), 전도성 시트(140, 240) 및 제2밀봉층(150, 250)을 포함한다.1 and 2, the semiconductor packages 100 and 200 of the present invention include substrates 110 and 210, semiconductor chips 120, 220a, 220b, first sealing layers 130 and 230, and conductive It includes sheets 140 and 240 and second sealing layers 150 and 250.

기판Board

상기 기판(110, 210)은 반도체 칩(120, 220a, 220b)을 지지하고, 반도체 칩(120, 220a, 220b)에 전기 신호를 부여하기 위한 것으로, 당해 기술 분야에서 일반적으로 사용되는 반도체 실장용 기판들이 제한 없이 사용될 수 있다. 예를 들면, 상기 기판(110, 210)은 회로 기판 또는 리드 프레임 기판일 수 있다. The substrates 110 and 210 are for supporting the semiconductor chips 120, 220a, 220b, and providing electrical signals to the semiconductor chips 120, 220a, 220b, and are for semiconductor mounting generally used in the art. Substrates can be used without limitation. For example, the substrates 110 and 210 may be circuit boards or lead frame substrates.

상기 회로 기판은 절연성을 갖는 물질, 예를 들면 에폭시 수지나 폴리이미드와 같은 열 경화성 필름, 액정 폴리에스테르 필름이나 폴리아미드 필름과 같은 내열성 유기 필름이 부착된 평판으로 이루어질 수 있다. 상기 회로 기판에는 회로 패턴이 형성되며, 상기 회로 패턴은 전원 공급을 위한 전원 배선과 접지 배선 및 신호 전송을 위한 신호 배선 등을 포함한다. 상기 각 배선들은 층간 절연막에 의해 서로 구분되어 배치될 수 있다. 구체적으로는, 상기 회로 기판은 회로 패턴이 인쇄 공정에 의해 형성된 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다.The circuit board may be formed of an insulating material, for example, a heat-curable film such as an epoxy resin or polyimide, or a flat plate to which a heat-resistant organic film such as a liquid crystal polyester film or a polyamide film is attached. A circuit pattern is formed on the circuit board, and the circuit pattern includes a power line and a ground line for supplying power, and a signal line for signal transmission. Each of the wires may be disposed to be separated from each other by an interlayer insulating layer. Specifically, the circuit board may be a printed circuit board (PCB) in which a circuit pattern is formed by a printing process.

상기 리드 프레임 기판은 니켈, 철, 구리, 니켈 합금, 철 합금, 동 합금 등과 같은 금속 재질로 이루어질 수 있다. 상기 리드 프레임 기판은, 반도체 칩(200)을 탑재하기 위한 반도체 칩 탑재부와 반도체 칩의 전극부와 전기적으로 연결된 접속 단자부를 포함할 수 있으나, 이에 한정되는 것은 아니며, 당해 기술 분야에 알려진 다양한 구조 및 재질의 리드 프레임 기판이 제한 없이 사용될 수 있다.The lead frame substrate may be made of a metal material such as nickel, iron, copper, nickel alloy, iron alloy, and copper alloy. The lead frame substrate may include a semiconductor chip mounting portion for mounting the semiconductor chip 200 and a connection terminal portion electrically connected to the electrode portion of the semiconductor chip, but is not limited thereto, and various structures known in the art and A material lead frame substrate may be used without limitation.

한편, 상기 기판(110, 210)의 배면, 즉 반도체 칩이 실장된 면의 반대면에는 기판(110, 210)과 외부 전원을 전기적으로 연결하기 위한 외부 접속 단자(170, 270)들이 구비될 수 있다.Meanwhile, external connection terminals 170 and 270 for electrically connecting the substrates 110 and 210 to an external power source may be provided on the rear surface of the substrates 110 and 210, that is, the opposite surface of the surface on which the semiconductor chip is mounted. have.

반도체 칩Semiconductor chip

상기 기판(110, 210) 상에는 반도체 칩(120, 220)이 실장된다. 이때, 상기 반도체 칩의 실장 방법은, 특별히 한정되지 않으며, 당해 기술 분야에 알려진 반도체 칩 실장 기술이 제한 없이 사용될 수 있다. 예를 들면, 상기 반도체 칩은 플립 칩(flip chip) 또는 와이어 본딩(wire bonding) 등의 방법으로 기판에 실장될 수 있다. 플립 칩 방식은 반도체 칩의 아랫면에 범프(bump)를 형성하고, 상기 범프를 이용하여 반도체 칩을 회로 기판에 융착시키는 방식이다. 도 1 및 도 2에는 플립 칩 방식(flip chip)으로 실장된 반도체 칩(120, 220a)이 도시되어 있다. 도 1에 도시된 바와 같이, 본 발명의 반도체 칩(120, 220a)은 범프(150)를 이용하여 기판(110, 210) 상에 접속될 수 있다. 이와 같이 플립 칩 방식으로 반도체 칩을 실장할 경우, 와이어와 같은 추가 연결 구조가 필요하지 않기 때문에 반도체 패키지의 소형화 및 경량화에 유리하고, 전극 간의 거리를 줄일 수 있어 고집적화가 가능하다는 장점이 있다.Semiconductor chips 120 and 220 are mounted on the substrates 110 and 210. In this case, the method of mounting the semiconductor chip is not particularly limited, and a semiconductor chip mounting technique known in the art may be used without limitation. For example, the semiconductor chip may be mounted on a substrate by a method such as flip chip or wire bonding. The flip chip method is a method in which bumps are formed on a lower surface of a semiconductor chip, and the semiconductor chip is fused to a circuit board using the bumps. 1 and 2 illustrate semiconductor chips 120 and 220a mounted in a flip chip method. As shown in FIG. 1, the semiconductor chips 120 and 220a of the present invention may be connected to the substrates 110 and 210 by using the bumps 150. When the semiconductor chip is mounted in the flip-chip method as described above, since an additional connection structure such as a wire is not required, it is advantageous for miniaturization and weight reduction of the semiconductor package, and high integration is possible because the distance between electrodes can be reduced.

한편, 와이어 본딩 방식은 반도체 칩의 전극부와 기판을 금속 와이어로 접속시키는 방법이다. 도 2에는 와이어 본딩(wire bonding) 방식으로 실장된 반도체 칩(220b)이 도시되어 있다. 도 2에 도시된 바와 같이, 본 발명의 반도체 칩(220b)은 와이어(222)를 통해 기판(210)과 전기적으로 연결될 수 있다. 한편, 상기와 같이, 와이어 본딩 방식으로 반도체 칩을 실장할 경우, 반도체 칩(220b)의 하부면에 다이 본딩 필름(224)이 배치될 수 있으며, 상기 다이 본딩 필름(224)에 의해 반도체 칩(220b)이 기판(210) 상에 고정된다.Meanwhile, the wire bonding method is a method of connecting an electrode portion of a semiconductor chip and a substrate with a metal wire. FIG. 2 shows a semiconductor chip 220b mounted in a wire bonding method. As shown in FIG. 2, the semiconductor chip 220b of the present invention may be electrically connected to the substrate 210 through a wire 222. Meanwhile, as described above, when a semiconductor chip is mounted by a wire bonding method, a die bonding film 224 may be disposed on the lower surface of the semiconductor chip 220b, and the semiconductor chip ( 220b) is fixed on the substrate 210.

제1밀봉층1st sealing layer

제1밀봉층(130, 230)은 반도체 칩(120, 220a, 220b)을 외부 환경으로부터 보호하기 위한 것으로, 상기 반도체 칩(120, 220a, 220b)의 상면 및 측면을 감싸는 형태로 형성된다. 상기 제1밀봉층은 반도체 칩(120, 220a, 220b)의 상면 및 측면을 감싸는 형태로 형성되면 되고, 그 형상이나 형성 면적이 특별히 한정되는 것은 아니다. The first sealing layers 130 and 230 are for protecting the semiconductor chips 120, 220a, and 220b from the external environment, and are formed to surround the top and side surfaces of the semiconductor chips 120, 220a, and 220b. The first sealing layer may be formed to surround the top and side surfaces of the semiconductor chips 120, 220a, 220b, and the shape or formation area is not particularly limited.

예를 들면, 상기 제1밀봉층은, 도 1에 도시된 바와 같이, 그 수직 단면 형상이 사다리꼴이 되도록 형성될 수도 있고, 도 2에 도시된 바와 같이, 사각형이 되도록 형성될 수도 있다. 이때, 상기 수직 단면은 반도체 패키지를 기판의 면 방향에 수직한 방향으로 절단하였을 때의 단면을 의미한다.For example, as shown in FIG. 1, the first sealing layer may be formed to have a trapezoidal shape in a vertical cross section, or may be formed to be a quadrangle, as shown in FIG. 2. In this case, the vertical section means a section when the semiconductor package is cut in a direction perpendicular to the surface direction of the substrate.

한편, 상기 제1밀봉층(130, 230)은 당해 기술 분야에 잘 알려진 반도체 소자 밀봉재를 이용하여 형성될 수 있다. 예를 들면, 상기 제1밀봉층(130, 230)은 제1에폭시 수지, 제1경화제 및 무기 충전제를 포함하는 제1에폭시 수지 조성물에 의해 형성될 수 있다. 이하, 제1에폭시 수지 조성물의 각 성분들에 대해서 구체적으로 설명한다.Meanwhile, the first sealing layers 130 and 230 may be formed using a semiconductor device sealing material well known in the art. For example, the first sealing layers 130 and 230 may be formed of a first epoxy resin composition including a first epoxy resin, a first curing agent, and an inorganic filler. Hereinafter, each component of the first epoxy resin composition will be described in detail.

제1에폭시First epoxy 수지 Suzy

상기 제1에폭시 수지는 일반적으로 사용되는 에폭시 수지라면 특별히 제한되지 않는다. 구체적으로 분자 중에 2개 이상의 에폭시기를 함유하는 에폭시 화합물을 사용할 수 있다. 이와 같은 제1에폭시 수지로는 페놀 또는 알킬 페놀류와 히드록시벤즈알데히드와의 축합물을 에폭시화함으로써 얻어지는 에폭시 수지, 페놀노볼락형 에폭시 수지, 크레졸노볼락형 에폭시 수지, 다관능형 에폭시 수지, 나프톨노볼락형 에폭시 수지, 비스페놀Ａ/비스페놀F/비스페놀AD의 노볼락형 에폭시 수지, 비스페놀Ａ/비스페놀F/비스페놀AD의 글리시딜에테르, 비스히드록시비페닐계 에폭시 수지, 디시클로펜타디엔계 에폭시 수지　등을 들 수 있다.The first epoxy resin is not particularly limited as long as it is a generally used epoxy resin. Specifically, an epoxy compound containing two or more epoxy groups in the molecule may be used. As such a first epoxy resin, an epoxy resin obtained by epoxidating a condensate of phenol or alkyl phenols and hydroxybenzaldehyde, a phenol novolak type epoxy resin, a cresol novolak type epoxy resin, a polyfunctional epoxy resin, and naphthol novolac Type epoxy resin, bisphenol A/bisphenol F/bisphenol AD novolak type epoxy resin, bisphenol A/bisphenol F/bisphenol AD glycidyl ether, bishydroxybiphenyl type epoxy resin, dicyclopentadiene type epoxy resin, etc. Can be mentioned.

예를 들어, 제1에폭시 수지는 다관능형 에폭시 수지, 페놀아랄킬형 에폭시 수지 및 바이페닐형 에폭시 수지 중 하나 이상을 포함할 수 있다. 상기 다관능형 에폭시 수지로는 하기 화학식 1로 표시되는 다관능형 에폭시 수지를 사용할 수 있고, 상기 페놀아랄킬형 에폭시 수지로는 하기 화학식 2로 표시되는 바이페닐(biphenyl)　유도체를 포함하는 노볼락 구조의 페놀아랄킬형 에폭시 수지를 사용할 수 있으며, 상기 바이페닐형 에폭시 수지로는 하기 화학식 3로 표시되는 바이페닐형 에폭시 수지를 사용할 수 있다.For example, the first epoxy resin may include at least one of a polyfunctional epoxy resin, a phenol aralkyl type epoxy resin, and a biphenyl type epoxy resin. As the polyfunctional epoxy resin, a polyfunctional epoxy resin represented by the following Formula 1 may be used, and the phenolaralkyl epoxy resin may be a phenol having a novolak structure including a biphenyl derivative represented by the following Formula 2 Aralkyl-type epoxy resin may be used, and as the biphenyl-type epoxy resin, a biphenyl-type epoxy resin represented by the following Formula 3 may be used.

[화학식 1][Formula 1]

Figure 112019044680680-pat00001
Figure 112019044680680-pat00001

(상기 [화학식 1]에서 R1, R2, R3, R4 및 R5는 각각 독립적으로 수소 원자 또는 C1-6의 알킬기이고, R6 및 R7은 각각 독립적으로 수소 원자, 메틸기 또는 에틸기이고, a는 O 내지 6의 정수이다.)(In the above [Formula 1], R1, R2, R3, R4, and R5 are each independently a hydrogen atom or a C 1-6 alkyl group, R6 and R7 are each independently a hydrogen atom, a methyl group, or an ethyl group, and a is O to It is an integer of 6.)

구체적으로, 상기 R1, R2, R3, R4 및 R5는 각각 독립적으로 수소, 메틸기, 에틸기, 프로필기, 이소프로필기, n-부틸기, 이소부틸기, tert-부틸기, 펜틸기 또는 헥실기이며, R6 및 R7은 수소일 수 있으나, 반드시 이에 제한되는 것은 아니다.Specifically, R1, R2, R3, R4 and R5 are each independently hydrogen, methyl group, ethyl group, propyl group, isopropyl group, n-butyl group, isobutyl group, tert-butyl group, pentyl group or hexyl group , R6 and R7 may be hydrogen, but are not necessarily limited thereto.

구체적으로 상기 다관능형 에폭시 수지 조성물은 트리페놀메탄형 에폭시 수지, 트리페놀프로판형 에폭시 수지 등과 같은 트리페놀알칸형 에폭시 수지일 수 있다.Specifically, the multifunctional epoxy resin composition may be a triphenolalkane type epoxy resin such as a triphenolmethane type epoxy resin, a triphenolpropane type epoxy resin, or the like.

[화학식 2][Formula 2]

Figure 112019044680680-pat00002
Figure 112019044680680-pat00002

(상기 [화학식 2]에서, b의 평균치는 1 내지 7이다.)(In [Chemical Formula 2], the average value of b is 1 to 7.)

[화학식 3][Chemical Formula 3]

Figure 112019044680680-pat00003
Figure 112019044680680-pat00003

(상기 [화학식 3]에서, R8, R9, R10, R11, R12, R13, R14 및 R15는 각각 독립적으로 탄소수 1~4의 알킬기이며, c의 평균값은 0 내지 7이다.)(In the above [Chemical Formula 3], R8, R9, R10, R11, R12, R13, R14 and R15 are each independently an alkyl group having 1 to 4 carbon atoms, and the average value of c is 0 to 7.)

상기 [화학식 1]의 다관능형 에폭시 수지는 패키지의 변형을 작게 할 수 있고, 속경화성, 잠재성 및 보존성이 우수할 뿐만 아니라, 경화물 강도 및 접착성도 우수한 장점이 있다.The multifunctional epoxy resin of [Chemical Formula 1] can reduce the deformation of the package, has excellent fast curing properties, latent properties and preservation properties, as well as excellent strength and adhesion of a cured product.

상기 [화학식 2]의 페놀아랄킬형　에폭시 수지는 페놀 골격을 바탕으로 하면서 중간에 바이페닐을 가지고 있는 구조를 형성하여 흡습성, 인성,　내산화성 및 내크랙성이　우수하며, 가교 밀도가 낮아서 고온에서 연소 시 탄소층(char)을 형성하면서 그 자체로 어느 정도 수준의 난연성을 확보할 수 있는 장점이 있다. 상기 [화학식 3]의 바이페닐형 에폭시 수지는 수지 조성물의 유동성 및 신뢰성　강화 측면에서 바람직하다.The phenol aralkyl type 　epoxy resin of [Chemical Formula 2] forms a structure with biphenyl in the middle while being based on a phenol skeleton, so it has excellent hygroscopicity, toughness, 　 oxidation resistance and crack resistance 　, and has low crosslinking density and burns at high temperature. When forming a carbon layer (char), there is an advantage of securing a certain level of flame retardancy by itself. The biphenyl-type epoxy resin of [Chemical Formula 3] is preferable in terms of improving fluidity and reliability 　 of the resin composition.

이들 에폭시 수지는 단독 혹은 병용하여 사용될 수 있으며, 에폭시 수지에 경화제, 경화 촉진제, 이형제, 커플링제, 및 응력완화제 등의 기타 성분과 멜트 마스터배치(melt master batch)와 같은 선반응을 시켜 만든　부가 화합물 형태로 사용할 수도 있다.　한편, 내습 신뢰성 향상을 위해 상기 제1에폭시 수지는 에폭시 수지 중에 함유된 염소 이온(ion), 나트륨 이온(sodium ion), 및 그 밖의 이온성 불순물이 낮은 것을 사용하는 것이 바람직하다.These epoxy resins can be used alone or in combination, and additional compounds made by pre-reaction such as a melt master batch with other components such as a curing agent, a curing accelerator, a release agent, a coupling agent, and a stress reliever in the epoxy resin. It can also be used in form. On the other hand, in order to improve moisture resistance, it is preferable to use the first epoxy resin having low chlorine ions, sodium ions, and other ionic impurities contained in the epoxy resin.

구체적으로는, 상기 제1에폭시 수지는 [화학식 2]로 표시되는 페놀아랄킬형 에폭시 수지와 [화학식 3]으로 표시되는 바이페닐형 에폭시 수지를 0.2 : 1 내지 5 : 1 정도, 구체적으로 0.4 : 1 내지 3 : 1 정도, 더욱 구체적으로 0.5 : 1 내지 3 : 1정도의 중량 비율로 포함할 수 있다. 페놀아랄킬형 에폭시 수지와 바이페닐형 에폭시 수지의 배합비가 상기 범위를 만족시킬 경우, 에폭시 수지 조성물의 흡습성과 내산화성이 우수하고, 또한 내크랙성과 유동성이 균형을 이룰 수 있다.Specifically, the first epoxy resin is a phenol aralkyl type epoxy resin represented by [Chemical Formula 2] and a biphenyl type epoxy resin represented by [Chemical Formula 3] about 0.2:1 to 5:1, specifically 0.4:1 It may be included in a weight ratio of about 3: 1, more specifically about 0.5: 1 to 3: 1. When the blending ratio of the phenol aralkyl type epoxy resin and the biphenyl type epoxy resin satisfies the above range, the moisture absorption and oxidation resistance of the epoxy resin composition is excellent, and crack resistance and fluidity may be balanced.

상기 제1에폭시 수지는 제1에폭시 수지 조성물 중 0.1 내지 15 중량% 정도, 구체적으로는 0.1 내지 10 중량% 정도, 더욱 구체적으로 5 내지 10 중량% 정도의 함량으로 포함될 수 있다. 에폭시 수지의 함량이 상기 범위를 만족할 경우, 경화 후 에폭시 수지 조성물의 접착력 및 강도를 보다 우수하게 구현할 수 있다.The first epoxy resin may be included in an amount of about 0.1 to 15% by weight, specifically about 0.1 to 10% by weight, and more specifically about 5 to 10% by weight of the first epoxy resin composition. When the content of the epoxy resin satisfies the above range, the adhesive strength and strength of the epoxy resin composition after curing may be better implemented.

제1경화제1st hardener

상기 제1경화제로는, 반도체 소자 밀봉용으로　일반적으로 사용되는 경화제들이 제한없이 사용될 수 있으며, 바람직하게는 2개 이상의 반응기를 가진 경화제가 사용될 수 있다.As the first curing agent, curing agents generally used for sealing semiconductor devices may be used without limitation, and preferably, curing agents having two or more reactors may be used.

구체적으로는, 상기 제1경화제로는, 페놀아랄킬형 페놀수지,　페놀노볼락형 페놀수지, 자일록(xylok)형 페놀수지, 크레졸 노볼락형 페놀수지, 나프톨형 페놀수지, 테르펜형 페놀수지, 다관능형 페놀수지, 디시클로펜타디엔계 페놀수지, 비스페놀 A와 레졸로부터 합성된 노볼락형　페놀수지, 트리스(하이드록시페닐)메탄, 디하이드록시바이페닐을 포함하는 다가 페놀 화합물, 무수 말레인산　및　무수　프탈산을 포함하는 산무수물, 메타페닐렌디아민, 디아미노디페닐메탄, 디아미노디페닐설폰　등의 방향족 아민　등이 사용될 수 있으나, 이에 한정되는 것은 아니다. Specifically, as the first curing agent, a phenol aralkyl type phenol resin, a phenol novolak type phenol resin, a xylok type phenol resin, a cresol novolak type phenol resin, a naphthol type phenol resin, a terpene type phenol resin, Polyfunctional phenol resin, dicyclopentadiene phenol resin, novolak type phenol resin synthesized from bisphenol A and resol, tris (hydroxyphenyl) methane, polyhydric phenol compound including dihydroxybiphenyl, maleic anhydride 　 and 　 anhydride An acid anhydride containing phthalic acid, metaphenylenediamine, diaminodiphenylmethane, and aromatic amines such as diaminodiphenylsulfone may be used, but are not limited thereto.

예를 들어, 상기 제1경화제는 페놀노볼락형 페놀수지, 자일록형 페놀수지, 페놀아랄킬형 페놀수지 및 다관능형 페놀수지 중 하나 이상을 포함할 수 있다. 상기 페놀노볼락형 페놀수지는, 예를 들면, 하기 [화학식 4]로 표시되는 페놀노볼락형 패놀수지일 수 있으며, 상기 페놀아랄킬형 페놀수지는 예를 들면, 하기 [화학식 5]로　표시되는　분자 중에 바이페닐　유도체를 포함하는 노볼락 구조의 페놀아랄킬형 페놀수지일 수 있다. 또한,　상기 자일록형 페놀수지는, 예를 들면, 하기 [화학식 6]으로　표시되는　자일록(xylok)형　페놀수지일 수 있으며, 상기 다관능형 페놀수지는, 예를 들면, 하기 [화학식 7]로 표시되는 반복 단위를 포함하는 다관능형 페놀수지일 수 있다.For example, the first curing agent may include one or more of a phenol novolak-type phenol resin, a xyloc-type phenol resin, a phenol aralkyl-type phenol resin, and a polyfunctional phenol resin. The phenol novolak type phenol resin may be, for example, a phenol novolak type phenol resin represented by the following [Chemical Formula 4], and the phenol aralkyl type phenol resin is, for example, represented by the following [Chemical Formula 5] It may be a phenolaralkyl-type phenolic resin having a novolak structure including a biphenyl derivative in its molecule. In addition, the xylok-type phenolic resin may be, for example, a xylok-type phenolic resin represented by the following [Chemical Formula 6], and the multifunctional phenolic resin is, for example, represented by the following [Chemical Formula 7]. It may be a polyfunctional type phenol resin including the indicated repeating unit.

[화학식 4][Formula 4]

Figure 112019044680680-pat00004
Figure 112019044680680-pat00004

(상기 [화학식 4]에서 d는 1 내지 7이다.)(In the above [Chemical Formula 4], d is 1 to 7.)

[화학식 5][Formula 5]

Figure 112019044680680-pat00005
Figure 112019044680680-pat00005

(상기 [화학식 5]에서, e의 평균치는 1 내지 7이다.)(In [Chemical Formula 5], the average value of e is 1 to 7.)

[화학식 6] [Formula 6]

Figure 112019044680680-pat00006
Figure 112019044680680-pat00006

(상기 [화학식 6]에서, f의 평균치는 0 내지 7이다.)(In [Chemical Formula 6], the average value of f is 0 to 7.)

[화학식 7] [Formula 7]

Figure 112019044680680-pat00007
Figure 112019044680680-pat00007

(상기 [화학식 7]에서 g의 평균치는 1 내지 7이다.)(The average value of g in [Chemical Formula 7] is 1 to 7.)

상기 화학식 4로 표시되는 페놀 노볼락형 페놀수지는 가교점 간격이 짧아, 에폭시 수지와 반응할 경우 가교밀도가 높아져 그 경화물의 유리전이온도를 높일 수 있고, 이에 따라 경화물 선팽창계수를 낮추어 반도체 소자 패키지의 휨을 억제할 수 있다. 상기 화학식 5로 표시되는 페놀아랄킬형 페놀수지는 에폭시 수지와 반응하여 탄소층(char)을 형성하여 주변의 열 및 산소의 전달을 차단함으로써 난연성을 달성하게 된다. 상기 화학식 6으로 표시되는 자일록형 페놀수지는 수지 조성물의 유동성 및 신뢰성　강화 측면에서 바람직하다. 상기 화학식 7로 표시되는 반복단위를 포함하는 다관능형 페놀수지는 에폭시 수지 조성물의 고온 휨 특성 강화 측면에서 바람직하다.The phenol novolak-type phenol resin represented by Formula 4 has a short crosslinking point interval, so when it reacts with an epoxy resin, the crosslinking density increases and the glass transition temperature of the cured product can be increased. Accordingly, the linear expansion coefficient of the cured product is lowered to reduce the semiconductor device. Package warpage can be suppressed. The phenol aralkyl type phenol resin represented by Chemical Formula 5 reacts with the epoxy resin to form a carbon layer (char) to block the transfer of surrounding heat and oxygen, thereby achieving flame retardancy. The xylok-type phenolic resin represented by Formula 6 is preferable in terms of fluidity and reliability 　 reinforcement of the resin composition. The polyfunctional phenolic resin including the repeating unit represented by Formula 7 is preferable in terms of enhancing the high-temperature bending properties of the epoxy resin composition.

이들 경화제는 단독 혹은 병용하여 사용될 수 있으며, 경화제에 에폭시 수지, 경화 촉진제, 이형제, 커플링제, 및 응력완화제 등의 기타 성분과 멜트 마스터 배치와 같은 선반응을 시켜 만든　부가 화합물로도 사용할 수 있다.These curing agents may be used alone or in combination, and may be used as an additive compound made by subjecting the curing agent to a pre-reaction such as melt master batch with other components such as an epoxy resin, a curing accelerator, a release agent, a coupling agent, and a stress reliever.

상기 제1경화제는 제1에폭시 수지 조성물 중 0.1 내지 13 중량%, 바람직하게는 0.1 내지 10 중량%, 더욱 바람직하게는 0.1 내지 8 중량%으로 포함될 수 있다. 제1경화제의 함량이 상기의 범위를 만족할 경우, 제1에폭시 수지 조성물의 경화도 및 경화물의 강도가 우수하다.The first curing agent may be included in an amount of 0.1 to 13% by weight, preferably 0.1 to 10% by weight, and more preferably 0.1 to 8% by weight of the first epoxy resin composition. When the content of the first curing agent satisfies the above range, the curing degree of the first epoxy resin composition and the strength of the cured product are excellent.

상기 제1에폭시 수지와 제1경화제와의 배합비는 패키지에서의 기계적 성질 및 내습 신뢰성의 요구에 따라 조절될 수 있다. 예를 들면, 제1경화제에 대한　제1에폭시 수지의 화학 당량비가 0.95 내지 3정도일 수 있으며, 구체적으로 1 내지 2 정도, 더욱 구체적으로 1 내지 1.75 정도일 수 있다. 제1에폭시 수지와 제1경화제의 배합비가 상기의 범위를 만족할 경우, 에폭시 수지 조성물 경화 후에 우수한 강도를 구현할 수 있다.The mixing ratio of the first epoxy resin and the first curing agent may be adjusted according to the requirements of mechanical properties and moisture resistance reliability in the package. For example, the chemical equivalent ratio of the first epoxy resin to the first curing agent may be about 0.95 to 3, specifically about 1 to 2, and more specifically about 1 to 1.75. When the mixing ratio of the first epoxy resin and the first curing agent satisfies the above range, excellent strength may be achieved after curing the epoxy resin composition.

무기 충전제Inorganic filler

상기 무기 충전제는 반도체 밀봉재에 사용되는 일반적인 무기 충전제들이 제한없이 사용될 수 있으며, 특별히 한정되지 않는다. 예를 들면, 상기 무기 충전제로는 용융실리카, 결정성실리카, 탄산칼슘, 탄산마그네슘, 알루미나, 마그네시아, 클레이(clay), 탈크(talc), 규산칼슘, 산화티탄, 산화안티몬, 유리섬유 등이 사용될 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다. The inorganic filler may be any general inorganic filler used in the semiconductor sealing material without limitation, and is not particularly limited. For example, as the inorganic filler, molten silica, crystalline silica, calcium carbonate, magnesium carbonate, alumina, magnesia, clay, talc, calcium silicate, titanium oxide, antimony oxide, glass fiber, etc. may be used. I can. These may be used alone or in combination.

바람직하게는 저응력화를 위해서 선팽창계수가 낮은 용융실리카를 사용한다. 용융실리카는 진비중이 2.3 이하인 비결정성 실리카를 의미하는 것으로 결정성 실리카를 용융하여 만들거나 다양한 원료로부터 합성한 비결정성 실리카도 포함된다. 용융실리카의 형상 및 입경은 특별히 한정되지는 않지만, 평균 입경 5 내지 30㎛의 구상용융실리카를 50 내지 99중량%, 평균입경 0.001 내지 1㎛의 구상 용융실리카를 1내지 50중량%를 포함한 용융실리카 혼합물을 전체 충전제에 대하여 40 내지 100중량%가 되도록 포함하는 것이 좋다. 또한, 용도에 맞춰 그 최대 입경을 45㎛, 55㎛, 및 75㎛ 중 어느 하나로 조정해서 사용할 수가 있다. 상기 구상 용융실리카에는 도전성의 카본이 실리카 표면에 이물질로서 포함되는 경우가 있으나 극성 이물질의 혼입이 적은 물질을 선택하는 것도 중요하다.Preferably, molten silica having a low coefficient of linear expansion is used to reduce stress. Fused silica refers to amorphous silica having a true specific gravity of 2.3 or less, and includes amorphous silica made by melting crystalline silica or synthesized from various raw materials. The shape and particle diameter of the molten silica are not particularly limited, but molten silica containing 50 to 99% by weight of spherical fused silica having an average particle diameter of 5 to 30 µm and 1 to 50% by weight of spherical fused silica having an average particle diameter of 0.001 to 1 µm. It is preferable to include the mixture in an amount of 40 to 100% by weight based on the total filler. In addition, the maximum particle diameter can be adjusted to one of 45 µm, 55 µm, and 75 µm according to the intended use. The spherical fused silica may contain conductive carbon as a foreign material on the silica surface, but it is also important to select a material with less polar foreign material.

무기 충전제의 사용량은 성형성, 저응력성, 및 고온강도 등의 요구 물성에 따라 다르다. 구체예에서는 상기 무기 충전제는 제1에폭시 수지 조성물 중 70 내지 95중량%, 예를 들면 80중량% 내지 90중량% 또는 83중량% 내지 97중량%로 포함될 수 있다. 상기 범위에서, 제1에폭시 수지 조성물의 난연성, 유동성 및 신뢰성을 확보할 수 있다.The amount of inorganic filler used depends on the required physical properties such as moldability, low stress, and high temperature strength. In a specific embodiment, the inorganic filler may be included in an amount of 70 to 95% by weight, for example, 80% to 90% by weight or 83% to 97% by weight of the first epoxy resin composition. Within the above range, flame retardancy, fluidity and reliability of the first epoxy resin composition can be secured.

기타 성분Other ingredients

상기 제1에폭시 수지 조성물은, 상기한 성분들 이외에, 필요에 따라, 경화촉진제, 커플링제 및 착색제 중 하나 이상을 더 포함할 수 있다.The first epoxy resin composition may further include at least one of a curing accelerator, a coupling agent, and a colorant, if necessary, in addition to the above components.

경화 촉진제는 에폭시 수지와 경화제의 반응을 촉진하는 물질이다. 상기 경화 촉진제로는, 예를 들면,　3급 아민, 유기금속화합물, 유기인화합물, 이미다졸, 및 붕소화합물 등이 사용 가능하다. 3급 아민에는 벤질디메틸아민, 트리에탄올아민, 트리에틸렌디아민, 디에틸아미노에탄올, 트리(디메틸아미노메틸)페놀, 2-2-(디메틸아미노메틸)페놀, 2,4,6-트리스(디아미노메틸)페놀과 트리-2-에틸헥실산염 등이 있다. The curing accelerator is a substance that accelerates the reaction between the epoxy resin and the curing agent. As the curing accelerator, for example, tertiary amines, organometallic compounds, organophosphorus compounds, imidazoles, boron compounds, and the like can be used. Tertiary amines include benzyldimethylamine, triethanolamine, triethylenediamine, diethylaminoethanol, tri(dimethylaminomethyl)phenol, 2-2-(dimethylaminomethyl)phenol, 2,4,6-tris(diaminomethyl) )Phenol and tri-2-ethylhexyl acid salt.

상기 유기 금속화합물의 구체적인 예로는, 크로뮴아세틸아세토네이트, 징크아세틸아세토네이트, 니켈아세틸아세토네이트　등이 있다. 유기인화합물에는 트리스-4-메톡시포스핀, 테트라부틸포스포늄브로마이드, 테트라페닐포스포늄브로마이드, 페닐포스핀, 디페닐포스핀, 트리페닐포스핀, 트리페닐포스핀트리페닐보란, 트리페닐포스핀-1,4-벤조퀴논　부가물 등이 있다. 이미다졸류에는 2-페닐-4메틸이미다졸, 2-메틸이미다졸,　2-페닐이미다졸,　2-아미노이미다졸, 2-메틸-1-비닐이미다졸, 2-에틸-4-메틸이미다졸, 2-헵타데실이미다졸　등을 들 수 있으나, 이에 한정되는 것은 아니다. 상기 붕소화합물의 구체적인 예로는, 테트라페닐포스포늄-테트라페닐보레이트, 트리페닐포스핀 테트라페닐보레이트, 테트라페닐보론염, 트리플루오로보란-n-헥실아민, 트리플루오로보란모노에틸아민, 테트라플루오로보란트리에틸아민, 테트라플루오로보란아민 등이 있다. 이외에도 1,5-디아자바이시클로[4.3.0]논-5-엔(1,5-diazabicyclo[4.3.0]non-5-ene:DBN), 1,8-디아자바이시클로[5.4.0]운덱-7-엔(1,8-diazabicyclo[5.4.0]undec-7-ene: DBU) 및　페놀노볼락 수지염　등을 들 수 있으나, 이에 한정되는 것은 아니다.Specific examples of the organometallic compound include chromium acetylacetonate, zinc acetylacetonate, and nickel acetylacetonate. Organophosphorus compounds include tris-4-methoxyphosphine, tetrabutylphosphonium bromide, tetraphenylphosphonium bromide, phenylphosphine, diphenylphosphine, triphenylphosphine, triphenylphosphine triphenylborane, triphenylphosphine Pin-1,4-benzoquinone and adducts. For imidazoles, 2-phenyl-4 methylimidazole, 2-methylimidazole, 2-phenylimidazole, 2-aminoimidazole, 2-methyl-1-vinylimidazole, 2-ethyl-4 -Methylimidazole, 2-heptadecylimidazole, and the like, but are not limited thereto. Specific examples of the boron compound include tetraphenylphosphonium-tetraphenylborate, triphenylphosphine tetraphenylborate, tetraphenylboron salt, trifluoroborane-n-hexylamine, trifluoroboranemonoethylamine, tetrafluoro Roboranetriethylamine, tetrafluoroboranamine, and the like. In addition, 1,5-diazabicyclo[4.3.0]non-5-ene (1,5-diazabicyclo[4.3.0]non-5-ene:DBN), 1,8-diazabicyclo[5.4. 0]undec-7-ene (1,8-diazabicyclo[5.4.0]undec-7-ene: DBU) and 　phenol novolac resin salt　, but are not limited thereto.

보다 구체적으로는, 상기 경화 촉진제로 유기인화합물, 붕소화합물, 아민계, 또는 이미다졸계 경화 촉진제를 단독 혹은 혼합하여 사용할 수 있다. 상기 경화 촉진제는 에폭시 수지 또는 경화제와 선반응하여 만든 부가물을 사용하는 것도 가능하다.More specifically, an organophosphorus compound, a boron compound, an amine-based, or imidazole-based curing accelerator may be used alone or in combination as the curing accelerator. The curing accelerator may be an epoxy resin or an additive made by pre-reacting with a curing agent.

본 발명에서 경화 촉진제의 사용량은 에폭시 수지 조성물 총 중량에 대하여　0.01 내지 2 중량% 정도일 수 있으며, 구체적으로 0.02 내지 1.5 중량% 정도, 더욱 구체적으로 0.05 내지 1 중량% 정도일 수 있다.　상기의 범위에서 에폭시 수지 조성물의 경화를 촉진하고, 경화도도 좋은 장점이 있다.In the present invention, the amount of the curing accelerator may be about 0.01 to 2% by weight based on the total weight of the epoxy resin composition, specifically about 0.02 to 1.5% by weight, and more specifically about 0.05 to 1% by weight. It promotes curing of the epoxy resin composition within the above range, and has a good degree of curing.

상기 커플링제는 실란 커플링제일 수 있다. 상기 실란 커플링제는 에폭시 수지와 무기 충전제 사이에서 반응하여, 에폭시 수지와 무기 충전제의 계면 강도를 향상시키는 것이면 되고, 그 종류가 특별히 한정되지 않는다. 상기 실란 커플링제의 구체적인 예로는 에폭시실란, 아미노실란, 우레이도실란, 머캅토실란 등을 들 수 있다. 상기 커플링제는 단독으로 사용할 수 있으며 병용해서 사용할 수도 있다.The coupling agent may be a silane coupling agent. The silane coupling agent may react between the epoxy resin and the inorganic filler to improve the interfacial strength of the epoxy resin and the inorganic filler, and the kind is not particularly limited. Specific examples of the silane coupling agent include epoxysilane, aminosilane, ureidosilane, mercaptosilane, and the like. The coupling agent may be used alone or in combination.

상기 커플링제는 제1에폭시 수지 조성물 총 중량에 대해 0.01 내지 5 중량% 정도, 바람직하게는 0.05 내지 3 중량% 정도, 더욱 바람직하게는 0.1 내지 2 중량% 정도의 함량으로 포함될 수 있다. 상기 범위에서 에폭시 수지 조성물 경화물의 강도가 향상된다.The coupling agent may be included in an amount of about 0.01 to 5% by weight, preferably about 0.05 to 3% by weight, more preferably about 0.1 to 2% by weight, based on the total weight of the first epoxy resin composition. In the above range, the strength of the cured epoxy resin composition is improved.

상기 착색제는 반도체 소자 밀봉재의 레이저 마킹을 위한 것으로, 당해 기술 분야에 잘 알려져 있는 착색제들이 사용될 수 있으며, 특별히 제한되지 않는다. 예를 들면, 상기 착색제는 카본 블랙, 티탄블랙, 티탄 질화물, 인산수산화구리(dicopper hydroxide phosphate), 철산화물, 운모 중 하나 이상을 포함할 수 있다. The colorant is for laser marking of a semiconductor device sealing material, and colorants well known in the art may be used, and are not particularly limited. For example, the colorant may include at least one of carbon black, titanium black, titanium nitride, copper hydroxide phosphate, iron oxide, and mica.

상기 착색제는 에폭시 수지 조성물 총 중량에 대해 0.01중량% 내지 5 중량% 정도, 바람직하게는 0.05중량% 내지 3 중량% 정도, 더욱 바람직하게는 0.1중량% 내지 2 중량% 정도의 함량으로 포함될 수 있다. The colorant may be included in an amount of about 0.01% to 5% by weight, preferably about 0.05% to 3% by weight, and more preferably about 0.1% to 2% by weight based on the total weight of the epoxy resin composition.

이외에도, 상기 제1에폭시 수지 조성물은　본 발명의 목적을 해하지 않는 범위에서 고급 지방산; 고급 지방산 금속염; 및 에스테르계 왁스, 카르나우바 왁스 등의 이형제; 변성 실리콘 오일, 실리콘 파우더, 및 실리콘 레진 등의 응력완화제; Tetrakis[methylene-3-(3,5-di-tertbutyl-4-hydroxyphenyl)propionate]methane 등의 산화방지제;　등을　필요에 따라 추가로 함유할 수 있다.In addition, the first epoxy resin composition 　 higher fatty acids within a range that does not harm the object of the present invention; Higher fatty acid metal salts; And mold release agents such as ester wax and carnauba wax; Stress relievers such as modified silicone oil, silicone powder, and silicone resin; Antioxidants such as Tetrakis[methylene-3-(3,5-di-tertbutyl-4-hydroxyphenyl)propionate]methane; Etc. 　may contain additionally as needed.

한편, 상기 제1에폭시 수지 조성물은 상기와 같은 성분들을 헨셀　믹서(Hensel mixer)나 뢰디게 믹서(Lodige mixer)를 이용하여 소정의 배합비로 균일하게 충분히 혼합한 뒤, 롤밀(roll-mill)이나 니이더(kneader)로 용융 혼련한 후, 냉각, 분쇄 과정을 거쳐 최종 분말 제품을 얻는 방법으로 제조될 수 있다.Meanwhile, the first epoxy resin composition is uniformly and sufficiently mixed at a predetermined mixing ratio using a Hensel mixer or a Lodige mixer, and then, a roll-mill or nii After melt-kneading with a kneader, it can be manufactured by a method of obtaining a final powder product through cooling and grinding processes.

전도성 시트Conductive sheet

전도성 시트(140, 240)는 전자파 차폐 성능을 부여하기 위한 것으로, 상기 기판(110, 210) 및 제1밀봉층(130, 230) 상에 구비된다. 바람직하게는, 상기 전도성 시트(140, 240)는 제1밀봉층(130, 230) 및 기판(110, 210)의 형상에 대응되는 형상을 갖도록 성형된다. 전도성 시트(140, 240)가 이와 같이 제1밀봉층 및 기판을 감싸는 형태로 성형될 경우, 반도체 칩 간의 전자파 간섭을 효과적으로 차단할 수 있다.The conductive sheets 140 and 240 are for imparting electromagnetic wave shielding performance, and are provided on the substrates 110 and 210 and the first sealing layers 130 and 230. Preferably, the conductive sheets 140 and 240 are formed to have a shape corresponding to the shape of the first sealing layers 130 and 230 and the substrates 110 and 210. When the conductive sheets 140 and 240 are formed to surround the first sealing layer and the substrate as described above, electromagnetic interference between semiconductor chips can be effectively blocked.

도 3에는 본 발명에서 사용되는 전도성 시트의 일 구현예가 도시되어 있다. 3 shows an embodiment of the conductive sheet used in the present invention.

도 3에 도시된 바와 같이, 본 발명의 전도성 시트는 다수의 공극(Cavity)을 갖는 메쉬 형상의 시트인 것이 바람직하다. 이와 같이 공극을 갖는 전도성 시트를 사용하면, 전도성 시트 상에 제2밀봉층을 형성할 때, 제2밀봉층을 구성하는 에폭시 수지 조성물이 전도성 시트의 공극을 통해 제1밀봉층과 접촉되어 제1밀봉층과 제2밀봉층이 접착된다. 제1밀봉층과 제2밀봉층은 모두 수지 조성물로 이루어지기 때문에 견고하게 접착되고, 이로 인해 제1밀봉층과 전도성 시트 간에도 견고한 접착이 이루어져 계면 박리를 효과적으로 억제할 수 있다. 또한, 공극을 갖는 전도성 시트를 사용할 경우, 성형성이 우수하다는 장점이 있다. As shown in Figure 3, the conductive sheet of the present invention is preferably a mesh-shaped sheet having a plurality of voids (Cavity). When a conductive sheet having voids is used as described above, when the second sealing layer is formed on the conductive sheet, the epoxy resin composition constituting the second sealing layer is in contact with the first sealing layer through the voids of the conductive sheet. The sealing layer and the second sealing layer are adhered. Since both the first sealing layer and the second sealing layer are made of a resin composition, they are firmly bonded, and thus, a firm adhesion is formed between the first sealing layer and the conductive sheet, so that interfacial peeling can be effectively suppressed. In addition, when a conductive sheet having voids is used, there is an advantage of excellent moldability.

상기 전도성 시트는 공극 크기가 300메쉬(mesh) 내지 1340메쉬(mesh), 바람직하게는 400 내지 800메쉬, 더 바람직하게는, 600 내지 800메쉬일 수 있다. 이때, 상기 메쉬는 25.4mm2 의 면적 내에 포함되는 공극의 개수를 의미하는 것이다. 상기 공극의 크기는 수입 검사 시에 현미경으로 1/10인치(inch) 내에 놓인 섬유의 개수를 세어 측정할 수 있다. 전도성 시트의 공극 크기가 상기 범위를 만족할 경우, 계면 박리를 효과적으로 억제하면서 우수한 전자파 차폐 성능을 얻을 수 있다. The conductive sheet may have a pore size of 300 mesh to 1340 mesh, preferably 400 to 800 mesh, more preferably 600 to 800 mesh. In this case, the mesh means the number of voids included in an area of 25.4 mm 2 . The size of the pores can be measured by counting the number of fibers placed within 1/10 inch with a microscope at the time of import inspection. When the pore size of the conductive sheet satisfies the above range, excellent electromagnetic wave shielding performance can be obtained while effectively suppressing interfacial peeling.

또한, 상기 전도성 시트는 두께가 50㎛ 내지 150㎛, 바람직하게는 80㎛ 내지 120㎛일 수 있다. 전도성 시트의 두께가 너무 얇으면 공정 도중에 파손되어 불량이 발생될 수 있으며, 두께가 너무 두꺼우면 굴곡성이 떨어져 성형 과정에서 제1밀봉층에 밀착되지 않아 측면 차폐 불량이 발생할 수 있다. In addition, the conductive sheet may have a thickness of 50 μm to 150 μm, preferably 80 μm to 120 μm. If the thickness of the conductive sheet is too thin, it may be damaged during the process to cause defects, and if the thickness is too thick, it may have poor flexibility and may not be in close contact with the first sealing layer during the molding process, resulting in a side shielding defect.

한편, 상기 전도성 시트는 금속 코팅된 합성 섬유사를 직조하여 제조된 것일 수 있다. 이때, 상기 합성 섬유사는, 예를 들면, 폴리에스터 섬유사일 수 있으며, 상기 합성 섬유사에 코팅되는 금속은 니켈, 동, 금 또는 이들의 조합일 수 있다. 예를 들면, 상기 전도성 시트는 폴리에스터 섬유에 니켈, 동, 니켈을 순차적으로 코팅하여 제조된 섬유로 이루어거나, 또는 폴리에스터 섬유에 니켈, 동, 니켈, 금을 순차적으로 코팅하여 제조된 섬유로 이루어질 수 있으나, 이에 한정되는 것은 아니다. Meanwhile, the conductive sheet may be manufactured by weaving a metal-coated synthetic fiber yarn. In this case, the synthetic fiber yarn may be, for example, a polyester fiber yarn, and the metal coated on the synthetic fiber yarn may be nickel, copper, gold, or a combination thereof. For example, the conductive sheet is made of fibers manufactured by sequentially coating nickel, copper, and nickel on polyester fibers, or fibers manufactured by sequentially coating nickel, copper, nickel, and gold on polyester fibers. It may be made, but is not limited thereto.

제2밀봉층2nd sealing layer

제2밀봉층(150, 250)은 상기 전도성 시트(140, 240)와 제1밀봉층(130, 230)을 접착시키고, 반도체 패키지를 보호하기 위한 것으로, 전도성 시트(140. 240) 상에 형성된다. The second sealing layers 150 and 250 are for bonding the conductive sheets 140 and 240 and the first sealing layers 130 and 230 to protect the semiconductor package, and are formed on the conductive sheets 140 and 240. do.

상기 제2밀봉층(150, 250)은 전자파 차폐 물질을 포함하는 에폭시 수지 조성물에 의해 형성된다. 구체적으로는, 제2에폭시 수지, 제2경화제 및 전자파 차폐 물질을 포함하는 제2에폭시 수지 조성물에 의해 형성된다.The second sealing layers 150 and 250 are formed of an epoxy resin composition containing an electromagnetic wave shielding material. Specifically, it is formed of a second epoxy resin composition containing a second epoxy resin, a second curing agent, and an electromagnetic wave shielding material.

이때, 상기 전자파 차폐 물질은 금속, 카본 블랙, 카본 나노튜브, 카본 나노와이어, 카본 나노로드, 카본 코팅된 금속 및 페라이트 중 적어도 1종을 포함한다. 상기 금속은, 예를 들면, 니켈, 철, 크롬, 몰리브덴, 티탄, 알루미늄, 구리, 인듐, 이리듐, 은, 마그네슘 및 이들의 합금 중 하나 이상을 포함할 수 있다. 바람직하게는 상기 전자파 차폐 물질은 니켈을 포함하는 퍼말로이(permalloy)일 수 있으나, 이에 한정되는 것은 아니다. In this case, the electromagnetic wave shielding material includes at least one of metal, carbon black, carbon nanotube, carbon nanowire, carbon nanorod, carbon coated metal, and ferrite. The metal may include one or more of nickel, iron, chromium, molybdenum, titanium, aluminum, copper, indium, iridium, silver, magnesium, and alloys thereof, for example. Preferably, the electromagnetic shielding material may be permalloy containing nickel, but is not limited thereto.

상기 전자파 차폐 물질은 제2에폭시 수지 조성물 중에 1 내지 40중량%, 바람직하게는 1 내지 20중량%, 더 바람직하게는 1 내지 10중량%로 포함될 수 있다. 전자파 차폐 물질의 함량이 상기 범위를 만족할 경우, 전자파 차폐 성능 및 방열 특성이 모두 우수하게 나타난다.The electromagnetic wave shielding material may be included in 1 to 40% by weight, preferably 1 to 20% by weight, and more preferably 1 to 10% by weight in the second epoxy resin composition. When the content of the electromagnetic shielding material satisfies the above range, both electromagnetic shielding performance and heat dissipation characteristics are excellent.

한편, 상기 제2에폭시 수지로는 반도체 밀봉용으로 일반적으로 사용되는 에폭시 수지가 제한 없이 사용될 수 있다. 구체적으로는, 상기 제1에폭시 수지에서 언급된 에폭시 수지들이 모두 사용될 수 있다. 상기 제1에폭시 수지와 제2에폭시 수지는 서로 동일하거나 상이할 수 있다. 상기 제2에폭시 수지는 제2에폭시 수지 조성물 중 1 내지 20중량%, 바람직하게는 3 내지 15중량%, 더 바람직하게는 5 내지 10중량%로 포함될 수 있다.Meanwhile, as the second epoxy resin, an epoxy resin generally used for semiconductor sealing may be used without limitation. Specifically, all of the epoxy resins mentioned in the first epoxy resin may be used. The first epoxy resin and the second epoxy resin may be the same or different from each other. The second epoxy resin may be included in an amount of 1 to 20% by weight, preferably 3 to 15% by weight, more preferably 5 to 10% by weight of the second epoxy resin composition.

한편, 상기 제2경화제로는, 반도체 밀봉용으로 일반적으로 사용되는 경화제들이 제한 없이 사용될 수 있다. 구체적으로는, 상기 제2경화제에서 언급된 경화제들이 모두 사용될 수 있다. 상기 제1경화제 및 제2경화제는 서로 동일하거나 상이할 수 있다. 상기 제2경화제는 제2에폭시 수지 조성물 중, 0.5 내지 10중량%, 바람직하게는 1 내지 8중량%, 더 바람직하게는 3 내지 6중량%로 포함될 수 있다.Meanwhile, as the second curing agent, curing agents generally used for semiconductor sealing may be used without limitation. Specifically, all of the curing agents mentioned in the second curing agent may be used. The first curing agent and the second curing agent may be the same or different from each other. The second curing agent may be included in 0.5 to 10% by weight, preferably 1 to 8% by weight, and more preferably 3 to 6% by weight, in the second epoxy resin composition.

또한, 상기 제2에폭시 수지 조성물은 상기 성분들 이외에 무기 충전제를 더 포함할 수 있다. 상기 무기 충전제로는 상기 제1에폭시 수지 조성물에서 언급한 무기 충전제들이 제한 없이 사용될 수 있다. 이 중에서도 실리카가 특히 바람직하다. 상기 무기 충전제는 제2에폭시 수지 조성물 중 70 내지 95중량%, 바람직하게는 75 내지 93중량%, 더 바람직하게는 80 내지 90중량%로 포함될 수 있다.In addition, the second epoxy resin composition may further include an inorganic filler in addition to the above components. As the inorganic filler, the inorganic fillers mentioned in the first epoxy resin composition may be used without limitation. Among these, silica is particularly preferred. The inorganic filler may be included in 70 to 95% by weight, preferably 75 to 93% by weight, and more preferably 80 to 90% by weight of the second epoxy resin composition.

또한, 상기 제2에폭시 수지 조성물은, 필요에 따라, 상기 제1에폭시 수지 조성물에서 언급되었던 기타 성분들, 즉, 경화촉진제, 커플링제, 착색제, 응력 완화제, 산화 방지제 등을 더 포함할 수 있다. 각 성분들의 구체예 및 함량 등은 제1에폭시 수지 조성물에서 설명한 바와 동일하므로, 구체적인 설명은 생략한다. In addition, the second epoxy resin composition may further include other components mentioned in the first epoxy resin composition, that is, a curing accelerator, a coupling agent, a colorant, a stress reliever, an antioxidant, and the like, if necessary. Since specific examples and contents of each component are the same as those described for the first epoxy resin composition, detailed descriptions are omitted.

한편, 본 발명의 반도체 패키지는 도 1에 도시된 바와 같이, 하나의 기판에 하나의 반도체 칩이 실장될 수도 있고, 도 2에 도시된 바와 같이, 하나의 기판 상에 2 이상의 반도체 칩이 실장될 수도 있다. 기판 상에 2 이상의 반도체 칩이 실장될 경우, 상기 반도체 칩들은 동종의 반도체 칩일 수도 있고, 도 2에 도시된 바와 같이, 실장 형태 및/또는 기능이 상이한 이종의 반도체 칩일 수도 있다. Meanwhile, in the semiconductor package of the present invention, as shown in FIG. 1, one semiconductor chip may be mounted on one substrate, and as shown in FIG. 2, two or more semiconductor chips may be mounted on one substrate. May be. When two or more semiconductor chips are mounted on a substrate, the semiconductor chips may be the same type of semiconductor chips, or as shown in FIG. 2, different types of semiconductor chips having different mounting types and/or functions.

예를 들면, 본 발명의 반도체 패키지는 형상 및/또는 기능이 상이한 다수의 반도체 칩들을 포함하는 시스템 인 패키지(System In Package, SIP) 구조의 반도체 패키지일 수 있다. 본 발명의 반도체 패키지는 전자파 차폐 성능이 우수한 전도성 시트가 제1밀봉층을 감싸는 구조로 이루어져 있기 때문에, 이종 반도체 칩들 간의 전자파 간섭을 효과적으로 차단할 수 있다. For example, the semiconductor package of the present invention may be a semiconductor package having a system in package (SIP) structure including a plurality of semiconductor chips having different shapes and/or functions. Since the semiconductor package of the present invention has a structure in which a conductive sheet having excellent electromagnetic wave shielding performance surrounds the first sealing layer, electromagnetic interference between heterogeneous semiconductor chips can be effectively blocked.

본 발명의 반도체 패키지는 공극을 갖는 전도성 시트를 제1밀봉층과 제2밀봉층 사이에 개재하여 박형의 밀봉층으로도 우수한 전자파 차폐 성능을 확보할 수 있다. 구체적으로는, 본 발명에 따른 반도체 패키지는 30MHz ~ 1.5GHz 에서의 전자파 차폐율이 40dB 이상, 예를 들면, 40dB 내지 120dB, 구체적으로는 40dB 내지 100dB, 더 구체적으로는 70dB 내지 100dB이다. The semiconductor package of the present invention can secure excellent electromagnetic wave shielding performance even with a thin sealing layer by interposing a conductive sheet having voids between the first sealing layer and the second sealing layer. Specifically, the semiconductor package according to the present invention has an electromagnetic wave shielding rate of 40dB or more at 30MHz to 1.5GHz, for example, 40dB to 120dB, specifically 40dB to 100dB, and more specifically 70dB to 100dB.

또한, 본 발명의 반도체 패키지는 전도성 시트의 공극을 통해 제1밀봉층과 제2밀봉층이 접착되기 때문에 계면 접착력 및 휨 특성이 우수하다. 구체적으로는, 본 발명의 반도체 패키지는 JESD22-B112 규격에 따라 -30˚ 및 +260˚ 각도에서 측정한 warpage 값이 100㎛ 이하, 바람직하게는 90㎛ 이하이다. 보다 구체적으로는, 본 발명의 반도체 패키지는 JESD22-B112 규격에 따라 -30˚에서 측정한 warpage 값이 100㎛이하, 바람직하게는 80㎛ 이하, 더 바람직하게는 50㎛ 이하일 수 있으며, +260˚ 각도에서 측정한 warpage 값이 90㎛이하, 바람직하게는 80㎛ 이하일 수 있다. In addition, since the first sealing layer and the second sealing layer are bonded to each other through the voids of the conductive sheet, the semiconductor package of the present invention has excellent interfacial adhesion and bending properties. Specifically, the semiconductor package of the present invention has a warpage value of 100 μm or less, preferably 90 μm or less, measured at -30° and +260° angles according to the JESD22-B112 standard. More specifically, the semiconductor package of the present invention may have a warpage value of 100 μm or less, preferably 80 μm or less, more preferably 50 μm or less, as measured at -30° according to JESD22-B112 standard, and +260° The warpage value measured at an angle may be 90 μm or less, preferably 80 μm or less.

또한, 본 발명의 반도체 패키지는 전도성 시트에 의해 열의 복사 방출이 용이하게 이루어지기 때문에, 히트 슬러그(heat slug)와 같은 별도의 방열 수단을 구비하지 않아도 무방하며, 박막의 전도성 시트를 사용하기 때문에 밀봉층 전체 두께를 얇게 형성할 수 있다. In addition, since the semiconductor package of the present invention is easily radiated by the conductive sheet, it is not necessary to have a separate heat dissipation means such as a heat slug, and because a thin conductive sheet is used, sealing The entire thickness of the layer can be formed thin.

<반도체 패키지 제조 방법><Semiconductor package manufacturing method>

다음으로, 본 발명에 따른 반도체 패키지 제조 방법을 설명한다. Next, a method of manufacturing a semiconductor package according to the present invention will be described.

본 발명에 따른 반도체 패키지 제조방법은 반도체 칩이 실장된 기판을 준비하는 단계, 상기 반도체 칩이 실장된 기판 상에 제1밀봉층을 형성하는 단계, 상기 제1밀봉층을 선택적으로 제거하는 단계, 상기 제1밀봉층 상에 다수의 공극(Cavity)을 갖는 전도성 시트를 배치하는 단계, 상기 전도성 시트를 상기 제1밀봉층 및 기판의 형상에 대응되도록 성형하는 단계, 및 상기 전도성 시트 상에 제2밀봉층을 형성하는 단계를 포함한다.The method for manufacturing a semiconductor package according to the present invention includes preparing a substrate on which a semiconductor chip is mounted, forming a first sealing layer on the substrate on which the semiconductor chip is mounted, and selectively removing the first sealing layer, Disposing a conductive sheet having a plurality of cavities on the first sealing layer, forming the conductive sheet to correspond to the shape of the first sealing layer and the substrate, and a second on the conductive sheet And forming a sealing layer.

도 4에는 본 발명의 반도체 패키지 제조 방법의 일 구현예가 도시되어 있다. 이하, 도 4를 참조하여 본 발명의 반도체 패키지 제조방법을 보다 구체적으로 설명한다.4 shows an embodiment of a method of manufacturing a semiconductor package according to the present invention. Hereinafter, a method of manufacturing a semiconductor package of the present invention will be described in more detail with reference to FIG. 4.

먼저, 도 4(A)에 도시된 바와 같이, 반도체 칩(320a, 320b, 320c)이 실장된 기판(310)을 준비한다. 이때, 상기 반도체 칩(320a, 220b, 320c)이 실장된 기판(310)은 당해 기술 분야에 알려져 있는 반도체 칩 실장 방법을 이용하여 수행될 수 있으며, 특별히 제한되지 않는다. 한편, 도 4(A)에는 회로 기판(310) 상에 이종의 반도체 칩들이 실장된 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 즉, 상기 반도체 칩들은 동종의 반도체 칩으로 구성되어도 무방하다.First, as shown in FIG. 4A, a substrate 310 on which semiconductor chips 320a, 320b, and 320c are mounted is prepared. In this case, the substrate 310 on which the semiconductor chips 320a, 220b, and 320c are mounted may be performed using a semiconductor chip mounting method known in the art, and is not particularly limited. Meanwhile, in FIG. 4A, it is shown that different types of semiconductor chips are mounted on the circuit board 310, but the present invention is not limited thereto. That is, the semiconductor chips may be composed of the same type of semiconductor chips.

다음으로, 도 4(B)에 도시된 바와 같이, 반도체 칩(320a, 320b, 320c)이 실장된 기판(310) 상에 제1밀봉층(330)을 형성한다. 이때, 상기 제1밀봉층(330)은 당해 기술 분야에 알려져 있는 일반적인 반도체 소자 밀봉재 및 반도체 소자 밀봉 방법을 이용하여 형성될 수 있으며, 특별히 제한되지 않는다. 예를 들면, 상기 제1밀봉층(330)은 상기한 제1에폭시 수지, 제1경화제 및 무기 충전제를 포함하는 제1에폭시 수지 조성물을 저압 트랜스퍼 성형법, 인젝션 성형법, 캐스팅 등의 방법으로 성형함으로써 형성될 수 있다. Next, as shown in FIG. 4B, a first sealing layer 330 is formed on the substrate 310 on which the semiconductor chips 320a, 320b, and 320c are mounted. In this case, the first sealing layer 330 may be formed using a general semiconductor device sealing material and a semiconductor device sealing method known in the art, and is not particularly limited. For example, the first sealing layer 330 is formed by molding the first epoxy resin composition including the first epoxy resin, the first curing agent, and the inorganic filler by a low pressure transfer molding method, an injection molding method, or a casting method. Can be.

다음으로, 도 4(C)에 도시된 바와 같이, 상기 제1밀봉층(330)을 선택적으로 제거한다. 도 4(C)에 도시된 바와 같이, 상기 제1밀봉층(330)의 선택적 제거 단계에서, 제1밀봉층(330)과 기판(310)을 함께 제거할 수 있으며, 이 경우, 후속 공정 진행을 위해, 천공 수행 전에 기판(310)을 지지하기 위한 지지 부재(500)를 기판 하면에 부착하는 것이 바람직하다. 이때, 상기 지지부재(500)의 재질은 특별히 한정되지 않으며, 예를 들면, 캐리어 필름, 웨이퍼, 점착 필름, 메탈 호일 등이 제한 없이 사용될 수 있다. 한편, 상기 지지부재(500)는 후술할 제2밀봉층 형성 단계 이후에 제거될 수 있다. Next, as shown in FIG. 4C, the first sealing layer 330 is selectively removed. As shown in FIG. 4(C), in the selective removal step of the first sealing layer 330, the first sealing layer 330 and the substrate 310 may be removed together, and in this case, a subsequent process proceeds. For this purpose, it is preferable to attach a support member 500 for supporting the substrate 310 to the lower surface of the substrate before performing drilling. At this time, the material of the support member 500 is not particularly limited, and for example, a carrier film, a wafer, an adhesive film, a metal foil, etc. may be used without limitation. Meanwhile, the support member 500 may be removed after the step of forming the second sealing layer to be described later.

또한, 도시되지는 않았으나, 상기 제1밀봉층 제거 단계에서, 기판은 제거하지 않고, 제1밀봉층만 제거하거나, 기판을 전부 제거하지 않고, 기판의 일부, 예를 들면, 기판의 전체 두께의 95% 이하만 제거할 수도 있다. 이와 같이, 제1밀봉층만 제거하거나, 제1밀봉층과 기판의 일부만을 제거하는 경우에는 지지부재(500)를 부착하지 않아도 된다. In addition, although not shown, in the step of removing the first sealing layer, the substrate is not removed, only the first sealing layer is removed, or the entire substrate is not removed, and a part of the substrate, for example, the entire thickness of the substrate is Only 95% or less can be removed. In this way, when only the first sealing layer is removed or only a portion of the first sealing layer and the substrate are removed, the support member 500 may not be attached.

상기 제1밀봉층(330)의 선택적 제거는 제1밀봉층(330) 및/또는 기판을 천공하는 방법으로 수행될 수 있다. 이때, 상기 천공은 예를 들면, 레이저 드릴링이나 강산 또는 강염기 등의 화학 약품을 이용한 화학적 식각 방법 등으로 수행될 수 있으나, 이에 제한되는 것은 아니다. 공정의 간편성을 고려할 때, 레이저 드릴링법이 특히 바람직하다. The selective removal of the first sealing layer 330 may be performed by perforating the first sealing layer 330 and/or the substrate. In this case, the perforation may be performed by, for example, laser drilling or a chemical etching method using a chemical agent such as a strong acid or strong base, but is not limited thereto. In consideration of the simplicity of the process, the laser drilling method is particularly preferred.

상기와 같은 방법을 통해 제1밀봉층이 선택적으로 제거된 후에, 도 4(D)에 도시된 바와 같이, 상기 제1밀봉층(310) 상부에 전도성 시트(340)를 배치한다. 이때, 상기 전도성 시트(340)는 상기한 바와 같이 다수의 공극을 포함하는 전도성 시트이다. After the first sealing layer is selectively removed through the above method, as shown in FIG. 4(D), a conductive sheet 340 is disposed on the first sealing layer 310. At this time, the conductive sheet 340 is a conductive sheet including a plurality of voids as described above.

그런 다음, 도 4(E)에 도시된 바와 같이, 상기 전도성 시트(340)를 제1밀봉층(330) 및 기판(310)의 형상에 대응되도록 성형한다. 이때, 상기 성형은, 예를 들면 제1밀봉층(330) 및 기판(310)의 형상에 대응되는 형상이 음각된 지그(400)를 이용하여 전도성 시트를 가압하는 방법 등을 통해 수행될 수 있으나, 이에 한정되는 것은 아니다. Then, as shown in FIG. 4(E), the conductive sheet 340 is formed to correspond to the shapes of the first sealing layer 330 and the substrate 310. In this case, the molding may be performed by, for example, a method of pressing the conductive sheet using a jig 400 in which a shape corresponding to the shape of the first sealing layer 330 and the substrate 310 is engraved. , But is not limited thereto.

다음으로, 도 4(F)에 도시된 바와 같이, 성형된 전도성 시트(340)의 상부에 제2밀봉층(350)을 형성한다. 이때, 상기 제2밀봉층(350)은 전자파 차폐 물질을 포함하는 에폭시 수지 조성물로 형성된다. 구체적으로는, 상기 제2밀봉층은 상기한 제2에폭시 수지, 제2경화제 및 전자파 차폐 물질을 포함하는 제2에폭시 수지 조성물로 형성될 수 있다. 한편, 상기 제2밀봉층은, 당해 기술 분야에 잘 알려진 반도체 소자 밀봉 방법을 이용하여 형성될 수 있으며, 예를 들면, 저압 트랜스퍼 성형법, 인젝션 성형법, 캐스팅 등의 방법으로 형성될 수 있다. Next, as shown in FIG. 4(F), a second sealing layer 350 is formed on the molded conductive sheet 340. At this time, the second sealing layer 350 is formed of an epoxy resin composition containing an electromagnetic wave shielding material. Specifically, the second sealing layer may be formed of a second epoxy resin composition including the second epoxy resin, a second curing agent, and an electromagnetic wave shielding material. Meanwhile, the second sealing layer may be formed using a semiconductor device sealing method well known in the art, and may be formed by, for example, a low pressure transfer molding method, an injection molding method, or a casting method.

그런 다음, 필요에 따라, 도 4(G)에 도시된 바와 같이, 외부 전원과 회로 기판을 전기적으로 연결하기 위한 외부 접속 단자(370)를 형성하는 단계를 수행할 수 있다. Then, if necessary, a step of forming an external connection terminal 370 for electrically connecting an external power source and a circuit board may be performed, as shown in FIG. 4G.

또한, 필요에 따라, 도 4(H)에 도시된 바와 같이, 반도체 패키지를 절단하는 단계를 추가로 수행할 수 있다. 이때, 상기 절단 단계는, 개별 반도체 패키지를 형성하기 위한 것으로, 상기한 제1밀봉층(330)의 선택적 제거 단계에서 제1밀봉층(330)이 제거된 영역을 따라 절단이 수행될 수 있다. Also, if necessary, as shown in FIG. 4(H), a step of cutting the semiconductor package may be additionally performed. In this case, the cutting step is to form an individual semiconductor package, and cutting may be performed along a region from which the first sealing layer 330 has been removed in the selective removal step of the first sealing layer 330.

상기 반도체 패키지의 절단 단계 및 외부 접속 단자의 형성 단계는 당해 기술 분야에 일반적으로 알려져 있는 방법을 통해 수행될 수 있으며, 특별히 한정되지 않는다. The step of cutting the semiconductor package and the step of forming an external connection terminal may be performed by a method generally known in the art, and is not particularly limited.

이하, 구체적인 실시예를 통해 본 발명을 더 자세히 설명한다. Hereinafter, the present invention will be described in more detail through specific examples.

실시예 및 비교예에서 사용된 성분의 구체적인 사양은 다음과 같다.Specific specifications of the components used in Examples and Comparative Examples are as follows.

(A) 에폭시 수지(A) epoxy resin

(a1) 페놀아랄킬형 에폭시 수지인 NC-3000(일본화약)을 사용하였다.(a1) NC-3000 (Japanese Explosives), a phenol aralkyl type epoxy resin was used.

(a2) 바이페닐형 에폭시 수지인 YX-4000(제팬에폭시레진)을 사용하였다.(a2) YX-4000 (Japan epoxy resin), which is a biphenyl type epoxy resin, was used.

(B) 경화제(B) hardener

(b1) 자일록형 페놀 수지인 KPH-F3065(Kolon유화)를 사용하였다.(b1) KPH-F3065 (Kolon emulsification), a xylok-type phenolic resin, was used.

(b2) 페놀아랄킬형 페놀 수지인 MEH-7851(메이와)를 사용하였다.(b2) MEH-7851 (Meiwa), a phenol aralkyl type phenol resin, was used.

(C)경화 촉진제(C) hardening accelerator

(c1) TPP-k(트리페닐포스핀, Hokko Chemical)를 사용하였다.(c1) TPP-k (triphenylphosphine, Hokko Chemical) was used.

(c2) 1,4-벤조퀴논(Aldrich)을 사용하였다.(c2) 1,4-benzoquinone (Aldrich) was used.

(D) 무기 충전제 : 평균입경 20㎛의 구상 용융실리카와 평균입경 0.5㎛의 구상 용융실리카의 9:1(중량비) 혼합물을 사용하였다.(D) Inorganic filler: A 9:1 (weight ratio) mixture of spherical fused silica having an average particle diameter of 20 µm and spherical fused silica having an average particle diameter of 0.5 µm was used.

(E) 전자 차폐 물질(E) electromagnetic shielding material

(e1) 니켈 80중량%, 철 14중량%, 몰리브덴 5중량%, 마그네슘 0.5중량%, 실리콘 0.5중량%가 혼합된 퍼말로이(permalloy) 합금을 사용하였다. (e1) 80% by weight of nickel, 14% by weight of iron, 5% by weight of molybdenum, 0.5% by weight of magnesium, and 0.5% by weight of silicon were mixed in a Permalloy alloy was used.

(e2) 니켈 50중량%, 철 44중량%, 몰리브덴 5중량%, 마그네슘 0.5중량%, 실리콘 0.5중량%가 혼합된 퍼말로이(permalloy) 합금을 사용하였다. (e2) 50% by weight of nickel, 44% by weight of iron, 5% by weight of molybdenum, 0.5% by weight of magnesium, and 0.5% by weight of silicon were mixed in a Permalloy alloy was used.

(e3) 니켈 코팅된 탄소나노튜브(Bioneer社)를 사용하였다.(e3) Nickel-coated carbon nanotubes (Bioneer) were used.

(e4) 철 산화물이 코팅된 탄소나노튜브(Bioneer社)를 사용하였다.(e4) An iron oxide-coated carbon nanotube (Bioneer) was used.

(e5) 다중벽 탄소 나노튜브(multi well nanotube)인 Ctube-199(CNT社)을 사용하였다. (e5) Ctube-199 (CNT), which is a multi-well nanotube, was used.

(F) 커플링제(F) coupling agent

(f1) 머캅토프로필트리메톡시 실란 커플링제인 KBM-803(신에츠)을 사용하였다. (f1) KBM-803 (Shin-Etsu), a mercaptopropyltrimethoxy silane coupling agent, was used.

(f2) 메틸트리메톡시 실란 커플링제인 SZ-6070(다우-코닝)을 사용하였다.(f2) SZ-6070 (Dow-Corning), a methyltrimethoxy silane coupling agent, was used.

(f3) N-페닐-3-아미노프로필트리메톡시 실란 커플링제인 KBM-573(신에츠)을 사용하였다. (f3) KBM-573 (Shin-Etsu), an N-phenyl-3-aminopropyltrimethoxy silane coupling agent, was used.

(G) 착색제: 카본 블랙인 MA-600B(미츠비시 화학)를 사용하였다. (G) Colorant: Carbon black MA-600B (Mitsubishi Chemical) was used.

제조예Manufacturing example - 에폭시 수지 조성물 -Epoxy resin composition

상기 각 성분들을 하기 [표 1]의 조성(단위: 중량부)에 따라 평량한 후 헨셀 믹서(KSM-22, KEUM SUNG MACHINERY CO.LTD)를 이용하여 상온에서 30분간 균일하게 혼합하였다. 그런 다음, 연속 니이더(kneader)를 이용하여 최대 온도 110℃에서 30분간 용융 혼련한 후, 10~15℃로 냉각 및 분쇄하여 에폭시 수지 조성물 I~VII을 제조하였다. Each of the components was weighed according to the composition (unit: parts by weight) of the following [Table 1], and then uniformly mixed at room temperature for 30 minutes using a Henschel mixer (KSM-22, KEUM SUNG MACHINERY CO.LTD). Then, melt-kneading at a maximum temperature of 110°C for 30 minutes using a continuous kneader, and then cooling and pulverizing at 10 to 15°C to prepare epoxy resin compositions I to VII.

구분division II IIII IIIIII IVIV VV VIVI VIIVII (A)(A) (a1)(a1) 7.07.0 7.07.0 7.07.0 7.07.0 7.07.0 7.07.0 7.07.0 (a2)(a2) 2.62.6 2.62.6 2.62.6 2.62.6 2.62.6 2.62.6 2.62.6 (B)(B) (b1)(b1) 1.51.5 1.51.5 1.51.5 1.51.5 1.51.5 1.51.5 1.51.5 (b2)(b2) 2.42.4 2.42.4 2.42.4 2.42.4 2.42.4 2.42.4 2.42.4 (C)(C) (c1)(c1) 0.20.2 0.10.1 0.20.2 0.20.2 0.20.2 0.20.2 0.20.2 (c2)(c2) -- 0.10.1 -- -- -- -- -- (D)(D) 8585 8585 8383 8383 8383 8383 8383 (E)(E) (e1)(e1) -- -- 22 -- -- -- -- (e2)(e2) -- -- -- 22 -- -- -- (e3)(e3) -- -- -- -- 22 -- -- (e4)(e4) -- -- -- -- -- 22 -- (e5)(e5) -- -- -- -- -- -- 22 (F)(F) (f1)(f1) 0.20.2 0.20.2 0.20.2 0.20.2 0.20.2 0.20.2 0.20.2 (f2)(f2) 0.30.3 0.30.3 0.30.3 0.30.3 0.30.3 0.30.3 0.30.3 (f3)(f3) 0.30.3 0.30.3 0.30.3 0.30.3 0.30.3 0.30.3 0.30.3 (G)(G) 0.50.5 0.50.5 0.50.5 0.50.5 0.50.5 0.50.5 0.50.5

실시예Example 1 One

반도체 칩이 실장된 회로 기판 상에 에폭시 수지 조성물 I을 175℃, 110sec 조건으로 트랜스퍼 성형하여 제1밀봉층을 형성하였다. 그런 다음, 상기 기판의 하부에 지지 부재를 부착하고, 레이저 드릴링(레이저 비아 홀 드릴러, SPD2000U, 韓)이오테크닉스)을 통해 제1밀봉층과 기판을 제거한 다음, 제1밀봉층 상에 공극 크기가 600메쉬이고, 두께 100㎛ 인 전도성 시트(톱텍사, HNS)를 배치하고, 지그를 이용하여 상기 전도성 시트를 기판 및 제1밀봉층의 형상에 대응하도록 성형하였다. 그런 다음, 상기 제조예에 의해 제조된 에폭시 수지 조성물 VII을 175℃, 110sec 조건으로 트랜스퍼 성형하여 제2밀봉층을 형성하여 반도체 패키지를 제조하였다. The first sealing layer was formed by transfer molding the epoxy resin composition I on the circuit board on which the semiconductor chip was mounted under conditions of 175°C and 110 sec. Then, a support member is attached to the lower part of the substrate, and the first sealing layer and the substrate are removed through laser drilling (laser via hole driller, SPD2000U, Korea), and the pore size on the first sealing layer is A conductive sheet (Toptec, HNS) having a thickness of 600 mesh and a thickness of 100 μm was disposed, and the conductive sheet was molded to correspond to the shape of the substrate and the first sealing layer using a jig. Then, the epoxy resin composition VII prepared by the above Preparation Example was transferred to form a second sealing layer under conditions of 175° C. and 110 sec to manufacture a semiconductor package.

실시예Example 2 2

전도성 시트로 공극 크기가 800메쉬이고, 두께 30㎛인전도성 시트(두성산업, IDF-GK)를 사용한 점을 제외하고는 실시예 1과 동일한 방법으로 반도체 패키지를 제조하였다.A semiconductor package was manufactured in the same manner as in Example 1, except that a conductive sheet having a pore size of 800 mesh and a thickness of 30 μm (Doosung Industrial, IDF-GK) was used as a conductive sheet.

비교예Comparative example 1 ~ 5 1 to 5

반도체 칩이 실장된 회로 기판 상에 에폭시 수지 조성물 I 또는 II를 175℃, 110sec 조건으로 트랜스퍼 성형하여 제1밀봉층을 형성하였다. 그런 다음, 상기 기판의 하부에 지지 부재를 부착하고, 레이저 드릴링(레이저 비아 홀 드릴러, SPD2000U, 韓)이오테크닉스)을 통해 기판과 제1밀봉층을 제거하고, 제1밀봉층 상에 상기 제조예에 의해 제조된 에폭시 수지 조성물 III, IV, V, VI 또는 VII을 175℃, 110sec 조건으로 트랜스퍼 성형하여 제2밀봉층을 형성하여 반도체 패키지를 제조하였다. 각 비교예에서 제1밀봉층 및 제2밀봉층을 형성하기 위해 사용된 에폭시 수지 조성물은 하기 [표 2]에 기재된 바와 같다.The first sealing layer was formed by transfer molding the epoxy resin composition I or II on the circuit board on which the semiconductor chip was mounted under conditions of 175° C. and 110 sec. Then, a support member was attached to the lower part of the substrate, and the substrate and the first sealing layer were removed through laser drilling (laser via hole driller, SPD2000U, Korea), and the preparation example above the first sealing layer. The epoxy resin composition III, IV, V, VI, or VII prepared by was transferred to mold at 175° C. for 110 sec to form a second sealing layer to prepare a semiconductor package. Epoxy resin compositions used to form the first sealing layer and the second sealing layer in each comparative example are as described in [Table 2] below.

비교예Comparative example 6 ~ 8 6 to 8

반도체 칩이 실장된 회로 기판 상에 상기 제조예에 의해 제조된 에폭시 수지 조성물 I을 175℃, 110sec 조건으로 트랜스퍼 성형하여 밀봉층을 형성하였다. 그런 다음, 스퍼터링을 통해 상기 밀봉층 상에 금속 박막을 형성하여 반도체 패키지를 제조하였다. 이때, 각 비교예의 금속 박막의 재질 및 두께는 하기 [표 2]에 기재된 바와 같다. A sealing layer was formed by transfer molding the epoxy resin composition I prepared according to Preparation Example on a circuit board having a semiconductor chip mounted thereon under conditions of 175°C and 110 sec. Then, a semiconductor package was manufactured by forming a metal thin film on the sealing layer through sputtering. At this time, the material and thickness of the metal thin film of each comparative example are as described in Table 2 below.

제1밀봉층1st sealing layer 제2밀봉층2nd sealing layer 비교예 1Comparative Example 1 II IIIIII 비교예 2Comparative Example 2 II IVIV 비교예 3Comparative Example 3 IIII VV 비교예 4Comparative Example 4 IIII VIVI 비교예 5Comparative Example 5 II VIIVII 비교예 6Comparative Example 6 II 0.018mm 두께의 Cu 박막0.018mm thick Cu thin film 비교예 7Comparative Example 7 II 0.02mm 두께의 Al 박막0.02mm thick Al thin film 비교예 8Comparative Example 8 II 0.01mm 두께의 In 박막0.01mm thick In thin film

비교예Comparative example 9 9

반도체 칩이 실장된 회로 기판 상에 에폭시 수지 조성물 I을 175℃, 110sec 조건으로 트랜스퍼 성형하여 제1밀봉층을 형성하였다. 그런 다음, 상기 기판의 하부에 지지 부재를 부착하고, 레이저 드릴링(레이저 비아 홀 드릴러, SPD2000U, 韓)이오테크닉스)을 통해 기판 및 제1밀봉층을 제거하고, 제1밀봉층 상에 두께 0.08mm의 공극이 없는 전도성 필름(두성 산업, IDF-GK)를 배치하고, 지그를 이용하여 제1밀봉층의 형상에 대응하도록 성형하였다. 그런 다음, 상기 제조예에 의해 제조된 에폭시 수지 조성물 VII을 175℃, 110sec 조건으로 트랜스퍼 성형하여 제2밀봉층을 형성하여 반도체 패키지를 제조하였다. The first sealing layer was formed by transfer molding the epoxy resin composition I on the circuit board on which the semiconductor chip was mounted under conditions of 175°C and 110 sec. Then, a support member is attached to the lower portion of the substrate, and the substrate and the first sealing layer are removed through laser drilling (laser via hole driller, SPD2000U, Korea), and a thickness of 0.08 mm on the first sealing layer is performed. A conductive film (Doosung Industrial, IDF-GK) having no voids was disposed and molded to correspond to the shape of the first sealing layer using a jig. Then, the epoxy resin composition VII prepared by the above Preparation Example was transferred to form a second sealing layer under conditions of 175° C. and 110 sec to manufacture a semiconductor package.

비교예Comparative example 10 10

반도체 칩이 실장된 회로 기판 상에 에폭시 수지 조성물 I을 175℃, 110sec 조건으로 트랜스퍼 성형하여 제1밀봉층을 형성하였다. 그런 다음, 상기 기판의 하부에 지지 부재를 부착하고, 레이저 드릴링(레이저 비아 홀 드릴러, SPD2000U, 韓)이오테크닉스)을 통해 기판 및 제1밀봉층을 제거하고, 제1밀봉층 상에 전도성 페이스트(두성산업, IDF-GK)를 도포하고 건조시킨 다음, 상기 제조예에 의해 제조된 에폭시 수지 조성물 VII을 175℃, 110sec 조건으로 트랜스퍼 성형하여 제2밀봉층을 형성하여 반도체 패키지를 제조하였다. The first sealing layer was formed by transfer molding the epoxy resin composition I on the circuit board on which the semiconductor chip was mounted under conditions of 175°C and 110 sec. Then, a support member is attached to the lower part of the substrate, and the substrate and the first sealing layer are removed through laser drilling (laser via hole driller, SPD2000U, Korea), and a conductive paste on the first sealing layer ( Doosung Industries, IDF-GK) was applied and dried, and then the epoxy resin composition VII prepared according to Preparation Example was transferred to form a second sealing layer under conditions of 175°C and 110 sec to manufacture a semiconductor package.

물성 측정 방법How to measure physical properties

상기 실시예 및 비교예에 의해 제조된 반도체 패키지의 전자파 차폐율, 접착력, 신뢰성 및 Warpage을 하기와 같은 방법으로 측정하였다. 측정 결과는 하기 [표 3]에 나타내었다.The electromagnetic wave shielding rate, adhesion, reliability, and warpage of the semiconductor packages manufactured according to the Examples and Comparative Examples were measured by the following method. The measurement results are shown in the following [Table 3].

(1) 전자파 차폐율(dB): ASTM D4935-10 규격에 따라 30MHz~1.5 GHz에서의 전자파 차폐율을 측정하였다. 측정 시 환경 조건은 온도 23~25℃, 상대습도 57~59%, 대기압 99.7~101.7kPa였으며, Network Analyzer(E5071B, Agilant), Far field testfixture(B-01-N, W.E. Measurement) 및 Attenuator(272-4210-50, Rohde&Schwarz)를 이용하여 측정한 후 비교하였다.(1) Electromagnetic shielding rate (dB): The electromagnetic wave shielding rate at 30MHz to 1.5 GHz was measured according to ASTM D4935-10 standard. The environmental conditions at the time of measurement were temperature 23~25℃, relative humidity 57~59%, atmospheric pressure 99.7~101.7kPa, Network Analyzer(E5071B, Agilant), Far field testfixture(B-01-N, WE Measurement) and Attenuator(272 -4210-50, Rohde & Schwarz) was measured and compared.

(2) 접착력: 상기 각각의 실시예 및 비교예에서 사용된 것과 동일한 제1밀봉층 형성용 에폭시 수지 조성물 및 제2밀봉층 형성용 에폭시 수지 조성물을 이용하여 각 실시예 및 비교예의 접착력 측정용 시편을 제조하였다. 이때, 상기 제1밀봉층은 반도체 칩이 실장된 회로 기판 상에 제1밀봉층 형성용 에폭시 수지를 175℃, 150초 조건으로 컴프레션 몰딩하여 1.0mm 두께로 형성하였으며, 제1밀봉층 형성 후, 패키지 쏘잉 장비를 이용하여 19.5×19.5(mm)로 재단하고, 이를 20.0×20.0(mm) 크기의 몰드에 넣은 다음, 제2밀봉층 형성용 에폭시 수지 조성물을 몰딩하여 아래 지름이 3mm, 위 지름이 2mm인 원뿔 모양의 제2밀봉층을 형성하였다. 실시예 1 및 2, 비교예 9의 접착력 측정용 시편의 경우에는 제2밀봉층 형성 전에 전도성 시트 또는 전도성 필름을 삽입하였으며, 비교예 10의 접착력 측정용 시편의 경우, 제2밀봉층 형성 전에 전도성 페이스트를 도포, 건조하였다.(2) Adhesion: A specimen for measuring the adhesion of each Example and Comparative Example using the same epoxy resin composition for forming the first sealing layer and the epoxy resin composition for forming the second sealing layer as used in each of the above Examples and Comparative Examples. Was prepared. At this time, the first sealing layer was formed by compression molding an epoxy resin for forming the first sealing layer on the circuit board on which the semiconductor chip is mounted at 175°C for 150 seconds to have a thickness of 1.0 mm, and after forming the first sealing layer, Cut into 19.5 × 19.5 (mm) using a package sawing equipment, put it in a 20.0 × 20.0 (mm) mold, and then mold the epoxy resin composition for forming the second sealing layer so that the lower diameter is 3 mm and the upper diameter is A 2 mm conical second sealing layer was formed. In the case of the specimens for measuring adhesion of Examples 1 and 2 and Comparative Example 9, a conductive sheet or a conductive film was inserted before the formation of the second sealing layer, and in the case of the specimen for measuring the adhesion of Comparative Example 10, the conductivity was conducted before the formation of the second sealing layer. The paste was applied and dried.

한편, 비교예 6 ~ 8의 접착력 측정용 시편의 경우에는 제1밀봉층 형성 후에 스퍼터링을 통해 금속 박막을 형성하였고, 제2밀봉층은 형성하지 않았다. Meanwhile, in the case of the specimens for measuring adhesion of Comparative Examples 6 to 8, a metal thin film was formed through sputtering after forming the first sealing layer, and the second sealing layer was not formed.

상기와 같이 제조된 접착력 측정용 시편의 접착력을 측면을 지그(Zig)로 움직여 로드(Load)를 측정하는 Autograph (AGS-X, 동일시마즈)장비를 이용하여 측정하였다. The adhesive force of the specimen for measuring adhesive force prepared as described above was measured using an Autograph (AGS-X, Dongil Shimadzu) equipment that measures the load by moving the side of the specimen with a Zig.

(3) 신뢰성(%): 실시예 및 비교예에 의해 제조된 반도체 패키지를 130℃, 상대습도 85%인 환경에 168시간 동안 노출시켰다. 그런 다음, 상기 반도체 패키지들을 260에서 30초 동안 IR-Reflow를 1회 통과시킨 것을 3회 반복한 다음, 비파괴 검사기인 C-SAM(Scanning Acoustical Microscopy)와 광학 현미경을 통해 관찰하여, 패키지 200개 중 박리(Delamination) 발생된 패키지의 개수를 기록하고, 이 중 박리가 발생된 비율을 나타낸 것이다. (3) Reliability (%): The semiconductor packages manufactured according to Examples and Comparative Examples were exposed to an environment at 130° C. and 85% relative humidity for 168 hours. Then, the semiconductor packages were subjected to IR-Reflow 1 pass for 30 seconds at 260 and repeated 3 times, and then observed through a non-destructive testing machine C-SAM (Scanning Acoustical Microscopy) and an optical microscope. The number of packages in which delamination has occurred is recorded, and the percentage of delamination occurs is shown.

(4) Warpage(㎛): Shadow moire(AKRO MATRIX, IPO사)를 이용하여 JESD22-B112 규격에 따라 측정하였다. 시험에 사용된 반도페 패키지의 크기는 18×14mm 였으며, 반도체 칩의 크기는 13×11mm, 두께는 150㎛였다. (4) Warpage (㎛): Measured according to the JESD22-B112 standard using a shadow moire (AKRO MATRIX, IPO). The size of the Van Dope package used in the test was 18×14 mm, the size of the semiconductor chip was 13×11 mm, and the thickness was 150 μm.

전자파 차폐율(dB)Electromagnetic shielding rate (dB) 접착력
(kgf, @30℃)Adhesion
(kgf, @30℃) 신뢰성(%)responsibility(%) Warpage(㎛)Warpage(㎛) -30°-30° +260°+260° 실시예 1Example 1 9191 15.215.2 00 4646 7777 실시예 2Example 2 9292 15.315.3 00 4747 7575 비교예 1Comparative Example 1 4141 10.410.4 00 6666 8686 비교예 2Comparative Example 2 4343 11.111.1 00 6262 8383 비교예 3Comparative Example 3 4949 10.610.6 00 6363 8989 비교예 4Comparative Example 4 5151 11.311.3 00 5252 7575 비교예 5Comparative Example 5 5454 13.113.1 00 5151 7373 비교예 6Comparative Example 6 2727 6.46.4 3838 147147 105105 비교예 7Comparative Example 7 2323 6.56.5 3131 138138 112112 비교예 8Comparative Example 8 2121 5.95.9 2929 129129 113113 비교예 9Comparative Example 9 -- 0.00.0 100100 -- -- 비교예 10Comparative Example 10 5858 8.58.5 1414 108108 8787

상기 [표 3]을 통해, 본 발명에 따른 실시예 1 ~ 2의 반도체 패키지가 비교예의 반도체 패키지들에 현저하게 우수한 전자파 차폐율을 가짐을 확인할 수 있다. 또한, 실시예 1 ~ 2의 반도체 패키지는 접착력 및 Warpage도 비교예들의 반도체 패키지에 비해 우수하다.From the above [Table 3], it can be seen that the semiconductor packages of Examples 1 to 2 according to the present invention have remarkably excellent electromagnetic wave shielding rates to the semiconductor packages of the comparative example. In addition, the semiconductor packages of Examples 1 to 2 have excellent adhesion and warpage compared to the semiconductor packages of the comparative examples.

이에 비해, 전도성 시트를 사용하지 않은 비교예 1 ~ 5의 반도체 패키지는 신뢰성을 우수하나, 전자파 차폐 성능, 접착력 및 Warpage이 떨어짐을 알 수 있다.In contrast, it can be seen that the semiconductor packages of Comparative Examples 1 to 5 without using the conductive sheet have excellent reliability, but have poor electromagnetic shielding performance, adhesion, and warpage.

또한, 금속 박막이 형성된 비교예 6 ~ 8, 공극이 없는 전도성 필름을 사용한 비교예 10의 경우 전자파 차폐율, 접착력, 신뢰성 및 Warpage이 모두 떨어짐을 알 수 있다.In addition, it can be seen that in the case of Comparative Examples 6 to 8 in which the metal thin film was formed and Comparative Example 10 using a conductive film without voids, the electromagnetic wave shielding rate, adhesion, reliability, and warpage were all deteriorated.

전도성 시트 대신 전도성 페이스트를 사용한 비교예 9의 경우, 전도성 페이스트와 밀봉층 사이에 박리가 발생하여 제품으로 사용할 수 없었다. In the case of Comparative Example 9 in which the conductive paste was used instead of the conductive sheet, peeling occurred between the conductive paste and the sealing layer, so that the product could not be used.

이상 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.Although the embodiments of the present invention have been described above, the present invention is not limited to the above embodiments, but may be manufactured in various different forms, and those of ordinary skill in the art to which the present invention pertains to the technical idea of the present invention. It will be appreciated that it can be implemented in other specific forms without changing or essential features. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not limiting.

110, 210, 310: 기판
120, 220a, 220b, 320a, 320b, 320c: 반도체칩
130, 230, 330: 제1밀봉층
140, 240, 340: 전도성 시트
150, 250, 350: 제2밀봉층
500: 지지부재110, 210, 310: substrate
120, 220a, 220b, 320a, 320b, 320c: semiconductor chip
130, 230, 330: first sealing layer
140, 240, 340: conductive sheet
150, 250, 350: second sealing layer
500: support member

Claims (6)

적어도 하나 이상의 반도체 칩이 실장된 기판;
상기 반도체 칩을 밀봉하는 제1밀봉층;
상기 기판 및 제1밀봉층 상에 구비되며, 다수의 공극(Cavity)을 갖는 전도성 시트; 및
상기 전도성 시트 상에 형성되는 제2밀봉층을 포함하는 반도체 패키지이며,
상기 전도성 시트는 두께가 30㎛ 내지 150㎛이고,
상기 제1밀봉층은 제1에폭시 수지, 제1경화제 및 무기 충전제를 포함하는 제1에폭시 수지 조성물에 의해 형성되고,
상기 제2밀봉층은 제2에폭시 수지, 제2경화제 및 전자파 차폐 물질을 포함하는 제2에폭시 수지 조성물에 의해 형성되고,
상기 전자파 차폐 물질은 금속, 카본 블랙, 카본 나노튜브, 카본 나노와이어, 카본 나노로드, 카본 코팅된 금속 및 페라이트 중 적어도 1종을 포함하고,
상기 전자파 차폐 물질은 제2에폭시 수지 조성물 중 1 내지 40중량%로 포함되는 반도체 패키지.
A substrate on which at least one semiconductor chip is mounted;
A first sealing layer sealing the semiconductor chip;
A conductive sheet provided on the substrate and the first sealing layer and having a plurality of cavities; And
It is a semiconductor package including a second sealing layer formed on the conductive sheet,
The conductive sheet has a thickness of 30 μm to 150 μm,
The first sealing layer is formed of a first epoxy resin composition comprising a first epoxy resin, a first curing agent and an inorganic filler,
The second sealing layer is formed of a second epoxy resin composition comprising a second epoxy resin, a second curing agent, and an electromagnetic wave shielding material,
The electromagnetic wave shielding material includes at least one of metal, carbon black, carbon nanotube, carbon nanowire, carbon nanorod, carbon coated metal, and ferrite,
The electromagnetic wave shielding material is a semiconductor package containing 1 to 40% by weight of the second epoxy resin composition.
제1항에 있어서,
상기 전도성 시트는 공극 크기가 300메쉬 내지 1340메쉬인 반도체 패키지.
The method of claim 1,
The conductive sheet is a semiconductor package having a pore size of 300 mesh to 1340 mesh.
제1항에 있어서,
상기 전도성 시트는 금속 코팅된 합성 섬유사로 이루어진 것인 반도체 패키지.
The method of claim 1,
The conductive sheet is a semiconductor package made of a metal-coated synthetic fiber yarn.
제1항에 있어서,
상기 제2에폭시 수지 조성물은 무기 충전제를 더 포함하는 것인 반도체 패키지.
The method of claim 1,
The second epoxy resin composition is a semiconductor package further comprising an inorganic filler.
제1항에 있어서,
상기 반도체 패키지는 이종의 반도체 칩들을 포함하는 것인 반도체 패키지.
The method of claim 1,
The semiconductor package is a semiconductor package including heterogeneous semiconductor chips.
제1항에 있어서,
상기 반도체 패키지는 시스템 인 패키지(System In Package) 구조인 반도체 패키지.
The method of claim 1,
The semiconductor package is a semiconductor package having a system in package structure.
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