KR102135344B1 - Nitride semiconductor device and method for manufacturing the same - Google Patents

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Abstract

질화물 반도체 소자 및 이의 제조 방법이 개시된다. 본 발명의 실시 예들은, 리세스 게이트 공정 시에 게이트 아래 영역을 부분적으로 식각함으로써 기존의 리세스 공정을 통해 발생하는 전류 특성 감소의 문제를 해결하고, 이에 따라 반도체 소자의 특성을 향상시킬 수 있다. 본 발명의 실시 예들은, 게이트 아래 영역의 불연속적 부분 식각을 통하여, 전자 농도가 감소하는 채널 영역을 최소화함으로써, 리세스 공정 시에 발생하는 전류 감소 현상을 보완할 수 있다. 본 발명의 실시 예들은, 리세스 영역을 불연속적으로 형성함으로써 소스 전극 및 드레인 전극의 사이의 게이트 전극 하부에 2차원 전자 가스 채널이 모두 제거되지 아니하도록 함으로써 전류 감소를 최소화할 수 있고, 불연속적으로 부분 식각한 영역에서 발생하는 넓은 표면적을 가지는 공핍 영역을 통해 질화물 반도체 소자, 예를 들어 HFET 소자의 단점인 노멀리 온 형태를 노멀리 오프 형태로 바꿀 수 있다.A nitride semiconductor device and a method of manufacturing the same are disclosed. Embodiments of the present invention, by partially etching the region under the gate during the recess gate process, can solve the problem of reducing the current characteristics that occur through the existing recess process, thereby improving the characteristics of the semiconductor device . Embodiments of the present invention can compensate for the current reduction phenomenon occurring in the recess process by minimizing the channel region in which electron concentration decreases through discontinuous partial etching of the region under the gate. Embodiments of the present invention can minimize the current reduction by discontinuously forming the recess region so that the two-dimensional electron gas channel is not removed under the gate electrode between the source electrode and the drain electrode, and discontinuity is reduced. As a result, the normally on form, which is a disadvantage of the nitride semiconductor device, for example, an HFET device, may be changed to a normally off form through a depletion area having a large surface area generated in a partially etched area.

Description

질화물 반도체 소자 및 이의 제조 방법{NITRIDE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}Nitride semiconductor device and manufacturing method therefor{NITRIDE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 노멀리 오프(Normally Off) 형태의 질화물 반도체 소자 및 이의 제조 방법에 관한 것이다.The present invention relates to a normally off type nitride semiconductor device and a manufacturing method thereof.

질화물 반도체는 광대역 밴드 갭 화합물 반도체로서, 가시 범위와, 넓게는 자외선 범위까지 광을 방출하는 것이 가능하다. 청자색 레이저 다이오드 및 청색 발광 다이오드는 광 픽업 장치, 신호등, 퍼블릭 디스플레이, 액정의 백라이트, 조명에 이르기까지 넓은 분야에서 사용되고 있다.The nitride semiconductor is a broadband band gap compound semiconductor, and can emit light in a visible range and broadly an ultraviolet range. Blue-violet laser diodes and blue light-emitting diodes are used in a wide range of fields from optical pickup devices, traffic lights, public displays, liquid crystal backlights, and lighting.

질화물 반도체는 실리콘에 비해 높은 임계 전계, 낮은 온(on) 저항, 고온, 고주파 동작 특성이 주목되어, 차세대 반도체 소자의 재료로 선행 연구되고 있다.Nitride semiconductors have a high critical electric field, low on-resistance, high temperature, and high frequency operation characteristics compared to silicon, and have been studied as a material for next-generation semiconductor devices.

고출력 전력 소자에는, 일반적으로 금속 산화막 반도체 전계 효과 트랜지스터(Metal-Oxide Semiconductor Field-Effect-Transistor; MOSFET)와, 절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor; IGBT)가 있다. 또한, 갈륨 나이트라이드(Gallium Nitride; GaN) 계열로는, 고전자 이동도 트랜지스터(High Electron Mobility Transistor; HEMT), 이종 접합 전계 효과 트랜지스터(Heterojunction Field-Effect Transistor; HFET) 및 MOSFET 등의 소자가 연구되고 있다.High-power power devices generally include a metal oxide semiconductor field-effect transistor (MOSFET) and an insulated gate bipolar transistor (IGBT). In addition, as gallium nitride (GaN) series, devices such as high electron mobility transistors (HEMTs), heterojunction field-effect transistors (Heterojunction Field-Effect Transistors, HFETs) and MOSFETs are studied. Is becoming.

HEMT는, 높은 전자의 이동도를 이용하여 고주파 특성의 통신 소자 등에 이용되고 있다. 반면, MOSFET의 경우에는, 좋은 게이트 산화막의 부재와, 선택적으로 P형, 혹은 N형 영역을 만들기 위한 이온 주입 및 열 확산 공정의 어려움 등으로 인해, 소자의 특성이 GaN이 갖는 물질적 특성에 비해 그 효과가 두드러지지 못하고 있다.HEMTs are used in high-frequency communication elements and the like using high electron mobility. On the other hand, in the case of a MOSFET, due to the absence of a good gate oxide film and the difficulty of ion implantation and heat diffusion processes to selectively form a P-type or N-type region, the device characteristics are compared to those of GaN. The effect is not noticeable.

도 1은 이종 접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다. 도 1을 참조하면, 일반적인 HFET는 기판(1), 상기 기판 상에 형성된 제1 GaN층(2), 상기 제1 GaN층 상에 형성되는 AlGaN층(3), 상기 AlGaN층 상에 형성되는 제2 GaN층(4), 상기 제2 GaN층 상에 형성되는 게이트(Gate) 전극(5), 소스(Source) 전극(6) 및 드레인(Drain) 전극(7)을 포함한다.1 is an exemplary view showing a general structure of a heterojunction field effect transistor (HFET). Referring to FIG. 1, a typical HFET includes a substrate 1, a first GaN layer 2 formed on the substrate, an AlGaN layer 3 formed on the first GaN layer, and an AlGaN layer formed on the substrate. It includes a 2 GaN layer 4, a gate electrode 5 formed on the second GaN layer, a source electrode 6 and a drain electrode 7.

일반적인 HFET는 쇼트키(schottky) 게이트 전극을 통해 드레인 전극에서 소스 전극으로 흐르는 2DEG(Two-Dimensional Electron Gas) 전류를 스위칭(switching) 동작한다.In a typical HFET, a two-dimensional electron gas (2DEG) current flowing from a drain electrode to a source electrode through a Schottky gate electrode is switched.

일반적인 HFET 소자의 경우, 게이트 동작을 이용한 쇼트키 특성의 퀄리티가 소자의 스위칭 특성에 커다란 영향을 줄 수 있다. 따라서, 게이트 쪽 누설 전류(leakage)를 최소화하고, 공핍 영역을 확대하는 역할이 무엇보다 중요하다. 또한 이종 접합 구조에서의 2DEG 채널의 전류 흐름을 평상시에서는 턴-오프(turn-off) 되도록 문턱 전압(공급 전압)을 양의 방향으로 이동시키는 기술이 필요하다.In the case of a typical HFET device, the quality of the Schottky characteristic using the gate operation can greatly affect the switching characteristics of the device. Therefore, the role of minimizing the leakage current at the gate side and expanding the depletion region is most important. In addition, a technique is needed to move the threshold voltage (supply voltage) in a positive direction so that the current flow of the 2DEG channel in the heterojunction structure is normally turned off.

이러한 HFET 소자는, 전압, 전류 특성에서 우수하여 고출력 전력 소자로 사용하기 위해 많은 시도가 이루어지고 있으나, MOSFET 및 IGBT 등 다른 소자와는 달리 노멀리 온(Normally On) 형태를 가지는 단점이 있다. 노멀리 온 소자의 경우 회로를 구성하는 데에 있어서, 복잡도가 높아져 만들기 어렵다. 이 때문에, 문턱 전압을 높이기 위한 방안으로 플라즈마 처리, p-GaN 성장 및 리세스 게이트 등의 방안이 연구되고 있다.These HFET devices are excellent in voltage and current characteristics, and many attempts have been made to use them as high output power devices. However, unlike other devices such as MOSFETs and IGBTs, they have a normally on form. In the case of a normally-on device, in constructing a circuit, complexity is high and difficult to make. For this reason, methods such as plasma processing, p-GaN growth, and recess gates have been studied as methods for increasing the threshold voltage.

문턱 전압을 높이는 가장 일반적인 방식인 리세스 게이트 방식은, 게이트 아래 영역의 AlGaN층을 식각하여 그 영역에서 흐르는 2DEG 채널의 농도를 낮추는 방식이다. 일반적으로, 리세스 공정을 통해 플라즈마 에너지에 의한 구조 변화가 발생하여, 게이트 영역으로 누설 전류가 증가하게 되기 때문에, 리세스 공정 후 절연막을 도포하는 MISHFET(Metal Insulator Semiconductor HFET) 소자가 적용되고 있다.The recess gate method, which is the most common method of increasing the threshold voltage, is a method of etching the AlGaN layer in the region under the gate and lowering the concentration of the 2DEG channel flowing in the region. In general, since a structure change due to plasma energy occurs through a recess process, and a leakage current increases to a gate region, a metal insulator semiconductor HFET (MISHFET) device that applies an insulating film after the recess process is applied.

리세스 공정 시, 2DEG의 농도를 낮추어 전류 특성이 나빠지게 되고, 그 결과 HFET 소자가 노멀리 오프(Normally Off) 형태를 가지는 반면 기존의 장점인 큰 전류 특성이 감소하게 될 수 있다.In the recess process, the current characteristic is deteriorated by lowering the concentration of 2DEG, and as a result, the HFET device has a normally off form, whereas a large current characteristic, which is a conventional advantage, may be reduced.

이러한 단점을 극복하기 위한 방안으로, AlGaN 층의 두께를 두껍게 성장하는 방법과, AlGaN층을 알루미늄 나이트라이드 층으로 치환하여 AlN/GaN HFET 소자를 제작하는 방식, 또는 p-GaN층 증착 방식 등이 연구되고 있다. 그러나, 이들은 일반적으로 고품질의 에피층 성장(epitaxial layer growth)이 어렵다는 문제점이 있다. 두꺼운 AlGaN 성장 및 AlN층 성장은, 에피층의 격자 상수의 차이에 따른 스트레스에 따라, 물질 구조가 깨지는 현상이 발생할 수 있다. p-GaN 층 증착은 GaN의 특성상 p-type의 도핑(doping)이 제대로 되지 않아, 증착이 어려울 수 있다.As a method for overcoming these drawbacks, a method of thickening the thickness of the AlGaN layer, a method of manufacturing an AlN/GaN HFET device by replacing the AlGaN layer with an aluminum nitride layer, or a p-GaN layer deposition method are studied. Is becoming. However, they generally have a problem of high quality epitaxial layer growth. In the thick AlGaN growth and the AlN layer growth, a material structure may be broken depending on stress according to a difference in the lattice constant of the epi layer. Deposition of the p-GaN layer may be difficult due to the nature of GaN, so p-type doping is not properly performed.

본 발명의 실시 예들은 게이트 아래 영역을 전부 식각하지 아니하고 부분적으로 식각하여 노멀리 오프 형태를 갖도록 한 질화물 반도체 소자 및 이의 제조 방법을 제공하는 데에 일 목적이 있다.One embodiment of the present invention has an object to provide a nitride semiconductor device and a method for manufacturing the semiconductor device having a normally-off shape by partially etching the entire area under the gate.

일 실시 예에 따른 질화물 반도체 소자는, 기판 위에 형성되고, 질화물계 반도체로 이루어진 버퍼층과, 리세스 영역을 구비하고, 상기 버퍼층 위에 형성되는 장벽층과, 상기 리세스 영역 위에 형성되는 게이트 전극과, 상기 장벽층 위에 각각 접촉되는 소스 전극 및 드레인 전극을 포함하여 구성된다.The nitride semiconductor device according to an exemplary embodiment is formed on a substrate, includes a buffer layer made of a nitride-based semiconductor, a recess region, a barrier layer formed on the buffer layer, a gate electrode formed on the recess region, It is configured to include a source electrode and a drain electrode respectively contacting the barrier layer.

상기 리세스 영역은, 상기 소스 전극 및 드레인 전극의 사이에 위치하고, 상기 게이트 전극이 차지하는 면적 이하의 면적을 갖도록 형성된다.The recess region is positioned between the source electrode and the drain electrode, and is formed to have an area equal to or less than the area occupied by the gate electrode.

또, 상기 리세스 영역은, 복수의 식각 영역들이 불연속적으로 형성될 수 있다.In addition, the recess region may include a plurality of etch regions discontinuously.

또, 상기 리세스 영역은, 상기 복수의 식각 영역들이 일정한 패턴으로 배치될 수 있다.Also, the recess region may include the plurality of etch regions in a constant pattern.

상기 복수의 식각 영역들 사이의 거리는, 1 내지 100 나노미터일 수 있다.The distance between the plurality of etch regions may be 1 to 100 nanometers.

다른 실시 예에 따른 질화물 반도체 소자는, 기판 위에 형성되고, 질화물계 반도체로 이루어진 버퍼층과, 리세스 영역을 구비하고, 상기 버퍼층 위에 형성되는 장벽층과, 상기 리세스 영역 위에 형성되는 게이트 전극과, 상기 장벽층 위에 각각 접촉되는 소스 전극 및 드레인 전극과, 상기 장벽층과 상기 전극들 사이에 형성되고, 알루미늄 갈륨 나이트라이드로 이루어지는 캡층을 포함하여 구성된다.A nitride semiconductor device according to another embodiment is formed on a substrate, a buffer layer made of a nitride-based semiconductor, a recess region, a barrier layer formed on the buffer layer, a gate electrode formed on the recess region, It comprises a source electrode and a drain electrode respectively contacted on the barrier layer, and a cap layer formed between the barrier layer and the electrodes and made of aluminum gallium nitride.

상기 버퍼층은, 상부에 2차원 전자 가스 채널을 구비하고, 상기 리세스 영역은, 상기 2차원 전자 가스 채널 위 또는 상기 버퍼층의 일부의 깊이까지 형성된다.The buffer layer has a two-dimensional electron gas channel on the top, and the recess region is formed on the two-dimensional electron gas channel or to a depth of a part of the buffer layer.

또 다른 실시 예에 따른 질화물 반도체 소자에 있어서, 상기 게이트 전극은, 상기 리세스 영역 위에 형성되는 게이트 절연막층을 포함하여 구성된다.In a nitride semiconductor device according to another embodiment, the gate electrode includes a gate insulating layer formed on the recess region.

일 실시 예에 따른 질화물 반도체 소자의 제조 방법은, 기판 위에 버퍼층을 형성하는 단계와, 상기 버퍼층 위에 장벽층을 형성하는 단계와, 상기 장벽층 위에 소스 전극 및 드레인 전극을 형성하는 단계와, 상기 소스 전극 및 드레인 전극의 사이의 상기 장벽층에 리세스 영역을 형성하는 단계와, 상기 리세스 영역 위에 게이트 전극을 형성하는 단계를 포함하여 구성된다. 여기서, 상기 리세스 영역을 형성하는 단계는, 상기 게이트 전극이 차지하는 면적 이하의 면적을 갖도록 상기 리세스 영역을 형성한다.A method of manufacturing a nitride semiconductor device according to an embodiment includes forming a buffer layer on a substrate, forming a barrier layer on the buffer layer, forming a source electrode and a drain electrode on the barrier layer, and the source. And forming a recess region in the barrier layer between the electrode and the drain electrode, and forming a gate electrode over the recess region. Here, in the forming of the recess region, the recess region is formed to have an area equal to or less than the area occupied by the gate electrode.

본 발명의 실시 예들은, 리세스 게이트 공정 시에 게이트 아래 영역을 부분적으로 식각함으로써 기존의 리세스 공정을 통해 발생하는 전류 특성 감소의 문제를 해결하고, 이에 따라 반도체 소자의 특성을 향상시킬 수 있다.Embodiments of the present invention, by partially etching the region under the gate during the recess gate process, can solve the problem of reducing the current characteristics that occur through the existing recess process, thereby improving the characteristics of the semiconductor device .

본 발명의 실시 예들은, 게이트 아래 영역의 불연속적 부분 식각을 통하여, 전자 농도가 감소하는 채널 영역을 최소화함으로써, 리세스 공정 시에 발생하는 전류 감소 현상을 보완할 수 있다.Embodiments of the present invention can compensate for the current reduction phenomenon occurring in the recess process by minimizing the channel region in which electron concentration decreases through discontinuous partial etching of the region under the gate.

본 발명의 실시 예들은, 게이트 전극 하부의 리세스 영역을 불연속적으로 형성함에 따라, 2차원 전자 가스 채널이 모두 제거되는 문제점을 해결하고, 소스 전극 및 드레인 전극의 사이의 게이트 전극 하부에 2차원 전자 가스 채널이 모두 제거되지 아니하도록 함으로써 전류 감소를 최소화할 수 있다.Embodiments of the present invention solve the problem that all the two-dimensional electron gas channels are removed as the recess region under the gate electrode is discontinuously formed, and the two-dimensional under the gate electrode between the source electrode and the drain electrode. The current reduction can be minimized by preventing all electron gas channels from being removed.

본 발명의 실시 예들은, 불연속적으로 부분 식각한 영역에서 발생하는 넓은 표면적을 가지는 공핍 영역을 통해 질화물 반도체 소자, 예를 들어 HFET 소자의 단점인 노멀리 온 형태를 노멀리 오프 형태로 바꿀 수 있다.According to embodiments of the present invention, a normally-on form, which is a disadvantage of a nitride semiconductor device, for example, an HFET device, may be changed to a normally-off form through a depletion area having a large surface area occurring in a discontinuously partially etched area. .

도 1은 이종 접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 보인 예시도;
도 2 및 도 3은 본 발명의 실시 예들에 따른 질화물 반도체 소자의 구조를 보인 도들;
도 4 내지 도 6은 본 발명의 실시 예들에 있어서의 리세스 영역의 여러 형태를 보인 도들;
도 7은 일 실시 예에 따른 질화물 반도체 소자의 제조 방법을 개략적으로 보인 흐름도;
도 8a 내지 도 8d는 일 실시 예에 따른 질화물 반도체를 제조하는 동작을 설명하기 위한 예시도들; 및
도 9는 다른 실시 예에 따른 질화물 반도체 소자의 구조를 보인 도이다.1 is an exemplary view showing a general structure of a heterojunction field effect transistor (HFET);
2 and 3 are diagrams showing the structure of a nitride semiconductor device according to embodiments of the present invention;
4 to 6 are views showing various types of recess areas in the embodiments of the present invention;
7 is a flowchart schematically showing a method of manufacturing a nitride semiconductor device according to an embodiment;
8A to 8D are exemplary views for explaining an operation of manufacturing a nitride semiconductor according to an embodiment; And
9 is a view showing a structure of a nitride semiconductor device according to another embodiment.

도 2를 참조하면, 일 실시 예에 따른 질화물 반도체 소자는, 버퍼층과, 장벽층, 그리고 게이트 전극, 소스 전극, 드레인 전극을 포함하여 구성된다.Referring to FIG. 2, a nitride semiconductor device according to an embodiment includes a buffer layer, a barrier layer, and a gate electrode, a source electrode, and a drain electrode.

버퍼층(10)은 기판(1) 위에 형성되고, 질화물계 반도체로 이루어진다. 장벽층(20)은 버퍼층(10) 위에 형성되고, 리세스 영역(30)을 구비한다. 게이트 전극(40)은 리세스 영역(30) 위에 형성된다. 또, 소스 전극(50) 및 드레인 전극(60)은 장벽층(20) 위에 각각 접촉된다.The buffer layer 10 is formed on the substrate 1 and is made of a nitride-based semiconductor. The barrier layer 20 is formed on the buffer layer 10 and has a recess region 30. The gate electrode 40 is formed on the recess region 30. In addition, the source electrode 50 and the drain electrode 60 are respectively contacted on the barrier layer 20.

기판(1)은 사파이어 기판 등과 같은 절연성 기판일 수 있다. 또, 기판(1)은 갈륨 나이트라이드(GaN) 기판, 실리콘 카바이트(SiC) 기판, 및 실리콘(Si) 기판 중 하나로 이루어질 수 있다. 기판(1)은 질화물 반도체 소자의 제작 후에 제거될 수 있다. 이 경우, 최종적인 소자의 구조는 기판(1)이 없는 구조일 수 있다.The substrate 1 may be an insulating substrate such as a sapphire substrate. In addition, the substrate 1 may be made of one of a gallium nitride (GaN) substrate, a silicon carbide (SiC) substrate, and a silicon (Si) substrate. The substrate 1 may be removed after fabrication of the nitride semiconductor device. In this case, the final device structure may be a structure without the substrate 1.

버퍼층(10)은, 도핑되지 아니한 GaN층(undoped GaN)이거나, 또는 카본(Carbon), 아이언(Fe), 마그네슘(Mg), 및 이들의 조합 중 하나로 도핑된 고저항 GaN층이다. 버퍼층(10)의 두께는, 0.5 내지 10 마이크로미터(μm), 바람직하게는 0.6 내지 3 μm이 좋다. 버퍼층(10)에 도핑된 불순물 농도는, 1e17/cm3 내지 1e20/cm3이다. 바람직하게는 1e18/cm3 내지 1e19/cm3의 농도를 갖도록 한다. 버퍼층(10)의 상부, 즉 버퍼층(10)과 장벽층(20)이 맞닿는 부분의 아래에는 2차원 전자 가스 채널(2 Dimensional Electron Gas; 2DEG)이 형성된다.The buffer layer 10 is an undoped GaN layer, or a high-resistance GaN layer doped with one of carbon, iron (Fe), magnesium (Mg), and combinations thereof. The thickness of the buffer layer 10 is preferably 0.5 to 10 micrometers (μm), preferably 0.6 to 3 μm. The impurity concentration doped in the buffer layer 10 is 1e17/cm 3 to 1e20/cm 3 . Preferably, it has a concentration of 1e18/cm 3 to 1e19/cm 3 . A two-dimensional electron gas channel (2DEG) is formed above the buffer layer 10, that is, below the portion where the buffer layer 10 and the barrier layer 20 abut.

버퍼층(10)은, 다양한 방식(방법)으로 형성될 수 있다. 금속-유기 화학적 기상 증착(Metal Organic Chemical Vapor Deposition; MOCVD), 분자선 에피택시(Molecular Beam Epitaxy; MBE), 수소화물 기상 에피택시(Hydride Vapor Phase Epitaxy; HVPE), 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD), 스퍼터링(Sputtering), 및 원자층 증착(AtOhmic Layer Deposition; ALD) 중 하나 이상을 근거로 형성될 수 있다. 다만, 버퍼층(10)의 결정성을 고려하여, 버퍼층(10)은 금속-유기 화학적 기상 증착으로 제작하는 것이 일반적이다. Ga의 원료인 TMGa, N의 원료인 NH3를 리액터 안에서 고온으로 합성시켜 에피 성장을 하게 된다.The buffer layer 10 may be formed in various ways (methods). Metal-Organic Chemical Vapor Deposition (MOCVD), Molecular Beam Epitaxy (MBE), Hydride Vapor Phase Epitaxy (HVPE), Plasma Enhanced Chemical Vapor Deposition Deposition; PECVD), sputtering, and atomic layer deposition (AtOhmic Layer Deposition; ALD). However, considering the crystallinity of the buffer layer 10, the buffer layer 10 is generally manufactured by metal-organic chemical vapor deposition. Epi growth is performed by synthesizing the raw materials of Ga, TMGa, and NH 3 , which are raw materials of Ga, at high temperature in the reactor.

버퍼층(10)은, 도시하지 아니하였으나, 기판(1)과의 사이에 저저항층을 포함할 수 있다. 저저항층은, 일반적으로 엔-형 갈륨 나이트라이드(n-GaN)로 이루어진다. 저저항층의 두께는 0.01 내지 10 마이크로미터(μm)이다. 바람직하게는 저저항층의 두께가 0.1~2 μm이 되도록 성장시킨다. 저저항층도 버퍼층과 마찬가지로, 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착 등에 의해 형성될 수 있다.Although not illustrated, the buffer layer 10 may include a low-resistance layer between the substrate 1 and the substrate 1. The low-resistance layer is generally made of n-type gallium nitride (n-GaN). The thickness of the low resistance layer is 0.01 to 10 micrometers (μm). Preferably, the low-resistance layer is grown to a thickness of 0.1 to 2 μm. Like the buffer layer, the low-resistance layer may be formed by metal-organic chemical vapor deposition, molecular beam epitaxy, hydride vapor phase epitaxy, plasma chemical vapor deposition, or the like.

또, 도시하지 아니하였으나, 버퍼층(10)과 기판(1)의 사이에는 AlxGa1 - xN (0≤x≤1)으로 이루어지는 AlGaN층이 더 형성될 수 있다.In addition, although not shown, an AlGaN layer made of Al x Ga 1 - x N (0≤x≤1) may be further formed between the buffer layer 10 and the substrate 1.

장벽층(20)은, 알루미늄 갈륨 나이트라이드(AlGaN), 즉 AlxGa1 - xN (0≤x≤1)로 이루어진다. 장벽층(20)의 두께는 0 내지 100 나노미터(nm)이다. 바람직하게는 0~10 nm이 되도록 성장시킨다. AlGaN의 Al 조성은 1~100%, 바람직하게는 10~50% 정도로 성장시킨다. 장벽층(20)도 버퍼층(10)과 마찬가지로, 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착 등에 의해 형성될 수 있다.The barrier layer 20 is made of aluminum gallium nitride (AlGaN), that is, Al x Ga 1 - x N (0≤x≤1). The thickness of the barrier layer 20 is 0 to 100 nanometers (nm). Preferably, it is grown to 0 to 10 nm. The Al composition of AlGaN is grown to about 1 to 100%, preferably about 10 to 50%. The barrier layer 20, like the buffer layer 10, may be formed by metal-organic chemical vapor deposition, molecular beam epitaxy, hydride vapor phase epitaxy, plasma chemical vapor deposition, or the like.

예를 들어, 도 8a 및 도 8b에 도시한 바와 같이, 기판(1) 위에 2DEG가 형성되는 GaN 버퍼층(10)을 0.5~10 μm, 바람직하게는 0.6~3 μm을 성장시킨 후, AlGaN 장벽층(20)을 0~100 nm, 바람직하게는 0~10 nm의 두께로 성장시켜 일 실시 예에 따른 질화물 반도체 소자를 제조한다.For example, as shown in FIGS. 8A and 8B, after growing the GaN buffer layer 10 on which the 2DEG is formed on the substrate 1 by 0.5 to 10 μm, preferably 0.6 to 3 μm, the AlGaN barrier layer (20) is grown to a thickness of 0 to 100 nm, preferably 0 to 10 nm, to produce a nitride semiconductor device according to an embodiment.

도 3을 참조하면, 다른 실시 예에 따른 질화물 반도체 소자는, 기판(1) 위에 형성되고, 질화물계 반도체로 이루어진 버퍼층(20)과, 리세스 영역(30)을 구비하고, 상기 버퍼층(10) 위에 형성되는 장벽층(20)과, 상기 리세스 영역(30) 위에 형성되는 게이트 전극(40)과, 상기 장벽층(20) 위에 각각 접촉되는 소스 전극(50) 및 드레인 전극(60)과, 상기 장벽층(20)과 전극들 사이에 형성되고, 알루미늄 갈륨 나이트라이드로 이루어지는 캡층(70)을 포함하여 구성된다.Referring to FIG. 3, a nitride semiconductor device according to another embodiment is formed on a substrate 1 and includes a buffer layer 20 made of a nitride-based semiconductor and a recess region 30, and the buffer layer 10 A barrier layer 20 formed above, a gate electrode 40 formed over the recessed region 30, a source electrode 50 and a drain electrode 60 respectively contacting the barrier layer 20, It is formed between the barrier layer 20 and the electrodes, and includes a cap layer 70 made of aluminum gallium nitride.

캡층(70)도 장벽층(20)과 마찬가지로, 알루미늄 갈륨 나이트라이드(AlGaN), 즉 AlxGa1 - xN (0≤x≤1)로 이루어진다. Al 조성은 0 내지 100%를 사용할 수 있다. 두께는 0 내지 10 나노 미터, 바람직하게는 0~5 nm정도로 성장시킨다.Like the barrier layer 20, the cap layer 70 is made of aluminum gallium nitride (AlGaN), that is, Al x Ga 1 - x N (0≤x≤1). Al composition may be used from 0 to 100%. The thickness is grown to 0 to 10 nanometers, preferably about 0 to 5 nm.

이 경우, 리세스 영역은(30)은, 캡층(70)과, 장벽층(20), 및 버퍼층(10)의 일부를 식각하여 형성될 수 있다.In this case, the recess region 30 may be formed by etching a portion of the cap layer 70, the barrier layer 20, and the buffer layer 10.

예를 들어, 도 8a 및 도 8b에 도시한 바와 같이, 기판(1) 위에 2DEG가 형성되는 GaN 버퍼층(10)을 0.5~10 μm, 바람직하게는 0.6~3 μm을 성장시킨 후, AlGaN 장벽층(20)을 0~100 nm, 바람직하게는 0~10 nm의 두께로 성장시킨 다음, AlGaN 캡층(70)을 0~10 nm, 바람직하게는 0~5 nm 정도로 성장시켜 다른 실시 예에 따른 질화물 반도체 소자를 제조한다.For example, as shown in FIGS. 8A and 8B, after growing the GaN buffer layer 10 on which the 2DEG is formed on the substrate 1 by 0.5 to 10 μm, preferably 0.6 to 3 μm, the AlGaN barrier layer (20) is grown to a thickness of 0 to 100 nm, preferably 0 to 10 nm, and then the AlGaN cap layer 70 is grown to about 0 to 10 nm, preferably about 0 to 5 nm, nitride according to another embodiment A semiconductor device is manufactured.

에피 성장 후, 아이솔레이션(isolation) 공정을 진행하여 소자 간 영역을 정의하고 소스 전극 및 드레인 전극을 증착한다.After epi growth, an isolation process is performed to define regions between devices, and source and drain electrodes are deposited.

즉, 에피 성장 후, 도 8c에 도시한 바와 같이, 장벽층(20) 또는 캡층(70) 위에 소스 전극(50)을 형성한다. 소스 전극(50)은, 게이트 전극(40)이 형성되지 아니한 부분에 형성되고, 메탈로 이루어진다.That is, after epi growth, as illustrated in FIG. 8C, the source electrode 50 is formed on the barrier layer 20 or the cap layer 70. The source electrode 50 is formed on a portion where the gate electrode 40 is not formed, and is made of metal.

소스 전극(50)은 오믹 콘택(Ohmic Contact)으로 형성된다. 예를 들면, 소스 전극(50)은, Ti/Al 기반의 구조를 사용하는데, 열처리를 하고 사용할 수도 있고 열처리 없이 사용하는 경우도 가능하다. 일 예로, 소스 전극(50)은, Ti/Al/Ti/Au이 각각 30/100/20/200nm의 두께로 전자 빔 증착기를 이용하여 증착하여 리프트 오프(Lift-off) 공정으로 패턴을 형성한다.The source electrode 50 is formed of an ohmic contact. For example, the source electrode 50 uses a Ti/Al-based structure, and may be used with or without heat treatment. For example, the source electrode 50, Ti/Al/Ti/Au are each deposited at a thickness of 30/100/20/200nm using an electron beam evaporator to form a pattern in a lift-off process. .

또, 에피 성장 후, 도 8c에 도시한 바와 같이, 장벽층(20) 또는 캡층(70) 위에 드레인 전극(60)을 형성한다. 드레인 전극(60)은, 게이트 전극(40)이 형성되지 아니한 부분에 형성되고, 메탈로 이루어진다.In addition, after epi growth, as illustrated in FIG. 8C, a drain electrode 60 is formed on the barrier layer 20 or the cap layer 70. The drain electrode 60 is formed on a portion where the gate electrode 40 is not formed, and is made of metal.

드레인 전극(60)은 오믹 콘택(Ohmic Contact)으로 형성된다. 예를 들면, 드레인 전극(60)은, Ti/Al 기반의 구조를 사용하는데, 열처리를 하고 사용할 수도 있고 열처리 없이 사용하는 경우도 가능하다.The drain electrode 60 is formed of an ohmic contact. For example, the drain electrode 60 uses a Ti/Al-based structure, and may be used with or without heat treatment.

소스 전극(50) 및 드레인 전극(60)을 접촉한 다음, 도 8d에 도시한 바와 같이, 리세스 영역(30)을 정의하고 리세스 공정을 진행한다.After contacting the source electrode 50 and the drain electrode 60, as shown in FIG. 8D, a recess region 30 is defined and a recess process is performed.

도 4에 도시한 바와 같이, 본 발명의 실시 예들에 따른 질화물 반도체 소자에 있어서, 리세스 영역(30)은, 소스 전극(50) 및 드레인 전극(60)의 사이에 위치한다. 리세스 영역(30)은, 게이트 전극(40)이 차지하는 면적 이하의 면적을 갖도록 형성되는 것이 좋다.4, in the nitride semiconductor device according to embodiments of the present invention, the recess region 30 is positioned between the source electrode 50 and the drain electrode 60. The recess region 30 is preferably formed to have an area equal to or less than the area occupied by the gate electrode 40.

도 5를 참조하면, 리세스 영역(30)은, 복수의 식각 영역들(31)이 불연속적으로 형성될 수 있다. 또, 도 6을 참조하면, 리세스 영역(30)은, 복수의 식각 영역들(31)이 일정한 패턴으로 배치될 수 있다. 도 5 또는 도 6에서는, 원형이나 타원형만을 개시하였으나, 다른 모양을 가질 수 있다. 또, 도 6에서, 두 줄로 배치된 형태를 도시하였으나, 다른 패턴으로 배치될 수 있다.Referring to FIG. 5, in the recess region 30, a plurality of etch regions 31 may be discontinuously formed. In addition, referring to FIG. 6, in the recess region 30, a plurality of etch regions 31 may be arranged in a constant pattern. In FIG. 5 or FIG. 6, only circular or elliptical shapes are disclosed, but may have other shapes. In addition, in FIG. 6, although two rows are arranged, they may be arranged in different patterns.

리세스 영역(30)은, 불연속적, 부분적으로 식각하여 버퍼층(10)의 상부, 즉 버퍼층(10)과 장벽층(20)이 맞닿는 부분의 아래에 형성되는 2차원 전자 가스 채널을 모두 제거하지 아니하고 일부 존재하도록 한다. 모두 제거되지 아니하고 남아있는 2차원 전자 가스 채널은 전류 감소를 최소화할 수 있다.The recess region 30 is discontinuous and partially etched to remove all of the two-dimensional electron gas channels formed above the buffer layer 10, that is, below the portion where the buffer layer 10 and the barrier layer 20 abut. No, and let it exist. The remaining two-dimensional electron gas channels, which are not all removed, can minimize current reduction.

복수의 식각 영역들(31) 사이의 거리는, 1 내지 100 나노미터(nm)일 수 있다. 먼저, 리세스 영역(30)을 불연속적, 부분적으로 정의한다. 불연속 및 부분적인 식각 영역들(31)은 공핍 영역을 z축 뿐 아니라, x, y 축으로도 확장시켜 노멀리 오프(Normally Off) 특성을 만들 수 있다. 노멀리 오프 특성을 만들기 위해서는, 식각 영역들 사이의 거리를 1 내지 100 nm로 하는 것이 좋다.The distance between the plurality of etch regions 31 may be 1 to 100 nanometers (nm). First, the recess region 30 is defined as discontinuous and partially. The discontinuous and partially etched regions 31 may extend the depletion region not only in the z-axis but also in the x- and y-axes to form a normally off characteristic. In order to create a normally off characteristic, it is preferable to set the distance between etch regions to 1 to 100 nm.

리세스 공정은 염소 계열의 에칭 가스, 예를 들어 Cl2와 BCl3 기반의 가스를 이용하여 장벽층을 에칭한다. 또, 리세스 공정은 에칭 가스를 이용하여 2DEG 채널 위 혹은 아래층, 즉 버퍼층까지 식각할 수 있다. 게이트 전극(40)은, 리세스 영역(30) 위에 증착하게 되며, 그 영역의 폭은 리세스 영역과 같거나, 소스 전극(50)이나 드레인 전극(60)의 영역으로 0 내지 5 마이크로 미터(μm)씩 확장될 수 있다. 또, 게이트 전극(40)은, Ni, Ir, Pd, Pt등 일 함수가 높은 전극을 사용해 만드는 것이 좋다.The recess process uses a chlorine-based etching gas, for example, Cl 2 and BCl 3 based gases to etch the barrier layer. In addition, the recess process may be etched to the upper or lower layer of the 2DEG channel, that is, to the buffer layer using an etching gas. The gate electrode 40 is deposited on the recessed region 30, and the width of the region is the same as the recessed region, or is 0 to 5 micrometer ( μm). In addition, the gate electrode 40 is preferably made of an electrode having a high work function such as Ni, Ir, Pd, or Pt.

도 9를 참조하면, 게이트 전극(40)은, 리세스 영역(30) 위에 형성되는 게이트 절연막층(41)을 포함할 수 있다. 게이트 절연막층(41)은 게이트 전극의 누설 전류를 방지한다. 게이트 절연막층(41)은, 실리콘 옥사이드(SiO2), 하프늄 옥사이드(HfO2), 알루미늄 옥사이드(Al2O3), 및 실리콘 나이트라이드(SiN) 중 하나 이상으로 이루어진다. 여기서, 게이트 전극은 게이트 절연막층(41) 위에 형성된다. 질화물 반도체 소자는 MIS(Metal-Insulator-Semiconductor) 구조를 가질 수 있다.Referring to FIG. 9, the gate electrode 40 may include a gate insulating layer 41 formed on the recess region 30. The gate insulating layer 41 prevents leakage current of the gate electrode. The gate insulating layer 41 is made of at least one of silicon oxide (SiO 2 ), hafnium oxide (HfO 2 ), aluminum oxide (Al 2 O 3 ), and silicon nitride (SiN). Here, the gate electrode is formed on the gate insulating layer 41. The nitride semiconductor device may have a metal-insulator-semiconductor (MIS) structure.

게이트 절연막층(41)은, 다양한 방식(방법)으로 형성될 수 있다. 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착, 스퍼터링, 및 원자층 증착 중 하나 이상을 근거로 형성될 수 있다. 예를 들어, 장벽층(20) 또는 캡층(70)까지 성장한 기판 위에 제조 공정을 거쳐 소스 전극(50)을 형성하고, 게이트 절연막층(41)을 thermal evaporator 또는 PECVD 를 이용하여 증착한 다음, 증착된 게이트 절연막층, 즉 산화물 위에 게이트 전극을 형성한다.The gate insulating layer 41 may be formed in various ways (methods). Metal-organic chemical vapor deposition, molecular beam epitaxy, hydride vapor phase epitaxy, plasma chemical vapor deposition, sputtering, and atomic layer deposition. For example, the source electrode 50 is formed through a manufacturing process on a substrate grown up to the barrier layer 20 or the cap layer 70, and the gate insulating layer 41 is deposited using thermal evaporator or PECVD, and then deposited. The gate electrode is formed on the gate insulating film layer, that is, the oxide.

도 7을 참조하면, 일 실시 예에 따른 질화물 반도체 소자의 제조 방법은, 기판 위에 버퍼층을 형성하는 단계(S10)와, 상기 버퍼층 위에 장벽층을 형성하는 단계(S20)와, 상기 장벽층 위에 소스 전극 및 드레인 전극을 형성하는 단계(S30)와, 상기 소스 전극 및 드레인 전극의 사이의 상기 장벽층에 리세스 영역을 형성하는 단계(S40)와, 상기 리세스 영역 위에 게이트 전극을 형성하는 단계(S50)를 포함하여 구성된다.Referring to FIG. 7, a method of manufacturing a nitride semiconductor device according to an embodiment includes forming a buffer layer on a substrate (S10), forming a barrier layer on the buffer layer (S20), and a source on the barrier layer Forming an electrode and a drain electrode (S30), forming a recess region in the barrier layer between the source electrode and the drain electrode (S40), and forming a gate electrode over the recess region ( S50).

상기 리세스 영역을 형성하는 단계(S40)는, 게이트 전극이 차지하는 면적 이하의 면적을 갖도록 리세스 영역을 형성한다.In the forming of the recess region (S40 ), the recess region is formed to have an area equal to or less than the area occupied by the gate electrode.

버퍼층은, 도핑되지 아니한 GaN층(undoped GaN)이거나, 또는 카본(Carbon), 아이언(Fe), 마그네슘(Mg), 및 이들의 조합 중 하나로 도핑된 고저항 GaN층이다. 버퍼층의 두께는, 0.5~10 μm, 바람직하게는 0.6~3 μm이 좋다. 버퍼층에 도핑된 불순물 농도는, 1e17/cm3 내지 1e20/cm3이다. 바람직하게는 1e18/cm3 내지 1e19/cm3의 농도를 갖도록 한다. 버퍼층의 상부, 즉 버퍼층과 장벽층이 맞닿는 부분의 아래에는 2차원 전자 가스 채널(2 Dimensional Electron Gas; 2DEG)이 형성된다.The buffer layer is an undoped GaN layer, or a high-resistance GaN layer doped with carbon, iron (Fe), magnesium (Mg), or a combination thereof. The thickness of the buffer layer is preferably 0.5 to 10 μm, preferably 0.6 to 3 μm. The impurity concentration doped in the buffer layer is 1e17/cm 3 to 1e20/cm 3 . Preferably, it has a concentration of 1e18/cm 3 to 1e19/cm 3 . A two-dimensional electron gas channel (2DEG) is formed above the buffer layer, that is, below the portion where the buffer layer and the barrier layer contact each other.

버퍼층은, 다양한 방식(방법)으로 형성될 수 있다. 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착, 스퍼터링, 및 원자층 증착 중 하나 이상을 근거로 형성될 수 있다. 다만, 버퍼층의 결정성을 고려하여, 버퍼층은 금속-유기 화학적 기상 증착으로 제작하는 것이 일반적이다. Ga의 원료인 TMGa, N의 원료인 NH3를 리액터 안에서 고온으로 합성시켜 에피 성장을 하게 된다(S10).The buffer layer can be formed in various ways (methods). Metal-organic chemical vapor deposition, molecular beam epitaxy, hydride vapor phase epitaxy, plasma chemical vapor deposition, sputtering, and atomic layer deposition. However, considering the crystallinity of the buffer layer, the buffer layer is generally manufactured by metal-organic chemical vapor deposition. Epi growth is performed by synthesizing the raw materials of Ga, TMGa and N, NH 3 at high temperature in a reactor (S10).

장벽층은, 알루미늄 갈륨 나이트라이드(AlGaN), 즉 AlxGa1 - xN (0≤x≤1)로 이루어진다. 장벽층의 두께는 0~100 nm, 바람직하게는 0~10 nm이 되도록 성장시킨다. AlGaN의 Al 조성은 1~100%, 바람직하게는 10~50% 정도로 성장시킨다(S20). 장벽층도 버퍼층과 마찬가지로, 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착 등에 의해 형성될 수 있다.The barrier layer is made of aluminum gallium nitride (AlGaN), that is, Al x Ga 1 - x N (0≤x≤1). The thickness of the barrier layer is grown to 0 to 100 nm, preferably 0 to 10 nm. The Al composition of AlGaN is grown to about 1 to 100%, preferably about 10 to 50% (S20). The barrier layer, like the buffer layer, may be formed by metal-organic chemical vapor deposition, molecular beam epitaxy, hydride vapor phase epitaxy, plasma chemical vapor deposition, or the like.

도 7을 다시 참조하면, 다른 실시 예에 따른 질화물 반도체 소자의 제조 방법은, 상기 장벽층 위에 알루미늄 갈륨 나이트라이드를 이용하여 캡층을 형성하는 단계(S21)를 더 포함할 수 있다.Referring back to FIG. 7, a method of manufacturing a nitride semiconductor device according to another embodiment may further include forming a cap layer using aluminum gallium nitride (S21) on the barrier layer.

캡층도 장벽층과 마찬가지로, 알루미늄 갈륨 나이트라이드(AlGaN), 즉 AlxGa1-xN (0≤x≤1)로 이루어진다. Al 조성은 0~100%를 사용할 수 있다. 두께는 0~10 nm, 바람직하게는 0~5 nm정도로 성장시킨다(S21). 캡층도 버퍼층, 장벽층과 마찬가지로, 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착 등에 의해 형성될 수 있다.Like the barrier layer, the cap layer is made of aluminum gallium nitride (AlGaN), that is, Al x Ga 1-x N (0≤x≤1). Al composition can be used 0 to 100%. The thickness is grown to 0 to 10 nm, preferably about 0 to 5 nm (S21). Like the buffer layer and the barrier layer, the cap layer may be formed by metal-organic chemical vapor deposition, molecular beam epitaxy, hydride vapor phase epitaxy, plasma chemical vapor deposition, or the like.

에피 성장 후, 아이솔레이션(isolation) 공정을 진행하여 소자 간 영역을 정의하고 소스 전극 및 드레인 전극을 증착한다(S30).After epi growth, an isolation process is performed to define regions between devices, and source and drain electrodes are deposited (S30).

즉, 에피 성장 후, 도 8c에 도시한 바와 같이, 장벽층 또는 캡층 위에 소스 전극을 형성한다. 소스 전극은, 게이트 전극이 형성되지 아니한 부분에 형성되고, 메탈로 이루어진다. 소스 전극은 오믹 콘택(Ohmic Contact)으로 형성된다.That is, after epi growth, as illustrated in FIG. 8C, a source electrode is formed on the barrier layer or the cap layer. The source electrode is formed on a portion where the gate electrode is not formed, and is made of metal. The source electrode is formed of an ohmic contact.

또, 에피 성장 후, 도 8c에 도시한 바와 같이, 장벽층 또는 캡층 위에 드레인 전극을 형성한다. 드레인 전극도, 게이트 전극이 형성되지 아니한 부분에 형성되고, 메탈로 이루어진다. 드레인 전극도 오믹 콘택(Ohmic Contact)으로 형성된다.Further, after epi growth, as shown in Fig. 8C, a drain electrode is formed on the barrier layer or the cap layer. The drain electrode is also formed in a portion where the gate electrode is not formed, and is made of metal. The drain electrode is also formed as an ohmic contact.

도 5를 참조하면, 리세스 영역은, 복수의 식각 영역들이 불연속적으로 형성될 수 있다. 또, 도 6을 참조하면, 리세스 영역은, 복수의 식각 영역들이 일정한 패턴으로 배치될 수 있다. 도 5 또는 도 6에서는, 원형이나 타원형만을 개시하였으나, 다른 모양을 가질 수 있다. 또, 도 6에서, 두 줄로 배치된 형태를 도시하였으나, 다른 패턴으로 배치될 수 있다. 불연속 및 부분적인 식각 영역들은 공핍 영역을 z축 뿐 아니라, x, y 축으로도 확장시켜 노멀리 오프(Normally Off) 특성을 만들 수 있다. 노멀리 오프 특성을 만들기 위해서는, 식각 영역들 사이의 거리를 1~100 nm로 하는 것이 좋다.Referring to FIG. 5, in the recess region, a plurality of etch regions may be discontinuously formed. In addition, referring to FIG. 6, in the recess region, a plurality of etch regions may be arranged in a constant pattern. In FIG. 5 or FIG. 6, only circular or elliptical shapes are disclosed, but may have other shapes. In addition, in FIG. 6, although two rows are arranged, they may be arranged in different patterns. Discontinuous and partially etched regions can extend the depletion region not only in the z-axis but also in the x- and y-axes to create a normally off characteristic. In order to create a normally off characteristic, it is preferable to set the distance between etch regions to 1 to 100 nm.

상기 실시 예들에 있어서, 리세스 영역을 형성하는 단계는, 불연속적, 부분적으로 식각하여 버퍼층의 상부, 즉 버퍼층과 장벽층이 맞닿는 부분의 아래에 형성되는 2차원 전자 가스 채널을 모두 제거하지 아니하고 일부 존재하도록 한다. 모두 제거되지 아니하고 남아있는 2차원 전자 가스 채널은 전류 감소를 최소화할 수 있다.In the above embodiments, the step of forming the recess region is a part without removing all of the two-dimensional electron gas channels formed discontinuously and partially by etching the upper portion of the buffer layer, that is, below the portion where the buffer layer and the barrier layer contact each other. Make it exist. The remaining two-dimensional electron gas channels, which are not all removed, can minimize current reduction.

리세스 공정은 염소 계열의 에칭 가스, 예를 들어 Cl2와 BCl3 기반의 가스를 이용하여 장벽층을 에칭한다. 또, 리세스 공정은 에칭 가스를 이용하여 2DEG 채널 위 혹은 아래층, 즉 버퍼층까지 식각할 수 있다. 게이트 전극은, 리세스 영역 위에 증착하게 된다(S50). 게이트 전극 영역의 폭은 리세스 영역과 같거나, 소스 전극이나 드레인 전극의 영역으로 0~5 μm씩 확장될 수 있다. 또, 게이트 전극은, Ni, Ir, Pd, Pt등 일 함수가 높은 전극을 사용해 만드는 것이 좋다.The recess process uses a chlorine-based etching gas, for example, Cl 2 and BCl 3 based gases to etch the barrier layer. In addition, the recess process may be etched to the upper or lower layer of the 2DEG channel, that is, to the buffer layer using an etching gas. The gate electrode is deposited on the recess region (S50). The width of the gate electrode region may be the same as the recess region, or may be extended by 0 to 5 μm to the region of the source electrode or the drain electrode. In addition, the gate electrode is preferably made of an electrode having a high work function such as Ni, Ir, Pd, or Pt.

상기 제조 방법들은, 리세스 영역 위에 게이트 절연막층을 형성하는 단계를 더 포함하여 구성될 수 있다. 게이트 절연막층은, 실리콘 옥사이드, 하프늄 옥사이드, 알루미늄 옥사이드, 및 실리콘 나이트라이드 중 하나 이상으로 이루어진다. 여기서, 게이트 전극은 게이트 절연막층 위에 형성된다. 질화물 반도체 소자는 MIS(Metal-Insulator-Semiconductor) 구조를 가질 수 있다.The manufacturing methods may further include forming a gate insulating layer on the recess region. The gate insulating layer is made of one or more of silicon oxide, hafnium oxide, aluminum oxide, and silicon nitride. Here, the gate electrode is formed on the gate insulating layer. The nitride semiconductor device may have a metal-insulator-semiconductor (MIS) structure.

게이트 절연막층은, 다양한 방식(방법)으로 형성될 수 있다. 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착, 스퍼터링, 및 원자층 증착 중 하나 이상을 근거로 형성될 수 있다. 예를 들어, 장벽층 또는 캡층까지 성장한 기판 위에 제조 공정을 거쳐 소스 전극을 형성하고, 게이트 절연막층을 thermal evaporator 또는 PECVD를 이용하여 증착한 다음, 증착된 게이트 절연막층, 즉 산화물 위에 게이트 전극을 형성한다.
한편, 도 9를 참조하면, 게이트 절연막층은 상기 식각 영역의 내부를 채우도록 형성될 수 있다.The gate insulating layer may be formed in various ways (methods). Metal-organic chemical vapor deposition, molecular beam epitaxy, hydride vapor phase epitaxy, plasma chemical vapor deposition, sputtering, and atomic layer deposition. For example, a source electrode is formed through a manufacturing process on a substrate grown up to a barrier layer or a cap layer, a gate insulating layer is deposited using thermal evaporator or PECVD, and then a gate electrode is formed on the deposited gate insulating layer, that is, oxide. do.
Meanwhile, referring to FIG. 9, a gate insulating layer may be formed to fill the inside of the etch region.

이상 설명한 바와 같이, 본 발명의 실시 예들에 따른 질화물 반도체 소자 및 이의 제조 방법은, 리세스 게이트 공정 시에 게이트 아래 영역을 부분적으로 식각함으로써 기존의 리세스 공정을 통해 발생하는 전류 특성 감소의 문제를 해결하고, 이에 따라 반도체 소자의 특성을 향상시킬 수 있다. 본 발명의 실시 예들은, 게이트 아래 영역의 불연속적 부분 식각을 통하여, 전자 농도가 감소하는 채널 영역을 최소화함으로써, 리세스 공정 시에 발생하는 전류 감소 현상을 보완할 수 있으며, 불연속적으로 부분 식각한 영역에서 발생하는 넓은 표면적을 가지는 공핍 영역을 통해 질화물 반도체 소자, 예를 들어 HFET 소자의 단점인 노멀리 온 형태를 노멀리 오프 형태로 바꿀 수 있다.As described above, the nitride semiconductor device and the method of manufacturing the same according to the embodiments of the present invention, by partially etching the area under the gate during the recess gate process, solves the problem of reducing the current characteristic generated through the existing recess process. It can be solved, thereby improving the characteristics of the semiconductor device. Embodiments of the present invention can compensate for the current reduction phenomenon occurring in the recess process by minimizing the channel region in which the electron concentration decreases through the discontinuous partial etching of the region under the gate, and discontinuously partially etching Through a depletion region having a large surface area generated in one region, a normally-on shape, which is a disadvantage of a nitride semiconductor device, for example, an HFET device, can be changed to a normally-off form.

1: 기판 10: 버퍼층
20: 장벽층 30: 리세스 영역
31: 식각 영역 40: 게이트 전극
41: 게이트 절연막층 50: 소스 전극
60: 드레인 전극1: Substrate 10: Buffer layer
20: barrier layer 30: recess area
31: etching region 40: gate electrode
41: gate insulating film layer 50: source electrode
60: drain electrode

Claims (21)

기판 위에 형성되고, 질화물계 반도체로 이루어진 버퍼층;
리세스 영역을 구비하고, 상기 버퍼층 위에 형성되는 장벽층;
상기 리세스 영역 위에 형성되는 게이트 전극;
상기 장벽층 위에 각각 접촉되는 소스 전극 및 드레인 전극; 및
상기 장벽층과 상기 소스 전극 및 상기 드레인 전극 사이에 형성되고, 알루미늄 갈륨 나이트라이드로 이루어지는 캡층을 포함하고,
상기 리세스 영역은
복수의 식각 영역들을 포함하고, 상기 소스 전극 및 드레인 전극의 사이에 위치하고, 상기 게이트 전극이 차지하는 면적 이하의 면적을 갖도록 형성되고,
상기 게이트 전극은 상기 리세스 영역 위에 형성되는 게이트 절연막층을 포함하고,
상기 게이트 절연막층은 상기 복수의 식각 영역들의 내부를 채우도록 형성되고,
상기 게이트 절연막층은,
상기 캡층상에 배치되는 제1영역; 및
상기 게이트 절연막층이 상기 복수의 식각 영역들의 내부를 채우도록, 상기 제1영역에서 상기 복수의 식각 영역들 각각으로 돌출되어 형성되는 제2영역을 포함하는 것을 특징으로 하는 질화물 반도체 소자.A buffer layer formed on the substrate and made of a nitride-based semiconductor;
A barrier layer having a recess region and formed on the buffer layer;
A gate electrode formed on the recess region;
A source electrode and a drain electrode respectively contacting the barrier layer; And
It is formed between the barrier layer and the source electrode and the drain electrode, and includes a cap layer made of aluminum gallium nitride,
The recess area
It includes a plurality of etch regions, located between the source electrode and the drain electrode, is formed to have an area less than the area occupied by the gate electrode,
The gate electrode includes a gate insulating layer formed on the recess region,
The gate insulating layer is formed to fill the inside of the plurality of etch regions,
The gate insulating layer,
A first region disposed on the cap layer; And
And a second region protruding from each of the plurality of etch regions in the first region to fill the inside of the plurality of etch regions. 제1 항에 있어서,
상기 리세스 영역은,
상기 복수의 식각 영역들이 불연속적으로 형성되는 것을 특징으로 하는 질화물 반도체 소자.According to claim 1,
The recess area,
A nitride semiconductor device, characterized in that the plurality of etch regions are discontinuously formed. 제2 항에 있어서,
상기 리세스 영역은,
상기 복수의 식각 영역들이 일정한 패턴으로 배치되는 것을 특징으로 하는 질화물 반도체 소자.According to claim 2,
The recess area,
The nitride semiconductor device, characterized in that the plurality of etching regions are arranged in a constant pattern. 제2 항에 있어서,
상기 복수의 식각 영역들 사이의 거리는, 1 내지 100 나노미터인 것을 특징으로 하는 질화물 반도체 소자.According to claim 2,
The distance between the plurality of etching regions is 1 to 100 nanometers, characterized in that the nitride semiconductor device. 제1 항에 있어서,
상기 버퍼층은,
상부에 2차원 전자 가스 채널을 구비하고,
상기 리세스 영역은,
상기 2차원 전자 가스 채널 위 또는 상기 버퍼층의 일부의 깊이까지 형성되는 것을 특징으로 하는 질화물 반도체 소자.According to claim 1,
The buffer layer,
Equipped with a two-dimensional electron gas channel on the top,
The recess area,
Nitride semiconductor device, characterized in that formed on the two-dimensional electron gas channel or to a depth of a portion of the buffer layer. 제5 항에 있어서,
상기 리세스 영역은,
상기 2차원 전자 가스 채널이 일부 존재하도록 식각되어 형성되는 것을 특징으로 하는 질화물 반도체 소자.The method of claim 5,
The recess area,
Nitride semiconductor device characterized in that it is formed by etching so that the two-dimensional electron gas channel is partially present. 삭제delete 제1 항에 있어서,
상기 게이트 절연막층은,
실리콘 옥사이드, 하프늄 옥사이드, 알루미늄 옥사이드, 및 실리콘 나이트라이드 중 하나 이상으로 이루어지는 것을 특징으로 하는 질화물 반도체 소자.According to claim 1,
The gate insulating layer,
A nitride semiconductor device comprising one or more of silicon oxide, hafnium oxide, aluminum oxide, and silicon nitride. 제1 항 내지 제6항, 제8 항 중 어느 한 항에 있어서,
상기 기판은,
절연성 기판, 갈륨 나이트라이드 기판, 실리콘 카바이트 기판, 및 실리콘 기판 중 하나로 이루어지는 것을 특징으로 하는 질화물 반도체 소자.The method according to any one of claims 1 to 6,
The substrate,
A nitride semiconductor device comprising one of an insulating substrate, a gallium nitride substrate, a silicon carbide substrate, and a silicon substrate. 제1 항 내지 제6항, 제8 항 중 어느 한 항에 있어서,
상기 버퍼층은,
갈륨 나이트라이드로 이루어지고, 두께는 0.5 내지 10 마이크로미터인 것을 특징으로 하는 질화물 반도체 소자.The method according to any one of claims 1 to 6,
The buffer layer,
A nitride semiconductor device made of gallium nitride and having a thickness of 0.5 to 10 micrometers. 제1 항 내지 제6항, 제8 항 중 어느 한 항에 있어서,
상기 장벽층은,
알루미늄 갈륨 나이트라이드로 이루어지고, 두께는 0 내지 100 나노미터인 것을 특징으로 하는 질화물 반도체 소자.The method according to any one of claims 1 to 6,
The barrier layer,
A nitride semiconductor device made of aluminum gallium nitride and having a thickness of 0 to 100 nanometers. 삭제delete 기판 위에 버퍼층을 형성하는 단계;
상기 버퍼층 위에 장벽층을 형성하는 단계;
상기 장벽층 위에 알루미늄 갈륨 나이트라이드를 이용하여 캡층을 형성하는 단계;
상기 장벽층 상에 형성된 캡층 위에 소스 전극 및 드레인 전극을 형성하는 단계;
상기 소스 전극 및 드레인 전극의 사이의 상기 장벽층 및 상기 캡층에 리세스 영역을 형성하는 단계; 및
상기 리세스 영역 위에 게이트 전극을 형성하는 단계;를 포함하고,
상기 리세스 영역을 형성하는 단계는,
상기 게이트 전극이 차지하는 면적 이하의 면적을 갖도록 상기 리세스 영역을 형성하고,
상기 버퍼층의 상부에 존재하는 2차원 전자 가스 채널이 일부 존재하도록 식각하며,
상기 게이트 전극을 형성하는 단계는,
상기 리세스 영역에 게이트 절연막층을 형성하는 과정; 및
상기 게이트 절연막층 위에 상기 게이트 전극을 형성하는 과정을 포함하고,
상기 리세스 영역은 복수의 식각 영역들을 포함하고,상기 게이트 절연막층은 상기 복수의 식각 영역들의 내부를 채우도록 형성되고,상기 게이트 절연막층은,
상기 캡층상에 배치되는 제1영역; 및
상기 게이트 절연막층이 상기 복수의 식각 영역들의 내부를 채우도록, 상기 제1영역에서 상기 복수의 식각 영역들 각각으로 돌출되어 형성되는 제2영역을 포함하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.Forming a buffer layer on the substrate;
Forming a barrier layer over the buffer layer;
Forming a cap layer using aluminum gallium nitride on the barrier layer;
Forming a source electrode and a drain electrode on the cap layer formed on the barrier layer;
Forming a recess region in the barrier layer and the cap layer between the source electrode and the drain electrode; And
And forming a gate electrode on the recess region.
The forming of the recess region may include:
The recess region is formed to have an area equal to or less than the area occupied by the gate electrode,
Etching such that some of the two-dimensional electron gas channels present on the buffer layer exist,
The step of forming the gate electrode,
Forming a gate insulating layer in the recess region; And
And forming the gate electrode on the gate insulating layer,
The recess region includes a plurality of etch regions, the gate insulating layer is formed to fill the inside of the plurality of etch regions, and the gate insulating layer is,
A first region disposed on the cap layer; And
And a second region protruding from each of the plurality of etch regions in the first region to fill the inside of the plurality of etch regions. 제13 항에 있어서,
상기 리세스 영역을 형성하는 단계는,
복수의 식각 영역들을 불연속적으로 배치하여 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.The method of claim 13,
The forming of the recess region may include:
A method of manufacturing a nitride semiconductor device, characterized in that a plurality of etch regions are formed by discontinuous arrangement. 삭제delete 제14 항에 있어서,
상기 리세스 영역을 형성하는 단계는,
상기 복수의 식각 영역들을 일정한 패턴으로 배치하여 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.The method of claim 14,
The forming of the recess region may include:
A method of manufacturing a nitride semiconductor device, characterized in that the plurality of etch regions are formed by arranging them in a predetermined pattern. 제14 항에 있어서,
상기 리세스 영역을 형성하는 단계는,
상기 복수의 식각 영역들 사이의 거리가 1 내지 100 나노미터가 되도록 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.The method of claim 14,
The forming of the recess region may include:
A method of manufacturing a nitride semiconductor device, characterized in that the distance between the plurality of etch regions is 1 to 100 nanometers. 삭제delete 제13 항, 제14항, 제16항 및 제17항 중 어느 한 항에 있어서,
상기 소스 전극 및 드레인 전극을 형성하는 단계는,
오믹 콘택에 의해 상기 소스 전극 또는 상기 드레인 전극을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.The method according to any one of claims 13, 14, 16 and 17,
Forming the source electrode and the drain electrode,
A method of manufacturing a nitride semiconductor device, characterized in that the source electrode or the drain electrode is formed by ohmic contact. 제13 항, 제14항, 제16항 및 제17항 중 어느 한 항에 있어서,
상기 버퍼층 및 상기 장벽층은,
금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착, 스퍼터링, 및 원자층 증착 중 하나 이상을 근거로 형성되는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.The method according to any one of claims 13, 14, 16 and 17,
The buffer layer and the barrier layer,
A metal-organic chemical vapor deposition, molecular beam epitaxy, hydride vapor phase epitaxy, plasma chemical vapor deposition, sputtering, and atomic layer deposition. 삭제delete
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