KR102134119B1

KR102134119B1 - Liquid crystal display device

Info

Publication number: KR102134119B1
Application number: KR1020130164996A
Authority: KR
Inventors: 지혜림; 최승찬
Original assignee: 엘지디스플레이 주식회사
Priority date: 2013-12-27
Filing date: 2013-12-27
Publication date: 2020-07-16
Also published as: KR20150077503A

Abstract

실시 예에 따른 액정표시장치는, 게이트 라인 및 데이터 라인에 형성된 액정표시패널; 상기 게이트 라인에 게이트 신호를 공급하는 게이트 드라이버; 및 상기 게이트 드라이버와 연결되는 정전기 방지부를 포함하고, 상기 정전기 방지부는 제1 트랜지스터를 포함하며, 상기 제1 트랜지스터는 비대칭 구조로 형성된다.A liquid crystal display device according to an embodiment includes a liquid crystal display panel formed on a gate line and a data line; A gate driver supplying a gate signal to the gate line; And an antistatic part connected to the gate driver, the antistatic part including a first transistor, and the first transistor is formed in an asymmetric structure.

Description

액정표시장치{Liquid crystal display device}Liquid crystal display device

실시 예는 액정표시장치에 관한 것이다.An embodiment relates to a liquid crystal display device.

정보화 사회가 발전함에 따라 표시장에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluoresecent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.As the information society develops, the demand for display panels is increasing in various forms, and in response, LCD (Liquid Crystal Display), PDP (Plasma Display Panel), ELD (Electro Luminescent Display), VFD (Vacuum Fluoresecent Display) ), and several flat panel display devices have been studied, and some are already used as display devices in various equipment.

그 중에, 현재 화질이 우수하고, 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비젼, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.Among them, LCDs are most often used as replacements for cathode ray tubes (CRTs) for use in portable image display devices due to the advantages of excellent image quality, light weight, thinness, and low power consumption. In addition to the use, it has been variously developed as a television that receives and displays a broadcast signal and a computer monitor.

상기 액정표시장치는 제조공정에서 또는 사용과정에서 정전기가 발생하고, 상기 정전기에 의해 내부 회로 및 라인이 파손되는 문제점이 있다.The liquid crystal display device has a problem in that static electricity is generated in a manufacturing process or in use, and internal circuits and lines are damaged by the static electricity.

상기 정전기로부터 상기 액정표시장치의 내부구성을 보호하기 위해 정전기 방지 회로를 구비한다. 종래에는 박막 트랜지스터를 포함하는 상기 정전기 회로를 통해 정전기 방지회로를 구성하였다.An anti-static circuit is provided to protect the internal structure of the liquid crystal display from the static electricity. Conventionally, an antistatic circuit is configured through the electrostatic circuit including a thin film transistor.

다만, 상기 박막 트랜지스터를 포함하는 정전기 방지회로의 경우에도 과전류가 흘러 상기 정전기 방지회로 및 액정표시장치의 내부구성이 파손되는 문제점이 있다. However, even in the case of the anti-static circuit including the thin film transistor, there is a problem in that an internal current of the anti-static circuit and the liquid crystal display device is damaged due to an excessive current.

실시 예는 정전기 보호회로, 게이트 드라이버 및 액정표시패널의 내부 소자를 보호하는 액정표시장치를 제공한다.An embodiment provides a liquid crystal display device that protects an internal element of an electrostatic protection circuit, a gate driver, and a liquid crystal display panel.

실시 예에 따른 액정표시장치는, 정전기 보호회로의 트랜지스터를 비대칭적으로 설계하여 정전기 보호회로를 통해 흐르는 전류의 크기를 줄여 전기 보호회로, 게이트 드라이버 및 액정표시패널의 내부 소자를 보호하여, 신뢰성을 상승시킬 수 있다.In the liquid crystal display device according to the embodiment, the transistor of the electrostatic protection circuit is designed asymmetrically to reduce the amount of current flowing through the electrostatic protection circuit to protect the electrical protection circuit, the gate driver, and the internal elements of the liquid crystal display panel, thereby improving reliability Can be raised.

도 1은 실시 예에 따른 액정표시장치를 나타낸 블록도이다.
도 2는 실시 예에 따른 게이트 드라이버 및 정전기 방지회로를 나타낸 블록도이다.
도 3은 실시 예에 따른 게이트 드라이버에 인가되는 신호를 나타내는 파형도이다.
도 4는 실시 예에 따른 정전기 방지회로를 나타낸 회로도이다.
도 5는 실시 예에 따른 제1 트랜지스터의 상면도이다.
도 6은 도 5를 A-A`면을 따라 절단한 단면도이다.
도 7은 실시 예에 따른 트랜지스터의 전압-전류를 나타내는 곡선이다.1 is a block diagram showing a liquid crystal display according to an exemplary embodiment.
2 is a block diagram showing a gate driver and an anti-static circuit according to an embodiment.
3 is a waveform diagram showing a signal applied to a gate driver according to an embodiment.
4 is a circuit diagram showing an antistatic circuit according to an embodiment.
5 is a top view of a first transistor according to an embodiment.
6 is a cross-sectional view of FIG. 5 taken along the AA` plane.
7 is a curve showing the voltage-current of the transistor according to the embodiment.

상기 제1 트랜지스터는 소스전극과 드레인 전극이 비대칭 구조로 형성될 수 있다.In the first transistor, the source electrode and the drain electrode may be formed in an asymmetric structure.

상기 소스 전극 및 드레인 전극의 하부에 형성되는 에치 스타퍼를 포함하고, 상기 에치 스타퍼는 게이트 전극에 대해 비대칭 구조로 형성될 수 있다.The etch stopper may be formed under the source electrode and the drain electrode, and the etch stopper may be formed in an asymmetric structure with respect to the gate electrode.

상기 소스 전극 및 드레인 전극은 상기 게이트 전극과의 중첩 면적이 상이할 수 있다.The source electrode and the drain electrode may have different overlapping areas with the gate electrode.

상기 드레인 전극과 게이트 전극의 중첩면적이 상기 소스 전극과 게이트 전극간의 중첩면적보다 작을 수 있다.The overlapping area between the drain electrode and the gate electrode may be smaller than the overlapping area between the source electrode and the gate electrode.

상기 드레인 전극과 상기 에치 스타퍼간의 중첩면적은 상기 소스 전극과 상기 에치 스타퍼간의 중첩면적보다 작을 수 있다.The overlapping area between the drain electrode and the etch stopper may be smaller than the overlapping area between the source electrode and the etch stopper.

상기 드레인 전극은 상기 게이트 드라이버의 신호라인과 연결되고, 상기 소스 전극은 접지와 연결될 수 있다.The drain electrode may be connected to the signal line of the gate driver, and the source electrode may be connected to ground.

상기 정전기 방지부는, 상기 신호라인과 상기 제1 트랜지스터 사이에 연결되는 제2 트랜지스터; 및 상기 접지와 상기 제1 트랜지스터 사이에 연결되는 제3 트랜지스터를 포함할 수 있다.The anti-static unit may include a second transistor connected between the signal line and the first transistor; And a third transistor connected between the ground and the first transistor.

상기 제2 트랜지스터와 상기 제3 트랜지스터는 정전기 발생시 다이오드로 동작할 수 있다.The second transistor and the third transistor may operate as diodes when static electricity is generated.

상기 게이트 드라이버는 다수의 신호라인을 포함하고, 상기 정전기 방지부는 상기 다수의 신호라인과 각각 연결되는 다수의 정전기 방지회로를 포함할 수 있다.The gate driver may include a plurality of signal lines, and the anti-static unit may include a plurality of anti-static circuits respectively connected to the plurality of signal lines.

도 1은 실시 예에 따른 액정표시장치를 나타낸 블록도이다.1 is a block diagram showing a liquid crystal display according to an exemplary embodiment.

도 1를 참조하면, 실시 예에 따른 액정표시장치는 액정표시패널(1), 타이밍 컨트롤러(10), 게이트 드라이버(20), 데이터 드라이버(30) 및 정전기 방지부(40)를 포함할 수 있다.Referring to FIG. 1, a liquid crystal display device according to an embodiment may include a liquid crystal display panel 1, a timing controller 10, a gate driver 20, a data driver 30, and an antistatic unit 40. .

상기 액정표시패널(1)에는 다수의 게이트 라인(GL1 내지 GLn) 및 상기 게이트 라인(GL1 내지 GLn)과 교차하는 방향으로 형성되는 다수의 데이터 라인(DL1 내지 DLm)을 포함할 수 있다. 상기 다수의 게이트 라인(GL1 내지 GLn)에 의해 다수의 화소 영역이 정의되고, 상기 다수의 화소 영역에는 각각 박막 트랜지스터(TFT)가 형성될 수 있다. 상기 박막 트랜지스터(TFT)는 상기 게이트 라인(GL1 내지 GLn) 및 데이터 라인(DL1 내지 DLm)과 전기적으로 연결될 수 있다. The liquid crystal display panel 1 may include a plurality of gate lines GL1 to GLn and a plurality of data lines DL1 to DLm formed in a direction intersecting the gate lines GL1 to GLn. A plurality of pixel areas may be defined by the plurality of gate lines GL1 to GLn, and thin film transistors TFT may be formed in the plurality of pixel areas, respectively. The thin film transistor TFT may be electrically connected to the gate lines GL1 to GLn and the data lines DL1 to DLm.

상기 박막 트랜지스터(TFT)는 게이트 라인(GL1 내지 GLn)에 의해 게이트 신호를 전달받아 턴 온되고, 상기 박막 트랜지스터(TFT)가 턴 온 될 때, 상기 데이터 라인(DL1 내지 DLm)으로부터 전달받은 데이터 전압을 화소전극으로 전달하고, 상기 화소 전극에 인가되는 전압과 공통전압의 전위차에 의해 전계가 발생하고, 상기 전계에 의해 액정이 변위하여 백라이트로부터의 광의 휘도를 조절하여 화상을 표시할 수 있다.The thin film transistor TFT is turned on by receiving a gate signal by the gate lines GL1 to GLn, and when the thin film transistor TFT is turned on, the data voltage received from the data lines DL1 to DLm. Is transferred to a pixel electrode, an electric field is generated by a potential difference between a voltage applied to the pixel electrode and a common voltage, and the liquid crystal is displaced by the electric field to adjust the luminance of light from the backlight to display an image.

상기 타이밍 컨트롤러(10)는 비디오 데이터(RGB), 수평 동기신호(Hsync), 수직 동기신호(Vsync) 및 클럭신호(CLK)를 입력받고 상기 게이트 드라이버(20)를 제어하기 위한 게이트 제어신호(GCS)를 생성하고, 상기 데이터 드라이버(30)를 제어하기 위한 데이터 제어신호(DCS)를 생성한다.The timing controller 10 receives video data (RGB), horizontal synchronization signal (Hsync), vertical synchronization signal (Vsync), and clock signal (CLK) and controls a gate control signal (GCS) for controlling the gate driver 20 ), and a data control signal DCS for controlling the data driver 30.

상기 게이트 제어신호(GDC)는 게이트 스타트 신호(Vst), 제1 클럭신호(C1) 및 제2 클럭신호(C2)를 포함할 수 있다.The gate control signal GDC may include a gate start signal Vst, a first clock signal C1 and a second clock signal C2.

상기 데이터 제어신호(DCS)는 소스 쉬프트 클럭(SSC), 소스 스타트 펄스(SSP), 극성 제어신호(POL) 및 소스출력 인에이블신호(SOE)를 포함할 수 있다.The data control signal DCS may include a source shift clock SSC, a source start pulse SSP, a polarity control signal POL, and a source output enable signal SOE.

상기 게이트 드라이버(20)는 상기 게이트 제어신호(GCS)에 응답하여 게이트 전압을 발생하여 상기 표시패널(1)의 게이트 라인으로 인가할 수 있다.The gate driver 20 may generate a gate voltage in response to the gate control signal GCS and apply it to the gate line of the display panel 1.

상기 데이터 드라이버(30)는 상기 데이터 제어신호(DCS)에 응답하여 데이터 전압을 상기 표시패널(1)의 데이터 라인으로 공급할 수 있다. 상기 데이터 드라이버(30)는 비디오 데이터(RGB)를 샘플링하고, 래치한 다음 아날로그 감마전압으로 변환하여 상기 데이터 라인으로 공급할 수 있다.The data driver 30 may supply a data voltage to the data line of the display panel 1 in response to the data control signal DCS. The data driver 30 may sample video data RGB, latch it, convert it to an analog gamma voltage, and supply it to the data line.

상기 게이트 드라이버(20) 및 데이터 드라이버(30)은 다수의 데이터 집적회로(Integrated Circuit)로 구현될 수 있다.The gate driver 20 and the data driver 30 may be implemented by a plurality of data integrated circuits.

상기 정전기 방지부(40)는 상기 게이트 드라이버(20)와 접지 사이에 연결될 수 있다. 상기 정전기 방지부(40)는 상기 액정표시장치의 제조공정 또는 사용과정에서 정전기가 발생하는 경우 전하를 상기 접지로 이동시켜 상기 액정표시장치의 내부구성을 보호하는 역할을 할 수 있다.
The anti-static part 40 may be connected between the gate driver 20 and ground. The static electricity prevention unit 40 may serve to protect the internal structure of the liquid crystal display device by moving electric charges to the ground when static electricity is generated in the manufacturing process or use process of the liquid crystal display device.

도 2는 실시 예에 따른 게이트 드라이버 및 정전기 방지회로를 나타낸 블록도이고, 도 3은 실시 예에 따른 게이트 드라이버에 인가되는 신호를 나타내는 파형도이다.2 is a block diagram showing a gate driver and an antistatic circuit according to an embodiment, and FIG. 3 is a waveform diagram showing a signal applied to the gate driver according to an embodiment.

도 2 및 도 3을 참조하면, 실시 예에 따른 게이트 드라이버(20)는 제1 내지 제n 시프트 레지스터(ST1 내지 STn)을 포함할 수 있다. 상기 제1 내지 제n 시프트 레지스터(ST1 내지 STn)는 종속연결 될 수 있다. 각각의 시프트 레지스터의 출력단은 다음 시프트 레지스터의 입력단에 연결되며, 이전 시프트 레지스터의 입력단에 연결될 수 있다.2 and 3, the gate driver 20 according to the embodiment may include first to nth shift registers ST1 to STn. The first to nth shift registers ST1 to STn may be cascaded. The output terminal of each shift register is connected to the input terminal of the next shift register, and may be connected to the input terminal of the previous shift register.

상기 제1 내지 제n 시프트 레지스터(ST1 내지 STn) 각각에는 제1 클럭신호(C1), 제2 클럭신호(C2), 고전위 전원전압(VDD) 및 저전위 전원전압(VSS)이 인가될 수 있다. 상기 제1 시프트 레지스터(ST1)에는 게이트 스타트 신호(VST)가 인가될 수 있다.The first clock signal C1, the second clock signal C2, the high potential power voltage VDD and the low potential power voltage VSS may be applied to each of the first to nth shift registers ST1 to STn. have. A gate start signal VST may be applied to the first shift register ST1.

상기 제1 클럭신호(C1), 제2 클럭신호(C2) 및 게이트 스타트 신호(VST)는 타이밍 컨트롤러(10)에 의해 인가될 수 있고, 상기 고전위 전원전압(VDD) 및 저전위 전원전압(VSS)은 타이밍 컨트롤러(10)로부터 인가될 수 있고, 별도의 전원부에 의해서 인가될 수도 있다.The first clock signal C1, the second clock signal C2, and the gate start signal VST may be applied by the timing controller 10, and the high potential power voltage VDD and the low potential power voltage ( VSS) may be applied from the timing controller 10 or may be applied by a separate power supply unit.

상기 제1 내지 제n 시프트 레지스터(ST1 내지 STn)는 게이트 신호(Vg1 내지 Vgn)를 출력한다. 상기 제1 내지 제n 시프트 레지스터(ST1 내지 STn)는 상기 게이트 신호(Vg1 내지 Vgn)를 각각의 게이트 라인(GL1 내지 GLn)으로 인가할 수 있다.The first to nth shift registers ST1 to STn output gate signals Vg1 to Vgn. The first to nth shift registers ST1 to STn may apply the gate signals Vg1 to Vgn to respective gate lines GL1 to GLn.

상기 제1 클럭신호(C1) 및 제2 클럭신호(C2)는 한 클럭 만큼씩 위상이 지연된 펄스 신호이다. 다시 말해, 상기 제1 및 제2 클럭신호(C1, C2)는 한 클럭씩 교대도 하이레벨 및 로우레벨이 반복되는 펄스 전압을 가진다. 상기 게이트 스타트 신호(VST)는 한 프레임의 구동을 개시하기 위한 펄스 신호이다. 상기 게이트 스타트 신호(VST)는 수직동기신호(Vsync)에 의해 생성될 수 있다. 상기 게이트 스타트 신호(VST)는 상기 수직동기신호(Vsync)에 동기되어 한 프레임동안 1번씩 하이 레벨의 펄스 전압을 갖는다.The first clock signal C1 and the second clock signal C2 are pulse signals whose phase is delayed by one clock. In other words, the first and second clock signals C1 and C2 have pulse voltages in which high and low levels are alternately rotated by one clock. The gate start signal VST is a pulse signal for starting driving of one frame. The gate start signal VST may be generated by a vertical synchronization signal Vsync. The gate start signal VST is synchronized with the vertical sync signal Vsync and has a high-level pulse voltage once per frame.

상기 제1 클럭신호(C1), 제2 클럭신호(C2) 및 게이트 스타트 신호(VST)에 의해 상기 상기 제1 내지 제n 시프트 레지스터(ST1 내지 STn)가 구동될 수 있다. 기수 번째 시프트 레지스터(ST1, ST3, ..., STn-1)에는 제1 클럭신호(C1)가 입력되고, 우수 번째 시프트 레지스터(ST2, ST4, ..., STn)에는 제2 클럭신호(C2)가 입력될 수 있다.The first to n-th shift registers ST1 to STn may be driven by the first clock signal C1, the second clock signal C2, and the gate start signal VST. The first clock signal C1 is input to the odd shift registers ST1, ST3, ..., STn-1, and the second clock signal is input to the higher shift registers ST2, ST4, ..., STn. C2) can be input.

상기 제1 시프트 레지스터(ST1)는 게이트 스타트 신호(VST)에 응답하여 상기 제1 클럭신호(C1)를 갖는 제1 게이트 신호(Vg1)를 제1 게이트 라인(GL1)으로 출력한다. 상기 제1 게이트 신호(Vg1)는 제2 시프트 레지스터(ST2)로 입력된다.The first shift register ST1 outputs the first gate signal Vg1 having the first clock signal C1 to the first gate line GL1 in response to the gate start signal VST. The first gate signal Vg1 is input to the second shift register ST2.

상기 제2 시프트 레지스터(ST2)는 상기 제1 게이트 신호(Vg1)에 응답하여 제2 클럭신호(C2)를 갖는 제2 게이트 신호(Vg2)를 제2 게이트 라인(GL2)으로 출력한다. 상기 제2 게이트 신호(Vg2)는 상기 제1 시프트 레지스터(ST1) 및 제3 시프트 레지스터(ST3)로 입력된다. 상기 제2 게이트 신호(Vg2)에 의해 상기 제1 시프트 레지스터(ST1)의 출력은 디스에이블(disable)될 수 있다.The second shift register ST2 outputs the second gate signal Vg2 having the second clock signal C2 to the second gate line GL2 in response to the first gate signal Vg1. The second gate signal Vg2 is input to the first shift register ST1 and the third shift register ST3. The output of the first shift register ST1 may be disabled by the second gate signal Vg2.

상기 제3 시프트 레지스터(ST3)는 상기 제2 게이트 신호(Vg2)에 응답하여 제1 클럭신호(C1)를 갖는 제3 게이트 신호(Vg3)를 제3 게이트 라인(GL3)으로 출력한다.The third shift register ST3 outputs the third gate signal Vg3 having the first clock signal C1 to the third gate line GL3 in response to the second gate signal Vg2.

상기와 같은 과정에 의해 상기 제1 내지 제n 시프트 레지스터(ST1 내지 STn)는 제1 내지 제n 게이트 라인(GL1 내지 GLn)으로 제1 내지 제n 게이트 신호(Vg1 내지 Vgn)를 출력할 수 있다.Through the above process, the first to nth shift registers ST1 to STn may output the first to nth gate signals Vg1 to Vgn to the first to nth gate lines GL1 to GLn. .

상기 게이트 드라이버(20)에는 상기 정전기 방지부(40)가 전기적으로 연결될 수 있다. 상기 정전기 방지부(40)는 다수의 정전기 방지회로를 포함할 수 있다. 예를 들어, 상기 정전기 방지부(40)는 제1 내지 제4 정전기 방지회로(41,43,45,47)를 포함할 수 있다.The anti-static unit 40 may be electrically connected to the gate driver 20. The anti-static unit 40 may include a plurality of anti-static circuits. For example, the anti-static unit 40 may include first to fourth anti-static circuits 41, 43, 45, and 47.

각각의 상기 제1 내지 제4 정전기 방지회로(41,43,45,47)는 상기 게이트 드라이버(20)에 형성된 각각의 신호라인과 전기적으로 연결될 수 있다.Each of the first to fourth antistatic circuits 41, 43, 45, and 47 may be electrically connected to each signal line formed in the gate driver 20.

예를 들어, 상기 제1 정전기 방지회로(41)는 상기 저전위 전원전압(VSS)라인과 전기적으로 연결되고, 상기 제2 정전기 방지회로(43)는 상기 고전위 전원전압(VDD)라인과 전기적으로 연결되고, 상기 제3 정전기 방지회로(45)는 제2 클럭신호(C2)라인과 전기적으로 연결되고, 상기 제4 정전기 방지회로(47)는 제1 클럭신호(C1)라인과 전기적으로 연결될 수 있다.For example, the first anti-static circuit 41 is electrically connected to the low-potential power supply voltage (VSS) line, and the second anti-static circuit 43 is electrically connected to the high-potential power supply voltage (VDD) line. , And the third anti-static circuit 45 is electrically connected to the second clock signal (C2) line, and the fourth anti-static circuit (47) is electrically connected to the first clock signal (C1) line. Can.

상기 각각의 정전기 방지회로의 일단은 게이트 드라이버(20)와 연결되고, 상기 각각의 정전기 방지회로의 타단은 접지와 전기적으로 연결될 수 있다.One end of each antistatic circuit may be connected to a gate driver 20, and the other end of each antistatic circuit may be electrically connected to ground.

상기 제1 내지 제4 정전기 방지회로(41,43,45,47)는 각각 연결된 신호라인에 인가되는 정전기를 상기 접지로 전달하는 역할을 할 수 있다. 또한, 상기 제1 내지 제4 정전기 방지회로(41,43,45,47)는 상기 각각의 신호라인에 흐르는 전류의 크기를 일정 수준이하로 제한하여, 내부회로의 열화나 라인의 개방을 방지하여, 정전기에 의한 액정표시장치의 불량을 방지할 수 있다.
The first to fourth anti-static circuits 41, 43, 45, and 47 may serve to transfer static electricity applied to the connected signal lines to the ground. In addition, the first to fourth anti-static circuits 41, 43, 45, and 47 limit the amount of current flowing through each signal line to a certain level or less, thereby preventing deterioration of the internal circuit or opening of the line. , It is possible to prevent a defect in the liquid crystal display device due to static electricity.

도 4는 실시 예에 따른 정전기 방지회로를 나타낸 회로도이다.4 is a circuit diagram showing an antistatic circuit according to an embodiment.

도 3의 제1 내지 제4 정전기 방지회로(41,43,45,47)는 그 회로구성이 동일하므로, 제1 정전기 방지회로(41)만 예를 들어 설명하기로 한다.The first to fourth antistatic circuits 41, 43, 45, and 47 of FIG. 3 have the same circuit configuration, so only the first antistatic circuit 41 will be described as an example.

상기 제1 정전기 방지회로(41)는 상기 저전위 전원전압(VSS)라인과 접지 사이에 전기적으로 연결될 수 있다. 도 4에서는 상기 저전위 전원전압(VSS)라인을 예로 들어 설명하였으나, 상기 정전기 방지회로는 상기 게이트 드라이버(20)에 포함되는 어떠한 신호라인(SL)에도 전기적으로 연결될 수 있다.The first anti-static circuit 41 may be electrically connected between the low-potential power supply voltage (VSS) line and ground. In FIG. 4, the low potential power voltage (VSS) line is described as an example, but the anti-static circuit may be electrically connected to any signal line SL included in the gate driver 20.

상기 제1 정전기 방지회로(4)는 제1 내지 제3 트랜지스터(T1 내지 T3)를 포함할 수 있다.The first anti-static circuit 4 may include first to third transistors T1 to T3.

상기 제1 트랜지스터(T1)는 노드(N)에 의해 제어되어 상기 신호라인(SL)과 접지 사이에 전기적으로 연결될 수 있다.The first transistor T1 may be controlled by the node N to be electrically connected between the signal line SL and ground.

상기 제2 트랜지스터(T2)는 상기 신호라인(SL)에 의해 제어되어 상기 신호라인(SL)과 상기 노드(N) 사이에 전기적으로 연결될 수 있다.The second transistor T2 may be controlled by the signal line SL to be electrically connected between the signal line SL and the node N.

상기 제3 트랜지스터(T3)는 상기 접지에 의해 제어되어 상기 접지와 노드(N) 사이에 전기적으로 연결될 수 있다.The third transistor T3 may be controlled by the ground to be electrically connected between the ground and the node N.

상기 제1 트랜지스터(T1)의 게이트 전극은 노드(N)와 전기적으로 연결되고, 상기 제1 트랜지스터(T1)의 드레인 전극은 상기 신호라인(SL)과 전기적으로 연결되고, 상기 제1 트랜지스터(T1)의 소스 전극은 접지와 전기적으로 연결될 수 있다.The gate electrode of the first transistor T1 is electrically connected to the node N, the drain electrode of the first transistor T1 is electrically connected to the signal line SL, and the first transistor T1 ) May be electrically connected to ground.

상기 제2 트랜지스터(T2)의 게이트 전극은 신호라인(SL)과 전기적으로 연결되고, 상기 제2 트랜지스터(T2)의 드레인 전극은 상기 신호라인(SL)과 전기적으로 연결되고, 상기 제2 트랜지스터(T2)의 소스전극은 노드(N)와 전기적으로 연결될 수 있다.The gate electrode of the second transistor T2 is electrically connected to the signal line SL, the drain electrode of the second transistor T2 is electrically connected to the signal line SL, and the second transistor ( The source electrode of T2) may be electrically connected to the node N.

상기 제3 트랜지스터(T3)의 게이트 전극은 접지와 전기적으로 연결되고, 상기 제3 트랜지스터(T3)의 드레인 전극은 상기 접지와 전기적으로 연결되고, 상기 제3 트랜지스터(T3)의 소스 전극은 상기 노드(N)와 전기적으로 연결될 수 있다.The gate electrode of the third transistor T3 is electrically connected to ground, the drain electrode of the third transistor T3 is electrically connected to the ground, and the source electrode of the third transistor T3 is the node. It can be electrically connected to (N).

결과적으로 상기 노드(N)에는 상기 제1 트랜지스터(T1)의 게이트 전극, 상기 제2 트랜지스터(T2)의 소스전극 및 상기 제3 트랜지스터(T3)의 소스전극이 전기적으로 연결될 수 있다.As a result, a gate electrode of the first transistor T1, a source electrode of the second transistor T2, and a source electrode of the third transistor T3 may be electrically connected to the node N.

상기 신호라인(SL)에 정전기가 유입되면 제2 트랜지스터(T2)가 턴온되고, 상기 제1 트랜지스터(T1) 및 상기 제3 트랜지스터(T3)의 게이트 전압이 상승하여, 상기 제1 트랜지스터(T1) 및 상기 제3 트랜지스터(T3)가 턴온된다. 상기 제1 내지 제3 트랜지스터(T1 내지 T3)의 턴온에 의해 상기 신호라인(SL)과 상기 접지 사이에 전류 패스가 형성되어 상기 신호라인(SL)의 정전기가 접지로 흐르게 된다.When static electricity flows into the signal line SL, the second transistor T2 is turned on, and the gate voltages of the first transistor T1 and the third transistor T3 rise to increase the first transistor T1. And the third transistor T3 is turned on. A current path is formed between the signal line SL and the ground by turning on the first to third transistors T1 to T3 so that static electricity of the signal line SL flows to the ground.

상기 신호라인(SL)으로 정전기가 유입되지 않으면, 상기 제2 트랜지스터(T2)는 턴온되지 않고, 이에 따라 상기 제1 트랜지스터(T1) 또한 턴온되지 않는다. 상기 제3 트랜지스터(T3)의 게이트 전극은 플로팅 상태를 유지한다.When static electricity does not flow into the signal line SL, the second transistor T2 is not turned on, and accordingly, the first transistor T1 is also not turned on. The gate electrode of the third transistor T3 maintains a floating state.

따라서, 상기 제1 정전기 방지회로(41)는 상기 신호라인(SL)과 접지 사이의 전류패스를 차단하여 상기 신호라인(SL)과 접지 사이를 절연시킨다.
Therefore, the first anti-static circuit 41 blocks the current path between the signal line SL and ground to insulate the signal line SL from the ground.

도 5는 실시 예에 따른 제1 트랜지스터의 상면도이고, 도 6은 도 5를 A-A`면을 따라 절단한 단면도이다.5 is a top view of a first transistor according to an embodiment, and FIG. 6 is a cross-sectional view of FIG. 5 taken along the line A-A`.

도 5 및 도 6을 참조하면, 실시 예에 따른 제1 트랜지스터(T1)는 박막 트랜지스터 기판(51) 상에 게이트 전극(52)이 형성된다.5 and 6, the gate electrode 52 is formed on the thin film transistor substrate 51 of the first transistor T1 according to the embodiment.

상기 게이트 전극(52)은 액정표시패널(1)의 게이트 전극 및 게이트 라인과 동시에 형성될 수 있다.The gate electrode 52 may be formed simultaneously with the gate electrode and the gate line of the liquid crystal display panel 1.

상기 게이트 전극(52)은 게이트 메탈로 형성될 수 있다. 상기 게이트 메탈은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)으로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.The gate electrode 52 may be formed of a gate metal. The gate metal is made of titanium (Ti), chromium (Cr), nickel (Ni), aluminum (Al), platinum (Pt), gold (Au), tungsten (W), copper (Cu) and molybdenum (Mo) It may include at least one selected from the group.

상기 게이트 전극(52)이 형성된 박막 트랜지스터 기판(51) 상에 게이트 절연막(53)이 형성될 수 있다. 상기 게이트 절연막(53)은 상기 게이트 전극(41)을 다른 배선 및 전극들과 분리시키기 위한 층으로 절연 특성이 요구되며 실리콘 질화물(SiNx)이나 실리콘 산화물(SiOx)과 같은 무기 절연 물질이나 BCB(benzocyclobutene)와 같은 유기 절연 물질을 포함할 수 있다.A gate insulating layer 53 may be formed on the thin film transistor substrate 51 on which the gate electrode 52 is formed. The gate insulating layer 53 is a layer for separating the gate electrode 41 from other wirings and electrodes, and requires insulating properties. An inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiOx) or benzocyclobutene BCB ).

상기 게이트 절연막(53) 상에는 반도체 층(54)이 형성될 수 있다. 상기 반도체 층(54)은 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다.A semiconductor layer 54 may be formed on the gate insulating layer 53. The semiconductor layer 54 may include a channel region, a source region and a drain region.

상기 채널 영역은 상기 게이트 전극(52)과 대응되는 위치에 형성되고, 상기 채널 영역 양측에 소스 영역 및 드레인 영역이 형성될 수 있다.The channel region may be formed at a position corresponding to the gate electrode 52, and source and drain regions may be formed on both sides of the channel region.

상기 반도체층(52) 상에는 에치 스타퍼(55)가 형성될 수 있다.An etch stopper 55 may be formed on the semiconductor layer 52.

상기 에치 스타퍼(55)는 절연성을 가지는 무기물질로 형성될 수 있다. 상기 에치 스타퍼(55)는 상기 채널영역이 오염되는 것을 방지하여 상기 트랜지스터의 신뢰성을 향상시키는 역할을 한다. 또한, 상기 에치 스타퍼(55)에 의해 상기 채널 영역의 오염을 방지할 수 있어 트랜지스터의 문턱 전압을 낮출 수 있다.The etch stopper 55 may be formed of an inorganic material having insulating properties. The etch stopper 55 serves to prevent contamination of the channel region and improve reliability of the transistor. In addition, contamination of the channel region may be prevented by the etch stopper 55 to lower the threshold voltage of the transistor.

상기 에치 스타퍼(55)는 비대칭으로 형성될 수 있다. 상기 에치 스타퍼(55)는 상기 반도체 층(55)의 소스 영역에 더 넓은 면적으로 형성될 수 있다.The etch stopper 55 may be formed asymmetrically. The etch stopper 55 may be formed in a larger area in the source region of the semiconductor layer 55.

상기 반도체 층(54) 및 에치 스타퍼(55)가 형성된 게이트 절연막(53) 상에는 드레인 전극(56) 및 소스 전극(57)이 형성될 수 있다.A drain electrode 56 and a source electrode 57 may be formed on the gate insulating layer 53 on which the semiconductor layer 54 and the etch stopper 55 are formed.

상기 드레인 전극(56)은 상기 에치 스타퍼(55)의 일부 영역 및 상기 반도체 층(54)의 드레인 영역상에 형성될 수 있다.The drain electrode 56 may be formed on a portion of the etch stopper 55 and a drain region of the semiconductor layer 54.

상기 소스 전극(57)은 상기 에치 스타퍼(55)의 일부 영역 및 상기 반도체 층(54)의 소스 영역 상에 형성될 수 있다.The source electrode 57 may be formed on a portion of the etch stopper 55 and a source region of the semiconductor layer 54.

상기 드레인 전극(56) 및 소스 전극(57)은 액정표시패널(1)의 데이터 라인, 및 박막 트랜지스터의 소스 및 드레인 전극과 동시에 형성될 수 있다.The drain electrode 56 and the source electrode 57 may be formed simultaneously with the data line of the liquid crystal display panel 1 and the source and drain electrodes of the thin film transistor.

상기 드레인 전극(56) 및 소스 전극(57)은 데이터 메탈로 형성될 수 있다. 상기 데이터 메탈은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)으로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.The drain electrode 56 and the source electrode 57 may be formed of a data metal. The data metal is made of titanium (Ti), chromium (Cr), nickel (Ni), aluminum (Al), platinum (Pt), gold (Au), tungsten (W), copper (Cu) and molybdenum (Mo) It may include at least one selected from the group.

상기 드레인 전극(56) 및 소스 전극(57) 상에 층간 절연막(58)이 형성될 수 있다. 상기 층간 절연막은 상기 드레인 전극(56) 및 소스 전극(57)을 외부 물질로부터 보호하고, 다른 배선 및 전극들과 분리시키기 위한 층으로 절연 특성이 요구되며, 실리콘 질화물(SiNx)이나 실리콘 산화물(SiOx)과 같은 무기 절연 물질이나 BCB(benzocyclobutene)와 같은 유기 절연 물질을 포함할 수 있다.An interlayer insulating layer 58 may be formed on the drain electrode 56 and the source electrode 57. The interlayer insulating layer is a layer for protecting the drain electrode 56 and the source electrode 57 from external materials and separating them from other wirings and electrodes. Insulating properties are required, and silicon nitride (SiNx) or silicon oxide (SiOx) ), or an organic insulating material such as BCB (benzocyclobutene).

상기 드레인 전극(56) 및 소스 전극(57)은 비대칭적으로 형성될 수 있다.The drain electrode 56 and the source electrode 57 may be formed asymmetrically.

상기 드레인 전극(56)과 소스 전극(57)은 상기 에치 스타퍼(55), 반도체층(54) 및 게이트 전극(52)과 중첩될 수 있다.The drain electrode 56 and the source electrode 57 may overlap the etch stopper 55, the semiconductor layer 54 and the gate electrode 52.

상기 드레인 전극(56)과 상기 에치 스타퍼(55), 반도체층(54) 및 게이트 전극(52)과의 중첩 영역은 상기 소스 전극(57)과 상기 에치 스타퍼(55), 반도체층(54) 및 게이트 전극(52)과의 중첩 영역과 다를 수 있다.The overlap region between the drain electrode 56 and the etch stopper 55, the semiconductor layer 54, and the gate electrode 52 is the source electrode 57, the etch stopper 55, and the semiconductor layer 54 ) And the overlapping region with the gate electrode 52.

상기 드레인 전극(56)과 상기 에치 스타퍼(55), 반도체층(54) 및 게이트 전극(52)과의 중첩 영역은 상기 소스 전극(57)과 상기 에치 스타퍼(55), 반도체층(54) 및 게이트 전극(52)과의 중첩 영역보다 작을 수 있다.The overlap region between the drain electrode 56 and the etch stopper 55, the semiconductor layer 54, and the gate electrode 52 is the source electrode 57, the etch stopper 55, and the semiconductor layer 54 ) And the overlapping region with the gate electrode 52.

상기 드레인 전극(56)은 상기 반도체층(54)과 상기 게이트 전극(52)과의 관계에서 커패시터를 형성하고, 상기 소스 전극(57) 또한 상기 반도체층(54)과 상기 게이트 전극(52)과의 관계에서 커패시터를 형성한다.The drain electrode 56 forms a capacitor in a relationship between the semiconductor layer 54 and the gate electrode 52, and the source electrode 57 also communicates with the semiconductor layer 54 and the gate electrode 52. In the relationship of forming a capacitor.

상기 드레인 전극(56), 소스전극(57) 및 에치 스타퍼(55)가 비대칭적으로 형성되어, 상기 드레인 전극(56)의 커패시터가 상기 소스전극(57)에 비해 작아질 수 있다.The drain electrode 56, the source electrode 57, and the etch stopper 55 are formed asymmetrically, so that the capacitor of the drain electrode 56 may be smaller than the source electrode 57.

상기 드레인 전극(56)과 다른 층 간의 커패시터가 상기 소스전극(57)과 다른 층 간의 커패시터보다 작이짐으로써 동일한 전압이 신호라인(SL)으로 인가되었을 때 전류가 작아진다.
Since the capacitor between the drain electrode 56 and the other layer is smaller than the capacitor between the source electrode 57 and the other layer, the current decreases when the same voltage is applied to the signal line SL.

도 7은 실시 예에 따른 트랜지스터의 전압-전류를 나타내는 곡선이다.7 is a curve showing the voltage-current of the transistor according to the embodiment.

도 7의 I1은 종래의 게이트-소스간 전압에 대한 전류를 나타내고, I2는 실시 예에 따른 게이트-소스간 전압에 대한 전류를 나타낸다.7, I1 represents a current for a conventional gate-source voltage, and I2 represents a current for a gate-source voltage according to an embodiment.

상기 게이트-소스간 전압을 20V 인가한 경우 종래에는 30㎂의 전류가 흐른다. 상기 게이트-소스간 전압을 20V 인가한 경우 실시 예에서는 20㎂의 전류가 흐른다.When the voltage between the gate and the source is 20V, a current of 30mA flows conventionally. When the voltage between the gate and the source is 20V, in the embodiment, a current of 20mA flows.

동일한 전압을 게이트-소스단에 입력한 경우 1/3의 전류하강 효과가 있다.When the same voltage is input to the gate-source stage, there is a current drop effect of 1/3.

상기 동일한 전압에 대해 트랜지스터를 통해 흐르는 전류를 줄일 수 있으므로, 신호라인(SL)에 흐르는 전류 또한 줄일 수 있다.Since the current flowing through the transistor can be reduced for the same voltage, the current flowing in the signal line SL can also be reduced.

상기 신호라인(SL)에 흐르는 전류를 감쇄시킴으로써, 정전기 발생시 상기 게이트 드라이버(20) 및 액정표시패널(1)에 흐르는 전류를 줄일 수 있어 내부소자의 손상을 방지할 수 있다.By attenuating the current flowing through the signal line SL, the current flowing through the gate driver 20 and the liquid crystal display panel 1 during static electricity generation can be reduced, thereby preventing damage to internal devices.

또한, 상기 정전기 방지부(40)에 흐르는 전류도 줄일 수 있어, 상기 정전기 방지부(40)의 내부 소자의 손상을 방지하여 제품의 신뢰성을 향상시킬 수 있다. 또한, 제품의 불량을 방지하여, 제조 수율을 향상시킬 수 있는 효과가 있다.In addition, the current flowing through the anti-static unit 40 can also be reduced, thereby preventing damage to the internal elements of the anti-static unit 40, thereby improving product reliability. In addition, there is an effect that can prevent the defect of the product, improve the production yield.

1: 액정표시패널
10: 타이밍 컨트롤러
20: 게이트 드라이버
30: 데이터 드라이버
40: 정전기 방지부
51: 박막 트랜지스터 기판
52: 게이트 전극
53: 게이트 절연막
54: 반도체 층
55: 에치 스타퍼
56: 드레인 전극
57: 소스 전극
58: 층간 절연막1: LCD panel
10: timing controller
20: gate driver
30: data driver
40: antistatic part
51: thin film transistor substrate
52: gate electrode
53: gate insulating film
54: semiconductor layer
55: etch stopper
56: drain electrode
57: source electrode
58: interlayer insulating film

Claims

기판 및 상기 기판 상에 형성된 게이트 라인 및 데이터 라인을 포함하는 액정표시패널;
상기 게이트 라인에 게이트 신호를 공급하는 게이트 드라이버; 및
상기 게이트 드라이버와 연결되는 정전기 방지부를 포함하고,
상기 정전기 방지부는 제1 트랜지스터를 포함하며,
상기 제1 트랜지스터는 게이트 전극, 반도체 층 및 상기 게이트 전극과 이격된 소스 전극 및 드레인 전극을 포함하고,
상기 게이트 전극은 상기 기판 상에 형성되고,
게이트 절연막은 상기 게이트 전극이 형성된 상기 기판 상에 형성되고,
상기 반도체 층은 상기 게이트 절연막 상에서 상기 게이트 전극과 중첩하게 형성되고,
상기 소스 전극 및 상기 드레인 전극은 상기 반도체 층이 형성된 상기 게이트 절연막 상에서 상기 반도체 층 및 상기 게이트 전극과 중첩하게 형성되고,
상기 드레인 전극과 상기 게이트 전극 사이의 중첩면적은 상기 소스 전극과 상기 게이트 전극 사이의 중첩면적보다 작고,
상기 드레인 전극과 상기 반도체 층 사이의 중첩면적은 상기 소스 전극과 상기 반도체 층 사이의 중첩면적보다 작은, 액정표시장치.A liquid crystal display panel including a substrate and a gate line and a data line formed on the substrate;
A gate driver supplying a gate signal to the gate line; And
It includes an anti-static part connected to the gate driver,
The anti-static unit includes a first transistor,
The first transistor includes a gate electrode, a semiconductor layer, and a source electrode and a drain electrode spaced apart from the gate electrode,
The gate electrode is formed on the substrate,
A gate insulating film is formed on the substrate on which the gate electrode is formed,
The semiconductor layer is formed to overlap the gate electrode on the gate insulating film,
The source electrode and the drain electrode are formed to overlap the semiconductor layer and the gate electrode on the gate insulating film on which the semiconductor layer is formed,
The overlapping area between the drain electrode and the gate electrode is smaller than the overlapping area between the source electrode and the gate electrode,
The overlapping area between the drain electrode and the semiconductor layer is smaller than the overlapping area between the source electrode and the semiconductor layer.

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제1항에 있어서,
상기 반도체층 상에서 상기 소스 전극 및 드레인 전극과 중첩하게 형성되는 에치 스타퍼를 포함하고,
상기 에치 스타퍼는 게이트 전극에 대해 비대칭 구조로 형성되는 액정표시장치.According to claim 1,
And an etch stopper formed to overlap the source electrode and the drain electrode on the semiconductor layer,
The etch stopper is a liquid crystal display device formed of an asymmetric structure with respect to the gate electrode.

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제3항에 있어서,
상기 드레인 전극과 상기 에치 스타퍼간의 중첩면적은 상기 소스 전극과 상기 에치 스타퍼간의 중첩면적보다 작은 액정표시장치.According to claim 3,
The overlapping area between the drain electrode and the etch stopper is smaller than the overlapping area between the source electrode and the etch stopper.

제1항에 있어서,
상기 드레인 전극은 상기 게이트 드라이버의 신호라인과 연결되고,
상기 소스 전극은 접지와 연결되는 액정표시장치.According to claim 1,
The drain electrode is connected to the signal line of the gate driver,
The source electrode is a liquid crystal display device connected to the ground.

제7항에 있어서,
상기 정전기 방지부는,
상기 신호라인과 상기 제1 트랜지스터 사이에 연결되는 제2 트랜지스터; 및
상기 접지와 상기 제1 트랜지스터 사이에 연결되는 제3 트랜지스터를 포함하는 액정표시장치.The method of claim 7,
The anti-static unit,
A second transistor connected between the signal line and the first transistor; And
And a third transistor connected between the ground and the first transistor.

제8항에 있어서,
상기 제2 트랜지스터와 상기 제3 트랜지스터는 정전기 발생시 다이오드로 동작하는 액정표시장치.The method of claim 8,
The second transistor and the third transistor are liquid crystal displays that operate as diodes when static electricity is generated.

제1항에 있어서,
상기 게이트 드라이버는 다수의 신호라인을 포함하고,
상기 정전기 방지부는 상기 다수의 신호라인과 각각 연결되는 다수의 정전기 방지회로를 포함하는 액정표시장치.According to claim 1,
The gate driver includes a plurality of signal lines,
The anti-static portion is a liquid crystal display device including a plurality of anti-static circuits respectively connected to the plurality of signal lines.