KR102131325B1 - 에어 스페이서를 구비한 반도체 소자 - Google Patents
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Abstract
반도체 소자는 반도체 기판 상에 돌출되어 형성되고, 제1 소스/드레인 영역, 제2 소스/드레인 영역 및 채널 영역을 포함하는 반도체 핀과, 상기 반도체 핀의 상기 채널 영역 표면 위를 횡단하며, 상기 반도체 기판 상에 형성되는 게이트 전극과, 상기 게이트 전극과 상기 반도체 핀의 상기 채널 영역 사이에 위치하는 게이트 유전막과, 상기 반도체 핀의 상기 제1 소스/드레인 영역 및 상기 반도체 핀의 상기 제2 소스/드레인 영역에 접촉하는 콘택 플러그와, 상기 게이트 전극의 양 측벽을 덮도록 형성된 층간 절연막과, 상기 게이트 전극의 양 측벽을 덮는 상기 층간 절연막의 양측에 형성된 다중층 구조의 절연 스페이서를 포함하고, 상기 절연 스페이서는 에어 스페이서를 포함한다.
Description
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 핀(fin) 구조의 트랜지스터를 구비하는 반도체 소자에 관한 것이다.
집적도는 높이면서 상기 셀 트랜지스터의 채널 면적을 증가시키기 위한 핀 구조의 트랜지스터가 소개된 바 있다. 상기 핀 구조의 트랜지스터는 활성영역의 상부표면뿐만 아니라 활성영역의 측면에도 채널을 형성시켜 제한된 면적 내에서 유효채널의 폭을 증가시킬 수 있는 핀 구조의 활성영역을 갖는다. 이러한 핀구조의 트랜지스터에서는, 콘택 플러그와 게이트 전도체 사이의 기생 캐패시턴스(Parasitic capacitance)를 억제할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 미세화된 반도체 소자에서의 전기적 특성 저하를 방지하고 신뢰성을 유지할 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 반도체 기판 상에 돌출되어 형성되고, 제1 소스/드레인 영역, 제2 소스/드레인 영역 및 채널 영역을 포함하는 반도체 핀과, 상기 반도체 핀의 상기 채널 영역 표면 위를 횡단하며, 상기 반도체 기판 상에 형성되는 게이트 전극과, 상기 게이트 전극과 상기 반도체 핀의 상기 채널 영역 사이에 위치하는 게이트 유전막과, 상기 반도체 핀의 상기 제1 소스/드레인 영역 및 상기 반도체 핀의 상기 제2 소스/드레인 영역에 접촉하는 콘택 플러그와,상기 게이트 전극의 양 측벽을 덮도록 형성된 층간 절연막과, 상기 게이트 전극의 양 측벽을 덮는 상기 층간 절연막의 양측에 형성된 다중층 구조의 절연 스페이서를 포함하고, 상기 절연 스페이서는 에어 스페이서를 포함한다.
일부 실시예에서, 상기 절연 스페이서는 라이너 질화막을 더 포함하고, 상기 에어 스페이서는 상기 라이너 질화막을 사이에 두고 상기 게이트 전극과 이격되어 있을 수 있다.
일부 실시예에서, 상기 절연 스페이서는 상기 에어 스페이서를 사이에 두고 상기 게이트 전극의 반대측에 있는 외측 스페이서를 더 포함하고, 상기 층간 절연막은 상기 외측 스페이서의 양측에 상기 외측 스페이서의 형상에 따라 더 형성되어 있고, 상기 콘택 플러그는 상기 외측 스페이서에 의해 자기정렬될 수 있다.
일부 실시예에서, 상기 에어 스페이서는상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역의 상면보다 높은 레벨까지 연장되어 있을 수 있고, 상기 에어 스페이서는 상기 게이트 전극의 측벽을 따라 연속적으로 연장될 수 있다.
일부 실시예에서, 상기 에어 스페이서 중 상기 반도체 핀이 위치하는 영역의 에어 스페이서의 길이는 상기 반도체 핀이 위치하지 않는 영역의 에어 스페이서의길이보다 짧을 수 있다.
일부 실시예에서, 상기 반도체 핀의 상기 제1 소스/드레인 영역 및 상기 반도체 핀의 상기 제2 소스/드레인 영역의 상면은 상기 채널 영역의 상면보다 높은 레벨에 위치할 수 있다. 한편, 상기 반도체 핀의 상기 제1 소스/드레인 영역 및 상기 반도체 핀의 상기 제2 소스/드레인 영역과 상기 채널 영역은 동일 물질로 이루어질 수 있다. 상기 반도체 핀이 연장되는 방향으로서, 상기 에어 스페이서의 상측 폭은 상기 에어 스페이서의 하측 폭보다 작을 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자는 반도체 소자가 고도로 미세화된 피쳐 사이즈를 가지는 경우에도, 콘택 플러그와 게이트 전도체 사이에 에어 스페이서를 형성함으로써 에어 스페이서의 낮은 유전율로 인해 기생 캐패시턴스를 감소시킬 수 있는 효과가 있다. 기생 캐패시턴스가 감소함에 따라, 동작 속도 저하, 센싱 마진(sensing margin) 감소 등과 같은 문제들이 발생하는 것을 억제할 수 있으며, 반도체 소자의 전기적 특성 저하를 방지하고 반도체 소자의 높은 신뢰성을 유지할 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 일부 구성을 보여주는 사시도이다.
도 1b는 도 1a의 x-y 평면을 따라 절개한 평면도이다.
도 1c는 도 1b의 C1 - C1' 선 단면도이다.
도 1d는 도 1b의 D1 - D1' 선 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(200)로서, 도 1b의 C1 - C1'선에 대응하는 선 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(300)로서, 도 1b의 D1 - D1'선에 대응하는 선 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(400)로서, 도 1b의 C1 - C1'선에 대응하는 선 단면도이다.
도 5a 내지 도 5i는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다.
도 6a 내지 도 6h는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다.
도 7a 내지 도 7j는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다.
도 8a 내지 도 8g는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다.
도 1b는 도 1a의 x-y 평면을 따라 절개한 평면도이다.
도 1c는 도 1b의 C1 - C1' 선 단면도이다.
도 1d는 도 1b의 D1 - D1' 선 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(200)로서, 도 1b의 C1 - C1'선에 대응하는 선 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(300)로서, 도 1b의 D1 - D1'선에 대응하는 선 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(400)로서, 도 1b의 C1 - C1'선에 대응하는 선 단면도이다.
도 5a 내지 도 5i는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다.
도 6a 내지 도 6h는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다.
도 7a 내지 도 7j는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다.
도 8a 내지 도 8g는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 일부 구성을 보여주는 사시도이다. 도 1b는 도 1a의 x-y 평면을 따라 절개한 평면도이다. 도 1c는 도 1b의 C1 - C1' 선 단면도이다. 도 1d는 도 1b의 D1 - D1' 선 단면도이다.
도 1a 내지 도 1d를 참조하면, 반도체 소자(100)는 반도체 기판(101), 기판 절연층(102), 반도체 핀(110), 게이트 전극(120), 게이트 유전막(122), 층간 절연막(130), 콘택 플러그(140) 및 절연 스페이서(150)를 포함한다.
본 예에서는 SOI(Silicon-On-Insulator)기판을 사용하여 반도체 소자(100)를 구현한 예를 들어 설명한다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 벌크형(bulk-type) 실리콘 기판을 이용하여 구현될 수도 있다.
일부 실시예에서, 반도체 기판(101)은 실리콘으로 이루어질 수 있다. 기판 절연층(102)은 산화막으로 이루어 질 수 있다.
반도체 핀(110)은 Si, Ge, SiGe, SiC, GaAs, InAs, InP 또는 이들의 조합으로 이루어질 수 있다.
반도체 핀(110)은 제1 소스/드레인 영역(110a), 제2 소스/드레인 영역(110b) 및 채널 영역(110c)을 포함한다.
도5e에서 후술하는 바와 같이, 제1 소스/드레인 영역(110a) 및 제2 소스/드레인 영역(110b)과 채널 영역(110c)은 동일 물질로 이루어 질 수 있다. 다만 이에 한정되지 않고, 제1 소스/드레인 영역(110a) 및 제2 소스/드레인 영역(110b)과 채널 영역(110c)은 다른 물질로 이루어 질 수 있다.
제1 소스/드레인 영역(110a) 및 제2 소스/드레인 영역(110b)은 기초 반도체 핀(110x)을 선택적 에피텍셜 성장(Selective Epitaxial Growth: SEG)시켜 형성되며, 자세한 제조 방법은 도 5e에서 후술하도록 한다.
일부 실시예에서, 제1 소스/드레인 영역(110a)의 상면(110aT) 및 제2 소스/드레인 영역(110b)의 상면(110bT)은 채널 영역(110c)의 상면(110cT)보다 높은 레벨에 위치할 수 있다.
게이트 전극(120)은 반도체 핀(110)의 채널 영역(110c) 표면 위를 횡단하여, 기판 절연층(102) 상에 형성된다. 일부 실시예에서, 게이트 전극(120) 중 반도체 핀(110)이 위치하지 않는 영역의 게이트 전극(120)의 높이(120h1)는 게이트 전극(120) 중 반도체 핀(110)이 위치하는 영역의 게이트 전극(120)의 높이(120h2)보다 높다.
게이트 유전막(122)은 게이트 전극(120)과 기판 절연층(102) 사이 또는 게이트 전극(120)과 채널 영역(110c) 사이에 개재될 수 있다. 즉, 게이트 유전막(122)은 게이트 전극(120)의 하면에 위치한다. 일부 실시예에 있어서, 게이트 유전막(122)은 실리콘 옥사이드일 수 있다. 그러나, 게이트 유전막(122)은 이에 한정되지 않으며, 하프늄 옥사이드, 란탄 옥사이드 등의 고유전 물질 또는 이들의 조합으로 이루어질 수 있다.
층간 절연막(130)은 게이트 전극(120)과 절연 스페이서(150)를 덮도록 형성된다. 층간 절연막(130)은 예를 들면, 산화막, 질화막, 산질화막 또는 이들의 조합일 수 있다.
콘택 플러그(140)는 제1 소스/드레인 영역(110a) 및 상기 제2 소스/드레인 영역(110b)에 접촉한다. 일부 실시예에서, 콘택 플러그(140)는 비트 라인 콘택(Direct Contact: DC) 또는 스토리지 콘택(Buried Contact: BC)일 수 있다. 도시되지 않았으나, 일부 실시예에서 비트라인 콘택은 후속공정에서 형성될 수 있는 비트라인(도시되지 않음)에 전기적으로 연결되고, 스토리지 콘택은 후속공정에서 형성될 수 있는 캐패시터(도시되지 않음)에 전기적으로 연결될 수 있다.
절연 스페이서(150)는 게이트 전극(120)의 양 측벽을 덮는 다중층 구조를 가질 수 있다. 일부 실시예에서, 절연 스페이서(150)는 에어 스페이서(150a) 및 외측 스페이서(150b)를 포함한다.
도 1c에 도시된 바와 같이, 외측 스페이서(150b) 및 게이트 전극(120) 사이에는 공기가 채워진 에어 스페이서(150a)가 생성되어 있다. 이와 같이, 게이트 전극(120)과 콘택 플러그(140) 사이에 낮은 유전율을 가지는 공기가 채워짐으로서, 게이트 전극(120)과 콘택 플러그(140) 사이에서 발생하는 기생 캐패시턴스가 감소된다.
일부 실시예에서, 에어 스페이서(150a)는 상기 게이트 전극(120)의 상면(120T)보다 높은 레벨까지 연장될 수 있다. 에어 스페이서(150a)는 제1 소스/드레인 영역(110a)의 상면(110aT) 및 제2 소스/드레인 영역(110b)의 상면(110bT)보다 높은 레벨까지 연장될 수 있다.
일부 실시예에서, 에어 스페이서(150a)는 게이트 전극(120)의 측벽을 따라 연속적으로 연장된다. 여기서, 에어 스페이서(150a) 중 반도체 핀(110)이 위치하는 영역의 에어 스페이서의 길이(150h2)는 반도체 핀(110)이 위치하지 않는 영역의 에어 스페이서의길이(150h1)보다 짧을 수 있다.
반도체 핀(110)이 연장되는 방향에서, 에어 스페이서(150a)의 상측 폭(D1)은 에어 스페이서(150a)의 하측 폭(D2)보다 작을 수 있다.
외측 스페이서(150b)는 에어 스페이서(150a)를 사이에 두고 게이트 전극(120)의 반대측에 형성된다. 외측 스페이서(150b)는 도 5f에서 후술할 제조 공정에 의해 형성될 수 있다. 일부 실시예에서, 외측 스페이서(150b)는 층간 절연막(130)과 동일 물질일 수 있다. 다른 실시예에서, 외측 스페이서(150b)는 층간 절연막(130)과 다른 물질일 수 있다. 예를 들면, 외측 스페이서(150b)는 산화막, 질화막, 산질화막 또는 이들의 조합일 수 있다.
도2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(200)로서, 도 1b의 C1 - C1'선에 대응하는 선 단면도이다. 도 2에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 2를 참조하면, 반도체 소자(200)는 반도체 기판(101), 기판 절연층(102), 게이트 전극(120), 게이트 유전막(122), 층간 절연막(230), 콘택 플러그(140) 및 절연 스페이서(250)를 포함한다.
층간 절연막(230)은 게이트 전극(120)과 절연 스페이서(250)를 덮도록 형성된다. 층간 절연막(230)은 예를 들면, 산화막, 질화막, 산질화막 또는 이들의 조합일 수 있다.
절연 스페이서(250)는 에어 스페이서(250a), 외측 스페이서(250b) 및 라이너 질화막(250c)을 포함한다.
도 2에 도시된 바와 같이, 에어 스페이서(250a)는 라이너 질화막(250c)을 사이에 두고 게이트 전극(120)과 이격되어 있다.
외측 스페이서(250b)는 에어 스페이서(250a) 및 라이너 질화막(250c)을 사이에 두고 게이트 전극(120)의 반대측에 형성된다. 외측 스페이서(250b)는 도 6e에서 후술할 제조 공정에 의해 형성될 수있다. 일부 실시예에서, 외측 스페이서(250b)는 층간 절연막(230)과 동일 물질일 수 있다. 다른 실시예에서, 외측 스페이서(250b)는 층간 절연막(230)과 다른 물질일 수 있다. 예를 들면, 외측 스페이서(250b)는 산화막, 질화막, 산질화막 또는 이들의 조합일 수 있다.
라이너 질화막(250c)은 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드로이루어질 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 라이너 질화막(250c)은 본 발명의 기술적 사상의 범위 내에서 다른 물질을 포함할 수 있다.
절연 스페이서(250)가 라이너 질화막(250c)을 포함함으로써, 에어 스페이서(250a)의 형성 공정에서 발생할 수 있는 게이트 전극(120)의 손상을 방지할 수 있다.
도3은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(300)로서, 도 1b의 D1 - D1'선에 대응하는 선 단면도이다. 도 3에 있어서, 도 1a 내지 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 3을 참조하면, 반도체 소자(300)는 반도체 기판(101), 기판 절연층(102), 반도체 핀(110), 게이트 전극(120), 게이트 유전막(122), 고유전막(324), 층간 절연막(130), 콘택 플러그(140) 및 절연 스페이서(150)를 포함한다.
일부 실시예에서, 고유전막(324)은 게이트 전극(120)과 게이트 유전막(122) 사이에 개재될 수 있다(도 7d 참조).
고유전막(324)은 실리콘 산화막보다 유전율이 더 큰 물질로 이루어질 수 있다. 예를 들어, 고유전막(324)은 하프늄 옥사이드, 란탄 옥사이드 등으로 이루어질 수 있다. 다만, 고유전막(324)은 이에 한정하지 않고 다른 물질로 이루어질 수 있음은 물론이다.
도4는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(400)로서, 도 1b의 C1 - C1'선에 대응하는 선 단면도이다. 도 4에 있어서, 도 1a 내지 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 4를 참조하면, 반도체 소자(400)는 반도체 기판(101), 기판 절연층(102), 게이트 전극(120), 게이트 유전막(122), 층간 절연막(430), 콘택 플러그(440) 및 절연 스페이서(450)를 포함한다.
층간 절연막(430)은 게이트 전극(120) 및 절연 스페이서(450)를 덮도록 형성된다. 층간 절연막(430)은 예를 들면, 산화막, 질화막, 산질화막 또는 이들의 조합일 수 있다.
일부 실시예에서, 콘택 플러그(440)는 외측 스페이서(450b)에 의해 자기정렬될 수 있다. 즉, 콘택 플러그(440)는 자기정렬된 콘택(Self Align Contact: SAC) 공정에 의해 형성될 수 있다.
자기정렬된 콘택(SAC) 공정은, 콘택 플러그(440) 형성을 위한 이방성 식각 시 게이트 전극(120)의 측벽에 형성된 외측 스페이서(450b)를 식각 마스크로 사용하는 공정으로써, 포토리소그래피 공정에서의 정렬 여유도(align margin)를 증가시킴은 물론, 메모리 소자 등의 제조에서 게이트 전극 간의 이격 거리를 감소시킬 수 있게 되어 반도체 소자의 집적도를 향상 시킬 수 있다.
절연 스페이서(450)는 에어 스페이서(450a) 및 외측 스페이서(450b)를 포함한다. 일부 실시예에서, 에어 스페이서(450a) 및 외측 스페이서(450b)는 도 8a 내지 도 8g에서 후술할 제조 공정에 의해 형성될 수 있다.
도5a 내지 도 5i는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다. 도 5a 내지 도 5i에 있어서, 도 1a 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 5a를 참조하면, 기판 절연층(102) 상에 기초 반도체 핀(110x)을 형성한다. 기초 반도체 핀(110x)은 식각 공정에 의해 형성될 수 있다. 본 예에서는 SOI 기판을 이용하여 기초 반도체 핀(110x)을 형성하는 공정을 예로 들어 설명하지만, 본 발명의 기술적 사상의 범위 내에서 벌크형 실리콘 기판을 사용하여 반도체 핀(110x)을 형성할 수도 있다.
도 5b를 참조하면, 게이트 유전막(122x)이 기판 절연층(102)과 기초 반도체 핀(110x)을 덮도록 형성된다. 게이트층(120x)은 게이트 유전막(122x)을 덮도록 형성된다. 일부 실시예에서, 게이트 유전막(122x) 및 게이트층(120x)은 증착 공정에 의해 형성될 수 있다. 게이트층(120x) 형성 후, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정이 수행될 수 있다.
도 5c를 참조하면, 게이트층(120x) 중 게이트 전극(120)이 위치할 곳에 게이트 마스크(126)를 형성한다. 게이트 마스크(126)는 산화막일 수 있다. 게이트 마스크(126)를 식각 마스크로 이용하여 노출된 게이트층(120x) 및 게이트 유전막(122x)을 식각한다.
도 5d를 참조하면, 게이트 전극(120)의 양 측벽을 덮는 희생막(도시되지 않음)을 형성한다. 희생막은 게이트 마스크(126)와의 관계에서 높은 식각 선택비를 갖는 물질로 형성된다. 또한, 희생막은 습식 식각 공정을 통해 용이하게 제거될 수 있는 물질로 형성된다. 희생막으로 사용될 수 있는 물질로는, 예를 들면 실리콘 게르마늄 또는 실리콘 나이트라이드 등을 들 수 있다. 그 후, 희생막을 이방성 식각함으로써 희생 스페이서(550)를 형성한다. 희생막의 식각 공정 시간을 조절하여, 희생 스페이서(550)는 기초 반도체 핀(110x) 부분에 존재하지 않고, 게이트 전극(120) 부분에만 존재하도록 할 수 있다.
도 5e를 참조하면, 상술한 5a 내지 도 5d 공정을 마친 결과물 외부에 노출된 기초 반도체 핀(110x) 부분을 선택적 에피텍셜 성장(SEG)시킴으로써, 반도체 핀(110)을 형성한다. 즉, 선택적 에피텍셜 성장 과정을 통해 기초 반도체 핀(110x)에 반도체 핀(110y)이 결합하여 반도체 핀(110)이 된다(도 1d 참조).
선택적 에피텍셜 성장은 여러 가지 방법이 존재한다. 그 중 호모에피택시(homoepitaxy)의 경우, 기초 반도체 핀(110x) 및 반도체 핀(110y)은 동일 물질일 수 있다. 한편, 헤테로에피택시(heteroepitxy)의 경우 기초 반도체 핀(110x) 및 반도체 핀(110y)은 서로 다른 조성을 갖는 실리콘일 수 있다.
선택적 에피택셜 성장은 감압 화학적 기상 증착(reduced pressure chemical vapor deposition)방법 또는 저압 화학적 기상 증착(low pressure chemical vapor deposition) 방법으로 구현될 수 있다. 선택적 에피택셜 성장은 플로우 가스로 수소 가스를 사용할 수 있다.
반도체 핀(110)은 제1 소스/드레인 영역(110a)과 제2 소스/드레인 영역(110b)을 포함할 수 있다. 제1 소스/드레인 영역(110a) 및 제2 소스/드레인 영역(110b)은 예를 들면, 이온 주입 공정을 통하여 형성될 수 있다.
도 5f및 도 5g를 참조하면, 희생 스페이서(550)를 덮는 외측 스페이서(150b)를 형성한 후, 희생 스페이서(550)를 제거한다. 도시된 바와 같이, 외측 스페이서(150b)는 희생 스페이서(550)의 상면이 노출되도록 형성한다. 즉, 기판 절연층(102)으로부터 외측 스페이서(150b)의 상면까지 높이는, 기판 절연층(102)으로부터 희생 스페이서(550)의 상면까지 높이보다 낮다. 희생 스페이서(550)를 제거하는 공정은 선택적 습식 식각 공정을 통해 수행될 수 있다.
도 5h를 참조하면, 상술한 5a 내지 도 5g 공정을 마친 결과물의 상부를 덮는 층간 절연막(130x)을 형성한다. 일부 실시예에서, 층간 절연막(130x)은 PVD 공정에 의해 형성될 수 있다. 층간 절연막(130x)은 희생 스페이서(650)가 제거된 부분을 매립하지 않도록 형성됨으로써, 절연 스페이서(150)는 에어 스페이서(150a)를 갖는다. 층간 절연막(130x)이 형성된 후에 CMP 공정이 수행될 수 있다. 도 5h에 도시한 바와 같이, 상기 층간 절연막(130x)을 형성하는 동안 층간 절연막(130x) 형성 물질이 에어 스페이서(150a) 내부로 침입하여 게이트 전극(120)의 측벽을 덮을 수 있으나, 본 발명의 기술적 사상은 반드시 도 5h에 도시된 바에 한정되는 것은 아니다.
도 5i를 참조하면, 층간 절연막(130x)의 소정 부분을 식각하고, 도전 물질을 증착함으로서 콘택 플러그(140)를 형성한다.
상기 설명한 공정들을 이용함으로써, 도전 패턴들 사이에서 기생 캐패시턴스가 감소되는 반도체 소자를 제조할 수 있다.
도 6a 내지 도 6h는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다. 도 6a 내지 도 6h에 있어서, 도 1a 내지 도 5i에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 6a를 참조하면, 기판 절연층(102)에 기초 반도체 핀(110x), 게이트 전극(120), 게이트 유전막(122) 및 게이트 마스크(126)를 형성한다. 이러한 공정은 상술한 도 5a 내지 5c의 공정과 유사하게 수행될 수 있다.
도 6b를 참조하면, 게이트 전극(120)의 양 측벽을 덮는 라이너 질화막(250c)을 형성하고, 라이너 질화막(250c)을 덮는 희생 스페이서(650)를 형성한다. 희생 스페이서(650)의 형성 과정은 도5d에서 상술한 바와 유사하게 수행될 수 있다.
도 6c를 참조하면, 선택적 에피텍셜 성장 과정을 통해 반도체 핀(110)을 형성하고, 이온 주입 공정을 통하여 제1 소스/드레인 영역(110a) 및 제2 소스/드레인 영역(110b)을 형성한다. 반도체 핀(110)의 형성 과정은 도 5e에서 상술한 바와 유사하게 수행될 수 있다.
도 6d 및 도 6e를 참조하면, 희생 스페이서(650)를 덮는 외측 스페이서(250b)를 형성한 후, 희생 스페이서(650)를 제거한다. 이러한 공정은 도 5f 및 도 5g에서 상술한 바와 유사하게 수행될 수 있다.
도 6f를 참조하면, 상술한 도 6a 내지 도 6e 공정을 마친 결과물의 상부를 덮는 층간 절연막(230x)을 형성한다. 층간 절연막(230x)은 희생 스페이서(650)가 제거된 부분을 매립하지 않도록 형성됨으로써, 절연 스페이서(250)는 에어 스페이서(250a)를 갖는다.
도 6f에 도시한 바와 같이, 상기 층간 절연막(230x)을 형성하는 동안 층간 절연막(230x) 형성 물질이 에어 스페이서(250a) 내부로 침입하여 게이트 전극(120)의 측벽을 덮을 수 있으나, 본 발명의 기술적 사상은 반드시 도 6f에 도시된 바에 한정되는 것은 아니다.
도 6g를 참조하면, 콘택 플러그(140)를 형성하기 위해, 층간 절연막(230x)의 일부를 식각한다. 이후, 노출된 제1 소스/드레인 영역 및 제2 소스/드레인 영역 각각에 접촉하는 콘택 플러그(140)가 형성되고, CMP 공정이 추가적으로 수행될 수 있다.
도 7a 내지 도 7j는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다. 도 7a 내지 도 7j에 있어서, 도 1a 내지 도 6g에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 7a를 참조하면, 기판 절연층(102) 상에 기초 반도체 핀(110x)을 형성한다. 이러한 공정은 도 5a에서 상술한 바와 유사하게 수행될 수 있다.
도 7b내지 7d를 참조하면, 기초 반도체 핀(110x)과 기판 절연층(102)의 상면을 덮도록 희생막(752a)을 형성한다. 희생막(752a)으로 사용될 수 있는 물질로는, 예를 들면 실리콘 게르마늄 또는 실리콘 나이트라이드 등을 들 수 있다.
그 후, 후속공정으로 형성될 게이트 전극(120) 부분의 희생막(752a)을 식각함으로써, 희생막(752b)을 형성한다.
희생막(752b) 형성 후, 노출된 기판 절연층(102)에 게이트 유전막(122), 고유전막(324) 및 게이트 전극(120)을 형성시킨다. 게이트 유전막(122), 고유전막(324) 및 게이트 전극(120)은 증착 공정에 의해 수행될 수 있다.
그 후, 희생막(752b)의 상면이 노출되도록 CMP 공정을 수행한 후, 희생막(752b)을 제거한다. 희생막(752b)은 식각 공정을 통해 제거될 수 있다.
도 7e를 참조하면, 게이트 전극(120)의 양 측벽을 덮는 희생 스페이서(750a)를 형성한다. 희생 스페이서(750a)의 제조 공정은 도5d에서 상술한 바와 유사하게 수행될 수 있다.
도 7f를 참조하면, 상술한 도 7a 내지 도 7f 공정을 마친 결과물 외부에 노출된 기초 반도체 핀(110x) 부분을 선택적 에피텍셜 성장시킴으로써, 반도체 핀(110)을 형성하고, 이온 주입 공정을 통하여 제1 소스/드레인 영역(110a) 및 제2 소스/드레인 영역(110b)을 형성한다. 반도체 핀(110)의 형성 과정은 도 5e에서 상술한 바와 유사하게 수행될 수 있다.
반도체 핀(110) 형성 후, 희생 스페이서(750b)를 형성한다. 희생 스페이서(750b)는 희생 스페이서(750a)를 덮도록 형성되며, 제조 공정은 도 5d에서 상술한 바와 유사하게 수행될 수 있다.
도 7g 및 도 7h를 참조하면, 희생 스페이서(750b)를 덮는 외측 스페이서(150b)를 형성한 후, 희생 스페이서(750b)를 제거한다. 도시된 바와 같이, 외측 스페이서(150b)는 희생 스페이서(750b)의 상면이 노출되도록 형성한다. 즉, 기판 절연층(102)으로부터 외측 스페이서(150b)의 상면까지 높이는, 기판 절연층(102)으로부터 희생 스페이서(750b)의 상면까지 높이보다 낮다. 희생 스페이서(750b)를 제거하는 공정은 선택적 습식 식각 공정을 통해 수행될 수 있다.
도 7i를 참조하면, 상술한 7a 내지 도 7h 공정을 마친 결과물의 상부를 덮는 층간 절연막(130x)을 형성한다. 층간 절연막(130x)은 희생 스페이서(750b)가 제거된 부분을 매립하지 않도록 형성됨으로써, 절연 스페이서(150)는 에어 스페이서(150a)를 갖는다. 도 7i에 도시한 바와 같이, 상기 층간 절연막(130x)을 형성하는 동안 층간 절연막(130x) 형성 물질이 에어 스페이서(150a) 내부로 침입하여 게이트 전극(120)의 측벽을 덮을 수 있으나, 본 발명의 기술적 사상은 반드시 도 7i에 도시된 바에 한정되는 것은 아니다.
층간 절연막(130x)을 형성한 후, CMP 공정이 수행될 수 있다.
도 7j를 참조하면, 콘택 플러그(140)를 형성하기 위해, 층간 절연막(130x)의 일부를 식각한다. 이후, 노출된 제1 소스/드레인 영역 및 제2 소스/드레인 영역 각각에 접촉하는 콘택 플러그가 형성되고, CMP 공정이 추가적으로수행될 수 있다.
도 8a 내지 도 8g는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다. 도 8a 내지 도 8h에 있어서, 도 1a 내지 도 7k에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 8a를 참조하면, 기판 절연층(102)에 기초 반도체 핀(110x)과 희생막(752b)을 형성한다. 이러한 공정은 상술한 도 7a 내지 7c의 공정과 유사하게 수행될 수 있다.
도 8b를 참조하면, 희생막(752b) 형성 후 노출된 기판 절연층(102)에 게이트 유전막(122), 고유전막(324), 게이트 전극(120) 및 질화막(826)을 형성시킨 후, 희생막(752b)을 제거한다. 게이트 유전막(122), 고유전막(324), 게이트 전극(120) 및 질화막(826)은 증착 공정에 의해 수행될 수 있다. 희생막(752b)의 식각 공정에 앞서 CMP 공정이 수행될 수 있다.
도 8c를 참조하면, 게이트 전극(120)의 양 측벽을 덮는 질화 스페이서(850a)를 형성한다. 질화 스페이서(850a)의 제조 공정은 도 5d에서 상술한 바와 유사하게 수행될 수 있다.
도 8d를 참조하면, 상술한 도 8a 내지 도 8c 공정을 마친 결과물 외부에 노출된 기초 반도체 핀(110x) 부분을 선택적 에피텍셜 성장시킴으로써, 반도체 핀(110)을 형성하고, 이온 주입 공정을 통하여 제1 소스/드레인 영역(110a) 및 제2 소스/드레인 영역(110b)을 형성한다. 반도체 핀(110)의 형성 과정은 도 5e에서 상술한 바와 유사하게 수행될 수 있다.
반도체 핀(110) 형성 후, 질화 스페이서(850b)를 형성한다. 질화 스페이서(850b)는 질화 스페이서(850a)를 덮도록 형성되며, 제조 공정은 도 5d에서 상술한 바와 유사하게 수행될 수 있다.
도 8e를 참조하면, 상술한 8a 내지 도 8d 공정을 마친 결과물의 상부를 덮는 층간 절연막(430x)을 형성한다. 층간 절연막(430x)을 형성한 후, CMP 공정이 수행될 수 있다.
도 8f를 참조하면, 층간 절연막(430x)의 일부를 식각하여 콘택홀(도시되지 않음)을 형성한다. 콘택홀은 질화 스페이서(850b)에 의해 자기정렬되어 형성된다. 콘택홀이 자기정렬되어 형성될 경우, 정렬 여유도가 증가하고 단위 셀들의 집적도를 증가시킬 수 있다. 콘택 플러그(440)는 콘택홀에 형성된다. 콘택 플러그(440)는 제1 소스/드레인 영역 및 제2 소스/드레인 영역 각각에 접촉한다. 콘택 플러그(440) 형성 후에는 CMP 공정이 추가적으로 수행될 수 있다.
도 8g를 참조하면, 질화막(826) 및 질화 스페이서(850a, 850b)를 식각 공정을 통해 제거한다. 그 후, 질화막(826) 및 질화 스페이서(850a, 850b)가 제거된 공간에 실리콘 옥사이드를 증착시켜, 에어 스페이서(450a), 외측 스페이서(450b) 및 층간 절연막(430)을 형성한다. 일부 실시예에서, 외측 스페이서(450b) 및 층간 절연막(430)은 동일 물질일 수 있다. 외측 스페이서(450b) 및 층간 절연막(430)은 예를 들어, 실리콘 옥사이드일 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 반도체 소자
101: 반도체 기판 102: 기판 절연층
110: 반도체 핀
110a: 제1 소스/드레인 영역 110b: 제2 소스/드레인 영역
120: 게이트 전극 122: 게이트 유전막
130: 층간 절연막 140: 콘택 플러그
150: 절연 스페이서 150a: 에어 스페이서
150b: 외측 스페이서 250c: 라이너 질화막
324: 고유전막
101: 반도체 기판 102: 기판 절연층
110: 반도체 핀
110a: 제1 소스/드레인 영역 110b: 제2 소스/드레인 영역
120: 게이트 전극 122: 게이트 유전막
130: 층간 절연막 140: 콘택 플러그
150: 절연 스페이서 150a: 에어 스페이서
150b: 외측 스페이서 250c: 라이너 질화막
324: 고유전막
Claims (10)
- 반도체 기판 상에 돌출되어 형성되고, 제1 소스/드레인 영역, 제2 소스/드레인 영역 및 채널 영역을 포함하는 반도체 핀과,
상기 반도체 핀의 상기 채널 영역 표면 위를 횡단하며, 상기 반도체 기판 상에 형성되는 게이트 전극과,
상기 게이트 전극과 상기 반도체 핀의 상기 채널 영역 사이에 위치하는 게이트 유전막과,
상기 반도체 핀의 상기 제1 소스/드레인 영역 및 상기 반도체 핀의 상기 제2 소스/드레인 영역에 접촉하는 콘택 플러그와,
상기 게이트 전극의 양 측벽을 덮도록 형성된 층간 절연막과,
상기 게이트 전극의 양 측벽을 덮는 상기 층간 절연막의 양측에 형성된 다중층 구조의 절연 스페이서를 포함하고,
상기 절연 스페이서는 에어 스페이서를 포함하는 것을 특징으로 하는 반도체 소자. - 제 1항에 있어서,
상기 층간 절연막은 상기 게이트 전극의 표면 상에 형성됨과 아울러 상기 절연 스페이서의 양측에 더 형성되어 있는 것을 특징으로 하는 반도체 소자. - 제 1항에 있어서, 상기 절연 스페이서는 외측 스페이서를 더 포함하고,
상기 에어 스페이서는 상기 게이트 전극의 양 측벽을 덮는 상기 층간 절연막의 양측에 형성되고, 상기 외측 스페이서는 상기 게이트 전극의 반대측의 상기 에어 스페이서의 일측에 형성되는 것을 특징으로 하는 반도체 소자. - 제 1항에 있어서,
상기 절연 스페이서는 상기 에어 스페이서를 사이에 두고 상기 게이트 전극의 반대측에 있는 외측 스페이서를 더 포함하고,
상기 층간 절연막은 상기 외측 스페이서의 양측에 상기 외측 스페이서의 형상에 따라 더 형성되어 있고,
상기 콘택 플러그는 상기 외측 스페이서에 의해 자기정렬되는 것을 특징으로 하는 반도체 소자. - 제 1항에 있어서,
상기 에어 스페이서는 상기 게이트 전극의 상면보다 높은 레벨까지 연장되어 있는 것을 특징으로 하는 반도체 소자. - 제 1항에 있어서,
상기 절연 스페이서는 상기 에어 스페이서를 사이에 두고 상기 게이트 전극의 반대측에 있는 외측 스페이서를 더 포함하고,
상기 외측 스페이서는 상기 게이트 전극의 상면보다 높은 레벨까지 연장되어 있는 것을 특징으로 하는 반도체 소자. - 제 1항에 있어서,
상기 에어 스페이서는 상기 반도체 핀의 상기 제1 소스/드레인 영역 및 상기 반도체 핀의 제2 소스/드레인 영역의 상면보다 높은 레벨까지 연장되어 있고,
상기 에어 스페이서는 상기 게이트 전극의 측벽을 따라 연속적으로 연장되는 것을 특징으로 하는 반도체 소자. - 제 7항에 있어서,
상기 에어 스페이서 중 상기 반도체 핀이 위치하는 영역의 상기 에어 스페이서의 길이는 상기 반도체 핀이 위치하지 않는 영역의 상기 에어 스페이서의 길이보다 짧은 것을 특징으로 하는 반도체 소자. - 제 1항에 있어서,
상기 반도체 핀의 상기 제1 소스/드레인 영역 및 상기 반도체 핀의 상기 제2 소스/드레인 영역의 상면은 상기 채널 영역의 상면보다 높은 레벨에 위치하고,
상기 반도체 핀의 상기 제1 소스/드레인 영역 및 상기 반도체 핀의 상기 제2 소스/드레인 영역과 상기 반도체 핀의 상기 채널 영역은 동일 물질로 이루어지는 것을 특징으로 하는 반도체 소자. - 제 1항에 있어서,
상기 반도체 핀이 연장되는 방향을 따라, 상기 에어 스페이서의 상측 폭은 상기 에어 스페이서의 하측 폭보다 작은 것을 특징으로 하는 반도체 소자.
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| KR1020140001512A KR102131325B1 (ko) | 2014-01-06 | 2014-01-06 | 에어 스페이서를 구비한 반도체 소자 |
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