KR102126540B1 - Apparatus and method of data interface of flat panel display device - Google Patents

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Abstract

본 발명은 평판 표시 장치 및 그의 구동 방법에 관한 것으로, 다수의 화소가 매트릭스 형태로 배치되는 표시 패널과; 입력된 디지털 비디오 데이터에 클럭 신호와 컨트롤 데이터들을 삽입하여 전송하는 타이밍 컨트롤러와; 데이터 배선쌍을 통해 상기 타이밍 컨트롤러에 접속되고, 상기 데이터 배선쌍을 통해 수신된 상기 클럭 신호를 기준으로 내부 클럭을 복원하여 상기 디지털 비디오 데이터를 샘플링하고, 상기 디지털 비디오 데이터를 데이터 전압으로 변환하여 상기 표시 패널의 데이터 라인에 공급하는 소스 드라이브 IC들을 구비하고; 상기 타이밍 컨트롤러는 매 수평 기간마다 제1 데이터 패킷 또는 제2 데이터 패킷을 전송하고; 상기 제1 데이터 패킷은 클럭 트레이닝 패턴 신호 또는 프리앰블 신호와, 컨트롤 데이터들과, 상기 디지털 비디오 데이터를 포함하고, 상기 제2 데이터 패킷은 상기 디지털 비디오 데이터를 포함하는 것을 특징으로 한다.The present invention relates to a flat panel display device and a driving method thereof, a display panel in which a plurality of pixels are arranged in a matrix form; A timing controller which inserts and transmits clock signals and control data to the input digital video data; It is connected to the timing controller through a data wiring pair, restores an internal clock based on the clock signal received through the data wiring pair, samples the digital video data, converts the digital video data to a data voltage, and Source drive ICs for supplying data lines of the display panel; The timing controller transmits a first data packet or a second data packet every horizontal period; The first data packet includes a clock training pattern signal or a preamble signal, control data, and the digital video data, and the second data packet includes the digital video data.

Description

평판 표시 장치 및 그의 구동 방법{APPARATUS AND METHOD OF DATA INTERFACE OF FLAT PANEL DISPLAY DEVICE}Flat panel display device and its driving method{APPARATUS AND METHOD OF DATA INTERFACE OF FLAT PANEL DISPLAY DEVICE}

본 발명은 평판 표시 장치 및 그의 구동 방법에 관한 것이다.The present invention relates to a flat panel display device and a driving method thereof.

평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 불활성 가스의 방전을 이용한 플라즈마 디스플레이 패널(Plasma Display Panel; PDP), 유기 발광 다이오드를 이용한 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 표시 장치 등이 있다.As a flat panel display, a liquid crystal display (LCD) using liquid crystal, a plasma display panel (PDP) using discharge of an inert gas, and an organic light emitting diode (OLED) using an organic light emitting diode; OLED) display devices.

이러한 평판 표시 장치는 고해상도화 및 대형화 되면서 데이터의 전송량이 증가하고 있다. 이로 인하여, 데이터의 전송 주파수가 높아지고 데이터의 전송 라인 수가 증가됨으로써 전자기적 간섭(Electromagnetic Interference; 이하, EMI라 함)이 많이 발생되는 문제점이 있다. 특히, EMI 문제는 평판 표시 장치의 타이밍 컨트롤러와 다수의 소스 드라이브 IC(Integrated Circuit) 사이의 디지털 인터페이스에서 주로 발생되어서 평판 표시 장치의 불안정한 구동을 초래한다.As such flat panel display devices increase in resolution and size, the amount of data transmitted increases. Due to this, there is a problem in that electromagnetic interference (hereinafter, referred to as EMI) is generated a lot by increasing the transmission frequency of data and increasing the number of transmission lines of data. In particular, EMI problems are mainly generated in a digital interface between a timing controller of a flat panel display device and a plurality of source drive integrated circuits (ICs), resulting in unstable driving of the flat panel display device.

종래의 평판 표시 장치는 데이터의 송/수신시 신호 전송 라인을 줄이고, 데이터의 고속 전송시 EMI 및 소비 전력을 감소시키기 위하여 다양한 데이터 인터페이스 방법을 채택하고 있다. 예를 들면, 본원 출원인은 타이밍 컨트롤러와 소스 드라이브 IC들을 점 대 점(point to point) 방식으로 연결하여 타이밍 컨트롤러와 소스 드라이브 IC들 사이의 배선 수를 최소화하고 신호 전송을 안정화할 수 있는 클럭 임베디드(Clock Embedded)방식의 인터페이스를 대한민국 공개특허공보 10-2010-0068938(2010-06-24), 대한민국 공개특허공보 10-2010-0068936(2010-06-24), 대한민국 공개특허공보 10-2010-0073718(2010-07-01) 등에서 제안한 바 있다.Conventional flat panel display devices employ various data interface methods to reduce signal transmission lines when transmitting/receiving data and to reduce EMI and power consumption when transmitting data at high speed. For example, the applicant of the present application can connect the timing controller and the source drive ICs in a point-to-point manner to minimize the number of wires between the timing controller and the source drive ICs and to stabilize the signal transmission. Clock Embedded) interface is disclosed in Korean Patent Publication No. 10-2010-0068938 (2010-06-24), Korean Patent Publication No. 10-2010-0068936 (2010-06-24), Korean Patent Publication No. 10-2010-0073718 (2010-07-01).

한편, 평판 표시 장치는 대형화 추세 및 고해상도 추세에 있고, 따라서 평판 표시 장치의 데이터 전송 속도를 높이고, 소비 전력을 줄이기 위한 노력은 지속적으로 요구된다.On the other hand, flat panel display devices are in a trend of increasing in size and high resolution, and thus, efforts to increase the data transmission speed of the flat panel display device and reduce power consumption are continuously required.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 데이터 전송 속도를 높이고 소비 전력을 줄일 수 있는 평판 표시 장치 및 그의 구동 방법을 제공하는데 목적이 있다.An object of the present invention is to provide a flat panel display device capable of increasing data transmission speed and reducing power consumption, and a driving method thereof.

상기와 같은 목적을 달성하기 위해 본 발명의 실시 예에 따른 평판 표시 장치는 다수의 화소가 매트릭스 형태로 배치되는 표시 패널과; 입력된 디지털 비디오 데이터에 클럭 신호와 컨트롤 데이터들을 삽입하여 전송하는 타이밍 컨트롤러와; 데이터 배선쌍을 통해 상기 타이밍 컨트롤러에 접속되고, 상기 데이터 배선쌍을 통해 수신된 상기 클럭 신호를 기준으로 내부 클럭을 복원하여 상기 디지털 비디오 데이터를 샘플링하고, 상기 디지털 비디오 데이터를 데이터 전압으로 변환하여 상기 표시 패널의 데이터 라인에 공급하는 소스 드라이브 IC들을 구비하고; 상기 타이밍 컨트롤러는 매 수평 기간마다 제1 데이터 패킷 또는 제2 데이터 패킷을 전송하고; 상기 제1 데이터 패킷은 클럭 트레이닝 패턴 신호 또는 프리앰블 신호와, 컨트롤 데이터들과, 상기 디지털 비디오 데이터를 포함하고, 상기 제2 데이터 패킷은 상기 디지털 비디오 데이터를 포함하는 것을 특징으로 한다.In order to achieve the above object, a flat panel display device according to an exemplary embodiment of the present invention includes a display panel in which a plurality of pixels are arranged in a matrix form; A timing controller which inserts and transmits clock signals and control data to the input digital video data; It is connected to the timing controller through a data wiring pair, restores an internal clock based on the clock signal received through the data wiring pair, samples the digital video data, converts the digital video data to a data voltage, and Source drive ICs for supplying data lines of the display panel; The timing controller transmits a first data packet or a second data packet every horizontal period; The first data packet includes a clock training pattern signal or a preamble signal, control data, and the digital video data, and the second data packet includes the digital video data.

상기 타이밍 컨트롤러는 각 프레임에서 첫번째 수평 기간에만 상기 제1 데이터 패킷을 전송하고, 나머지 수평 기간들에는 상기 제2 데이터 패킷을 전송하는 것을 특징으로 한다.The timing controller is characterized in that the first data packet is transmitted only in the first horizontal period in each frame, and the second data packet is transmitted in the remaining horizontal periods.

상기 제2 데이터 패킷은 상기 디지털 비디오 데이터의 시작을 알리는 데이터 시작 패킷을 더 포함하는 것을 특징으로 한다.The second data packet may further include a data start packet indicating the start of the digital video data.

또한, 상기와 같은 목적을 달성하기 위해 본 발명의 실시 예에 따른 평판 표시 장치의 구동 방법은 타이밍 컨트롤러가 입력된 디지털 비디오 데이터에 클럭 신호와 컨트롤 데이터들을 삽입하여 전송하는 단계와; 소스 드라이브 IC가 데이터 배선쌍을 통해 수신된 상기 클럭 신호를 기준으로 내부 클럭을 복원하여 상기 디지털 비디오 데이터를 샘플링하고, 상기 디지털 비디오 데이터를 데이터 전압으로 변환하여 표시 패널의 데이터 라인에 공급하는 단계를 포함하고; 상기 타이밍 컨트롤러는 매 수평 기간마다 제1 데이터 패킷 또는 제2 데이터 패킷을 전송하고; 상기 제1 데이터 패킷은 클럭 트레이닝 패턴 신호 또는 프리앰블 신호와, 컨트롤 데이터들과, 상기 디지털 비디오 데이터를 포함하고, 상기 제2 데이터 패킷은 상기 디지털 비디오 데이터를 포함하는 것을 특징으로 한다.In addition, in order to achieve the above object, a driving method of a flat panel display device according to an exemplary embodiment of the present invention includes the steps of inserting a clock signal and control data into a digital video data input by a timing controller and transmitting the same; A step in which a source drive IC restores an internal clock based on the clock signal received through the data wiring pair to sample the digital video data, converts the digital video data into a data voltage, and supplies the digital video data to a data line of a display panel. Contains; The timing controller transmits a first data packet or a second data packet every horizontal period; The first data packet includes a clock training pattern signal or a preamble signal, control data, and the digital video data, and the second data packet includes the digital video data.

상기 타이밍 컨트롤러는 각 프레임에서 첫번째 수평 기간에만 상기 제1 데이터 패킷을 전송하고, 나머지 수평 기간들에는 상기 제2 데이터 패킷을 전송하는 것을 특징으로 한다.The timing controller is characterized in that the first data packet is transmitted only in the first horizontal period in each frame, and the second data packet is transmitted in the remaining horizontal periods.

상기 제2 데이터 패킷은 상기 디지털 비디오 데이터의 시작을 알리는 데이터 시작 패킷을 더 포함하는 것을 특징으로 한다.The second data packet may further include a data start packet indicating the start of the digital video data.

본 발명은 타이밍 컨트롤러와 소스 드라이브 IC들을 점 대 점(point to point) 방식으로 연결하여 타이밍 컨트롤러와 소스 드라이브 IC들 사이의 배선 수를 최소화하고 신호 전송을 안정화할 수 있는 클럭 임베디드(Clock Embedded)방식의 인터페이스를 사용한다. 이러한 본 발명은 타이밍 컨트롤러가 제1 기간(Phase-Ⅰ)에 해당되는 클럭 트레이닝 패턴 신호 또는 프리앰블 신호와, 제2 기간(Phase-Ⅱ)에 해당되는 컨트롤 데이터들을 매프레임 초기에 단한번씩만 전송한다. 이에 따라, 1 프레임 동안 전송되는 데이터의 패킷의 수를 줄여, 데이터의 전송 속도를 높이고, 데이터의 트랜지션(transition)에 의한 소비 전력을 절감할 수 있다.The present invention is a clock embedded (Clock Embedded) method that minimizes the number of wires between the timing controller and the source drive ICs and stabilizes signal transmission by connecting the timing controller and the source drive ICs in a point-to-point manner. Use the interface. In the present invention, the timing controller transmits a clock training pattern signal or a preamble signal corresponding to the first period (Phase-I) and control data corresponding to the second period (Phase-II) only once at the beginning of each frame. . Accordingly, it is possible to reduce the number of packets of data transmitted during one frame, increase the data transmission speed, and reduce power consumption by transitioning data.

도 1은 본 발명의 실시 예에 따른 액정 표시 장치의 구성도이다.
도 2는 타이밍 컨트롤러(TCON)와 소스 드라이브 IC(SIC)의 CDR 회로를 보여 주는 도면이다.
도 3은 도 1에 도시된 타이밍 컨트롤러와 소스 드라이브 IC들 사이의 신호 전송을 위한 EPI 프로토콜을 보여주는 파형도이다.
도 4는 본 발명의 실시 예에 따른 EPI 프로토콜을 보여주는 파형도이다.1 is a block diagram of a liquid crystal display according to an exemplary embodiment of the present invention.
2 is a diagram showing a CDR circuit of a timing controller (TCON) and a source drive IC (SIC).
FIG. 3 is a waveform diagram showing an EPI protocol for signal transmission between the timing controller and source drive ICs shown in FIG. 1.
4 is a waveform diagram showing an EPI protocol according to an embodiment of the present invention.

이하, 본 발명의 실시 예에 따른 평판 표시 장치 및 그의 구동 방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a flat panel display according to an exemplary embodiment of the present invention and a driving method thereof will be described in detail with reference to the accompanying drawings.

본 발명의 평판 표시 장치는 액정 표시 장치(Liquid Crystal Display; LCD), 불활성 가스의 방전을 이용한 플라즈마 디스플레이 패널(Plasma Display Panel; PDP), 유기 발광 다이오드를 이용한 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 표시 장치 등으로 구현될 수 있다. 이하에서는 액정 표시 장치를 중심으로 설명하지만, 본 발명은 액정 표시 장치에 한정되지 않는다.The flat panel display device of the present invention includes a liquid crystal display (LCD), a plasma display panel (PDP) using discharge of an inert gas, and an organic light emitting diode (OLED) using an organic light emitting diode. ) Can be implemented as a display device. Hereinafter, the liquid crystal display device will be mainly described, but the present invention is not limited to the liquid crystal display device.

또한, 본 발명의 타이밍 컨트롤러는 본원 출원인이 대한민국 공개특허공보 10-2010-0068938(2010-06-24), 대한민국 공개특허공보 10-2010-0068936(2010-06-24), 대한민국 공개특허공보 10-2010-0073718(2010-07-01) 등에서 제안한 클럭 임베디드(Clock Embedded)방식의 인터페이스를 만족하도록 동작한다. 이하에서는 상기 문헌들에서 제안한 클럭 임베디드 방식의 인터페이스를 EPI(Embedded point to point interface) 프로토콜이라 정의한다.In addition, the timing controller of the present invention is the applicant of the Republic of Korea Patent Publication No. 10-2010-0068938 (2010-06-24), Republic of Korea Patent Publication No. 10-2010-0068936 (2010-06-24), Republic of Korea Patent Publication 10 -Operates to satisfy the interface of the clock embedded method proposed by 2010-0073718 (2010-07-01). Hereinafter, the interface of the clock embedded method proposed in the above documents is defined as an EPI (Embedded point to point interface) protocol.

도 1은 본 발명의 실시 예에 따른 액정 표시 장치의 구성도이다.1 is a block diagram of a liquid crystal display according to an exemplary embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시 예에 따른 액정 표시 장치는 액정 표시 패널(PNL), 타이밍 컨트롤러(TCON), 하나 이상의 소스 드라이브 IC들(SIC#1~SIC#4), 및 게이트 드라이브 IC들(GIC)을 구비한다.Referring to FIG. 1, a liquid crystal display device according to an exemplary embodiment of the present invention includes a liquid crystal display panel PNL, a timing controller TCON, one or more source drive ICs SIC#1 to SIC#4, and a gate drive IC GIC.

액정 표시 패널(PNL)의 기판들 사이에는 액정층이 형성된다. 액정 표시 패널(PNL)은 데이터 라인들(DL)과 게이트 라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들을 포함한다.A liquid crystal layer is formed between the substrates of the liquid crystal display panel PNL. The liquid crystal display panel PNL includes liquid crystal cells arranged in a matrix form by the cross structure of the data lines DL and the gate lines GL.

액정 표시 패널(PNL)의 TFT 어레이 기판에는 데이터 라인들(DL), 게이트 라인들(GL), TFT들, 및 스토리지 커패시터들 등을 포함한 화소 어레이가 형성된다. 액정셀들은 TFT를 통해 데이터 전압이 공급되는 화소 전극과, 공통 전압이 공급되는 공통 전극 사이의 전계에 의해 구동된다. TFT의 게이트 전극은 게이트 라인(GL)에 접속되고, TFT의 드레인 전극은 데이터 라인(DL)에 접속된다. TFT의 소스 전극은 액정셀의 화소 전극에 접속된다. TFT는 게이트 라인(GL)을 통해 공급되는 게이트 펄스에 따라 턴-온되어 데이터 라인(DL)으로부터의 데이터 전압을 액정셀의 화소전극에 공급한다. 액정 표시 패널(PNL)의 컬러 필터 기판에는 블랙 매트릭스, 컬러 필터 및 공통 전극 등이 형성된다.A pixel array including data lines DL, gate lines GL, TFTs, and storage capacitors is formed on the TFT array substrate of the liquid crystal display panel PNL. The liquid crystal cells are driven by an electric field between a pixel electrode supplied with a data voltage through a TFT and a common electrode supplied with a common voltage. The gate electrode of the TFT is connected to the gate line GL, and the drain electrode of the TFT is connected to the data line DL. The source electrode of the TFT is connected to the pixel electrode of the liquid crystal cell. The TFT is turned on according to the gate pulse supplied through the gate line GL to supply the data voltage from the data line DL to the pixel electrode of the liquid crystal cell. A black matrix, a color filter, a common electrode, and the like are formed on the color filter substrate of the liquid crystal display panel PNL.

액정 표시 패널(PNL)의 TFT 어레이 기판과 컬러 필터 어레이 기판 각각에는 편광판이 부착되고 액정의 프리틸트 각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정 표시 패널(PNL)의 TFT 어레이 기판과 컬러필터 어레이 기판 사이에는 액정셀(Clc)의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성될 수 있다.A polarizing plate is attached to each of the TFT array substrate and the color filter array substrate of the liquid crystal display panel PNL, and an alignment film for setting a pre-tilt angle of the liquid crystal is formed. A spacer for maintaining a cell gap of the liquid crystal cell Clc may be formed between the TFT array substrate of the liquid crystal display panel PNL and the color filter array substrate.

액정 표시 패널(PNL)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직 전계 구동 방식이나, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평 전계 구동 방식으로 구현될 수 있다. 본 발명의 액정 표시 장치는 투과형 액정 표시 장치, 반투과형 액정 표시 장치, 반사형 액정 표시 장치 등으로 구현될 수 있다. 투과형 액정 표시 장치와 반투과형 액정 표시 장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.The liquid crystal display panel (PNL) is a vertical electric field driving method such as a twisted nematic (TN) mode and a vertical alignment (VA) mode, or a horizontal electric field driving method such as an IPS (In Plane Switching) mode and a FFS (Fringe Field Switching) mode. Can be implemented. The liquid crystal display device of the present invention may be implemented as a transmissive liquid crystal display device, a transflective liquid crystal display device, a reflective liquid crystal display device, or the like. A backlight unit is required in a transmissive liquid crystal display device and a transflective liquid crystal display device. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit.

도 1에서, 실선은 클럭 트레이닝 패턴 신호, 컨트롤 데이터, 입력 영상의 비디오 데이터 등의 신호가 전송되는 데이터 배선쌍이다. 도 1에서, 점선은 마지막 소스 드라이브 IC(SIC#4)와 타이밍 컨트롤러(TCON) 간에 연결된 락 피드백 신호 배선이다.In FIG. 1, a solid line is a pair of data wires through which signals such as clock training pattern signals, control data, and video data of an input image are transmitted. In FIG. 1, a dotted line is a lock feedback signal wiring connected between the last source drive IC (SIC#4) and the timing controller (TCON).

타이밍 컨트롤러(TCON)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 도시하지 않은 외부 호스트 시스템으로부터 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 외부 타이밍 신호를 입력받는다. 타이밍 컨트롤러(TCON)는 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC#1~SIC#4) 각각에 직렬로 접속된다.The timing controller (TCON) enables vertical/horizontal synchronization signals (Vsync, Hsync) and external data from external host systems (not shown) through interfaces such as a Low Voltage Differential Signaling (LVDS) interface and a Transition Minimized Differential Signaling (TMDS) interface. External timing signals such as signals (Data Enable, DE) and main clock (CLK) are received. The timing controller TCON is connected in series to each of the source drive ICs SIC#1 to SIC#4 through a data wiring pair.

타이밍 컨트롤러(TCON)는 전술한 EPI 프로토콜을 만족하도록 동작한다. 특히, 본 발명의 타이밍 컨트롤러(TCON)는 제1 기간(Phase-Ⅰ)에 출력되는 클럭 트레이닝 패턴 신호 또는 프리앰블 신호와, 제2 기간(Phase-Ⅱ)에 출력되는 컨트롤 데이터들을 매프레임 초기에 단한번씩만 출력하여 데이터의 전송 속도를 높인다. 이에 대하여서는 도 3 및 도 4를 참조하여 구체적으로 후술하기로 한다.The timing controller TCON operates to satisfy the above-described EPI protocol. In particular, the timing controller (TCON) of the present invention is a clock training pattern signal or a preamble signal output in the first period (Phase-I), and the control data output in the second period (Phase-II) at the beginning of every frame. Output data only once to increase the data transmission speed. This will be described later in detail with reference to FIGS. 3 and 4.

타이밍 컨트롤러(TCON)은 소스 드라이브 IC들(SIC#1~SIC#4)에 입력 영상의 디지털 비디오 데이터를 전송하여 소스 드라이브 IC들(SIC#1~SIC#4)과 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어한다. 타이밍 컨트롤러(TCON)는 EPI 프로토콜에서 정해신 신호 전송 규격에 따라 소스 드라이브 IC들(SIC#1~SIC#4)에 클럭 트레이닝 패턴 신호, 컨트롤 데이터, 입력 영상의 디지털 비디오 데이터 등을 차신호쌍으로 변환하여 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC#1~SIC#4)로 직렬 전송한다. 타이밍 컨트롤러(TCON)로부터 소스 드라이브 IC들(SIC#1~SIC#4)로 전송되는 신호들에는 EPI 클럭(CLK)이 포함된다.The timing controller (TCON) transmits digital video data of the input image to the source drive ICs (SIC#1 to SIC#4), and the source drive ICs (SIC#1 to SIC#4) and the gate drive IC (GIC) Control the operation timing. The timing controller (TCON) is a differential signal pair of clock training pattern signals, control data, and digital video data of the input image to the source drive ICs (SIC#1 to SIC#4) according to the signal transmission standard determined by the EPI protocol. It is converted and serially transmitted to the source drive ICs SIC#1 to SIC#4 through the data wiring pair. Signals transmitted from the timing controller TCON to the source drive ICs SIC#1 to SIC#4 include an EPI clock CLK.

타이밍 컨트롤러(TCON)는 락 피드백 신호 배선을 통해 입력되는 락 신호(LOCK)가 로우 로직 레벨일 때 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SIC#1~SIC#4)에 전송하고 락 신호(LOCK)가 하이 로직 레벨로 반전되면 컨트롤 데이터와 입력 영상의 디지털 비디오 데이터 전송을 재개한다. 타이밍 컨트롤러(TCON)에 피드백되는 락 신호(LOCK)는 모든 소스 드라이브 IC들(SIC#1~SIC#4)의 클럭 복원회로 출력이 언락된 경우에만 로우 로직 레벨로 반전된다.The timing controller TCON transmits the clock training pattern signal to the source drive ICs SIC#1 to SIC#4 when the lock signal LOCK input through the lock feedback signal wiring is at a low logic level and lock signal (LOCK) ) Is inverted to the high logic level, and the control data and digital video data transmission of the input image are resumed. The lock signal LOCK fed back to the timing controller TCON is inverted to a low logic level only when the clock recovery circuit outputs of all the source drive ICs SIC#1 to SIC#4 are unlocked.

소스 드라이브 IC들(SIC#1~SIC#4)은 이전 단 소스 드라이브 IC로부터 하이 로직 레벨의 락 신호(LOCK)와 클럭 트레이닝 패턴 신호가 입력되면 클럭 트레이닝을 통해 클럭 복원 회로의 출력을 발생하고 그 출력의 위상과 주파수가 고정(Lock)되어 클럭 및 데이터의 복원(Clock and Data Recovery; 이하 CDR) 기능이 안정화되면, 다음 단 소스 드라이브 IC로 하이 로직 레벨의 락 신호를 전송한다. 모든 소스 드라이브 IC들(SIC#1~SIC#4)의 CDR 기능이 안정되면 마지막 소스 드라이브 IC(SIC#6)는 하이 로직 레벨의 락 신호(LOCK)를 락 피드백 신호 배선을 통해 타이밍 컨트롤러(TCON)로 전송한다. 제1 소스 드라이브 IC들(SIC#1)의 락 신호 입력 단자에는 하이 로직 레벨의 직류 전원 전압(VCC)이 입력된다. 타이밍 컨트롤러(TCON)는 마지막 소스 드라이브 IC(SIC#4)로부터 하이 로직 레벨의 락 신호(LOCK)를 수신한 후에, EPI 클럭이 내장된 컨트롤 데이터와 비디오 데이터를 소스 드라이브 IC들(SIC#1~SIC#4) 각각에 직렬로 전송한다. 컨트롤 데이터는 소스 드라이브 IC들(SIC#1~SIC#4)로부터 출력되는 데이터전압의 출력 타이밍, 데이터 전압의 극성 등을 제어하기 위한 소스 컨트롤 데이터를 포함한다. 컨트롤 데이터는 게이트 드라이브IC(GIC)의 동작 타이밍을 제어기 위한 게이트 컨트롤 데이터를 포함할 수 있다.The source drive ICs SIC#1 to SIC#4 generate the output of the clock recovery circuit through clock training when a high logic level lock signal (LOCK) and a clock training pattern signal are input from the previous stage source drive IC. When the output phase and frequency are locked and the clock and data recovery (CDR) function is stabilized, a high logic level lock signal is transmitted to the next stage source drive IC. When the CDR functions of all the source drive ICs (SIC#1 to SIC#4) are stable, the last source drive IC (SIC#6) sends a high logic level lock signal (LOCK) to the timing controller (TCON) through the lock feedback signal wiring. ). A high logic level DC power supply voltage VCC is input to the lock signal input terminal of the first source drive ICs SIC#1. After receiving the high logic level lock signal (LOCK) from the last source drive IC (SIC#4), the timing controller (TCON) transmits control data and video data with an EPI clock to the source drive ICs (SIC#1~ SIC#4) Each is transmitted serially. The control data includes source control data for controlling the output timing of the data voltage and the polarity of the data voltage output from the source drive ICs SIC#1 to SIC#4. The control data may include gate control data for controlling the operation timing of the gate drive IC (GIC).

소스 드라이브 IC들(SIC#1~SIC#4) 각각은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 액정 표시 패널(PNL)의 데이터 라인들에 접속될 수 있다. 소스 드라이브 IC들(SIC#1~SIC#4)은 데이터 배선쌍을 통해 EPI 클럭이 각각 내장된 클럭 트레이닝 패턴 신호, 컨트롤 데이터, 비디오 데이터 등을 수신한다. 소스 드라이브 IC들(SIC#1~SIC#4)의 CDR 회로는 EPI 클럭을 클럭 복원 회로에 입력하여 비디오 데이터의 RGB 비트수×2개의 내부 클럭들을 발생한다. 클럭 복원 회로는 위상 고정 루프(Phase locked loop) 또는 지연 락 루프(Delay Locked loop)를 이용하여 내부 클럭들과 락 신호(LOCK)를 발생한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 내부 클럭 타이밍에 맞추어 입력 영상의 비디오 데이터 비트들을 샘플링한 후에 샘플링된 RGB 비트들을 병렬 데이터로 변환한다.Each of the source drive ICs SIC#1 to SIC#4 may be connected to data lines of the liquid crystal display panel PNL through a Chip On Glass (COG) process or a Tape Automated Bonding (TAB) process. The source drive ICs SIC#1 to SIC#4 receive clock training pattern signals, control data, video data, etc., each of which has an EPI clock embedded through a pair of data lines. The CDR circuits of the source drive ICs SIC#1 to SIC#4 input the EPI clock to the clock recovery circuit to generate the number of RGB bits of video data x 2 internal clocks. The clock recovery circuit generates an internal clock and a lock signal LOCK using a phase locked loop or a delay locked loop. The source drive ICs SIC#1 to SIC#4 sample the video data bits of the input image according to the internal clock timing and convert the sampled RGB bits to parallel data.

소스 드라이브 IC들(SIC#1~SIC#4)은 데이터 배선쌍을 통해 입력되는 컨트롤 데이터를 코드 맵핑 방식으로 디코딩하여 소스 컨트롤 데이터와 게이트 컨트롤 데이터를 복원한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 복원된 소스 컨트롤 데이터에 응답하여 입력 영상의 비디오 데이터를 정극성/부극성 아날로그 비디오 데이터 전압으로 변환하여 액정 표시 패널(PNL)의 데이터라인들(DL)에 공급한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 게이트 컨트롤 데이터를 게이트 드라이브 IC(GIC) 중 하나 이상에 전송할 수 있다.The source drive ICs SIC#1 to SIC#4 decode the control data input through the data wiring pair by a code mapping method to restore the source control data and the gate control data. The source drive ICs SIC#1 to SIC#4 convert the video data of the input image into a positive/negative analog video data voltage in response to the restored source control data, and thus the data lines of the liquid crystal display panel PNL. (DL). The source drive ICs SIC#1 to SIC#4 may transmit gate control data to one or more of the gate drive ICs GIC.

게이트 드라이브 IC(GIC)는 TAP 공정을 통해 액정 표시 패널의 TFT 어레이 기판의 게이트 라인들에 연결되거나 GIP(Gate In Panel) 공정으로 액정 표시 패널(PNL)의 TFT 어레이 기판 상에 내장될 수 있다. 게이트 드라이브 IC(GIC)는 타이밍 컨트롤러(TCON)로부터 직접 수신되거나, 소스 드라이브 IC들(SIC#1~SIC#4)을 경유하여 수신되는 게이트 컨트롤 데이터에 응답하여 게이트 펄스를 게이트 라인들(GL)에 순차적으로 공급한다.The gate drive IC (GIC) may be connected to the gate lines of the TFT array substrate of the liquid crystal display panel through a TAP process or may be embedded on the TFT array substrate of the liquid crystal display panel (PNL) by a GIP (Gate In Panel) process. The gate drive IC (GIC) receives gate pulses in response to gate control data received directly from the timing controller TCON or via source drive ICs SIC#1 to SIC#4 to gate lines GL In order to feed.

도 2는 타이밍 컨트롤러(TCON)와 소스 드라이브 IC(SIC)의 CDR 회로를 보여 주는 도면이다.2 is a diagram showing a CDR circuit of a timing controller (TCON) and a source drive IC (SIC).

도 2를 참조하면, 타이밍 컨트롤러(TCON)는 데이터 생성부(21)와, 클럭 생성부(22)와, 데이터 변환부(23)와, 출력 버퍼(24)를 포함한다. 그리고 소스 드라이브 IC(SIC)의 CDR 회로는 수신 버퍼(25)와, 클럭 복원 회로(26)와, 샘플링 회로(27)를 포함한다.Referring to FIG. 2, the timing controller TCON includes a data generation unit 21, a clock generation unit 22, a data conversion unit 23, and an output buffer 24. The CDR circuit of the source drive IC (SIC) includes a receive buffer 25, a clock recovery circuit 26, and a sampling circuit 27.

데이터 생성부(21)는 LVDS 인터페이스 또는 TMDS 인터페이스를 통해 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(RGB)를 액정 표시 패널(PNL)의 해상도에 맞게 정렬하여 출력한다. 그리고 데이터 생성부(21)는 호스트 시스템으로부터 입력되는 외부 타이밍 신호에 기초하여 소스 컨트롤 데이터와 게이트 컨트롤 데이터를 포함한 컨트롤 데이터들을 생성한다.The data generation unit 21 outputs the digital video data RGB of the input image from the host system through the LVDS interface or TMDS interface according to the resolution of the liquid crystal display panel PNL. In addition, the data generation unit 21 generates control data including source control data and gate control data based on an external timing signal input from the host system.

클럭 생성부(22)는 외부로부터 입력된 동기 신호, 예를 들어 도트 클럭을 주파수 분주하여 EPI 클럭(CLK)을 출력한다.The clock generator 22 outputs the EPI clock CLK by frequency-dividing a synchronous signal input from the outside, for example, a dot clock.

데이터 변환부(23)는 데이터 생성부(21)로부터 제공된 디지털 비디오 데이터(RGB)들 사이에 컨트롤 데이터들과 EPI 클럭(CLK)들을 삽입(embeded)하여 출력한다.The data conversion unit 23 embeds control data and EPI clocks CLKs between digital video data RGB provided from the data generation unit 21 and outputs them.

출력 버퍼(24)는 데이터 변환부(23)로부터 출력된 데이터를 차신호쌍으로 변환하여 소스 드라이브 IC(SIC)로 전송한다.The output buffer 24 converts the data output from the data conversion unit 23 into a difference signal pair and transmits it to the source drive IC (SIC).

수신 버퍼(25)는 데이터 배선쌍을 통해 타이밍 컨트롤러(TCON)로부터 전송된 차신호쌍을 수신한다.The reception buffer 25 receives the difference signal pair transmitted from the timing controller TCON through the data wiring pair.

클럭 복원회로(26)는 수신된 EPI 클럭(CLK)으로부터 내부 클럭을 복원한다.The clock recovery circuit 26 restores the internal clock from the received EPI clock CLK.

샘플링 회로(27)는 내부 클럭에 따라 컨트롤 데이터와 디지털 비디오 데이터 비트 각각을 샘플링한다.The sampling circuit 27 samples each of control data and digital video data bits according to the internal clock.

도 3은 도 1에 도시된 타이밍 컨트롤러와 소스 드라이브 IC들 사이의 신호 전송을 위한 EPI 프로토콜을 보여주는 파형도이다. 도 4는 본 발명의 실시 예에 따른 EPI 프로토콜을 보여주는 파형도이다.3 is a waveform diagram showing an EPI protocol for signal transmission between the timing controller and source drive ICs shown in FIG. 1. 4 is a waveform diagram showing an EPI protocol according to an embodiment of the present invention.

도 3을 참조하면, 타이밍 컨트롤러(TCON)는 호스트 시스템으로부터 제공된 데이터 인에이블 신호(Data enable signal; DE)에 기준하여 각종 신호를 소스 드라이브 IC들(SIC#1~SIC#4)로 전송한다.Referring to FIG. 3, the timing controller TCON transmits various signals to source drive ICs SIC#1 to SIC#4 based on a data enable signal DE provided from a host system.

구체적으로, 타이밍 컨트롤러(TCON)는 제1 기간(Phase-Ⅰ) 동안 일정한 주파수의 클럭 트레이닝 패턴 신호 또는 프리앰블 신호(Preamble signal)를 소스 드라이브 IC들(SIC#1~SIC#4)로 전송한다. 그리고 락 피드백 신호 배선을 통해 락 신호(LOCK)가 입력되면 제2 기간(Phase-Ⅱ)으로 전환하여 동작한다. 타이밍 컨트롤러(TCON)는 제2 기간(Phase-Ⅱ) 동안 컨트롤 데이터를 소스 드라이브 IC들(SIC#1~SIC#4)에 전송하고, 이어서 제3 기간(Phase-Ⅲ) 동안 입력 영상의 비디오 데이터(RGB Data)를 소스 드라이브 IC들(SIC#1~SIC#4)로 전송한다.Specifically, the timing controller TCON transmits a clock training pattern signal or a preamble signal of a constant frequency to the source drive ICs SIC#1 to SIC#4 during the first period (Phase-I). In addition, when the lock signal LOCK is input through the lock feedback signal wiring, it operates by switching to the second period (Phase-II). The timing controller TCON transmits control data to the source drive ICs SIC#1 to SIC#4 during the second period (Phase-II), and then video data of the input image during the third period (Phase-III). (RGB Data) is transmitted to the source drive ICs (SIC#1 to SIC#4).

참고로, 종래의 EPI 프로토콜에서, 제1 기간(Phase-Ⅰ)에 출력되는 클럭 트레이닝 패턴 신호 또는 프리앰블 신호와, 제2 기간(Phase-Ⅱ)에 출력되는 컨트롤 데이터들은 고정적인 값을 갖고 반복적으로 출력된다.For reference, in the conventional EPI protocol, the clock training pattern signal or preamble signal output in the first period (Phase-I) and the control data output in the second period (Phase-II) have a fixed value and are repeatedly Is output.

본 발명은 제1 기간(Phase-Ⅰ)에 해당된 클럭 트레이닝 패턴 신호 또는 프리앰블 신호와, 제2 기간(Phase-Ⅱ)에 해당된 컨트롤 데이터들을 매프레임 초기에 단한번씩만 출력하여 데이터의 전송 속도를 높인다. 이러한 본 발명은 1 프레임동안 데이터의 전송 속도를 높일 수 있고, 데이터의 트랜지션(transition)에 의한 소비 전력을 절감할 수 있다.The present invention outputs a clock training pattern signal or a preamble signal corresponding to the first period (Phase-I) and control data corresponding to the second period (Phase-II) only once at the beginning of each frame to transmit data. To increase. The present invention can increase the transmission speed of data during one frame, and reduce power consumption due to data transition.

이를 위해, 본 발명의 타이밍 컨트롤러(TCON)는 도 4에 도시한 바와 같이, 액정 표시 패널(PNL)의 첫번째 수평 라인을 구동하기 위해, 제1 내지 제3 기간(제1 기간(Phase-Ⅰ~ Phase-Ⅲ)에 해당된 신호들을 모두 전송한다. 즉, 타이밍 컨트롤러(TCON)는 첫번째 수평 라인을 구동하기 위해, 클럭 트레이닝 패턴 신호 또는 프리앰블 신호와, 컨트롤 데이터와, 입력 영상의 디지털 비디오 데이터를 전송한다. 이어서, 타이밍 컨트롤러(TCON)는 액정 표시 패널(PNL)에서 첫번째 수평 라인을 제외한 나머지 수평 라인을 구동하기 위해, 제3 기간(Phase-Ⅲ)에 해당된 입력 영상의 디지털 비디오 데이터만을 전송한다.To this end, the timing controller TCON of the present invention, as shown in Figure 4, to drive the first horizontal line of the liquid crystal display panel (PNL), the first to third period (first period (Phase-I ~ Phase-III) is transmitted, that is, the timing controller (TCON) transmits a clock training pattern signal or a preamble signal, control data, and digital video data of an input image to drive the first horizontal line. Next, the timing controller TCON transmits only the digital video data of the input image corresponding to the third period (Phase-III) in order to drive the remaining horizontal lines except for the first horizontal line in the liquid crystal display panel PNL. .

구체적으로, 타이밍 컨트롤러(TCON)는 데이터 인에이블 신호(DE) 각각에 대응하는 매 수평 기간마다 제1 데이터 패킷 또는 제2 데이터 패킷을 전송한다.Specifically, the timing controller TCON transmits the first data packet or the second data packet every horizontal period corresponding to each of the data enable signals DE.

제1 데이터 패킷은 제1 내지 제3 기간(제1 기간(Phase-Ⅰ~ Phase-Ⅲ)에 해당된 신호이고, 클럭 트레이닝 패턴 신호 또는 프리앰블 신호와, 컨트롤 데이터와, 입력 영상의 디지털 비디오 데이터를 포함한다.The first data packet is a signal corresponding to the first to third periods (the first period (Phase-I to Phase-III)), and includes a clock training pattern signal or a preamble signal, control data, and digital video data of an input image. Includes.

제2 데이터 패킷은 제3 기간(Phase-Ⅲ)에 해당된 신호이고, 입력 영상의 디지털 비디오 데이터를 포함한다.The second data packet is a signal corresponding to the third period (Phase-III) and includes digital video data of the input image.

타이밍 컨트롤러(TCON)는 각 프레임에서 첫번째 수평 기간에만 제1 데이터 패킷을 전송하고, 나머지 수평 기간들에는 제2 데이터 패킷을 전송한다.The timing controller TCON transmits the first data packet only in the first horizontal period in each frame, and transmits the second data packet in the remaining horizontal periods.

제2 데이터 패킷은 디지털 비디오 데이터의 시작을 알리는 헤더로서 데이터 시작 패킷(DS)을 더 포함할 수 있다.The second data packet may further include a data start packet DS as a header indicating the start of digital video data.

상술한 바와 같이, 본 발명은 타이밍 컨트롤러가 제1 기간(Phase-Ⅰ)에 해당된 클럭 트레이닝 패턴 신호 또는 프리앰블 신호와, 제2 기간(Phase-Ⅱ)에 해당된 컨트롤 데이터들을 매프레임 초기에 단한번씩만 전송한다. 이에 따라, 1 프레임 동안 전송되는 데이터의 패킷의 수를 줄여 데이터의 전송 속도를 높이고, 데이터의 트랜지션(transition)에 의한 소비 전력을 절감할 수 있다.As described above, according to the present invention, the timing controller is configured to process clock training pattern signals or preamble signals corresponding to the first period (Phase-I) and control data corresponding to the second period (Phase-II) at the beginning of each frame. Send only once. Accordingly, the number of packets of data transmitted during one frame is reduced to increase the data transmission speed, and power consumption due to data transition can be reduced.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is common in the technical field to which the present invention pertains that various substitutions, modifications and changes are possible without departing from the spirit of the present invention. It will be clear to those who have the knowledge of

21: 데이터 생성부 22: 클럭 생성부
23: 데이터 변환부 24: 출력 버퍼
25: 수신 버퍼 26: 클럭 복원 회로
27: 샘플링 회로21: data generation unit 22: clock generation unit
23: data conversion unit 24: output buffer
25: receive buffer 26: clock recovery circuit
27: sampling circuit

Claims (6)

다수의 화소가 매트릭스 형태로 배치되는 표시 패널과;
입력된 디지털 비디오 데이터에 클럭 신호와 컨트롤 데이터들을 삽입하여 전송하는 타이밍 컨트롤러와;
데이터 배선쌍을 통해 상기 타이밍 컨트롤러에 접속되고, 상기 데이터 배선쌍을 통해 수신된 상기 클럭 신호를 기준으로 내부 클럭을 복원하여 상기 디지털 비디오 데이터를 샘플링하고, 상기 디지털 비디오 데이터를 데이터 전압으로 변환하여 상기 표시 패널의 데이터 라인에 공급하는 소스 드라이브 IC들을 구비하고;
상기 타이밍 컨트롤러는 각 프레임에서 첫번째 수평 기간에만 제1 데이터 패킷을 전송하고, 나머지 수평 기간들에는 제2 데이터 패킷을 전송하고;
상기 제1 데이터 패킷은 클럭 트레이닝 패턴 신호 또는 프리앰블 신호와, 컨트롤 데이터들과, 상기 디지털 비디오 데이터를 포함하고,
상기 제2 데이터 패킷은 상기 디지털 비디오 데이터를 포함하는 것을 특징으로 하는 평판 표시 장치.A display panel in which a plurality of pixels are arranged in a matrix form;
A timing controller which inserts and transmits clock signals and control data to the input digital video data;
It is connected to the timing controller through a data wiring pair, restores an internal clock based on the clock signal received through the data wiring pair, samples the digital video data, converts the digital video data into a data voltage, and Source drive ICs for supplying data lines of the display panel;
The timing controller transmits a first data packet only in the first horizontal period in each frame, and transmits a second data packet in the remaining horizontal periods;
The first data packet includes a clock training pattern signal or a preamble signal, control data, and the digital video data,
The second data packet includes the digital video data. 삭제delete 청구항 1에 있어서,
상기 제2 데이터 패킷은
상기 디지털 비디오 데이터의 시작을 알리는 데이터 시작 패킷을 더 포함하는 것을 특징으로 하는 평판 표시 장치.The method according to claim 1,
The second data packet
And a data start packet indicating the start of the digital video data. 타이밍 컨트롤러가 입력된 디지털 비디오 데이터에 클럭 신호와 컨트롤 데이터들을 삽입하여 전송하는 단계와;
소스 드라이브 IC가 데이터 배선쌍을 통해 수신된 상기 클럭 신호를 기준으로 내부 클럭을 복원하여 상기 디지털 비디오 데이터를 샘플링하고, 상기 디지털 비디오 데이터를 데이터 전압으로 변환하여 표시 패널의 데이터 라인에 공급하는 단계를 포함하고;
상기 타이밍 컨트롤러는 각 프레임에서 첫번째 수평 기간에만 제1 데이터 패킷을 전송하고, 나머지 수평 기간들에는 제2 데이터 패킷을 전송하고;
상기 제1 데이터 패킷은 클럭 트레이닝 패턴 신호 또는 프리앰블 신호와, 컨트롤 데이터들과, 상기 디지털 비디오 데이터를 포함하고,
상기 제2 데이터 패킷은 상기 디지털 비디오 데이터를 포함하는 것을 특징으로 하는 평판 표시 장치의 구동 방법.A timing controller inserting and transmitting clock signals and control data into the input digital video data;
A step in which a source drive IC restores an internal clock based on the clock signal received through the data wiring pair to sample the digital video data, converts the digital video data into a data voltage, and supplies the digital video data to a data line of a display panel; Contains;
The timing controller transmits a first data packet only in the first horizontal period in each frame, and transmits a second data packet in the remaining horizontal periods;
The first data packet includes a clock training pattern signal or a preamble signal, control data, and the digital video data,
The second data packet includes the digital video data. 삭제delete 청구항 4에 있어서,
상기 제2 데이터 패킷은
상기 디지털 비디오 데이터의 시작을 알리는 데이터 시작 패킷을 더 포함하는 것을 특징으로 하는 평판 표시 장치의 구동 방법.The method according to claim 4,
The second data packet
And a data start packet indicating the start of the digital video data.
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