KR102120268B1 - 발광 장치 - Google Patents

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KR102120268B1
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pad electrode
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아키노리 요네다
아키요시 기노우치
히사시 가사이
요시유키 아이하라
히로카즈 사사
신지 나카무라
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니치아 카가쿠 고교 가부시키가이샤
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2224/45001—Core members of the connector
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48101—Connecting bonding areas at the same height, e.g. horizontal bond
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
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    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48844—Gold (Au) as principal constituent
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    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
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Abstract

소형이며 충분한 강도를 갖고 또한 높은 양산성을 구비한 발광 장치를 제공한다. 본 발명의 발광 장치는, p형 반도체층과 n형 반도체층을 포함하고, 상기 p형 반도체층과 상기 n형 반도체층 사이에서 발광하는 반도체 칩과, 상기 반도체 칩의 상면측이며 또한 상기 p형 반도체층 위에 배치된 p측 패드 전극과, 상기 반도체 칩의 상면측이며 또한 상기 n형 반도체층 위에 배치된 n측 패드 전극과, 상기 반도체 칩의 상면을 덮도록 배치된 수지층과, 상기 수지층의 외면에 배치되며, 상기 반도체 칩의 상면측에 위치하는, p측 접속 전극 및 n측 접속 전극을 갖고, 상기 p측 패드 전극과 상기 p측 접속 전극 사이 및 상기 n측 패드 전극과 상기 n측 접속 전극 사이 중 적어도 한쪽이, 상기 수지 내에 배치된 금속 와이어에 의해 접속되어 있다.

Description

발광 장치{LIGHT­EMITTING DEVICE}
본 발명은 발광 장치에 관한 것이다.
발광 다이오드 등의 반도체 칩(발광 소자)을 사용한 발광 장치는 소형화가 용이하고 또한 높은 발광 효율이 얻어지기 때문에 널리 사용되고 있다.
반도체 칩을 사용한 발광 장치는, 크게 나누면, 반도체 칩에 패드 전극을 설치하는 면이, 실장 기판과 반대측의 면인 페이스 업형과, 실장 기판과 대향하는 면인 반도체 칩의 하면에 전극을 설치한 페이스 다운형의 2종류가 있다.
페이스 업형에서는 반도체 칩을 리드 등에 마운트하고 반도체 칩과 리드 사이를 본딩 와이어 등에 의해 접속하기 때문에, 실장 기판에 실장하여 그 기판의 표면에 수직인 쪽으로부터 평면으로 내려다 본 경우, 본딩 와이어의 일부가 반도체 칩보다도 외측에 위치할 필요가 있어 소형화에 한계가 있었다.
한편, 페이스 다운형(플립 칩형 형태를 취하는 경우가 많음)에서는, 반도체 칩의 표면에 설치한 패드 전극과, 실장 기판 위에 설치한 배선을, 실장 기판의 표면에 수직인 쪽으로부터 평면으로 내려다 본 경우에 반도체 칩의 내측에 위치하는 범프 및 금속 필러 등의 접속 수단에 의해 전기적으로 접속하는 것이 가능하다.
이에 의해, 발광 장치의 크기(특히 실장 기판에 수직인 방향으로부터 평면으로 내려다 본 크기)를 반도체 칩에 가까운 레벨까지 소형화한 CSP(Chip Size Package)를 실현할 수 있다.
그리고, 최근에는 더 한층 소형화를 진행시키거나 또는 발광 효율을 보다 높이기 위해서, 사파이어 등의 성장 기판(투광성 기판)을 제거 또는 그 두께를 얇게 한 페이스 다운형 발광 장치가 사용되고 있다.
성장 기판은, 그 위에 반도체 칩을 구성하는 p형 반도체층 및 n형 반도체층을 성장시키기 위해서 사용하는 기판이며, 두께가 얇고 강도가 낮은 반도체 칩을 지지함으로써 발광 장치의 강도를 향상시키는 효과도 갖고 있다.
이 때문에, 반도체 칩(LED 칩)을 형성한 후에, 성장 기판을 제거한 발광 장치 및 성장 기판을 갖고 있어도 그 두께가 얇은 발광 장치에서는, 예를 들면 특허문헌 1에 개시된 바와 같이, 반도체 칩을 지지하기 위해서 전극측(실장 기판과 대향하는 측)에 수지층을 형성함과 함께, 이 수지층을 관통하는 금속 필러를 형성하여, 이 금속 필러에 의해 반도체 칩의 전극과 실장 기판에 설치한 배선(배선층)을 전기적으로 접속하고 있다.
그리고, 이 금속 필러를 포함하는 수지층을 가짐으로써 발광 장치는 충분한 강도를 확보할 수 있다.
일본 특허 공개 제2010-141176호 공보
그러나, 특허문헌 1에 기재된 금속 필러는 형성에 다대한 시간을 필요로 하거나 하기 때문에, 양산성이 낮아져 버린다는 문제를 갖고 있다. 발광 장치가 충분한 강도를 갖기 위해서 수지층은, 예를 들면 수십 마이크로미터 레벨 이상 또는 1㎜ 이상과 같은 충분한 두께를 가질 필요가 있고, 이 때문에, 금속 필러도 수십㎛ 이상 또는 1㎜ 이상의 두께가 필요해진다. 한편, 금속 필러는, 통상, 전해 도금법에 의해 형성되기 때문에, 이와 같이 두꺼운 금속 필러(금속막)를 형성하기 위해서는 긴 시간을 필요로 하기 때문에 양산성(생산성)이 낮아져 버린다는 문제가 있었다.
따라서 본 발명은, 소형이며 충분한 강도를 갖고 또한 높은 양산성을 구비한 발광 장치를 제공하는 것을 목적으로 한다.
본 발명의 발광 장치는, p형 반도체층과 n형 반도체층을 포함하고, 상기 p형 반도체층과 상기 n형 반도체층 사이에서 발광하는 반도체 칩과, 상기 반도체 칩의 상면측이며 또한 상기 p형 반도체층 위에 배치된 p측 패드 전극과, 상기 반도체 칩의 상면측이며 또한 상기 n형 반도체층 위에 배치된 n측 패드 전극과, 상기 반도체 칩의 상면을 덮도록 배치된 수지층과, 상기 수지층의 외면에 배치되며, 상기 반도체 칩의 상면측에 위치하는, p측 접속 전극 및 n측 접속 전극을 갖고, 상기 p측 패드 전극과 상기 p측 접속 전극 사이 및 상기 n측 패드 전극과 상기 n측 접속 전극 사이 중 적어도 한쪽이, 상기 수지 내에 배치된 금속 와이어에 의해 접속되어 있다.
본 발명에 관한 발광 장치는 소형화가 가능한 구성을 갖고, 충분한 강도를 가짐과 함께, 높은 양산성을 구비하고 있다.
도 1은 본 발명의 실시 형태 1에 관한 발광 장치(100)를 도시하는 도면이며, 도 1의 (a)는 발광 장치(100)의 개략 평면도이고, 도 1의 (b)는 도 1의 (a)의 Ib-Ib 단면을 도시하는 개략 단면도이며, 도 1의 (c)는 도 1의 (a)의 Ic-Ic 단면을 도시하는 개략 단면도.
도 2는 반도체 칩을 형성한 상태를 도시하는 도면이며, 도 2의 (a)는 개략 평면도이고, 도 2의 (b)는 도 2의 (a)의 IIb-IIb 단면을 도시하는 개략 단면도이며, 도 2의 (c)는 도 2의 (a)의 IIc-IIc 단면을 도시하는 개략 단면도.
도 3은 반도체 칩의 외주부를 따라서 성장 기판(19)의 상면을 노출시킨 상태를 도시하는 도면이며, 도 3의 (a)는 개략 평면도이고, 도 3의 (b)는 도 3의 (a)의 IIIb-IIIb 단면을 도시하는 개략 단면도이며, 도 3의 (c)는 도 3의 (a)의 IIIc-IIIc 단면을 도시하는 개략 단면도.
도 4는 금속 와이어(1) 및 금속 와이어(3)를 배치한 상태를 도시하는 도면이며, 도 4의 (a)는 개략 평면도이고, 도 4의 (b)는 도 4의 (a)의 IVb-IVb 단면을 도시하는 개략 단면도이며, 도 4의 (c)는 도 4의 (a)의 IVc-IVc 단면을 도시하는 개략 단면도.
도 5는 수지층(21)을 형성한 상태를 도시하는 도면이며, 도 5의 (a)는 개략 평면도이고, 도 5의 (b)는 도 5의 (a)의 Vb-Vb 단면을 도시하는 개략 단면도이며, 도 5의 (c)는 도 5의 (a)의 Vc-Vc 단면을 도시하는 개략 단면도.
도 6은 수지층(21)의 상면으로부터 금속 와이어(1) 및 금속 와이어(3)의 다른 쪽 단부가 노출된 상태를 도시하는 도면이며, 도 6의 (a)는 개략 평면도이고, 도 6의 (b)는 도 6의 (a)의 VIb-VIb 단면을 도시하는 개략 단면도이며, 도 6의 (c)는 도 6의 (a)의 VIc-VIc 단면을 도시하는 개략 단면도.
도 7은 수지층(21)의 상면에 접속 전극(23a) 및 접속 전극(23b)을 형성한 상태를 도시하는 도면이며, 도 7의 (a)는 개략 평면도이고, 도 7의 (b)는 도 7의 (a)의 VIIb-VIIb 단면을 도시하는 개략 단면도이며, 도 7의 (c)는 도 7의 (a)의 VIIc-VIIc 단면을 도시하는 개략 단면도.
도 8은 성장 기판(19)을 제거한 상태 도시하는 도면이며, 도 8의 (a)는 도 7의 (a)의 VIIb-VIIb 단면에 상당하는 단면의 개략 단면도이고, 도 8의 (b)는 도 7의 (a)의 VIIc-VIIc 단면에 상당하는 단면의 개략 단면도.
도 9는 실시 형태 1에 관한 발광 장치(100)의 제1 변형예를 도시하는 도면이며, 도 9의 (a)는 도 1의 Ib-Ib 단면에 상당하는 단면을 도시하는 개략 단면도이고, 도 9의 (b)는 도 1의 Ic-Ic 단면에 상당하는 단면을 도시하는 개략 단면도.
도 10은 실시 형태 1에 관한 발광 장치(100)의 제2 변형예를 도시하는 도면이며, 도 10의 (a)는 도 1의 Ib-Ib 단면에 상당하는 단면을 도시하는 개략 단면도이고, 도 10의 (b)는 도 1의 Ic-Ic 단면에 상당하는 단면을 도시하는 개략 단면도.
도 11은 실시 형태 1의 제3 변형예에 관한 발광 장치(100A)를 도시하는 도면이며, 도 11의 (a)는 발광 장치(100A)의 개략 평면도이고, 도 11의 (b)는 도 11의 (a)의 XIb-XIb 단면을 도시하는 개략 단면도이고, 도 11의 (c)는 도 11의 (a)의 XIc-XIc 단면을 도시하는 개략 단면도.
도 12는 U자형 금속 와이어(3)를 형성한 후, U자형 형상의 저부를 수지층(21)으로부터 노출하는 방법을 예시하는 개략 단면도.
도 13은 실시 형태 1의 제4 변형예에 관한 발광 장치(100B)를 도시하는 도면이며, 도 13의 (a)는 발광 장치(100B)의 개략 평면도이고, 도 13의 (b)는 도 13의 (a)의 XIIIb-XIIIb 단면을 도시하는 개략 단면도이며, 도 13의 (c)는 도 13의 (a)의 XIIIc-XIIIc 단면을 도시하는 개략 단면도.
도 14는 실시 형태 1의 제5 변형예에 관한 발광 장치(100C)를 도시하는 도면이며, 도 14의 (a)는 발광 장치(100C)의 개략 평면도이고, 도 14의 (b)는 도 14의 (a)의 XIVb-XIVb 단면을 도시하는 개략 단면도이며, 도 14의 (c)는 도 14의 (a)의 XIVc-XIVc 단면을 도시하는 개략 단면도.
도 15는 본 발명의 실시 형태 2에 관한 발광 장치(100D)를 도시하는 도면이며, 도 15의 (a)는 발광 장치(100D)가 2개 배열된 상태를 도시하는 개략 평면도이고, 도 15의 (b)는 도 15의 (a)의 XVb-XVb 단면을 도시하는 개략 단면도.
도 16의 (a)는 도 15의 (a)의 XVIa-XVIa 단면을 도시하는 개략 단면도이고, 도 16의 (b)는 도 15의 (b)의 XVIb-XVIb 단면을 도시하는 개략 단면도이며, 도 16의 (c)는 도 15의 (a)의 XVIc-XVIc 단면을 도시하는 개략 단면도.
이하, 도면에 기초하여 본 발명의 실시 형태를 상세하게 설명한다. 또한, 이하의 설명에서는, 필요에 따라서 특정한 방향이나 위치를 나타내는 용어(예를 들면, 「상」, 「하」, 「우」, 「좌」 및 그들 용어를 포함하는 다른 용어)를 사용하지만, 그들 용어의 사용은 도면을 참조한 발명의 이해를 용이하게 하기 위해서이며, 그들 용어의 의미에 의해 본 발명의 기술적 범위가 제한되는 것은 아니다. 또한, 복수의 도면에 도시되는 동일 부호의 부분은 동일한 부분 또는 부재를 나타낸다.
본 발명자들은 예의 검토한 결과, 반도체 칩의 p형 반도체층 위에 배치된 p측 패드 전극과, 반도체 칩의 n형 반도체층 위에 배치된 n측 패드 전극과, 반도체 칩의 면이며, p측 패드 전극 및 n측 패드 전극이 배치되어 있는 측의 면의 적어도 일부를 덮도록 배치된 수지층과, 수지층의 외면에 배치된 p측 접속 전극 및 n측 접속 전극을 갖는 페이스 다운형 발광 장치에 있어서, 상세를 후술하는 바와 같이, p측 패드 전극과 p측 접속 전극 사이 및 n측 패드 전극과 n측 접속 전극 사이 중 적어도 한쪽을 수지층에 배치된 금속 와이어에 의해 접속하는 본 발명의 발광 장치에 이른 것이다.
본 발명의 발광 장치는 상술한 바와 같이, 페이스 다운형 발광 장치이다. 본 명세서에 있어서, 용어 「페이스 다운형 발광 장치」란, p측 패드 전극과 n측 패드 전극과 p측 접속 전극과 n측 접속 전극이, 반도체 칩에 대하여, 동일한 측에 위치하고 있는 발광 장치를 의미한다.
따라서, 페이스 다운형 발광 장치란, p측 접속 전극 및 n측 접속 전극이, 수지층의 외면 중 반도체 칩의 p측 패드 전극 및 n측 패드 전극이 배치되어 있는 면과 대향하는 면(수지층의 상면)에 배치되어 있는 발광 장치뿐만 아니라, p측 접속 전극 및 n측 접속 전극이, 수지층의 외면 중 반도체 칩의 p측 패드 전극 및 n측 패드 전극이 배치되어 있는 면과 대략 수직인 면(수지층의 측면)에 배치되어 있는 소위 사이드 뷰형 발광 장치도 포함하는 개념이다.
또한, p측 접속 전극 및 n측 접속 전극은, 발광 장치를 실장 기판에 적재하였을 때, 범프 또는 땜납 등의 도전 재료를 통하여 실장 기판에 배치된 배선(배선층)에 접속되는(전기적으로 접속되는) 전극이다.
이하에, 도면을 참조하여 본 발명의 상세를 설명한다.
1. 실시 형태 1
(1) 발광 장치(100)
도 1은 본 발명의 실시 형태 1에 관한 발광 장치(100)를 도시하는 도면이며, 도 1의 (a)는 발광 장치(100)의 개략 평면도이고, 도 1의 (b)는 도 1의 (a)의 Ib-Ib 단면을 도시하는 개략 단면도이며, 도 1의 (c)는 도 1의 (a)의 Ic-Ic 단면을 도시하는 개략 단면도이다.
또한, 도 1의 (a)에서는 p측 금속 와이어(1)와 n측 금속 와이어(3)의 배치를 명확하게 나타내기 위해서 수지층(21)과 p측 접속 전극(23a)과 n측 접속 전극(23b)의 기재를 생략하고 있다.
본 명세서에서는, 도 1의 (a) 내지 도 1의 (c)와 같이, 도면을 나타내는 숫자가 동일하고, 괄호 내에 나타내어진 알파벳이 상이한 도면을 총칭하여, 「도 1」과 같이 도면의 번호만으로 칭하는 경우가 있다.
반도체 장치(100)는, n형 반도체층(11)과, n형 반도체층(11) 위에 배치된 p형 반도체층(9)과, p형 반도체층(9)의 상면 거의 전체면을 덮어 배치되어 있는 전면 전극(13)과, 전면 전극(13) 위에 배치된 커버 전극(15)을 갖는 반도체 칩(LED 칩)(30)을 포함한다.
반도체 칩(30)은 p형 반도체층(9)과 n형 반도체층(11) 사이에 전류를 흘림으로써 p형 반도체층(9)과 n형 반도체층(11) 사이에서 발광한다. 또한, 보다 높은 발광 효율이 얻어지도록, p형 반도체층(9)과 n형 반도체층(11) 사이에 반도체층을 적층시킨 발광층(활성층)을 형성해도 된다.
p형 반도체층(9)과 n형 반도체층(11) 사이에 전류를 흘리기 위해서(전압을 인가하기 위해서), p측 패드 전극(5)과 n측 패드 전극(7)이 반도체 칩(30)의 상면에 형성되어 있다.
보다 상세하게는, p측 패드 전극(5)은 p형 반도체층(9) 위에 배치되어 있다. 도 1에 도시한 실시 형태에서는, p측 패드 전극(5)은 전면 전극(13)과 커버 전극(15)을 개재하여 p형 반도체층(9) 위에 배치되어 있지만, 필요에 따라서, 전면 전극(13)과 커버 전극(15) 중 적어도 한쪽을 형성하지 않아도 된다.
n측 패드 전극(7)은 n형 반도체층(11) 위에 배치되어 있다. 도 1에 도시한 실시 형태에서는, n형 반도체층(11)은 p형 반도체층(9)의 하부에 위치하고 있다. 이 때문에, 도 1의 (b)에 도시한 바와 같이, n형 반도체층(11)의 상면 중, p형 반도체층(9)에 의해 덮여 있지 않은 부분(p형 반도체층(9)으로부터 노출된 부분) 위에 n측 패드 전극(7)이 배치되어 있다.
반도체 칩(30)의 상면 중, 패드 전극(p측 패드 전극(5) 또는 n측 패드 전극(7))에 의해 덮여 있지 않은 부분은, 바람직하게는 도 1에 도시한 바와 같이 보호막(17)에 의해 덮여 있다.
반도체 장치(100)는, 반도체 칩(30)의 하면에, n형 반도체층(11)(및/또는 p형 반도체층(9))을 성장시키기 위해서 사용한 성장 기판을 갖지 않는다. 상세를 후술하는 바와 같이, 원하는 반도체층을 얻은 후, 성장 기판(후술하는 성장 기판(19))을 제거해도 되기 때문이다.
성장 기판을 갖지 않아도 반도체 칩(30)이 충분한 강성을 갖도록, 반도체 칩(30)의 상면을 덮도록(도 1의 실시 형태에서는, p측 패드 전극(5), n측 패드 전극(7) 및 보호막(17)을 개재하여 반도체 칩(30)을 덮도록) 수지층(21)이 배치되어 있다.
그리고, 수지층(21)의 외면 중의 상면(도 1의 XY면)에는 p측 접속 전극(23a)과n측 접속 전극(23b)이 배치되어 있다.
p측 접속 전극(23a)은 p측 패드 전극(5)과 전기적으로 접속되어 있고, n측 접속 전극(23b)은 n측 패드 전극(7)과 전기적으로 접속되어 있다.
그리고, p측 접속 전극(23a) 및 n측 접속 전극(23b)을, 각각, 범프 또는 땜납 등의 도전 재료를 통하여 실장 기판에 배치된 배선과 접속함으로써 p형 반도체층(9)과 n형 반도체층(11) 사이에 전류를 흘리는 것이 가능해진다.
p측 패드 전극(5)과 n측 패드 전극(7)과 p측 접속 전극(23a)과 n측 접속 전극(23b)이 반도체 칩(30)에 대하여, 상측(Z 방향측)에 위치하고 있기 때문에, 발광 장치(100)가 페이스 다운형 발광 장치인 것을 알 수 있다.
또한, 발광 장치(100)에서는, p측 접속 전극(23a) 및 n측 접속 전극(23b)이, 수지층(21)의 외면 중 반도체 칩(30)의 p측 패드 전극(5) 및 n측 패드 전극(7)이 배치되어 있는 면과 대향하는 면에 배치되어 있다.
또한, 발광 장치(100)의 구성을 설명할 때, p측 접속 전극(23a) 및 n형 접속 전극(23b)이 있는 방향을 상방향(즉 도 1의 Z 방향을 상방향, -Z 방향을 하방향)으로 하여 설명하고 있지만, 이것은, 후술하는 바와 같이 발광 장치(100)를 제조할 때, 성장 기판을 아래로 하고, 그 위에 반도체 칩(30), 수지층(21) 등을 형성하고, 가장 위에 p측 접속 전극(23a) 및 n형 접속 전극(23b)이 형성되기 때문이다.
한편, 발광 장치(100)를 실장할 때는, 상술한 바와 같이 실장 기판 위의 배선에 p측 접속 전극(23a) 및 n측 접속 전극(23b)을 접속하기 때문에, p측 접속 전극(23a) 및 n형 접속 전극(23b)쪽이 하측으로 되고, 반도체 칩쪽이 상측으로 된다.
즉, 본 발명에 관한 발광 소자에 있어서, 「상」 및 「하」는 상황에 따라서 교체되는 것이며, 본 명세서에 있어서, 「상」, 「하」는 구성 요소간의 상대적인 위치를 나타내는 것이며, 전체적인 위치를 나타내는 것을 의도한 것은 아닌 것에 유의하기 바란다.
그리고, 본 발명에 관한 발광 장치에서는, p측 패드 전극(5)과 p측 접속 전극(23a) 사이 및 n측 패드 전극(7)과 n측 접속 전극(23b) 사이 중 적어도 한쪽, 바람직하게는 양쪽이, 적어도 일부분(바람직하게는 전체)이 수지층(21) 내에 배치되어 있는 금속 와이어(p측 금속 와이어(1) 및/또는 n측 금속 와이어(3))에 의해 접속되어 있다.
도 1에 도시한 반도체 장치(100)에 있어서는, 도 1의 (c)에 도시한 바와 같이 p측 패드 전극(5)과 p측 접속 전극(23a) 사이는 p측 금속 와이어(1)에 의해 접속되어 있고, p측 금속 와이어(1)는 그 전체가 수지층(21) 내에 위치하고 있다. 또한, 도 1의 (b)에 도시한 바와 같이 n측 패드 전극(7)과 n측 접속 전극(23b) 사이는 n측 금속 와이어(3)에 의해 접속되어 있다.
이와 같이 패드 전극과 접속 전극 사이를 금속 와이어(1, 3)에 의해 접속함으로써, 예를 들면 종래의 전해 도금에 의해 형성한 필러 등과 비교하여, 매우 단시간, 즉 높은 생산성으로, 패드 전극과 실장 기판을 전기적으로 접속하는 접속 수단을 얻을 수 있다.
또한, 금속 와이어(1, 3)의 적어도 일부(바람직하게는 전부)가 수지층(21) 내에 수용되기 때문에, 폭 방향(도 1의 X 방향) 및 길이 방향(도 1의 Y 방향)에 있어서, 금속 와이어(1, 3)를 수지층(21) 및 반도체 칩(30)으로부터 비어져 나오지 않게 배치할 수 있기 때문에, 반도체 장치(100)는 용이하게 소형화할 수 있다.
또한, 금속 와이어(1, 3)는, 전해 도금법에 의해 금속 필러를 형성하는 경우와 달리, 용이하게 굴곡부 및 만곡부를 형성할 수 있기 때문에, 접속 전극이 접속하고자 하는 패드 전극의 바로 위에 없어도(예를 들면, 도 1의 (b)의 좌측의 n측 패드 전극(7)과 n측 접속 전극(23b) 사이의 위치 관계 및 도 1의 (c)의 우측의 p측 패드 전극(5)과 접속 전극(23a) 사이의 위치 관계) 용이하게 접속할 수 있다. 이 때문에 발광 장치의 설계(특히 패드 전극과 접속 패드의 배치)의 자유도가 커진다는 이점을 갖는다.
즉, 금속 와이어(1, 3)는, 각각, 패드 전극(5, 7)으로부터 바로 위(예를 들면, 도 1의 Z 방향)로 연장될(도 1의 (b)의 우측의 금속 와이어(3) 및 도 1의 (c)의 좌측의 금속 와이어(1)와 같이) 뿐만 아니라, 도중에 굽힘부(굴곡부 및 만곡부)를 가져도 된다.
도 1에 도시된 p측 금속 와이어(1) 및 n측 금속 와이어(3)의 상세를 이하에 설명한다.
도 1의 (b)에는 2개의 n측 금속 와이어(3)가 도시되어 있다. 우측에 도시된 n측 금속 와이어(3)는 일단부가 범프를 형성하여 패드 전극(7) 위에 고정되고, 패드 전극(7)으로부터 상방으로(Z 방향(p형 반도체층(9) 또는 n형 반도체층(11)의 표면에 수직인 방향)) 수지층(21)의 상면까지 연장되고, 거기에서 수지층(21)의 외면으로부터 노출된 타단부가 접속 전극(23b)에 접속되어 있다.
도 1의 (b)의 좌측에 도시된 n측 금속 와이어(3)는 크랭크 형상을 갖고 있다. 즉, 이 n측 금속 와이어(3)는 일단부가 범프를 형성하여 패드 전극(7) 위에 고정되고, 패드 전극(7)으로부터 상방(Z 방향)으로 연장된 후, 굴곡부에서 직각으로 구부러져 가로 방향(X 방향(p형 반도체층(9) 또는 n형 반도체층(11)의 표면에 평행한 방향))으로 연장되고, 또 다른 굴곡부에서 직각으로 구부러져 상방으로(Z 방향) 수지층(21)의 상면까지 연장되고, 거기에서 수지층(21)의 외면으로부터 노출된 타단부가 접속 전극(23b)에 접속되어 있다.
도 1의 (b)에 도시한 실시 형태에서는, 하나의 접속 전극(23b)에 2개의 n측 금속 와이어(3)가 접속되어 있다. 이와 같이, 하나의 접속 전극(23b)에 접속하는 n측 금속 와이어(3)는 하나로 한정되는 것은 아니고, 하나의 접속 전극(23b)에 2개 이상의 n측 금속 와이어(3)를 접속해도 된다. 하나의 접속 전극(23b)에 복수의 n측 금속 와이어(3)를 접속함으로써, n측 금속 와이어(3)의 길이(복수의 n측 금속 와이어(3)의 합계 길이)가 짧아지도록 배선하는 것이 가능해진다. 이 결과, n측 금속 와이어(3)의 단선 리스크를 저감할 수 있어, 발광 장치의 신뢰성을 향상시킬 수 있다. 또한, n측 금속 와이어(3) 전체의 저항을 감소시키는 것도 가능해진다.
마찬가지로, 도 1의 (c)에는 2개의 p측 금속 와이어(1)가 도시되어 있다. 좌측에 도시된 p측 금속 와이어(1)의 일단부가 범프를 형성하여 패드 전극(5) 위에 고정되고, 패드 전극(5)으로부터 상방(Z 방향)으로 수지층(21)의 상면까지 연장되고, 거기에서 수지층(21)의 외면으로부터 노출된 타단부가 접속 전극(23a)에 접속되어 있다.
도 1의 (c)의 우측에 도시된 금속 와이어(1)는 크랭크 형상을 갖고 있다. 즉, 이 금속 와이어(1)는 일단부가 범프를 형성하여 패드 전극(5) 위에 고정되고, 패드 전극(7)으로부터 상방(Z 방향)으로 연장된 후, 굴곡부에서 직각으로 구부러져 가로 방향(-X 방향(p형 반도체층(9) 또는 n형 반도체층(11)의 표면에 평행한 방향))으로 연장되고, 또 다른 굴곡부에서 직각으로 구부러져 상방(Z 방향)으로 수지층(21)의 상면까지 연장되고, 거기에서 수지층(21)의 상면으로부터 노출된 타단부가 접속 전극(23a)에 접속되어 있다.
도 1의 (c)에 도시한 실시 형태에서는, 하나의 접속 전극(23a)에 2개의 p측 금속 와이어(1)가 접속되어 있다. 이와 같이, 하나의 접속 전극(23a)에 접속하는 p측 금속 와이어(1)는 하나로 한정되는 것은 아니고, 하나의 접속 전극(23a)에 2개 이상의 p측 금속 와이어(1)를 접속해도 된다. 하나의 접속 전극(23a)에 복수의 p측 금속 와이어(1)를 접속함으로써, p측 금속 와이어(1)의 길이(복수의 p측 금속 와이어(1)의 합계 길이)가 짧아지도록 배선하는 것이 가능해진다. 이 결과, p측 금속 와이어(1)의 단선 리스크를 저감할 수 있어, 발광 장치의 신뢰성을 향상시킬 수 있다. 또한, p측 금속 와이어(1) 전체의 저항을 감소시키는 것도 가능해진다.
금속 와이어(1, 3)가 연장되는 형태는 이들에 한정되는 것은 아니고, 예를 들면 패드 전극(5 또는 7)으로부터, 경사 방향(Z 방향에 대하여 각도를 갖고)으로 상방에 수지층(21)의 상면까지 연장되어도 된다. 또한 굴곡부는 직각 이외의 각도로 구부러져도 된다.
또한, 금속 와이어(1, 3)는, 굴곡부(연장 방향이 비연속적으로 변화하는 부분) 대신에 만곡부(연장 방향이 연속적으로 변화하는 부분)를 갖고 있어도 된다.
이와 같은 금속 와이어(1, 3)는 금 와이어, 은 와이어 및 구리 와이어와 같이, 발광 다이오드의 패드 전극과 다른 전극(페이스 업형에서 사용하는 리드 등)의 접속에 사용할 수 있는 임의의 와이어이어도 된다.
반도체 장치(100)에서는, 그 내부에 금속 와이어(1, 3)가 배치된 수지층(21)을 사용하기 때문에, 상술한 바와 같이 반도체 칩(30)(n형 반도체층(11)) 아래에 있던 성장 기판을 제거할 수 있다. 이 때문에, 도 1에 도시한 바와 같이 필요에 따라서, 반도체 칩(30)(n형 반도체층(11)) 아래(예를 들어 하면 위)에 형광체층(25)을 형성해도 된다. 형광체층(25)은 반도체 칩으로부터의 발광의 일부를 흡수하고, 보다 파장이 긴 광을 발광하는 형광체를 포함하고 있다.
형광체층(25)을 형성하는 경우, 형광체층(25)과 접하는 n형 반도체층(11)의 하면은 도 1의 (b), 도 1의 (c)에 도시한 바와 같이 조면화되어 요철을 갖는 것이 바람직하다. 요철에 의해 광이 산란되어, n형 반도체층(11)과 형광체층(25)의 계면에 있어서 발생하는 전반사를 경감할 수 있으므로, 발광 효율(특히, 광 취출 효율)을 높이기 때문이다.
다음에 금속 와이어(1, 3) 이외의 반도체 장치(100)의 각 요소의 상세에 대하여 설명한다.
ㆍ반도체 칩(30)
반도체 칩(30)(LED 칩)은, 임의의 종류의 p형 반도체 및 n형 반도체를 사용한 발광 다이오드를 포함하는 구성이어도 된다.
바람직한 반도체 칩(30)의 예로서, p형 반도체층(9) 및 n형 반도체층(11)이 InXAlYGa1-X-YN(0≤X, 0≤Y, X+Y≤1) 등의 질화물 반도체이며 청색 LED를 포함하는 반도체 칩을 들 수 있다. 이 경우, 반도체 칩(30)은 p형 반도체층(9)과 n형 반도체층(11) 사이에 이것보다도 밴드 갭 에너지가 작은 InGaN층 등을 포함하는 발광층(활성층)을 갖는 것이 바람직하다.
그러나, p형 반도체층(9) 및 n형 반도체층(11)은 이것에 한정되는 것은 아니고, AlInGaP, AlGaAs, GaP 등을 포함하는 발광 다이오드에 사용하는 임의의 반도체를 포함하는 층이어도 된다.
도 1에 도시한 발광 장치(100)는, 성장 기판(최종의 발광 장치로는 제거되어서 있어도 됨) 위에 n형 반도체층(11)이 형성되고, 그 위에 p형 반도체층(9)이 형성되지만, 그러나 본 발명의 발광 장치는 이것에 한정되는 것은 아니고, 성장 기판 위에 p형 반도체가 형성되고, 그 위에 n형 반도체층이 형성되어 있는 발광 장치(발광 장치(100)에 대하여 p형 반도체층과 n형 반도체층이 교체된 발광 장치)를 포함한다.
ㆍ보호막(17)
보호막(17)은 산화막 등, 발광 장치에 사용되고 있는 임의의 재료를 사용해도 된다. 도 1에 도시한 실시 형태에서는, 보호막(17)은 반도체 칩(30)의 상면 중, 패드 전극(5, 7)에 의해 덮여 있지 않은 부분 모두를 덮고 있지만 이것에 한정되는 것은 아니고, 일부만을 덮어도 된다.
ㆍ전면 전극(13), 커버 전극(15)
전면 전극(13)은 p형 반도체층(9) 내에 보다 균일하게 전류가 흐르도록 p형 반도체층(9)의 상면의 거의 전체면을 덮도록 형성된다. GaN 등의 질화물 반도체와 같이, 전류를 균일하게 흘리는 것이 용이하지 않은 반도체의 상면에 형성하면 효과적이다. 전면 전극에 사용하는 재료로서 ITO(인듐-주석 산화물), IZO(인듐-아연 산화물), ZnO, In2O3, SnO2 등의 도전성 산화물 및 Ag 등의 금속 박막을 예시할 수 있다.
또한, 커버 전극(15)은 전면 전극(13)으로서 금속 박막을 사용하였을 때, 금속 재료의 마이그레이션을 억제하기 위해서 전면 전극(13) 위에 형성되어 있다. 커버 전극(15)에 사용하는 바람직한 재료로서 금(Au) 및 알루미늄(Al) 등을 예시할 수 있다.
ㆍ수지층(21)
바람직하게는 도 1의 (b), (c)에 도시한 바와 같이, p형 반도체층(9) 및 n형 반도체층(11)의 측면은 수지층(21)에 의해 덮여 있다(도 1의 (b), (c)에 도시한 실시 형태에서는 p형 반도체층(9)의 측면은 보호막(17)을 개재하여 수지층(21)에 의해 덮여 있다). 이에 의해, p형 반도체층(9) 및 n형 반도체층(11)을 보호할 수 있음과 함께, 반도체 칩(30)의 강도를 높일 수 있다. 또한, 보호막(17)과 수지층(21)의 계면에서 광을 반사할 수 있기 때문에, 광 출사면측으로부터 효율적으로 광을 취출할 수 있다.
수지층(21)은 임의의 종류의 수지에 의해 구성되어도 된다. 바람직한 수지로서, 실리콘 수지 및 에폭시 수지 등을 예시할 수 있다.
수지층(21)은 바람직하게는 백색의 수지를 포함한다. 반도체 칩(30)의 발광 중, 수지층(21)에 도달한 광을 보다 많이 반사할 수 있기 때문이다.
또한, 수지층(21)의 내부에, 예를 들면 제너 다이오드와 같은, 정전기 등의 고전압에 의해 반도체 칩(30)이 손상되는 것을 방지할 수 있는 보호 소자를 배치해도 된다.
ㆍ접속 전극(23a, 23b)
접속 전극(23a, 23b)은 금속 등, 수지 위에 형성 가능한 임의의 전극이어도 된다. 금속 와이어(1, 3)와 달리, 두께(도 1의 Z 방향의 길이)가 얇아도 되기 때문에, 구리(Cu)막, 구리 주석(CuSn)막, 금(Au)막 및 금 주석(AuSn)막 등의 금속의 박막이어도 된다.
접속 전극의 면적(-Z 방향으로부터 평면으로 내려다 본 경우의 면적)은, 금속 와이어(1, 3)의 단면적(금속 와이어(1, 3)의 연장 방향에 수직인 면에 있어서의 단면적)보다 큰 것이 바람직하다. 실장 기판에 실장할 때 실장 기판 위의 배선에 전기적으로, 보다 확실하게 접속할 수 있기 때문이다.
ㆍ형광체층(25)
형광체층(25)을 사용하는 경우, 형광체층(25)은 발광 다이오드를 사용한 발광 장치에 사용할 수 있는 임의의 형광체를 포함한 층이어도 된다.
예를 들면, 반도체 칩이 청색 발광 다이오드를 포함하고 있는 경우, 바람직한 형광체로서, 녹색 및/또는 황색을 발광하는 YAG계 형광체 및 클로로실리케이트 형광체 등의 실리케이트계 형광체, 적색을 발광하는 (Sr, Ca)AlSiN3:Eu 등의 SCASN계 형광체, CaAlSiN3:Eu 등의 CASN계 형광체 등으로부터 선택되는 1종 이상을 예시할 수 있다.
이와 같은 발광 장치(100)의 동작에 대해서 설명한다.
발광 장치(100)는, 상술한 바와 같이, 실장 기판 위에 실장된다. 이때, 접속 전극(23a, 23b)이 실장 기판 위의 배선과 전기적으로 접속된다. 이 때문에, 전류가 p측 접속 전극(23a), p측 금속 와이어(1) 및 p측 패드 전극(5)을 흘러, 반도체 칩(30)에 들어간다. 반도체 칩(30)으로부터 나온 전류는 n측 패드 전극(7), n측 금속 와이어(3) 및 n측 접속 전극(23b)을 흘러 실장 기판의 배선에 흐른다.
이와 같이, 반도체 칩(30)에 전류가 공급됨으로써, p형 반도체층(9)과 n형 반도체층(11) 사이로부터 원하는 파장의 광이 발광된다.
그리고, 형광체층(25)을 형성한 경우, 반도체 칩의 발광 중, 형광체층(25)에 입사한 광의 일부를 형광체층(25) 내부의 형광체가 흡수하고, 당해 형광체는 흡수한 광보다도 파장이 긴 광을 발한다.
또한, 도 1에 도시한 실시 형태에서는, 상술한 바와 같이, 수지층(21)의 상면으로부터 노출된 금속 와이어(1)의 타단부가 p측 접속 전극(23a)에 접속되고, 수지층(21)의 상면으로부터 노출된 금속 와이어(3)의 타단부가 n측 접속 전극(23b)에 접속되어 있지만, p측 접속 전극(23a)과 n측 접속 전극(23b)을 형성하지 않아도 된다. 이 경우, 수지층(21)의 상면으로부터 노출된 금속 와이어(1)의 타단부(단부면)가 p측 접속 전극으로서 기능하고, 수지층(21)의 상면으로부터 노출된 금속 와이어(3)의 타단부(단부면)가 n측 접속 전극으로서 기능한다.
예를 들면 실장 기판의 배선에, 비교적 저온에서 용융하는 접합용 금속층(Sn 및 AuSn 등의 금속층)을 형성해 두고, 가열하여 용융한 금속층이 금속 와이어(1)의 타단부 및 금속 와이어(3)의 타단부와 실장 기판의 배선을 접속하고, 그 후 이 금속층이 응고함으로써 본 실시 형태의 발광 장치를 실장 기판에 실장할 수 있다.
(2) 발광 장치(100)의 제조 방법
다음에 도 2 내지 도 8을 사용하여 발광 장치(100)의 제조 방법을 공정의 순서에 따라서 설명한다. 이하의 설명은 발광 장치(100)의 제조 방법을 예시하는 것을 목적으로 하는 것이며, 발광 장치(100)의 제조 방법을 한정하는 것을 목적으로 하는 것은 아니다.
또한, 도 2 내지 도 8에서는 하나의 발광 장치(100)에 대응하는 요소가 기재되어 있지만, 도 2 내지 도 8은 웨이퍼(성장 기판)(19) 위에서 복수의 발광 장치(100)가 동시에 형성되는 과정의 하나의 발광 장치만을 도시한 것인 점에 유의하기 바란다.
도 2는 반도체 칩을 형성한 상태를 도시하는 도면이며, 도 2의 (a)는 개략 평면도이고, 도 2의 (b)는 도 2의 (a)의 IIb-IIb 단면을 도시하는 개략 단면도이며, 도 2의 (c)는 도 2의 (a)의 IIc-IIc 단면을 도시하는 개략 단면도이다.
성장 기판(19) 위에 n형 반도체층(11)을 형성하고, 그 위에 p형 반도체층(9), 전면 전극(13) 및 커버 전극(15)을 형성하여, 반도체 칩(30)을 얻는다.
성장 기판(19)은 발광 다이오드에 사용하는 반도체층을 성장시키기 위해서 사용되고 있는 임의의 기지의 기판이어도 된다. 반도체 칩(30)이 청색 발광 다이오드를 포함하는 경우, 성장 기판(19)으로서, 사파이어 기판, 탄화규소(SiC) 및 질화갈륨(GaN) 등을 예시할 수 있다.
다음에 커버 전극(15) 위에 p측 패드 전극(5)을 형성하고, n형 반도체층(11) 위에 n측 패드 전극(7)을 형성하고, 반도체 칩(30)의 상면 중, p측 패드 전극(5) 및 n측 패드 전극(7)이 형성되어 있지 않은 부분에 보호막(17)을 형성한다.
이와 같이 반도체 칩(30), p측 패드 전극(5), n측 패드 전극(7) 및 보호막(17)을 형성하는 공정은, 발광 다이오드를 포함하는 발광 장치의 제조에 사용되는 임의의 방법을 사용해도 된다.
도 3은 반도체 칩의 외주부를 따라서 성장 기판(19)의 상면을 노출시킨 상태를 도시하는 도면이며, 도 3의 (a)는 개략 평면도이고, 도 3의 (b)는 도 3의 (a)의 IIIb-IIIb 단면을 도시하는 개략 단면도이며, 도 3의 (c)는 도 3의 (a)의 IIIc-IIIc 단면을 도시하는 개략 단면도이다.
반도체 칩(30), 특히, n형 반도체층(11)의 외주부를 제거함으로써, 상면에서 보아(Z 방향으로부터 본 상태), 반도체 칩(30)(즉, n형 반도체층(11))의 외주를 둘러싸도록 성장 기판(19)이 노출되어 있다.
이것은, 성장 기판(웨이퍼)(19) 위에 퍼져 있는 n형 반도체층(11)을 반도체 장치 하나 하나에 대응하여, 분리하는 것에 대응한다.
이와 같이 반도체 칩(30)의 외주를 따라서, 성장 기판(19)의 상면을 노출시킴으로써, 후속 공정에서 성장 기판(19)의 제거를 용이하게 행할 수 있다.
이와 같은 성장 기판(19)의 노출은, 예를 들면 포토리소그래피에 의해, 성장 기판을 노출시키는 부분 이외에 레지스트 패턴을 형성한 후, 에칭함으로써 행할 수 있다.
도 4는 p측 금속 와이어(1) 및 n측 금속 와이어(3)를 배치한 상태를 도시하는 도면이며, 도 4의 (a)는 개략 평면도이고, 도 4의 (b)는 도 4의 (a)의 IVb-IVb 단면을 도시하는 개략 단면도이며, 도 4의 (c)는 도 4의 (a)의 IVc-IVc 단면을 도시하는 개략 단면도이다.
도 4의 (b) 및 도 4의 (c)에 도시한 바와 같이, p측 금속 와이어(1) 및 n측 금속 와이어(3)는, 한쪽 단부가 범프를 형성하여 p측 패드 전극(5) 또는 n측 패드 전극(7)에 고정되고, 다른 쪽 단부가 자유 단부로 되어 있다. 그리고, 그 형상(도 4의 (b), (c)에 도시된 형상)은 직선 및 크랭크 형상으로 되어 있다.
도 4에 도시한 금속 와이어(1) 및 금속 와이어(3)는, 예를 들면 종래의 본딩 머신을 사용하여, 와이어를 공급하는 캐필러리를 원하는 와이어 형상을 따라서 이동시키고, 얻어진 원하는 형상의 와이어를 캐필러리로부터 분리함으로써 얻을 수 있다. 크랭크 형상의 굴곡부를 형성할 때는, 와이어를 굴곡시키고 싶은 방향과는 반대의 방향으로 캐필러리를 압입하도록 이동시켜 와이어에 꺾음부를 형성한 후, 캐필러리를 굴곡시키고 싶은 방향으로 이동함으로써 굴곡부를 형성할 수 있다.
도 5는 수지층(21)을 형성한 상태를 도시하는 도면이며, 도 5의 (a)는 개략 평면도이고, 도 5의 (b)는 도 5의 (a)의 Vb-Vb 단면을 도시하는 개략 단면도이며, 도 5의 (c)는 도 5의 (a)의 Vc-Vc 단면을 도시하는 개략 단면도이다.
또한, 도 5의 (a)에서는 수지층(21) 내의 금속 와이어(1, 3)의 배치를 알 수 있도록, 수지층(21) 내의 금속 와이어(1, 3)를 파선에 의해 도시하였다.
도 5에 도시한 단계에서는, 금속 와이어(1) 및 금속 와이어(3)의 다른 쪽 단부(p측 패드 전극(5) 또는 n측 패드 전극(7)에 고정되어 있지 않은 자유 단부)는 수지층(21)의 내부에 위치하고 있다.
수지층(21)은, 금형 내에, 그 위에 복수의 발광 장치(100)에 대응하여 반도체 칩(30), 금속 와이어(1, 3) 등이 배치되어 있는 성장 기판(19)(도 4에 도시한 상태)을 배치하여 압축 성형을 행함으로써 형성할 수 있다.
도 6은 수지층(21)의 상면으로부터 금속 와이어(1) 및 금속 와이어(3)의 다른 쪽 단부가 노출된 상태를 도시하는 도면이며, 도 6의 (a)는 개략 평면도이고, 도 6의 (b)는 도 6의 (a)의 VIb-VIb 단면을 도시하는 개략 단면도이며, 도 6의 (c)는 도 6의 (a)의 VIc-VIc 단면을 도시하는 개략 단면도이다.
도 6의 (a)에서는 금속 와이어(1) 및 금속 와이어(3)의 수지층(21)의 내부에 위치하고, 평면에서 보아 보이지 않는 부분을 파선으로 도시하였다.
도 5에 도시한 수지층(21)의 높이(Z 방향 길이)를 감소시켜, 도 6에 도시한 바와 같이, 금속 와이어(1) 및 금속 와이어(3)의 다른 쪽 단부를 수지층(21)의 상면으로부터 노출시킨다.
예를 들면, 도 5에 도시한 수지층(21)의 상면에 연삭, 연마 또는 절삭 등의 가공을 실시함으로써 도 6에 도시한 상태를 실현할 수 있다.
이와 같이, 연삭, 연마 또는 절삭 등의 가공에 의해 금속 와이어(1) 및 금속 와이어(3)의 다른 쪽 단부를 수지층(21)으로부터 노출시킨 경우, 본 발명의 일 실시 형태에서는, 도 6에 도시한 바와 같이 금속 와이어(1 및 3)의 다른 쪽 단부의 단부면은 수지층(21)의 상면과 동일 평면(동일한 높이)으로 되어 있다.
도 7은 수지층(21)의 상면에 접속 전극(23a) 및 접속 전극(23b)을 형성한 상태를 도시하는 도면이며, 도 7의 (a)는 개략 평면도이고, 도 7의 (b)는 도 7의 (a)의 VIIb-VIIb 단면을 도시하는 개략 단면도이며, 도 7의 (c)는 도 7의 (a)의 VIIc-VIIc 단면을 도시하는 개략 단면도이다.
도 7의 (a)에서는, 금속 와이어(1) 및 금속 와이어(3)는 접속 전극(23a, 23b) 아래 또는 수지층(21)의 내부에 위치하고, 평면에서 보아 보이지 않지만, 접속 전극(23a, 23b) 아래 또는 수지층(21)의 내부에서의 배치를 알 수 있도록 파선으로 도시하였다.
도 7의 (b)로부터 알 수 있는 바와 같이, 금속 와이어(3)의 다른 쪽 단부(단부면)는 n측 접속 전극(23b)의 하면과 접촉하고 있고, 금속 와이어(1)의 다른 쪽 단부(단부면)는 p측 접속 전극(23a)의 하면과 접촉하고 있다.
상술한 바와 같이, p측 접속 전극(23a) 및 n측 접속 전극(23b)은, 예를 들면 구리와 같은 금속 박막이어도 되고, 이와 같은 금속 박막은 스퍼터링에 의해 형성할 수 있다.
보다 상세하게는, 수지층(21)의 상면 전체에 스퍼터링에 의해 금속 박막을 형성한 후, 포토리소그래피에 의해, p측 접속 전극(23a) 및 n측 접속 전극(23b)을 형성하고 싶은 부분에 레지스트 패턴을 형성하고, 그 후 에칭을 행함으로써 원하는 위치에만, p측 접속 전극(23a) 또는 n측 접속 전극(23b)으로 되는 금속 박막을 남길 수 있다.
또한, 다른 방법으로서 이하의 방법을 들 수 있다.
수지층(21)의 상면 중, 접속 전극(23a) 및 접속 전극(23b) 모두 형성하지 않는 부분에, 포토리소그래피에 의해 레지스트 패턴을 형성하고, 스퍼터링을 행한다. 그리고, 리프트 오프에 의해, 레지스트 패턴 및 그 위에 형성된 금속 박막을 제거함으로써 원하는 위치에만, p측 접속 전극(23a) 또는 n측 접속 전극(23b)으로 되는 금속 박막을 남길 수 있다.
도 8은 성장 기판(19)을 제거한 상태를 도시하는 도면이며, 도 8의 (a)는 도 7의 (a)의 VIIb-VIIb 단면에 상당하는 단면의 개략 단면도이고, 도 8의 (b)는 도 7의 (a)의 VIIc-VIIc 단면에 상당하는 단면의 개략 단면도이다(하부에 위치하는 성장 기판(19)을 제거해도 평면도는 도 7의 (a)와 다름없기 때문에).
도 8의 (a), (b)로부터 알 수 있는 바와 같이, 성장 기판(19)은 완전히 제거되어 있다.
성장 기판(19)의 제거는, 예를 들면 레이저 리프트 오프(LLO)법에 의해 행할 수 있다.
성장 기판(19)을 제거하고, n형 반도체층(11)의 하면에 형광체층(25)을 형성한 후, 다이스에 의해 개편화(얻어진 복수의 발광 장치를 하나씩 분리하는 것)를 행함으로써 발광 장치(100)를 얻을 수 있다.
바람직하게는, 성장 기판(19)을 제거한 후, 형광체층(25)을 형성하기 전에 n형 반도체층(25)의 하면을 조면화하는 것이 바람직하다. 조면화는 예를 들면 웨트 에칭에 의해 실시할 수 있다.
형광체층을 포함하는 수지를 사용하여 압축 성형을 행함으로써, n형 반도체층(11)의 하면에 형광체층(25)을 형성할 수 있다.
또한, 성장 기판(19)을 제거하기 전에, 수지층(21)의 상면측(성장 기판(19)과 반대의 면측)에 점착 시트 등을 사용하여, 유리 등의 지지 기판을 부착해도 된다. 이와 같이 수지층(21)의 상면에 유리의 지지 기판을 부착함으로써, 성장 기판(19)을 제거하였을 때 발생하는 웨이퍼의 휨을 보다 억제할 수 있다. 또한, 점착 시트는 후속 공정에 있어서 웨이퍼로부터 박리시킬 수 있는 임의의 형태의 시트를 사용해도 되고, 예를 들면 미점착 시트 및 UV 경화형 점착 시트 등을 사용할 수 있다. 또한 본 실시 형태와 같이 형광체층(25)을 형성하는 경우, 압축 형성 시에 발생하는 열을 고려하여 내열성이 우수한 점착 시트를 사용하는 것이 바람직하다.
(3) 변형예 1
도 9는 실시 형태 1에 관한 발광 장치(100)의 제1 변형예를 도시하는 도면이며, 도 9의 (a)는 도 1의 Ib-Ib 단면에 상당하는 단면을 도시하는 개략 단면도이고, 도 9의 (b)는 도 1의 Ic-Ic 단면에 상당하는 단면을 도시하는 개략 단면도이다(변형예 1에 관한 발광 장치의 상면에서 본 형태는 발광 장치(100)의 상면에서 본 형태와 동일하기 때문에).
변형예 1에 관한 발광 장치에서는, p형 반도체층(9) 및 n형 반도체층(11)의 측면이 수지층(21)으로 덮여 있는 점은 발광 장치(100)와 동일하다.
변형예 1에 관한 반도체 장치에서는, 또한, 이 p형 반도체층(9) 및 n형 반도체층(11)의 측면을, 수지층(21)을 개재하여, 형광체층(25)에 의해 덮고 있는 점이 도 1에 도시한 발광 장치(100)와 상이하다.
변형예 1에 관한 발광 장치의 이 이외의 구성은 발광 장치(100)와 동일해도 된다.
도 9에 도시한 실시 형태에서는 p형 반도체층(9)의 측면에는 보호막(17)이 형성되어 있다.
이와 같이, 수지층(21) 외에, p형 반도체층(9)의 측면 및 n형 반도체층(11)의 측면 중 적어도 한쪽은 보호막(17)에 의해 덮여 있어도 된다.
p형 반도체층(9) 및 n형 반도체층(11)의 측면을 형광체층(25)에 의해 덮음으로써, 가로 방향(도 9 중의 X 방향 및 Y 방향)으로 발광한 광의 일부를 보다 파장이 긴 광으로 확실하게 변환할 수 있다.
또한, p형 반도체층(9) 및 n형 반도체층(11)의 외주 전체에 걸쳐, 그 측면이 형광체층(25)에 의해 덮여 있는 것이 바람직하지만, 외주의 일부분에 있어서, 그 측면이 형광체층(25)에 의해 덮여 있어도 된다.
도 9에 도시한 바와 같은, 형광체층(25) 중, p형 반도체층(9) 및 n형 반도체층(11)의 측면을 덮는 부분은, 예를 들면 이하의 방법에 의해 형성할 수 있다.
수지층(21)을 형성할 때, p형 반도체층(9) 및 n형 반도체층(11)의 측면 부분 중 형광체층(25)에 의해 덮는 부분에 레지스트를 형성해 두고, 수지층(21)을 형성한 후에 이 레지스트를 제거하고, 형광체층(25)을 형성할 때 이 레지스트를 제거한 부분에도 형광체층(25)을 형성한다.
(4) 변형예 2
도 10은 실시 형태 1에 관한 발광 장치(100)의 제2 변형예를 도시하는 도면이며, 도 10의 (a)는 도 1의 Ib-Ib 단면에 상당하는 단면을 도시하는 단면도이고, 도 10의 (b)는 도 1의 Ic-Ic 단면에 상당하는 단면을 도시하는 단면도이다(변형예 2에 관한 발광 장치의 상면에서 본 형태는 발광 장치(100)의 상면에서 본 형태와 동일하기 때문에).
변형예 2에 관한 발광 장치는, p형 반도체층(9) 및 n형 반도체층(11)의 측면이 형광체층(25)에 의해 덮여 있는 점은 변형예 1에 관한 발광 장치와 동일하다.
변형예 1에 관한 반도체 장치에서는, 수지층(21)을 개재하여, 형광체층(25)에 의해, p형 반도체층(9) 및 n형 반도체층(11)의 측면을 덮고 있는 데 반하여, 변형예 2에 관한 발광 장치에서는 수지층(21)을 개재하지 않고 형광체층(25)에 의해, p형 반도체층(9) 및 n형 반도체층(11)의 측면을 덮고 있다.
변형예 2에 관한 발광 장치 이외의 구성은 변형예 1에 관한 발광 장치와 동일해도 된다.
도 10에 도시한 실시 형태에서는 p형 반도체층(9)의 측면에는 보호막(17)이 형성되어 있다.
이와 같이, p형 반도체층(9)의 측면 및 n형 반도체층(11)의 측면 중 적어도 한쪽은 보호막(17)에 의해 덮여 있어도 된다.
p형 반도체층(9) 및 n형 반도체층(11)의 측면을 형광체층(25)에 의해 덮음으로써, 가로 방향(도 9 중의 X 방향 및 Y 방향)으로 발광한 광의 일부를 보다 파장이 긴 광으로 확실하게 변환할 수 있다.
또한, p형 반도체층(9) 및 n형 반도체층(11)의 외주 전체에 걸쳐, 그 측면이 형광체층(25)에 의해 덮여 있는 것이 바람직하지만, 외주의 일부분에 있어서, 그 측면이 형광체층(25)에 의해 덮여 있어도 된다.
또한, 도 10에 도시한 바와 같이 형광체층(25)은, p형 반도체층(9) 및 n형 반도체층(11)의 상면의 일부(상면의 외주부의 전체 둘레 또는 외주부의 일부)를 덮어도 된다. 이에 의해 p형 반도체층(9)의 측면과 n형 반도체층(11)의 측면 사이로부터 나와 상방을 향하는 광의 일부를 보다 확실하게 파장이 긴 광으로 변환할 수 있다.
도 10에 도시한 바와 같이, 형광체층(25)에 의해 덮이는 p형 반도체층(9)의 상면의 일부 및 n형 반도체층(11)의 상면의 일부 중 적어도 한쪽은 보호막(17)에 의해 덮여 있어도 된다.
변형예 2에 관한 형광체층(25)은, 예를 들면 수지층(21)의 형성 시(압축 성형 시)에 p형 반도체층(9)의 측면과 n형 반도체층(11)의 측면(필요에 따라서 p형 반도체층(9) 및 n형 반도체층(11)의 상면의 일부도)을 덮지 않도록 수지층(21)을 형성하고, 형광체층(25)의 형성 시(압축 성형 시)에 형광체층(예를 들면, 형광체를 포함하는 수지층)(25)이 금형과 p형 반도체층(9) 및 n형 반도체층(11) 사이에 유입함으로써 얻을 수 있다.
(5) 변형예 3
도 11은 실시 형태 1의 제3 변형예에 관한 발광 장치(100A)를 도시하는 도면이며, 도 11의 (a)는 발광 장치(100A)의 개략 평면도이고, 도 11의 (b)는 도 11의 (a)의 XIb-XIb 단면을 도시하는 개략 단면도이며, 도 11의 (c)는 도 11의 (a)의 XIc-XIc 단면을 도시하는 개략 단면도이다.
또한, 도 11의 (a)에서는, p측 금속 와이어(1)와 n측 금속 와이어(3)의 배치를 명확하게 나타내기 위해서 수지층(21)과 p측 접속 전극(23a)과 n측 접속 전극(23b)의 기재를 생략하고 있다.
발광 장치(100A)에서는, 금속 와이어(3)는 U자형(하측이 개방되어 있기 때문에, 「역U자형」이라고도 함) 형상을 갖고, 양쪽 단부에 범프가 형성되고, 상이한 n측 패드 전극(7)에 접속되어 있다. 그리고, 양쪽 단부의 사이에 위치하는 중간 부분의 일부가 수지층(21)의 상면으로부터 노출되어, n측 접속 전극(23b)의 하면과 접촉하고 있다.
발광 장치(100A)의 이 이외의 구성은 발광 장치(100)와 동일해도 된다.
도 11의 (b)로부터도 알 수 있는 바와 같이, 금속 와이어(3)의 U자형 형상의 저부(중간 부분 중 수지층(21)으로부터 노출되어 있는 부분)를 넓게(또는 길게) 형성할 수 있기 때문에, 보다 확실하게 금속 와이어(3)와 n측 접속 전극(23b)을 접촉시킬 수 있다.
또한, 이 U자형 금속 와이어(3)는, (1) 하나의 n측 패드 전극(7)에 범프 본딩에 의해, 미리 범프를 형성한 후, (2) 다른 n측 패드 전극(7)에, 볼 본딩(제1 본딩)을 행하고, 와이어를 공급하는 캐필러리를 U자 형상으로 이동시킴으로써, U자 형상의 와이어 루프를 형성하고, 또한 공정 (1)에서 형성한 범프 위에 스티치 본딩(제2 본딩)을 행함으로써 형성할 수 있다.
또한, 공정 (1)을 생략하여 범프를 형성하지 않고, U자 형상의 와이어 루프의 한쪽 단부를 하나의 n측 패드 전극(7)에 접속해도 된다.
또한, 도 11에 도시한 실시 형태에서는, 금속 와이어(3)는 U자형 형상을 갖고 있지만, 이것에 한정되는 것은 아니고, 양쪽 단부가, 각각, 상이한 n측 패드 전극에 고정되고, 중간부가 수지층(21)의 외면으로부터 노출되어 있는 한 임의의 형상을 갖고 있어도 된다.
도 12는 U자형 금속 와이어(3)를 형성한 후, U자형 형상의 저부를 수지층(21)으로부터 노출하는 방법을 예시하는 단면도이다. 양단부가, 상이한 n측 패드 전극(7)에 고정되어 있는 U자형 금속 와이어(3)를 형성한다. 다음에, 도 12에 도시한 바와 같이, U자형 금속 와이어(3) 전체를 덮도록 수지층(21)을 형성한다(즉, 수지층(21)의 두께(도 12의 Z 방향 길이)가 U자형 금속 와이어(3)의 높이(도 12의 Z 방향 길이)보다 높아지도록 수지층(21)을 형성한다. 바꾸어 말하면, 금속 와이어(3)가 수지층(21)의 내부에 매몰되도록 수지층(21)을 형성한다). 그리고, 도 12에 파선으로 나타내는 A-A 단면, 즉 형성한 U자형 금속 와이어(3)의 저부를 가로지르는 단면까지, 수지층(21)을 연삭 또는 연마함으로써 금속 와이어(3)가 수지층(21)으로부터 노출된다.
수지층(21)을 A-A 단면까지 연삭 또는 연마할 때 금속 와이어(3)도 연마 또는 연삭되어, 금속 와이어(3)의 노출면과 수지층(21)의 외면(상면)은 동일 평면(동일한 높이)인 것이 바람직하다. 수지층(21)의 외면에 형성하는 접속 전극(23b)과 금속 와이어(3)를 보다 확실하게 접촉할 수 있기 때문이다.
도 11에서 도시한 실시 형태에서는 금속 와이어(1)는, 일단부가 패드 전극(5)에 고정되고, 직선 형상으로 연장된 타단부가 p측 접속 전극(23a)과 접촉하고 있다.
그러나, 이것에 한정되는 것은 아니고, 금속 와이어(1)도 금속 와이어(3)와 동일한 U자형 형상(이 경우, 금속 와이어(1)는 양쪽 단부의 사이에 위치하는 중간 부분의 일부가 수지층(21)의 상면으로부터 노출되어, p측 접속 전극(23a)의 하면과 접촉해도 됨) 또는 크랭크형 형상 등의 임의의 형상을 갖고 있어도 된다.
또한, 금속 와이어(3)에 대해서도, 상술한 U자형 형상의 금속 와이어(3) 외에, 직선 형상, 크랭크 형상을 포함하는 임의의 형상의 금속 와이어(3)를 가져도 된다.
(6) 변형예 4
도 13은 실시 형태 1의 제4 변형예에 관한 발광 장치(100B)를 도시하는 도면이며, 도 13의 (a)는 발광 장치(100B)의 개략 평면도이고, 도 13의 (b)는 도 13의 (a)의 XIIIb-XIIIb 단면을 도시하는 개략 단면도이며, 도 13의 (c)는 도 13의 (a)의 XIIIc-XIIIc 단면을 도시하는 개략 단면도이다.
발광 장치(100B)의 금속 와이어(3)는 발광 장치(100A)와 동일한 U자형 형상을 갖고 있다. 금속 와이어(3)의 U자형 형상의 저부가 수지층(21)의 표면으로부터 노출되어 있는 점도 발광 장치(100A)와 동일하다.
발광 장치(100B)에서는, 금속 와이어(1)도 U자형 형상을 갖고, U자형의 저부가 수지층(21)의 표면으로부터 노출되어 있다(도 13의 (a)에 도시한 바와 같이 노출 부분은 Y 방향으로 연장되어 있다).
발광 장치(100B)에서는, 발광 장치(100A)와 같이, p측 금속 와이어(1) 및 n측 금속 와이어(3)와는 별도로 접속 전극(23a, 23b)을 형성하고 있지 않다. 대신에, p측 금속 와이어(1)의 U자형 형상의 저부, 즉 수지층(21)으로부터 노출되어 있는 부분을 p측 접속 전극으로서 사용하고, n측 금속 와이어(1)의 U자형 형상의 저부, 즉 수지층(21)으로부터 노출되어 있는 부분을 n측 접속 전극으로서 사용한다.
이와 같은 구성을 가짐으로써, 스퍼터링 등을 행하여 접속 전극(23a, 23b)을 형성하는 공정을 생략할 수 있다.
또한, 도 13에 도시한 실시 형태에서는, 금속 와이어(1) 및 금속 와이어(3)는 U자형 형상을 갖고 있지만, 이것에 한정되는 것은 아니고, 양쪽 단부가, 각각, 상이한 패드 전극(금속 와이어(1)는 상이한 p측 패드 전극(5), 금속 와이어(3)는 상이한 n측 패드 전극(7))에 고정되고, 중간부가 수지층(21)의 외면으로부터 노출되어 있는 한 임의의 형상을 가져도 된다.
(7) 변형예 5
도 14는 실시 형태 1의 제5 변형예에 관한 발광 장치(100C)를 도시하는 도면이며, 도 14의 (a)는 발광 장치(100C)의 평면도이고, 도 14의 (b)는 도 14의 (a)의 XIVb-XIVb 단면을 도시하는 단면도이며, 도 14의 (c)는 도 14의 (a)의 XIVc-XIVc 단면을 도시하는 단면도이다.
또한, 도 14의 (a)에서는, p측 금속 와이어(1)와 n측 금속 와이어(3)의 배치를 명확하게 나타내기 위해서 수지층(21)과 p측 접속 전극(23a)과 n측 접속 전극(23b)의 기재를 생략하고 있다.
발광 장치(100C)에서는, 도 14의 (b)에 도시한 바와 같이, 높이 방향(Z 방향)으로 복수(도 14의 (b)의 실시 형태에서는 5개)의 범프(3a)(n측 범프(3a))를 적층하여(겹쳐 쌓아) 형성한 범프 적층체에 의해, n측 패드 전극(7)과 n측 접속 전극(23b) 사이를 접속하고 있다. 그리고, 금속 와이어(3)는, 한쪽 단부가 범프(3a)를 형성하여 다른 n측 패드 전극(7)에 고정(접속)되고, 다른 쪽 단부가 범프 적층체 중의 하나의 범프(3a)에 고정(접속)되어 있다.
이에 의해, 금속 와이어(3)는 범프 적층체의 일부를 통하여, n측 패드 전극(7)과 n측 접속 전극(23b) 사이를 접속하고 있다.
도 14의 (c)에 도시한 바와 같이, 높이 방향(Z 방향)으로 복수(도 14의 (c)의 실시 형태에서는 5개)의 범프(1a)(p측 범프(1a))를 적층하여(겹쳐 쌓아) 형성한 범프 적층체에 의해, p측 패드 전극(5)과 n측 접속 전극(23a) 사이를 접속하고 있다. 그리고, 금속 와이어(1)는, 한쪽 단부가 범프(1a)를 형성하여 다른 p측 패드 전극(5)에 고정(접속)되고, 다른 쪽 단부가 범프 적층체 중의 하나의 범프(1a)에 고정(접속)되어 있다.
이에 의해, 금속 와이어(1)는 범프 적층체의 일부를 통하여, p측 패드 전극(5)과 p측 접속 전극(23a) 사이를 접속하고 있다.
범프 적층체는, 통상의 범프 본딩에 의해, 순차적으로 범프를 겹쳐 쌓아감으로써 용이하게 형성할 수 있다.
그리고, 금속 와이어(1) 및 금속 와이어(3)의 다른 쪽 단부(패드 전극과 접속되지 않은 쪽 단부)와 범프 적층체의 범프의 하나의 접속은, 예를 들면 범프 위에 제2 본딩을 행하고(한쪽 단부를 스티치 본딩함으로써 패드 전극과 접속), 또한 이 제2 본딩 부분 위에 범프를 적층하는 것만으로 용이하게 행할 수 있다. 또한, 하나의 범프 적층체에 복수의 금속 와이어(1) 또는 금속 와이어(3)를 접속할 수 있기 때문에, 범프 적층체에 금속 와이어(1) 또는 금속 와이어(3)를 통합함으로써, 비교적 심플한 형상으로 접속 전극(23a) 및/또는 접속 전극(23b)을 배치할 수 있다.
또한, 도 14에 도시한 실시 형태에서는, 금속 와이어(1)와 금속 와이어(3) 양쪽이, 그 다른 쪽 단부가 범프 적층체의 범프의 하나와 접속되어 있지만, 발광 장치(100C)의 금속 와이어(1) 및 금속 와이어(3)의 실시 형태는 이것에 한정되는 것은 아니고, 금속 와이어(1) 및 금속 와이어(3) 중 적어도 하나가, 그 한쪽 단부가 패드 전극에 고정되고(범프를 형성하여 패드 전극에 고정되어 있는 경우를 포함함), 다른 쪽 단부가 범프 적층체의 범프의 하나에 접속되어 있는 한, 나머지 금속 와이어(1) 및 금속 와이어(3)는, 본 명세서에 나타낸 형태를 포함하는 임의의 형태이어도 된다.
2. 실시 형태 2
도 15는 본 발명의 실시 형태 2에 관한 발광 장치(100D)를 도시하는 도면이며, 도 15의 (a)는 발광 장치(100D)가 2개 배열된 상태를 도시하는 개략 평면도이고, 도 15의 (b)는 도 15의 (a)의 XVb-XVb 단면을 도시하는 개략 단면도이다.
도 15의 (a)에서는, 수지층(21) 내에 배치되어 있고, 평면에서 보아 보이지 않는 금속 와이어(1, 3)의 배치를 파선으로 나타냈다.
도 16의 (a)는 도 15의 (a)의 XVIa-XVIa 단면을 도시하는 개략 단면도이고, 도 16의 (b)는 도 15의 (b)의 XVIb-XVIb 단면을 도시하는 개략 단면도이며, 도 16의 (c)는 도 15의 (a)의 XVIc-XVIc 단면을 도시하는 개략 단면도이다.
실시 형태 2에 관한 발광 장치(100D)는, p측 접속 전극 및 n측 접속 전극이, 수지층(21)의 외면 중 반도체 칩(30)의 p측 패드 전극(5) 및 n측 패드 전극(7)이 배치되어 있는 면과 대략 수직인 면에 배치되어 있는 소위 사이드 뷰형 발광 장치이다.
도 15의 (a)에서는, 2개의 발광 장치(100D)가 나란히(Z 방향으로 나란히) 접촉하여 배치되어 있다. 이것은, 발광 장치(100D)를 제조하는 방법의 일 실시 형태에 있어서 성장 기판(웨이퍼)(19) 위에 복수의 발광 장치(100D)를 형성한 후, 개개의 발광 장치(100)로 분리하여(개편화하여) 하나의 발광 장치(100C)를 얻는 것에 대응하여, 복수의 발광 장치(100D) 중 2개를 나타낸 것이다. 도 15의 (a)에 의해, 인접하여 형성된 발광 장치(100D)끼리의 사이에서 금속 와이어(1, 3)가 어떻게 배치되어 있는지를 이해할 수 있다.
도 15의 (a)에 도시한 2개의 발광 장치는, 도 15의 (a) 및 도 16 중에 도시한 B-B선을 따라서 절단함으로써 개편화된다.
이하에 발광 장치(100D)의 특징을 나타낸다. 또한, 특별한 기재가 없는 한, 발광 장치(100D)의 각 요소는, 실시 형태 1에 관한 도면에서 동일한 부호를 붙인 대응하는 요소와 동일한 구성을 가져도 된다.
도 15의 (a), 도 15의 (b) 및 도 16의 (a)에 도시한 바와 같이, p측 금속 와이어(1)는 수평 방향(n형 반도체층(11)의 표면에 대략 평행(도면 중의 XY면에 대략 평행)한 방향)으로 연장되는 수평 연장부와, 한쪽 단부가 범프를 갖고 p측 패드 전극(5)에 고정되며, 대략 수직 방향으로 연장되고, 다른 쪽 단부가 수평 연장부에 접속되어 있는 수직 연장부를 갖는다. 수평 연장부는, 그 일부가 수지층(21)의 측면(도 15 및 도 16의 실시 형태에서는 X-Z면)으로부터 노출되도록 구성되어 있다. 도 15 및 도 16에 도시한 실시 형태에서는, 금속 와이어(1)의 수평 연장부는 인접하는 반도체 장치(100D)까지 연장되어 있다. 그리고, B-B선을 따라서 개편화하면, B-B선을 따른 수지층(21)의 측면(X-Z면)이 형성되고, 거기에 금속 와이어(1)의 수평 연장부의 단부면이 노출된다.
수지층(21)의 측면에 노출된 금속 와이어(1)의 수평 연장부의 일부(예를 들면 단부면)는 p측 접속 전극으로서 기능한다.
또한, 필요에 따라서, 금속 와이어(1)의 수지층(21)의 측면에 노출된 부분을 접촉하여 덮는 금속 박막을 수지층(21)의 측면에 형성하고, 당해 금속 박막을 p측 접속 전극으로서 사용해도 된다.
또한, 도 15의 (a) 및 도 16의 (a)에 도시한 실시 형태에서는, 하나의 발광 장치(100D)에 대하여, 2개의 측면(도면의 X-Z면) 각각으로부터 금속 와이어(1)의 일부가 노출되게 된다. 그러나, p측 접속 전극으로서 범프 등을 통하여 실장 기판의 배선층에 접속하기 위해서 불가결한 것은 한쪽 노출부만이다. 필요에 따라서, 실장 기판의 배선층과의 접속에 기여하지 않는 다른 쪽 노출부를 수지 등의 절연체에 의해 덮어도 된다.
도 15의 (a), 도 15의 (b), 도 16의 (b) 및 도 16의 (c)에 도시한 바와 같이, n측 금속 와이어(3)도 또한, 수평 방향(n형 반도체층(11)의 표면에 대략 평행(도면 중의 XY면에 대략 평행)한 방향)으로 연장되는 수평 연장부와, 한쪽 단부가 범프를 갖고 n측 패드 전극(7)에 고정되며, 대략 수직 방향으로 연장되고, 다른 쪽 단부가 수평 연장부에 접속되어 있는 수직 연장부를 갖는다.
금속 와이어(3)의 수평 연장부는, 도 15의 (a)에 도시한 바와 같이, 분기부를 갖고, 분기부로부터 끝은 크랭크 형상으로 되어 있는 부분을 갖는다.
금속 와이어(3)의 수평 연장부는 분기부, 굴곡부 및 만곡부로부터 선택되는 하나 이상을 가져도 된다.
또한, 금속 와이어(1)의 수평부에 대해서도 마찬가지로, 분기부, 굴곡부 및 만곡부로부터 선택되는 하나 이상을 가져도 된다.
금속 와이어(3)의 수평 연장부는, 그 일부가 수지층(21)의 측면(도 15 및 도 16의 실시 형태에서는 X-Z면)으로부터 노출되도록 구성되어 있다. 도 15 및 도 16에 도시한 실시 형태에서는, 금속 와이어(3)의 수평 연장부는 인접하는 반도체 장치(100D)까지 연장되어 있다. 그리고, B-B선을 따라서 개편화하면, B-B선을 따른 수지층(21)의 측면(X-Z면)이 형성되고, 거기에 금속 와이어(3)의 수평 연장부의 단부면이 노출된다.
수지층(21)의 측면에 노출된 금속 와이어(3)의 수평 연장부의 일부(예를 들면, 단부면)는 n측 접속 전극으로서 기능한다.
또한, 필요에 따라서, 금속 와이어(3)의 수지층(21)의 측면에 노출된 부분을 접촉하여 덮는 금속 박막을 수지층(21)의 측면에 형성하여, 당해 금속 박막을 n측 접속 전극으로서 사용해도 된다.
또한, 도 15의 (a) 및 도 16의 (b)에 도시한 실시 형태에서는, 하나의 발광 장치(100D)에 대하여, 2개의 측면(도면의 X-Z면) 각각으로부터 금속 와이어(3)의 일부가 노출되게 된다. 그러나, n측 접속 전극으로서 범프 등을 통하여 실장 기판의 배선층에 접속하기 위해서 불가결한 것은 한쪽 노출부만이다. 필요에 따라서, 실장 기판의 배선층과의 접속에 기여하지 않는 다른 쪽 노출부를 수지 등의 절연체에 의해 덮어도 된다.
이상의 구성을 갖는 발광 장치(100D)는, p측 패드 전극(5)과 n측 패드 전극(7)과, p측 접속 전극으로서 기능하는 금속 와이어(1)의 노출부와, n측 접속 전극으로서 기능하는 금속 와이어(3)의 노출부가 반도체 칩(3)에 대하여, 동일한 측(상면측)에 위치하고 있다. 그리고, n측 접속 전극과 p측 접속 전극이 형성되어 있는 수지층(21)의 측면을 실장면으로 하여, 실장 기판 위에 적재된다.
또한, 도 15, 도 16에 도시한 실시 형태에서는, 성장 기판(19)을 갖고 있지만, 발광 장치(100D)는 실시 형태 1에서 나타낸 다른 발광 장치와 마찬가지로 성장 기판이 제거되어도 된다.
또한, 도 15, 도 16에 도시한 실시 형태에서는 형광체층을 갖고 있지 않지만, 발광 장치(100D)는 실시 형태 1에서 나타낸 다른 발광 장치와 마찬가지로 n형 반도체층(11)의 하부에 형광체층(25)을 가져도 된다.
1 : p측 금속 와이어
3 : n측 금속 와이어
1a, 3a : 범프
5 : p측 패드 전극
7 : n측 패드 전극
9 : p형 반도체층
11 : n형 반도체층
13 : 전면 전극
15 : 커버 전극
17 : 보호막
19 : 성장 기판
21 : 수지층
23a : p측 접속 전극
23b : n측 접속 전극
30 : 반도체 칩
100, 100A, 100B, 100C, 100D : 발광 장치

Claims (12)

  1. p형 반도체층과 n형 반도체층을 포함하고, 상기 p형 반도체층과 상기 n형 반도체층 사이에서 발광하는 반도체 칩과,
    상기 반도체 칩의 상면측이며 또한 상기 p형 반도체층 위에 배치된 p측 패드 전극과,
    상기 반도체 칩의 상면측이며 또한 상기 n형 반도체층 위에 배치된 n측 패드 전극과,
    상기 반도체 칩의 상면을 덮도록 배치된 수지층과,
    상기 수지층의 외면에 배치되며, 상기 반도체 칩의 상면측에 위치하는 p측 접속 전극 및 n측 접속 전극을 갖고,
    상기 p측 패드 전극과 상기 p측 접속 전극 사이 및 상기 n측 패드 전극과 상기 n측 접속 전극 사이 중 적어도 한쪽이, 상기 수지 내에 배치된 금속 와이어에 의해 접속되어 있고,
    복수의 범프를 적층한 범프 적층체를 더 포함하고,
    상기 범프 적층체는 상기 n측 패드 전극과 상기 n측 접속 전극 사이를 접속하고,
    상기 금속 와이어의 일단부는 상기 범프 적층체가 접속되어 있는 n측 패드 전극과 상이한 제2 n측 패드 전극에 접속되고, 상기 금속 와이어의 타단부는 상기 범프 적층체의 범프 중 하나에 접속되어 있는 것을 특징으로 하는 발광 장치.
  2. 제1항에 있어서,
    상기 수지 내에 배치된 제2 금속 와이어와,
    상기 반도체 칩의 상면측이며 또한 상기 n형 반도체층 위에 배치된 제3 n측 패드 전극
    을 더 포함하고,
    상기 제2 금속 와이어의 일단부는 상기 제3 n측 패드 전극에 접속되고, 상기 제2 금속 와이어의 타단부는 상기 범프 적층체의 범프 중 상기 하나와 상이한 범프에 접속되어 있는 것을 특징으로 하는 발광 장치.
  3. p형 반도체층과 n형 반도체층을 포함하고, 상기 p형 반도체층과 상기 n형 반도체층 사이에서 발광하는 반도체 칩과,
    상기 반도체 칩의 상면측이며 또한 상기 p형 반도체층 위에 배치된 p측 패드 전극과,
    상기 반도체 칩의 상면측이며 또한 상기 n형 반도체층 위에 배치된 n측 패드 전극과,
    상기 반도체 칩의 상면을 덮도록 배치된 수지층과,
    상기 수지층의 외면에 배치되며, 상기 반도체 칩의 상면측에 위치하는 p측 접속 전극 및 n측 접속 전극을 갖고,
    상기 p측 패드 전극과 상기 p측 접속 전극 사이 및 상기 n측 패드 전극과 상기 n측 접속 전극 사이 중 적어도 한쪽이, 상기 수지 내에 배치된 금속 와이어에 의해 접속되어 있고,
    복수의 범프를 적층한 범프 적층체를 더 포함하고,
    상기 범프 적층체는 상기 p측 패드 전극과 상기 p측 접속 전극 사이를 접속하고,
    상기 금속 와이어의 일단부는 상기 범프 적층체가 접속되어 있는 p측 패드 전극과 상이한 제2 p측 패드 전극에 접속되고, 상기 금속 와이어의 타단부는 상기 범프 적층체의 범프 중 하나에 접속되어 있는 것을 특징으로 하는 발광 장치.
  4. 제3항에 있어서,
    상기 수지 내에 배치된 제2 금속 와이어와,
    상기 반도체 칩의 상면측이며 또한 상기 p형 반도체층 위에 배치된 제3 p측 패드 전극
    을 더 포함하고,
    상기 제2 금속 와이어의 일단부는 상기 제3 p측 패드 전극에 접속되고, 상기 제2 금속 와이어의 타단부는 상기 범프 적층체의 범프 중 상기 하나와 상이한 범프에 접속되어 있는 것을 특징으로 하는 발광 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 p측 접속 전극과 상기 n측 접속 전극이 상기 수지층의 상면에 배치되어 있는 것을 특징으로 하는 발광 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 n형 반도체층 위에 상기 p형 반도체층이 배치되고, 상기 n형 반도체층의 하면에 형광체층이 형성되어 있는 것을 특징으로 하는 발광 장치.
  7. 제6항에 있어서,
    상기 형광체층이 상기 n형 반도체층의 측면의 적어도 일부와 상기 p형 반도체층의 측면의 적어도 일부를 덮고 있는 것을 특징으로 하는 발광 장치.
  8. 발광하는 반도체 칩과, 상기 반도체 칩의 상면측이며 또한 반도체층 위에 배치된 복수의 패드 전극과, 일단부가 상기 복수의 패드 전극의 하나와 접속되고, 타단부가 상기 복수의 패드 전극의 다른 하나와 접속된 금속 와이어와, 상기 반도체 칩의 상면측이며, 상기 패드 전극 및 상기 금속 와이어를 덮도록 배치된 수지층을 갖고, 상기 수지층으로부터 상기 금속 와이어의 일부가 노출되어 있는 발광 장치의 제조 방법이며,
    1) 상기 금속 와이어의 상기 일단부를 상기 하나의 패드 전극과 접속하고, 상기 타단부를 상기 다른 하나의 패드 전극과 접속한 후, 상기 금속 와이어를 덮도록, 상기 수지층을 상기 반도체 칩의 상면측에 형성하는 공정과,
    2) 상기 수지층으로 덮인 상기 금속 와이어의 일부가 노출되도록 상기 수지층의 일부를 제거하는 공정을 갖는 발광 장치의 제조 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6273945B2 (ja) * 2013-04-26 2018-02-07 日亜化学工業株式会社 発光装置
JP6354273B2 (ja) 2014-04-10 2018-07-11 日亜化学工業株式会社 発光装置及び発光装置の製造方法
US9978724B2 (en) * 2014-06-27 2018-05-22 Bridgelux, Inc. Red flip chip light emitting diode, package, and method of making the same
JP6384202B2 (ja) * 2014-08-28 2018-09-05 日亜化学工業株式会社 発光装置の製造方法
US10685943B2 (en) 2015-05-14 2020-06-16 Mediatek Inc. Semiconductor chip package with resilient conductive paste post and fabrication method thereof
US9842831B2 (en) 2015-05-14 2017-12-12 Mediatek Inc. Semiconductor package and fabrication method thereof
JP6471641B2 (ja) 2015-08-04 2019-02-20 日亜化学工業株式会社 発光装置の製造方法
JP6717324B2 (ja) 2018-02-27 2020-07-01 日亜化学工業株式会社 発光素子
JP6978697B2 (ja) 2018-11-15 2021-12-08 日亜化学工業株式会社 発光装置の製造方法
JP7004948B2 (ja) 2019-04-27 2022-01-21 日亜化学工業株式会社 発光モジュールの製造方法
US11672256B2 (en) * 2020-08-11 2023-06-13 EAST HAMPTON SHUCKER COMPANY, Inc. Oyster shucking clamp apparatus and method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049383A (ja) 1998-07-27 2000-02-18 Matsushita Electron Corp 光電変換素子及びその製造方法
US20080173884A1 (en) 2007-01-22 2008-07-24 Cree, Inc. Wafer level phosphor coating method and devices fabricated utilizing method
US20090014858A1 (en) * 2007-07-09 2009-01-15 Micron Technology, Inc. Packaged semiconductor assemblies and methods for manufacturing such assemblies
JP2012142326A (ja) * 2010-12-28 2012-07-26 Mitsubishi Heavy Ind Ltd 発光素子及び発光素子の製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05299530A (ja) 1992-04-17 1993-11-12 Oki Electric Ind Co Ltd 樹脂封止半導体装置及びその製造方法
JP2606267Y2 (ja) * 1992-10-22 2000-10-10 日本航空電子工業株式会社 表面実装用チップ発光ダイオード及びそれを用いたメンブレンシートスィッチ
JP2000244012A (ja) * 1998-12-22 2000-09-08 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子の製造方法
US6331450B1 (en) 1998-12-22 2001-12-18 Toyoda Gosei Co., Ltd. Method of manufacturing semiconductor device using group III nitride compound
JP4214704B2 (ja) 2002-03-20 2009-01-28 日亜化学工業株式会社 半導体素子
US7009305B2 (en) * 2004-06-30 2006-03-07 Agere Systems Inc. Methods and apparatus for integrated circuit ball bonding using stacked ball bumps
JP5068472B2 (ja) * 2006-04-12 2012-11-07 昭和電工株式会社 発光装置の製造方法
US9159888B2 (en) 2007-01-22 2015-10-13 Cree, Inc. Wafer level phosphor coating method and devices fabricated utilizing method
JP4926787B2 (ja) 2007-03-30 2012-05-09 アオイ電子株式会社 半導体装置の製造方法
TWI382770B (zh) * 2008-12-11 2013-01-11 Univ Nat Taiwan 視訊影像傳輸中遇到封包遺失時的有效選取方法
JP4724222B2 (ja) 2008-12-12 2011-07-13 株式会社東芝 発光装置の製造方法
JP5758293B2 (ja) 2009-06-24 2015-08-05 日亜化学工業株式会社 窒化物半導体発光ダイオード
JP5152133B2 (ja) 2009-09-18 2013-02-27 豊田合成株式会社 発光素子
WO2011145794A1 (ko) * 2010-05-18 2011-11-24 서울반도체 주식회사 파장변환층을 갖는 발광 다이오드 칩과 그 제조 방법, 및 그것을 포함하는 패키지 및 그 제조 방법
EP2448028B1 (en) * 2010-10-29 2017-05-31 Nichia Corporation Light emitting apparatus and production method thereof
KR101154320B1 (ko) * 2010-12-20 2012-06-13 엘지이노텍 주식회사 발광소자, 발광소자 패키지 및 이를 포함하는 조명 장치
US9269878B2 (en) * 2011-05-27 2016-02-23 Lg Innotek Co., Ltd. Light emitting device and light emitting apparatus
KR101276053B1 (ko) * 2011-07-22 2013-06-17 삼성전자주식회사 반도체 발광소자 및 발광장치
JP5755102B2 (ja) 2011-10-14 2015-07-29 シチズンホールディングス株式会社 半導体発光素子
KR101932727B1 (ko) * 2012-05-07 2018-12-27 삼성전자주식회사 범프 구조물, 이를 갖는 반도체 패키지 및 이의 제조 방법
JP6273945B2 (ja) * 2013-04-26 2018-02-07 日亜化学工業株式会社 発光装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049383A (ja) 1998-07-27 2000-02-18 Matsushita Electron Corp 光電変換素子及びその製造方法
US20080173884A1 (en) 2007-01-22 2008-07-24 Cree, Inc. Wafer level phosphor coating method and devices fabricated utilizing method
US20090014858A1 (en) * 2007-07-09 2009-01-15 Micron Technology, Inc. Packaged semiconductor assemblies and methods for manufacturing such assemblies
JP2012142326A (ja) * 2010-12-28 2012-07-26 Mitsubishi Heavy Ind Ltd 発光素子及び発光素子の製造方法

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Publication number Publication date
CN104124319A (zh) 2014-10-29
TWI599080B (zh) 2017-09-11
JP2014225644A (ja) 2014-12-04
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