KR102117587B1 - 표시 장치 및 그것의 구동 방법 - Google Patents

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Abstract

표시 장치는, 복수의 데이터 라인들과 복수의 게이트 라인들에 각각 연결된 복수의 서브 픽셀들을 포함하는 표시 패널과, 데이터 신호에 응답해서 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버와, 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버, 및 외부로부터 입력된 영상 신호 및 제어 신호에 응답해서 상기 데이터 드라이버 및 상기 게이트 드라이버를 제어하되, 상기 복수의 서브 픽셀들 중 소정 방향으로 순차적으로 배열된 복수의 서브 픽셀들에 제공할 일련의 영상 신호들의 계조 편차가 기준값보다 클 때 상기 일련의 영상 신호를 보상한 상기 데이터 신호를 상기 데이터 드라이버로 제공하는 타이밍 컨트롤러를 포함한다.

Description

표시 장치 및 그것의 구동 방법{DISPLAY APPARATUS AND DRIVING METHOD THEREOF}
본 발명은 표시 장치 및 그것의 구동 방법에 관한 것이다.
일반적으로 표시 장치는 영상을 표시하기 위한 표시 패널과 표시 패널을 구동하는 데이터 드라이버 및 게이트 드라이버를 포함한다. 표시 패널은 복수의 게이트 라인, 복수의 데이터 라인 및 복수의 픽셀들을 포함한다. 픽셀 각각은 박막 트랜지스터, 액정 커패시터 및 스토리지 커패시터를 포함한다. 데이터 드라이버는 데이터 라인들에 계조 전압을 출력하고, 게이트 드라이버는 게이트 라인들을 구동하기 위한 게이트 구동 신호를 출력한다.
이러한 표시 장치는 표시하고자 하는 게이트 라인에 연결된 박막 트랜지스터의 게이트 전극에 게이트 온 전압을 인가한 후, 표시 영상에 대응하는 데이터 전압을 소스 전극에 인가하여 영상을 표시할 수 있다. 박막 트랜지스터가 턴 온 됨에 따라서 액정 커패시터 및 스토리지 커패시터에 인가된 데이터 전압은 박막 트랜지스터가 턴 오프된 후에도 소정 시간 지속되어야 한다. 그러나, 표시 패널의 제조 공정의 문제로 인해 박막 트랜지스터의 게이트 전극과 드레인 전극 사이에 존재하는 기생 커패시턴스 때문에 액정 커패시터 및 스토리지 커패시터에 인가된 실제 계조 전압에 왜곡이 생길 수 있다. 즉, 데이터 드라이버로부터 출력된 계조 전압과 액정 커패시터 및 스토리지 커패시터에 인가된 실제 계조 전압 간의 차가 발생할 수 있다. 이와 같이 왜곡된 전압을 킥백(kickback) 전압이라 한다. 킥백 전압이 커질수록 그리고 표시 패널 내 박막 트랜지스터들 간의 킥백 전압들의 편차가 커질수록 표시 패널에 표시되는 영상의 품질은 저하된다.
일반적으로 하나의 데이터 라인에는 복수의 픽셀들이 연결되고, 데이터 드라이버로부터의 데이터 전압은 복수의 픽셀들로 순차적으로 제공된다. 데이터 라인을 통하여 소정 픽셀로 데이터 전압이 제공된 후 다음 픽셀을 위한 데이터 전압이 제공될 때 소정 픽셀과 데이터 라인 사이의 커플링 커패시턴스로 인해 영상의 품질이 저하될 수 있다. 특히, 소정 픽셀을 위한 데이터 전압과 다음 픽셀을 위한 데이터 전압 사이의 차가 큰 경우 휘도 차가 시인될 수 있다.
따라서 본 발명의 목적은 표시 품질이 향상된 표시 장치를 제공하는데 있다.
본 발명의 다른 목적은 표시 품질을 향상시키기 위한 표시 장치의 구동 방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 표시 장치는, 복수의 데이터 라인들과 복수의 게이트 라인들에 각각 연결된 복수의 서브 픽셀들을 포함하는 표시 패널과, 데이터 신호에 응답해서 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버와, 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버, 및 외부로부터 입력된 영상 신호 및 제어 신호에 응답해서 상기 데이터 드라이버 및 상기 게이트 드라이버를 제어하되, 상기 복수의 서브 픽셀들 중 소정 방향으로 순차적으로 배열된 복수의 서브 픽셀들에 제공할 일련의 영상 신호들의 계조 편차가 기준값보다 클 때 상기 일련의 영상 신호를 보상한 상기 데이터 신호를 상기 데이터 드라이버로 제공하는 타이밍 컨트롤러를 포함한다.
이 실시예에 있어서, 상기 소정 방향은 상기 복수의 데이터 라인들의 신장 방향이다.
이 실시예에 있어서, 상기 일련의 영상 신호들은 제1 계조에 대응하는 제1 영상 신호 제2 계조에 대응하는 제2 영상 신호를 포함하고, 상기 제1 계조 및 상기 제2 계조는 다른 값이고, 상기 제1 영상 신호 및 상기 제2 영상 신호는 연속하는 신호들이다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 제1 계조와 상기 제2 계조의 차가 제1 기준값보다 클 때 상기 보상 데이터 신호를 상기 데이터 드라이버로 제공한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 제1 계조와 상기 제2 계조의 차가 상기 제1 기준값보다 크고, 상기 제2 계조에 대응하는 연속하는 제2 영상 신호들의 수가 소정 개수보다 클 때 상기 보상 데이터 신호를 상기 데이터 드라이버로 제공한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 제1 계조가 제2 기준값보다 크고, 상기 제2 계조가 제3 기준값보다 작을 때 상기 보상 데이터 신호를 상기 데이터 드라이버로 제공한다.
이 실시예에 있어서, 상기 일련의 영상 신호들은 상기 제2 영상 신호와 연속하며 상기 제2 계조와 다른 제3 계조에 대응하는 제3 영상 신호를 더 포함한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 제1 계조가 제2 기준값보다 크고, 상기 제3 계조가 제4 기준값보다 작을 때 상기 보상 데이터 신호를 상기 데이터 드라이버로 제공한다.
이 실시예에 있어서, 상기 서브 픽셀들은 레드 컬러에 대응하는 제1 서브 픽셀 및 그린 컬러에 대응하는 제2 서브 픽셀 및 블루 컬러에 대응하는 제3 서브 픽셀을 포함하며, 상기 제1 서브 픽셀, 상기 제2 서브 픽셀 및 상기 제3 서브 픽셀은 상기 게이트 라인들의 신장 방향으로 순차적으로 반복 배열된다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 복수의 서브 픽셀들 중 상기 일련의 영상 신호들의 상기 계조 편차가 상기 기준값보다 클 때 크로스토크 검출 신호를 활성화하는 크로스토크 판별부, 및 상기 크로스토크 검출 신호에 응답해서 상기 일련의 영상 신호를 보상한 보상 데이터 신호를 출력하는 보상부를 포함한다.
이 실시예에 있어서, 상기 일련의 영상 신호들은 제1 계조에 대응하는 제1 영상 신호, 상기 제1 영상 신호와 연속하며 상기 제1 계조와 다른 제2 계조에 대응하는 제2 영상 신호, 상기 제2 영상 신호와 연속하며 상기 제2 계조와 다른 제3 계조에 대응하는 제3 영상 신호를 포함한다.
이 실시예에 있어서, 상기 크로스토크 판별부는, 상기 제1 계조와 상기 제2 계조의 차를 제1 기준값과 비교하고, 중심 계조 판별 신호를 출력하는 중심 계조 판별부와, 상기 제2 계조에 대응하는 연속하는 제2 영상 신호들의 수가 소정 개수보다 클 때 중심 계조 크기 판별 신호를 출력하는 중심 계조 크기 판별부와, 상기 제1 계조와 제2 기준값을 비교하고, 상부 계조 판별 신호를 출력하는 상부 계조 판별부와, 상기 제3 계조와 제3 기준값을 비교하고, 하부 계조 판별 신호를 출력하는 하부 계조 판별부, 및 상기 중심 계조 판별 신호, 상기 중심 계조 크기 판별 신호, 상기 상부 계조 판별 신호 및 상기 하부 계조 판별 신호를 수신하고, 상기 크로스토크 검출 신호를 출력하는 로직 회로를 포함한다.
이 실시예에 있어서, 상기 로직 회로는, 상기 중심 계조 판별 신호 및 상기 중심 계조 크기 판별 신호를 수신하고, 제1 로직 신호를 출력하는 제1 로직 회로와, 상기 상부 계조 판별 신호 및 상기 하부 계조 판별 신호를 수신하고, 제2 로직 신호를 출력하는 제2 로직 회로, 및 상기 제1 로직 신호 및 상기 제2 로직 신호를 수신하고, 상기 크로스토크 검출 신호를 출력하는 제3 로직 회로를 포함한다.
이 실시예에 있어서, 상기 보상부는, 상기 영상 신호, 상기 크로스토크 검출 신호 및 상기 상부 계조 판별 신호를 수신하고, 상기 보상 데이터 신호를 출력하는 제1 룩업 테이블, 및 상기 영상 신호, 상기 크로스토크 검출 신호 및 상기 하부 계조 판별 신호를 수신하고, 상기 보상 데이터 신호를 출력하는 제2 룩업 테이블을 포함한다.
이 실시예에 있어서, 상기 복수의 데이터 라인들은 상기 제1 서브 픽셀, 상기 제2 서브 픽셀 및 상기 제3 서브 픽셀 사이에 각각 하나씩 배열되며, 상기 제1 서브 픽셀, 상기 제2서브 픽셀 및 상기 제3 서브 픽셀 각각은 인접한 좌측 데이터 라인과 전기적으로 연결된다.
이 실시예에 있어서, 상기 복수의 데이터 라인들로 제공되는 데이터 전압은 매 프레임마다 번갈아 극성이 반전된다.
본 발명의 다른 실시예에 따른 표시 장치의 구동 방법은, 영상 신호를 수신하는 단계, 및 표시 패널에 구비된 복수의 서브 픽셀들 중 소정 방향으로 순차적으로 배열된 복수의 서브 픽셀들로 제공될 일련의 영상 신호들의 계조 편차가 기준값보다 클 때 상기 일련의 영상 신호를 보상한 보상 데이터 신호를 출력하는 단계를 포함한다.
이 실시예에 있어서, 상기 보상 데이터 신호 출력 단계는, 제1 계조에 대응하는 제1 영상 신호 및 상기 제1 영상 신호와 연속하며 상기 제1 계조와 다른 제2 계조에 대응하는 제2 영상 신호가 수신될 때, 상기 제1 계조와 상기 제2 계조의 차와 제1 기준값을 비교하는 단계와, 상기 제2 계조와 제2 기준값을 비교하는 단계와, 상기 제2 계조에 대응하는 연속하는 제2 영상 신호들의 수와 기준 개수를 비교하는 단계와, 상기 제1 계조와 제3 기준값을 비교하는 단계, 및 상기 제1 계조와 상기 제2 계조의 차가 상기 제1 기준값보다 크고, 상기 제2 계조에 대응하는 연속하는 제2 영상 신호들의 수가 상기 기준 개수보다 크며, 상기 제1 계조가 제3 기준값보다 작을 때 상기 제1 영상 신호를 보상한 상기 보상 데이터 신호를 출력하는 단계를 포함한다.
이 실시예에 있어서, 상기 제3 계조와 제4 기준값을 비교하는 단계, 및 상기 제1 계조와 상기 제2 계조의 차가 상기 제1 기준값보다 크고, 상기 제2 계조에 대응하는 연속하는 제2 영상 신호들의 수가 상기 기준 개수보다 크며, 상기 제3 계조가 상기 제4 기준값보다 작을 때 상기 제3 영상 신호를 보상한 상기 보상 데이터 신호를 출력하는 단계를 더 포함한다.
이와 같은 본 발명에 의하면, 타이밍 컨트롤러는 일련의 영상 신호들의 계조 편차가 기준값보다 클 때 일련의 영상 신호를 보상한 데이터 신호를 데이터 드라이버로 제공한다. 따라서 데이터 라인과 픽셀 간의 커플링 커패시턴스에 의한 휘도 차가 시인되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 표시 패널 내 서브 픽셀들의 배치 예를 보여주는 도면이다.
도 3은 도 1에 도시된 표시 패널에 표시되는 영상의 일 예를 보여주는 도면이다.
도 4는 도 3에 도시된 영상이 표시 패널에 표시될 때 서브 픽셀의 상태를 설명하기 위한 도면이다.
도 5는 도 4에 도시된 표시 패널의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 4에 도시된 표시 패널의 다른 동작을 설명하기 위한 타이밍도이다.
도 7은 데이터 라인으로 전송되는 계조 전압의 변화에 따른 픽셀 전압의 영향을 설명하기 위한 타이밍도이다.
도 8은 도 1에 도시된 타이밍 컨트롤러의 본 발명에 따른 구성을 보여주는 블록도이다.
도 9는 도 8에 도시된 크로스토크 판별부의 구성을 보여주는 블록도이다.
도 10은 도 8에 도시된 보상부의 구성을 보여주는 블록도이다.
도 11은 도 8에 도시된 타이밍 컨트롤러의 동작을 보여주는 플로우차트이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 타이밍 컨트롤러(120), 게이트 드라이버(130) 및 데이터 드라이버(140)를 포함한다.
표시 장치(100)는 액정 표시(Liquid Crystal Display, LCD) 장치, 플라즈마 패널 표시(Plasma Panel Display, PDP) 장치, 유기 전계 발광 다이오드(Organic Light Emitting Diode, OLED) 표시 장치, 전계 효과 표시(Field Emission Display, FED) 장치 중 어느 하나일 수 있다.
표시 패널(110)은 제1 방향(D1)으로 신장된 복수의 게이트 라인들(GL1-GLn), 제2 방향(D2)으로 신장된 복수의 데이터 라인들(DL1-DLm) 및 그들에 각각 연결된 복수의 서브 픽셀들(SPX)을 포함한다. 복수의 데이터 라인들(DL1-DLm)과 복수의 게이트 라인들(GL1-GLn)은 서로 절연되어 있다. 각 서브 픽셀(SPX)은 대응하는 데이터 라인 및 게이트 라인에 연결된 스위칭 트랜지스터, 이에 연결된 액정 커패시터(crystal capacitor) 및 스토리지 커패시터(storage capacitor)를 포함한다.
타이밍 컨트롤러(120)는 외부로부터 영상 신호(RGB) 및 이의 표시를 제어하기 위한 제어 신호(CTRL)를 수신한다. 예를 들면, 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 메인 클럭 신호 및 데이터 인에이블 신호 등을 포함한다. 타이밍 컨트롤러(120)는 영상 신호(RGB)를 표시 패널(110)의 동작 조건에 맞게 처리한 데이터 신호(DATA)를 데이터 드라이버(140)로 제공한다. 타이밍 컨트롤러(120)는 제어 신호(CTRL)에 기초하여 제1 제어 신호(CONT1)를 데이터 드라이버(140)로 제공하고, 제2 제어 신호(CONT2)를 게이트 드라이버(130)로 제공한다. 제1 제어 신호(CONT1)는 수평 동기 시작 신호, 클럭 신호 및 라인 래치 신호를 포함하고, 제2 제어 신호(CONT2)는 수직 동기 시작 신호 및 출력 인에이블 신호를 포함할 수 있다.
타이밍 컨트롤러(120)는 제2 방향(D2)으로 순차적으로 배열된 복수의 서브 픽셀들에 제공할 일련의 영상 신호들(RGB)의 계조 편차가 기준값보다 클 때 일련의 영상 신호를 보상한 데이터 신호(DATA)를 데이터 드라이버(140)로 제공한다.
게이트 드라이버(130)는 타이밍 컨트롤러(120)로부터의 제2 제어 신호(CONT2)에 응답해서 복수의 게이트 라인들(GL1-GLn)을 구동한다. 게이트 드라이버(130)는 비정질-실리콘 스위칭 트랜지스터(amorphous Silicon Thin Film Transistor a-Si TFT)를 이용한 ASG(Amorphous silicon gate), 산화물 반도체, 결정질 반도체, 다결정 반도체 등을 이용한 회로로 구현되어서 표시 패널(110)과 동일한 기판 상에 형성될 수 있다. 다른 예에서, 게이트 드라이버(130)는 게이트 구동 IC(Integrated circuit)로 구현되어서 표시 패널(110)의 일측에 연결될 수 있다.
데이터 드라이버(140)는 타이밍 컨트롤러(120)로부터의 데이터 신호(DATA) 및 제1 제어 신호(CONT1)에 응답해서 데이터 라인들(DL1-DLm)을 구동한다.
도 2는 도 1에 도시된 표시 패널 내 서브 픽셀들의 배치 예를 보여주는 도면이다.
도 2를 참조하면, 표시 패널(110) 내 하나의 서브 픽셀(SPX)은 레드, 그린 또는 블루에 대응하는 픽셀 전극 중 어느 하나와 스위칭 트랜지스터를 포함한다. 이하 설명에서 레드에 대응하는 픽셀 전극을 포함하는 서브 픽셀은 레드 서브 픽셀(R), 그린에 대응하는 픽셀 전극을 포함하는 서브 픽셀은 그린 서브 픽셀(G) 그리고 블루에 대응하는 픽셀 전극을 포함하는 서브 픽셀은 블루 서브 픽셀(B)로 칭한다. 하나의 픽셀(PX)은 제1 방향(D1)으로 순차적으로 배열된 레드 서브 픽셀(R), 그린 서브 픽셀(G) 및 블루 서브 픽셀(B)을 포함한다.
레드 서브 픽셀(R), 그린 서브 픽셀(G) 및 블루 서브 픽셀(B)은 게이트 라인의 신장 방향 즉, 제1 방향(D1)으로 순차적으로 배치되고, 데이터 라인의 신장 방향 즉, 제2 방향(D2)으로 동일한 색상의 픽셀들이 순차적으로 배열된다. 예컨대, 데이터 라인(DL1)의 우측에는 레드 서브 픽셀들(R11-R1n)이 배열되고, 데이터 라인들(DL2, DL3)의 사이에는 그린 서브 픽셀들(G11-G1n)이 배열되고, 그리고 데이터 라인들(DL3, DL4)의 사이에는 블루 서브 픽셀들(B11-B1n)이 배열된다. 이 실시예에서는 게이트 라인의 신장 방향인 제1 방향(D1)으로 레드 서브 픽셀, 그린 서브 픽셀 및 블루 서브 픽셀(R, G, B)이 순차적으로 배치된 것을 도시하고 설명하나, 픽셀들의 배치 순서는 (R, B, G), (G, B, R), (G, R, B), (B, R, G) 및 (B, G, R) 등과 같이 다양하게 변경될 수 있다.
다시 도 2를 참조하면, 레드 서브 픽셀들(R), 그린 서브 픽셀들(G) 및 블루 서브 픽셀들(B)은 좌측 인접 데이터 라인과 연결된다. 이와 같은 연결 방법은 비엇갈림 구조이다.
데이터 라인들(DL1-DLm)은 컬럼 인버전 방식으로 구동된다. 컬럼 인버전 방식은 동일한 데이터 라인에 인가되는 계조 전압의 극성은 동일하고 이웃한 데이터 라인들로 제공되는 계조 전압들의 전극들이 공통 전압(VCOM)을 기준으로 상보적이다. 즉, 제1 방향(D1)으로 인접한 서브 픽셀들로 제공되는 계조 전압들이 서로 상보적 극성을 갖는다.
도 3은 도 1에 도시된 표시 패널에 표시되는 영상의 일 예를 보여주는 도면이다.
도 3을 참조하면, 표시 패널(110)의 제2 영역(A2)에는 블루(blue) 색상이 표시되고, 제2 영역(A2)을 제외한 나머지 제1 영역(A1)에는 시안(cyan) 색상이 디스플레이 되는 것으로 가정한다. 표시 패널(110)의 제2 영역(A2)에 표시되는 블루(blue) 색상은 블루 서브 픽셀(B, 도 2에 도시됨)로 최대 계조 전압이 제공되고, 레드 서브 픽셀(R, 도 2에 도시됨) 및 그린 서브 픽셀(G, 도 2에 도시됨)로 각각 최소 계조 전압이 제공될 때 표시된다. 표시 패널(110)의 제1 영역(A1)에 표시되는 시안(cyan) 색상은 블루 서브 픽셀(B) 및 그린 서브 픽셀(G)로 동일한 계조 전압이 제공되고, 레드 서브 픽셀(R)로 최소 계조 전압이 제공될 때 표시된다. 블루(blue) 색상을 표시하기 위하여 블루 서브 픽셀(B)로 제공되는 계조 전압이 시안(cyan) 색상을 표시하기 위하여 블루 서브 픽셀(B)로 제공되는 계조 전압보다 높다.
이하 설명에서, 설명의 편의를 위하여 제2 영역(A2)을 기준으로 제2 방향(D2)의 역방향에 위치한 제1 영역(A1)을 상부 영역(UP)이라 하고, 중심 영역(CT)을 기준으로 제2 방향(D2)에 위치한 제1 영역(A1)을 하부 영역(DN)이라 칭한다.
도 4는 도 3에 도시된 영상이 표시 패널에 표시될 때 서브 픽셀의 상태를 설명하기 위한 도면이다. 설명의 편의를 위하여 도 4에는 표시 패널의 일부 서브 픽셀들만을 도시한다.
도 3 및 도 4를 참조하면, 제1 영역(A1)에 포함된 데이터 라인들(DL1~DL3)과 연결된 서브 픽셀들(R11~R125, G11~G125, B11~B125)은 모두 시안 색상을 표시한다. 데이터 라인들(DL4~DL6)과 연결된 서브 픽셀들 중 제1 영역(A1)에 포함된 서브 픽셀들(R21, R22, R23, G21, G22, G23, B21, B22, B23, R224, R225, G224, G225, B224, B225)은 시안 색상을 표시하고, 제2 영역(A2)에 포함된 서브 픽셀들(R24~R223, G24~G223, B24~B223)은 블루 색상을 표시한다.
도 5는 도 4에 도시된 표시 패널의 동작을 설명하기 위한 타이밍도이다.
도 4 및 도 5를 참조하면, 게이트 라인(GL3)으로 게이트 온 전압(VON)이 공급되면, 게이트 라인(GL3)과 연결된 서브 픽셀들(R13, G13, B13) 내 스위칭 트랜지스터들이 턴 온된다. 계속해서 게이트 라인(GL4)으로 게이트 온 전압(VON)이 공급되면, 게이트 라인(GL4)과 연결된 서브 픽셀들(R14, G14, B14) 내 스위칭 트랜지스터들이 턴 온된다. 게이트 라인(GL3) 및 게이트 라인(GL4)이 순차적으로 게이트 온 전압(VON)으로 구동될 때 데이터 라인(DL2)과 연결된 그린 서브 픽셀들(G13, G14) 및 데이터 라인(DL3)과 연결된 블루 서브 픽셀들(B13, B14)로 시안 색상에 대응하는 계조 전압이 제공된다. 즉, 게이트 라인(GL3) 및 게이트 라인(GL4)이 순차적으로 게이트 온 전압(VON)으로 구동될 때 데이터 라인들(DL2, DL3)로 제공되는 계조 전압은 시안 색상에 대응하는 계조 전압으로 유지된다.
게이트 라인(GL3)이 게이트 온 전압(VON)으로 구동될 때 데이터 라인(DL5)과 연결된 그린 서브 픽셀(G23) 및 데이터 라인(DL6)과 연결된 블루 서브 픽셀들(B23)로 시안 색상에 대응하는 계조 전압이 제공된다. 게이트 라인(GL4)이 게이트 온 전압(VON)으로 구동될 때 데이터 라인(DL5)과 연결된 그린 서브 픽셀(G24) 및 데이터 라인(DL6)과 연결된 블루 서브 픽셀(B24)로 블루 색상에 대응하는 계조 전압이 제공된다.
즉, 게이트 라인(GL3) 및 게이트 라인(GL4)이 순차적으로 게이트 온 전압(VON)으로 구동될 때 데이터 라인(DL5)으로 제공되는 계조 전압은 시안 색상에 대응하는 계조 전압에서 블루 색상에 대응하는 계조 전압으로 하강한다. 반면, 게이트 라인(GL3) 및 게이트 라인(GL4)이 순차적으로 게이트 온 전압(VON)으로 구동될 때 데이터 라인(DL6)으로 제공되는 계조 전압은 시안 색상에 대응하는 계조 전압에서 블루 색상에 대응하는 계조 전압으로 상승한다.
데이터 라인(DL5)으로 제공되는 계조 전압이 하강함에 따라서 데이터 라인(DL5)과 그린 서브 픽셀들(G21, G22, G23) 사이의 커플링 커패시턴스에 의해 그린 서브 픽셀들(G21, G22, G23)의 휘도가 낮아진다. 마찬가지로, 데이터 라인(DL6)으로 제공되는 계조 전압이 상승함에 따라서 데이터 라인(DL6)과 블루 서브 픽셀들(B21, B22, B23) 사이의 커플링 커패시턴스에 의해 블루 서브 픽셀들(B21, B22, B23)의 휘도가 높아진다. 그러므로 시안 색상이 표시되는 제1 영역(A1) 중 상부 영역(UP)은 옅은 블루 색상(bluish)으로 휘도가 변경된다.
도 6은 도 4에 도시된 표시 패널의 다른 동작을 설명하기 위한 타이밍도이다.
도 4 및 도 6을 참조하면, 게이트 라인(GL23)으로 게이트 온 전압(VON)이 공급되면, 게이트 라인(GL23)과 연결된 서브 픽셀들(R123, G123, B123) 내 스위칭 트랜지스터들이 턴 온된다. 계속해서 게이트 라인(GL24)으로 게이트 온 전압(VON)이 공급되면, 게이트 라인(GL24)과 연결된 서브 픽셀들(R124, G124, B124) 내 스위칭 트랜지스터들이 턴 온된다. 게이트 라인(GL23) 및 게이트 라인(GL24)이 순차적으로 게이트 온 전압(VON)으로 구동될 때 데이터 라인(DL2)과 연결된 그린 서브 픽셀들(G123, G124) 및 데이터 라인(DL3)과 연결된 블루 서브 픽셀들(B123, B124)로 시안 색상에 대응하는 계조 전압이 제공된다. 즉, 게이트 라인(GL23) 및 게이트 라인(GL24)이 순차적으로 게이트 온 전압(VON)으로 구동될 때 데이터 라인들(DL2, DL3)로 제공되는 계조 전압은 시안 색상에 대응하는 계조 전압으로 유지된다.
게이트 라인(GL23)이 게이트 온 전압(VON)으로 구동될 때 데이터 라인(DL5)과 연결된 그린 서브 픽셀(G223) 및 데이터 라인(DL6)과 연결된 블루 서브 픽셀(B223)로 블루 색상에 대응하는 계조 전압이 제공된다. 게이트 라인(GL24)이 게이트 온 전압(VON)으로 구동될 때 데이터 라인(DL5)과 연결된 그린 서브 픽셀들(G224~G225) 및 데이터 라인(DL6)과 연결된 블루 서브 픽셀들(B24~B223)로 시안 색상에 대응하는 계조 전압이 제공된다.
즉, 게이트 라인(GL23) 및 게이트 라인(GL24)이 순차적으로 게이트 온 전압(VON)으로 구동될 때 데이터 라인(DL5)으로 제공되는 계조 전압은 블루 색상에 대응하는 계조 전압에서 시안 색상에 대응하는 계조 전압으로 상승한다. 반면, 게이트 라인(GL23) 및 게이트 라인(GL24)이 순차적으로 게이트 온 전압(VON)으로 구동될 때 데이터 라인(DL6)으로 제공되는 계조 전압은 블루 색상에 대응하는 계조 전압에서 시안 색상에 대응하는 계조 전압으로 하강한다.
데이터 라인(DL5)으로 제공되는 계조 전압이 상승함에 따라서 데이터 라인(DL5)과 그린 서브 픽셀들(G21, G22, G23) 사이의 커플링 커패시턴스에 의해 그린 서브 픽셀들(G21, G22, G23)의 휘도가 높아진다. 마찬가지로, 데이터 라인(DL6)으로 제공되는 계조 전압이 하강함에 따라서 데이터 라인(DL6)과 블루 서브 픽셀들(B21, B22, B23) 사이의 커플링 커패시턴스에 의해 블루 서브 픽셀들(B21, B22, B23)의 휘도가 낮아진다. 그러므로 시안 색상이 표시되는 제1 영역(A1) 중 하부 영역(DN)은 그린 색상(greenish)으로 휘도가 변경된다.
도 7은 데이터 라인으로 전송되는 계조 전압의 변화에 따른 픽셀 전압의 영향을 설명하기 위한 타이밍도이다.
도 3, 도 4 및 도 7을 참조하면, 블루 서브 픽셀들(B211~B225)과 연결된 데이터 라인(DL6)으로 제공되는 계조 전압은 상부 영역(UP) 및 하부 영역(DN)보다 제2 영역(A2)에서 더 높다(GR1<GR2, GR3<GR2, GR3<GR5, GR6<GR5). 이것은 블루 서브 픽셀들(B24~B223)로 제공되는 블루 색상의 계조 전압이 블루 서브 픽셀들(B21~B23, B224~B225)로 제공되는 시안 색상의 계조 전압보다 높기 때문이다.
데이터 라인(DL6)과 연결된 블루 픽셀(B22)로 제공된 계조 전압은 한 프레임(F)동안 유지되어야 한다. 그러나, 데이터 라인(DL6)을 통해 전송되는 계조 전압이 GR1 레벨에서 GR2 레벨로 상승하면, 데이터 라인(DL6)과 블루 픽셀(B22) 사이의 커플링 커패시턴스(CC1)가 커진다.
마찬가지로 데이터 라인(DL6)과 연결된 블루 픽셀(B225)로 제공된 계조 전압은 한 프레임(F)동안 유지되어야 한다. 표시 패널(110)에서 블루 픽셀(B22)보다 제2 방향(D2)으로 하단에 위치한 블루 픽셀(B225)의 트랜지스터는 블루 픽셀(B22)의 트랜지스터보다 늦게 턴 온된다. 그러므로 블루 픽셀(B225)은 다음 프레임의 반전된 계조 전압(GR5)과 커플링되는 현상이 발생한다. 이러한 경우, 블루 픽셀(B22)과 데이터 라인(DL6) 사이의 커플링 커패시턴스(CC1)보다 블루 픽셀(B225)과 데이터 라인(DL6) 사이의 커플링 커패시턴스(CC2)가 더 크다. 따라서 표시 패널(110)의 상부 영역(UP)보다 하부 영역(DN)에서 커플링 커패시턴스(CC2)에 의한 휘도 변화가 더 크게 시인된다. 그러므로 본 발명의 표시 장치(100)는 커플링 커패시턴스에 의한 크로스토크를 방지할 수 있는 구성을 포함한다.
도 8은 도 1에 도시된 타이밍 컨트롤러의 본 발명에 따른 구성을 보여주는 블록도이다.
도 8을 참조하면, 타이밍 컨트롤러(120)는 입력 버퍼(121), 크로스토크 판별부(122), 보상부(123) 및 제어 신호 발생부(124)를 포함한다. 입력 버퍼(121)는 한 프레임의 영상 신호(RGB)를 저장한다. 크로스토크 판별부(122)는 입력 버퍼(121)로부터의 영상 신호(RGBI)를 수신하고, 영상 신호(RGBI)가 크로스토크를 유발하는 크로스토크 영상 패턴인 지의 여부를 판별한다. 크로스토크 판별부(122)는 데이터 라인들(DL1~DLm) 각각으로 제공될 영상 신호가 크로스토크 영상 패턴인 지의 여부를 판별할 수 있다. 크로스토크 판별부(122)는 판별 결과에 따라서 크로스토크 판별 신호(CT), 상부 계조 판별 신호(UG) 및 하부 계조 판별 신호(LG)를 보상부(123)로 제공한다. 예컨대, 크로스토크 판별부(122)는 일련의 영상 신호들(RGBI)의 계조 편차가 기준값보다 클 때 영상 신호를 보상한 데이터 신호(DATA)가 데이터 드라이버로 제공되도록 크로스토크 판별 신호(CT), 상부 계조 판별 신호(UG) 및 하부 계조 판별 신호(LG)를 출력한다.
보상부(123)는 크로스토크 판별부(122)로부터의 크로스토크 판별 신호(CT), 상부 계조 판별 신호(UG) 및 하부 계조 판별 신호(LG)에 응답해서 입력 버퍼(121)로부터의 영상 신호(RGBI)를 보상한 데이터 신호(DATA)를 출력한다.
제어 신호 발생부(124)는 제어 신호(CTRL)에 응답해서 데이터 드라이버(140)로 제공할 제1 제어 신호(CONT1) 및 게이트 드라이버(130)로 제공할 제2 제어 신호(CONT2)를 발생한다.
도 9는 도 8에 도시된 크로스토크 판별부의 구성을 보여주는 블록도이다.
도 9를 참조하면, 크로스토크 판별부(122)는 중심 계조 판별부(210), 중심 크기 판별부(220), 상부 계조 판별부(230), 하부 계조 판별부(240) 및 로직 회로(250)를 포함한다.
이하 설명에서 도 3에 도시된 표시 패널(110)의 제2 영역(A2)에 대응하는 영상 신호(RGB)의 계조를 중심 계조라 하고, 제1 영역(A1) 중 상부 영역(UP)에 대응하는 영상 신호(RGB)의 계조를 상부 계조라 하고, 제1 영역(A1) 중 하부 영역(DN)에 대응하는 계조를 하부 계조라 한다. 다른 예에서, 제1 영역(A1) 중 상부 영역(UP)에 대응하는 영상 신호(RGB)의 계조를 제1 계조라 하고, 제1 영역(A1) 중 하부 영역(DN)에 대응하는 계조를 제2 계조라 할 수 있다.
중심 계조 판별부(210)는 영상 신호(RGBI)에 포함된 제2 영역(A2, 도 3에 도시됨)이 있는 지를 판별하고, 판별 결과에 따라서 중심 계조 판별 신호(CG)를 출력한다. 중심 계조 판별부(210)는 소정 데이터 라인과 연결된 픽셀들로 제공될 일련의 영상 신호들(RGB)이 상부 계조 및 하부 계조를 포함하고, 상부 계조와 하부 계조의 차가 제1 기준값(REF1)보다 크고, 중심 계조가 제2 기준값(REF2)보다 클 때 중심 계조 판별 신호(CG)를 제1 레벨(예를 들어, 하이 레벨)로 출력한다. 상부 계조와 중심 계조의 차가 제1 기준값(REF1)보다 큰 경우, 영상 신호(RGBI)를 크로스토크 영상 패턴인 것으로 판별한다.
중심 크기 판별부(220)는 영상 신호들(RGBI) 중 중심 계조인 영상 신호의 수를 판별하여 제2 영역(A2)의 제2 방향(D2)의 크기(L)를 판별하고, 판별 결과에 대응하는 중심 계조 크기 판별 신호(CS)를 출력한다. 영상 신호들(RGBI) 중 중심 계조인 영상 신호의 수가 기준 개수(REFS)보다 클 때 중심 크기 판별부(220)는 중심 계조 크기 판별 신호(CS)를 제1 레벨(하이 레벨)로 출력한다
상부 계조 판별부(230)는 상부 계조가 제3 기준값(REF3)보다 작을 때 상부 계조 판별 신호(UG)를 제1 레벨(하이 레벨)로 출력한다.
하부 계조 판별부(230)는 하부 계조가 제4 기준값(REF4)보다 작을 때 하부 계조 판별 신호(LG)를 제1 레벨(하이 레벨)로 출력한다.
제1 기준값(REF1), 제2 기준값(REF2), 제3 기준값(REF3) 및 제4 기준값(REF4)은 사용자에 의해서 휘도차가 인지되지 않는 최적의 값으로 설정되는 것이 바람직하다.
로직 회로(250)는 앤드 게이트들(251, 253) 및 오아 게이트(252)를 포함한다. 앤드 게이트(251)는 중심 계조 판별 신호(CG) 및 중심 계조 크기 판별 신호(CS)를 수신하고, 제1 로직 신호(LS1)를 출력한다. 오아 게이트(252)는 상부 계조 판별 신호 및 하부 계조 판별 신호를 수신하고, 제2 로직 신호(LS2)를 출력한다. 앤드 게이트(253)는 제1 로직 신호(LS1) 및 제2 로직 신호(LS2)를 수신하고, 크로스토크 판별 신호(CT)를 출력한다.
크로스토크 판별부(122)는 중심 계조 판별 신호(CG) 및 중심 크기 판별 신호(CS)가 모두 제1 레벨이고, 상부 계조 판별 신호(UG) 및 하부 계조 판별 신호 중 어느 하나가 제1 레벨일 때 크로스토크 판별 신호(CT)를 제1 레벨로 출력한다.
도 10은 도 8에 도시된 보상부의 구성을 보여주는 블록도이다.
도 10을 참조하면, 보상부(123)는 제1 룩업 테이블(310) 및 제2 룩업 테이블(320)을 포함한다. 제1 룩업 테이블(310)은 크로스토크 판별 신호(CT) 및 상부 계조 판별 신호(UG)에 응답해서 영상 신호(RGBI)를 보상한 데이터 신호(DATA)를 출력한다. 제2 룩업 테이블(320)은 크로스토크 판별 신호(CT) 및 하부 계조 판별 신호(LG)에 응답해서 영상 신호(RGBI)를 보상한 데이터 신호(DATA)를 출력한다.
도 11은 도 8에 도시된 타이밍 컨트롤러의 동작을 보여주는 플로우차트이다. 도 4, 도 7, 도 9 및 도 11을 참조하여 타이밍 컨트롤러(120) 내 크로스토크 판별부(122)의 동작을 상세히 설명한다.
타이밍 컨트롤러(120)는 영상 신호(RGB)를 수신하고, 입력 버퍼(121)에 저장한다(S400). 입력 버퍼(121)에 저장된 영상 신호들(RGBI) 중 데이터 라인(DL6)과 연결된 블루 서브 픽셀들(B21~B225)로 제공될 영상 신호들(RGBI)은 시안 색상에 대응하는 상부 계조의 영상 신호, 블루 색상에 대응하는 중심 계조의 영상 신호 및 시안 색상에 대응하는 하부 계조의 영상 신호를 포함한다.
상부 계조와 중심 계조의 차가 제1 기준값(REF1)보다 크고(S410), 중심 계조가 제2 기준값(REF2)보다 크면(S420), 중심 계조 판별부(120)는 중심 계조 판별 신호(CG)를 제1 레벨로 설정한다. 예컨대, 블루 서브 픽셀들(B21~B23)로 제공될 시안 색상에 대응하는 상부 계조와 블루 서브 픽셀들(B24~B223)로 제공될 블루 색상에 대응하는 중심 계조의 차가 제1 기준값(REF1)보다 크고, 블루 서브 픽셀들(B24~B223)로 제공될 블루 색상에 대응하는 중심 계조가 제2 기준값(REF2)보다 크면 중심 계조 판별부(120)는 중심 계조 판별 신호(CG)를 제1 레벨로 설정한다.
중심 크기 판별부(220)는 중심 계조에 대응하는 영상 신호(RGBI)의 수가 기준 개수(REFS)보다 크면(S430), 중심 계조 크기 판별 신호(CS)를 제1 레벨로 설정한다.
상부 계조 판별부(230)는 상부 계조가 제3 기준값(REF3)보다 작으면(S440), 상부 계조 판별 신호(UG)를 제1 레벨로 설정한다. 예컨대, 블루 서브 픽셀들(B21~B23)로 제공될 시안 색상에 대응하는 상부 계조가 제3 기준값(REF3)보다 작으면 상부 계조 판별 신호(UG)는 제1 레벨로 설정된다.
하부 계조 판별부(240)는 하부 계조가 제4 기준값(REF4)보다 작으면(S460), 하부 계조 판별 신호(LG)를 제1 레벨로 설정한다. 예컨대, 블루 서브 픽셀들(B224~B225)로 제공될 시안 색상에 대응하는 하부 계조가 제4 기준값(REF4)보다 작으면 하부 계조 판별 신호(LG)는 제1 레벨로 설정된다.
도 4에 도시된 예에서, 중심 계조 판별 신호(CG), 중심 계조 크기 판별 신호(CS), 상부 계조 판별 신호(UG) 및 하부 계조 판별 신호(LG)가 모두 제1 레벨이므로, 크로스토크 판별 신호(CT)는 제1 레벨이다.
도 10에 도시된 보상부(123) 내 제1 룩업 테이블(310)은 중심 계조 판별 신호(CG), 중심 계조 크기 판별 신호(CS) 및 상부 계조 판별 신호(UG)에 응답해서 영상 신호들(GBI) 중 상부 계조에 대응하는 블루 서브 픽셀들(B21~B23)로 제공될 영상 신호들(RGBI)을 보상한 데이터 신호(DATA)를 출력한다(S450).
도 10에 도시된 보상부(123) 내 제2 룩업 테이블(320)은 중심 계조 판별 신호(CG), 중심 계조 크기 판별 신호(CS) 및 하부 계조 판별 신호(LG)에 응답해서 영상 신호들(GBI) 중 하부 계조에 대응하는 블루 서브 픽셀들(B224~B225)로 제공될 영상 신호들(RGBI)을 보상한 데이터 신호(DATA)를 출력한다(S470). 따라서 하나의 데이터 라인과 연결된 픽셀들로 제공될 영상 신호들 간의 계조 전압 편차에 의한 크로스토크 현상을 방지할 수 있다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
100: 표시 장치 110: 표시 패널
120: 타이밍 컨트롤러 121: 입력 버퍼
122: 크로스토크 판별부 123: 보상부
130: 게이트 드라이버 140: 데이트 드라이버
210: 중심 계조 판별부 220: 중심 크기 판별부
230: 상부 계조 판별부 240: 하부 계조 판별부
250: 로직 회로 310: 제1 룩업 테이블
320: 제2 룩업 테이블

Claims (19)

  1. 복수의 데이터 라인들과 복수의 게이트 라인들에 각각 연결된 복수의 서브 픽셀들을 포함하는 표시 패널과;
    데이터 신호에 응답해서 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버와;
    상기 복수의 게이트 라인들을 구동하는 게이트 드라이버; 및
    외부로부터 입력된 영상 신호 및 제어 신호에 응답해서 상기 데이터 드라이버 및 상기 게이트 드라이버를 제어하되, 상기 복수의 서브 픽셀들 중 상기 복수의 데이터 라인들의 신장 방향으로 순차적으로 배열된 복수의 서브 픽셀들에 제공할 일련의 영상 신호들의 계조 편차가 기준값보다 클 때 상기 일련의 영상 신호를 보상한 보상 데이터 신호를 상기 데이터 드라이버로 제공하는 타이밍 컨트롤러를 포함하는 것을 특징으로 하는 표시 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 일련의 영상 신호들은 제1 계조에 대응하는 제1 영상 신호 제2 계조에 대응하는 제2 영상 신호를 포함하고,
    상기 제1 계조 및 상기 제2 계조는 다른 값이고, 상기 제1 영상 신호 및 상기 제2 영상 신호는 연속하는 신호들인 것을 특징으로 하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 제1 계조와 상기 제2 계조의 차가 제1 기준값보다 클 때 상기 보상 데이터 신호를 상기 데이터 드라이버로 제공하는 것을 특징으로 하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 제1 계조와 상기 제2 계조의 차가 상기 제1 기준값보다 크고, 상기 제2 계조에 대응하는 연속하는 제2 영상 신호들의 수가 소정 개수보다 클 때 상기 보상 데이터 신호를 상기 데이터 드라이버로 제공하는 것을 특징으로 하는 표시 장치.
  6. 제 5 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 제1 계조가 제2 기준값보다 크고, 상기 제2 계조가 제3 기준값보다 작을 때 상기 보상 데이터 신호를 상기 데이터 드라이버로 제공하는 것을 특징으로 하는 표시 장치.
  7. 제 5 항에 있어서,
    상기 일련의 영상 신호들은 상기 제2 영상 신호와 연속하며 상기 제2 계조와 다른 제3 계조에 대응하는 제3 영상 신호를 더 포함하는 것을 특징으로 하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 제1 계조가 제2 기준값보다 크고, 상기 제3 계조가 제4 기준값보다 작을 때 상기 보상 데이터 신호를 상기 데이터 드라이버로 제공하는 것을 특징으로 하는 표시 장치.
  9. 제 1 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 복수의 서브 픽셀들 중 상기 일련의 영상 신호들의 상기 계조 편차가 상기 기준값보다 클 때 크로스토크 검출 신호를 활성화하는 크로스토크 판별부; 및
    상기 크로스토크 검출 신호에 응답해서 상기 일련의 영상 신호를 보상한 보상 데이터 신호를 출력하는 보상부를 포함하는 것을 특징으로 하는 표시 장치.
  10. 제 9 항에 있어서,
    상기 일련의 영상 신호들은 제1 계조에 대응하는 제1 영상 신호, 상기 제1 영상 신호와 연속하며 상기 제1 계조와 다른 제2 계조에 대응하는 제2 영상 신호, 상기 제2 영상 신호와 연속하며 상기 제2 계조와 다른 제3 계조에 대응하는 제3 영상 신호를 포함하는 것을 특징으로 하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 크로스토크 판별부는,
    상기 제1 계조와 상기 제2 계조의 차를 제1 기준값과 비교하고, 중심 계조 판별 신호를 출력하는 중심 계조 판별부와;
    상기 제2 계조에 대응하는 연속하는 제2 영상 신호들의 수가 소정 개수보다 클 때 중심 계조 크기 판별 신호를 출력하는 중심 계조 크기 판별부와;
    상기 제1 계조와 제2 기준값을 비교하고, 상부 계조 판별 신호를 출력하는 상부 계조 판별부와;
    상기 제3 계조와 제3 기준값을 비교하고, 하부 계조 판별 신호를 출력하는 하부 계조 판별부; 및
    상기 중심 계조 판별 신호, 상기 중심 계조 크기 판별 신호, 상기 상부 계조 판별 신호 및 상기 하부 계조 판별 신호를 수신하고, 상기 크로스토크 검출 신호를 출력하는 로직 회로를 포함하는 것을 특징으로 하는 표시 장치.
  12. 제 11 항에 있어서,
    상기 로직 회로는,
    상기 중심 계조 판별 신호 및 상기 중심 계조 크기 판별 신호를 수신하고, 제1 로직 신호를 출력하는 제1 로직 회로와;
    상기 상부 계조 판별 신호 및 상기 하부 계조 판별 신호를 수신하고, 제2 로직 신호를 출력하는 제2 로직 회로; 및
    상기 제1 로직 신호 및 상기 제2 로직 신호를 수신하고, 상기 크로스토크 검출 신호를 출력하는 제3 로직 회로를 포함하는 것을 특징으로 하는 표시 장치.
  13. 제 12 항에 있어서,
    상기 보상부는,
    상기 영상 신호, 상기 크로스토크 검출 신호 및 상기 상부 계조 판별 신호를 수신하고, 상기 보상 데이터 신호를 출력하는 제1 룩업 테이블; 및
    상기 영상 신호, 상기 크로스토크 검출 신호 및 상기 하부 계조 판별 신호를 수신하고, 상기 보상 데이터 신호를 출력하는 제2 룩업 테이블을 포함하는 것을 특징으로 하는 표시 장치.
  14. 제 1 항에 있어서,
    상기 서브 픽셀들은 레드 컬러에 대응하는 제1 서브 픽셀 및 그린 컬러에 대응하는 제2 서브 픽셀 및 블루 컬러에 대응하는 제3 서브 픽셀을 포함하며,
    상기 제1 서브 픽셀, 상기 제2 서브 픽셀 및 상기 제3 서브 픽셀은 상기 게이트 라인들의 신장 방향으로 순차적으로 반복 배열되는 것을 특징으로 하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 복수의 데이터 라인들은 상기 제1 서브 픽셀, 상기 제2 서브 픽셀 및 상기 제3 서브 픽셀 사이에 각각 하나씩 배열되며,
    상기 제1 서브 픽셀, 상기 제2서브 픽셀 및 상기 제3 서브 픽셀 각각은 인접한 좌측 데이터 라인과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  16. 제 15 항에 있어서,
    상기 복수의 데이터 라인들로 제공되는 데이터 전압은 매 프레임마다 번갈아 극성이 반전되는 것을 특징으로 하는 표시 장치.
  17. 영상 신호를 수신하는 단계; 및
    표시 패널에 구비된 복수의 서브 픽셀들 중 상기 복수의 데이터 라인들의 신장 방향으로 순차적으로 배열된 복수의 서브 픽셀들로 제공될 일련의 영상 신호들의 계조 편차가 기준값보다 클 때 상기 일련의 영상 신호를 보상한 보상 데이터 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
  18. 제 17 항에 있어서,
    상기 보상 데이터 신호 출력 단계는,
    제1 계조에 대응하는 제1 영상 신호 및 상기 제1 영상 신호와 연속하며 상기 제1 계조와 다른 제2 계조에 대응하는 제2 영상 신호가 수신될 때, 상기 제1 계조와 상기 제2 계조의 차와 제1 기준값을 비교하는 단계와;
    상기 제2 계조와 제2 기준값을 비교하는 단계와;
    상기 제2 계조에 대응하는 연속하는 제2 영상 신호들의 수와 기준 개수를 비교하는 단계와;
    상기 제1 계조와 제3 기준값을 비교하는 단계; 및
    상기 제1 계조와 상기 제2 계조의 차가 상기 제1 기준값보다 크고, 상기 제2 계조에 대응하는 연속하는 제2 영상 신호들의 수가 상기 기준 개수보다 크며, 상기 제1 계조가 제3 기준값보다 작을 때 상기 제1 영상 신호를 보상한 상기 보상 데이터 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
  19. 제 18 항에 있어서,
    상기 보상 데이터 신호 출력 단계는,
    상기 제2 영상 신호와 연속하며 상기 제2 계조와 다른 제3 계조에 대응하는 제3 영상 신호가 수신될 때 상기 제3 계조와 제4 기준값을 비교하는 단계; 및
    상기 제1 계조와 상기 제2 계조의 차가 상기 제1 기준값보다 크고, 상기 제2 계조에 대응하는 연속하는 제2 영상 신호들의 수가 상기 기준 개수보다 크며, 상기 제3 계조가 상기 제4 기준값보다 작을 때 상기 제3 영상 신호를 보상한 상기 보상 데이터 신호를 출력하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
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