KR102116828B1 - 기판 재생 방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 219
- 238000000034 method Methods 0.000 title claims abstract description 87
- 238000004064 recycling Methods 0.000 title description 3
- 238000005530 etching Methods 0.000 claims abstract description 77
- 238000003486 chemical etching Methods 0.000 claims abstract description 26
- 239000000126 substance Substances 0.000 claims abstract description 26
- 230000001681 protective effect Effects 0.000 claims abstract description 25
- 238000011069 regeneration method Methods 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims description 115
- 229910002601 GaN Inorganic materials 0.000 claims description 77
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 76
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 claims description 18
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 claims description 18
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 14
- 235000006408 oxalic acid Nutrition 0.000 claims description 6
- 238000005516 engineering process Methods 0.000 abstract description 8
- 230000008929 regeneration Effects 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 184
- 150000004767 nitrides Chemical class 0.000 description 41
- 229910052751 metal Inorganic materials 0.000 description 20
- 239000002184 metal Substances 0.000 description 20
- 239000000243 solution Substances 0.000 description 18
- 238000002955 isolation Methods 0.000 description 11
- 239000011241 protective layer Substances 0.000 description 8
- 230000001172 regenerating effect Effects 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 239000011148 porous material Substances 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 229910052594 sapphire Inorganic materials 0.000 description 5
- 239000010980 sapphire Substances 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 239000008151 electrolyte solution Substances 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- 238000001878 scanning electron micrograph Methods 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229920003223 poly(pyromellitimide-1,4-diphenyl ether) Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
- H01L21/30612—Etching of AIIIBV compounds
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
- H01L21/30612—Etching of AIIIBV compounds
- H01L21/30617—Anisotropic liquid etching
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- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
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- H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
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- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
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Abstract
기판 재생 방법 및 재생 기판이 개시된다. 이 방법은, 앞면에 에피층으로부터 분리된 표면을 갖는 기판을 준비하고, 기판 뒷면에 보호막을 형성하고, 기판 표면을 전기화학식각 기술을 이용하여 식각하고, 전기화학식각 기술을 이용하여 식각된 표면을 화학식각 기술을 이용하여 식각하는 것을 포함한다. 이에 따라, 양호한 성장 표면을 갖도록 기판을 재생할 수 있으며, 기판의 뒷면이 전기화학식각이나 화학식각 동안 손상되는 것을 방지할 수 있다.
Description
본 발명은 기판 재생 방법에 관한 것으로, 특히 질화물계 에피층으로부터 분리된 성장 기판 재생 방법에 관한 것이다.
기판 상에 에피층을 성장한 후, 기판을 에피층으로부터 분리하는 기술이 이용되고 있다. 예를 들어, 질화갈륨계 수직형 발광 다이오드는 성장 기판 상에 n형 및 p형 반도체층들을 포함하는 에피층을 성장한 후, 성장 기판을 분리하여 제조될 수 있다. 성장 기판보다 열 전도율이 높은 지지 기판을 에피층에 부착함으로써 발광 효율을 개선할 수 있다.
이와 같이, 에피층 성장을 위해 성장 기판을 사용하고, 그 후, 소자의 동작특성을 고려하여 성장 기판과 다른 지지 기판을 에피층에 부착하고 성장 기판을 에피층으로부터 분리하는 기술이 이용될 수 있다. 상기 성장 기판은 예컨대 레이저 리프트 오프, 케미컬 리프트 오프 또는 열적 또는 기계적 스트레스를 이용한 리프트 오프 등의 기술을 이용하여 에피층으로 분리될 수 있다.
이때, 분리된 성장 기판은 다시 에피층을 성장하기 위한 기판으로 재사용될 수 있으며, 따라서 기판 제조 비용을 절감할 수 있다.
그런데, 에피층으로부터 분리된 기판을 재사용하기 위해서는 분리된 표면을 평탄하게 처리해야 한다. 이를 위해 일반적으로 화학기계적 연마 방법을 생각할 수 있다. 그러나 질화갈륨계 반도체층을 성장시키기 위해 사용되는 기판이나 그 위에 성장된 질화갈륨계 반도체층은 상대적으로 경도가 매우 높기 때문에, 화학기계적 연마 방법을 이용하여 표면을 평탄하게 만드는 것이 대단히 어렵다. 이에 따라, 화학기계적 연마에 의해 연마된 표면은 많은 스크래치를 포함하며 나아가 크랙이 발생될 수도 있다.
더욱이, 성장 기판으로 사용된 초기 기판 상에 질화갈륨계 반도체층이 잔류하는 경우, 이 잔류하는 질화갈륨계 반도체층은 화학기계적 연마에 의해 깨지기 쉬워 적합한 공정 조건을 찾기 어렵다.
한편, 기판 상에 잔류하는 질화갈륨계 반도체층을 고온에서 가열하여 분해함으로써 완전히 제거하는 기술이 사용될 수 있다. 그러나 이미 성장된 질화갈륨계 반도체층을 고온 가열하여 제거하는 것은 비용이 많이 들며 나아가 특정 조건, 예를 들어 초기 기판이 질화갈륨 기판인 경우, 초기 기판에 손상을 줄 수 있어 적용하기 어렵다.
본 발명이 해결하고자 하는 과제는, 기판을 재생할 수 있는 개선된 기판 재생 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 초기 성장 기판을 손상시키지 않고 기판을 재생할 수 있는 기판 재생 방법을 제공하는 것이다.
본 발명의 일 태양에 따른 기판 재생 방법은, 앞면에 에피층으로부터 분리된 표면을 갖는 기판을 준비하고; 상기 기판의 뒷면에 보호막을 형성하고; 상기 기판 표면을 전기화학식각 기술을 이용하여 식각하고; 상기 전기화학식각 기술을 이용하여 식각된 표면을 화학식각 기술을 이용하여 식각하는 것을 포함한다.
전기화학식각 및 화학식각을 함께 이용함으로써 에피층으로부터 분리된 표면을 평탄화할 수 있으며, 따라서 에피층으로부터 분리된 기판을 에피층 성장을 위한 성장 기판으로 재사용할 수 있다. 나아가, 상기 기판의 뒷면에 보호막을 형성함으로서 전기화학식각이나 화학식각 동안 상기 기판의 뒷면이 손상되는 것을 방지할 수 있다.
상기 보호막은 SiO2층, 켑톤(Kepton) 테이프 또는 써멀(Thermal) 테이프를 포함할 수 있다. 상기 보호막이 SiO2층인 경우, 상기 보호막은 5000Å 내지 5㎛ 범위 내의 두께로 형성될 수 있다. 또한, 상기 보호막은 상기 기판의 측면을 덮도록 형성될 수 있다. 예를 들어, SiO2를 증착하는 동안 기판 측면을 노출시킴으로써, 기판 측면에 SiO2가 증착되게 할 수 있다. 이에 따라, 상기 기판의 측면이 전기화학식각이나 화학식각 동안 보호될 수 있다. 상기 보호막은 상기 화학식각이 종료된 후 제거된다.
상기 분리된 표면을 갖는 기판은 표면에 희생층을 가질 수 있다. 상기 희생층은 n형 질화갈륨계 반도체층을 포함할 수 있다. 나아가, 상기 분리된 표면을 갖는 기판은 상기 희생층 하부에 식각 방지층을 더 포함할 수 있다. 상기 식각 방지층은 언도프트 질화갈륨계 반도체층을 포함할 수 있다. 상기 전기화학식각에 의해 상기 희생층에 미세 기공들이 형성될 수 있다. 또한, 상기 화학식각에 의해 상기 희생층이 식각되어 제거되고 상기 식각 방지층이 노출된다. 상기 식각 방지층은 전기화학식각에 내성을 가지며 또한 화학 식각에 의한 식각을 정지시킨다.
한편, 상기 분리된 표면은 돌출부와 오목부를 포함하고, 상기 돌출부는 상기 오목부에 비해 상대적으로 평탄한 표면을 가질 수 있다. 상기 돌출부는 스트라이프 형상, 아일랜드 형상 또는 메쉬 형상으로 형성될 수 있다. 상기 돌출부와 오목부는 화학적 리프트 오프 기술을 이용하여 기판을 에피층으로부터 분리할 때 형성될 수 있다.
상기 분리된 표면을 갖는 기판은 초기 기판을 포함할 수 있다. 상기 초기 기판은 질화갈륨계 반도체층을 성장시키기 위한 기판으로서, 사파이어 기판 또는 질화갈륨 기판일 수 있다.
한편, 상기 전기화학식각은 옥살산 용액을 이용하여 20 내지 60V의 전압을 인가하여 수행될 수 있다. 또한, 상기 화학식각은 NaOH 또는 KOH를 포함하는 용액을 이용하여 수행될 수 있다.
본 발명의 또 다른 태양에 따른 기판 재생 방법은, 상대적으로 평탄한 표면 및 상대적으로 거친 표면이 규칙적으로 정렬된 표면을 갖는 기판을 준비하고; 상기 기판 표면을 전기화학식각 기술을 이용하여 식각하고; 상기 전기화학식각 기술을 이용하여 식각된 표면을 화학식각 기술을 이용하여 식각하는 것을 포함한다.
상기 평탄한 표면은 스트라이프 형상, 아일랜드 형상 또는 메쉬 형상으로 정렬될 수 있다.
나아가, 상기 기판 표면은 n형 질화갈륨계 반도체층의 표면일 수 있다. 또한, 상기 기판은 n형 질화갈륨계 반도체층 하부에 언도프트 질화갈륨계 반도체층을 더 포함할 수 있다.
본 발명의 또 다른 태양에 따른 기판 재생 방법은, 앞면 상부에 n형 질화갈륨계 반도체층을 포함하는 기판을 준비하고; 상기 기판의 뒷면에 보호막을 형성하고; 상기 n형 질화갈륨계 반도체층을 전기화학식각 기술을 이용하여 식각하고; 상기 전기화학식각 기술을 이용하여 식각된 상기 n형 질화갈륨계 반도체층을 화학식각 기술을 이용하여 식각하는 것을 포함한다.
상기 기판은 상기 n형 질화갈륨계 반도체층 하부에 위치하는 언도프트 질화갈륨계 반도체층을 더 포함할 수 있으며, 상기 언도프트 질화갈륨계 반도체층은 상기 화학식각에 의해 노출된다.
상기 언도프트 질화갈륨계 반도체층은 전기화학식각을 이용하여 상기 n형 질화갈륨계 반도체층을 식각하는 동안 전기화학식각에 대한 식각 방지층으로 기능할 수 있다. 따라서, 언도프트 질화갈륨계 반도체층 하부의 초기 기판 표면이 전기화학식각 또는 화학식각에 의해 손상되는 것을 방지할 수 있다.
상기 n형 질화갈륨계 반도체층은 평탄한 표면 및 거친 표면을 포함할 수 있으며, 상기 평탄한 표면이 상기 거친 표면보다 위로 돌출될 수 있다.
한편, 상기 보호막은 상기 기판의 측면을 덮도록 형성될 수 있다. 또한, 상기 보호막은 SiO2, 켑톤 테이프 또는 써멀 테이프로 형성될 수 있다.
본 발명의 실시예들에 따르면, 상대적으로 평탄한 표면을 가지어 질화갈륨계 반도체층을 성장시키기에 적합한 재생 기판을 제공할 수 있다. 나아가, 언도프트 질화갈륨계 반도체층을 상부에 포함하는 재생 기판을 제공할 수 있다.
도 1 내지 도 3은 일 실시예에 따른 성장 기판 분리 기술을 이용하여 발광 다이오드를 제조하는 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 6은 성장 기판을 분리하기 위해 사용되는 마스크 패턴을 설명하기 위한 평면도들이다.
도 7은 에피층으로부터 분리된 기판을 설명하기 위한 단면도이다.
도 8은 에피층으로부터 분리된 기판의 표면을 보여주는 평면 SEM 이미지이다.
도 9는 본 발명의 일 실시예에 따른 기판 재생 방법을 설명하기 위한 개략적인 공정 순서도이다.
도 10은 본 발명의 일 실시예에 따른 전기화학식각기술을 이용하여 기판 표면을 식각하는 것을 설명하기 위한 개략적인 단면도이다.
도 11은 전기화학식각 기술을 이용하여 기판 표면을 식각한 후의 평면 SEM 이미지이다.
도 12는 화학식각 기술을 이용한 기판 표면 식각을 설명하기 위한 개략적인 단면도이다.
도 13은 화학식각 기술을 이용하여 기판 표면을 식각한 후의 평면 SEM 사진이다.
도 14는 재생 기판 상에 성장된 질화갈륨층의 표면을 보여주는 광학 사진이다.
도 4 내지 도 6은 성장 기판을 분리하기 위해 사용되는 마스크 패턴을 설명하기 위한 평면도들이다.
도 7은 에피층으로부터 분리된 기판을 설명하기 위한 단면도이다.
도 8은 에피층으로부터 분리된 기판의 표면을 보여주는 평면 SEM 이미지이다.
도 9는 본 발명의 일 실시예에 따른 기판 재생 방법을 설명하기 위한 개략적인 공정 순서도이다.
도 10은 본 발명의 일 실시예에 따른 전기화학식각기술을 이용하여 기판 표면을 식각하는 것을 설명하기 위한 개략적인 단면도이다.
도 11은 전기화학식각 기술을 이용하여 기판 표면을 식각한 후의 평면 SEM 이미지이다.
도 12는 화학식각 기술을 이용한 기판 표면 식각을 설명하기 위한 개략적인 단면도이다.
도 13은 화학식각 기술을 이용하여 기판 표면을 식각한 후의 평면 SEM 사진이다.
도 14는 재생 기판 상에 성장된 질화갈륨층의 표면을 보여주는 광학 사진이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 동일한 참조번호는 동일한 구성요소를 나타내며, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다.
본 발명의 실시예들은 성장 기판 상에 질화물 반도체층들(에피층)을 성장시킨 후, 에피층으로부터 성장 기판을 분리하여 분리된 기판을 제공하는 것을 포함한다. 상기 성장 기판에서 분리된 에피층은 발광 다이오드와 같은 반도체 소자를 제조하기 위해 사용될 수 있다. 여기서는 성장 기판을 분리하여 발광 다이오드를 제조하는 기술을 먼저 소개하고, 이어서, 분리된 기판을 재생하는 방법에 대해 설명한다.
(발광 다이오드 제조 방법)
도 1 내지 도 3은 본 발명의 일 실시예에 따른 발광 다이오드 제조 방법을 설명하기 위한 단면도들이다.
우선, 도 1(a)를 참조하면, 성장 기판(110)이 준비된다. 성장 기판(110)은 사파이어 기판, GaN 기판, 실리콘 카바이드(SiC) 기판 또는 실리콘(Si) 기판 등일 수 있으며, 특히, 성장 기판(110)은 사파이어 기판 또는 GaN 기판일 수 있으며, 극성, 비극성 또는 반극성 기판을 포함할 수 있다.
상기 성장 기판(110) 상에 식각 방지층(120) 및 희생층(125)이 형성된다. 상기 식각 방지층(120)은 언도프트 질화갈륨계 반도체층, 예컨대 언도프트 GaN을 포함할 수 있으며, 상기 희생층(125)은 n형 질화갈륨계 반도체층(120)을 포함할 수 있다. 언도프트 질화갈륨계 반도체층(120) 및 n형 질화갈륨계 반도체층(125)은 예컨대 MOCVD(metalorganic chemical vapour deposition)나 MBE(molecular beam epitaxy) 등의 기술을 이용하여 성장 기판(110) 상에 성장될 수 있다. 상기 언도프트 질화갈륨계 반도체층(120)은 의도적인 불순물 도핑없이 성장되며, n형 질화갈륨계 반도체층(125)은 상대적으로 높은 불순물 농도 예컨대 1E17~1E19/cm3 의 Si이 도핑된 질화갈륨계, 예컨대 GaN층으로 형성될 수 있다. 이하에 설명하는 질화물 계열의 반도체층들은 상기 언도프트 질화갈륨계 반도체층(120) 및 n형 질화갈륨계 반도체층(125)과 같이 MOCVD 또는 MBE 기술을 이용하여 성장될 수 있으며, 이에 대해 별도의 언급은 하지 않는다.
도 1(b)를 참조하면, 상기 희생층(125) 상에 마스크 패턴(130)이 형성된다. 상기 마스크 패턴(130)은 예컨대 SiN 또는 SiO2로 약 5nm~10㎛ 범위 내의 두께로 형성될 수 있다. 마스크 패턴(130)은 도 4(a)에 도시한 바와 같이 각 마스크 영역이 스트라이프 형상을 가질 수 있으며, 또한, 도 4(b)에 도시한 바와 같이 서로 다른 방향으로 연장하는 스트라이프들이 교차하는 형상을 가질 수 있다. 이와 달리, 상기 마스크 패턴(130)은 양각 패턴으로서, 도 5(a)에 도시한 바와 같이, 마스크 영역이 육각형 형상을 가질 수 있으며, 또는 도 6(a)에 도시한 바와 같이, 마스크 영역이 마름모 형상을 가질 수 있다. 이와 달리, 상기 마스크 패턴(130)은 음각 패턴으로서, 도 5(b)에 도시한 바와 같이, 개구부 영역이 육각형 형상을 가질 수 있으며, 또는 도 6(b)에 도시한 바와 같이, 개구부 영역이 마름모 형상을 가질 수 있다. 상기 마스크 패턴(130)은 또한 마스크 영역이 원형 형상인 양각 패턴 또는 개구부 영역이 원형 형상인 음각 패턴일 수도 있다. 상기 마스크 패턴(130)의 규칙적인 패턴의 크기는 약 5nm~20㎛ 범위 내일 수 있다.
도 1(c)를 참조하면, 전기화학 식각(electro chemical etching; ECE)을 이용하여 상기 희생층(125)을 부분적으로 식각하여 희생층(125) 내에 미세기공들(150)을 형성한다.
상기 전기화학 식각 공정은 희생층(125)이 형성된 성장 기판(110)과 음극 전극(예, Pt 전극)을 ECE 용액에 담근 후, 희생층(125)에 양의 전압을 인가하고 음극 전극에 음의 전압을 인가하여 수행되며, ECE 용액의 몰농도, 공정 시간 및 인가 전압을 조절하여 미세 기공들(150)의 크기를 조절할 수 있다.
상기 ECE 용액은 전해질 용액일 수 있으며, 예컨대, 옥살산(oxalic acid), HF 또는 NaOH를 포함하는 전해질 용액일 수 있다.
본 실시예에 있어서, 희생층(125)은 동일 전압, 예컨대 10~60V 범위의 전압을 연속하여 인가하는 1단계 전기화학 식각(ECE)에 의해 부분적으로 식각될 수 있다. 그러나, 이에 한정되는 것은 아니며, 초기에 상대적으로 낮은 전압을 인가하고, 그 후, 상대적으로 높은 전압을 인가하는 2단계 전기화학 식각(ECE)에 의해 부분적으로 식각될 수 있다. 도 1(c)는 2단계 전기화학 식각에 의해 형성된 미세기공들(152, 154)을 나타내고 있으며, 미세기공(152)은 상대적으로 낮은 전압을 인가하는 1단계에서 형성되고, 상대적으로 큰 미세기공(154)은 상대적으로 높은 전압을 인가하는 2단계에서 형성된다. 예를 들어, 20℃의 0.3M 옥살산 용액을 이용하여 6E18/cm3의 Si 도핑 농도를 갖는 n형 질화갈륨계 반도체층(125)에 대해, 1단계는 8~9V의 전압을 인가하고, 2단계는 15~17V의 전압을 인가하여 전기화학 식각이 수행될 수 있다.
2단계 전기화학 식각을 이용함으로써, n형 질화갈륨계 반도체층(125)의 표면은 상대적으로 양호한 결정성을 유지할 수 있으며, 아울러, n형 질화갈륨계 반도체층(125)의 내부에 상대적으로 큰 미세 기공들(154)을 형성할 수 있어 후속 공정에 유리하다.
도 1(d)를 참조하면, 상기 n형 질화갈륨계 반도체층(125)을 씨드로 사용하여 제1 질화물 반도체층(160), 활성층(170) 및 제2 질화물 반도체층(180) 등의 에피층을 포함하는 질화물 반도체 적층 구조(200)가 성장된다. 질화물 반도체 적층 구조(200)는 수평 성장에 의해 희생층(125) 뿐만 아니라 마스크 패턴(130)을 덮는다.
상기 제1 질화물 반도체층(160)은 단일층일 수도 있으나, 이에 한정되는 것은 아니며, 다중층일 수도 있다. 이러한 다중층은 언도프트 층과 도핑 층을 포함할 수 있다.
한편, 상기 반도체 적층 구조(200)를 성장하는 동안, 미세기공들(152, 154)이 서로 합쳐지고 또한 성장하여 공동(150a)이 형성된다. 상기 공동(150a)은 상기 마스크 패턴(130)의 인접한 마스크 영역들을 서로 연결하도록 형성된다. 도 1(d)에 있어서, 희생층(125)과 제1 질화물 반도체층(160) 사이의 계면이 잔류하는 것으로 표시하였으나, 상기 공동(150a)이 희생층(125)과 제1 질화물 반도체층(160)의 계면이 될 수 있다.
도 2(a)를 참조하면, 희생층(125) 상에 제1 질화물 반도체층(160), 활성층(170) 및 제2 질화물 반도체층(180)을 포함하는 질화물 반도체 적층 구조(200)가 형성되어 있다. 앞에서 설명한 바와 같이, 상기 반도체 적층 구조(200)를 형성하는 동안, 희생층(125) 내의 미세기공들(152, 154)에 의해 n형 질화갈륨계 반도체층(125)에 공동(150a)이 형성된다. 여기서, 도 2(a)는 도 1(d)와 동일한 공정단계를 나타내며, 단순히 스케일만을 달리하여 표현한 것이다.
상기 제1 질화물 반도체층(160)은 제1 도전형의 불순물이 도핑된 질화물 반도체층, 예컨대 n형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, In, Ga)N 계열의 질화물 반도체층으로 형성될 수 있으며, 질화갈륨층을 포함할 수 있다. 또한, 상기 제1 질화물 반도체층(160)은 의도적으로 불순물이 도핑되지 않은 언도프트 층을 포함할 수도 있다.
상기 활성층(170)은 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층으로 형성될 수 있으며, 단일 양자웰 구조 또는 웰층(미도시)과 장벽층(미도시)이 교대로 적층된 다중 양자웰 구조일 수 있다.
상기 제2 질화물 반도체층(180)은 제2 도전형 불순물, 예컨대, P형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 계열의 Ⅲ족 질화물 반도체층을 포함하며, 예컨대 GaN층을 포함할 수 있다.
도 2(b)를 참조하면, 상기 질화물 반도체 적층 구조(200)를 패터닝하여 소자 분리 영역(200a)이 형성될 수 있다. 소자 분리 영역(200a)은 사진 및 식각 공정을 사용하여 형성될 수 있다. 소자 분리 영역(200a)에 의해 개별 소자 영역으로 분리된 복수의 질화물 반도체 적층 구조(200)가 형성될 수 있다.
한편, 도시한 바와 같이, 상기 소자 분리 영역(200a)에 의해 희생층(125) 및 마스크 패턴(130)이 노출된다.
도 2(c)를 참조하면, 질화물 반도체 적층 구조(200) 상에 지지 기판(210)이 부착된다. 지지 기판(210)은 금속층(190)을 통해 질화물 반도체 적층 구조(200)에 본딩될 수 있다. 상기 금속층(190)은 예컨대, 반사 금속층(192), 장벽 금속층(194) 및 본딩 금속층(196)을 포함할 수 있다. 장벽 금속층(194)은 반사 금속층(192)을 덮고, 본딩 금속층(196)은 식각 용액으로부터 반사 금속층(192)과 장벽 금속층(194)을 보호하도록 이들을 감싼다. 상기 반사 금속층(192) 제2 질화물 반도체층(180)에 전기적으로 접속된다.
본 실시예에 있어서, 상기 금속층(190)이 소자 분리 영역(200a)을 형성한 후에 형성되는 것으로 설명하지만, 이에 한정되는 것은 아니다. 즉, 상기 반사 금속층(192) 및 장벽 금속층(194)은 소자 분리 영역(200a)을 형성하기 전에 형성될 수도 있다. 나아가, 상기 본딩 금속층(196) 또한 소자 분리 영역(200a)을 형성하기 전에 형성될 수 있다.
한편, 지지 기판(210)은 도시한 바와 같이 관통홀들(210a)을 가질 수 있다. 특별히 한정되는 것은 아니지만, 이 관통홀들(210a)은 소자 분리 영역(200a) 내에 위치하도록 정렬될 수 있다. 예컨대, 하나의 소자 영역 내에 위치하는 질화물 반도체 적층 구조(200)의 네 모서리 근처에 각각 관통홀(210a)이 위치할 수 있다. 상기 관통홀들(210a)은 케미컬 리프트 오프(CLO)를 위해 수행되는 화학 식각 동안 식각 용액이 소자 분리 영역(200a)으로 침투하는 것을 도와 성장 기판(110)을 분리하는 시간을 단축시킨다.
다시 도 2(c)를 참조하면, 상기 지지 기판(210)은 사파이어 기판, GaN 기판, 유리 기판, 실리콘카바이드 기판 또는 실리콘 기판일 수도 있고, 금속 물질로 이루어진 도전성 기판일 수도 있고, PCB 등과 같은 회로 기판일 수도 있으며, 세라믹 기판일 수도 있다.
또한, 상기 지지 기판(210) 측에 본딩 금속층(196)에 대응하는 본딩 금속층(도시하지 않음)이 제공되고, 지지 기판(210) 측의 본딩 금속층과 질화물 반도체 적층 구조체(200)측의 본딩 금속층(196)이 공융(eutetic) 본딩하여 지지 기판(210)이 질화물 반도체 적층 구조(200)에 부착될 수 있다.
도 2(d)를 참조하면, 지지기판(210)이 부착된 후, NaOH, BOE 또는 HF 등의 식각 용액을 이용하여 화학식각에 의해 성장 기판(110)을 반도체 적층 구조체(200)로부터 분리한다. 식각 용액은 마스크 패턴(130)을 식각하거나, 마스크 패턴(130)과 질화물 반도체 적층 구조체(200)의 계면에서 GaN을 식각하여 성장 기판(110)을 질화물 반도체 적층 구조(200)로부터 분리할 수 있다. 분리된 성장 기판(110) 상에는 식각 방지층(120) 및 희생층(125)이 잔류할 수 있으며, 이에 대해서는 도 7을 참조하여 뒤에서 상세히 설명한다.
마스크 패턴(130)이 제거됨에 따라, 질화물 반도체 적층 구조(200) 표면, 특히 제1 질화물 반도체층(160) 표면에 리세스 영역(130a)과 돌출 영역(160a)을 갖는 요철구조가 형성된다.
본 실시예에 있어서, 화학 식각에 의해 성장 기판(110)을 분리하는 것에 대해 설명하지만, 물리적 스트레스를 이용하여 성장 기판(110)을 질화물 반도체 적층 구조(200)로부터 분리할 수도 있다. 예를 들어, 상기 복수의 공동(150a)이 형성된 후, 마스크 패턴(130)에 스트레스를 인가하여 상기 성장 기판(110)과 상기 질화물 반도체 적층 구조(200)가 분리될 수 있다.
도 3(a)는 성장 기판(110)이 분리된 도 2(d)의 도면을 뒤집어 나타내었다. 도 3(a)를 참조하면, 성장 기판(110)이 분리된 후, Ga 잔류물(droplet)을 제거하기 위해 염산 등을 이용하여 표면을 세정할 수 있다. 또한, 표면 측에 잔류하는 고저항 질화물 반도체층을 제거하기 위해 건식 식각을 이용하여 질화물 반도체 적층 구조(200)의 일부를 제거할 수 있다.
도 3(b)를 참조하면, 광전 화학(PEC) 식각 기술 등을 이용하여 질화물 반도체 적층 구조(200)의 표면에 거칠어진 표면(R)을 형성할 수 있다. 거칠어진 표면(R)은 리세스 영역(130a)의 바닥면 및 돌출 영역(160a)의 표면에 형성된다. 리세스 영역(130a) 및 돌출 영역(160a)에 더하여 거칠어진 표면(R)이 형성됨으로써 활성층(170)에서 생성된 광의 광 추출 효율이 개선된다.
도 3(c)를 참조하면, 이어서, 상기 질화물 반도체 적층 구조(200) 상에 전극 (220)이 형성된다. 전극(220)은 와이어를 연결할 수 있는 전극 패드와, 전극 패드로부터 연장하는 연장부를 가질 수 있다. 전극(220)은 제1 질화물 반도체층(160)에 전기적으로 접속된다. 한편, 상기 지지 기판(210)이 도전성인 경우, 지지 기판(210)이 제2 질화물 반도체층(180)에 전기적으로 접속되어 전극으로서 기능할 수 있으며, 또는 지지 기판(210) 하부에 별도의 전극 패드가 추가로 형성될 수 있다. 상기 지지 기판(210)이 절연성인 경우, 상기 금속층(190)이 외부로 연장하여 전극 패드가 형성될 수 있다.
상기 전극(220)을 형성하기 전 또는 후에 질화물 반도체 적층 구조(200)를 덮는 절연층(도시하지 않음)이 추가로 형성될 수 있다.
도 3(d)를 참조하면, 상기 지지 기판(210)을 개별 소자 단위로 분할하여 발광 다이오드가 완성된다. 상지 지지 기판(210)은 소자 분리 영역을 따라 스크라이빙을 수행함으로써 분할될 수 있다.
본 실시예에 따르면, 질화물 반도체 적층 구조(200)를 손상시키지 않으면서 성장 기판(110)을 분리할 수 있다. 더욱이 성장 기판(110)과 반도체 적층 구조(200) 사이에 형성된 공동(150a)을 이용하여 성장 기판(110)을 분리하기 때문에, 물리적 스트레스 또는 화학 식각을 이용하여 성장 기판(110)을 쉽게 분리할 수 있다.
더욱이, 소자 분리 영역과 함께 관통홀들(210a)을 형성함으로써 식각 용액의 침투를 더 빠르게 하여 공정 시간을 더욱 단축할 수 있다. 또한, 분리된 성장 기판(110)은 성장 기판으로서 다시 사용될 수 있다.
이상에서, 케미컬 리프트 오프 또는 스트레스 리프트 오프를 기용하여 성장 기판을 분리하고 발광 다이오드를 제조하는 것에 대해 설명하였지만, 본 발명은 이들 기판 분리 방법에 한정되는 것은 아니며 다른 가능한 기판 분리 방법 에컨대 레이저 리프트 오프가 적용될 수도 있다.
(기판 재생 방법)
이하에서는 기판 분리 기술을 이용하여 분리된 기판을 재생하는 방법에 대해 설명한다.
도 7은 위에서 설명한 기술을 통해 분리된 기판(300)을 설명하기 위한 단면도이며, 도 8은 케미컬 리프트 오프를 통해 분리된 기판 표면을 보여주는 SEM 사진이다.
도 7 및 도 8을 참조하면, 분리된 기판(300)은 식각 방지층(120) 및 희생층(125)을 포함할 수 있다. 분리된 기판(300) 표면은 돌출부(125a)와 오목부(125b)를 포함할 수 있으며, 돌출부(125a)는 오목부(125b)에 비해 상대적으로 평탄한 표면을 갖는다. 도 8에 도시되듯이, 오목부(125b)는 매우 거친 표면을 갖는다. 따라서, 상대적으로 평탄한 표면이 상대적으로 거친 표면에 비해 위로 돌출된다.
본 실시예에 있어서, 상기 돌출부(125a)는 마스크 패턴(130)의 마스킹 영역에 대응되며, 상기 오목부(125b)는 공동(150a)에 대응된다. 이에 따라, 상기 돌출부(125a) 또는 평탄한 표면은 상기 마스크 패턴(130)과 같은 규칙적인 형상, 예컨대 스트라이프 형상, 아일랜드 형상, 또는 메쉬 형상으로 정렬될 수 있다. 돌출부(125a) 및 오목부(125b)는 희생층(125)에 형성된다. 나아가, 상기 오목부(125b)에 식각 방지층(120)이 노출될 수도 있다.
앞에서 설명한 바와 같이, 상기 희생층(125)은 n형 질화갈륨계 반도체층을 포함할 수 있으며, 상기 식각 방지층(120)은 언도프트 질화갈륨계 반도체층을 포함할 수 있다. 따라서, 분리된 기판(300)은 표면에 n형 질화갈륨계 반도체층(125)을 가질 수 있으며, 돌출부(125a) 및 오목부(125b)는 n형 질화갈륨계 반도체층(125) 표면에 형성될 수 있다.
도 7 및 도 8에 도시되듯이, 분리된 기판(300)은 매운 거친 표면을 가지며 또한 돌출부(125a)와 오목부(125b)를 가질 수 있다. 이러한 거친 표면은 케미컬 리프트 오프에 한정되는 것은 아니며, 스트레스 리프트 오프(SOL) 또는 레이저 리프트 오프(LLO)를 통한 기판 분리 기술에서도 발생된다. 이들 거친 표면을 갖는 기판을 성장 기판으로 재사용하기 위해서는 표면을 평탄화하는 공정이 요구된다.
이하에서는 분리된 기판을 재생하는 방법에 대해 구체적으로 설명한다.
도 9는 본 발명의 일 실시예에 따른 기판 재생 방법을 설명하기 위한 개략적인 공정 순서도이고, 도 11 내지 도 12는 본 발명의 일 실시예에 따른 기판 재생 방법을 수행하는 각 공정 단계를 설명하기 위한 단면도들이다.
도 9를 참조하면, 앞서 도 7을 참조하여 설명한 바와 같은 분리된 기판(300)이 준비된다(S100). 분리된 기판(300)은 앞면에 에피층, 예컨대 반도체 적층 구조(200)로부터 분리된 표면을 갖는다. 분리된 기판(300)은 초기 기판(110)을 포함하며, 도 7을 참조하여 설명한 바와 같이, 희생층(125) 및 희생층(125) 하부에 위치하는 식각 방지층(120)을 포함할 수 있다. 상기 초기 기판(110)은 질화갈륨계 반도체층을 성장시키기 위한 성장기판으로서, 예컨대 사파이어 기판 또는 질화갈륨 기판일 수 있으며, 극성, 비극성 또는 반극성 기판을 포함할 수 있다.
도 9 및 도 10을 참조하면, 기판(300) 뒷면에 보호막(210)이 형성된다(S200). 도 10(a) 및 도 10(b)에 도시되듯이, 보호막(210)은 기판(300) 뒷면뿐만 아니라 기판(300)의 측면에도 형성될 수 있다. 상기 보호막(210)은 예컨대 SiO2층, 켑톤 테이프, 또는 써멀 테이프로 형성될 수 있다. SiO2는 증착 장비를 이용하여 기판(300) 뒷면에 증착될 수 있다. 이때, 기판(300) 측면을 외부에 노출시킴으로써 기판(300) 뒷면에 증착되는 SiO2 입자들이 측면에도 증착되어 기판(300)의 측면을 보호할 수 있다.
SiO2층의 경우, 화학 식각에 사용되는 NaOH 용액에서 30분 동안 약 600Å, 1시간 동안 약 1500Å 식각되는 것을 실험을 통해 확인하였다. 따라서, 기판(300) 측면에 약 1500Å 이상의 SiO2가 증착되도록 함으로써 기판(300)의 뒷면 및 측면을 보호할 수 있다. 다만, 기판(300) 뒷면의 표면 거칠기가 매우 불량할 경우, SiO2층의 두께를 5000Å 이상 형성할 수 있다. SiO2층의 상한은 특별히 한정되지 않으나 공정 시간, 재료 비용 등을 고려하여 5㎛ 이하의 두께로 형성하는 것이 바람직하다.
본 실시예에 있어서, 상기 기판(300)은 GaN 기판일 수 있으며, 특히, 기판(300) 뒷면은 N-면(N-face)일 수 있다. GaN의 N-면은 Ga-면에 비해 전기화학식각이나 화학식각에 쉽게 손상될 수 있다. 따라서, 상기 보호막(210)은 기판(300)의 N-면을 덮어, 뒤에 설명되는 전기화학식각이나 화학식각 공정에서 N-면을 보호한다.
도 9 및 도 11을 참조하면, 전기화학식각(ECE) 기술을 이용하여 분리된 기판(300) 표면이 식각된다(S300). 전기화학식각(ECE) 기술에 의해 기판(300) 상부 영역, 예컨대 희생층(125)에 미세 기공들(252)이 형성될 수 있다. 한편, 식각 방지층(120)은 미세 기공들(252)이 초기 기판(110) 표면에 형성되는 것을 방지한다.
상기 전기화학식각(ECE) 공정은 분리된 기판(300)과 음극 전극(예, Pt 전극)을 ECE 용액에 담근 후, 희생층(125)에 양의 전압을 인가하고 음극 전극에 음의 전압을 인가하여 수행되며, ECE 용액의 몰농도, 공정 시간 및 인가 전압을 조절하여 미세 기공들(252)의 크기를 조절할 수 있다. 상기 ECE 용액은 옥살산(oxalic acid)을 포함하는 전해질 용액일 수 있다. 예컨대, 상기 전기화학식각은 옥살산 용액에서 20~60V 범위의 전압을 가하여 수행될 수 있다. 상기 전기화학식각은 상대적으로 높은 전압에서 수행되며, 이때, 상기 보호막(210)이 기판(300)의 측면 및 뒷면을 보호한다.
도 9 및 도 12를 참조하면, 화학 식각 기술을 이용하여 분리된 기판(300) 표면을 식각한다(S400). 화학 식각에 의해 앞서 전기화학식각에 의해 식각된 부분이 제거되고 재생 기판(400)이 제공된다. 본 실시예에 있어서, 상기 화학 식각에 의해 희생층(125)이 제거되며 식각 방지층(120a)이 잔류하는 재생 기판(400)이 제공될 수 있다. 식각 방지층(120a)은 화학 식각에 의해 표면 일부가 식각된 식각 방지층(120)일 수 있다. 식각 방지층(120)이 상기 화학 식각에 대해 내성이 클수록 표면의 식각은 방지된다.
상기 화학 식각은 예컨대 NaOH 또는 KOH를 포함하는 용액에서 수행될 수 있다. 또한, 식각을 돕기 위해 상기 용액은 약 50℃ 이상으로 가열될 수 있다.
한편, 상기 보호막(210)은 상기 화학 식각에 의해 기판(300)의 측면 및 뒷면이 식각되는 것을 방지한다.
도 9 및 도 13을 참조하면, 이어서 상기 보호막(210)이 제거된다(S500). 상기 보호막(210)이 SiO2층인 경우, BOE를 이용하여 제거될 수 있다. 이에 따라, 질화갈륨계 에피층을 성장하기 위한 재생 기판(400)이 완성된다.
상기 재생 기판(400) 상에 질화갈륨계 반도체층이 성장될 수 있다. 나아가, 재생 기판(400) 상에 언도프트 질화갈륨계 반도체층을 추가로 성장시키고 다시 n형 질화갈륨계 반도체층의 희생층(125)을 성장시킨 후, 앞서 도 1 내지 도 3을 참조하여 설명한 바와 같은 공정을 적용하여 발광 다이오드를 제조할 수 있다.
본 실시예들에 따른 기판 재생 방법은 전기화학식각 및 화학식각을 함께 이용함으로써 상대적으로 평탄한 표면을 갖는 재생 기판을 제공할 수 있다. 나아가, 상기 기판 재생 방법은 초기 기판(110) 상에 성장된 질화갈륨계 반도체층을 모두 제거할 필요가 없으며, 표면의 일부 질화갈륨계 반도체층만을 제거한다. 따라서, 이미 성장된 반도체층을 모두 제거하는 종래 기술에 비해 재료 활용 효율을 높일 수 있어 기판 재생에 더 적합하다.
또한, 기판(110)의 뒷면 및 측면을 보호막(210)으로 보호하기 때문에, 전기화학식각이나 화학식각을 수행하는 동안 기판(110)의 뒷면이나 측면이 손상되는 것을 방지할 수 있다.
앞서, 다양한 실시예들에 대해 설명하였지만, 본 발명은 특정 실시예에 한정되는 것으로 이해되어서는 안 된다. 또한, 특정 실시예에서 설명된 구성요소는 본 발명의 기술적 사상을 벗어나지 않는 한 다른 실시예에도 적용될 수 있다.
Claims (22)
- 앞면에 에피층으로부터 분리된 표면을 갖는 기판을 준비하고;
상기 기판의 뒷면에 보호막을 형성하고;
상기 보호막을 갖는 기판의 상기 분리된 표면을 전기화학식각 기술을 이용하여 식각하고;
상기 전기화학식각 기술을 이용하여 식각된 표면을 화학식각 기술을 이용하여 식각하는 것을 포함하되,
상기 분리된 표면을 갖는 기판은 표면에 위치하는 희생층, 및 상기 희생층 하부에 위치하는 식각 방지층을 가지며,
상기 희생층은 n형 질화갈륨계 반도체층을 포함하고, 상기 식각 방지층은 언도프트 질화갈륨계 반도체층을 포함하고,
상기 화학식각에 의해 상기 n형 질화갈륨계 반도체층이 식각되어 제거되고 상기 언도프트 질화갈륨계 반도체층이 노출되는 기판 재생 방법. - 앞면에 에피층으로부터 분리된 표면을 갖는 기판을 준비하고;
상기 기판의 뒷면에 보호막을 형성하고;
상기 보호막을 갖는 기판의 상기 분리된 표면을 전기화학식각 기술을 이용하여 식각하고;
상기 전기화학식각 기술을 이용하여 식각된 표면을 화학식각 기술을 이용하여 식각하는 것을 포함하되,
상기 분리된 표면은 돌출부와 오목부를 포함하고, 상기 돌출부는 상기 오목부에 비해 상대적으로 평탄한 표면을 갖는 는 기판 재생 방법. - 앞면에 에피층으로부터 분리된 표면을 갖는 기판을 준비하고;
상기 기판의 뒷면에 보호막을 형성하고;
상기 보호막을 갖는 기판의 상기 분리된 표면을 전기화학식각 기술을 이용하여 식각하고;
상기 전기화학식각 기술을 이용하여 식각된 표면을 화학식각 기술을 이용하여 식각하고,
상기 화학식각 기술을 이용하여 식각한 후, 상기 보호막을 제거하는 것을 포함하는 기판 재생 방법. - 청구항 1 내지 청구항 3의 어느 한 항에 있어서,
상기 보호막은 SiO2층을 포함하는 기판 재생 방법. - 청구항 4에 있어서,
상기 보호막은 5000Å 내지 5㎛ 범위 내의 두께로 형성되는 기판 재생 방법. - 청구항 1 내지 청구항 3의 어느 한 항에 있어서,
상기 보호막은 상기 기판의 측면을 덮도록 형성되는 기판 재생 방법. - 청구항 2 또는 청구항 3에 있어서, 상기 분리된 표면을 갖는 기판은 표면에 희생층을 갖는 기판 재생 방법.
- 청구항 7에 있어서, 상기 분리된 표면을 갖는 기판은 상기 희생층 하부에 식각 방지층을 더 포함하는 기판 재생 방법.
- 청구항 8에 있어서, 상기 희생층은 n형 질화갈륨계 반도체층을 포함하고, 상기 식각 방지층은 언도프트 질화갈륨계 반도체층을 포함하는 기판 재생 방법.
- 청구항 9에 있어서, 상기 화학식각에 의해 상기 n형 질화갈륨계 반도체층이 식각되어 제거되고 상기 언도프트 질화갈륨계 반도체층이 노출되는 기판 재생 방법.
- 청구항 10에 있어서, 상기 전기화학식각에 의해 상기 n형 질화갈륨계 반도체층에 미세 기공들이 형성되는 기판 재생 방법.
- 청구항 1에 있어서, 상기 전기화학식각에 의해 상기 n형 질화갈륨계 반도체층에 미세 기공들이 형성되는 기판 재생 방법.
- 청구항 1 또는 청구항 3에 있어서, 상기 분리된 표면은 돌출부와 오목부를 포함하고, 상기 돌출부는 상기 오목부에 비해 상대적으로 평탄한 표면을 갖는 기판 재생 방법.
- 청구항 13에 있어서, 상기 돌출부는 스트라이프 형상, 아일랜드 형상 또는 메쉬 형상으로 형성된 기판 재생 방법.
- 청구항 1 내지 청구항 3의 어느 한 항에 있어서, 상기 분리된 표면을 갖는 기판은 초기 기판을 포함하되, 상기 초기 기판은 질화갈륨 기판인 기판 재생 방법.
- 청구항 1 내지 청구항 3의 어느 한 항에 있어서, 상기 전기화학식각은 옥살산 용액을 이용하여 20 내지 60V의 전압을 인가하여 수행되는 기판 재생 방법.
- 청구항 16에 있어서, 상기 화학식각은 NaOH 또는 KOH를 포함하는 용액을 이용하여 수행되는 기판 재생 방법.
- 청구항 1 또는 청구항 2에 있어서,
상기 화학식각 기술을 이용하여 식각한 후, 상기 보호막을 제거하는 것을 포함하는 기판 재생 방법. - 앞면 상부에 n형 질화갈륨계 반도체층을 포함하는 기판을 준비하고;
상기 기판의 뒷면에 보호막을 형성하고;
상기 n형 질화갈륨계 반도체층을 전기화학식각 기술을 이용하여 식각하고;
상기 전기화학식각 기술을 이용하여 식각된 상기 n형 질화갈륨계 반도체층을 화학식각 기술을 이용하여 식각하는 것을 포함하는 기판 재생 방법. - 청구항 19에 있어서, 상기 기판은 상기 n형 질화갈륨계 반도체층 하부에 위치하는 언도프트 질화갈륨계 반도체층을 더 포함하고,
상기 언도프트 질화갈륨계 반도체층은 상기 화학식각에 의해 노출되는 기판 재생 방법. - 청구항 19에 있어서, 상기 보호막은 상기 기판의 측면을 덮도록 형성되는 기판 재생 방법.
- 청구항 21에 있어서, 상기 보호막은 SiO2층으로 형성된 기판 재생 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130047382A KR102116828B1 (ko) | 2013-04-29 | 2013-04-29 | 기판 재생 방법 |
| US14/264,924 US9048086B2 (en) | 2013-04-29 | 2014-04-29 | Substrate recycling method |
| US14/703,773 US9514926B2 (en) | 2013-04-29 | 2015-05-04 | Substrate recycling method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130047382A KR102116828B1 (ko) | 2013-04-29 | 2013-04-29 | 기판 재생 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140128672A KR20140128672A (ko) | 2014-11-06 |
| KR102116828B1 true KR102116828B1 (ko) | 2020-06-01 |
Family
ID=51789572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130047382A KR102116828B1 (ko) | 2013-04-29 | 2013-04-29 | 기판 재생 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US9048086B2 (ko) |
| KR (1) | KR102116828B1 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6234787B2 (ja) * | 2012-11-21 | 2017-11-22 | ソウル バイオシス カンパニー リミテッドＳｅｏｕｌ Ｖｉｏｓｙｓ Ｃｏ．，Ｌｔｄ． | 基板再生方法及び再生基板 |
| KR102116828B1 (ko) * | 2013-04-29 | 2020-06-01 | 서울바이오시스 주식회사 | 기판 재생 방법 |
| KR102385339B1 (ko) | 2015-04-21 | 2022-04-11 | 삼성디스플레이 주식회사 | 표시 장치 및 그 제조 방법 |
| CN107591393B (zh) * | 2017-08-03 | 2019-09-10 | 华灿光电（浙江）有限公司 | 一种led面板及其制作方法 |
| US10665752B2 (en) | 2017-12-15 | 2020-05-26 | Saphlux, Inc. | Air void structures for semiconductor fabrication |
| US10672948B2 (en) | 2017-12-15 | 2020-06-02 | Saphlux, Inc. | Methods for producing light extraction structures for semiconductor devices |
| CN110957407B (zh) * | 2019-12-13 | 2021-04-09 | 深圳第三代半导体研究院 | 衬底、led及其制造方法 |
| CN111063773B (zh) * | 2019-12-13 | 2021-08-27 | 深圳第三代半导体研究院 | 衬底、led及其制造方法 |
| CN115763237A (zh) * | 2022-12-09 | 2023-03-07 | 湖北三维半导体集成创新中心有限责任公司 | 晶圆切割方法 |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6326279B1 (en) * | 1999-03-26 | 2001-12-04 | Canon Kabushiki Kaisha | Process for producing semiconductor article |
| US6451672B1 (en) * | 1999-04-15 | 2002-09-17 | Stmicroelectronics S.R.L. | Method for manufacturing electronic devices in semiconductor substrates provided with gettering sites |
| WO2011094391A1 (en) * | 2010-01-27 | 2011-08-04 | Yale University | Conductivity based selective etch for gan devices and applications thereof |
| US9564320B2 (en) * | 2010-06-18 | 2017-02-07 | Soraa, Inc. | Large area nitride crystal and method for making it |
| KR102116828B1 (ko) * | 2013-04-29 | 2020-06-01 | 서울바이오시스 주식회사 | 기판 재생 방법 |
-
2013
- 2013-04-29 KR KR1020130047382A patent/KR102116828B1/ko active IP Right Grant
-
2014
- 2014-04-29 US US14/264,924 patent/US9048086B2/en not_active Expired - Fee Related
-
2015
- 2015-05-04 US US14/703,773 patent/US9514926B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100889886B1 (ko) * | 2003-01-07 | 2009-03-20 | 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 | 박층을 박리한 후 다층 구조를 포함하는 웨이퍼의 재활용방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20140322899A1 (en) | 2014-10-30 |
| US9514926B2 (en) | 2016-12-06 |
| US20150380236A1 (en) | 2015-12-31 |
| US9048086B2 (en) | 2015-06-02 |
| KR20140128672A (ko) | 2014-11-06 |
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