KR102109952B1

KR102109952B1 - Image sensor and method of forming the same

Info

Publication number: KR102109952B1
Application number: KR1020190126727A
Authority: KR
Inventors: 구준모; 김남길; 문창록; 박병준; 신종철
Original assignee: 삼성전자주식회사
Priority date: 2019-10-14
Filing date: 2019-10-14
Publication date: 2020-05-13
Also published as: KR20190120116A

Abstract

본 발명은 이미지 센서 및 이의 제조 방법을 제공한다. 이 이미지 센서에는 각각의 화소 영역들을 분리하는 화소 분리부가 깊은 소자분리막과 채널 스탑 영역을 포함한다. The present invention provides an image sensor and a method for manufacturing the same. The image sensor includes a device isolation layer and a channel stop region in which a pixel separation unit separating each pixel region is deep.

Description

이미지 센서 및 이의 형성 방법{Image sensor and method of forming the same}Image sensor and method of forming the same}

본 발명은 이미지 센서 및 이의 형성 방법에 관한 것이다. The present invention relates to an image sensor and a method of forming the same.

이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 상기 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. 상기 CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 화소들을 구비한다. 상기 화소들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다. The image sensor is a semiconductor device that converts an optical image into an electrical signal. The image sensor may be classified into a charge coupled device (CCD) type and a complementary metal oxide semiconductor (CMOS) type. The CMOS image sensor is abbreviated as CIS (CMOS image sensor). The CIS includes a plurality of pixels arranged two-dimensionally. Each of the pixels includes a photodiode (PD). The photodiode serves to convert incident light into an electrical signal.

반도체 소자가 고집적화됨에 따라 이미지 센서도 고집적화고 있다. 고집적화에 의하여 화소들 각각의 크기가 작아져, 화소들 간의 크로스 토크(cross talk) 발생위험이 증가하고 있다. As semiconductor devices become highly integrated, image sensors are also becoming highly integrated. Due to high integration, the size of each pixel is reduced, and the risk of cross talk between pixels is increasing.

따라서, 본 발명이 해결하고자 하는 과제는 암전류 특성을 개선할 수 있는 고집적화된 이미지 센서 및 이의 제조 방법을 제공하는 데 있다. Accordingly, an object of the present invention is to provide a highly integrated image sensor capable of improving dark current characteristics and a method of manufacturing the same.

상기 과제를 달성하기 위한 본 발명에 따른 이미지 센서는, 제 1 면과, 상기 제 1 면에 대항되며 빛이 입사되는 제 2 면, 및 복수의 화소 영역들을 포함하는 기판; 상기 화소 영역들의 각각에서 상기 기판 내에 형성된 광전변환부; 상기 광전 변환부 상에 배치되는 게이트 전극; 및 상기 기판 내에 배치되며, 상기 화소 영역들을 분리하는 화소 분리부를 포함하되, 상기 화소분리부는 깊은 소자분리막과 상기 깊은 소자분리막 내에 배치되는 공통 바이어스 라인을 포함하며, 상기 공통 바이어스 라인에는 음의 전압이 인가된다. An image sensor according to the present invention for achieving the above object comprises: a substrate including a first surface, a second surface facing the first surface and light is incident thereon, and a plurality of pixel regions; A photoelectric conversion unit formed in the substrate in each of the pixel regions; A gate electrode disposed on the photoelectric conversion unit; And a pixel separation unit disposed in the substrate and separating the pixel regions, wherein the pixel separation unit includes a deep device isolation layer and a common bias line disposed in the deep device isolation layer, and the common bias line includes a negative voltage. Is authorized.

상기 공통 바이어스 라인은 평면적으로 그물망 형태를 가질 수 있다. The common bias line may have a mesh shape in a plane.

상기 공통 바이어스 라인의 상부면 또는 하부면은 굴곡지거나 요철구조를 가질 수 있다.The upper or lower surface of the common bias line may have a curved or uneven structure.

상기 공통 바이어스 라인은 상기 기판으로부터 절연될 수 있다.The common bias line can be isolated from the substrate.

상기 공통 바이어스 라인의 하부면은 상기 제 1 면에 인접하며 외부 전압 인가 배선과 전기적으로 연결될 수 있다. 또는 상기 공통 바이어스 라인의 상부면은 상기 제 2 면에 인접하며 외부 전압 인가 배선과 전기적으로 연결될 수 있다. The lower surface of the common bias line is adjacent to the first surface and can be electrically connected to an external voltage applying wire. Alternatively, the upper surface of the common bias line is adjacent to the second surface and may be electrically connected to an external voltage applying wire.

일 예에 있어서, 상기 기판은 상기 화소 영역과 이격된 광학 블랙(Optical black) 영역을 더 포함하며, 상기 이미지 센서는 상기 광학 블랙 영역에 배치되는 광학 블랙 패턴을 더 포함하되, 상기 광학 블랙 패턴과 상기 외부 전압 인가 배선은 동일한 물질을 포함할 수 있다.In one example, the substrate further includes an optical black area spaced apart from the pixel area, and the image sensor further includes an optical black pattern disposed in the optical black area. The external voltage application wiring may include the same material.

또는, 상기 기판은 상기 화소 영역과 이격된 패드 영역을 더 포함하며, 상기 이미지 센서는 상기 패드 영역에 배치되는 관통 비아를 더 포함하되, 상기 관통 비아와 상기 외부 전압 인가 배선은 동일한 물질을 포함할 수 있다.Alternatively, the substrate may further include a pad area spaced apart from the pixel area, and the image sensor further includes a through via disposed in the pad area, wherein the through via and the external voltage application wiring may include the same material. Can be.

상기 화소 분리부는 상기 깊은 소자분리막과 접하는 채널 스탑 영역을 더 포함할 수 있다. The pixel separation unit may further include a channel stop region in contact with the deep device isolation layer.

상기 이미지 센서는 상기 제 1 면과 접하며 상기 깊은 소자분리막의 길이보다 얕은 깊이를 가지되 상기 깊은 소자분리막과 이격된 얕은 소자분리막을 더 포함할 수 있으며, 상기 채널 스탑 영역은 상기 깊은 소자분리막과 상기 얕은 소자분리막 사이에 배치될 수 있다.The image sensor may further include a shallow device isolation layer that is in contact with the first surface and has a depth that is shallower than the length of the deep device isolation layer, and is spaced apart from the deep device isolation layer, and the channel stop region includes the deep device isolation layer and the It may be disposed between shallow device isolation layers.

상기 다른 과제를 달성하기 위한 본 발명에 따른 이미지 센서의 제조 방법은, 제 1 면과, 상기 제 1 면에 대항되며 빛이 입사되는 제 2 면을 포함하는 기판에 화소 분리부를 형성하여 화소 영역들을 정의하는 단계; 및 각각의 상기 화소 영역에 광전 변환부와 게이트 전극을 형성하는 단계를 포함하되, 상기 화소분리부는 깊은 소자분리막과 상기 깊은 소자분리막 내에 배치되며 음의 전압이 인가되는 공통 바이어스 라인을 포함하도록 형성될 수 있다. A method of manufacturing an image sensor according to the present invention for achieving the above other subject is formed by forming a pixel separation unit on a substrate including a first surface and a second surface opposite to the first surface to which light is incident, thereby forming pixel regions. Defining; And forming a photoelectric conversion unit and a gate electrode in each of the pixel regions, wherein the pixel separation unit is disposed in the deep isolation layer and the deep isolation layer and is formed to include a common bias line to which a negative voltage is applied. Can be.

상기 화소 분리부를 형성하는 단계는, 상기 제 1 면에 인접한 상기 기판을 식각하여 깊은 트렌치를 형성하는 단계; 상기 깊은 트렌치의 측벽과 바닥을 콘포말하게 덮는 상기 깊은 소자분리막을 형성하는 단계; 및 상기 깊은 트렌치를 채우는 상기 공통 바이어스 라인을 형성하는 단계를 포함할 수 있다.The forming of the pixel separation unit may include etching the substrate adjacent to the first surface to form a deep trench; Forming the deep device isolation layer conformally covering sidewalls and a bottom of the deep trench; And forming the common bias line filling the deep trench.

또는, 상기 화소 분리부를 형성하는 단계는, 상기 제 2 면에 인접한 상기 기판을 식각하여 깊은 트렌치를 형성하는 단계; 상기 깊은 트렌치의 측벽과 바닥을 콘포말하게 덮는 상기 깊은 소자분리막을 형성하는 단계; 및 상기 깊은 트렌치를 채우는 상기 공통 바이어스 라인을 형성하는 단계를 포함할 수 있다. Alternatively, forming the pixel separation unit may include etching the substrate adjacent to the second surface to form a deep trench; Forming the deep device isolation layer conformally covering sidewalls and a bottom of the deep trench; And forming the common bias line filling the deep trench.

일 예에 있어서, 상기 기판은 상기 화소 영역과 이격된 광학 블랙(Optical black) 영역을 더 포함하며, 상기 방법은 상기 제 2 면을 덮는 절연막을 형성하는 단계; 및 상기 광학 블랙 영역에서 상기 절연막 내에 배치되는 광학 블랙 패턴을 형성하고 상기 공통 바이어스 라인과 접하는 외부 전압 인가 배선을 형성하는 단계를 더 포함할 수 있다. 상기 광학 블랙 패턴과 상기 외부 전압 인가 배선은 동시에 형성될 수 있다. In one example, the substrate further includes an optical black area spaced apart from the pixel area, and the method includes forming an insulating film covering the second surface; And forming an optical black pattern disposed in the insulating layer in the optical black region and forming an external voltage applying wire contacting the common bias line. The optical black pattern and the external voltage application wiring may be formed at the same time.

또는 상기 기판은 상기 화소 영역과 이격된 패드 영역을 더 포함하며, 상기 방법은, 상기 제 2 면을 덮는 절연막을 형성하는 단계; 및 상기 패드 영역에서 상기 절연막과 상기 기판을 관통하는 관통비아를 형성하고 상기 공통 바이어스 라인과 접하는 외부 전압 인가 배선을 형성하는 단계를 더 포함할 수 있다. 상기 관통비아와 상기 외부 전압 인가 배선은 동시에 형성될 수 있다. Alternatively, the substrate further includes a pad region spaced apart from the pixel region, and the method includes forming an insulating layer covering the second surface; And forming through-vias penetrating the insulating layer and the substrate in the pad region and forming external voltage-applied wiring contacting the common bias line. The through via and the external voltage application wiring may be formed at the same time.

본 발명의 일 예에 따른 이미지 센서는 음의 전압이 인가되는 공통 바이어스 라인이 깊은 소자분리막 내에 배치되므로, 깊은 소자분리막의 측벽에 존재할 수 있는 정공을 잡아주어 암전류 특성을 개선할 수 있다. In the image sensor according to an example of the present invention, since a common bias line to which a negative voltage is applied is disposed in a deep device isolation layer, it is possible to improve dark current characteristics by catching holes that may exist on the sidewalls of the deep device isolation layer.

도 1은 본 발명의 일 예에 따른 이미지 센서의 회로도이다.
도 2는 본 발명의 실시예 1에 따른 이미지 센서의 레이아웃이다.
도 3a 및 3b는 본 발명의 실시예 1에 따라 도 2를 각각 A-A 선 및 B-B선으로 자른 단면도들이다.
도 4a 내지 9a는 도 3a의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 4b 내지 9b는 도 3b의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 10은 본 발명의 실시예 2에 따른 이미지 센서의 레이아웃이다.
도 11은 본 발명의 실시예 2에 따라 도 10을 C-C'선으로 자른 단면도이다.
도 12 내지 17은 도 11의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 18은 본 발명의 실시예 3에 따라 도 10을 C-C'선으로 자른 단면도이다.
도 19는 본 발명의 실시예에 따른 이미지 센서를 포함하는 전자장치를 도시한 블록도이다.
도 20 내지 도 24는 본 발명의 실시 예들에 따른 이미지 촬영 장치가 적용된 멀티미디어 장치의 예들을 보여준다. 1 is a circuit diagram of an image sensor according to an example of the present invention.
2 is a layout of an image sensor according to Embodiment 1 of the present invention.
3A and 3B are cross-sectional views of FIG. 2 taken along line AA and line BB according to Embodiment 1 of the present invention.
4A to 9A are cross-sectional views sequentially illustrating a process of manufacturing an image sensor having a cross section of FIG. 3A.
4B to 9B are cross-sectional views sequentially illustrating a process of manufacturing an image sensor having a cross section of FIG. 3B.
10 is a layout of an image sensor according to Embodiment 2 of the present invention.
11 is a cross-sectional view of FIG. 10 taken along line C-C 'according to Embodiment 2 of the present invention.
12 to 17 are cross-sectional views sequentially illustrating a process of manufacturing an image sensor having a cross section of FIG. 11.
18 is a cross-sectional view of FIG. 10 taken along line C-C 'according to Example 3 of the present invention.
19 is a block diagram illustrating an electronic device including an image sensor according to an embodiment of the present invention.
20 to 24 show examples of a multimedia device to which an image photographing apparatus according to embodiments of the present invention is applied.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.The above objects, other objects, features and advantages of the present invention will be readily understood through the following preferred embodiments associated with the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed contents are thorough and complete and that the spirit of the present invention is sufficiently conveyed to those skilled in the art.

본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. In the present specification, when a component is referred to as being on another component, it means that it may be formed directly on another component, or a third component may be interposed between them. In addition, in the drawings, the thickness of the components is exaggerated for effective description of the technical content.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다. Embodiments described herein will be described with reference to cross-sectional views and / or plan views, which are ideal exemplary views of the present invention. In the drawings, the thicknesses of the films and regions are exaggerated for effective description of technical content. Therefore, the shape of the exemplary diagram may be modified by manufacturing technology and / or tolerance. Accordingly, the embodiments of the present invention are not limited to the specific shapes shown, but also include changes in shapes generated according to the manufacturing process. For example, the etched area illustrated at a right angle may be rounded or have a predetermined curvature. Accordingly, the regions illustrated in the figures have attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific forms of regions of the device and are not intended to limit the scope of the invention. In various embodiments of the present specification, terms such as first and second are used to describe various components, but these components should not be limited by these terms. These terms are only used to distinguish one component from another component. The embodiments described and illustrated herein also include its complementary embodiments.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for describing the embodiments and is not intended to limit the present invention. In the present specification, the singular form also includes the plural form unless otherwise specified in the phrase. As used herein, 'comprises' and / or 'comprising' does not exclude the presence or addition of one or more other components.

이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 일 예에 따른 이미지 센서의 회로도이다. 1 is a circuit diagram of an image sensor according to an example of the present invention.

도 1을 참조하면, 상기 이미지 센서의 단위 화소들 각각은 광전변환 영역(PD), 트랜스퍼 트랜지스터(Tx), 소스 팔로워 트랜지스터(Sx), 리셋 트랜지스터(Rx), 및 선택 트랜지스터(Ax)를 포함할 수 있다. 상기 트랜스퍼 트랜지스터(Tx), 소스 팔로워 트랜지스터(Sx), 리셋 트랜지스터(Rx), 및 선택 트랜지스터(Ax)는 각각 트랜스퍼 게이트(TG), 소스 팔로워 게이트(SF), 리셋 게이트(RG) 및 선택 게이트(SEL)을 포함한다. 상기 광전변환 영역(PD)에, 광전변환부가 제공된다. 상기 광전변환부는 N형 불순물 영역과 P형 불순물 영역을 포함하는 포토다이오드일 수 있다. 상기 트랜스퍼 트랜지스터(Tx)의 드레인은 부유확산 영역(FD)으로 이해될 수 있다. 상기 부유확산 영역(FD)은 상기 리셋 트랜지스터(Rx, reset transistor)의 소오스일 수 있다. 상기 부유확산 영역(FD)은 상기 소스 팔로워 트랜지스터(Sx, source follower transistor)의 소스 팔로워 게이트(SF)와 전기적으로 연결될 수 있다. 상기 소스 팔로워 트랜지스터(Sx)는 상기 선택 트랜지스터(Ax, selection transistor)에 연결된다. 상기 리셋 트랜지스터(Rx), 상기 소스 팔로워 트랜지스터(Sx) 및 상기 선택 트랜지스터(Ax)는 이웃하는 화소들에 의해 서로 공유될 수 있으며, 이에 의해 집적도가 향상될 수 있다. Referring to FIG. 1, each of the unit pixels of the image sensor includes a photoelectric conversion region PD, a transfer transistor Tx, a source follower transistor Sx, a reset transistor Rx, and a selection transistor Ax. Can be. The transfer transistor Tx, the source follower transistor Sx, the reset transistor Rx, and the selection transistor Ax are the transfer gate TG, the source follower gate SF, the reset gate RG, and the selection gate ( SEL). In the photoelectric conversion region PD, a photoelectric conversion unit is provided. The photoelectric conversion unit may be a photodiode including an N-type impurity region and a P-type impurity region. The drain of the transfer transistor Tx may be understood as a floating diffusion region FD. The floating diffusion region FD may be a source of the reset transistor (Rx). The floating diffusion region FD may be electrically connected to a source follower gate SF of the source follower transistor (Sx). The source follower transistor Sx is connected to the selection transistor (Ax). The reset transistor Rx, the source follower transistor Sx, and the select transistor Ax may be shared with each other by neighboring pixels, whereby the degree of integration can be improved.

상기 이미지 센서의 동작을 도 1을 참조하여 설명하면 다음과 같다. 먼저, 빛이 차단된 상태에서 상기 리셋 트랜지스터(Rx)의 드레인과 상기 소스 팔로워 트랜지스터(Sx)의 드레인에 전원전압(V_DD)을 인가하고 상기 리셋 트랜지스터(Rx)를 턴온시켜 상기 부유확산 영역(FD)에 잔류하는 전하들을 방출시킨다. 그 후, 상기 리셋 트랜지스터(Rx)를 오프(OFF)시키고, 외부로부터의 빛을 상기 광전변환 영역(PD)에 입사시키면, 상기 광전변환 영역(PD)에서 전자-정공 쌍이 생성된다. 정공은 상기 P형 불순물 주입 영역쪽으로, 전자는 상기 N형 불순물 주입 영역으로 이동하여 축적된다. 상기 트랜스퍼 트랜지스터(Tx)를 온(ON) 시키면, 이러한 전자와 같은 전하는 상기 부유확산 영역(FD)으로 전달되어 축적된다. 축적된 전하량에 비례하여 상기 소스 팔로워 트랜지스터(Sx)의 게이트 바이어스가 변하여, 상기 소스 팔로워 트랜지스터(Sx)의 소오스 전위의 변화를 초래하게 된다. 이때 상기 선택 트랜지스터(Ax)를 온(ON) 시키면, 칼럼 라인으로 전하에 의한 신호가 읽히게 된다. The operation of the image sensor will be described with reference to FIG. 1 as follows. First, a power supply voltage V _DD is applied to the drain of the reset transistor Rx and the drain of the source follower transistor Sx while the light is blocked, and the reset transistor Rx is turned on to turn on the floating diffusion region ( FD) is discharged. Thereafter, when the reset transistor Rx is turned off and light from the outside is incident on the photoelectric conversion region PD, an electron-hole pair is generated in the photoelectric conversion region PD. Holes move toward the P-type impurity implantation region and electrons accumulate by moving to the N-type impurity implantation region. When the transfer transistor Tx is turned on, charges such as electrons are transferred to and accumulated in the floating diffusion region FD. The gate bias of the source follower transistor Sx changes in proportion to the accumulated amount of charge, resulting in a change in source potential of the source follower transistor Sx. At this time, when the selection transistor Ax is turned on, a signal due to electric charge is read into the column line.

도 2는 본 발명의 일 예에 따른 이미지 센서의 레이아웃이다. 도 3a 및 3b는 본 발명의 실시예 1에 따라 도 2를 각각 A-A 선 및 B-B선으로 자른 단면도들이다.2 is a layout of an image sensor according to an example of the present invention. 3A and 3B are cross-sectional views of FIG. 2 taken along line A-A and line B-B according to Embodiment 1 of the present invention.

도 1, 2, 3a 및 3b를 참조하면, 단위 화소 영역들(UP)을 포함하는 기판(2)이 제공된다. 상기 기판(2)은 실리콘 웨이퍼이거나 SOI(Silicon on insulator) 기판 또는 반도체 에피택시얼층일 수 있다. 상기 기판(2)은 서로 대향되는 제 1 면(2a)과 제 2 면(2b)을 포함한다. 상기 제 2 면(2b)으로는 빛이 입사될 수 있다. 1, 2, 3A and 3B, a substrate 2 including unit pixel regions UP is provided. The substrate 2 may be a silicon wafer, a silicon on insulator (SOI) substrate, or a semiconductor epitaxial layer. The substrate 2 includes first and second surfaces 2a and 2b that face each other. Light may be incident on the second surface 2b.

상기 기판(2)에는 화소분리부(12)가 배치되어 단위 화소 영역들(UP)을 각각 분리시킨다. 상기 화소분리부(12)는 평면상 그물망 구조를 가질 수 있다. 상기 화소분리부(12)는 상기 기판(2)의 두께에 대응되는 높이를 가질 수 있다. 상기 화소분리부(12)는 상기 기판(2)의 상기 제 1 면(2a)과 상기 제 2 면(2b)을 연결시킬 수 있다. 상기 화소분리부(12)는 서로 접하는 깊은 소자분리막(11)와 상기 깊은 소자분리막(11) 내에 배치되는 공통 바이어스 라인(13)을 포함할 수 있다. 상기 화소분리부(12)는 상기 깊은 소자분리막(11)과 접하는 채널 스탑 영역(10)을 더 포함할 수 있다. 상기 깊은 소자분리막(11)는 상기 기판(2)과 굴절률이 다른 절연물질로 형성될 수 있다. 예를 들면, 상기 깊은 소자 분리막(DTI)은 실리콘 산화막, 실리콘질화막 및 실리콘산화질화막 중에 선택되는 적어도 하나의 물질로 형성될 수 있다. 본 실시예 1에서 상기 깊은 소자분리막(11)는 상기 제 1 면(2a)과 접하며 상기 제 2 면(2b)으로부터 이격될 수 있다. 상기 깊은 소자분리막(11)의 제 2 면(2b)에 인접한 상부면은 굴곡지거나 요철구조를 가질 수 있다. 이웃하는 2개의 화소 영역들(UP) 사이에서의 상기 제 2 면(2b)으로부터 상기 깊은 소자분리막(11)의 상부면(6)까지의 제 1 거리(D1)는 이웃하는 4개의 상기 화소 영역들(UP)이 동시에 인접한 곳에서의 상기 제 2 면(2b)으로부터 상기 깊은 소자분리막(11)의 상부면(6a) 까지의 제 2 거리(D2)와 같거나 보다 멀다. A pixel separation unit 12 is disposed on the substrate 2 to separate unit pixel areas UP. The pixel separation unit 12 may have a mesh structure on a plane. The pixel separation unit 12 may have a height corresponding to the thickness of the substrate 2. The pixel separation unit 12 may connect the first surface 2a and the second surface 2b of the substrate 2. The pixel separation unit 12 may include a deep device isolation layer 11 in contact with each other and a common bias line 13 disposed in the deep device isolation layer 11. The pixel separation unit 12 may further include a channel stop region 10 in contact with the deep device isolation layer 11. The deep device isolation layer 11 may be formed of an insulating material having a different refractive index from the substrate 2. For example, the deep device isolation layer (DTI) may be formed of at least one material selected from a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. In the first embodiment, the deep isolation layer 11 is in contact with the first surface 2a and may be spaced apart from the second surface 2b. The upper surface adjacent to the second surface 2b of the deep isolation layer 11 may have a curved or uneven structure. The first distance D1 from the second surface 2b between the two adjacent pixel areas UP to the upper surface 6 of the deep isolation layer 11 is four adjacent pixel areas. Fields UP are equal to or greater than the second distance D2 from the second surface 2b at the same time to the upper surface 6a of the deep device isolation layer 11.

상기 공통 바이어스 라인(13)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘, 금속 실리사이드 및 금속 함유막 중에 적어도 하나로 형성될 수 있다. 상기 깊은 소자분리막(11)의 상부면이 굴곡지거나 요철구조를 가지므로 상기 공통 바이어스 라인(13)의 상부면도 굴곡지거나 요철구조를 가질 수 있다. 상기 공통 바이어스 라인(13)의 일 단부에 라인 가장자리부(13a)가 배치될 수 있다. 상기 가장 자리부(13a)는 상기 제 1 면(2a)에 인접한 가장자리 콘택(130)과 외부 전압 인가 배선(132)과 전기적으로 연결될 수 있다. 상기 외부 전압 인가 배선(132)을 통해 상기 공통 바이어스 라인(13)에 음의 전압이 인가될 수 있다. 이로써 상기 깊은 소자분리막(11)의 표면에 존재할 수 있는 정공들을 잡아주어 암전류 특성을 개선시킬 수 있다. The common bias line 13 may be formed of at least one of polysilicon, metal silicide, and metal-containing film doped or doped with impurities. Since the upper surface of the deep device isolation layer 11 has a curved or uneven structure, the upper surface of the common bias line 13 may also have a curved or uneven structure. A line edge portion 13a may be disposed at one end of the common bias line 13. The edge portion 13a may be electrically connected to the edge contact 130 adjacent to the first surface 2a and the external voltage applying wire 132. A negative voltage may be applied to the common bias line 13 through the external voltage application wiring 132. As a result, it is possible to improve dark current characteristics by holding holes that may exist on the surface of the deep device isolation layer 11.

상기 채널 스탑 영역(10)은 상기 제 2 면(2b)과 접할 수 있다. 예를 들면 상기 광전변환부(PD)에는 N형의 불순물이 도핑되고 상기 채널 스탑 영역(10)에는 P형의 불순물이 도핑될 수 있다. 상기 화소분리부(12)가 상기 기판(2) 내에 제 1 면(2a)으로부터 제 2 면(2b)까지 걸쳐 형성되므로, 화소 영역(UP) 별로 확실히 분리시킬 수 있어, 경사지게 입사되는 빛의 크로스 토크를 확실히 방지할 수 있다. 또한 상기 광전 변환부(PD)가 상기 화소분리부(12)의 측벽과 접하며 면적이 각 화소 영역(UP)의 면적과 동일하게 되므로, 수광 면적이 넓어져 필 팩터(fill factor)를 개선시킬 수 있다. The channel stop region 10 may contact the second surface 2b. For example, an N-type impurity may be doped into the photoelectric conversion part PD, and a P-type impurity may be doped into the channel stop region 10. Since the pixel separation unit 12 is formed in the substrate 2 from the first surface 2a to the second surface 2b, it is possible to reliably separate each pixel area UP, and thus cross the light incident obliquely. Torque can be reliably prevented. In addition, since the photoelectric conversion part PD is in contact with the sidewall of the pixel separation part 12 and the area is the same as the area of each pixel area UP, the light receiving area is widened to improve the fill factor. have.

상기 제 1 면(2a)에는 복수의 트랜지스터들(Tx1, Tx2, Rx, Dx, Sx)과 배선들이 배치된다. 상기 광전 변환부(PD) 상에는 웰 영역(PW)이 배치된다. 예를 들면 상기 웰 영역(PW)에는 P형의 불순물이 도핑될 수 있다. 상기 웰 영역(PW) 상에는 얕은 소자 분리막들(STI)이 배치되어 상기 트랜지스터들(Tx1, Tx2, Rx, Dx, Sx)의 활성 영역(AR)을 정의한다. 상기 얕은 소자분리막(STI)은 상기 깊은 소자분리막(11)보다 얕은 깊이를 가질 수 있다. 일부 영역에서는 상기 얕은 소자분리막(STI)과 상기 깊은 소자분리막(11)가 서로 하나로 연결될 수 있다. 도 3a에서 화소 영역들(UP) 사이에서 상기 얕은 소자분리막(STI)과 상기 깊은 소자분리막(11)은 역'T'자 형태를 이룰 수 있다. A plurality of transistors Tx1, Tx2, Rx, Dx, and Sx and wirings are disposed on the first surface 2a. The well region PW is disposed on the photoelectric conversion part PD. For example, a P-type impurity may be doped in the well region PW. Shallow device isolation layers STI are disposed on the well region PW to define the active region AR of the transistors Tx1, Tx2, Rx, Dx, and Sx. The shallow device isolation layer STI may have a shallower depth than the deep device isolation layer 11. In some regions, the shallow device isolation layer STI and the deep device isolation layer 11 may be connected to each other. In FIG. 3A, the shallow device isolation layer STI and the deep device isolation layer 11 may have an inverted 'T' shape between the pixel regions UP.

각각의 화소 영역(UP)에서 상기 기판(2)의 상기 제 1 면(2a) 상에는 트랜스퍼 트랜지스터(Tx1)의 게이트 전극인 트랜스퍼 게이트(TG)이 배치된다. 상기 트랜스퍼 게이트(TG)과 상기 기판(2) 사이에는 게이트 절연막(24)이 개재된다. 상기 트랜스퍼 게이트(TG)의 상부면은 상기 기판(2)의 상기 제 1 면(1a) 보다 높으며 하부면은 상기 기판(2) 속의 상기 웰(PW) 내에 배치된다. 즉, 상기 트랜스퍼 게이트(TG)는 상기 기판(2) 상으로 돌출된 돌출부(21)와 상기 기판(2) 속으로 연장된 함몰부(22)를 포함한다. 상기 함몰부(22)의 일 상부 측벽과 상기 얕은 소자 분리막(STI) 사이의 상기 기판(2)에는 부유 확산 영역(FD)이 배치된다. 상기 부유 확산 영역(FD)에는 상기 웰 영역(PW)에 도핑된 불순물의 도전형과 반대되는 도전형의 불순물이 도핑될 수 있다. 상기 부유 확산 영역(FD)에는 예를 들면 N형의 불순물이 도핑될 수 있다. In each pixel area UP, a transfer gate TG, which is a gate electrode of the transfer transistor Tx1, is disposed on the first surface 2a of the substrate 2. A gate insulating film 24 is interposed between the transfer gate TG and the substrate 2. The upper surface of the transfer gate TG is higher than the first surface 1a of the substrate 2 and a lower surface is disposed in the well PW in the substrate 2. That is, the transfer gate TG includes a protrusion 21 protruding onto the substrate 2 and a depression 22 extending into the substrate 2. A floating diffusion region FD is disposed on the substrate 2 between an upper sidewall of the depression 22 and the shallow device isolation layer STI. The floating diffusion region FD may be doped with an impurity of a conductivity type opposite to the conductivity type of the impurity doped in the well region PW. An N-type impurity may be doped into the floating diffusion region FD, for example.

상기 얕은 소자 분리막(STI)에 의해 상기 트랜스퍼 게이트(TG)와 이격된 활성 영역(AR)에는 접지용 불순물 주입 영역(26)이 배치된다. 상기 접지용 불순물 주입 영역(26)에는 상기 웰 영역(PW)에 도핑된 불순물의 도전형과 같은 도전형의 불순물이 도핑될 수 있다. 예를 들면, 상기 접지용 불순물 주입 영역(26)에는 P형의 불순물이 도핑될 수 있다. 이때 상기 접지용 불순물 주입 영역(26)에 도핑된 불순물의 농도는 상기 웰 영역(PW)에 도핑된 불순물의 농도보다 높을 수 있다. 상기 부유 확산 영역(FD)와 상기 불순물 주입 영역(26)은 상기 제 1 면(2a) 상에 배치되는 복수개의 콘택 및 배선들(30)과 전기적으로 연결될 수 있다. 상기 제 1 면(2a)은 복수개의 층간절연막들(32)로 덮일 수 있다. An impurity implantation region 26 for ground is disposed in the active region AR spaced apart from the transfer gate TG by the shallow device isolation layer STI. An impurity of a conductivity type, such as a conductivity type of an impurity doped in the well region PW, may be doped into the ground impurity implantation region 26. For example, a P-type impurity may be doped into the ground impurity implantation region 26. At this time, the concentration of impurities doped in the ground impurity implantation region 26 may be higher than the concentration of impurities doped in the well region PW. The floating diffusion region FD and the impurity implantation region 26 may be electrically connected to a plurality of contacts and wirings 30 disposed on the first surface 2a. The first surface 2a may be covered with a plurality of interlayer insulating films 32.

상기 제 2 면(2b)의 전면은 반사방지막(38)으로 덮일 수 있다. 각각의 화소 영역(UP)에서 상기 반사방지막(38) 상에는 칼라필터(42)와 마이크로렌즈(44)가 배치될 수 있다. 컬러 필터(42)는 매트릭스 형태로 배열된 컬러 필터 어레이에 포함될 수 있다. 일 실시예에서, 상기 컬러 필터 어레이는 레드 필터, 그린 필터 및 블루 필터를 포함하는 베이어 패턴(Bayer pattern)을 가질 수 있다. 다른 실시예에서, 상기 컬러 필터 어레이는 옐로우 필터, 마젠타 필터 및 시안 필터를 포함할 수 있다. 또한, 상기 컬러 필터 어레이는 화이트 필터를 추가적으로 구비할 수 있다. The front surface of the second surface 2b may be covered with an anti-reflection film 38. A color filter 42 and a micro lens 44 may be disposed on the anti-reflection layer 38 in each pixel area UP. The color filters 42 may be included in a color filter array arranged in a matrix form. In one embodiment, the color filter array may have a Bayer pattern including a red filter, a green filter, and a blue filter. In another embodiment, the color filter array may include a yellow filter, a magenta filter, and a cyan filter. In addition, the color filter array may additionally include a white filter.

도 4a 내지 9a는 도 3a의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 4b 내지 9b는 도 3b의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.4A to 9A are cross-sectional views sequentially illustrating a process of manufacturing an image sensor having a cross section of FIG. 3A. 4B to 9B are cross-sectional views sequentially illustrating a process of manufacturing an image sensor having a cross section of FIG. 3B.

도 4a 및 4b를 참조하면, 서로 대향되는 제 1 면(2a)과 제 2 면(2b)을 가지는 기판(2)을 준비한다. 상기 기판(2)은 실리콘 웨이퍼, 또는 이 위에 형성된 실리콘 에피택시얼층 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 기판(2)에는 예를 들면 P형의 불순물이 도핑될 수 있다. 상기 기판(2)에 이온 주입 공정을 진행하여 광전변환부(PD)와 웰 영역(PW)을 형성할 수 있다. 상기 광전변환부(PD)는 예를 들면 N형의 불순물을 도핑하여 형성될 수 있고 상기 웰 영역(PW)은 예를 들면 P형의 불순물을 도핑하여 형성될 수 있다. 상기 광전변환부(PD) 및/또는 상기 웰 영역(PW)의 형성 순서는 후속의 화소분리부(12)를 형성한 후에 진행될 수도 있다. 상기 제 1 면(2a) 상에 제 1 마스크 패턴(3)을 형성한다. 상기 제 1 마스크 패턴(3)을 식각마스크로 이용하여 상기 제 1 면(2a)에 인접한 상기 기판(2)을 식각하여 제 1 깊이(D3)의 제 1 트렌치(4)를 형성한다.4A and 4B, a substrate 2 having a first surface 2a and a second surface 2b facing each other is prepared. The substrate 2 may be a silicon wafer, a silicon epitaxial layer formed thereon, or a silicon on insulator (SOI) substrate. The substrate 2 may be doped with P-type impurities, for example. An ion implantation process may be performed on the substrate 2 to form a photoelectric conversion part PD and a well region PW. The photoelectric conversion part PD may be formed by, for example, doping an N-type impurity, and the well region PW may be formed by, for example, doping a P-type impurity. The formation order of the photoelectric conversion part PD and / or the well region PW may be performed after forming the subsequent pixel separation part 12. A first mask pattern 3 is formed on the first surface 2a. The substrate 2 adjacent to the first surface 2a is etched using the first mask pattern 3 as an etch mask to form a first trench 4 of a first depth D3.

도 5a 및 5b를 참조하면, 상기 제 1 트렌치(4)를 채우는 절연막을 형성하고 평탄화 식각 공정을 진행하여 상기 제 1 면(2a)을 노출시키고 얕은 소자분리막(STI)을 형성한다.5A and 5B, an insulating layer filling the first trench 4 is formed and a planarization etching process is performed to expose the first surface 2a and to form a shallow device isolation layer STI.

도 6a 및 6b를 참조하면, 상기 제 1 면(1a)을 덮으며 상기 화소 영역들(UP)을 정의하는 제 2 마스크 패턴(5)을 형성한다. 상기 제 2 마스크 패턴(5)을 식각 마스크로 이용하여 상기 얕은 소자분리막(STI)과 상기 기판(2)을 식각하여 제 2 깊이(D4)의 제 2 트렌치(6)를 형성한다. 상기 제 2 트렌치(6)는 복수개의 서로 교차하는 그루브들이 모여있는 그물 형태로 형성될 수 있다. 이때 이웃하는 두개의 화소 영역들(UP) 사이에서 상기 기판(2)이 식각되는 양보다 이웃하는 네개의 화소 영역들(UP) 사이에서 상기 기판(2)이 식각되는 양이 더욱 많을 수 있다. 즉, 상기 그루브들이 교차하는 지점에서 상기 기판(2)의 식각량이 더욱 많을 수 있다. 이로써 이 지점에서 상기 제 2 트렌치(6)는 상기 제 2 깊이(D4)와 같거나 보다 깊은 제 3 깊이(D5)를 가질 수 있다. 이로써 상기 제 2 트렌치(6)의 하부면은 굴곡지거나 요철구조를 가질 수 있다. 즉, 이웃하는 두개의 화소 영역들(UP) 사이에서의 상기 제 2 면(2b)으로부터 상기 제 2 트렌치(6)의 하부면(6)의 제 1 높이(H1)는 이웃하는 네개의 화소 영역들(UP) 사이에서의 상기 제 2 면(2b)으로부터 상기 제 2 트렌치(6)의 하부면(6a)의 제 2 높이(H2)와 같거나 보다 높을 수 있다. 상기 제 2 마스크 패턴(5)으로 덮이고 상기 제 2 트렌치(6)가 형성된 상태에서 상기 기판(2)에 대하여 이온주입 공정(P1)을 진행하여 상기 제 2 트렌치(6)의 하부면에 채널 스탑 영역(10)을 형성한다. 상기 채널 스탑 영역(10)은 예를 들면 P형의 불순물을 도핑하여 형성될 수 있다. 6A and 6B, a second mask pattern 5 defining the pixel areas UP is formed by covering the first surface 1a. The shallow device isolation layer STI and the substrate 2 are etched using the second mask pattern 5 as an etch mask to form a second trench 6 of a second depth D4. The second trench 6 may be formed in a net shape in which a plurality of grooves intersecting each other are gathered. In this case, the amount of the substrate 2 etched between the neighboring four pixel regions UP may be greater than the amount of the etched substrate 2 between the two neighboring pixel regions UP. That is, the etching amount of the substrate 2 may be greater at a point where the grooves intersect. Accordingly, at this point, the second trench 6 may have a third depth D5 equal to or deeper than the second depth D4. Accordingly, the lower surface of the second trench 6 may have a curved or uneven structure. That is, the first height H1 of the lower surface 6 of the second trench 6 from the second surface 2b between the two adjacent pixel areas UP is four neighboring pixel areas It may be equal to or higher than the second height H2 of the lower surface 6a of the second trench 6 from the second surface 2b between the fields UP. In the state covered with the second mask pattern 5 and the second trench 6 is formed, an ion implantation process P1 is performed on the substrate 2 to channel stop on the lower surface of the second trench 6 The region 10 is formed. The channel stop region 10 may be formed, for example, by doping P-type impurities.

도 7a 및 7b를 참조하면, 상기 제 2 마스크 패턴(5)을 제거한 후에, 절연막(11)을 콘포말하게 적층하여 상기 제 2 트렌치(6)의 측벽과 바닥을 덮는다. 그리고 도전막(13)을 적층하여 상기 제 2 트렌치(6)를 채운다. 평탄화식각 공정을 진행하여 상기 제 2 트렌치(6) 안에 깊은 소자분리막(11)과 공통 바이어스 라인(13) 및 라인 가장자리부(13a)을 형성하고 상기 제 1 면(2a)을 노출시킨다. 이로써 상기 깊은 소자분리막(11)과 채널 스탑 영역(10) 및 상기 공통 바이어스 라인(13)을 포함하는 화소분리부(12)가 형성되고 이로 인해 화소 영역들(UP)이 분리될 수 있다. 7A and 7B, after removing the second mask pattern 5, the insulating layer 11 is conformally stacked to cover sidewalls and bottoms of the second trench 6. Then, the conductive film 13 is stacked to fill the second trench 6. A flattening etching process is performed to form a deep device isolation layer 11 and a common bias line 13 and a line edge portion 13a in the second trench 6 and expose the first surface 2a. As a result, the pixel isolation unit 12 including the deep device isolation layer 11, the channel stop region 10, and the common bias line 13 is formed, and thus the pixel regions UP may be separated.

도 8a 및 8b를 참조하면, 상기 제 1 면(2a) 상에 게이트 절연막(24)과 트랜스퍼 게이트(TG)을 형성하고, 부유 확산 영역(FD)와 접지용 이온 주입 영역(26)을 형성한다. 상기 제 1 면(2a) 상에 컨택과 배선들(30)과 층간절연막들(32)을 형성한다. 이때 상기 라인 가장자리부(13a)과 접하는 가장자리 콘택(130)과 외부 전압 인가 배선(132)을 동시에 형성할 수 있다. 8A and 8B, a gate insulating film 24 and a transfer gate TG are formed on the first surface 2a, and a floating diffusion region FD and an ion implantation region 26 for grounding are formed. . Contact and wirings 30 and interlayer insulating films 32 are formed on the first surface 2a. At this time, the edge contact 130 contacting the line edge portion 13a and the external voltage applying wire 132 may be simultaneously formed.

도 8a, 8b, 9a 및 9b를 참조하면, 상기 기판(2)을 뒤집어 상기 제 2 면(2b)이 위를 향하도록 한다. 그라인딩 또는 CMP(chemicla mechanical polishing) 공정을 진행하여 상기 제 2 면(2b)에 인접한 상기 기판(2)을 제 1 두께(T1) 만큼 제거하고 상기 채널 스탑 영역(10)을 노출시킨다. 만약 상기 화소 분리부(12)가 상기 깊은 소자분리막(11)만으로 형성될 경우, 상기 제 2 트렌치(6) 형성시 깊이에 산포가 발생할 수 있다. 이로 인해 상기 깊은 소자분리막(11)의 하부면의 깊이에도 산포가 발생할 수 있고, 이러한 깊이의 산포에 의해 상기 그라인딩 또는 CMP 공정시 최종적으로 형성되는 상기 기판(2)의 제 2 면(2b)의 표면 평탄도 또는 균일도가 저하될 수 있다. 또한 상기 그라인딩 또는 CMP 공정 동안 상기 기판(2)과 상기 깊은 소자분리막(11) 사이 계면에 스트레스가 작용하여 결함이 증가될 수 있다. 이러한 표면 균일도 저하나 결함 증가로 인해 화소별 색상 차이나 암전류 특성이 저하될 수 있다. 그러나 본 발명에서는 상기 그라인딩 또는 CMP 공정시 상기 깊은 소자분리막(11)이 노출되지 않고 상기 채널 스탑 영역(10)이 노출되므로 상기 그라인동 또는 CMP 공정시, 표면 균일도를 향상시키고 결함 발생을 줄일 수 있다. 이로써 암전류 특성을 개선하고 고화질의 이미지 센서를 구현할 수 있다. 8A, 8B, 9A, and 9B, the substrate 2 is turned over so that the second surface 2b faces upward. The substrate 2 adjacent to the second surface 2b is removed by a first thickness T1 by grinding or chemicla mechanical polishing (CMP), and the channel stop region 10 is exposed. If the pixel separation unit 12 is formed only of the deep device isolation layer 11, scattering may occur at a depth when the second trench 6 is formed. Due to this, scattering may occur even in the depth of the lower surface of the deep device isolation layer 11, and the scattering of the depth may cause the second surface 2b of the substrate 2 to be finally formed during the grinding or CMP process. Surface flatness or uniformity may be lowered. Also, during the grinding or CMP process, stress may be applied to an interface between the substrate 2 and the deep device isolation layer 11 to increase defects. Due to such a decrease in surface uniformity or an increase in defects, color difference or dark current characteristics of each pixel may be deteriorated. However, in the present invention, since the deep device isolation layer 11 is not exposed during the grinding or CMP process, and the channel stop region 10 is exposed, it is possible to improve surface uniformity and reduce defects during the grinding copper or CMP process. . As a result, the dark current characteristics can be improved and a high-quality image sensor can be implemented.

후속으로 도 3a 및 3b를 참조하면, 상기 제 2 면(2b) 상에 반사방지막(38), 제 1 절연막(39), 제 2 절연막(40), 컬러 필터(42) 및 마이크로 렌즈(44)를 형성한다.3A and 3B, the antireflection film 38, the first insulating film 39, the second insulating film 40, the color filter 42, and the micro lens 44 on the second surface 2b To form.

<실시예 2><Example 2>

도 10은 본 발명의 실시예 2에 따른 이미지 센서의 레이아웃이다. 도 11은 본 발명의 실시예 2에 따라 도 10을 C-C'선으로 자른 단면도이다.10 is a layout of an image sensor according to Embodiment 2 of the present invention. 11 is a cross-sectional view of FIG. 10 taken along line C-C 'according to Embodiment 2 of the present invention.

도 10 및 11을 참조하면, 본 실시예 2에 따른 이미지 센서에 포함되는 기판(2)은 단위 화소 영역들(UP)이 배치되는 화소부(PR), 상기 화소부(PR)와 각각 이격되는 광학 블랙 영역(OB)와 패드 영역(TR) 및 상기 라인 가장자리부(13a)가 배치되는 가장자리 영역(ER)를 포함한다. 화소 분리부(12)는 깊은 소자분리막(11), 공통 바이어스 라인(13), 채널 스탑 영역(10) 및 얕은 소자분리막(STI)을 포함한다. 이때 상기 깊은 소자분리막(11)은 제 2 면(2b)과 접하되 상기 제 1 면(2a)과는 이격될 수 있다. 상기 채널 스탑 영역(10)은 상기 얕은 소자분리막(STI)과 상기 깊은 소자분리막(11) 사이에 배치될 수 있다. 상기 깊은 소자분리막(11)과 상기 공통 소오스 라인(13)의 하부면은 굴곡지거나 요철구조를 가질 수 있다. 상기 광학 블랙 영역(OB)에는 광학 블랙 패턴(50)이 배치될 수 있다. 상기 패드 영역(TR)에는 상기 제 1 절연막(39), 상기 반사방지막(38) 및 상기 기판(2)을 관통하는 관통 비아(52)가 배치될 수 있다. 상기 관통 비아(52)와 상기 기판(2) 사이에는 절연 스페이서(46)이 개재될 수 있다. 상기 관통 비아(52)에는 솔더볼(54)이 부착될 수 있다. 상기 가장자리 영역(ER)에서 상기 제 1 절연막(39) 내에는 상기 라인 가장자리 부(13a)와 접하는 가장자리 콘택(130)과 외부 전압 인가 배선(132)이 배치될 수 있다. 상기 관통 비아(52), 상기 광학 블랙 패턴(50) 및 상기 외부 전압 인가 배선(132)은 동일한 물질로 예를 들면 텅스텐으로 형성될 수 있다. 10 and 11, the substrate 2 included in the image sensor according to the second embodiment is spaced apart from the pixel portion PR where the unit pixel areas UP are disposed and the pixel portion PR, respectively. It includes an optical black area OB, a pad area TR, and an edge area ER in which the line edge portion 13a is disposed. The pixel separator 12 includes a deep device isolation layer 11, a common bias line 13, a channel stop region 10, and a shallow device isolation layer STI. At this time, the deep isolation layer 11 is in contact with the second surface (2b), but may be spaced apart from the first surface (2a). The channel stop region 10 may be disposed between the shallow device isolation layer STI and the deep device isolation layer 11. The deep device isolation layer 11 and lower surfaces of the common source line 13 may have a curved or uneven structure. An optical black pattern 50 may be disposed in the optical black area OB. A through via 52 penetrating the first insulating layer 39, the anti-reflection layer 38 and the substrate 2 may be disposed in the pad area TR. An insulating spacer 46 may be interposed between the through via 52 and the substrate 2. A solder ball 54 may be attached to the through via 52. In the edge region ER, an edge contact 130 and an external voltage application wiring 132 in contact with the line edge portion 13a may be disposed in the first insulating layer 39. The through via 52, the optical black pattern 50, and the external voltage application wiring 132 may be formed of the same material, for example, tungsten.

상기 광학 블랙 패턴(50)은 그 밑에 배치되는 기준 화소로 입사되는 빛을 차단하는 역할을 한다. 빛이 차단된 광전변환부로부터 발생될 수 있는 전하량을 감지하여 화소 영역들(UP)로부터 감지되는 전하량과 비교하고 상기 단위 전하량과 상기 기준 전하량의 차이값을 계산하여 각 단위 화소로부터 감지되는 신호를 산출할 수 있다.The optical black pattern 50 serves to block light incident to the reference pixel disposed thereunder. Detects the amount of charge that can be generated from the photoelectric conversion unit that is blocked from light, compares the amount of charge detected from the pixel areas UP, and calculates the difference between the unit charge amount and the reference charge amount to calculate the signal detected from each unit pixel. Can be calculated.

그 외의 구성은 실시예 1과 동일/유사할 수 있다.Other configurations may be the same / similar to Example 1.

도 12 내지 17은 도 11의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.12 to 17 are cross-sectional views sequentially illustrating a process of manufacturing an image sensor having a cross section of FIG. 11.

도 12를 참조하면, 도 4a와 같이 제 1 트렌치(4)를 형성한 후에, 제 1 마스크 패턴(3)을 덮으며 채널 스탑 영역(10)을 한정하는 제 2 마스크 패턴(5)을 형성한다. 상기 제 2 마스크 패턴(5)을 이온 주입 마스크로 이용하여 상기 기판(2)에 불순물을 도핑하여 상기 채널 스탑 영역(10)을 형성한다. 상기 채널 스탑 영역(10)은 예를 들면 P형의 불순물로 도핑할 수 있다. Referring to FIG. 12, after forming the first trench 4 as shown in FIG. 4A, a second mask pattern 5 is formed that covers the first mask pattern 3 and defines the channel stop region 10. . The channel stop region 10 is formed by doping impurities into the substrate 2 using the second mask pattern 5 as an ion implantation mask. The channel stop region 10 may be doped with P-type impurities, for example.

도 13을 참조하면, 상기 제 1 및 제 2 마스크 패턴들(3, 5)을 선택적으로 제거하여 제 1 트렌치(4)를 노출시킨다. 절연막을 적층하여 상기 제 1 트렌치(4)를 채우고 평탄화식각하여 얕은 소자분리막(STI)을 형성한다.Referring to FIG. 13, the first trench 4 is exposed by selectively removing the first and second mask patterns 3 and 5. The insulating layer is stacked to fill the first trench 4 and planarized to form a shallow device isolation layer STI.

도 14를 참조하면, 도 9a를 참조하여 설명한 바와 같이, 상기 기판(2)의 제 1 면(2a)에 게이트 절연막(24), 트랜스퍼 게이트(TG), 부유 확산 영역(FD), 접지용 이온 주입 영역(26), 컨택 및 배선들(30), 그리고 층간절연막들(32)을 형성한다. 이때 도 9a와는 다르게 가장자리 콘택(130)과 외부 전압 인가 배선(132)은 형성되지 않는다.Referring to FIG. 14, as described with reference to FIG. 9A, a gate insulating film 24, a transfer gate (TG), a floating diffusion region (FD), and ground ions on the first surface 2a of the substrate 2 The injection region 26, the contact and wirings 30, and the interlayer insulating films 32 are formed. At this time, unlike the FIG. 9A, the edge contact 130 and the external voltage application wiring 132 are not formed.

도 15를 참조하면, 상기 기판(2)을 뒤집고, 그라인딩 또는 CMP 공정을 진행하여 상기 기판(2)의 제 2 면(2b)에 인접한 부분을 소정 두께만큼 제거할 수 있다. 이때 상기 그라인딩 또는 CMP 공정시 깊은 소자분리막(11)이 노출되지 않으므로, 기판의 표면 평탄도 또는 균일도 저하를 막을 수 있고 결함 발생을 줄일 수 있다. 상기 제 2 면(2b)에 인접한 상기 기판(2)을 식각하여 상기 채널 스탑 영역(10)을 노출시키는 제 2 트렌치(6)를 형성한다. 절연막과 도전막을 차례로 적층하여 상기 제 2 트렌치(6)를 채우고 평탄화 식각하여 깊은 소자분리막(11)과 공통 바이어스 라인(13) 및 라인 가장자리부(13a)을 형성한다. 상기 채널 스탑 영역(10)이 존재하므로 상기 제 2 트렌치(6)를 과도하게 깊게 형성할 필요가 없다. 따라서 그만큼 식각해야할 부분이 작아지게 되어 식각 손상을 줄일 수 있다. Referring to FIG. 15, the substrate 2 may be turned over and a portion adjacent to the second surface 2b of the substrate 2 may be removed by a predetermined thickness by grinding or CMP. At this time, since the deep isolation layer 11 is not exposed during the grinding or CMP process, it is possible to prevent a decrease in surface flatness or uniformity of the substrate and reduce occurrence of defects. The substrate 2 adjacent to the second surface 2b is etched to form a second trench 6 exposing the channel stop region 10. An insulating film and a conductive film are sequentially stacked to fill the second trench 6 and planarize etching to form a deep device isolation film 11, a common bias line 13, and a line edge portion 13a. Since the channel stop region 10 is present, it is not necessary to form the second trench 6 excessively deeply. Therefore, as the portion to be etched becomes smaller, the etch damage can be reduced.

도 16을 참조하여, 상기 제 2 면(2b) 상에 반사방지막(38)과 제 1 절연막(39)을 차례로 적층한다. 상기 패드 영역(TR)에서 상기 제 1 절연막(39)과 상기 반사방지막(38) 및 상기 기판(2)을 패터닝하여 상기 배선(30)을 노출시키는 관통비아홀(51a)을 형성한다. 상기 광학 블랙 영역(OB)에서는 상기 제 1 절연막(39)을 패터닝하여 제 1 리세스 영역(51b)을 형성한다. 상기 가장자리 영역(ER)에서는 상기 제 1 절연막(39)과 상기 반사방지막(38)을 패터닝하여 제 2 리세스 영역(51c)을 형성한다.Referring to FIG. 16, an anti-reflection film 38 and a first insulating film 39 are sequentially stacked on the second surface 2b. The first insulating layer 39, the anti-reflection layer 38 and the substrate 2 are patterned in the pad area TR to form a through via hole 51a exposing the wiring 30. In the optical black region OB, the first insulating region 39 is patterned to form a first recess region 51b. In the edge region ER, the first insulating layer 39 and the anti-reflection layer 38 are patterned to form a second recess region 51c.

도 17을 참조하면, 도전막을 적층하고 평탄화하여 상기 관통비아홀(51a), 상기 제 1 리세스 영역(51b) 및 상기 제 2 리세스 영역(51c)을 각각 채우는 관통 비아(52), 광학 블랙 패턴(50) 및 가장자리 콘택(130) 및 외부 전압 인가 배선(132)을 형성한다. Referring to FIG. 17, through-vias 52 and optical black patterns, each of which fills the through-via hole 51a, the first recess region 51b, and the second recess region 51c by laminating and planarizing a conductive film, respectively. 50 and the edge contact 130 and the external voltage application wiring 132 are formed.

후속으로 실시예 1과 동일/유사한 공정을 진행한다. Subsequently, the same / similar process as in Example 1 is performed.

<실시예 3><Example 3>

도 18은 본 발명의 실시예 3에 따라 도 10을 C-C'선으로 자른 단면도이다.18 is a cross-sectional view of FIG. 10 taken along line C-C 'according to Example 3 of the present invention.

도 18을 참조하면, 실시예 1의 구조와 실시예 2의 구조가 조합된 형태의 이미지 센서를 개시한다. 즉, 화소 분리부(12)의 구조는 실시예 1과 유사하되, 가장자리 콘택(130)과 외부 전압 인가 배선(132)의 배치는 실시예 2와 유사할 수 있다. Referring to FIG. 18, an image sensor in which the structure of Embodiment 1 and the structure of Embodiment 2 are combined is disclosed. That is, the structure of the pixel separation unit 12 is similar to the first embodiment, but the arrangement of the edge contact 130 and the external voltage application wiring 132 may be similar to the second embodiment.

도 19는 본 발명의 실시예에 따른 이미지 센서를 포함하는 전자장치를 도시한 블록도이다. 상기 전자장치는 디지털 카메라 또는 모바일 장치일 수 있다. 도 19를 참조하면, 디지털 카메라 시스템은 이미지 센서(100), 프로세서(200), 메모리(300), 디스플레이(400) 및 버스(500)를 포함한다. 도 19에 도시된 바와 같이, 이미지 센서(100)는 프로세서(200)의 제어에 응답하여 외부의 영상 정보를 캡쳐(Capture)한다. 프로세서(200)는 캡쳐된 영상정보를 버스(500)를 통하여 메모리(300)에 저장한다. 프로세서(200)는 메모리(300)에 저장된 영상정보를 디스플레이(400)로 출력한다. 19 is a block diagram illustrating an electronic device including an image sensor according to an embodiment of the present invention. The electronic device may be a digital camera or a mobile device. Referring to FIG. 19, the digital camera system includes an image sensor 100, a processor 200, a memory 300, a display 400, and a bus 500. As shown in FIG. 19, the image sensor 100 captures external image information in response to the control of the processor 200. The processor 200 stores the captured image information in the memory 300 through the bus 500. The processor 200 outputs image information stored in the memory 300 to the display 400.

도 20 내지 도 24는 본 발명의 실시 예들에 따른 이미지 촬영 장치가 적용된 멀티미디어 장치의 예들을 보여준다. 본 발명의 실시 예들에 따른 이미지 센서는 이미지 촬영 기능을 구비한 다양한 멀티미디어 장치들에 적용될 수 있다. 예를 들어, 본 발명의 실시 예들에 따른 이미지 센서는, 도 20에 도시된 바와 같이 모바일 폰 또는 스마트 폰(2000)에 적용될 수 있고, 도 21에 도시된 바와 같이 태블릿 또는 스마트 태블릿(3000)에 적용될 수 있다. 또한, 본 발명의 실시 예들에 따른 이미지 촬영 장치(300, 또는 400)는 도 22에 도시된 바와 같이 노트북 컴퓨터(4000)에 적용될 수 있고, 도 23에 도시된 바와 같이 텔레비전 또는 스마트 텔레비전(5000)에 적용될 수 있다. 본 발명의 실시 예들에 따른 이미지 센서는 도 24에 도시된 바와 같이 디지털 카메라 또는 디지털 캠코더(6000)에 적용될 수 있다.20 to 24 show examples of a multimedia device to which an image photographing apparatus according to embodiments of the present invention is applied. The image sensor according to embodiments of the present invention may be applied to various multimedia devices having an image capturing function. For example, the image sensor according to the embodiments of the present invention may be applied to the mobile phone or smart phone 2000 as shown in FIG. 20, and to the tablet or smart tablet 3000 as shown in FIG. 21. Can be applied. In addition, the image photographing apparatus 300 or 400 according to embodiments of the present invention may be applied to the notebook computer 4000 as illustrated in FIG. 22, and the television or smart television 5000 as illustrated in FIG. 23. Can be applied to. The image sensor according to embodiments of the present invention may be applied to a digital camera or digital camcorder 6000 as shown in FIG. 24.

상술한 설명들은 본 발명의 개념을 예시하는 것들이다. 또한, 상술한 내용은 본 발명의 개념을 당업자가 쉽게 이해할 수 있도록 구현한 예들을 나타내고 설명하는 것일 뿐이며, 본 발명은 다른 조합, 변경 및 환경에서 사용될 수 있다. 즉, 본 발명은 본 명세서에 개시된 발명의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 및 수정 등이 가능할 수 있다. 또한, 상술한 실시예들은 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능할 수 있다. 따라서, 상술한 발명의 상세한 설명은 개시된 실시예들은 본 발명을 제한하지 않으며, 첨부된 청구범위는 다른 실시 상태도 포함한다. The foregoing descriptions are illustrative of the concept of the invention. In addition, the above description is only to show and explain examples that implement the concept of the present invention so that those skilled in the art can easily understand, the present invention can be used in other combinations, modifications and environments. That is, the present invention may be modified and modified within the scope of the invention disclosed herein, the scope equivalent to the disclosed contents, and / or within the scope of technology or knowledge in the art. In addition, the above-described embodiments may be implemented in other states known in the art, and various modifications required in specific application fields and uses of the invention may be possible. Accordingly, the detailed description of the invention described above does not limit the invention to the disclosed embodiments, and the appended claims also include other embodiments.

11: 깊은 소자 분리막
STI: 얕은 소자 분리막
PD: 광전변환부(포토다이오드)
FD: 부유 확산 영역
26: 접지용 불순물 주입 영역
TG: 트랜스퍼 게이트
RG: 리셋 게이트
SF: 소스 팔로워 게이트
SEL: 선택 게이트
24: 게이트 절연막
21: 돌출부
22: 함몰부
32: 층간절연막
42: 컬러필터
44: 마이크로 렌즈
30: 콘택, 배선11: deep device separator
STI: shallow device separator
PD: photoelectric conversion unit (photodiode)
FD: floating diffusion area
26: impurity implantation region for grounding
TG: Transfer gate
RG: reset gate
SF: Source Follower Gate
SEL: Selection gate
24: gate insulating film
21: protrusion
22: depression
32: interlayer insulating film
42: color filter
44: micro lens
30: contact, wiring

Claims

제 1 면과, 상기 제 1 면에 대항되며 빛이 입사되는 제 2 면, 및 복수의 화소 영역들을 포함하는 기판;
상기 화소 영역들의 각각에서 상기 기판 내에 형성된 광전변환부;
상기 화소 영역들에서 상기 기판에 각각 배치되는 게이트 전극들과 부유 확산 영역들;
상기 기판 내에서 제 1 분리 영역과 제 2 분리 영역을 포함하며, 상기 화소 영역들을 서로 분리시키는 화소 분리 구조체, 상기 제 1 분리 영역은 절연 소자 분리막과 금속 요소를 포함하고, 상기 제 2 분리 영역은 불순물이 도핑된 영역을 포함하고;
상기 제 1 면과 접하되, 상기 제 1 분리 영역과 이격되는 얕은 소자 분리막, 상기 얕은 소자 분리막은 상기 제 1 분리 영역 보다 얕은 깊이를 가지고; 및
상기 부유 확산 영역들 중에서 인접하는 것들 사이에 배치되는 도핑된 접지 영역들을 포함하되,
상기 제 1 분리 영역은 상기 제 2 면과 접하고 상기 제 1 면으로부터 이격되고, 상기 제 2 분리 영역은 상기 제 1 분리 영역과 상기 제 1 면 사이에 배치되는 이미지 센서. A substrate including a first surface, a second surface opposite to the first surface and incident light, and a plurality of pixel regions;
A photoelectric conversion unit formed in the substrate in each of the pixel regions;
Gate electrodes and floating diffusion regions respectively disposed on the substrate in the pixel regions;
A pixel separation structure including a first separation region and a second separation region in the substrate, the pixel separation structure separating the pixel regions from each other, the first separation region including an insulating element separator and a metal element, and the second separation region An area doped with impurities;
A shallow device isolation layer contacting the first surface and spaced apart from the first separation region, wherein the shallow device isolation layer has a shallower depth than the first isolation region; And
And doped ground regions disposed between adjacent ones of the floating diffusion regions,
The first separation area is in contact with the second surface and spaced apart from the first surface, the second separation area is an image sensor disposed between the first separation area and the first surface.

제 1 항에 있어서,
상기 제 2 분리 영역은 상기 광전 변환부와 다른 도전형의 불순물로 도핑되는 이미지 센서. According to claim 1,
The second separation region is an image sensor doped with impurities of a different conductivity type from the photoelectric conversion unit.

제 1 항에 있어서,
상기 금속 요소는 금속 함유막을 포함하는 이미지 센서. According to claim 1,
The metal element is an image sensor comprising a metal-containing film.

제 3 항에 있어서,
상기 도핑된 접지 영역들은 상기 부유 확산 영역들과 다른 도전형의 불순물로 도핑되는 이미지 센서. The method of claim 3,
The doped ground regions are image sensors doped with impurities of a conductivity type different from the floating diffusion regions.

삭제delete

제 1 항에 있어서,
평면적 관점에서 상기 부유 확산 영역들과 상기 도핑된 접지 영역들은 일직선 상에 배치되는 이미지 센서. According to claim 1,
In plan view, the floating diffusion regions and the doped ground regions are arranged in a straight line.

제 1 항에 있어서,
상기 게이트 전극은 상기 기판 상에 위치하는 돌출부와 상기 기판 속으로 삽입되는 매몰부를 포함하는 이미지 센서. According to claim 1,
The gate electrode is an image sensor including a protrusion located on the substrate and a buried part inserted into the substrate.

제 6 항에 있어서,
상기 기판은 상기 화소 영역과 이격되는 광학 블랙 영역을 더 포함하고,
상기 이미지 센서는 상기 광학 블랙 영역 상에 배치되는 광학 블랙 패턴을 더 포함하는 이미지 센서. The method of claim 6,
The substrate further includes an optical black region spaced apart from the pixel region,
The image sensor further includes an optical black pattern disposed on the optical black area.

제 6 항에 있어서,
상기 기판은 상기 화소 영역과 이격되는 패드 영역을 더 포함하고,
상기 이미지 센서는 상기 패드 영역을 통해 제공되는 관통 비아를 더 포함하는 이미지 센서. The method of claim 6,
The substrate further includes a pad area spaced apart from the pixel area,
The image sensor further includes a through via provided through the pad area.

제 1 항에 있어서,
상기 화소 영역들 각각에서 상기 광전 변환부의 적어도 일부는 상기 부유 확산 영역 및 상기 도핑된 접지 영역과 중첩되는 이미지 센서. According to claim 1,
In each of the pixel regions, at least a portion of the photoelectric conversion unit overlaps the floating diffusion region and the doped ground region.

제 1 면과, 상기 제 1 면에 대항되며 빛이 입사되는 제 2 면, 및 복수의 화소 영역들을 포함하는 기판;
상기 화소 영역들의 각각에서 상기 기판 내에 형성된 광전변환부;
상기 화소 영역들에서 상기 기판에 각각 배치되는 게이트 전극들과 부유 확산 영역들;
상기 기판 내에서 제 1 분리 영역과 제 2 분리 영역을 포함하며, 상기 화소 영역들을 서로 분리시키는 화소 분리 구조체, 상기 제 1 분리 영역은 절연 소자 분리막을 포함하고, 상기 제 2 분리 영역은 불순물이 도핑된 영역을 포함하고;
상기 제 1 면과 접하되, 상기 제 1 분리 영역과 이격되는 얕은 소자 분리막, 상기 얕은 소자 분리막은 상기 제 1 분리 영역 보다 얕은 깊이를 가지고; 및
상기 부유 확산 영역들 중에서 인접하는 것들 사이에 배치되는 도핑된 접지 영역들을 포함하되,
상기 제 1 분리 영역은 상기 제 2 면과 접하고 상기 제 1 면으로부터 이격되고, 상기 제 2 분리 영역은 상기 제 1 분리 영역과 상기 제 1 면 사이에 배치되고,
평면적 관점에서 상기 부유 확산 영역들과 상기 도핑된 접지 영역들은 일직선 상에 배치되는 이미지 센서. A substrate including a first surface, a second surface opposite to the first surface and incident light, and a plurality of pixel regions;
A photoelectric conversion unit formed in the substrate in each of the pixel regions;
Gate electrodes and floating diffusion regions respectively disposed on the substrate in the pixel regions;
A pixel separation structure including a first separation region and a second separation region within the substrate, the pixel separation structures separating the pixel regions from each other, the first separation region including an insulating element separation layer, and the second separation region doped with impurities. The area included;
A shallow device isolation layer in contact with the first surface and spaced apart from the first separation region, wherein the shallow device isolation layer has a shallower depth than the first separation region; And
And doped ground regions disposed between adjacent ones of the floating diffusion regions,
The first separation area is in contact with the second surface and spaced apart from the first surface, and the second separation area is disposed between the first separation area and the first surface,
In plan view, the floating diffusion regions and the doped ground regions are arranged in a straight line.

제 1 면과, 상기 제 1 면에 대항되며 빛이 입사되는 제 2 면, 및 복수의 화소 영역들을 포함하는 기판;
복수의 광전 변환부들, 상기 복수의 광전 변환부들은 각각 상기 복수의 화소 영역들 중에 대응되는 것 안에 배치되고;
상기 기판의 상기 제 1 면상에 배치되는 복수의 게이트들;
상기 기판 내에 배치되는 복수의 부유 확산 영역들;
상기 기판 내에 배치되고 제 1 분리 영역과 제 2 분리 영역을 포함하는 화소 분리 구조체,상기 제 1 분리 영역은 절연 소자 분리막과 금속 요소를 포함하고, 상기 제 2 분리 영역은 불순물이 도핑된 영역을 포함하고;
상기 제 1 면과 접하되, 상기 제 1 분리 영역과 이격되는 얕은 소자 분리막, 상기 얕은 소자 분리막은 상기 제 1 분리 영역 보다 얕은 깊이를 가지고; 및
상기 기판 내에 배치되고 상기 기판의 상기 제 1 면에 인접한 복수의 불순물 영역들을 포함하되,
상기 제 1 분리 영역은 상기 기판의 상기 제 2 면과 접하고 상기 제 1 면과 이격되고,
상기 제 2 분리 영역은 상기 제 1 분리 영역과 상기 제 1 면 사이에 배치되는 이미지 센서. A substrate including a first surface, a second surface opposite to the first surface and incident light, and a plurality of pixel regions;
A plurality of photoelectric conversion units, and the plurality of photoelectric conversion units are respectively disposed within corresponding ones of the plurality of pixel regions;
A plurality of gates disposed on the first surface of the substrate;
A plurality of floating diffusion regions disposed in the substrate;
A pixel separation structure disposed in the substrate and including a first separation region and a second separation region, the first isolation region includes an insulating element isolation layer and a metal element, and the second isolation region includes a region doped with impurities. and;
A shallow device isolation layer in contact with the first surface and spaced apart from the first separation region, wherein the shallow device isolation layer has a shallower depth than the first separation region; And
A plurality of impurity regions disposed in the substrate and adjacent to the first surface of the substrate,
The first separation region is in contact with the second surface of the substrate and spaced apart from the first surface,
The second separation region is an image sensor disposed between the first separation region and the first surface.

제 12 항에 있어서,
상기 복수의 부유 확산 영역들은 각각 상기 기판의 상기 제 1 면과 접하는 이미지 센서. The method of claim 12,
The plurality of floating diffusion regions are respectively image sensors in contact with the first surface of the substrate.

제 12 항에 있어서,
상기 복수의 부유 확산 영역들은 각각 상기 복수의 게이트들 중 대응되는 것에 인접하는 이미지 센서.The method of claim 12,
Each of the plurality of floating diffusion regions is adjacent to a corresponding one of the plurality of gates.

제 12 항에 있어서,
상기 복수의 불순물 영역들 중 적어도 하나는 P-형 불순물들로 도핑된 이미지 센서. The method of claim 12,
At least one of the plurality of impurity regions is an image sensor doped with P-type impurities.

제 12 항에 있어서,
상기 복수의 불순물 영역들은 각각 P-형 불순물들로 도핑된 이미지 센서. The method of claim 12,
Each of the plurality of impurity regions is an image sensor doped with P-type impurities.

제 12 항에 있어서,
상기 복수의 부유 확산 영역들은 각각 N-형 불순물들로 도핑된 이미지 센서. The method of claim 12,
The plurality of floating diffusion regions are image sensors doped with N-type impurities, respectively.

제 12 항에 있어서,
상기 절연 소자 분리막은 실리콘 산화막, 실리콘 질화막 또는 실리콘산화질화막을 포함하는 이미지 센서. The method of claim 12,
The insulating element separator is an image sensor including a silicon oxide film, a silicon nitride film, or a silicon oxynitride film.

제 12 항에 있어서,
상기 제 2 분리 영역의 상기 불순물이 도핑된 영역은 P-형 불순물들로 도핑된 이미지 센서. The method of claim 12,
The region doped with the impurities in the second separation region is an image sensor doped with P-type impurities.

제 12 항에 있어서,
상기 제 2 분리 영역은 상기 제 1 분리 영역을 부분적으로 덮는 이미지 센서.

The method of claim 12,
The second separation region partially covers the first separation region.