KR102105196B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
하부층 상에 실린더(cylinder) 형상의 제1격벽들의 배열을 형성하고, 제1격벽들 내측 및 사이 간극 부분을 채우는 블록코폴리머(block co-polymer)층을 형성하고, 상기 제1격벽의 내외측 측벽을 덮는 제2격벽 부분을 제공하는 제1도메인부(domain)와 제1도메인부에 의해 격리되는 다수의 제2도메인부들로 상분리시키는 미세 패턴 배열을 포함하는 반도체 소자 제조 방법을 제시한다.
Description
본 발명은 전자 소자에 관한 것으로서, 보다 상세하게는 미세 패턴 배열(array of fine patterns)을 포함하는 반도체 소자 제조 방법에 관한 것이다.
전자 소자의 회로를 반도체 기판에 집적할 때, 제한된 면적에 보다 많은 수의 패턴들을 집적하고자 노력하고 있다. 전자 소자 또는 반도체 소자의 집적도가 증가되며, 보다 작은 크기로 미세 패턴을 구현하고자 노력하고 있다. 수 내지 수십 ㎚의 크기의 나노 스케일(nano scale)의 선폭(CD: Critical Dimension)으로 미세 콘택홀(contact hole)과 같은 미세 패턴을 형성하기 위해 다양한 새로운 기술이 시도되고 있다.
반도체 소자의 미세 패턴을 단순히 포토리소그래피(photo lithography) 기술에 의존하여 형성할 때, 리소그래피 장비의 이미지(image) 분해능에 대한 한계로 보다 미세한 크기의 패턴을 구현하는 데 제약이 있다. 포토리소그래피 기술에 사용되는 광원의 파장 및 광학 시스템(system)의 해상 한계로 인한 분해능 제약을 극복하여 미세 패턴들의 배열을 형성하기 위해서, 폴리머(polymer) 분자들의 자기조립(self assembly) 가능성을 이용한 미세 패턴들을 형성하는 방법이 고려될 수 있다. 이러한 자기조립 방법을 이용한 미세 구조 형성 과정들은 실험적 수준에 머무르고 있어, 고집적 반도체 소자들에 요구되는 미세 패턴들의 배열에 적용하는 데 여전히 어려움이 있다.
본 발명은 블록코폴리머(block co-polymer)의 상분리 및 자기 조립 현상을 이용하여 미세한 크기를 가지고 개선된 균일도를 가지는 미세 패턴의 배열을 포함하는 반도체 소자를 제조하는 방법을 제시하고자 한다.
본 발명의 일 관점은, 하부층 상에 필라(pillar)들의 배열을 형성하는 단계; 상기 필라의 측벽을 덮는 제1격벽 부분들을 제공하는 격벽층을 형성하는 단계; 상기 필라들 사이 간극 부분을 채우는 블록코폴리머(block co-polymer)층을 형성하는 단계; 및 상기 블록코폴리머층을 상기 제1격벽 부분을 덮는 제2격벽 부분을 제공하는 제1도메인부(domain)와 상기 제1도메인부에 의해 상기 필라와 이격되는 다수의 제2도메인부들로 상분리시키는 단계;를 포함하는 반도체 소자 제조 방법을 제시한다.
본 발명의 일 관점은, 하부층 상에 필라(pillar)들의 배열을 형성하는 단계; 상기 필라의 측벽을 덮는 제1격벽들을 형성하는 단계; 상기 필라들 사이 간극 부분을 채우는 블록코폴리머(block co-polymer)층을 형성하는 단계; 및 상기 블록코폴리머층을 상기 제1격벽을 덮는 제2격벽 부분을 제공하는 제1도메인부(domain)와 상기 제1도메인부에 의해 상기 필라와 이격되는 다수의 제2도메인부들로 상분리시키는 단계;를 포함하는 반도체 소자 제조 방법을 제시한다.
본 발명의 일 관점은, 하부층 상에 실린더(cylinder) 형상의 제1격벽들의 배열을 형성하는 단계; 상기 제1격벽들 내측 및 사이 간극 부분을 채우는 블록코폴리머(block co-polymer)층을 형성하는 단계; 및 상기 블록코폴리머층을 상기 제1격벽의 내외측 측벽을 덮는 제2격벽 부분을 제공하는 제1도메인부(domain)와 상기 제1도메인부에 의해 격리되는 다수의 제2도메인부들로 상분리시키는 단계;를 포함하는 반도체 소자 제조 방법을 제시한다.
본 발명의 일 관점은, 하부층 상에 배치된 필라(pillar)들의 배열; 상기 필라의 측벽을 덮는 제1격벽 부분들을 제공하는 격벽층; 및 상기 격벽층 상에 상기 필라들 사이 간극 부분을 채우는 블록코폴리머층을 포함하고, 상기 블록코폴리머층이 상분리되어 상기 제1격벽 부분을 덮는 제2격벽 부분을 제공하는 제1도메인부(domain)와 상기 제1도메인부에 의해 격리된 다수의 제2도메인부(33)들을 포함하는 반도체 소자 구조를 제시한다.
본 발명의 일 관점은, 하부층 상에 위치하는 실린더(cylinder) 형상의 제1격벽들의 배열; 및 상기 제1격벽들 내측 및 사이 간극 부분을 채우는 블록코폴리머(block co-polymer)층을 포함하고, 상기 블록코폴리머층은 상분리되어 상기 제1격벽의 내외측 표면을 덮는 제2격벽 부분을 제공하는 제1도메인부(domain)와 상기 제1도메인부에 의해 격리되는 다수의 제2도메인부들을 포함하는 반도체 소자 구조를 제시한다.
본 발명의 실시예들에 따르면, 블록코폴리머(block co-polymer)의 상분리 및 자기 조립 현상을 이용하여 미세한 크기를 가지고 개선된 균일도를 가지는 미세 패턴의 배열을 포함하는 반도체 소자를 제조하는 방법을 제시할 수 있다.
도 1 내지 도 20은 본 발명의 일 실시예에 따른 미세 패턴 배열을 포함하는 반도체 소자 제조 방법을 보여주는 도면들이다.
도 21 내지 도 34는 본 발명의 일 실시예에 따른 미세 패턴 배열을 포함하는 반도체 소자 제조 방법을 보여주는 도면들이다.
도 35 내지 도 38은 본 발명의 일 실시예에 따른 미세 패턴 배열을 포함하는 반도체 소자 제조 방법을 보여주는 도면들이다.
도 39 내지 도 42는 본 발명의 일 실시예에 따른 미세 패턴 배열을 포함하는 반도체 소자 제조 방법을 보여주는 도면들이다.
도 43 및 44는 본 발명의 실시예에 따른 미세 패턴 배열을 포함하는 반도체 소자 제조 방법의 효과를 보여주는 도면들이다.
도 21 내지 도 34는 본 발명의 일 실시예에 따른 미세 패턴 배열을 포함하는 반도체 소자 제조 방법을 보여주는 도면들이다.
도 35 내지 도 38은 본 발명의 일 실시예에 따른 미세 패턴 배열을 포함하는 반도체 소자 제조 방법을 보여주는 도면들이다.
도 39 내지 도 42는 본 발명의 일 실시예에 따른 미세 패턴 배열을 포함하는 반도체 소자 제조 방법을 보여주는 도면들이다.
도 43 및 44는 본 발명의 실시예에 따른 미세 패턴 배열을 포함하는 반도체 소자 제조 방법의 효과를 보여주는 도면들이다.
본 발명의 실시예들은 블록코폴리머(BCP)의 도메인부(domain)들을 자기 조립하여 반도체 소자의 미세 패턴의 배열을 형성하는 방법을 제시한다. 블록코폴리머(BCP)의 상분리 현상을 이용하여 상분리된 도메인(domain)부들이 자발적으로 자기 조립되게 함으로써, 도메인부들이 반복적으로 배열되는 미세 구조를 얻을 수 있다. 블록코폴리머의 자기조립을 이용한 패턴 형성 공정은 단일 분자층 두께와 유사한 수준의 크기로 미세 패턴을 구현할 수 있어 포토리소그래피 공정에서의 분해능 한계를 극복할 수 있다.
DRAM(Dynamic Random Access Memory) 소자의 셀(cell) 커패시터들을 구성하는 스토리지 노드(storage node)들의 배열을 형성하기 위해서 형성되는 셀 콘택홀(cell contact hole)들의 배열을 형성할 때, 콘택홀들이 보다 균일한 크기를 가지고 반복적으로 배열되도록 형성할 수 있다. 또한, 셀 영역의 가장자리 부분에 위치하는 콘택홀들 또한 내측에 형성되는 콘택홀과 마찬가지로 균일한 크기 및 형상을 가지도록 유도할 수 있다. 또한, 본 발명의 실시예에 따른 미세 패턴 형성 방법은 PcRAM 소자나 ReRAM 소자와 같이 셀 영역에 미세한 크기의 노드 배열을 구비하는 소자에 적용되어, 노드들에 형상을 부여할 콘택홀들의 배열을 형성할 때 적용될 수 있다. 또한, 본 발명의 실시예에 따른 미세 패턴 형성 방법은 SRAM, FLASH, MRAM 또는 FeRAM과 같은 메모리 소자나, 논리 집적회로가 집적된 로직(logic) 소자에도 규칙적으로 반복 배열되는 미세 패턴들의 배열을 형성할 때 적용될 수 있다.
본 발명의 실시예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부" 또는 "하부"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다.
도 1은 필라(pillar: 500)들의 배열을 보여주고, 도 2는 도 1의 A-A' 및 B-B' 절단선을 따르는 단면을 보여준다. 필라(500)들은 상호 간에 이웃하는 네 개의 필라(500)들이 사각형(rectangular)을 이루게 배열될 수 있다. 필라(500)들은 최근하게 상호 이웃하는 다른 필라(500)와의 사이에 사이 제1간극(501)을 가지고, 사선 방향으로 상호 이웃하는 다른 필라(500)들 사이에 사이 제2간극(503)을 가지게 배치될 수 있다. 즉, A-A' 절단선 방향으로 사이 제1간극(501)을 가지고, 사선 방향인 B-B' 절단선 방향으로 사이 제2간극(503)을 가지게 필라(500)들이 배열될 수 있다. 제1간극(501)에 비해 제2간극(503)은 보다 넓은 간극 폭을 가지게 설정될 수 있다. 필라(500)들의 배열이 사각형을 이루게 배열되고 있으므로, 제2간극(503)은 사각형의 중심부에 위치하게 된다. 필라(500)들의 배열이 사각형을 이루게 배열된 경우를 예시하고 있지만, 삼각형을 이루게 배열될 수도 있다.
필라(500)들은 반도체 기판(100) 상의 하부층(400) 상에 형성될 수 있다. 하부층(400)은 후속 패터닝 과정(patterning process)에서 하드 마스크(hard mask)의 일부 또는 하드 마스크를 패터닝하기 위한 층으로 도입될 수 있다. 반도체 기판(100) 상에 식각 대상층(200), 하드 마스크층(300) 및 하부층(400, 410)을 순차적으로 형성한 후 필라(500)들을 형성할 수 있다.
식각 대상층(200)은 대략 2200Å 두께의 테오스(TEOS)층과 같은 실리콘산화물층을 포함하는 층간절연층으로 형성할 수 있다. 식각 대상층(200)은 DRAM 메모리 소자의 셀 커패시터(cell capacitor)의 스토리지 노드(storage node)와 반도체 기판(100) 또는 반도체 기판(100)에 형성되어 있는 셀 트랜지스터(cell transistor: 도시되지 않음)을 전기적으로 연결하는 스토리지 노드 콘택(SNC: Storage Node Contact)을 절연하는 층으로 이용될 수 있다. 또는 식각 대상층(200)은 DRAM 메모리 소자의 셀 커패시터의 스토리지 노드에 형상을 부여하는 콘택홀이 관통하는 몰드(mold) 희생층으로 도입될 수 있다. 또는, 식각 대상층(200)은 저항 메모리 소자의 저항층에 접촉하는 하부 전극 배열이 관통하는 층간 절연층으로 형성될 수 있다.
식각 대상층(200)에 콘택홀을 형성하는 데 사용될 하드 마스크층(300)을 대략 1500Å 두께의 비정질의 카본층(amorphous carbon layer)을 포함하여 형성할 수 있다. 하드 마스크층(300) 상에 하드 마스크층(300)을 패터닝하는 과정에서 식각 마스크로 이용될 하부층(400)이 형성될 수 있다. 하부층(400)은 대략 200Å 두께의 실리콘산질화물(SiON)층을 포함하여 형성될 수 있다. 하부층(400)과 하드 마스크층(300)의 계면에는 계면층(410)이 더 도입될 수도 있으며, 계면층(410)은 대략 200Å 두께의 언도우프트실리케이트글래스(USG)층과 같은 실리콘산화물(SiOx)층을 포함하여 형성될 수 있다. 계면층(410)은 하부층(400)을 이루는 일부층으로 도입될 수 있다. 계면층(410)을 포함하는 하부층(400)은 실리콘산질화물(SiON)층의 단일층을 포함하거나, 또는 SiON/ USG 복합층 또는 USG/ SiON 복합층을 포함하여 형성될 수도 있다.
하부층(400) 상에 대략 800Å 두께의 고온 스핀온카본(SOC: Spin On Carbon)층을 포함하여 필라를 제공할 층을 형성하고, 필라층을 패터닝하여 필라(500)들의 배열을 형성한다. 필라층 상에 포토레지스트층(photo resist layer: 도시되지 않음)을 형성한 후, 이를 포토리소그래피 과정으로 패턴 이미지를 전사하여 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각 마스크로 이용하는 선택적 식각 과정을 수행하여 필라(500)들의 배열을 형성할 수 있다. 필라(500)를 제공할 필라층과 포토레지스트층의 계면에 해상도 증가를 위한 바닥난반사층(BARC: 도시되지 않음)을 대략 230Å 두께로 도입할 수 있고, BARC층과 필라층의 계면에 대략 300Å 두께의 SiON층을 계면층으로 도입할 수 있다. 필라(500)들의 배열은 포토리소그래피 과정을 이용한 단일 패터닝 과정으로 형성될 수도 있지만, 보다 미세한 피치(pitch) 또는 크기(size)의 패턴들을 형성하기 위해 스페이스 패터닝 기술(SPT: Spacer Patterning Technology)나 이중 패터닝 기술(double patterning technology)가 적용될 수도 있다. 필라(500)들은 대략 35㎚ 내지 59㎚, 보다 유효하게는 대략 40㎚ 내지 42㎚ 정도 선폭을 가지게 형성될 수 있다.
도 3 및 도 4는 격벽층(600)을 형성하는 단계를 보여준다. 격벽층(600)은 필라(500)와 하부층(400)과 식각 선택비를 가지는 절연 물질, 예컨대, 초저온산화물(ULTO: Ultra Low Temperature Oxide)층을 대략 200Å 정도 두께를 가지게 형성할 수 있다. ULTO층은 컨포멀(conformal)하게 증착되는 특성이 상대적으로 우수하여, 필라(500)들의 측벽을 덮고 필라(500)의 상측면을 덮게 연장되고 또한 필라(500)에 의해 노출된 하부층(400) 표면을 덮게 연장될 수 있다. 격벽층(600)은 필라(500)의 측벽에 제1격벽 부분(605)을 제공하게 증착될 수 있다.
도 5 및 도 6은 블록코폴리머층(BCP: Block Co-Polymer: 700)을 형성하는 단계를 보여준다. BCP층(700)은 격벽층(600) 상에 필라(500)들에 의해 제공되는 간극들(도 2의 501, 503)을 채워 메우게 형성될 수 있다. BCP층(700)은 폴리스티렌-폴리메타메틸아크릴레이트(PS-PMMA) 코폴리머 또는 실리콘 함유 폴리스티렌-폴리디메틸실록산(Si contained PS-PDMS) 코폴리머를 코팅(coating)하여 형성될 수 있다. BCP층(700)은 간극(501, 503)들을 메우고 필라(500) 상측면을 덮는 격벽층 부분(601)을 노출하게 코팅될 수 있다.
도 7 및 도 8은 블록코폴리머층(BCP: 700)을 상분리하는 단계를 보여준다. BCP층(700)을 어닐링(annealing)하여 제1격벽 부분(605)을 덮는 제2격벽 부분(711)을 제공하는 제1도메인부(domain: 710)와 제1도메인부(710)에 의해 필라(500)와 이격되는 다수의 제2도메인부(730)들로 상분리시킨다. 제1도메인부(710)는 최근하여 인근하게 위치하는 두 개의 필라(500)들 사이의 간극 부분인 제1간극(501)을 채우게 형성된다. 또한, 제1도메인부(710)는 다수의 필라(500)들 사이 중심부, 즉, 사각형을 이루는 네 개의 필라(500)들 사이 중심부인 제2간극(503) 부분에 오목한 형상을 제공하도록 상분리될 수 있다. 이때, 제2간극(503) 부분의 하부층(400)을 덮게 제1도메인부(710)이 연장될 수 있다. 제2도메인부(730)는 오목한 형상 부분을 채우는 포스트(post) 형상으로 상분리되며, 제1도메인부(710)에 의해 둘러싸인 구조를 제공할 수 있다. 제2도메인부(730)는 도 7의 평면 형상에서 보이듯이, 제1도메인부(710)에 의해 주위의 필라(500)들과 격리된 형상을 가지며, 제1도메인부(710)는 제2도메인부(730)를 격리시키며 필라들(500) 사이를 분리시키는 형상을 가지게 상분리될 수 있다.
BCP층(700)은 PS와 PMMA의 블록코폴리머(polystyrene-polymethylmethacrylate block copolymer)로 형성될 수 있으며, PS와 PMMA의 부피비는 대략 70: 30 의 비율로 조절될 수 있다. 제1도메인부(710)는 PS 블록 부분이 상분리되어 이루어질 수 있고, 제2도메인부(730)는 PMMA 블록 부분이 상분리되어 이루어질 수 있다.
블록코폴리머(BCP)는 두 가지 또는 그 이상의 서로 다른 구조를 가지는 폴리머 블록(polymer block)들이 공유 결합을 통해 하나의 폴리머로 결합된 형태의 기능성 고분자이다. 블록코폴리머를 구성하는 각 폴리머 블록들은 각각의 화학 구조의 차이로 인해 서로 다른 섞임 특성 및 서로 다른 선택적 용해도를 가질 수 있다. 이는 블록 공중합체가 용액상 혹은 고체상에서 상분리 또는 선택적 용해에 의해 자기조립 구조 (self-assembled structure)를 형성하게 되는 요인이 된다.
블록코폴리머가 자기조립을 통해 특정 형상의 미세 구조를 구성하는 것은 각각의 블록 폴리머의 물리 또는/ 및 화학적 특성에 영향을 받을 수 있다. 2 개의 서로 다른 폴리머로 이루어진 블록코폴리머가 기판 상에 자기 조립되는 경우, 블록코폴리머의 자기조립 구조는 블록코폴리머를 구성하는 각 폴리머 블록들의 부피 비율, 상분리를 위한 어닐링 온도, 블록 폴리머의 분자의 크기 등에 따라 3차원 구조인 큐빅(cubic) 및 이중 나선형, 그리고 2차원 구조인 조밀 육방 기둥 (hexagonal packed column) 구조 및 판상(lamella) 구조 등과 같은 다양한 구조들로 형성될 수 있다. 각 구조 내에서의 각 폴리머 블록의 크기는 해당 고분자 블록의 분자량에 비례할 수 있다. 폴리머 블록들의 배향을 유도하기 위해서 격벽층(600)을 자기 조립을 유도하는 가이드(guide)층으로 도입할 수 있다.
블록코폴리머는 폴리부타디엔-폴리부틸메타크릴레이트 (polybutadiene-polybutylmethacrylate) 코폴리머, 폴리부타디엔-폴리디메틸실록산 (polybutadiene-polydimethylsiloxane) 코폴리머, 폴리부타디엔-폴리메텔메타크릴레이트(polybutadiene-polymethylmethacrylate) 코폴리머, 폴리부타디엔-폴리비닐피리딘 (polybutadienepolyvinylpyridine) 코폴리머, 폴리부틸아크릴레이트-폴리메틸메타크릴레이트 (polybutylacrylate-polymethylmethacrylate) 코폴리머, 폴리부틸아크릴레이트-폴리비닐피리딘 (polybutylacrylate-polyvinylpyridine) 코폴리머, 폴리이소프렌-폴리비닐피리딘 (polyisoprene-polyvinylpyridine) 코폴리머, 폴리이소프렌-폴리메틸메타크릴레이트(polyisoprene-polymethylmethacrylate) 코폴리머, 폴리헥실아크릴레이트-폴리비닐피리딘 (polyhexylacrylatepolyvinylpyridine) 코폴리머, 폴리이소부틸렌-폴리부틸메타크릴레이트 (polyisobutylene-polybutylmethacrylate) 코폴리머, 폴리이소부틸렌-폴리메틸메타크릴레이트 (polyisobutylene-polymethylmethacrylate) 코폴리머, 폴리이소부틸렌-폴리부틸메타크릴레이트 (polyisobutylene-polybutylmethacrylate) 코폴리머, 폴리이소부틸렌-폴리디메틸실록산 (polyisobutylenepolydimethylsiloxane) 코폴리머, 폴리부틸메타크릴레이트-폴리부틸아크릴레이트 (polybutylmethacrylatepolybutylacrylate) 코폴리머, 폴리에틸에틸렌-폴리메틸메타크릴레이트 (polyethylethylene-polymethylmethacrylate) 코폴리머, 폴리스티렌-폴리부틸메타크릴레이트 (polystyrene-polybutylmethacrylate), 폴리스티렌-폴리부타디엔(polystyrene-polybutadiene) 코폴리머, 폴리스티렌-폴리이소프렌 (polystyrene-polyisoprene) 코폴리머, 폴리스티렌-폴리메틸실록산 (polystyrene-polydimethylsiloxane) 코폴리머, 폴리스티렌-폴리비닐피리딘 (polystyrene-polyvinylpyridine) 코폴리머, 폴리에틸에틸렌-폴리비닐피리딘 (polyethylethylene-polyvinylpyridine), 폴리에틸렌-폴리비닐피리딘(polyethylene-polyvinylpyridine) 코폴리머, 폴리비닐피리딘-폴리메틸메타크릴레이트 (polyvinylpyridinepolymethylmethacrylate) 코폴리머, 폴리에틸렌옥사이드-폴리이소프렌 (polyethyleneoxide-polyisoprene) 코폴리머, 폴리에틸렌옥사이드-폴리부타디엔 polyethyleneoxide-polybutadiene) 코폴리머, 폴리에틸렌옥사이드-폴리스티렌(polyethyleneoxide-polystyrene) 코폴리머, 폴리에틸렌옥사이드-폴리메틸메타크릴레이트 (polyethyleneoxidepolymethylmethacrylate) 코폴리머, 폴리에틸렌옥사이드-폴리디메틸실록산 (polyethyleneoxide-polydimethylsiloxane) 코폴리머, 폴리스티렌-폴리에틸렌옥사이드 (polystyrene-polyethyleneoxide) 코폴리머 등을 사용할 수 있다. PS-PMMA 코폴리머와 유사하게 실리콘 함유 폴리스티렌 - 폴리디메틸실록산(Si contained PS-PDMS) 코폴리머를 사용할 수 있다. 또한, 세 종류의 폴리머 블록을 가지는 삼중 블록 코폴리머를 사용할 수도 있다.
BCP층(700)의 상분리를 통해 BCP층(700)의 성분들을 재배열시키기 위하여, BCP층(700) 내의 블록코폴리머의 유리전이온도(Tg) 보다 더 높은 온도에서 어닐링을 수행할 수 있다. 대략 100℃ 내지 190 ℃의 범위 내에서 선택되는 온도에서 대략 1 시간 내지 24 시간 동안 BCP층(700)을 어닐링할 수 있다.
도 7 및 도 8을 다시 참조하면, 하부층(400) 상에 배치된 필라(500)들의 배열, 필라(500)의 측벽을 덮는 제1격벽 부분(605)들을 제공하는 격벽층(600), 및 격벽층(600) 상에서 필라(500)들 사이 간극(도 1의 501, 503) 부분을 채우는 블록코폴리머층(700)을 포함하고, 블록코폴리머층(700)이 상분리되어 제1격벽 부분(605)을 덮는 제2격벽 부분(711)을 제공하는 제1도메인부(710)와 제1도메인부(710)에 의해 격리된 다수의 제2도메인부(730)들을 포함하는 반도체 소자 구조를 제시할 수 있다. DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 소자나 논리 집적회로가 집적된 로직(logic) 소자를 구성하는 미세 패턴들의 배열을 형성하는 데 이러한 구조체는 이용될 수 있다.
도 9 및 도 10은 제1오프닝부(opening: 603)를 형성하는 단계를 보여준다. 제2도메인부(730)을 선택적으로 제거하여 제1오프닝부(301)를 형성한다. 예컨대, 제2도메인부(730)을 이루는 PMMA 블록을 선택적으로 식각 제거할 수 있다. 제1오프닝부(301)는 도 9의 평면도에 제시된 바와 같이 제1도메인부(710)에 의해 그 형상이 부여되고, 제1도메인부(710)를 관통하는 홀(hole) 형상으로 형성될 수 있다. 제2도메인부(730)가 식각 제거되며 하부에 노출되는 제1도메인부(710)의 일부가 제거되며, 제1오프닝부(301)의 바닥 부분에 하부의 격벽층(600)의 연장 부분(603)이 노출될 수 있다.
도 11 및 도 12은 제1오프닝부(opening: 301) 바닥에 하부층 제1부분(401)을 노출시키는 단계를 보여준다. 제1오프닝부(301)의 형상을 부여하는 제1도메인부(710)에 의해 노출된 격벽층 부분(601, 603)을 선택적으로 식각하여 제거한다. 격벽층 부분(601, 603)이 제거되며 격벽층(600)의 일부는 잔류하며, 잔류 부분은 필라(500)의 측벽에 스페이서 형태로 부착된 형상의 제1격벽 부분(605)과 제1간극(도 1의 501)에 위치하는 하부층(400) 부분을 덮는 부분(615)로 이루어질 수 있다. 제1도메인부(710) 또한 상측 일부가 식각에 의해 소실될 수 있지만, 제1격벽 부분(605) 상에 부착된 형태로 제2격벽 부분(711)을 여전히 제공한다.
도 13 및 도 14는 제2오프닝부(305)를 형성하는 단계를 보여준다. 격벽층(600)의 일부(601)가 식각 제거되며 노출된 필라(500)들을 선택적으로 식각 제거한다. 필라(500)들의 제거에 의해서 필라(500)가 위치하는 부분에 제1격벽 부분(605)에 의해 형상이 부여되는 제2오프닝부(305)가 형성될 수 있다. 제2오프닝부(305)의 바닥으로 하부층 제2부분(405)이 노출될 수 있다. 필라(500)들이 제거될 때 필라(500)들 사이의 제1간극(도 1의 501) 부분과 제1오프닝부(301) 주위의 하부층(400) 부분은 격벽층의 잔류 부분(615)에 의해 차단되어 보호되고 있으므로, 제2오프닝부(305)와 제1오프닝부(301)은 제1격벽 부분(605) 및 잔류 부분(615)에 의해 분리된 상태로 유지될 수 있다. 필라(500)들이 제거되며 제1도메인부(710) 잔류 부분 및 제2격벽 부분(711)은 함께 제거될 수 있다. 또는 제1도메인부(710) 잔류 부분 및 제2격벽 부분(711)은 잔류하여 하부의 층들을 보호하는 역할을 유지할 수 있다.
도 15 및 도 16은 마스크 패턴(409)을 형성하는 단계를 보여준다. 제2오프닝부(305)와 제1오프닝부(301)에 노출된 하부층(400) 부분들(401, 405)을 선택적으로 식각 제거한다. 식각 과정에서 제1격벽 부분(605) 및 격벽층 잔류 부분(615)은 하부층(400)의 일부를 보호하는 마스크로 이용되며, 이에 노출된 하부층 부분들(401, 405)가 식각 제거된다. 노출된 하부층 부분(401, 405)의 선택적 제거에 의해 제2오프닝부(305)와 제1오프닝부(301)의 형상을 따르는 마스크 패턴(409)이 하부층(400)으로부터 패터닝될 수 있다. 마스크 패턴(409) 하부의 계면층(410) 또한 선택적 식각 과정의 수행을 계속하여 마스크 패턴(409)을 따르는 형상으로 패터닝될 수 있다.
도 17 및 도 18은 하드 마스크(310) 및 콘택홀(201)들을 형성하는 단계를 보여준다. 마스크 패턴(도 16의 409)에 의해 노출된 하드 마스크층(300) 부분을 선택적으로 식각 제거하여 제1 및 제2오프닝부(301, 305)의 형상을 따르는 패턴으로 하드 마스크(310)를 형성한다. 하드 마스크(310)의 제1 및 제2오프닝부(301, 305)에 의해 노출되는 식각 대상층(200) 부분을 선택적으로 식각 제거하여, 식각 대상층(200)을 관통하는 콘택홀(contact hole: 201)들을 형성한다. 콘택홀(201)들은 필라(500)들 및 제2도메인부(730)이 위치하는 부분에 정렬된 홀 배열로 형성될 수 있다. 제2도메인부(730)들이 자기 조립에 의해 필라(500)들에 대해 유효하게 균일한 거리로 이격되어 형성될 수 있으므로, 콘택홀(201)들은 상호 간에 균일한 이격 간격을 가지며 형성될 수 있어, 보다 균일한 크기 및 피치를 가지는 콘택홀(201)들의 배열을 구현할 수 있다. 이러한 콘택홀(201)들의 배열은 DRAM 메모리 소자의 셀 커패시터의 스토리지 노드들의 배열을 형성하는 몰드로 이용되거나, 콘택홀(201)을 채우는 스토리지 노드 콘택(SNC)들을 배열을 형성하는 이용되거나, 또는, 상변화 메모리 소자나 저항 메모리 소자의 상변화층 또는 저항층에 접촉하는 하부 전극 배열을 형성하는 데 이용될 수 있다.
도 19 및 도 20은 도전성 전극(800)들의 배열을 형성하는 단계를 보여준다. 콘택홀(201)들을 채우는 도전층을 형성하고 식각으로 전극 분리하여 도전성 전극(800)들의 배열을 형성한다. 도전성 전극(800)의 배열을 스토리지 노드 콘택들의 배열로 이용되거나, 스토리지 노드들의 배열 또는 저항 메모리 소자의 하부 전극 배열로 이용될 수 있다.
도 21은 필라(1500)들의 배열 및 제1격벽(1600)을 보여주고, 도 22는 도 21의 A-A' 및 B-B' 절단선을 따르는 단면을 보여준다. 상호 간에 이웃하는 네 개의 필라(1500)들이 사각형을 이루게 필라(1500)들의 배열을 형성한다. 또는 상호 간에 이웃하는 세 개의 필라들이 삼각형(triangle)을 이루게 필라(1500)들이 배열될 수 있다. 필라(1500)들은 최근하게 상호 이웃하는 다른 필라(1500)와의 사이에 사이 제1간극(1501)을 가지고, 사선 방향으로 상호 이웃하는 다른 필라(1500)들 사이에 사이 제2간극(1503)을 가지게 배치될 수 있다. 즉, A-A' 절단선 방향으로 사이 제1간극(1501)을 가지고, 사선 방향인 B-B' 절단선 방향으로 사이 제2간극(1503)을 가지게 필라(1500)들이 배열될 수 있다. 필라(1500)들의 배열이 사각형을 이루게 배열되고 있으므로, 제2간극(1503)은 사각형의 중심부에 위치하게 된다. 필라(1500)들의 배열이 사각형을 이루게 배열된 경우를 예시하고 있지만, 삼각형을 이루게 배열될 경우 제2간극은 삼각형의 중심부에 위치할 수 있다.
필라(1500)들은 반도체 기판(1100) 상의 하부층(1400) 상에 형성될 수 있다. 하부층(1400)은 반도체 기판(1100) 상에 식각 대상층(1200) 및 하드 마스크층(1300)을 순차적으로 형성한 후 하드 마스크층(1300) 상에 형성될 수 있다. 식각 대상층(1200)은 대략 2200Å 두께의 테오스(TEOS)층과 같은 실리콘산화물층을 포함하는 층간절연층으로 형성할 수 있다. 식각 대상층(1200)에 콘택홀을 형성하는 데 사용될 하드 마스크층(1300)을 대략 1500Å 두께의 비정질의 카본층(amorphous carbon layer)을 포함하여 형성할 수 있다. 하드 마스크층(1300) 상에 하드 마스크층(1300)을 패터닝하는 과정에서 식각 마스크로 이용될 하부층(1400)이 형성될 수 있다. 하부층(1400)은 대략 200Å 두께의 실리콘산질화물(SiON)층을 포함하여 형성될 수 있다. 하부층(1400)은 대략 200Å 두께의 언도우프트실리케이트글래스(USG)층과 같은 실리콘산화물(SiOx)층을 더 포함하여 형성될 수 있다. 하부층(1400) 상에 대략 800Å 두께의 고온 스핀온카본(SOC: Spin On Carbon)층을 포함하여 필라를 제공할 층을 형성하고, 필라층을 패터닝하여 필라(1500)들의 배열을 형성할 수 있다.
필라(1500)들을 덮게 격벽층을 형성한 후 스페이서 식각(spacer etch)과 같은 이방성 식각을 수행하여, 필라(1500) 측벽에 부착된 스페이서 형태를 가지는 제1격벽(1600)들을 형성할 수 있다. 제1격벽(1600)은 필라(1500)와 하부층(1400)과 식각 선택비를 가지는 절연 물질, 예컨대, 초저온산화물(ULTO)층을 대략 200Å 정도 두께를 가지게 증착하고, 이를 식각하여 필라(1500)의 상측면(1505) 및 필라(1500)들 사이 간극들(1501, 1503)에 하부층(1400)의 일부 표면이 노출되도록 형성될 수 있다. 필라(1500) 측벽에 제1격벽(1600)이 부착된 형상이 구현될 수 있으므로, 제1격벽(1600)은 실린더(cylinder) 형상을 가지게 형성될 수 있다.
도 23 및 도 24는 필라(1500)들을 선택적으로 식각 제거하여 제1격벽(1600)의 내측 부분(1506)에 필라(1500)의 형상을 따르는 홀(hole) 형태의 오프닝부를 형성한다. 이에 따라, 제1격벽(1600)의 내측 및 외측 부분(1506, 1501, 1503)들에 하부의 하부층(1400) 부분들이 노출될 수 있다.
도 25 및 도 26은 블록코폴리머층(BCP: 1700)을 형성하는 단계를 보여준다. BCP층(1700)은 제1격벽(1600) 내 외측 부분(1506, 1501, 1503)을 채우게 코팅될 수 있다. BCP층(1700)은 폴리스티렌-폴리메타메틸아크릴레이트(PS-PMMA) 코폴리머 또는 실리콘 함유 폴리스티렌-폴리디메틸실록산(Si contained PS-PDMS) 코폴리머를 코팅(coating)하여 형성될 수 있다.
도 27 및 도 28은 블록코폴리머층(BCP: 1700)을 상분리하는 단계를 보여준다. BCP층(1700)을 어닐링(annealing)하여 제1격벽(1600)의 내측 및 외측에 제1격벽의 내외측 측벽을 덮는 스페이서 형상을 가지는 제2격벽 부분(1711)들을 제공하는 제1도메인부(1710)와, 제1도메인부(1710)에 의해 격리되는 제2도메인부(1730)들로 상분리한다. 제2도메인부(1730)들은 제1격벽(1600)의 실린더 형상의 외측 부분(1501, 1503)들 중 제2간극(1503) 부분에 위치하는 외측 제2도메인부(1731)와, 제1격벽(1600)의 실린더 형상의 내측 부분(1506)에 위치하는 내측 제2도메인부(1735)들로 상분리될 수 있다. 제1도메인부(1710)는 제1격벽(1600)의 측벽에 부착된 부분인 제2격벽 부분(1711)과 함께 제2도메인부(1730)이 채워질 오목한 형상을 제공하도록 연장되는 부분(1713)을 포함할 수 있다. 즉, 제1도메인부(1710)는 오목한 형상을 제공하도록 상분리될 수 있다. 제2도메인부(1730)들은 도 27의 평면 형상에서 보이듯이, 제1도메인부(1710)의 제2격벽 부분(1711)과 제1격벽(1600)에 의해 상호 간에 격리되어 포스트 형상으로 상분리될 수 있다.
BCP층(1700)은 PS와 PMMA의 블록코폴리머(polystyrene-polymethylmethacrylate block copolymer)로 형성될 수 있으며, PS와 PMMA의 부피비는 대략 70: 30 의 비율로 조절될 수 있다. 제1도메인부(1710)는 PS 블록 부분이 상분리되어 이루어질 수 있고, 제12도메인부(1730)는 PMMA 블록 부분이 상분리되어 이루어질 수 있다.
하부층(1400) 상에 위치하는 실린더 형상의 제1격벽(1600)들의 배열 및 제1격벽(1600) 내측 부분(1506) 및 외측의 사이 간극 부분들(1501, 1503)을 채우는 블록코폴리머층(1700)을 포함하고, 블록코폴리머층(1700)이 상분리되어 제1격벽(1600)의 내외측 표면을 덮는 제2격벽 부분(1711)을 제공하는 제1도메인부(1710)와 제1도메인부(1710)에 의해 격리된 다수의 제2도메인부(1730)들을 포함하는 반도체 소자 구조를 제시할 수 있다. DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 소자나 논리 집적회로가 집적된 로직(logic) 소자를 구성하는 미세 패턴들의 배열을 형성하는 데 이러한 구조체는 이용될 수 있다.
도 29 및 도 30은 오프닝부(1301)들을 형성하는 단계를 보여준다. 제2도메인부(1730)들을 선택적으로 제거하여 제1격벽(1600) 내측 및 외측에 각각 오프닝부(1301)들을 형성한다. 예컨대, 제2도메인부(1730)을 이루는 PMMA 블록을 선택적으로 식각 제거할 수 있다. 오프닝부(1301)들은 도 29의 평면도에 제시된 바와 같이 제1도메인부(1710)에 의해 그 형상이 부여되고, 제1도메인부(1710)를 관통하는 홀(hole) 형상으로 형성될 수 있다. 제2도메인부(1730)가 식각 제거되며 하부에 노출되는 PS 블록인 제1도메인부(1710)의 일부를 식각하여 제거하여 하부의 하부층(1400) 부분을 노출할 수 있다.
도 31 및 도 32는 마스크 패턴(1409)을 형성하는 단계를 보여준다. 오프닝부(1301)들에 노출된 하부층(1400) 부분들을 선택적으로 식각 제거한다. 식각 과정에서 제1격벽(1600) 및 제2격벽 부분(1711)을 포함하는 제1도메인부(1710)의 잔류 부분들이 식각 마스크로 이용될 수 있다. 오프닝부(1301)에 의해 노출된 하부층 부분의 선택적 제거에 의해 오프닝부(1301)의 형상을 따르는 마스크 패턴(1409)이 패터닝될 수 있다.
도 33 및 도 34는 하드 마스크(1310) 및 콘택홀(1201)들을 형성하는 단계를 보여준다. 마스크 패턴(도 32의 1409)에 의해 노출된 하드 마스크층(1300) 부분을 선택적으로 식각 제거하여 오프닝부(1301)의 형상을 따르는 패턴으로 하드 마스크(1310)를 형성한다. 하드 마스크(1310)의 오프닝부(1301)에 의해 노출되는 식각 대상층(1200) 부분을 선택적으로 식각 제거하여, 식각 대상층(1200)을 관통하는 콘택홀(1201)들을 형성한다. 콘택홀(1201)들은 필라(1500)들 및 제2도메인부(1730)가 위치하는 부분에 정렬된 홀 배열로 형성될 수 있다.
도 35 및 도 36은 블록코폴리머층(BCP: 2700)을 상분리하는 단계를 보여준다. 상호 간에 이웃하는 네 개의 필라(2500)들이 사각형을 이루게 필라(2500)들의 배열을 형성한다. 또는 상호 간에 이웃하는 세 개의 필라들이 삼각형(triangle)을 이루게 필라(2500)들이 배열될 수 있다. 필라(2500)들은 최근하게 상호 이웃하는 다른 필라(2500)와의 사이에 사이 제1간극을 가지고, 사선 방향으로 상호 이웃하는 다른 필라(2500)들 사이에 사이 제2간극을 가지게 배치될 수 있다. 필라(2500)들의 배열이 사각형을 이루게 배열되고 있으므로, 제2간극은 사각형의 중심부에 위치하게 된다. 필라(2500)들의 배열이 사각형을 이루게 배열된 경우를 예시하고 있지만, 삼각형을 이루게 배열될 경우 제2간극은 삼각형의 중심부에 위치할 수 있다.
필라(2500)들은 반도체 기판(2100) 상의 하부층(2400) 상에 형성될 수 있다. 하부층(2400)은 반도체 기판(2100) 상에 식각 대상층(2200) 및 하드 마스크층(2300)을 순차적으로 형성한 후 하드 마스크층(2300) 상에 형성될 수 있다.
필라(2500)들을 덮게 격벽층을 형성한 후 스페이서 식각(spacer etch)과 같은 이방성 식각을 수행하여, 필라(2500) 측벽에 부착된 스페이서 형태를 가지는 제1격벽(2600)들을 형성할 수 있다. 제1격벽(2600)은 필라(2500)와 하부층(2400)과 식각 선택비를 가지는 절연 물질, 예컨대, 초저온산화물(ULTO)층을 대략 200Å 정도 두께를 가지게 증착하고, 이를 식각하여 필라(2500)의 상측면 및 필라(2500)들 사이 간극들에 하부층(2400)의 일부 표면이 노출되도록 형성될 수 있다. 필라(2500) 측벽에 제1격벽(2600)이 부착된 형상이 구현될 수 있으므로, 제1격벽(2600)은 실린더(cylinder) 형상을 가지게 형성될 수 있다.
블록코폴리머층(BCP: 2700)을 제1격벽(2600)을 덮고 필라(2500)들 의해 제공되는 간극들을 채워 메우게 형성될 수 있다. BCP층(2700)은 폴리스티렌-폴리메타메틸아크릴레이트(PS-PMMA) 코폴리머 또는 폴리스티렌-폴리디메틸실록산(PS-PDMS) 코폴리머, 또는 실리콘 함유 폴리스티렌-폴리디메틸실록산(Si contained PS-PDMS)을 코팅(coating)하여 형성될 수 있다. BCP층(2700)은 간극들을 메우고 필라(2500) 상측면을 덮게 연장되도록 코팅될 수 있다.
BCP층(2700)을 어닐링하여 제1격벽(2600)을 덮는 제2격벽 부분(2711)을 제공하는 제1도메인부(2710)와 제1도메인부(2710)에 의해 필라(2500)와 이격되는 다수의 제2도메인부(2730)들로 상분리시킨다. 제1도메인부(2710)는 최근하여 인근하게 위치하는 두 개의 필라(2500)들 사이의 간극 부분을 채우게 형성되고, 다수의 필라(2500)들이 모여 이루는 도형의 중심부, 즉, 사각형을 이루는 네 개의 필라(2500)들 사이 중심부 부분에 오목한 형상을 제공하도록 상분리될 수 있다. 이때, 사각형을 이루는 네 개의 필라(2500)들 사이 중심부 부분의 하부층(2400)을 덮게 제1도메인부(2710)가 연장될 수 있다. 제2도메인부(2730)는 오목한 형상 부분을 채우는 포스트(post) 형상으로 상분리될 수 있으며, 제1도메인부(2710)에 의해 둘러싸인 구조를 제공할 수 있다. 제2도메인부(2730)는 도 35의 평면 형상에서 보이듯이, 제1도메인부(2710)에 의해 주위의 필라(2500)들과 격리된 형상을 가지며, 제1도메인부(2710)는 제2도메인부(2730)를 격리시키며 필라들(2500) 사이를 분리시키는 형상을 가지게 상분리될 수 있다. 한편, BCP층(2700)이 필라(2500) 상측면을 덮게 연장되도록 코팅될 경우, 필라(2500)의 상측면을 덮는 부분에 제3도메인부(2731)가 상분리되어 위치할 수 있다. 제3도메인부(2731)는 제2도메인부(2730)와 실질적으로 동일한 폴리머 블록 성분으로 이루어지며, 제2도메인부(2730)과 다른 폴리머 블록 성분인 제1도메인부(2710)와 상분리되어 분리될 수 있다.
BCP층(2700)은 PS와 PDMS(PolyDiMethylSiloxane)의 블록코폴리머로 형성될 수 있으며, PS와 PDMS의 비율은 부피비로 조절될 수 있다. 제1도메인부(2710)는 PDMS 블록 부분이 상분리되어 이루어질 수 있고, 제2도메인부(2730) 및 제3도메인부(2731)는 PS 블록 부분이 상분리되어 이루어질 수 있다.
도 37 및 도 38은 오프닝부(2307, 2309)를 형성하는 단계를 보여준다. 제2도메인부(2730)을 선택적으로 제거하여 제1오프닝부(2307)를 형성한다. 제2도메인부(2730)과 제3도메인부(2731)가 함께 제거되고, 이에 노출되는 필라(2500)들을 선택적으로 식각 제거하여 제2오프닝부(2309)들을 형성한다. 제2도메인부(2730) 및 제3도메인부(2731)을 이루는 PS 블록을 선택적으로 식각 제거하여 제1오프닝부(2307)을 형성할 수 있다. 제1오프닝부(301)는 도 37의 평면도에 제시된 바와 같이 제1도메인부(2710)에 의해 그 형상이 부여되고, 노출된 필라(2500)들에 의해 제2오프닝부(2309)의 형상이 부여될 수 있다. 제1 및 제2오프닝부(2307, 2309)에 의해 노출된 하부층(2400) 부분을 선택적으로 제거하여 마스크 패턴(2409)을 형성한다. 이후에, 마스크 패턴(2409)을 이용한 식각 과정으로 하드 마스크층(2300)을 선택적으로 식각하여 하드 마스크를 패터닝하고, 하드 마스크를 이용하여 식각 대상층(2200)을 관통하는 콘택홀들의 배열을 형성할 수 있다.
도 39 및 도 40은 블록코폴리머층(BCP: 3700)을 상분리하는 단계를 보여준다. 실린더 형상의 제1격벽(3600)들의 배열을 하부층(3400) 상에 형성한다. 제1격벽(3600)은 실질적으로 원형 실린더 형상을 가지게 형성될 수 있다. 예컨대 상호 간에 이웃하는 네 개의 필라들이 실질적으로 사각형을 이루게 필라들의 배열을 형성한다. 또는 상호 간에 이웃하는 세 개의 필라들이 실질적으로 삼각형을 이루게 필라들이 배열될 수 있다. 하부층(3400)은 반도체 기판(3100) 상에 식각 대상층(3200) 및 하드 마스크층(3300)을 순차적으로 형성한 후 하드 마스크층(3300) 상에 형성될 수 있다. 필라들을 덮게 격벽층을 형성한 후 스페이서 식각(spacer etch)과 같은 이방성 식각을 수행하여, 필라 측벽에 부착된 스페이서 형태를 가지는 제1격벽(3600)들을 형성할 수 있다.
제1격벽(3600)은 SOC를 포함하여 이루어진 필라와 SiON을 포함하여 이루어진 하부층(3400)과 식각 선택비를 가지는 절연 물질, 예컨대, 초저온산화물(ULTO)층을 대략 200Å 정도 두께를 가지게 증착하고, 이를 식각하여 형성할 수 있다. 제1격벽(3600)은 필라가 원형 기둥 형상을 가질 때 필라 형상을 따르는 원형 실린더 형상을 가지게 형성될 수 있다. 제1격벽(3600)에 형상을 부여하는 필라들을 선택적으로 식각 제거하여 제1격벽(3600)의 내측 부분에 필라의 형상을 따르는 홀(hole) 형태의 오프닝부를 형성한다. 이에 따라, 제1격벽(3600)의 내측 및 외측 부분들에 하부의 하부층(3400) 부분들이 노출될 수 있다.
BCP층(3700)을 제1격벽(3600)의 내측 및 외측 부분을 채우게 코팅할 수 있다. BCP층(3700)은 실리콘 함유 폴리스티렌-폴리디메틸실록산(Si contained PS-PDMS) 코폴리머를 코팅(coating)하여 형성될 수 있다. BCP층(3700)을 어닐링(annealing)하여 제1격벽(3600)의 내측 및 외측에 제1격벽(3600)의 내외측 측벽을 덮는 스페이서 형상을 가지는 제2격벽 부분(3711)들을 제공하는 제1도메인부(3710)와, 제1도메인부(3710)에 의해 격리되는 제2도메인부(3730)들로 상분리한다. 제2도메인부(3730)들은, 도 39의 평면도에 제시된 바와 같이, 제1격벽(3600)의 실린더 형상의 외측 부분들 중 네 개의 상호 이웃하는 제1격벽(3600)들이 이루는 사각형의 중심 부분에 위치하며 제1도메인부(7310)에 의해 제공되는 오목한 형태의 홀 형태의 오프닝 부분을 채우게 상분리될 수 있다. 또한, 제1격벽(3600) 내측에 제공되는 홀 형태의 오프닝 부분을 채우게 상분리될 수 있다. 제2도메인부(1730)들은 도 39의 평면 형상에서 보이듯이, 제1도메인부(3710)과 제1격벽(3600)에 의해 상호 간에 격리되어 각각 포스트 형상을 이루며 상분리될 수 있다.
BCP층(3700)은 PS와 PDMS의 블록코폴리머로 형성될 수 있으며, PS와 PDMS의 비율은 부피비로 조절될 수 있다. 제1도메인부(3710)는 PDMS 블록 부분이 상분리되어 이루어질 수 있고, 제2도메인부(3730)는 PS 블록 부분이 상분리되어 이루어질 수 있다.
도 41 및 도 42는 오프닝부(3307, 3309)들을 형성하는 단계를 보여준다. 제2도메인부(3730)들을 선택적으로 제거하여 제1격벽(3600)의 외측에 외측 오프닝부(3307) 및 내측에 내측 오프닝부(3309)들을 형성한다. 예컨대, 제2도메인부(3730)을 이루는 PS 블록을 선택적으로 식각 제거할 수 있다. 오프닝부(3307, 3309)들은 도 39 및 도 41의 평면도에 제시된 바와 같이 제1도메인부(3710)에 의해 그 형상이 부여되고, 제1도메인부(3710)를 관통하는 홀(hole) 형상으로 형성될 수 있다. 제2도메인부(3730)가 식각 제거되며 하부에 노출되는 하부층(3400) 부분을 선택적으로 식각 제거하여 오프닝부(3307, 3309)의 형상을 따르는 마스크 패턴(3409)을 형성할 수 있다.
마스크 패턴(3409)에 의해 노출된 하드 마스크층(3300) 부분을 선택적으로 식각 제거하여 오프닝부(3307, 3309)의 형상을 따르는 패턴으로 하드 마스크를 형성할 수 있다. 이후에 하드 마스크에 의해 노출된 식각 대상층(3200) 부분을 선택적으로 식각 제거하여, 식각 대상층(3200)을 관통하는 콘택홀들의 배열을 형성할 수 있다.
도 43 및 도 44를 참조하면, 본 발명의 실시예들에 따른 반도체 소자 제조 방법은 오프닝부(301, 1301)들 또는 오프닝부(301, 1301)들의 형상을 따라 형성되는 콘택홀들이 실질적으로 동일한 크기로 밀집되어 반복 배치되는 미세 패턴들의 배열을 형성할 때, 미세 패턴들이 형성되는 영역인, 예컨대, 셀 매트릭스부(cell matrix region)의 외곽부에는 오프닝부(301, 1301)들 또는 콘택홀들이 배제되도록 할 수 있다.
도 43에 제시된 바와 같이, 셀 매트릭스부 내에 필라(500)들의 배열을 형성할 때, 셀 매트릭스부와 외곽부의 경계 에지(edge)를 기준으로 외곽부에는, 예컨대, SOC층이 패터닝되지 않고 잔류하여 외곽부를 덮어 차폐하는 외곽 차폐부(501)가 잔류하도록 SOC층을 패터닝할 수 있다. 제2격벽 부분(711)을 제공하는 제1도메인부(710)로 상분리되는 BCP층을 코팅하고 상분리 과정을 수행하면, 외곽 차폐부(501)를 덮어 잔류하는 블록코폴리머 외곽 잔류부(703)에도 제1외곽도메인부(713) 및 제2외곽도메인부(733)로 상분리가 유발될 수 있지만, 하부의 외곽 차폐부(501)가 블랭킷(blanket) 형상으로 이루어져 외곽부에 제2도메인부의 선택적 제거에 의해 오프닝부(301)가 형성되는 것이 방지될 수 있다.
외곽부에 셀 매트릭스부와 같은 미세 패턴, 예컨대, 오프닝부(301) 형상이 형성될 경우, 이를 제거하기 위해서 별도의 마스크 형성 및 식각 제거 과정이 필요할 것이지만, 본 발명의 실시예들에서는 이러한 별도의 과정이 도입될 필요가 없어 에지 부분에 인접하게 위치하는 오프닝부(301)의 형상이 이러한 별도로 도입되는 마스크 형성 및 식각 제거 과정에서 손상되는 것을 방지할 수 있다. 이에 따라, 셀 매트릭스부 에지 부분에서도 오프닝부(301)와 같은 미세 패턴의 크기 및 균일도가 셀 매트릭스부 내측 부분에 위치하는 오프닝부와 실질적으로 동일하게 유지될 수 있다.
도 44에 제시된 바와 같이, 셀 매트릭스부 내에 실린더 형상의 제1격벽(1600)들을 형성할 경우, 셀 매트릭스부의 외측인 외곽부에 도 44에 제시된 바와 같은 외곽 차폐부(501)가 잔류되지 않을 수 있다. 이러한 경우 제1도메인부(1710) 등으로 상분리되는 BCP층을 코팅하고 상분리 과정을 수행하면, 외곽부의 하부층(1400) 부분 상에는 블록코폴리머 외곽 잔류부(1703)가 잔류하여 하부층(1400) 부분을 차폐할 수 있다. 블록코폴리머 외곽 잔류부(1703)는 제1외곽도메인부(1713) 및 제2외곽도메인부(1733)로 상분리될 수 있지만, 도메인부들(1713, 1733)이 랜덤(random)하게 배향되므로 후속 제2도메인부를 제거하여 오프닝부(1301)을 형성하는 식각 과정에 블록코폴리머 외곽 잔류부(1703)는 패터닝되지 않고 블랭킷한 형상의 층으로 유지될 수 있다. 외곽부에는 오프닝부(1301)들 제공하는 미세 패턴들의 형성이 자연스럽게 배제될 수 있다.
외곽부에 셀 매트릭스부와 같은 미세 패턴, 예컨대, 오프닝부(1301) 형상이 형성될 경우, 이를 제거하기 위해서 별도의 마스크 형성 및 식각 제거 과정이 필요할 것이지만, 본 발명의 실시예들에서는 이러한 별도의 과정이 도입될 필요가 없어 에지 부분에 인접하게 위치하는 오프닝부(1301)의 형상이 이러한 별도로 도입되는 마스크 형성 및 식각 제거 과정에서 손상되는 것을 방지할 수 있다.
본 발명의 실시예들에 의한 미세 패턴 배열을 포함하는 반도체 소자 제조 방법은, 38㎚ 미만의 미세한 피치를 가지는 밀집된 콘택홀의 배열을 형성할 수 있다. 콘택홀의 크기 및 형상의 균일도를 개선할 수 있고, 개개의 콘택홀이 실질적으로 보다 원형에 부합되는 형상을 가지게 유도할 수 있다.
본 발명에 따르면, 대면적의 기판 상에 블록 코폴리머를 이용하여 용이하게 나노 크기의 구조물 또는 나노 구조체를 형성할 수 있다. 나노 구조체는, 선격자를 포함하는 편광판의 제조, 반사형 액정표시장치의 반사 렌즈의 형성 등에 이용할 수 있다. 나노 구조체는 독립적인 편광판의 제조에 사용될 뿐만 아니라, 표시 패널과 일체형인 편광부의 형성에도 이용할 수 있다. 예컨대, 박막 트랜지스터를 포함하는 어레이(array) 기판이나, 컬러필터 기판 상에 직접적으로 편광부를 형성하는 공정에 이용할 수 있다. 나노 구조체는 나노 와이어 트랜지스터, 메모리의 제작을 위한 주형, 나노 스케일의 도선 패터닝을 위한 나노 구조물과 같은 전기 전자 부품의 주형, 태양 전지와 연료 전지의 촉매 제작을 위한 주형, 식각 마스크와 유기 다이오드(OLED) 셀 제작을 위한 주형 및 가스 센서 제작을 위한 주형에 이용할 수 있다.
상술한 본 발명에 따른 방법 및 구조체들은 집적 회로 칩(integrated circuit chip) 제조에 사용될 수 있다. 결과의 집적 회로 칩은 웨이퍼 형태(raw wafer form)나 베어 다이(bare die) 또는 패키지 형태(package form)으로 제조자에 의해 배포될 수 있다. 칩은 단일 칩 패키지(single chip package)나 멀티칩 패키지 chip package) 형태로 제공될 수 있다. 또한, 하나의 칩은 다른 집적 회로 칩에 집적되거나 별도의 회로 요소(discrete circuit element)에 집적될 수 있다. 하나의 칩은 마더보드(mother board)와 같은 중간 제품(intermediate product)이나 최종 제제품(end product) 형태의 한 부품으로 다른 신호 프로세싱 소자(signal processing device)를 이루도록 집적될 수 있다. 최종 제품은 집적 회로 칩을 포함하는 어떠한 제품일 수 있으며, 장난감이나 저성능 적용 제품(application)으로부터 고성능 컴퓨터 제품일 수 있으며, 표시장치(display)나 키보드(keyboard) 또는 다른 입력 수단(input device) 및 중앙연산장치(central processor)를 포함하는 제품일 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형들이 가능할 것이다.
100: 반도체 기판, 500: 필라,
600; 격벽층, 700: 블록코폴리머층,
710, 730: 도메인부.
600; 격벽층, 700: 블록코폴리머층,
710, 730: 도메인부.
Claims (25)
- 하부층 상에 필라(pillar)들의 배열을 형성하는 단계;
상기 필라의 측벽을 덮는 제1격벽 부분들을 제공하는 격벽층을 형성하는 단계;
상기 필라들 사이 간극 부분을 채우는 블록코폴리머(block co-polymer)층을 형성하는 단계; 및
상기 블록코폴리머층을 상기 제1격벽 부분을 덮는 제2격벽 부분을 제공하는 제1도메인부(domain)와 상기 제1도메인부에 의해 상기 필라와 이격되는 다수의 제2도메인부들로 상분리시키는 단계;를 포함하는 반도체 소자 제조 방법.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제2도메인부들을 선택적으로 제거하여 제1오프닝부(opening)들을 형성하는 단계; 및
상기 필라들을 선택적으로 제거하여 상기 제1오프닝부를 에워싸게 이격되어 위치하는 다수의 제2오프닝부들을 형성하는 단계;를 포함하는 반도체 소자 제조 방법.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제2항에 있어서,
상기 제2오프닝부를 형성하는 단계 이전에,
상기 제1오프닝부(opening)에 의해 노출된 상기 격벽층 부분을 식각하여
상기 필라의 상측 표면 및 상기 하부층 표면 부분을 노출하는 단계를 포함하는 반도체 소자 제조 방법.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제2항에 있어서,
상기 제1 및 제2오프닝부들에 의해 노출된 상기 하부층 부분을 선택적으로 식각하여 마스크 패턴을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제4항에 있어서,
상기 하부층 하부에
하드 마스크층(hard mask)을 형성하는 단계; 및
상기 하드 마스크층 하부에 식각 대상층을 형성하는 단계를 더 포함하고,
상기 마스크 패턴에 의해 노출된 상기 하드 마스크층 부분을 선택적으로 제거하여 하드 마스크를 형성하는 단계;
상기 하드 마스크에 의해 노출된 상기 식각 대상층 부분을 선택적으로 제거하여 콘택홀(contact hole)들을 형성하는 단계; 및
상기 콘택홀들을 채우는 도전성 전극들을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 도전성 전극들은
디램(DRAM) 메모리 소자의 커패시터 스토리지 노드 콘택들 또는 스토리지 노드들의 배열로 형성되거나
또는 저항 메모리 소자의 저항층에 접촉하는 하부 전극 배열로 형성되는 반도체 소자 제조 방법.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 하드 마스크층은
카본층을 포함하여 형성되고,
상기 하부층은 실리콘산질화물(SiON)층 또는 실리콘산질화물(SiON)층 및 실리콘산화물층의 복합층을 포함하여 형성되는 반도체 소자 제조 방법.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 블록코폴리머(block co-polymer)층은
폴리스티렌-폴리메타메틸아크릴레이트(PS-PMMA) 코폴리머 또는 실리콘 함유 폴리스티렌-폴리디메틸실록산(Si contained PS-PDMS) 코폴리머를 포함하는 층으로 코팅(coating)되는 반도체 소자 제조 방법.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 블록코폴리머(block co-polymer)층은
상기 필라의 상측면을 노출하게 형성되는 반도체 소자 제조 방법.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제2도메인부는 이웃하는 세 개 또는 네 개의 상기 필라들로 이루어지는 삼각형 또는 사각형의 중심부에 위치하게 상분리되는 반도체 소자 제조 방법.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 제1도메인부는 최근하여 인근하게 위치하는 두 개의 상기 필라들 사이의 간극 부분을 채우고 다수의 상기 필라들 사이 중심부에 오목한 형상을 제공하도록 상기 하부층을 덮게 연장되고
상기 제2도메인부는 상기 오목한 형상 부분을 채워 상기 제1도메인부로 둘러싸이도록 상분리되는 반도체 소자 제조 방법.
- 하부층 상에 필라(pillar)들의 배열을 형성하는 단계;
상기 필라의 측벽을 덮는 제1격벽들을 형성하는 단계;
상기 필라들 사이 간극 부분을 채우는 블록코폴리머(block co-polymer)층을 형성하는 단계; 및
상기 블록코폴리머층을 상기 제1격벽을 덮는 제2격벽 부분을 제공하는 제1도메인부(domain)와 상기 제1도메인부에 의해 상기 필라와 이격되는 다수의 제2도메인부들로 상분리시키는 단계;를 포함하는 반도체 소자 제조 방법.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 제1격벽들을 형성하는 단계는
상기 필라 및 상기 하부층 표면 덮는 격벽층을 형성하는 단계; 및
상기 격벽층을 식각하여 스페이서(spacer) 형상으로 상기 필라의 측벽에 부착되는 상기 격벽을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 제2도메인부들을 선택적으로 제거하여 제1오프닝부(opening)들을 형성하는 단계; 및
상기 필라들을 선택적으로 제거하여 상기 제1오프닝부를 에워싸게 이격되어 위치하는 다수의 제2오프닝부들을 형성하는 단계;를 포함하는 반도체 소자 제조 방법.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 블록코폴리머층은
상기 제1격벽에 의해 노출되는 상기 하부층 부분에 중첩되게 형성되는 반도체 소자 제조 방법.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 제2도메인부는 이웃하는 세 개 또는 네 개의 상기 필라들로 이루어지는 삼각형 또는 사각형의 중심부에 위치하고
상기 필라의 상측면에 중첩되게 위치하게 상분리되는 반도체 소자 제조 방법.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
상기 제1도메인부는 최근하여 인근하게 위치하는 두 개의 상기 필라들 사이의 간극 부분을 채우고 다수의 상기 필라들 사이 중심부에 오목한 형상을 제공하도록 상기 하부층을 덮게 연장되고
상기 제2도메인부는 상기 오목한 형상 부분을 채워 상기 제1도메인부로 둘러싸이도록 상분리되는 반도체 소자 제조 방법.
- 하부층 상에 실린더(cylinder) 형상의 제1격벽들의 배열을 형성하는 단계;
상기 제1격벽들 내측 및 사이 간극 부분을 채우는 블록코폴리머(block co-polymer)층을 형성하는 단계; 및
상기 블록코폴리머층을 상기 제1격벽의 내외측 측벽을 덮는 제2격벽 부분을 제공하는 제1도메인부(domain)와 상기 제1도메인부에 의해 격리되는 다수의 제2도메인부들로 상분리시키는 단계;를 포함하고,
상기 실린더 형상의 제1격벽들이 서로 제1간극과, 상기 제1간극 보다 넓은 폭의 제2간극을 가지며 배열되고,
상기 제1간극이 위치하는 부분에서는 상기 제1도메인부의 일부 부분만 위치하고,
상기 제2간극이 위치하는 부분에서는 상기 제1도메인부의 다른 부분, 및 상기 제2도메인부가 함께 위치하는 반도체 소자 제조 방법.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제18항에 있어서,
상기 제1격벽들의 배열을 형성하는 단계는
상기 하부층 상에 필라(pillar)들의 배열을 형성하는 단계;
상기 필라들을 덮는 격벽층을 형성하는 단계;
상기 격벽층을 식각하여 상기 필라의 측벽에 부착된 스페이서 형상으로 상기 제1격벽들을 형성하는 단계; 및
상기 필라들을 선택적으로 제거하는 단계를 포함하는 반도체 소자 제조 방법.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제18항에 있어서,
상기 제2도메인부들을 선택적으로 제거하여 상기 제1격벽 내외측에 각각 오프닝부(opening)들을 형성하는 단계를 포함하는 더 포함하는 반도체 소자 제조 방법.
- ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제18항에 있어서,
상기 제2도메인부는 이웃하는 세 개 또는 네 개의 상기 제1격벽들로 이루어지는 삼각형 또는 사각형의 중심부에 위치하고
상기 제1격벽의 내측 중심부에 위치하게 상분리되는 반도체 소자 제조 방법.
- ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제21항에 있어서,
상기 제1도메인부는
상호 간에 최근하여 인근하게 위치하는 두 개의 상기 제1격벽들 사이의 간극 부분을 채우고 다수의 상기 제1격벽들 사이 중심부와 상기 제1격벽들 내측 중심부에 오목한 형상들을 제공하도록 상기 하부층을 덮게 연장되고
상기 제2도메인부는 상기 오목한 형상 부분을 채워 상기 제1도메인부로 둘러싸이도록 상분리되는 반도체 소자 제조 방법.
- ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈제21항에 있어서,
상기 제2도메인부는 제2격벽 부분이 인접하는 상기 하부층 부분을 노출하게 상분리되는 반도체 소자 제조 방법.
- 하부층 상에 배치된 필라(pillar)들의 배열;
상기 필라의 측벽을 덮는 제1격벽 부분들을 제공하는 격벽층; 및
상기 격벽층 상에 상기 필라들 사이 간극 부분을 채우는 블록코폴리머층을 포함하고,
상기 블록코폴리머층이 상분리되어 상기 제1격벽 부분을 덮는 제2격벽 부분을 제공하는 제1도메인부(domain)와 상기 제1도메인부에 의해 격리된 다수의 제2도메인부(33)들을 포함하는 반도체 소자 구조.
- 하부층 상에 위치하는 실린더(cylinder) 형상의 제1격벽들의 배열; 및
상기 제1격벽들 내측 및 사이 간극 부분을 채우는 블록코폴리머(block co-polymer)층을 포함하고,
상기 블록코폴리머층은 상분리되어 상기 제1격벽의 내외측 표면을 덮는 제2격벽 부분을 제공하는 제1도메인부(domain)와 상기 제1도메인부에 의해 격리되는 다수의 제2도메인부들을 포함하고,
상기 실린더 형상의 제1격벽들이 서로 제1간극과, 상기 제1간극 보다 넓은 폭의 제2간극을 가지며 배열되고,
상기 제1간극이 위치하는 부분에서는 상기 제1도메인부의 일부 부분만 위치하고,
상기 제2간극이 위치하는 부분에서는 상기 제1도메인부의 다른 부분, 및 상기 제2도메인부가 함께 위치하는 반도체 소자 구조.
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