KR102103963B1 - Organic light emitting display apparatus - Google Patents
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Abstract
본 발명의 일 실시예는, 기판과, 기판 상의 제1 주사선과, 제1 주사선과 교차하는 제1 데이터선과, 제1 주사선과 교차하는 제1 구동 전압선과, 제1 주사선 및 상기 제1 데이터선과 전기적으로 연결된 제1 박막트랜지스터와, 제1 구동 전압선 및 상기 제1 박막트랜지스터와 전기적으로 연결되며 제1 게이트전극 및 상기 제1 게이트전극 아래에서 구부러진 제1 액티브층을 포함하는 제2 박막트랜지스터와, 제2 박막트랜지스터와 전기적으로 연결된 제1 유기발광소자와, 제2 박막트랜지스터 및 제1 유기발광소자와 전기적으로 연결된 제3 박막트랜지스터와, 제2 박막트랜지스터 상의 절연층, 및 제2 박막트랜지스터의 상기 제1 게이트전극과 전기적으로 연결되고, 제1 축전판 및 제1 축전판과 중첩하는 제2 축전판을 포함하되 제1 축전판은 제2 박막트랜지스터의 제1 게이트전극의 적어도 일부를 포함하는 제1 스토리지 커패시터를 포함하고,절연층의 일부는 제1 축전판 및 제2 축전판 사이에 개재되며, 제1 액티브층은 제3 박막트랜지스터의 액티브층에 연결된 유기발광표시장치를 개시한다. An embodiment of the present invention includes a substrate, a first scan line on the substrate, a first data line intersecting the first scan line, a first driving voltage line intersecting the first scan line, a first scan line and the first data line A first thin film transistor electrically connected to the first thin film transistor and a second thin film transistor electrically connected to the first driving voltage line and the first thin film transistor and including a first gate electrode and a first active layer bent under the first gate electrode; The first organic light emitting element electrically connected to the second thin film transistor, the third thin film transistor electrically connected to the second thin film transistor and the first organic light emitting element, the insulating layer on the second thin film transistor, and the second thin film transistor A second capacitor plate, which is electrically connected to the first gate electrode and overlaps the first capacitor plate and the first capacitor plate, wherein the first capacitor plate is a second thin film transistor. 1 includes a first storage capacitor including at least a portion of a gate electrode, a portion of the insulating layer is interposed between the first capacitor plate and the second capacitor plate, and the first active layer is connected to the active layer of the third thin film transistor Disclosed is an organic light emitting display device.
Description
본 발명의 일 실시예는 유기 발광 표시 장치에 관한 것이다. One embodiment of the present invention relates to an organic light emitting display device.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.The organic light emitting diode display includes two electrodes and an organic emission layer positioned between them, and electrons injected from one electrode and holes injected from the other electrode are combined in the organic emission layer to exciton. And emits light while emitting excitons.
이러한 유기 발광 표시 장치는 자발광 소자인 유기 발광 소자를 포함하는 복수개의 화소를 포함하며, 각 화소에는 유기 발광 소자를 구동하기 위한 복수개의 박막 트랜지스터(thin film transistor) 및 적어도 하나의 캐패시터(Capacitor)가 형성되어 있다. Such an organic light emitting display device includes a plurality of pixels including an organic light emitting element, which is a self-emission element, and each pixel includes a plurality of thin film transistors and at least one capacitor for driving the organic light emitting element. Is formed.
커패시터는 하부 전극과 상부 전극 및 그 사이에 개재된 유전체로 구성된다. 이러한 커패시터의 충전 용량(capacitance)은 중첩되는 양 전극의 면적에 비례한다. 따라서, 중첩되는 양 전극의 면적이 줄어들면 커패시턴스도 줄어드는 문제가 있다. 그런데, 커패시터의 전극에 전압을 인가하기 위해서는 컨택홀과 같은 구조가 필요하고 컨택홀이 배치되면서 중첩되는 양 전극의 면적이 감소될 수 있으므로, 이를 해결하기 위한 커패시터 소자들의 새로운 디자인이 요구된다. The capacitor consists of a lower electrode and an upper electrode and a dielectric interposed therebetween. The charging capacity of this capacitor is proportional to the area of both electrodes that overlap. Therefore, when the area of the overlapping both electrodes is reduced, there is a problem that the capacitance is also reduced. However, in order to apply a voltage to the electrode of the capacitor, a structure such as a contact hole is required, and since the area of both electrodes overlapping as the contact hole is disposed may be reduced, a new design of capacitor elements for solving this is required.
본 발명의 일 실시예는 유기 발광 표시 장치, 보다 구체적으로 유기 발광 표시 장치의 구조를 제공하는 것을 특징으로 한다.One embodiment of the present invention is characterized in that it provides an organic light emitting display device, more specifically, the structure of the organic light emitting display device.
상술한 과제를 해결하기 위한 본 발명의 일 실시예에 의하면, 기판; 상기 기판 상의 제1 주사선; 상기 제1 주사선과 교차하는 제1 데이터선; 상기 제1 주사선과 교차하는 제1 구동 전압선; 상기 제1 주사선 및 상기 제1 데이터선과 전기적으로 연결된 제1 박막트랜지스터; 상기 제1 구동 전압선 및 상기 제1 박막트랜지스터와 전기적으로 연결되며, 제1 게이트전극 및 상기 제1 게이트전극 아래에서 구부러진 제1 액티브층을 포함하는, 제2 박막트랜지스터; 상기 제2 박막트랜지스터와 전기적으로 연결된 제1 유기발광소자; 상기 제2 박막트랜지스터 및 상기 제1 유기발광소자와 전기적으로 연결된 제3 박막트랜지스터; 상기 제2 박막트랜지스터 상의 절연층; 및 상기 제2 박막트랜지스터의 상기 제1 게이트전극과 전기적으로 연결되고, 제1 축전판 및 상기 제1 축전판과 중첩하는 제2 축전판을 포함하되, 상기 제1 축전판은 상기 제2 박막트랜지스터의 상기 제1 게이트전극의 적어도 일부를 포함하는, 제1 스토리지 커패시터;를 포함하고, 상기 절연층의 일부는 상기 제1 축전판 및 상기 제2 축전판 사이에 개재되며, 상기 제1 액티브층은 상기 제3 박막트랜지스터의 액티브층에 연결된, 유기발광표시장치를 개시한다. According to an embodiment of the present invention for solving the above problems, a substrate; A first scan line on the substrate; A first data line intersecting the first scan line; A first driving voltage line intersecting the first scanning line; A first thin film transistor electrically connected to the first scan line and the first data line; A second thin film transistor electrically connected to the first driving voltage line and the first thin film transistor and including a first gate electrode and a first active layer bent under the first gate electrode; A first organic light emitting element electrically connected to the second thin film transistor; A third thin film transistor electrically connected to the second thin film transistor and the first organic light emitting element; An insulating layer on the second thin film transistor; And a second capacitor plate electrically connected to the first gate electrode of the second thin film transistor, and overlapping the first capacitor plate and the first capacitor plate, wherein the first capacitor plate is the second thin film transistor. And a first storage capacitor including at least a portion of the first gate electrode, wherein a portion of the insulating layer is interposed between the first capacitor plate and the second capacitor plate, and the first active layer is Disclosed is an organic light emitting display device connected to the active layer of the third thin film transistor.
상기 제1 구동 전압선 및 상기 제2 박막트랜지스터와 전기적으로 연결된 제4 박막트랜지스터를 더 포함할 수 있다. A fourth thin film transistor electrically connected to the first driving voltage line and the second thin film transistor may be further included.
상기 제2 박막트랜지스터의 상기 제1 액티브층은 상기 제4 박막트랜지스터의 액티브층에 연결될 수 있다. The first active layer of the second thin film transistor may be connected to the active layer of the fourth thin film transistor.
상기 제1 주사선과 교차하는 제2 데이터선; 제2 구동 전압선; 상기 제1 주사선 및 상기 제2 데이터선에 전기적으로 연결된 제5 박막트랜지스터;A second data line intersecting the first scan line; A second driving voltage line; A fifth thin film transistor electrically connected to the first scan line and the second data line;
상기 제2 구동 전압선 및 상기 제5 박막트랜지스터와 전기적으로 연결되고, 제2 게이트전극 및 상기 제2 게이트전극의 아래에서 구부러진 제2 액티브층을 포함하는, 제6 박막트랜지스터; 상기 제6 박막트랜지스터와 전기적으로 연결된 제2 유기발광소자; 상기 제2 유기발광소자 및 상기 제5 박막트랜지스터와 전기적으로 연결된 제7 박막트랜지스터; 및 상기 제7 박막트랜지스터와 전기적으로 연결되고, 제3 축전판 및 상기 제3 축전판과 중첩하는 제4 축전판을 포함하되, 상기 제3 축전판은 상기 제6 박막트랜지스터의 제2 게이트전극의 적어도 일부를 포함하는, 제2 스토리지 커패시터;를 더 포함할 수 있다. A sixth thin film transistor electrically connected to the second driving voltage line and the fifth thin film transistor and including a second gate electrode and a second active layer bent under the second gate electrode; A second organic light emitting element electrically connected to the sixth thin film transistor; A seventh thin film transistor electrically connected to the second organic light emitting element and the fifth thin film transistor; And a fourth capacitor plate electrically connected to the seventh thin film transistor and overlapping the third capacitor plate and the third capacitor plate, wherein the third capacitor plate is a second gate electrode of the sixth thin film transistor. A second storage capacitor including at least a portion; may further include.
상기 절연층의 일부는 상기 제3 축전판 및 상기 제4 축전판 사이에 개재되며, 상기 제2 액티브층은 상기 제7 박막트랜지스터의 액티브층과 연결되고, 상기 제1 스토리지 커패시터 및 상기 제2 스토리지 커패시터는 서로 대칭일 수 있다. A portion of the insulating layer is interposed between the third capacitor plate and the fourth capacitor plate, and the second active layer is connected to the active layer of the seventh thin film transistor, and the first storage capacitor and the second storage The capacitors can be symmetrical to each other.
상기 제2 구동 전압선 및 상기 제6 박막트랜지스터와 전기적으로 연결된 제8 박막트랜지스터를 더 포함할 수 있다. An eighth thin film transistor electrically connected to the second driving voltage line and the sixth thin film transistor may be further included.
상기 제2 액티브층은 상기 제8 박막트랜지스터의 액티브층과 연결될 수 있다.The second active layer may be connected to the active layer of the eighth thin film transistor.
상기 제2 축전판 및 상기 제4 축전판은 동일 층 상에 위치할 수 있다. The second power storage plate and the fourth power storage plate may be located on the same layer.
상기 제2 축전판 및 상기 제4 축전판은 상기 제1 구동 전압선 및 상기 제2 구동 전압선 중 어느 하나와 전기적으로 연결될 수 있다. The second capacitor plate and the fourth capacitor plate may be electrically connected to any one of the first driving voltage line and the second driving voltage line.
본 발명의 다른 실시예는, 기판; 상기 기판 상의 제1 주사선; 상기 제1 주사선과 교차하는 제1 데이터선; 상기 제1 주사선과 교차하는 제1 구동 전압선; 상기 제1 주사선 및 상기 제1 데이터선과 전기적으로 연결된 제1 박막트랜지스터; 상기 제1 구동 전압선 및 상기 제1 박막트랜지스터와 전기적으로 연결되고, 제1 게이트전극 및 제1 액티브층을 포함하는, 제2 박막트랜지스터; 상기 제2 박막트랜지스터와 전기적으로 연결된 제1 유기발광소자; 상기 제1 유기발광소자 및 상기 제2 박막트랜지스터와 전기적으로 연결된 제3 박막트랜지스터; 상기 제2 박막트랜지스터 상의 절연층; 및 상기 제2 박막트랜지스터의 상기 제1 게이트전극과 전기적으로 연결되고, 제1 축전판 및 상기 제1 축전판과 중첩하는 제2 축전판을 포함하되, 상기 제1 축전판은 상기 제2 박막트랜지스터의 상기 제1 게이트전극의 적어도 일부를 포함하는, 제1 스토리지 커패시터;를 포함하고, 상기 절연층의 일부는 상기 제1 축전판 및 상기 제2 축전판 사이에 개재되고, 상기 절연층은 상기 제1 축전판과 중첩하는 제1 콘택홀을 포함하며, 상기 제1 액티브층은 상기 제3 박막트랜지스터의 액티브층과 연결된, 유기발광표시장치를 개시한다. Another embodiment of the invention, the substrate; A first scan line on the substrate; A first data line intersecting the first scan line; A first driving voltage line intersecting the first scanning line; A first thin film transistor electrically connected to the first scan line and the first data line; A second thin film transistor electrically connected to the first driving voltage line and the first thin film transistor and including a first gate electrode and a first active layer; A first organic light emitting element electrically connected to the second thin film transistor; A third thin film transistor electrically connected to the first organic light emitting element and the second thin film transistor; An insulating layer on the second thin film transistor; And a second capacitor plate electrically connected to the first gate electrode of the second thin film transistor, and overlapping the first capacitor plate and the first capacitor plate, wherein the first capacitor plate is the second thin film transistor. And a first storage capacitor including at least a portion of the first gate electrode, wherein a portion of the insulating layer is interposed between the first capacitor plate and the second capacitor plate, and the insulating layer is the first capacitor. A organic light emitting display device including a first contact hole overlapping one power storage plate, wherein the first active layer is connected to the active layer of the third thin film transistor.
상기 제1 구동 전압선 및 상기 제2 박막트랜지스터와 전기적으로 연결된 제4 박막트랜지스터를 더 포함할 수 있다. A fourth thin film transistor electrically connected to the first driving voltage line and the second thin film transistor may be further included.
상기 제1 액티브층은 상기 제4 박막트랜지스터의 액티브층과 연결될 수 있다.The first active layer may be connected to the active layer of the fourth thin film transistor.
상기 제1 액티브층은 상기 제2 박막트랜지스터의 상기 제1 게이트전극 아래에서 구부러질 수 있다. The first active layer may be bent under the first gate electrode of the second thin film transistor.
상기 제2 축전판은 상기 콘택홀과 중첩하는 개구부를 포함할 수 있다.The second power storage plate may include an opening overlapping the contact hole.
상기 제2 박막트랜지스터와 전기적으로 연결된 제4 박막트랜지스터; 및 상기 제4 박막트랜지스터 및 상기 제1 게이트전극을 연결하는 콘택노드;를 더 포함할 수 있다.A fourth thin film transistor electrically connected to the second thin film transistor; And a contact node connecting the fourth thin film transistor and the first gate electrode.
상기 콘택노드의 제1 단부는 상기 제1 콘택홀 및 상기 개구를 통해 상기 제1 게이트전극에 접속할 수 있다. The first end of the contact node may be connected to the first gate electrode through the first contact hole and the opening.
제3 축전판 및 상기 제3 축전판과 중첩하는 제4 축전판을 포함하는 이웃하는 커패시터를 더 포함하고, 상기 제4 축전판 및 상기 제2 축전판은 서로 전기적으로 연결될 수 있다. The capacitor may further include a neighboring capacitor including a third capacitor plate and a fourth capacitor plate overlapping the third capacitor plate, and the fourth capacitor plate and the second capacitor plate may be electrically connected to each other.
상기 제2 축전판은 상기 제1 콘택홀과 중첩하는 개구부를 포함할 수 있다. The second power storage plate may include an opening overlapping the first contact hole.
유기발광표시장치는, 상기 제1 주사선과 교차하는 제2 데이터선; 상기 제1 주사선과 교차하는 제2 구동 전압선; 상기 제1 주사선 및 상기 제2 데이터선과 전기적으로 연결된 제5 박막트랜지스터; 상기 제2 구동 전압선 및 상기 제5 박막트랜지스터와 전기적으로 연결되며, 제2 게이트전극 및 제2 액티브층을 포함하는, 제6 박막트랜지스터; 상기 제6 박막트랜지스터와 전기적으로 연결된 제2 유기발광소자; 상기 제2 유기발광소자 및 상기 제6 박막트랜지스터와 전기적으로 연결된 제7 박막트랜지스터; 및 상기 제6 박막트랜지스터의 제2 게이트전극과 전기적으로 연결되고, 제3 축전판 및 상기 제3 축전판에 중첩하는 제4 축전판을 포함하되, 상기 제3 축전판은 상기 제6 박막트랜지스터의 상기 제2 게이트전극의 적어도 일부를 포함하는, 제2 스토리지 커패시터;를 더 포함할 수 있다. The organic light emitting display device includes: a second data line intersecting the first scanning line; A second driving voltage line intersecting the first scanning line; A fifth thin film transistor electrically connected to the first scan line and the second data line; A sixth thin film transistor electrically connected to the second driving voltage line and the fifth thin film transistor and including a second gate electrode and a second active layer; A second organic light emitting element electrically connected to the sixth thin film transistor; A seventh thin film transistor electrically connected to the second organic light emitting element and the sixth thin film transistor; And a fourth capacitor plate electrically connected to the second gate electrode of the sixth thin film transistor and overlapping the third capacitor plate and the third capacitor plate, wherein the third capacitor plate is the sixth thin film transistor. And a second storage capacitor including at least a portion of the second gate electrode.
상기 절연층의 일부는 상기 제3 축전판 및 상기 제4 축전판 사이에 개재되며, 상기 절연층은 상기 제3 축전판과 중첩하는 제2 콘택홀을 포함하고, 상기 제2 액티브층은 상기 제6 박막트랜지스터의 상기 제2 액티브층과 연결되며, 상기 제1 액티브층 및 상기 제2 액티브층은 서로 대칭일 수 있다. A portion of the insulating layer is interposed between the third capacitor plate and the fourth capacitor plate, and the insulating layer includes a second contact hole overlapping the third capacitor plate, and the second active layer is the first capacitor. 6 It is connected to the second active layer of the thin film transistor, and the first active layer and the second active layer may be symmetrical to each other.
상기 제2 구동 전압선 및 상기 제6 박막트랜지스터와 전기적으로 연결된 제8 박막트랜지스터를 더 포함할 수 있다. An eighth thin film transistor electrically connected to the second driving voltage line and the sixth thin film transistor may be further included.
상기 제2 액티브층은 상기 제8 박막트랜지스터의 액티브층과 연결될 수 있다.The second active layer may be connected to the active layer of the eighth thin film transistor.
상기 제2 축전판 및 상기 제4 축전판은 동일 층 상에 위치할 수 있다.The second power storage plate and the fourth power storage plate may be located on the same layer.
상기 제2 축전판 및 상기 제4 축전판은 상기 제1 구동 전압선 및 상기 제2 구동 전압선과 전기적으로 연결될 수 있다. The second power storage plate and the fourth power storage plate may be electrically connected to the first driving voltage line and the second driving voltage line.
본 발명의 다른 실시예는, 제1 주사선; 상기 제1 주사선과 교차하는 제1 데이터선 및 제2 데이터선; 상기 제1 주사선과 교차하는 제1 구동 전압선 및 제2 구동 전압선; 및 서로 이웃하는 제1 화소회로 및 제2 화소회로;를 포함하는 유기발광표시장치일 수 있다.Another embodiment of the present invention, the first scanning line; A first data line and a second data line intersecting the first scan line; A first driving voltage line and a second driving voltage line intersecting the first scanning line; And a first pixel circuit and a second pixel circuit adjacent to each other.
상기 제1 화소회로는, 상기 제1 주사선 및 상기 제2 데이터선과 전기적으로 연결된 제1 박막트랜지스터; 제1 축전판 및 제2 축전판을 포함하되, 상기 제1 축전판이 상기 제1 구동 전압선과 연결된, 제1 커패시터;상기 제1 구동 전압선과 전기적으로 연결되고, 상기 제1 커패시터 아래에서 구부러진 액티브층을 포함하는, 제2 박막트랜지스터; 및 상기 제2 박막트랜지스터와 전기적으로 연결된 제1 유기발광소자;를 포함하고,The first pixel circuit may include: a first thin film transistor electrically connected to the first scan line and the second data line; A first capacitor including a first capacitor plate and a second capacitor plate, wherein the first capacitor plate is connected to the first driving voltage line; an active layer electrically connected to the first driving voltage line and bent under the first capacitor. Including, a second thin film transistor; And a first organic light emitting element electrically connected to the second thin film transistor.
상기 제2 화소회로는, 상기 제1 주사선 및 상기 제2 데이터선에 전기적으로 연결된 제3 박막트랜지스터; 제3 축전판 및 제4 축전판을 포함하되, 상기 제3 축전판이 상기 제2 구동 전압선과 연결된, 제2 커패시터; 상기 제2 구동 전압선과 전기적으로 연결되고, 제2 커패시터 아래에 구부러진 액티브층을 포함하는, 제4 박막트랜지스터; 상기 제4 박막트랜지스터와 전기적으로 연결된 제2 유기발광소자를 포함할 수 있다.The second pixel circuit may include: a third thin film transistor electrically connected to the first scan line and the second data line; A second capacitor including a third capacitor plate and a fourth capacitor plate, wherein the third capacitor plate is connected to the second driving voltage line; A fourth thin film transistor electrically connected to the second driving voltage line and including an active layer bent under the second capacitor; And a second organic light emitting device electrically connected to the fourth thin film transistor.
상기 제1 커패시터 및 상기 제2 커패시터는 서로 대칭일 수 있다.The first capacitor and the second capacitor may be symmetrical to each other.
상기 제1 화소회로는, 제5 박막트랜지스터; 및 상기 제2 축전판 및 상기 제5 박막트랜지스터를 연결하는 제1 콘택노드;를 더 포함할 수 있다. The first pixel circuit may include a fifth thin film transistor; And a first contact node connecting the second power storage plate and the fifth thin film transistor.
상기 제2 화소회로는, 제6 박막트랜지스터; 및 상기 제4 축전판 및 상기 제6 박막트랜지스터를 연결하는 제2 콘택노드를 더 포함할 수 있다. The second pixel circuit may include: a sixth thin film transistor; And a second contact node connecting the fourth power storage plate and the sixth thin film transistor.
상기 제1 화소회로는 제1 액티브층을 더 포함하고, 상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터는 상기 제1 액티브층을 따라 형성되며, 상기 제2 화소회로는 제2 액티브층을 더 포함하고, 상기 제3 박막트랜지스터 및 상기 제4 박막트랜지스터는 상기 제2 액티브층을 따라 형성될 수 있다. The first pixel circuit further includes a first active layer, the first thin film transistor and the second thin film transistor are formed along the first active layer, and the second pixel circuit further includes a second active layer. In addition, the third thin film transistor and the fourth thin film transistor may be formed along the second active layer.
본 발명에 일 실시예에 따르면, 구동 박막 트랜지스터의 액티브층의 채널 영역을 길게 형성할 수 있어 게이트 전압의 구동 범위(driving range)가 넓어질 수 있고, 배선(예, 초기화 전압선)을 공유할 수 있으며, 양 화소에 배치된 커패시터 소자들에 공통으로 전압을 인가할 수 있고, 커패시터 양 전극이 중첩되는 면적이 감소되지 않고 커패시턴스를 최대화할 수 있는 특징이 있다. According to an embodiment of the present invention, the channel region of the active layer of the driving thin film transistor can be formed to be long, so that a driving range of the gate voltage can be widened and wiring (eg, an initialization voltage line) can be shared. In addition, a voltage can be commonly applied to capacitor elements disposed in both pixels, and an area where both electrodes of the capacitor overlap each other is not reduced, thereby maximizing capacitance.
도 1은 본 발명의 일 실시예에 의한 유기 발광 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 인접하는 두 개의 화소의 개략적인 회로도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 구동 전압선(PL)의 그물망 구조를 설명하는 도면이다.
도 5 내지 도 10은 본 발명의 일 실시예에 따른 인접하는 두 화소를 형성하는 방법을 설명하기 위한 도면이다.
도 11은 도 9의 A-A’선을 따라 자른 단면도이다.
도 12 및 도 13는 본 발명의 실시예에 대한 비교예를 설명하기 위한 도면들이다.
도 14은 본 발명의 실시예에 의한 도 9에서 제2 스토리지 커패시터의 면적(a1)을 개략적으로 도시한 것이다.
도 15는 본 발명의 비교예에 의한 도 12에서 제2 스토리지 커패시터의 면적(a2)을 개략적으로 도시한 것이다. 1 is a block diagram schematically showing an organic light emitting diode display according to an exemplary embodiment of the present invention.
2 is an equivalent circuit diagram of one pixel of a display device according to an exemplary embodiment of the present invention.
3 is a schematic circuit diagram of two adjacent pixels of a display device according to an exemplary embodiment of the present invention.
4 is a diagram illustrating a mesh structure of a driving voltage line PL of a display device according to an exemplary embodiment of the present invention.
5 to 10 are diagrams for explaining a method of forming two adjacent pixels according to an embodiment of the present invention.
11 is a cross-sectional view taken along line A-A 'in FIG. 9.
12 and 13 are views for explaining a comparative example for an embodiment of the present invention.
14 schematically illustrates the area a1 of the second storage capacitor in FIG. 9 according to an embodiment of the present invention.
15 schematically illustrates the area a2 of the second storage capacitor in FIG. 12 according to a comparative example of the present invention.
이하 첨부된 도면들에 도시된 본 발명에 관한 실시예를 참조하여 본 발명의 구성 및 작용을 상세히 설명한다.Hereinafter, the configuration and operation of the present invention will be described in detail with reference to embodiments of the present invention shown in the accompanying drawings.
본 명세서에서는 본 발명을 명확하게 설명하기 위하여 본 발명과 관계없는 부분은 도시 및 기재를 생략하거나, 간략히 기재하거나 도시하였다. 또한, 도면에서는 여러 층 및 영역을 명확하게 표현하기 위하여 두께 및 넓이를 확대하거나, 과장되게 도시하였다. In this specification, in order to clearly describe the present invention, parts not related to the present invention are omitted or briefly described or illustrated. In addition, in the drawings, the thickness and the area are enlarged or exaggerated to clearly express various layers and regions.
본 명세서에서 전체를 통하여 동일 또는 유사한 구성 요소에 대해서는 동일한 도면 부호를 붙였다. 본 명세서에서 “제1”, “제2” 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 “위에” 또는 “상에” 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다. Throughout this specification, the same reference numerals are assigned to the same or similar components throughout. In this specification, terms such as “first” and “second” are not used in a limiting sense, but are used to distinguish one component from other components. Also, when a part such as a film, a region, or a component is said to be “above” or “on” another part, not only when it is directly above the other part, but another film, area, component, etc. is interposed therebetween. Also included.
도 1은 본 발명의 일 실시예에 의한 유기 발광 표시 장치를 개략적으로 나타낸 블록도이다. 1 is a block diagram schematically showing an organic light emitting diode display according to an exemplary embodiment of the present invention.
본 발명의 일 실시예에 의한 표시 장치(100)는 복수의 화소를 포함하는 표시부(10), 주사 구동부(20), 데이터 구동부(30), 및 제어부(40)를 포함한다. 주사 구동부(20), 데이터 구동부(30), 및 제어부(40)는 각각 별개의 반도체 칩에 형성될 수도 있고, 하나의 반도체 칩에 집적될 수도 있다. 또한, 주사 구동부(20)는 표시부(10)와 동일한 기판 상에 형성될 수도 있다.The
표시부(10)는 복수의 주사선(SL0 내지 SLn), 복수의 데이터선(DL1 내지 DLm), 및 복수의 발광 제어선(EL1 내지 ELn)의 교차부에 위치되어, 대략 행렬 형태로 배열된 복수의 화소를 포함한다. The
각 화소는 표시부(10)에 전달되는 복수의 주사선(SL0 내지 SLn) 중 두 개의 주사선에 연결되어 있다. 도 1에서 화소는 해당 화소 라인에 대응하는 주사선과 그 이전 화소 라인의 주사선에 연결되어 있으나, 이에 반드시 제한되는 것은 아니다.Each pixel is connected to two scan lines among the plurality of scan lines SL0 to SLn transmitted to the
또한 각 화소는 복수의 데이터선(DL1 내지 DLm) 중 하나의 데이터선, 복수의 발광 제어선(EL1 내지 ELn) 중 하나의 발광 제어선에 연결되어 있다.Further, each pixel is connected to one data line among the plurality of data lines DL1 to DLm and one light emission control line among the plurality of light emission control lines EL1 to ELn.
그리고, 각 화소는 초기화 전압을 공급하는 복수의 초기화 전압선(VL) 중 하나의 초기화 전압선과 제1전원전압(ELVDD)을 공급하는 복수의 구동 전압선(PL) 중 하나와 연결되어 있다. In addition, each pixel is connected to one of the plurality of driving voltage lines PL supplying the first power voltage ELVDD and one of the initializing voltage lines VL supplying the initializing voltage.
복수의 주사선(SL0 내지 SLn)이 연장되는 방향, 즉 행 라인(또는 화소 라인, 가로 방향, 수평 방향)으로 서로 대칭이다. 대칭 구조의 인접한 두 개의 화소는 행 라인으로 배치되는 초기화 전압선(VL)을 공유한다. 대칭 구조의 인접한 두 개의 화소 각각의 열 라인(또는 세로 방향, 수직 방향)으로 배열된 구동 전압선(PL)은 일정 거리 서로 이격되어 평행하게 마주보고, 열 라인으로 대칭인 두 개의 구동 전압선(PL)은 행 라인으로 배열된 구동 전압선(PL)에 의해 서로 연결되어 그물망(mesh) 구조를 형성한다. The plurality of scan lines SL0 to SLn are symmetric to each other in a direction in which they extend, that is, a row line (or pixel line, horizontal direction, horizontal direction). Two adjacent pixels of a symmetrical structure share an initialization voltage line VL arranged in a row line. The driving voltage lines PL arranged in the column lines (or the vertical direction and the vertical direction) of each of two adjacent pixels having a symmetrical structure are spaced apart from each other and faced in parallel, and the two driving voltage lines PL are symmetrical to the column lines They are connected to each other by driving voltage lines PL arranged in silver line lines to form a mesh structure.
주사 구동부(20)는 복수의 주사선(SL0 내지 SLn)을 통해 각 화소에 두 개의 대응하는 주사 신호를 생성하여 전달한다. 즉, 주사 구동부(20)는 각 화소가 포함되는 행 라인에 대응하는 주사선을 통해 제1 주사 신호를 전달하고, 해당 행 라인의 이전 행 라인에 대응하는 주사선을 통해 제2 주사 신호를 전달한다. 예를 들어, 주사 구동부(20)는 n번째 행 라인의 m번째 열 라인에 배치된 화소에 n번째 주사선(SLn)을 통해 제1 주사 신호(Sn)를 전달하고, n-1번째 주사선(SLn-1)을 통해 제2 주사 신호(Sn-1)를 전달한다. 또한 주사 구동부(20)는 복수의 발광 제어선(EL1 내지 ELn)을 통해 각 화소에 발광 제어 신호(EM1 내지 EMn)를 생성하여 전달한다. 본 실시예에서는 주사 신호 및 발광 제어신호가 동일한 주사 구동부(20)에서 생성되는 것으로 도시하였으나 이에 제한되는 것은 아니다. 표시 장치(100)는 발광 제어 구동부를 더 포함하고, 발광 제어신호는 발광 제어 구동부에서 생성될 수 있다.The
데이터 구동부(30)는 복수의 데이터선(DL1 내지 DLm)을 통해 각 화소에 데이터 신호(D1 내지 Dm)를 전달한다.The
제어부(40)는 외부에서 전달되는 복수의 영상 신호(R,G,B)를 복수의 영상 데이터 신호(DR,DG,DB)로 변경하여 데이터 구동부(30)에 전달한다. 또한 제어부(40)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 전달받아 상기 주사 구동부(20) 및 데이터 구동부(30)의 구동을 제어하기 위한 제어 신호를 생성하여 각각에 전달한다. 즉, 제어부(50)는 주사 구동부(20)를 제어하는 주사 구동 제어 신호(SCS) 및 발광 구동 제어 신호(ECS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS)를 각각 생성하여 전달한다.The
복수의 화소 각각은 복수의 데이터선(DL1 내지 DLm)을 통해 전달된 데이터 신호(D0 내지 Dm)에 따라 유기 발광 소자(OLED)로 공급되는 구동 전류(Ioled)에 의해 소정 휘도의 빛을 발광한다.Each of the plurality of pixels emits light of a predetermined luminance by a driving current (Ioled) supplied to the organic light emitting diode OLED according to the data signals D0 to Dm transmitted through the plurality of data lines DL1 to DLm. .
도 2는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소의 등가 회로도이다. 도 3은 본 발명의 일 실시예에 따른 표시 장치의 인접하는 두 개의 화소의 개략적인 회로도이다. 2 is an equivalent circuit diagram of one pixel of a display device according to an exemplary embodiment of the present invention. 3 is a schematic circuit diagram of two adjacent pixels of a display device according to an exemplary embodiment of the present invention.
도 2 및 도 3에 도시된 화소(1)는 n번째 행 라인에 포함된 복수의 화소 중 하나로서, n번째 행 라인에 대응하는 주사선(SLn)과 n번째 행 라인 이전의 n-1번째 행 라인에 대응하는 주사선(SLn-1)에 각각 연결되어 있다. The
본 발명의 일 실시예에 따른 유기 발광 표시 장치의 하나의 화소(1)는 복수의 박막 트랜지스터(T1 내지 T6) 및 복수의 스토리지 캐패시터(storage capacitor, Cst1, Cst2)를 포함하는 화소 회로(2)를 포함한다. 그리고 화소(1)는 화소 회로(2)를 통해 구동 전압을 전달받아 발광하는 유기 발광 소자(organic light emitting diode, OLED)를 포함한다.One
박막 트랜지스터는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)를 포함한다.The thin film transistor includes a driving thin film transistor T1, a switching thin film transistor T2, a compensation thin film transistor T3, an initialization thin film transistor T4, a first light emission control thin film transistor T5, and a second light emission control thin film transistor T6. It includes.
화소(1)는 스위칭 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)에 제1 주사 신호(Sn)를 전달하는 제1 주사선(SLn), 초기화 박막 트랜지스터(T4)에 이전 주사 신호인 제2 주사 신호(Sn-1)를 전달하는 제2 주사선(SLn-1), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(EMn)를 전달하는 발광 제어선(ELn), 제1 주사선(SLn)과 교차하며 데이터 신호(Dm)를 전달하는 데이터선(DLm), 제1전원전압(ELVDD)을 전달하며 데이터선(DLm)과 거의 평행하게 형성되어 있는 구동 전압선(PL), 구동 박막 트랜지스터(T1)를 초기화하는 초기화 전압(VINT)을 전달하며 제2 주사선(SLn-1)과 거의 평행하게 형성되어 있는 초기화 전압선(VL)을 포함한다. The
구동 박막 트랜지스터(T1)의 게이트 전극(G1)은 스토리지 커패시터(Cst)의 제1전극(CE1)과 연결되어 있다. 구동 박막 트랜지스터(T1)의 소스 전극(S1)은 제1 발광 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(PL)과 연결되어 있다. 구동 박막 트랜지스터(T1)의 드레인 전극(D1)은 제2 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode) 전극과 전기적으로 연결되어 있다. 구동 박막 트랜지스터(T1)는 스위칭 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 구동 전류(Ioled)를 공급한다.The gate electrode G1 of the driving thin film transistor T1 is connected to the first electrode CE1 of the storage capacitor Cst. The source electrode S1 of the driving thin film transistor T1 is connected to the driving voltage line PL via the first emission control thin film transistor T5. The drain electrode D1 of the driving thin film transistor T1 is electrically connected to the anode electrode of the organic light emitting diode OLED through the second light emitting control thin film transistor T6. The driving thin film transistor T1 receives the data signal Dm according to the switching operation of the switching thin film transistor T2 and supplies the driving current Ioled to the organic light emitting diode OLED.
스위칭 박막 트랜지스터(T2)의 게이트 전극(G2)은 제1 주사선(SLn)과 연결되어 있다. 스위칭 박막 트랜지스터(T2)의 소스 전극(S2)은 데이터선(DLm)과 연결되어 있다. 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)은 구동 박막 트랜지스터(T1)의 소스 전극(S1)과 연결되어 있으면서 제1 발광 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(PL)과 연결되어 있다. 이러한 스위칭 박막 트랜지스터(T2)는 제1 주사선(SLn)을 통해 전달받은 제1 주사 신호(Sn)에 따라 턴 온되어 데이터선(DLm)으로 전달된 데이터 신호(Dm)를 구동 박막 트랜지스터(T1)의 소스 전극(S1)으로 전달하는 스위칭 동작을 수행한다.The gate electrode G2 of the switching thin film transistor T2 is connected to the first scan line SLn. The source electrode S2 of the switching thin film transistor T2 is connected to the data line DLm. The drain electrode D2 of the switching thin film transistor T2 is connected to the source electrode S1 of the driving thin film transistor T1 and is connected to the driving voltage line PL via the first emission control thin film transistor T5. . The switching thin film transistor T2 is turned on according to the first scan signal Sn received through the first scan line SLn to drive the data signal Dm transferred to the data line DLm. The thin film transistor T1 It performs a switching operation to transfer to the source electrode (S1).
보상 박막 트랜지스터(T3)의 게이트 전극(G3)은 제1 주사선(SLn)에 연결되어 있다. 보상 박막 트랜지스터(T3)의 소스 전극(S3)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1)과 연결되어 있으면서 제2 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode) 전극과 연결되어 있다. 보상 박막 트랜지스터(T3)의 드레인 전극(D3)은 스토리지 커패시터(Cst)의 제1 전극(CE1), 초기화 박막 트랜지스터(T4)의 드레인 전극(D4) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 함께 연결되어 있다. 보상 박막 트랜지스터(T3)는 제1 주사선(SLn)을 통해 전달받은 제1 주사 신호(Sn)에 따라 턴 온되어 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 서로 연결하여 구동 박막 트랜지스터(T1)를 다이오드 연결시킨다. The gate electrode G3 of the compensation thin film transistor T3 is connected to the first scan line SLn. The source electrode S3 of the compensation thin film transistor T3 is connected to the drain electrode D1 of the driving thin film transistor T1 while passing through the second light emission control thin film transistor T6 and the anode of the organic light emitting diode OLED ( anode) electrode. The drain electrode D3 of the compensation thin film transistor T3 includes the first electrode CE1 of the storage capacitor Cst, the drain electrode D4 of the initialization thin film transistor T4, and the gate electrode G1 of the driving thin film transistor T1. ). The compensation thin film transistor T3 is turned on according to the first scan signal Sn received through the first scan line SLn to connect the gate electrode G1 and the drain electrode D1 of the driving thin film transistor T1 to each other. The driving thin film transistor T1 is diode-connected.
초기화 박막 트랜지스터(T4)의 게이트 전극(G4)은 제2 주사선(SLn-1)과 연결되어 있다. 초기화 박막 트랜지스터(T4)의 소스 전극(S4)은 초기화 전압선(VL)과 연결되어 있다. 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)은 스토리지 커패시터(Cst)의 제1 전극(CE1), 보상 박막 트랜지스터(T3)의 드레인 전극(D3) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 함께 연결되어 있다. 초기화 박막 트랜지스터(T4)는 제2 주사선(SLn-1)을 통해 전달받은 제2 주사 신호(Sn-1)에 따라 턴 온되어 초기화 전압(VINT)을 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 구동 박막 트랜지스터(T1)의 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행한다.The gate electrode G4 of the initialization thin film transistor T4 is connected to the second scan line SLn-1. The source electrode S4 of the initialization thin film transistor T4 is connected to the initialization voltage line VL. The drain electrode D4 of the initialization thin film transistor T4 includes the first electrode CE1 of the storage capacitor Cst, the drain electrode D3 of the compensation thin film transistor T3, and the gate electrode G1 of the driving thin film transistor T1. ). The initialization thin film transistor T4 is turned on according to the second scanning signal Sn-1 received through the second scanning line SLn-1 to drive the initialization voltage VINT, the gate electrode G1 of the driving thin film transistor T1 ) To initialize the voltage of the gate electrode G1 of the driving thin film transistor T1.
제1 발광 제어 박막 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어선(ELn)과 연결되어 있다. 제1 발광 제어 박막 트랜지스터(T5)의 소스 전극(S5)은 구동 전압선(26)과 연결되어 있다. 제1 발광 제어 박막 트랜지스터(T5)의 드레인 전극(D5)은 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)과 연결되어 있다.The gate electrode G5 of the first emission control thin film transistor T5 is connected to the emission control line ELn. The source electrode S5 of the first emission control thin film transistor T5 is connected to the driving voltage line 26. The drain electrode D5 of the first emission control thin film transistor T5 is connected to the source electrode S1 of the driving thin film transistor T1 and the drain electrode D2 of the switching thin film transistor T2.
제2 발광 제어 박막 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어선(ELn)과 연결되어 있다. 제2 발광 제어 박막 트랜지스터(T6)의 소스 전극(S6)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1) 및 보상 박막 트랜지스터(T3)의 소스 전극(S3)과 연결되어 있다. 제2 발광 제어 박막 트랜지스터(T6)의 드레인 전극(D6)은 유기 발광 소자(OLED)의 애노드(anode) 전극과 전기적으로 연결되어 있다. 제2 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)는 발광 제어선(34)을 통해 전달받은 발광 제어 신호(EMn)에 따라 동시에 턴 온되어 제1 전원전압(ELVDD)이 유기 발광 소자(OLED)에 전달되어 유기 발광 소자(OLED)에 구동 전류(Ioled)가 흐르게 된다.The gate electrode G6 of the second light emission control thin film transistor T6 is connected to the light emission control line ELn. The source electrode S6 of the second light emission control thin film transistor T6 is connected to the drain electrode D1 of the driving thin film transistor T1 and the source electrode S3 of the compensation thin film transistor T3. The drain electrode D6 of the second light emission control thin film transistor T6 is electrically connected to an anode electrode of the organic light emitting diode OLED. The second light emission control thin film transistor T5 and the second light emission control thin film transistor T6 are simultaneously turned on according to the light emission control signal EMn transmitted through the light emission control line 34 so that the first power voltage ELVDD is turned on. The driving current (Ioled) flows to the organic light emitting device (OLED) by being transferred to the organic light emitting device (OLED).
제1 스토리지 커패시터(Cst1)의 제2 전극(CE2)은 구동 전압선(PL)과 연결되어 있다. 제1 스토리지 커패시터(Cst1)의 제1 전극(CE1)은 구동 박막 트랜지스터(T1)의 게이트 전극(G1), 보상 박막 트랜지스터(T3)의 드레인 전극(D3) 및, 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)에 함께 연결되어 있다. The second electrode CE2 of the first storage capacitor Cst1 is connected to the driving voltage line PL. The first electrode CE1 of the first storage capacitor Cst1 includes the gate electrode G1 of the driving thin film transistor T1, the drain electrode D3 of the compensation thin film transistor T3, and the drain of the initialization thin film transistor T4. It is connected to the electrode D4 together.
제2 스토리지 커패시터(Cst2)의 제4 전극(CE4) 또한 구동 전압선(PL)과 연결되어 있다. 제2 스토리지 커패시터(Cst2)의 제3 전극(CE3) 또한 구동 박막 트랜지스터의 게이트 전극(G1), 보상 박막 트랜지스터(T3)의 드레인 전극(D3) 및, 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)에 함께 연결되어 있다.The fourth electrode CE4 of the second storage capacitor Cst2 is also connected to the driving voltage line PL. The third electrode CE3 of the second storage capacitor Cst2 is also the gate electrode G1 of the driving thin film transistor, the drain electrode D3 of the compensation thin film transistor T3, and the drain electrode D4 of the initialization thin film transistor T4 ) Together.
제1 스토리지 커패시터(Cst1) 및 제2 스토리지 커패시터(Cst2)는 서로 병렬 연결된다. 제1 스토리지 커패시터(Cst1) 및 제2 스토리지 커패시터(Cst2)는 데이터 프로그래밍 기간 동안 화소 내부로 공급되는 데이터 신호를 저장하고 이를 한 프레임 동안 유지하기 위한 것이다. The first storage capacitor Cst1 and the second storage capacitor Cst2 are connected in parallel to each other. The first storage capacitor Cst1 and the second storage capacitor Cst2 are for storing a data signal supplied into the pixel during a data programming period and maintaining it for one frame.
유기 발광 소자(OLED)의 캐소드(cathode) 전극은 제2 전원전압(ELVSS)과 연결되어 있다. 유기 발광 소자(OLED)는 구동 박막 트랜지스터(T1)로부터 구동 전류(Ioled)를 전달받아 발광함으로써 화상을 표시한다. 제1 전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 제2 전원전압(ELVSS)은 제1 전원전압(ELVDD)보다 낮은 전압이거나 접지 전압일 수 있다. The cathode electrode of the organic light emitting diode OLED is connected to the second power voltage ELVSS. The organic light emitting diode OLED receives an driving current Ioled from the driving thin film transistor T1 and emits light to display an image. The first power voltage ELVDD may be a predetermined high level voltage, and the second power voltage ELVSS may be a voltage lower than the first power voltage ELVDD or a ground voltage.
도 3을 참조하면, 초기화 전압(VINT)을 공급하는 초기화 전압선(VL), 제1 주사 신호(Sn)를 공급하는 제1 주사선(SLn), 제2 주사 신호(Sn-1)를 공급하는 제2 주사선(SLn-1), 발광 제어 신호(EMn)를 공급하는 발광 제어선(ELn)이 가로 방향으로 평행하게 형성된다. 그리고, 가로 방향과 직교하는 세로 방향으로 데이터선(DLm-1, DLm) 및 구동 전압선(PL)이 평행하게 형성된다. Referring to FIG. 3, an initialization voltage line VL for supplying the initialization voltage VINT, a first scan line SLn for supplying the first scan signal Sn, and a second supply for the second scan signal Sn-1 The two scanning lines SLn-1 and the emission control line ELn for supplying the emission control signal EMn are formed in parallel in the horizontal direction. Further, the data lines DLm-1 and DLm and the driving voltage line PL are formed in parallel in the vertical direction orthogonal to the horizontal direction.
인접하는 두 개의 화소들(1)은 초기화 전압선(VL)을 공유하고, 데이터선(DLm-1, DLm)과 구동 전압선(PL)이 서로 소정 거리 이격되어 마주보도록 형성된다. 서로 마주보는 구동 전압선(PL)은 가로 방향으로 형성된 연결 배선(120)에 의해 연결됨으로써 그물망 구조로 형성되어, 가로 및 세로 방향으로 전원을 공급할 수 있다. 이에 따라, 전원을 공급하는 배선의 영역을 더욱 확장하게 되어 배선 자체의 저항에 의한 전압 강하 현상을 해결할 수 있다. Two
본 발명의 실시예는, 인접하는 두 개의 화소들이 초기화 전압선(VL)을 공유함으로써, 두 개의 인접 화소들(1)을 대칭 구조로 형성할 수 있다. 이에 따라 좌측의 화소(1)의 세로 방향의 데이터 선(DLm-1)과 세로 방향의 구동 전압선(PL)을 좌측 화소(1)의 좌측 외곽에 배치하고, 우측 화소(1)의 세로 방향의 데이터 선(DLm)과 세로 방향의 구동 전압선(PL)을 우측 화소(1)의 우측 외곽에 배치할 수 있다. 따라서, 좌측 화소와 우측 화소(1)의 세로 방향의 두 개의 구동 전압선(PL) 사이에 동일층의 다른 신호 배선이 배치되지 않기 때문에, 세로 방향의 구동 전압선(PL)과 동시에 동일층에 형성되는 연결 배선(120)으로 세로 방향의 두 개의 구동 전압선(PL)을 연결할 수 있게 된다. According to an embodiment of the present invention, two adjacent pixels share the initialization voltage line VL, thereby forming the two
도 4는 본 발명의 일 실시예에 따른 표시 장치의 구동 전압선(PL)의 그물망 구조를 설명하는 도면이다.4 is a diagram illustrating a mesh structure of a driving voltage line PL of a display device according to an exemplary embodiment of the present invention.
도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치의 구동 전압선 (PL)은 열 라인마다 세로 방향으로 연장된 세로 구동 전압선(PLV)과, 행 라인으로 인접하는 두 개의 화소(예를 들어, PX1, PX2) 간을 연결하는 가로 구동 전압선(PLH)을 포함하여 그물망 구조로 형성된다. 가로 구동 전압선(PLH)은 두 개의 세로 구동 전압선(PLV)을 연결하는 연결 배선(120)에 의해 형성된다. 연결 배선(120)은 세로 구동 전압선(PLV)으로부터 연장된 배선으로 일체로 형성될 수도 있고, 별개의 배선으로 형성될 수도 있다. Referring to FIG. 4, a driving voltage line PL of a display device according to an exemplary embodiment of the present invention includes a vertical driving voltage line PLV extending in a vertical direction for each column line, and two pixels adjacent to each other in a row line (for example, For example, PX1, PX2) is formed in a network structure including a horizontal driving voltage line (PLH) connecting between. The horizontal driving voltage line PLH is formed by a connecting
가로 구동 전압선(PLH)은 화소 회로의 소자들의 배치에 따라 배치된다. 가로 구동 전압선(PLH)을 공유하는 두 개의 화소(예를 들어, 제1화소(PX1)와 제2화소(PX2))의 각 세로 구동 전압선(PLV)은 서로 멀리 이격되어 마주보도록 배치된다. 반면, 가로 구동 전압선(PLH)을 공유하지 않는 인접한 두 개의 화소(예를 들어, 제2화소(PX2)와 제3화소(PX3))의 각 세로 구동 전압선(PLV)은 서로 근접하여 마주보도록 배치된다. 가로 구동 전압선(PLH)을 공유하지 않는 인접한 두 개의 화소(예를 들어, 제2화소(PX2)와 제3화소(PX3)) 간에는 가로 구동 전압선(PLH)이 형성되지 않는다.The horizontal driving voltage line PLH is arranged according to the arrangement of elements of the pixel circuit. Each of the vertical driving voltage lines PLV of the two pixels (for example, the first pixel PX1 and the second pixel PX2) sharing the horizontal driving voltage line PLH is spaced apart from each other to face each other. On the other hand, each vertical driving voltage line PLV of two adjacent pixels (for example, the second pixel PX2 and the third pixel PX3) that do not share the horizontal driving voltage line PLH is disposed to face each other and face each other. do. A horizontal driving voltage line PLH is not formed between two adjacent pixels that do not share the horizontal driving voltage line PLH (for example, the second pixel PX2 and the third pixel PX3).
도 5 내지 도 10은 본 발명의 일 실시예에 따른 인접하는 두 화소를 형성하는 방법을 설명하기 위한 도면이다. 도 11은 도 9의 A-A’선을 따라 자른 단면도이다.5 to 10 are diagrams for explaining a method of forming two adjacent pixels according to an embodiment of the present invention. 11 is a cross-sectional view taken along line A-A 'in FIG. 9.
도 5 및 도 11를 참조하면, 기판(101) 상에 제1화소(PX1)와 제2화소(PX2) 각각의 액티브층(112-1, 112-2)을 형성한다. 제1화소(PX1)의 제1액티브층(112-1)과 제2화소(PX2)의 제2액티브층(112-2)은 서로 연결된다. 제1액티브층(112-1)과 제2액티브층(112-2)은 제1화소(PX1)와 제2화소(PX2) 간에 연결된 영역을 기준으로 서로 대칭 구조로 형성된다. 제1화소(PX1)와 제2화소(PX2) 간에 연결된 액티브 영역은 추후 초기화 전압선(VL)과 연결된다. 5 and 11, active layers 112-1 and 112-2 of each of the first pixel PX1 and the second pixel PX2 are formed on the
제1액티브층(112-1)과 제2액티브층(112-2)은 비정질 실리콘층으로 형성되거나, 다결정 실리콘층으로 형성되거나, G-I-Z-O층 [(In2O3)a(Ga2O3)b(ZnO)c층](a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)와 같은 산화물 반도체층으로 형성될 수 있다. 본 발명의 일 실시예에 의하면, 제1액티브층(112-1)과 제2액티브층(112-2)은 서로 연결되기 때문에, 초기화 전압선(VL)으로부터 인가되는 초기화 전압(VINT)을 제1화소(PX1)와 제2화소(PX2)로 전달할 수 있다. The first active layer 112-1 and the second active layer 112-2 are formed of an amorphous silicon layer, a polycrystalline silicon layer, or a GIZO layer [(In 2 O 3 ) a (Ga 2 O 3 ) b (ZnO) c layer] (a, b, c may be formed of an oxide semiconductor layer such as a real number satisfying the conditions of a≥0, b≥0, c> 0, respectively). According to an embodiment of the present invention, since the first active layer 112-1 and the second active layer 112-2 are connected to each other, the initializing voltage VINT applied from the initializing voltage line VL is first. It can be transferred to the pixel PX1 and the second pixel PX2.
제1액티브층(112-1)과 제2액티브층(112-2)을 따라 화소 회로의 박막 트랜지스터가 형성된다. 제1액티브층(112-1)과 제2액티브층(112-2)에 각각 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)의 액티브층(A1, A2, A3, A4, A5, A6)이 형성된다. 각 박막 트랜지스터의 액티브층은 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함한다. 여기서, 불순물은 박막 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다. A thin film transistor of a pixel circuit is formed along the first active layer 112-1 and the second active layer 112-2. The driving thin film transistor T1, the switching thin film transistor T2, the compensating thin film transistor T3, the initializing thin film transistor T4, and the first thin film transistor T1 and the second active layer 112-2, respectively. The active layers A1, A2, A3, A4, A5, A6 of the 1 light emission control thin film transistor T5 and the 2nd light emission control thin film transistor T6 are formed. The active layer of each thin film transistor includes a channel region in which impurities are not doped, and a source region and a drain region formed by doping impurities on both sides of the channel region. Here, the impurities depend on the type of the thin film transistor, and N-type impurities or P-type impurities are possible.
제1액티브층(112-1)과 제2액티브층(112-2)은 다양한 형상으로 굴곡되어 형성되어 있다. 특히 구동 박막 트랜지스터(T1)의 액티브층(A1)은 지그재그 형상, 'S' 형상 또는 'ㄹ' 형상으로 복수의 굴곡부를 가진다. 이에 따라 채널 영역을 길게 형성할 수 있어 게이트 전압의 구동 범위(driving range)는 넓어지게 된다. 따라서, 게이트 전압의 구동 범위가 넓으므로 게이트 전압의 크기를 변화시켜 유기 발광 다이오드(OLED)에서 방출되는 빛의 계조를 보다 세밀하게 제어할 수 있으며, 그 결과 유기 발광 표시 장치의 해상도를 높이고 표시 품질을 향상시킬 수 있다.The first active layer 112-1 and the second active layer 112-2 are formed by bending in various shapes. In particular, the active layer A1 of the driving thin film transistor T1 has a plurality of bent portions in a zigzag shape, an 'S' shape, or an 'd' shape. Accordingly, the channel region can be formed to be long, so that the driving range of the gate voltage is widened. Therefore, since the driving range of the gate voltage is wide, it is possible to more precisely control the gradation of light emitted from the organic light emitting diode (OLED) by changing the size of the gate voltage, and as a result, the resolution of the organic light emitting display device is increased and the display quality is improved. Improve it.
도 6 및 도 11를 참조하면, 제1액티브층(112-1)과 제2액티브층(112-2)이 형성된 기판(101) 상에 제1 게이트 절연막(GI1)이 형성된다. 제1 게이트 절연막(GI1)은 유기 절연 물질 또는 무기 절연 물질, 또는 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다. 6 and 11, a first gate insulating layer GI1 is formed on a
그리고, 제1 게이트 절연막(GI1) 상부에 제1 게이트 배선(GL1)을 형성한다. 제1 게이트 배선(GL1)은 제1주사선(SLn), 제2주사선(SLn-1), 발광 제어선(ELn) 및 두 개의 제1 커패시터 전극들(114-1, 114-2)을 포함할 수 있다. 제1 게이트 배선(GL1) 물질은 알루미늄(Al), 구리(Cu) 등과 같은 저저항의 금속 물질을 포함하는 것이 바람직하다. Then, the first gate wiring GL1 is formed on the first gate insulating layer GI1. The first gate line GL1 includes a first scan line SLn, a second scan line SLn-1, a light emission control line ELn, and two first capacitor electrodes 114-1 and 114-2. You can. It is preferable that the first gate wiring GL1 material includes a low-resistance metal material such as aluminum (Al), copper (Cu), or the like.
제1 커패시터 전극들(114-1, 114-2)은 구동 박막 트랜지스터(T1)의 게이트 전극(G1)의 역할도 동시에 한다. 두 개의 제1 커패시터 전극들(114-1, 114-2) 각각은 서로 분리되며 제1화소(PX1)와 제2화소(PX2) 간에 연결된 영역을 기준으로 대칭 구조로 형성된다. 두 개의 제1 커패시터 전극들(114-1, 114-2) 각각은 제1화소(PX1)와 제2화소(PX2)에 각각 위치한다. The first capacitor electrodes 114-1 and 114-2 simultaneously function as the gate electrode G1 of the driving thin film transistor T1. Each of the two first capacitor electrodes 114-1 and 114-2 is separated from each other and is formed in a symmetrical structure based on a region connected between the first pixel PX1 and the second pixel PX2. Each of the two first capacitor electrodes 114-1 and 114-2 is located in the first pixel PX1 and the second pixel PX2, respectively.
제1 커패시터 전극들(114-1, 114-2)은 제1주사선(SLn), 제2주사선(SLn-1), 발광 제어선(ELn)과 분리되어 있으며, 플로팅(floating) 전극의 형태로 구동 박막 트랜지스터(T1)의 액티브층(A1)의 채널 영역과 중첩한다. 제1 커패시터 전극들(114-1, 114-2)은 인접한 화소와 분리되어 사각 형상으로 형성된다. 제1주사선(SLn)은 스위칭 박막 트랜지스터(T2)의 게이트 전극(G2)과 보상 박막 트랜지스터(T3)의 게이트 전극(G3)의 역할을 한다. 제2주사선(SLn-1)은 초기화 박막 트랜지스터(T4)의 게이트 전극(G4)의 역할을 한다. 발광 제어선(ELn)은 제1 발광 제어 박막 트랜지스터(T5)의 게이트 전극(G5)과 제2 발광 제어 박막 트랜지스터(T6)의 게이트 전극(G6)의 역할을 한다. The first capacitor electrodes 114-1 and 114-2 are separated from the first scan line SLn, the second scan line SLn-1, and the emission control line ELn, in the form of a floating electrode. The channel region of the active layer A1 of the driving thin film transistor T1 overlaps. The first capacitor electrodes 114-1 and 114-2 are separated from adjacent pixels and formed in a square shape. The first scan line SLn serves as a gate electrode G2 of the switching thin film transistor T2 and a gate electrode G3 of the compensation thin film transistor T3. The second scan line SLn-1 serves as a gate electrode G4 of the initialization thin film transistor T4. The emission control line ELn serves as a gate electrode G5 of the first emission control thin film transistor T5 and a gate electrode G6 of the second emission control thin film transistor T6.
도 7 및 도 11를 참조하면, 제1 게이트 배선(GL1)이 형성된 기판(101) 상에 제2 게이트 절연막(GI2)이 형성된다. 제2 게이트 절연막(103)은 제1 스토리지 커패시터(Cst)의 유전체로서의 기능도 한다. 제2 게이트 절연막(GI2)은 유기 절연 물질 또는 무기 절연 물질, 또는 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다. 7 and 11, the second gate insulating layer GI2 is formed on the
그리고, 제2 게이트 절연막(GI2) 상부에 제2 게이트 배선(GL2)을 형성한다. 제2 게이트 배선(GL2)은 두 개의 제2 커패시터 전극들(116-1, 116-2)을 포함할 수 있다. 제2 게이트 배선(GL2) 물질 또한 제1 게이트 배선(GL1) 물질과 유사하게 알루미늄(Al), 구리(Cu) 등과 같은 저저항의 금속 물질을 포함하는 것이 바람직하다. Then, the second gate wiring GL2 is formed on the second gate insulating layer GI2. The second gate line GL2 may include two second capacitor electrodes 116-1 and 116-2. It is preferable that the second gate wiring GL2 material also includes a low-resistance metal material such as aluminum (Al), copper (Cu), and the like, similar to the first gate wiring GL1 material.
제2 커패시터 전극들(116-1, 116-2)은 제1 커패시터 전극(114-1, 114-2)과 중첩하여 제1 스토리지 커패시터(Cst1)를 형성한다. 제2 커패시터 전극들(116-1, 116-2) 각각은 제1화소(PX1)와 제2화소(PX2) 간에 연결된 영역을 기준으로 대칭 구조로 형성된다. 두 개의 제2 커패시터 전극들(116-1, 116-2) 각각은 제1화소(PX1)와 제2화소(PX2)에 각각 위치한다. 한편, 제2 커패시터 전극들(116-1, 116-2)은 브리지(117)로 연결된다. 브리지(117)는 제2 커패시터 전극들(116-1, 116-2)을 최단 거리로 연결하는 위치에 배치된다. 브리지(117)는 후술할 가로 구동 전압선(도 4의 PLH)과 중첩되도록 배치될 수 있다. The second capacitor electrodes 116-1 and 116-2 overlap the first capacitor electrodes 114-1 and 114-2 to form the first storage capacitor Cst1. Each of the second capacitor electrodes 116-1 and 116-2 is formed in a symmetrical structure based on a region connected between the first pixel PX1 and the second pixel PX2. Each of the two second capacitor electrodes 116-1 and 116-2 is located in the first pixel PX1 and the second pixel PX2, respectively. Meanwhile, the second capacitor electrodes 116-1 and 116-2 are connected to the
제2 커패시터 전극(116-1, 116-2)은 제1 스토리지 개구부(115)를 구비한다. 제1 스토리지 개구부(115)는 단일폐곡선(closed curve)의 형태를 가질 수 있다. 여기서 단일폐곡선이란, 다각형, 원 등과 같이 직선이나 곡선 위에 한 점을 찍었을 때 시작점과 끝점이 같은 닫힌 도형을 의미한다. 이러한 제1 스토리지 개구부(115)를 구비한 제2 커패시터 전극(116-1, 116-2)은 마치 도넛 형태를 가질 수 있다. 이러한 제2 커패시터 전극(116-1, 116-2)의 형상에 의해, 표시 장치의 제조 공정 중에 제1 커패시터 전극(114-1, 114-2)과 제2 커패시터 전극(116-1, 116-2) 사이에 오버레이(overlay) 편차가 발생하더라도 스토리지 커패시터(Cst)가 항상 일정한 커패시턴스(capacitance)를 유지할 수 있다. 오버레이(overlay) 편차란, 서로 중첩되는 둘 이상의 층을 형성할 때 각 층이 상, 하, 좌, 우 방향으로 시프트(shift)되는 경우 중첩되는 영역이 최초로 설계한 중첩 영역과 다르게 되는데, 이러한 중첩 영역의 차이를 의미한다. 오버레이(overlay) 편차는 기판에 전면적으로 도전층을 형성하고, 포토 리소그라피(photo lithography) 공정으로 패터닝할 때, 기판과 마스크의 미스 얼라인(miss align) 또는 기판과 노광기 사이의 미스 얼라인 등으로 인해 발생할 수 있다. 이러한 오버레이(overlay) 편차는 패널이 대형화되고 대량의 패널을 동시에 생산하는 시스템에서 공정 장비의 오차 범위 내에서 발생할 수 있는 확률이 크다. 본 발명의 실시예는 제1 커패시터 전극(114-1, 114-2)이 설계된 위치보다 상, 하, 좌, 우로 시프트된 경우라도, 항상 제2 커패시터 전극(116-1, 116-2)이 제1 커패시터 전극(114-1, 114-2) 전체와 중첩되고, 제2 커패시터 전극(116-1, 116-2)의 제1 스토리지 개구부(115)가 항상 제1 커패시터 전극(114-1, 114-2)과 중첩되기 때문에 커패시턴스는 일정하게 유지될 수 있다. The second capacitor electrodes 116-1 and 116-2 have
도 8 및 도 11를 참조하면, 제2 게이트 배선(GL2)이 형성된 기판(101) 상에제3 게이트 절연막(GI3)이 형성된다. 제3 게이트 절연막(GI3)은 제2 스토리지 커패시터(Cst2)의 유전체로서의 기능도 한다. 제3 게이트 절연막(GI3)은 제1 게이트 절연막(GI1) 및 제2 게이트 절연막(GI2)과 마찬가지로, 유기 절연 물질 또는 무기 절연 물질, 또는 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다. 8 and 11, a third gate insulating layer GI3 is formed on the
그리고, 제3 게이트 절연막(GI3) 상부에 제3 게이트 배선(GL3)을 형성한다. 제3 게이트 배선(GL3)은 두 개의 제3 커패시터 전극들(118-1, 118-2)을 포함할 수 있다. 제3 게이트 배선(GL2) 물질 또한 제1 게이트 배선 (GL1) 물질 및 제2 게이트 배선 물질과 유사하게 알루미늄(Al), 구리(Cu) 등과 같은 저저항의 금속 물질을 포함하는 것이 바람직하다. In addition, the third gate wiring GL3 is formed on the third gate insulating layer GI3. The third gate wiring GL3 may include two third capacitor electrodes 118-1 and 118-2. It is preferable that the third gate wiring GL2 material also includes a low-resistance metal material such as aluminum (Al), copper (Cu), and the like, similar to the first gate wiring GL1 material and the second gate wiring material.
제3 커패시터 전극들(118-1, 118-2)은 제2 커패시터 전극(116-1, 116-2)과 중첩하여 제2 스토리지 커패시터(Cst1)를 형성한다. 제3 커패시터 전극들(118-1, 118-2) 각각은 서로 분리되며 제1화소(PX1)와 제2화소(PX2) 간에 연결된 영역을 기준으로 대칭 구조로 형성된다. 두 개의 제3 커패시터 전극들(118-1, 118-2) 각각은 제1화소(PX1)와 제2화소(PX2)에 각각 위치한다. 한편, 제3 커패시터 전극들(118-1, 118-2) 은 제2 커패시터 전극들(116-1, 116-2) 을 연결하는 브리지(117)와는 중첩되지 않는다.The third capacitor electrodes 118-1 and 118-2 overlap the second capacitor electrodes 116-1 and 116-2 to form the second storage capacitor Cst1. Each of the third capacitor electrodes 118-1 and 118-2 is separated from each other and is formed in a symmetrical structure based on a region connected between the first pixel PX1 and the second pixel PX2. Each of the two third capacitor electrodes 118-1 and 118-2 is located in the first pixel PX1 and the second pixel PX2, respectively. Meanwhile, the third capacitor electrodes 118-1 and 118-2 do not overlap the
제3 커패시터 전극(118-1, 118-2)은 제2 스토리지 개구부(119)를 구비한다. 제2 스토리지 개구부(119)는 단일폐곡선(closed curve)의 형태를 가질 수 있다. 제2 스토리지 개구부(119)는 제1 스토리지 개구부(115)와 연결된다. 따라서 제2 스토리지 개구부(119) 및 제1 스토리지 개구부(115)를 통해 제1 커패시터 전극(114-1 , 114-2)이 노출될 수 있다. The third capacitor electrodes 118-1 and 118-2 have
도 9 및 도 11를 참조하면,제2 게이트 배선(GL2)이 형성된 기판(101) 상에 층간 절연막(ILD)이 형성된다. 층간 절연막(ILD)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2) 및 제3 게이트 절연막(GI3)과 마찬가지로, 유기 절연 물질 또는 무기 절연 물질, 또는 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다.9 and 11, an interlayer insulating layer ILD is formed on the
제3 커패시터 전극(118-1, 118-2)의 제2 스토리지 개구부(119) 및 이와 연결된 제2 커패시터 전극(116-1, 116-2)의 제1 스토리지 개구부(115)를 관통하여 제1 커패시터 전극(114-1, 114-2)을 노출하도록 제2 게이트 절연막(GI2), 제3 게이트 절연막(GI3) 및 층간 절연막(ILD)에는 제1컨택홀(Cnt1)이 구비된다. 그리고 제3 커패시터 전극(118-1, 118-2)을 노출하도록 층간 절연막(ILD) 상에 제2컨택홀(Cnt2)이 구비된다. 제1컨택홀(Cnt1)과 제2컨택홀(Cnt2)은 인접하게 위치한다. 물론 제1컨택홀(Cnt1) 및 제2컨택홀(Cnt2)은 제1 화소(PX1) 및 제2 화소(PX2)에 모두 형성된다. First through the second storage opening 119 of the third capacitor electrodes 118-1 and 118-2 and the
그리고, 두 개의 제2 커패시터 전극들(116-1, 116-2)을 연결하는 브리지(117)의 일부분을 노출하도록 제3 게이트 절연막(GI3) 및 층간 절연막(ILD) 상에 제3컨택홀(Cnt3)이 구비된다. Then, the third contact hole (3) on the third gate insulating layer GI3 and the interlayer insulating layer ILD to expose a portion of the
또한, 보상 박막 트랜지스터(T3)의 액티브층(A3)의 드레인 영역과 초기화 박막 트랜지스터(T4)의 액티브층(A4)의 드레인 영역을 노출하도록 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 제3 게이트 절연막(GI3) 및 층간 절연막(ILD)에는 제4컨택홀(Cnt4)이 구비된다. 그리고, 스위칭 박막 트랜지스터(T2)의 액티브층(A2)의 소스 영역을 노출하도록 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 제3게이트 절연막(GI3) 및 층간 절연막(ILD)에는 제5컨택홀(Cnt5)이 구비된다. 그리고, 제1 발광 제어 박막 트랜지스터(T5)의 액티브층(A5)을 노출하도록 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 제3 게이트 절연막(GI3) 및 층간 절연막(ILD)에는 제6컨택홀(Cnt6)이 구비된다. 그리고, 제2 발광 제어 박막 트랜지스터(T6)의 액티브층(A6)을 노출하도록 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 제3 게이트 절연막(GI3) 및 층간 절연막(ILD)에는 제7컨택홀(Cnt7)이 구비된다. 또한, 제1화소(PX1)의 제1액티브층(112-1)과 제2화소(PX2)의 제2액티브층(112-2)이 서로 연결된 영역을 노출하도록 제1 게이트 절연막(102), 제2 게이트 절연막(103), 제3 게이트 절연막 및 층간 절연막(104)에는 제8컨택홀(Cnt7)이 구비된다. In addition, the first gate insulating layer GI1 and the second gate insulating layer GI2 expose the drain region of the active layer A3 of the compensation thin film transistor T3 and the active region A4 of the initialization thin film transistor T4. ), The fourth contact hole Cnt4 is provided in the third gate insulating layer GI3 and the interlayer insulating layer ILD. The first gate insulating layer GI1, the second gate insulating layer GI2, the third gate insulating layer GI3, and the interlayer insulating layer ILD are exposed to expose the source region of the active layer A2 of the switching thin film transistor T2. A fifth contact hole Cnt5 is provided. The first gate insulating layer GI1, the second gate insulating layer GI2, the third gate insulating layer GI3, and the interlayer insulating layer ILD are exposed to expose the active layer A5 of the first emission control thin film transistor T5. A sixth contact hole Cnt6 is provided. The first gate insulating layer GI1, the second gate insulating layer GI2, the third gate insulating layer GI3, and the interlayer insulating layer ILD are exposed to expose the active layer A6 of the second light emission control thin film transistor T6. A seventh contact hole Cnt7 is provided. In addition, the first gate insulating layer 102 to expose a region where the first active layer 112-1 of the first pixel PX1 and the second active layer 112-2 of the second pixel PX2 are connected to each other, The eighth contact hole Cnt7 is provided in the second gate insulating layer 103, the third gate insulating layer, and the interlayer insulating layer 104.
다음으로, 층간 절연막(ILD) 상부에 데이터선(DLm-1, DLm), 세로 방향의 구동 전압선(PL), 가로 방향으로 형성된 연결 배선(120), 제1컨택홀(Cnt1)과 제2컨택홀(Cnt2)을 연결하는 컨택 노드(130), 제7컨택홀(Cnt7)을 덮으며 형성되는 제1 커버메탈(CM1), 제8컨택홀(Cnt8)을 덮으며 형성되는 제2 커버메탈(CM2)이 형성된다. Next, the data lines DLm-1 and DLm on the interlayer insulating layer ILD, the driving voltage line PL in the vertical direction, the
데이터선(DLm-1, DLm)은 화소마다 하나씩 화소의 외곽에 세로 방향으로 배치된다. 데이터선(DLm-1, DLm)은 제5컨택홀(Cnt5)을 통해 스위칭 박막 트랜지스터(T2)와 연결된다. The data lines DLm-1 and DLm are arranged in the vertical direction on the periphery of the pixels, one for each pixel. The data lines DLm-1 and DLm are connected to the switching thin film transistor T2 through the fifth contact hole Cnt5.
구동 전압선(PL)은 세로 방향의 구동 전압선(PL)과 가로 방향의 구동 전압선인 연결 배선(120)을 포함한다. 세로 방향의 구동 전압선(PL)은 화소마다 하나씩 데이터선(DLm-1, DLm)에 근접하게 화소의 외곽에 세로 방향으로 배치된다. 두 개의 세로 방향의 구동 전압선(PL)은 제1화소(PX1)와 제2화소(PX2)를 사이에 두고 서로 마주본다. 가로 방향의 구동 전압선(118)은 제1화소(PX1)와 제2화소(PX2)를 가로 방향으로 가로지르며, 제1화소(PX1)와 제2화소(PX2)의 세로 방향의 구동 전압선(PL)을 서로 연결 한다. 이에 따라 구동 전압선(PL)의 그물망 구조가 구현된다. 가로 방향의 구동 전압선인 연결 배선(120)은 제3컨택홀(Cnt3)을 통해 브리지(117)에 접속되며, 이로부터 연결 배선(120)은 두 개의 제2 커패시터 전극들(116-1, 116-2)로 전압을 전달한다. The driving voltage line PL includes a driving voltage line PL in the vertical direction and a
컨택 노드(130)은 제1 커패시터 전극(114-1, 114-2)과 제3 커패시터 전극(118-1, 118-2)을 연결한다. 이로써 제1 커패시터 전극(114-1, 114-2) 및 제3 커패시터 전극(118-1, 118-2)은 동일한 전위를 가지게 되고, 제1 스토리지 커패시터(Cst1) 와 제2 스토리지 커패시터(Cst2)는 병렬 연결 구조를 가지게 된다. 또한 컨택 노드(130)은 제1 커패시터 전극(114-1, 114-2)과 보상 박막 트랜지스터(T3) 및 초기화 박막 트랜지스터(T4)를 연결한다. The
데이터선(DLm-1, DLm), 연결 배선(120)을 포함하는 구동 전압선(PL), 컨택 노드(130), 제1 커버메탈(CM1), 제2 커버메탈(CM2)은 동일층에 동일 물질로 형성될 수 있다.The data lines DLm-1 and DLm, the driving voltage line PL including the
다음으로, 데이터선(DLm-1, DLm), 연결 배선(120)을 포함하는 구동 전압선(PL), 컨택 노드(130), 제1 커버메탈(CM1), 제2 커버메탈(CM2)이 형성된 기판(101) 상에 보호막(PVL)이 형성된다. 보호막(PVL)에는 제1 커버메탈(CM1)과 제2 커버메탈(CM2) 각각의 일부를 노출하는 제1비아홀(VH1)과 제2비아홀(VH2)이 각각 형성된다. 제1비아홀(VH1)과 제2비아홀(VH2)은 동일 물질로 형성될 수 있다.Next, the data line (DLm-1, DLm), the driving voltage line (PL) including the
제2비아홀(VH2)을 두 개의 인접 화소(PX1, PX2)에 대해 공통으로 형성함으로써, 화소별로 제2비아홀(VH2)이 형성되는 경우에 비해 화소의 개구율을 향상시킬 수 있다.By forming the second via hole VH2 in common with the two adjacent pixels PX1 and PX2, the aperture ratio of the pixel can be improved compared to the case where the second via hole VH2 is formed for each pixel.
도 10을 참조하면, 보호막(PVL) 상에 화소 전극(PE1, PE2)과 초기화 전압선(VL)이 형성된다. 화소 전극(PE1, PE2)은 제1비아홀(VH1)을 통해 각각 제2 발광 제어 박막 트랜지스터(T6)와 연결된다. 그리고, 초기화 전압선(VL)은 제1화소(PX1)와 제2화소(PX2)에 대해 공통으로 형성된 제2비아홀(VH2)을 통해 제1화소(PX1)와 제2화소(PX2)의 초기화 박막 트랜지스터(T4)와 연결되어, 초기화 전압(VINT)을 제1화소(PX1)와 제2화소(PX2)로 동시에 전달한다. 초기화 전압선(VL)은 화소 전극(PE1, PE2)과 동일한 층에 동일한 물질로 형성할 수 있다. Referring to FIG. 10, pixel electrodes PE1 and PE2 and an initialization voltage line VL are formed on the passivation layer PVL. The pixel electrodes PE1 and PE2 are respectively connected to the second emission control thin film transistor T6 through the first via hole VH1. In addition, the initialization voltage line VL is an initialization thin film of the first pixel PX1 and the second pixel PX2 through the second via hole VH2 formed in common with respect to the first pixel PX1 and the second pixel PX2. It is connected to the transistor T4 and simultaneously transfers the initialization voltage VINT to the first pixel PX1 and the second pixel PX2. The initialization voltage line VL may be formed of the same material on the same layer as the pixel electrodes PE1 and PE2.
도시되지 않았으나, 화소 전극(PE1, PE2)의 가장자리 및 보호막(PVL) 위에는 화소 정의막(PDL)이 형성되고, 화소 정의막(PDL)은 화소 전극(PE1, PE2)을 드러내는 화소 개구부를 가진다. 화소 정의막(PDL)은 폴리아크릴계 수지(polyacrylates resin) 및 폴리이미드계(polyimides) 등의 유기물 또는 실리카 계열의 무기물 등으로 만들 수 있다. 그리고, 화소 개구부로 노출된 화소 전극(PE1, PE2) 위에는 유기막(OE1, OE2) 및 유기막(OE1, OE2)을 덮으며 기판 전면에 형성되는 대향 전극(미도시)이 형성된다. 이에 따라 화소 전극(PE1, PE2), 화소 전극(PE1, PE2) 상에 배치되는 유기막(OE1, OE2), 및 유기막(OE1, OE2)을 덮으며 기판 전면에 형성되는 대향 전극(미도시)을 포함하는 제1화소(PX1)와 제2화소(PX2) 각각의 유기 발광 소자(OLED)가 형성된다. Although not illustrated, a pixel defining layer PDL is formed on the edges of the pixel electrodes PE1 and PE2 and the protective layer PVL, and the pixel defining layer PDL has pixel openings exposing the pixel electrodes PE1 and PE2. The pixel defined layer (PDL) may be made of an organic material such as polyacrylates resin and polyimides or a silica-based inorganic material. In addition, a counter electrode (not shown) formed on the entire surface of the substrate is formed on the pixel electrodes PE1 and PE2 exposed through the pixel opening and covering the organic layers OE1 and OE2 and the organic layers OE1 and OE2. Accordingly, the pixel electrodes PE1 and PE2, the organic films OE1 and OE2 disposed on the pixel electrodes PE1 and PE2, and the counter electrodes (not shown) formed on the entire surface of the substrate while covering the organic films OE1 and OE2 ), An organic light emitting diode OLED of each of the first pixel PX1 and the second pixel PX2 is formed.
표시 장치가 전면 발광형 구조의 경우, 화소 전극(PE1, PE2)은 반사형 전극으로 구비되고, 대향 전극은 광투과형 전극으로 구비될 수 있다. 이 경우, 대향 전극은 Ag, Mg,Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 등을 박막으로 형성한 반투과 반사막을 포함하거나, ITO, IZO, ZnO 등의 광투과성 금속 산화물을 포함할 수 있다. 표시 장치가 배면 발광형 구조의 경우, 대향 전극은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 등을 증착하여 반사 기능을 갖도록 할 수 있다. 화소 전극(PE1, PE2)을 애노드 전극으로 사용할 경우, 일함수(절대치)가 높은 ITO, IZO, ZnO 등의 금속 산화물로 이루어진 층을 포함하도록 한다. 화소 전극(PE1, PE2)을 캐소드 전극으로 사용할 경우에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 등의 일함수(절대치)가 낮은 고도전성의 금속을 사용한다. 화소 전극(PE1, PE2)을 애노드 전극으로 할 경우, 대향 전극은 캐소드 전극으로, 화소 전극(PE1, PE2)을 캐소드로 할 경우, 대향 전극은 애노드 전극으로 한다. When the display device has a front emission type structure, the pixel electrodes PE1 and PE2 may be provided as reflective electrodes, and the opposite electrode may be provided as a light-transmitting electrode. In this case, the counter electrode includes a semi-transmissive reflective film formed of Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, etc., or light such as ITO, IZO, ZnO, etc. It may include a permeable metal oxide. In the case where the display device has a back-emitting type structure, the counter electrode may have a reflective function by depositing Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, or the like. When the pixel electrodes PE1 and PE2 are used as the anode electrode, a layer made of metal oxides such as ITO, IZO, and ZnO having high work function (absolute value) is included. When the pixel electrodes PE1 and PE2 are used as the cathode electrode, a highly conductive metal having a low work function (absolute value) such as Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, etc. Use When the pixel electrodes PE1 and PE2 are anode electrodes, the counter electrode is a cathode electrode, and when the pixel electrodes PE1 and PE2 are a cathode, the counter electrode is an anode electrode.
제1화소(PX1)와 제2화소(PX2)의 유기막(OE1, OE2)은 유기 발광층(emissive layer: EML)과, 그 외에 정공 수송층(hole transport layer: HTL), 정공 주입층(hole injection layer: HIL), 전자 수송층(electron transport layer: ETL), 및 전자 주입층(electron injection layer: EIL) 등의 기능층 중 어느 하나 이상의 층이 단일 혹은 복합의 구조로 적층되어 형성될 수 있다. 유기막(OE1, OE2)은 저분자 또는 고분자 유기물로 구비될 수 있다. 유기막(OE1, OE2)이 적색, 녹색, 청색의 각각의 빛을 방출하는 경우, 상기 발광층은 적색 부화소, 녹색 부화소 및 청색 부화소에 따라 각각 적색 발광층, 녹색 발광층 및 청색 발광층으로 패터닝될 수 있다. The organic layers OE1 and OE2 of the first pixel PX1 and the second pixel PX2 include an emissive layer (EML), a hole transport layer (HTL), and a hole injection layer (hole injection layer). Any one or more layers of functional layers such as layer: HIL, electron transport layer (ETL), and electron injection layer (EIL) may be formed by being stacked in a single or complex structure. The organic layers OE1 and OE2 may be provided as low molecular weight or high molecular weight organic materials. When the organic layers OE1 and OE2 emit red, green, and blue light, the emission layer may be patterned into a red emission layer, a green emission layer, and a blue emission layer, respectively, according to the red subpixel, the green subpixel, and the blue subpixel. You can.
한편, 상술한 실시예에서는 각 화소 별로 별도의 유기 발광층이 형성된 경우를 예로 설명하였다. 이 경우에는 화소 별로 적색, 녹색 및 청색의 광을 각각 방출할 수 있으며, 적색, 녹색 및 청색의 광을 방출하는 화소 그룹이 하나의 단위 화소를 이룰 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 유기 발광층이 화소 전체에 공통으로 형성될 수 있다. 예를 들어, 적색, 녹색, 및 청색의 광을 방출하는 복수의 유기 발광층이 수직으로 적층되거나 혼합되어 형성되어 백색광을 방출할 수 있다. 물론, 백색광을 방출하기 위한 색의 조합은 상술한 바에 한정되지 않는다. 한편, 이 경우 방출된 백색광을 소정의 컬러로 변환하는 색변환층이나 컬러필터가 별도로 구비될 수 있다. Meanwhile, in the above-described embodiment, a case in which a separate organic light emitting layer is formed for each pixel is described as an example. In this case, red, green, and blue light may be emitted for each pixel, and a group of pixels emitting red, green, and blue light may form one unit pixel. However, the present invention is not limited to this, and the organic light emitting layer may be commonly formed in all pixels. For example, a plurality of organic emission layers emitting red, green, and blue light may be vertically stacked or mixed to emit white light. Of course, the combination of colors for emitting white light is not limited to the above. Meanwhile, in this case, a color conversion layer or a color filter for converting the emitted white light into a predetermined color may be separately provided.
도 12 및 도 13는 본 발명의 실시예에 대한 비교예를 설명하기 위한 도면들이다. 12 and 13 are views for explaining a comparative example for an embodiment of the present invention.
기판(101) 상에 제1화소(PX1)의 액티브층(212-1)과 제2화소(PX2)의 액티브층(212-2)이 서로 분리되어 형성된다. 액티브층(212-1, 212-2)의 상부에는 제1 게이트 절연막, 제1 게이트 배선(GL1), 제2 게이트 절연막, 제2 게이트 배선(GL2), 제3 게이트 절연막, 제3 게이트 배선(GL3), 및 층간 절연막이 차례로 형성된다. The active layer 212-1 of the first pixel PX1 and the active layer 212-2 of the second pixel PX2 are formed on the
제1 게이트 배선(GL1)은 제1주사선(SLn), 제2주사선(SLn-1), 발광 제어선(ELn) 및 제1 커패시터 전극들(214-1, 214-2)을 포함할 수 있다. 제2 게이트 배선(GL2)은 제2 커패시터 전극들(216-1, 216-2)을 포함할 수 있다. 제3 게이트 배선(GL3)은 제3 커패시터 전극들(218-1. 218-2)을 포함할 수 있다. 제1화소(PX1)의 제2 커패시터 전극(216-1)과 제2화소(PX2)의 제2 커패시터 전극(216-2)은 서로 연결되어 있다. The first gate line GL1 may include a first scan line SLn, a second scan line SLn-1, a light emission control line ELn, and first capacitor electrodes 214-1 and 214-2. . The second gate line GL2 may include second capacitor electrodes 216-1 and 216-2. The third gate line GL3 may include third capacitor electrodes 218-1. 218-2. The second capacitor electrode 216-1 of the first pixel PX1 and the second capacitor electrode 216-2 of the second pixel PX2 are connected to each other.
그리고, 층간 절연막 상에는 데이터선(DL)과 구동 전압선(PL)이 각각 형성된다. 구동 전압선(PL)은 세로 방향으로만 연장된다. 제1화소(PX1)의 제2 커패시터 전극(216-1)과 제2화소(PX2)의 제2 커패시터 전극(216-2)은 각각 컨택홀을 통해 구동 전압선(PL)과 연결되어, 제2 커패시터 전극(216-1, 216-2)은 구동 전압선(PL)의 그물망 구조를 구현하는 역할도 한다. 한편, 제2 커패시터 전극(216-1, 216-2)과 구동 전압선(PL)이 연결되기 위하여, 제2 커패시터 전극(216-1, 216-2)과 구동 전압선(PL) 사이에 배치되는 제3 커패시터 전극(218-1, 218-2)은 컨택홀에 대응하는 부분이 비어있는 형상을 가지게 된다. 또한 층간 절연막 상에는 제1 커버메탈(CM1)과 제2 커버메탈(CM2)이 형성된다. In addition, the data line DL and the driving voltage line PL are respectively formed on the interlayer insulating film. The driving voltage line PL extends only in the vertical direction. The second capacitor electrode 216-1 of the first pixel PX1 and the second capacitor electrode 216-2 of the second pixel PX2 are connected to the driving voltage line PL through a contact hole, respectively. The capacitor electrodes 216-1 and 216-2 also serve to implement a mesh structure of the driving voltage line PL. Meanwhile, in order to connect the second capacitor electrodes 216-1 and 216-2 with the driving voltage line PL, the second capacitor electrodes 216-1 and 216-2 are disposed between the second capacitor electrodes 216-1 and 216-2 with the driving voltage line PL. The three capacitor electrodes 218-1 and 218-2 have an empty shape corresponding to a contact hole. In addition, a first cover metal CM1 and a second cover metal CM2 are formed on the interlayer insulating film.
데이터선(DLm-1, DLm)과 구동 전압선(PL), 제1 커버메탈(CM1), 제2 커버메탈(CM2)이 형성된 기판 상에 보호막이 형성된다. 보호막에는 제1 커버메탈(CM1)과 제2 커버메탈(CM2) 각각의 일부를 노출하는 제1비아홀(VH1)과 제2비아홀(VH2)이 제1화소(PX1)와 제2화소(PX2)에 각각 형성된다. A protective film is formed on the substrate on which the data lines DLm-1 and DLm, the driving voltage line PL, the first cover metal CM1, and the second cover metal CM2 are formed. A first via hole VH1 and a second via hole VH2 exposing a portion of each of the first cover metal CM1 and the second cover metal CM2 include a first pixel PX1 and a second pixel PX2. Respectively.
그리고, 보호막(105) 상에 화소 전극(PE1, PE2)과 초기화 전압선(VL)이 형성된다. 각 화소 전극(PE1, PE2)은 제1비아홀(VH1)을 통해 각 화소(PX1, PX2)의 제2 발광 제어 박막 트랜지스터(T6)와 연결된다. 그리고, 초기화 전압선(VL)은 제1화소(PX1)와 제2화소(PX2) 각각에 형성된 제2비아홀(VH2)을 통해 각 화소(PX1, PX2)의 초기화 박막 트랜지스터(T4)와 연결되어, 초기화 전압(VINT)을 제1화소(PX1)와 제2화소(PX2)에 각각 전달한다.Then, the pixel electrodes PE1 and PE2 and the initialization voltage line VL are formed on the passivation layer 105. Each pixel electrode PE1 and PE2 is connected to the second light emission control thin film transistor T6 of each pixel PX1 and PX2 through the first via hole VH1. In addition, the initialization voltage line VL is connected to the initialization thin film transistor T4 of each pixel PX1 or PX2 through the second via hole VH2 formed in each of the first pixel PX1 and the second pixel PX2, The initialization voltage VINT is transferred to the first pixel PX1 and the second pixel PX2, respectively.
도 14은 본 발명의 실시예에 의한 도 9에서 제2 스토리지 커패시터의 면적(a1)을 개략적으로 도시한 것이며, 도 15는 본 발명의 비교예에 의한 도 12에서 제2 스토리지 커패시터의 면적(a2)을 개략적으로 도시한 것이다. FIG. 14 schematically shows the area a1 of the second storage capacitor in FIG. 9 according to an embodiment of the present invention, and FIG. 15 shows the area a2 of the second storage capacitor in FIG. 12 according to the comparative example of the present invention. ) Is schematically illustrated.
본 발명의 실시예는 도 14에 도시된 바와 같이, 메시 구조를 가진 구동 전압선(PL)을 포함하고, 두 개의 제2 커패시터 전극들(116-1, 116-2)이 제3컨택홀(Cnt3)을 통해 가로 구동 전압선인 연결 배선(120)으로부터 전압을 인가받는다. 또한, 제3컨택홀(Cnt3)은 두 개의 제2 커패시터 전극들(116-1, 116-2)을 연결하는 브리지(117)에 대응하여 형성된다. 따라서, 구동 전압선(PL)과 제2 커패시터 전극(116-1, 116-2)의 접속을 위한 제3컨택홀(Cnt3)은 제3 커패시터 전극(118-1, 118-2)에 대응하지 않는 부분에 형성된다. 결국, 제2 커패시터 전극(116-1, 116-2)과 제3 커패시터 전극(118-1, 118-2)이 중첩되는 영역에 손실이 없으므로, 최대한 큰 용량을 가진 제2 스토리지 커패시터(Cst2)를 설계할 수 있다.As illustrated in FIG. 14, the embodiment of the present invention includes a driving voltage line PL having a mesh structure, and the two second capacitor electrodes 116-1 and 116-2 have a third contact hole Cnt3. ), The voltage is applied from the connecting
반면, 도 15의 비교예의 경우, 구동 전압선(PL)은 세로 방향으로만 연장되어 있다. 따라서, 각 화소에서 제2 커패시터 전극(216-1, 216-2)의 일부분에 대응하는 위치에 제2 커패시터 전극(216-1, 216-2)과 구동 전압선(PL)을 연결하기 위한 컨택홀이 필요하다. 따라서, 제2 커패시터 전극(216-1, 216-2)과 중첩되는 제3 커패시터 전극(218-1, 218-2)에는 컨택홀에 대응하는 부분이 비어 있어야 한다. 결국, 도 14에 도시된 본 발명의 실시예는 도 15의 비교예보다 제2 스토리지 커패시터의 용량이 더 크다. 실험적으로 도 14에 도시된 본 발명의 실시예에 의한 스토리지 커패시터의 면적(a1)은 도 15의 비교예에 의한 스토리지 커패시터의 면적(a2)에 비하여 최대 38% 이상 증가하는 것을 확인하였다. On the other hand, in the comparative example of FIG. 15, the driving voltage line PL extends only in the vertical direction. Accordingly, a contact hole for connecting the second capacitor electrodes 216-1 and 216-2 and the driving voltage line PL to a position corresponding to a portion of the second capacitor electrodes 216-1 and 216-2 in each pixel. This is necessary. Therefore, a portion corresponding to the contact hole should be empty in the third capacitor electrodes 218-1 and 218-2 overlapping the second capacitor electrodes 216-1 and 216-2. Consequently, the embodiment of the present invention shown in FIG. 14 has a larger capacity of the second storage capacitor than the comparative example of FIG. 15. Experimentally, it was confirmed that the area (a1) of the storage capacitor according to the embodiment of the present invention shown in FIG. 14 is increased by up to 38% or more compared to the area (a2) of the storage capacitor according to the comparative example of FIG. 15.
전술한 실시예에서는, 하나의 화소에 6개의 박막 트랜지스터(thin film transistor, TFT)와 2개의 커패시터(capacitor)를 구비하는 6Tr-2Cap 구조의 능동 구동(active matrix, AM)형 유기 발광 표시 장치를 도시하고 있지만, 본 발명이 이에 한정되는 것은 아니다. 따라서 표시 장치는 하나의 화소에 복수개의 박막 트랜지스터와 하나 이상의 커패시터를 구비할 수 있으며, 별도의 배선이 더 형성되거나 기존의 배선이 생략되어 다양한 구조를 갖도록 형성할 수도 있다. In the above-described embodiment, an active matrix (AM) type organic light emitting display device having a 6Tr-2Cap structure including six thin film transistors (TFTs) and two capacitors in one pixel is provided. Although shown, the present invention is not limited to this. Accordingly, the display device may include a plurality of thin film transistors and one or more capacitors in one pixel, and may be formed to have various structures by further forming separate wiring or omitting existing wiring.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.In the present specification, the present invention has been mainly described with limited embodiments, but various embodiments are possible within the scope of the present invention. Also, although not described, it will be said that equivalent means are also incorporated into the present invention. Therefore, the true protection scope of the present invention should be defined by the claims below.
114-1, 114-2: 제1 커패시터 전극
116-1, 116-2: 제2 커패시터 전극
118-1, 118-2: 제3 커패시터 전극114-1, 114-2: first capacitor electrode
116-1, 116-2: Second capacitor electrode
118-1, 118-2: third capacitor electrode
Claims (25)
상기 기판 상의 제1 주사선;
상기 제1 주사선과 교차하는 제1 데이터선;
상기 제1 주사선과 교차하는 제1 구동 전압선;
상기 제1 주사선 및 상기 제1 데이터선과 전기적으로 연결된 제1 박막트랜지스터;
상기 제1 구동 전압선 및 상기 제1 박막트랜지스터와 전기적으로 연결되며, 제1 게이트전극 및 상기 제1 게이트전극 아래에서 구부러진 제1 액티브층을 포함하는, 제2 박막트랜지스터;
상기 제2 박막트랜지스터와 전기적으로 연결된 제1 유기발광소자;
상기 제2 박막트랜지스터 및 상기 제1 유기발광소자와 전기적으로 연결된 제3 박막트랜지스터;
상기 제2 박막트랜지스터 상의 절연층; 및
상기 제2 박막트랜지스터의 상기 제1 게이트전극과 전기적으로 연결되고, 제1 축전판 및 상기 제1 축전판과 중첩하는 제2 축전판을 포함하되, 상기 제1 축전판은 상기 제2 박막트랜지스터의 상기 제1 게이트전극의 적어도 일부를 포함하는, 제1 스토리지 커패시터;
를 포함하고,
상기 절연층의 일부는 상기 제1 축전판 및 상기 제2 축전판 사이에 개재되며,
상기 제1 액티브층은 상기 제3 박막트랜지스터의 액티브층에 연결된, 유기발광표시장치.Board;
A first scan line on the substrate;
A first data line intersecting the first scan line;
A first driving voltage line intersecting the first scanning line;
A first thin film transistor electrically connected to the first scan line and the first data line;
A second thin film transistor electrically connected to the first driving voltage line and the first thin film transistor and including a first gate electrode and a first active layer bent under the first gate electrode;
A first organic light emitting element electrically connected to the second thin film transistor;
A third thin film transistor electrically connected to the second thin film transistor and the first organic light emitting element;
An insulating layer on the second thin film transistor; And
The second thin film transistor is electrically connected to the first gate electrode, and includes a first capacitor plate and a second capacitor plate overlapping the first capacitor plate, wherein the first capacitor plate is the second thin film transistor. A first storage capacitor including at least a portion of the first gate electrode;
Including,
A portion of the insulating layer is interposed between the first capacitor plate and the second capacitor plate,
The first active layer is connected to the active layer of the third thin film transistor, the organic light emitting display device.
상기 제1 구동 전압선 및 상기 제2 박막트랜지스터와 전기적으로 연결된 제4 박막트랜지스터를 더 포함하는, 유기발광표시장치.According to claim 1,
And a fourth thin film transistor electrically connected to the first driving voltage line and the second thin film transistor.
상기 제2 박막트랜지스터의 상기 제1 액티브층은 상기 제4 박막트랜지스터의 액티브층에 연결된, 유기발광표시장치.According to claim 2,
And the first active layer of the second thin film transistor is connected to the active layer of the fourth thin film transistor.
상기 제1 주사선과 교차하는 제2 데이터선;
제2 구동 전압선;
상기 제1 주사선 및 상기 제2 데이터선에 전기적으로 연결된 제5 박막트랜지스터;
상기 제2 구동 전압선 및 상기 제5 박막트랜지스터와 전기적으로 연결되고, 제2 게이트전극 및 상기 제2 게이트전극의 아래에서 구부러진 제2 액티브층을 포함하는, 제6 박막트랜지스터;
상기 제6 박막트랜지스터와 전기적으로 연결된 제2 유기발광소자;
상기 제2 유기발광소자 및 상기 제5 박막트랜지스터와 전기적으로 연결된 제7 박막트랜지스터; 및
상기 제7 박막트랜지스터와 전기적으로 연결되고, 제3 축전판 및 상기 제3 축전판과 중첩하는 제4 축전판을 포함하되, 상기 제3 축전판은 상기 제6 박막트랜지스터의 제2 게이트전극의 적어도 일부를 포함하는, 제2 스토리지 커패시터;를 더 포함하고,
상기 절연층의 일부는 상기 제3 축전판 및 상기 제4 축전판 사이에 개재되며,
상기 제2 액티브층은 상기 제7 박막트랜지스터의 액티브층과 연결되고,
상기 제1 스토리지 커패시터 및 상기 제2 스토리지 커패시터는 서로 대칭인, 유기발광표시장치.According to claim 1,
A second data line intersecting the first scan line;
A second driving voltage line;
A fifth thin film transistor electrically connected to the first scan line and the second data line;
A sixth thin film transistor electrically connected to the second driving voltage line and the fifth thin film transistor and including a second gate electrode and a second active layer bent under the second gate electrode;
A second organic light emitting element electrically connected to the sixth thin film transistor;
A seventh thin film transistor electrically connected to the second organic light emitting element and the fifth thin film transistor; And
And a fourth capacitor plate electrically connected to the seventh thin film transistor and overlapping with the third capacitor plate and the third capacitor plate, wherein the third capacitor plate is at least a second gate electrode of the sixth thin film transistor. A second storage capacitor comprising a portion; further comprising,
A portion of the insulating layer is interposed between the third capacitor plate and the fourth capacitor plate,
The second active layer is connected to the active layer of the seventh thin film transistor,
The first storage capacitor and the second storage capacitor are symmetrical to each other, the organic light emitting display device.
상기 제2 구동 전압선 및 상기 제6 박막트랜지스터와 전기적으로 연결된 제8 박막트랜지스터를 더 포함하는, 유기발광표시장치.According to claim 4,
And an eighth thin film transistor electrically connected to the second driving voltage line and the sixth thin film transistor.
상기 제2 액티브층은 상기 제8 박막트랜지스터의 액티브층과 연결된, 유기발광표시장치.The method of claim 5,
The second active layer is connected to the active layer of the eighth thin film transistor, the organic light emitting display device.
상기 제2 축전판 및 상기 제4 축전판은 동일 층 상에 위치하는, 유기발광표시장치.According to claim 4,
The second power storage plate and the fourth power storage plate are located on the same layer, an organic light emitting display device.
상기 제2 축전판 및 상기 제4 축전판은 상기 제1 구동 전압선 및 상기 제2 구동 전압선 중 어느 하나와 전기적으로 연결된, 유기발광표시장치.The method of claim 7,
The second and fourth capacitor plates are electrically connected to any one of the first driving voltage line and the second driving voltage line, and the organic light emitting display device.
상기 기판 상의 제1 주사선;
상기 제1 주사선과 교차하는 제1 데이터선;
상기 제1 주사선과 교차하는 제1 구동 전압선;
상기 제1 주사선 및 상기 제1 데이터선과 전기적으로 연결된 제1 박막트랜지스터;
상기 제1 구동 전압선 및 상기 제1 박막트랜지스터와 전기적으로 연결되고, 제1 게이트전극 및 제1 액티브층을 포함하는, 제2 박막트랜지스터;
상기 제2 박막트랜지스터와 전기적으로 연결된 제1 유기발광소자;
상기 제1 유기발광소자 및 상기 제2 박막트랜지스터와 전기적으로 연결된 제3 박막트랜지스터;
상기 제2 박막트랜지스터 상의 절연층; 및
상기 제2 박막트랜지스터의 상기 제1 게이트전극과 전기적으로 연결되고, 제1 축전판 및 상기 제1 축전판과 중첩하는 제2 축전판을 포함하되, 상기 제1 축전판은 상기 제2 박막트랜지스터의 상기 제1 게이트전극의 적어도 일부를 포함하는, 제1 스토리지 커패시터;
를 포함하고,
상기 절연층의 일부는 상기 제1 축전판 및 상기 제2 축전판 사이에 개재되고,
상기 절연층은 상기 제1 축전판과 중첩하는 제1 콘택홀을 포함하며,
상기 제1 액티브층은 상기 제3 박막트랜지스터의 액티브층과 연결된, 유기발광표시장치.Board;
A first scan line on the substrate;
A first data line intersecting the first scan line;
A first driving voltage line intersecting the first scanning line;
A first thin film transistor electrically connected to the first scan line and the first data line;
A second thin film transistor electrically connected to the first driving voltage line and the first thin film transistor and including a first gate electrode and a first active layer;
A first organic light emitting element electrically connected to the second thin film transistor;
A third thin film transistor electrically connected to the first organic light emitting element and the second thin film transistor;
An insulating layer on the second thin film transistor; And
The second thin film transistor is electrically connected to the first gate electrode, and includes a first capacitor plate and a second capacitor plate overlapping the first capacitor plate, wherein the first capacitor plate is the second thin film transistor. A first storage capacitor including at least a portion of the first gate electrode;
Including,
A portion of the insulating layer is interposed between the first capacitor plate and the second capacitor plate,
The insulating layer includes a first contact hole overlapping the first capacitor plate,
The first active layer is connected to the active layer of the third thin film transistor, an organic light emitting display device.
상기 제1 구동 전압선 및 상기 제2 박막트랜지스터와 전기적으로 연결된 제4 박막트랜지스터를 더 포함하는, 유기발광표시장치.The method of claim 9,
And a fourth thin film transistor electrically connected to the first driving voltage line and the second thin film transistor.
상기 제1 액티브층은 상기 제4 박막트랜지스터의 액티브층과 연결된, 유기발광표시장치.The method of claim 10,
The first active layer is connected to the active layer of the fourth thin film transistor, the organic light emitting display device.
상기 제1 액티브층은 상기 제2 박막트랜지스터의 상기 제1 게이트전극 아래에서 구부러진, 유기발광표시장치.The method of claim 11,
The first active layer is bent under the first gate electrode of the second thin film transistor, the organic light emitting display device.
상기 제2 축전판은 상기 콘택홀과 중첩하는 개구부를 포함하는, 유기발광표시장치.The method of claim 9,
The second power storage plate comprises an opening overlapping the contact hole, an organic light emitting display device.
상기 제2 박막트랜지스터와 전기적으로 연결된 제4 박막트랜지스터; 및
상기 제4 박막트랜지스터 및 상기 제1 게이트전극을 연결하는 콘택노드;를 더 포함하고,
상기 콘택노드의 제1 단부는 상기 제1 콘택홀 및 상기 개구를 통해 상기 제1 게이트전극에 접속하는, 유기발광표시장치.The method of claim 13,
A fourth thin film transistor electrically connected to the second thin film transistor; And
Further comprising a contact node for connecting the fourth thin film transistor and the first gate electrode,
An organic light emitting display device having a first end of the contact node connected to the first gate electrode through the first contact hole and the opening.
제3 축전판 및 상기 제3 축전판과 중첩하는 제4 축전판을 포함하는 이웃하는 커패시터를 더 포함하고,
상기 제4 축전판 및 상기 제2 축전판은 서로 전기적으로 연결된, 유기발광표시장치.The method of claim 9,
Further comprising a neighboring capacitor including a third capacitor plate and a fourth capacitor plate overlapping the third capacitor plate,
The fourth power storage plate and the second power storage plate are electrically connected to each other, the organic light emitting display device.
상기 제2 축전판은 상기 제1 콘택홀과 중첩하는 개구부를 포함하는, 유기발광표시장치.The method of claim 15,
The second power storage plate includes an opening overlapping the first contact hole, the organic light emitting display device.
상기 제1 주사선과 교차하는 제2 데이터선;
상기 제1 주사선과 교차하는 제2 구동 전압선;
상기 제1 주사선 및 상기 제2 데이터선과 전기적으로 연결된 제5 박막트랜지스터;
상기 제2 구동 전압선 및 상기 제5 박막트랜지스터와 전기적으로 연결되며, 제2 게이트전극 및 제2 액티브층을 포함하는, 제6 박막트랜지스터;
상기 제6 박막트랜지스터와 전기적으로 연결된 제2 유기발광소자;
상기 제2 유기발광소자 및 상기 제6 박막트랜지스터와 전기적으로 연결된 제7 박막트랜지스터; 및
상기 제6 박막트랜지스터의 제2 게이트전극과 전기적으로 연결되고, 제3 축전판 및 상기 제3 축전판에 중첩하는 제4 축전판을 포함하되, 상기 제3 축전판은 상기 제6 박막트랜지스터의 상기 제2 게이트전극의 적어도 일부를 포함하는, 제2 스토리지 커패시터;
를 더 포함하고,
상기 절연층의 일부는 상기 제3 축전판 및 상기 제4 축전판 사이에 개재되며,
상기 절연층은 상기 제3 축전판과 중첩하는 제2 콘택홀을 포함하고,
상기 제2 액티브층은 상기 제6 박막트랜지스터의 상기 제2 액티브층과 연결되며,
상기 제1 액티브층 및 상기 제2 액티브층은 서로 대칭인, 유기발광표시장치.The method of claim 9,
A second data line intersecting the first scan line;
A second driving voltage line intersecting the first scanning line;
A fifth thin film transistor electrically connected to the first scan line and the second data line;
A sixth thin film transistor electrically connected to the second driving voltage line and the fifth thin film transistor and including a second gate electrode and a second active layer;
A second organic light emitting element electrically connected to the sixth thin film transistor;
A seventh thin film transistor electrically connected to the second organic light emitting element and the sixth thin film transistor; And
And a fourth capacitor plate electrically connected to the second gate electrode of the sixth thin film transistor, and overlapping the third capacitor plate and the third capacitor plate, wherein the third capacitor plate is the first of the sixth thin film transistor. A second storage capacitor including at least a portion of the second gate electrode;
Further comprising,
A portion of the insulating layer is interposed between the third capacitor plate and the fourth capacitor plate,
The insulating layer includes a second contact hole overlapping the third capacitor plate,
The second active layer is connected to the second active layer of the sixth thin film transistor,
The first active layer and the second active layer are symmetrical to each other, the organic light emitting display device.
상기 제2 구동 전압선 및 상기 제6 박막트랜지스터와 전기적으로 연결된 제8 박막트랜지스터를 더 포함하는, 유기발광표시장치.The method of claim 17,
And an eighth thin film transistor electrically connected to the second driving voltage line and the sixth thin film transistor.
상기 제2 액티브층은 상기 제8 박막트랜지스터의 액티브층과 연결된, 유기발광표시장치.The method of claim 18,
The second active layer is connected to the active layer of the eighth thin film transistor, the organic light emitting display device.
상기 제2 축전판 및 상기 제4 축전판은 동일 층 상에 위치하는, 유기발광표시장치.The method of claim 17,
The second power storage plate and the fourth power storage plate are located on the same layer, an organic light emitting display device.
상기 제2 축전판 및 상기 제4 축전판은 상기 제1 구동 전압선 및 상기 제2 구동 전압선과 전기적으로 연결된, 유기발광표시장치.The method of claim 20,
The second and fourth capacitor plates are electrically connected to the first driving voltage line and the second driving voltage line, the organic light emitting display device.
상기 제1 주사선과 교차하는 제1 데이터선 및 제2 데이터선;
상기 제1 주사선과 교차하는 제1 구동 전압선 및 제2 구동 전압선; 및
서로 이웃하는 제1 화소회로 및 제2 화소회로;
를 포함하되,
상기 제1 화소회로는,
상기 제1 주사선 및 상기 제2 데이터선과 전기적으로 연결된 제1 박막트랜지스터;
제1 축전판 및 제2 축전판을 포함하되, 상기 제1 축전판이 상기 제1 구동 전압선과 연결된, 제1 커패시터;
상기 제1 구동 전압선과 전기적으로 연결되고, 상기 제1 커패시터 아래에서 구부러진 액티브층을 포함하는, 제2 박막트랜지스터; 및
상기 제2 박막트랜지스터와 전기적으로 연결된 제1 유기발광소자;를 포함하고,
상기 제2 화소회로는,
상기 제1 주사선 및 상기 제2 데이터선에 전기적으로 연결된 제3 박막트랜지스터;
제3 축전판 및 제4 축전판을 포함하되, 상기 제3 축전판이 상기 제2 구동 전압선과 연결된, 제2 커패시터;
상기 제2 구동 전압선과 전기적으로 연결되고, 제2 커패시터 아래에 구부러진 액티브층을 포함하는, 제4 박막트랜지스터;
상기 제4 박막트랜지스터와 전기적으로 연결된 제2 유기발광소자를 포함하는, 유기발광표시장치.A first scan line;
A first data line and a second data line intersecting the first scan line;
A first driving voltage line and a second driving voltage line intersecting the first scanning line; And
A first pixel circuit and a second pixel circuit adjacent to each other;
Including,
The first pixel circuit,
A first thin film transistor electrically connected to the first scan line and the second data line;
A first capacitor including a first capacitor plate and a second capacitor plate, wherein the first capacitor plate is connected to the first driving voltage line;
A second thin film transistor electrically connected to the first driving voltage line and including an active layer bent under the first capacitor; And
It includes; a first organic light emitting element electrically connected to the second thin film transistor;
The second pixel circuit,
A third thin film transistor electrically connected to the first scan line and the second data line;
A second capacitor including a third capacitor plate and a fourth capacitor plate, wherein the third capacitor plate is connected to the second driving voltage line;
A fourth thin film transistor electrically connected to the second driving voltage line and including an active layer bent under the second capacitor;
And a second organic light emitting element electrically connected to the fourth thin film transistor.
상기 제1 커패시터 및 상기 제2 커패시터는 서로 대칭인, 유기발광표시장치.The method of claim 22,
The first capacitor and the second capacitor are symmetrical to each other, the organic light emitting display device.
상기 제1 화소회로는,
제5 박막트랜지스터; 및
상기 제2 축전판 및 상기 제5 박막트랜지스터를 연결하는 제1 콘택노드;를 더 포함하고,
상기 제2 화소회로는,
제6 박막트랜지스터; 및
상기 제4 축전판 및 상기 제6 박막트랜지스터를 연결하는 제2 콘택노드를 더 포함하는, 유기발광표시장치.The method of claim 22,
The first pixel circuit,
A fifth thin film transistor; And
Further comprising; a first contact node connecting the second capacitor and the fifth thin film transistor;
The second pixel circuit,
A sixth thin film transistor; And
And a second contact node connecting the fourth power storage plate and the sixth thin film transistor.
상기 제1 화소회로는 제1 액티브층을 더 포함하고, 상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터는 상기 제1 액티브층을 따라 형성되며,
상기 제2 화소회로는 제2 액티브층을 더 포함하고, 상기 제3 박막트랜지스터 및 상기 제4 박막트랜지스터는 상기 제2 액티브층을 따라 형성된, 유기발광표시장치.The method of claim 22,
The first pixel circuit further includes a first active layer, and the first thin film transistor and the second thin film transistor are formed along the first active layer,
The second pixel circuit further includes a second active layer, and the third thin film transistor and the fourth thin film transistor are formed along the second active layer.
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