KR102102062B1 - 누설전류 특성이 개선된 매립형 채널 어레이 트랜지스터 - Google Patents

누설전류 특성이 개선된 매립형 채널 어레이 트랜지스터 Download PDF

Info

Publication number
KR102102062B1
KR102102062B1 KR1020180160731A KR20180160731A KR102102062B1 KR 102102062 B1 KR102102062 B1 KR 102102062B1 KR 1020180160731 A KR1020180160731 A KR 1020180160731A KR 20180160731 A KR20180160731 A KR 20180160731A KR 102102062 B1 KR102102062 B1 KR 102102062B1
Authority
KR
South Korea
Prior art keywords
gate
buried
silicon substrate
drain
insulator
Prior art date
Application number
KR1020180160731A
Other languages
English (en)
Inventor
이명진
김용권
이진성
Original Assignee
전남대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 전남대학교산학협력단 filed Critical 전남대학교산학협력단
Priority to KR1020180160731A priority Critical patent/KR102102062B1/ko
Application granted granted Critical
Publication of KR102102062B1 publication Critical patent/KR102102062B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 드레인(130)과 소스(140)가 소정 영역에 각각 형성된 실리콘 기판(100) 및 상기 드레인(130) 영역과 상기 소스(140) 영역 사이에서 상기 실리콘 기판(100) 내에 매립된 게이트(110)를 포함하는 매립형 채널 어레이 트랜지스터에 관한 것으로서, 상기 게이트(110)의 상면은 상기 실리콘 기판(100)의 상면보다 아래에 위치하도록 매립되되, 상기 드레인(130) 영역 또는 상기 소스 영역(140)에는 절연체(150)가 매립되는 것을 특징으로 한다. 더 나아가, 상기 실리콘 기판(100)의 상면으로부터 상기 실리콘 기판(100) 내에 매립된 상기 절연체(150)의 상면까지의 거리(x)를, 상기 실리콘 기판(100)의 상면으로부터 상기 실리콘 기판(100) 내에 매립된 상기 게이트(110)의 상면까지의 거리(y)로 나눈 α 값(x/y)은 0.6 이상 1.0 이하인 것을 특징으로 한다.

Description

누설전류 특성이 개선된 매립형 채널 어레이 트랜지스터{Buried Channel Array Transistor having Improved Current-leakage Characteristics}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 종래의 매립형 채널 어레이 트랜지스터(BCAT;Buried Channel Array Transistor)와 비교하여 GIDL(Gate Induced Drain Leakage)과 같은 누설전류 특성이 개선된 매립형 채널 어레이 트랜지스터(BCAT)에 관한 것이다.
최근 DRAM 셀 트랜지스터 기술을 위한 소자의 게이트 크기는 100 nm 이하의 영역에서 활발히 연구가 진행되고 있다. 게이트 크기 축소에 있어서 가장 큰 기술적 문제는 소위 짧은 채널 효과(short channel effect)로 알려진 누설전류(leakage current)의 발생이다.
짧은 채널 효과는 반도체 소형화 경향에 의하여 게이트의 길이, 즉 소스와 드레인 사이의 거리가 짧아질 경우(도 1(a) 및 도 1(b) 참조)에 트랜지스터가 off인 상태에서도 드레인 전압에 의하여 드레인 전류가 흐르게 되는 현상으로서, 트랜지스터의 사이즈가 작아질수록 필연적으로 발생하게 되는 문제이다.
더 나아가 DRAM 셀 트랜지스터 특성상 게이트 크기가 감소함에 따라 기존의 로직용 MOSFET에 비해 게이트 절연막의 두께를 줄일 수 없고, 상대적으로 소스/드레인의 도핑 깊이를 얕게 할 수 없기 때문에 셀 트랜지스터 축소화에 있어서 큰 문제를 갖고 있다. 따라서 기존의 평탄 채널을 갖는 MOSFET 소자의 경우 짧은 채널 효과는 소자의 소형화를 진행하는데 있어 큰 걸림돌이 되고 있다.
이러한 문제를 해결하기 위한 방안 중 하나가 도 2에 도시된 바와 같이 게이트를 함몰시켜 비평탄형 채널로 만드는 RCAT(Recessed Channel Array Transistor)라고 불리는 반도체 소자이다. RCAT(Recessed Channel Array Transistor)는 기존의 평탄 채널 MOSFET에 비해 채널이 길어지기 때문에 짧은 채널효과를 개선할 수 있다. 하지만 기존의 평탄 채널을 갖는 MOSFET와의 구조적인 차이로 인해 기판 바이어스에 따른 문턱전압의 변화가 기존의 평탄채널 구조에 비해 매우 크다는 단점이 있을 뿐 아니라, 채널이 비평탄화 됨에 따라 채널 폭이 좁아지면서 전류 구동능력이 크게 저하되는 단점이 있다.
도 2(b)는 RCAT(Recessed Channel Array Transistor)의 사시도이고, 도 2(a)는 RCAT(Recessed Channel Array Transistor)의 평면도이다. 도 2(c)는 도 2(a)에서 A-A’면을 따라 절개한 단면도이고, 도 2(d)는 도 2(a)에는 B-B’를 따라 절개한 단면도이다. 도 3(b)는 saddle FinFET의 사시도이고, 도 3(a)는 saddle FinFET의 평면도이다. 도 2(c)는 도 2(a)에서 A-A‘면을 따라 절개한 단면도이고, 도 2(d)는 도 2(a)에는 B-B’를 따라 절개한 단면도이다.
평탄형 채널을 가지는 통상적인 MOSFET에서 게이트 전극은 실리콘 몸체 상단에 위치하는 것과는 다르게(도 1 참조), RCAT에서는 게이트 전극(18)의 하부가 담장형(wall-type) 실리콘 몸체(12) 내부에 게이트 절연막(17)을 사이에 두고 매립되어 있고, 게이트 전극(18)의 양쪽에 위치하는 실리콘 몸체(12) 부분이 도핑되어 소스/드레인 영역(19)이 형성된다. 위와 같은 비평탄형 채널을 갖는 트랜지스터에서는 소스 영역과 드레인 영역 사이의 채널이 길어지므로, 짧은 채널 효과는 감소시킬 수 있었다.
그렇지만 비평탄형 채널을 갖는 트랜지스터에 있어서도 GIDL(Gate Induced Drain Leakage)에 의한 off 상태에서의 누설전류 문제는 여전히 해결되지 못하고 있다. GIDL은 드레인과 게이트 사이에 존재하는 가파른 에너지밴드 차이에 의하여 밸런스밴드(Ev)에서 컨덕션 밴드(Ec)로 전자가 터널링되어 누설전류가 발생하게 되는 현상이다. 드레인 영역(19)과 게이트 전극(18)에 가해진 전압은 게이트 절연막(17)과 그 부근의 드레인 영역에 주로 걸리게 되는데, 드레인 전압이 커질수록 이 두 영역에서의 전압은 더욱 크게 걸리게 되어 에너지 밴드의 기울기가 더욱 커지게 된다. GIDL에 의한 누설전류 문제는 함몰된 게이트의 구조적인 특징 때문에 발생하므로 RCAT(Recessed Channel Array Transistor)에서도 발생하지만, saddle FinFET는 삼중게이트의 영향으로 소스/드레인 영역과 게이트의 오버랩(overlap)이 증가하여 GIDL에 의한 누설전류는 더욱 증가하게 된다.
본 발명의 발명자는 전술한 문제를 해결하기 위하여 드레인 또는 소스 영역 중 하나에 절연체를 매립하는 기술을 개발하여 특허출원한 바 있고(출원번호 제10-2017-01210101호, 출원번호 제10-2018-0005910). 위 발명을 통하여 RCAT에서 누설전류 감소의 효과를 얻을 수 있었다. 위 발명들에서는 절연체 상면의 높이와 게이트 절연막의 하면의 위치 관계가 중요한 파라메터로 인식되었고, 이와 관련한 최적의 수치 범위를 제시하였다.
본 발명의 발명자는 도 3에 도시된 것과 같이 게이트(110)의 상면이 매립된 형태의 BCAT(Buried Channel Array Transistor)의 경우에도 절연체(150)를 드레인(130) 또는 소스 영역(140)에 매립하는 것이 누설전류의 감소에 영향을 미침을 확인하였다. 실리콘 기판(100) 상부로 게이트 전극이 돌출되도록 형성되는 RCAT와는 다르게, BCAT는 게이트(110) 전체가 실리콘 기판(100) 내에 매립되고, 그 상부를 보호층(120)으로 덮음으로써, 완성된 반도체 소자의 상면에 돌출된 부분이 없이 평탄하게 된다.
그렇지만, 위 발명들에서 제시된 절연체의 파라메터(절연체의 상면과 게이트 하면의 위치 관계)는 통상적인 RCAT에 최적화된 것으로서, 위 발명들에서 제시된 파라메터 종류 및 그 범위가 BCAT에서의 최적의 성능을 보장하지 못하였다.
개특허공보 제10-2004-0092017호 (공개일:2004.11.03.) 등록특허공보 제10-1584097호 (공고일: 2016.0.12.) 미국 공개특허공보 US2017/0069764 (등록일:2017.03.09.)
본 발명은 전술한 종래의 매립형 채널 어레이 트랜지스터(BCAT)가 가지고 있는 기술적 문제, 즉 트랜지스터가 off인 상태에서 GIDL에 의하여 발생하는 누설전류 문제를 해결하면서도 적절한 전류 구동 능력을 유지할 수 있는 새로운 구조의 매립형 채널 어레이 트랜지스터(BCAT)를 제공하는 것을 목적으로 한다.
더 구체적으로는 BCAT에서 GIDL 효과를 최소화하는데 영향을 미치는 파라메터를 특정하고, GIDL의 효과를 최소화함과 아울러 실용적인 범위 내에서 구동전류의 크기를 유지할 수 있는 최적의 범위를 찾아내는 것을 목적으로 한다.
본 발명은, 드레인(130)과 소스(140)가 소정 영역에 각각 형성된 실리콘 기판(100) 및 상기 드레인(130) 영역과 상기 소스(140) 영역 사이에서 상기 실리콘 기판(100) 내에 매립된 게이트(110)를 포함하는 매립형 채널 어레이 트랜지스터에 관한 것으로서, 상기 게이트(110)의 상면은 상기 실리콘 기판(100)의 상면보다 아래에 위치하도록 매립되되, 상기 드레인(130) 영역 또는 상기 소스 영역(140)에는 절연체(150)가 매립되는 것을 특징으로 한다.
상기 실리콘 기판(100)의 상면으로부터 상기 실리콘 기판(100) 내에 매립된 상기 절연체(150)의 상면까지의 거리(x)를, 상기 실리콘 기판(100)의 상면으로부터 상기 실리콘 기판(100) 내에 매립된 상기 게이트(110)의 상면까지의 거리(y)로 나눈 α 값(x/y)은 0.6 이상 1.0 이하인 것을 특징으로 하며, 더 바람직하게는 α 값(x/y)은 0.7 이상 0.9 이하인 것을 특징으로 한다.
더나아가, 상기 절연체(150)는 유전체인 것을 특징으로 하는데, 더 바람직하게는 상기 유전체는 SiO2, Si3N4, 및 HfO2, ZrO2중에서 선택된 적어도 하나의 물질로 구성될 수 있다.
그리고 상기 게이트(110)와 상기 실리콘 기판(100)의 사이에는 게이트 절연막이 형성될 수 있다.
또한 상기 상기 게이트(110)의 상면에는 ZrO2, TaO2, TiO2, 및 SiO2 중에서 선택된 적어도 하나의 물질로 이루어진 보호층(120)이 형성될 수 있다.
본 발명에 따라 적용될 수 있는 BCAT에서 드레인 영역(130) 또는 소스 영역(140) 일부에 절연체(150)를 매립함으로써 드레인 전압이 가해졌을 때 생기는 드레인과 게이트 사이의 전압등고선을 형태를 변화시킬 수 있다.
특히 본 발명을 통하여 발명자가 찾아낸 절연체의 파라미터(절연체의 사이즈 및 매립 위치)에 따라서 BCAT 내부에서 발생하는 드레인과 게이트 사이의 전압등고선의 변화가 GIDL에 의한 누설전류 감소에 탁월한 효과를 가져온다.
도 1은 종래기술에 따른 MOSFET을 도시한 것이다.
도 2는 종래기술에 따른 RCAT(Recessed Channel Array Transistor)을 도시한 것이다.
도 3은 본 발명에 따른 BCAT(Buried Channel Array Transistor)를 도시한 것이다.
도 4는 종래 기술에 따른 BCAT(절연체가 매립되지 아니한 상태의 BCAT)에서 드레인과 게이트 사이의 전압분포를 도시한 것이다.
도 5는 본 발명에 따른 BCAT(절연체가 매립된 상태의 BCAT)에서 드레인과 게이트 사이의 전압분포를 도시한 것이다.
도 6은 BCAT에 있어서 절연체의 상면 위치(x)와 게이트 상면 위치(y)의 관계에 대한 파라메터인 α의 변화가 누설전류에 미치는 영향을 도시한 그래프이다.
도 7은 BCAT에 있어서 절연체의 상면 위치(x)와 게이트 상면 위치(y)의 관계에 대한 파라메터인 α의 변화가 구동전류에 미치는 영향을 도시한 그래프이다.
본 발명의 구체적 특징 및 이점들은 첨부된 도면에 의거한 다음의 설명으로 더욱 명백해질 것이다. 이에 앞서 본 발명에 관련된 공지 기능 및 그 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 구체적인 설명을 생략하였음에 유의해야 할 것이다.
도 3은 본 발명에 따른 BCAT의 단면을 도시한 것이다. 게이트(110)는 실리콘 기판(100)의 상면 아래로 일정 깊이(y)로 매립되어 있고, 게이트(110)의 상면에는 보호막(120) 패턴이 형성된다. 보호막(120)은 ZrO2, TaO2, TiO2, SiO2 등의 유전체로 형성될 수 있다. 그리고 게이트(110)의 표면, 즉 게이트(110)와 실리콘 기판(110)의 경계에는 게이트 절연층, 예를 들면 SiO2 층이 형성될 수 있다.
드레인(130)과 소스(140)는 실리콘 기판(100) 상에 안티몬(Sb), 비소(As), 인(P)과 같은 5족 원소, 또는 붕소(B), 갈륨(Ga), 인듐(In)과 같은 3족 원소가 도핑되어 형성될 수 있다.
그리고 드레인(130) 또는 소스(140) 영역에는 절연체(150)가 매립될 수 있는 데, 절연체(150)로는 유전율 3 ~ 50에 이르는 다양한 종류의 유전체를 사용할 수 있다. 통상적으로 반도체 소자에 절연체로 가장 대표적으로 쓰이는 SiO2 및 Si3N4 를 비롯하여, HfO2, ZrO2 등의 high-k 물질들을 사용할 수 있다. 더 나아가 일반적인 유전체 뿐만 아니라, 유전체와 같은 성질을 보여줄 수 있는 에어층 또는 진공층을 실리콘 몸체(2) 내에 형성하는 것에 의해서도 누설전류 감소 효과를 얻을 수 있다. 본 발명의 발명자는 절연체(150)의 상면과 실리콘 기판(100) 상면 사이의 거리(x)와, 게이트(110)의 상면과 실리콘 기판(100)의 상면 사이의 거리(y) 관계가 GIDL(Gate Induced Drain Leakage)에 의한 누설전류를 최소화하는데 큰 영향을 미침을 실험적으로 확인하였다.
도 5는 드레인(130)에 일정한 전압을 걸어준 상태에서, 게이트(110)의 매립 깊이(y)와 절연체(150)의 매립 깊이(x)를 변화시켜 가면서 전압 등고선이 어떻게 변화되는지를 시각적으로 확인한 것이다. 도 5에 도시된 것들은 대략적으로 절연체(150)의 매립 깊이(x)와 게이트(110)의 매립 깊이(y)를 동일하게 한 것들로서, 절연체가(150)가 없는 경우에 비하여 드레인(130)과 게이트(110) 사이의 전압 등고선 간격이 넓어짐을 알 수 있었다. 드레인(130)과 게이트(110) 사이의 전압 등고선의 간격이 조밀할수록 GIDL에 의한 누설전류의 원인이 되는 Ev에서 Ec로 tunneling되는 전자의 개수가 증가하게 되는데, 절연체(150)를 매립함으로써 드레인(130)과 게이트(110) 사이의 전압 등고선 형태를 다양하게 변화시킬 수 있음을 확인할 수 있었다. 즉, 이 말은 절연체(150)의 삽입에 의하여 BCAT에서 GIDL에 의한 누설 전류의 양을 변화시킬 수 있음을 의미한다.
본 발명의 발명자는 BCAT 내에서 절연체의 사이즈 및 위치를 다양하게 변화시켜가면서 GIDL에 의한 누설전류의 양을 확인하였고, 누설전류 감소에 가장 영향을 미치는 파라미터를 확인하였는데, 결론적으로 절연체(150)의 매립 깊이(x)와 게이트(110)의 매립 깊이(y)의 관계가 가장 중요한 인자였다. 통상적인 RCAT에서는 절연체의 매립 깊이와 게이트(110)의 하단의 위치 관계가 누설전류에 영향을 미치는 가장 중요한 파라메터였다는 점에서, 차이가 있음을 확인할 수 있다. x와 y의 위치 관계가 BCAT에서 누설전류의 양을 감소시키는데 어떠한 영향을 미치는지 분석하기 위하여, 게이트(110)의 매립 깊이(y)에 대한 절연체(150)의 매립 깊이(x)의 비, 즉 x/y를 무차원 변수 α로 정의하였다.
도 6은 α값을 변화시켜가면서 측정한 누설전류(Ioff)의 변동추이를 나타내는 그래프이고, 도 7은 α값을 변화시켜가면서 측정한 구동전류(Ion)의 변동추이를 나타내는 그래프이다.
누설전류(Ioff)는 게이트(110)를 off 시켰을 때, 드레인(130)에 걸린 전압에 의하여 발생하는 전류로서, 트랜지스터가 정상적으로 작동하기 위해서는 전류가 0이 되거나 가급적 매우 작은 값으로 유지되어야 한다. 즉 게이트(110)를 off 시켰을 때에는 드레인에 전압이 걸려 있어도 전류가 흐르지 않는 것이 바람직한 것이다.
α 값이 커짐에 따라서 전체적으로 누설전류(Ioff)는 증가하는 경향을 보였다. 동일한 드레인 전압을 걸어주더라도 게이트(110)의 매설 깊이(x)에 따라서 누설전류의 구체적인 양은 다르게 나타났으나, 게이트(110)의 매설 깊이(x)에 상관 없이 α 값의 변화에 따라 동일한 경향성을 보이는 것을 확인할 수 있었다. 다양한 게이트(110)의 매설 깊이(x)에서, α 값이 작을 수록 누설전류의 양은 작게 되는데, 대략 0.6 이상인 범위에서 누설전류는 가파르게 증가하며, 1.0 이상이 되었을 경우에는 누설전류가 실용적인 관점에서 허용할 수 있는 범위를 넘어서게 됨을 확인할 수 있었다. 그러므로 누설전류 관점에서 봤을 때 α 값은 1.0 이하, 바람직하게는 0.9 이하인 것이 바람직하다. 즉, 절연체(150)의 매립 깊이(x)는 게이트(110의 매립 깊이(y)보다 작은 것이 바람직하다.
도 7은 게이트(110)가 on 상태일 때 발생하는 구동전류(Ion)로서, 이는 트랜지스터가 동작하기 위한 정상적인 전류이므로 절연체에 의해서 그 값이 줄어드는 것은 바람직하지 못하다.
도 7에서 별표는 종래의 BCAT에서의 구동전류(Ion), 즉 절연체(150)를 도레인(130) 또는 소스(140) 영역에 매립하지 않은 상태에서의 구동전류를 의미한다. α를 변화시켜 가면서 구동전류(Ion)가 변화하는 추세를 조사하였다. 구동전류(Ion)는 정상적인 전류이므로, 구동전류(Ion)가 작아지는 것은 바람직하지 못하다. 게이트(110)의 매립 깊이(y)에 따라서 α에 따른 구동전류의 변화 정도는 차이가 있지만, 공통적으로 α가 증가할 수도록 구동전류도 증가하는 경향을 보였다.
즉, 낮은 α 값의 범위에서 누설전류 감소의 효과는 높아지지만, 그와 반대로 구동전류도 감소하게 되므로(즉, 누설전류 감소 효과와 구동전류 증가 효과가 상호간에 트레이드 오프 관계임), 현실적으로 적절한 구동전류를 유지하면서, 누설전류의 감소 효과를 가져올 수 있는 α 값의 설정이 중요하다.
대략 α 값이 0.9 이하가 되면, 절연체(150)가 매립되지 않은 종래의 BCAT에서의 구동전류보다 작아지기는 하지만, α 값이 0.6 이상일 때, 더 바람직하게는 0.7 이상일 때에는 실용적으로 사용 가능한 범위의 구동전류 값을 얻을 수 있음을 확인할 수 있었다.
결론적으로, BCAT의 경우에도 절연체를 드레인(130) 또는 소스(140) 영역에 매립함으로써 누설전류 감소라는 기술적 효과를 얻을 수 있으며, 누설전류 감소 및 높은 구동전류 유지라는 목적을 달성하기 위해서는 α 값(x/y)이 0.6 이상 1.0 이하, 더 바람직하게는 0.7 이상 0.9 이하인 것이 바람직함을 확인할 수 있었다.
이상, 절연체가 드레인(130)에 매립된 사례를 가지고 본 발명의 구성 및 기술적 효과를 설명하였지만, 소스(140) 영역에 매립되었을 때도 동일한 효과를 얻을 수 있었는 바, 중복되는 설명은 생략하도록 한다.
100: 실리콘 기판 110: 게이트
120: 보호막 130: 드레인
140: 소스 150: 절연체

Claims (7)

  1. 드레인(130)과 소스(140)가 소정 영역에 각각 형성된 실리콘 기판(100) 및 상기 드레인(130) 영역과 상기 소스(140) 영역 사이에서 상기 실리콘 기판(100) 내에 매립된 게이트(110)를 포함하는 매립형 채널 어레이 트랜지스터에 관한 것으로서,
    상기 게이트(110)의 상면은 상기 실리콘 기판(100)의 상면보다 아래에 위치하도록 매립되되,
    상기 드레인(130) 영역 또는 상기 소스 영역(140)에는 절연체(150)가 매립되며,
    상기 실리콘 기판(100)의 상면으로부터 상기 실리콘 기판(100) 내에 매립된 상기 절연체(150)의 상면까지의 거리(x)를, 상기 실리콘 기판(100)의 상면으로부터 상기 실리콘 기판(100) 내에 매립된 상기 게이트(110)의 상면까지의 거리(y)로 나눈 무차원 변수 α 값(x/y)은 0.6 이상 1.0 이하인 것을 특징으로 하는, 누설전류 특성이 개선된 매립형 채널 어레이 트랜지스터.
  2. 삭제
  3. 청구항 1에 있어서, α 값(x/y)은 0.7 이상 0.9 이하인 것을 특징으로 하는, 누설전류 특성이 개선된 매립형 채널 어레이 트랜지스터.
  4. 청구항 1 또는 청구항 3에 있어서, 상기 절연체(150)는 유전체인 것을 특징으로 하는, 누설전류 특성이 개선된 매립형 채널 어레이 트랜지스터.
  5. 청구항 4에 있어서, 상기 유전체는 SiO2, Si3N4, 및 HfO2, ZrO2중에서 선택된 적어도 하나의 물질로 구성되는 것을 특징으로 하는, 누설전류 특성이 개선된 매립형 채널 어레이 트랜지스터.
  6. 청구항 1 또는 청구항 3에 있어서, 상기 게이트(110)와 상기 실리콘 기판(100)의 사이에는 게이트 절연막이 형성된 것을 특징으로 하는, 누설전류 특성이 개선된 매립형 채널 어레이 트랜지스터.
  7. 청구항 1 또는 청구항 3에 있어서, 상기 상기 게이트(110)의 상면에는 ZrO2, TaO2, TiO2, 및 SiO2 중에서 선택된 적어도 하나의 물질로 이루어진 보호막(120)이 형성되는 것을 특징으로 하는, 누설전류 특성이 개선된 매립형 채널 어레이 트랜지스터.












KR1020180160731A 2018-12-13 2018-12-13 누설전류 특성이 개선된 매립형 채널 어레이 트랜지스터 KR102102062B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180160731A KR102102062B1 (ko) 2018-12-13 2018-12-13 누설전류 특성이 개선된 매립형 채널 어레이 트랜지스터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180160731A KR102102062B1 (ko) 2018-12-13 2018-12-13 누설전류 특성이 개선된 매립형 채널 어레이 트랜지스터

Publications (1)

Publication Number Publication Date
KR102102062B1 true KR102102062B1 (ko) 2020-04-17

Family

ID=70460780

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180160731A KR102102062B1 (ko) 2018-12-13 2018-12-13 누설전류 특성이 개선된 매립형 채널 어레이 트랜지스터

Country Status (1)

Country Link
KR (1) KR102102062B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230003931A (ko) 2021-06-30 2023-01-06 전남대학교산학협력단 로우 해머 효과가 개선된 매립형 채널 어레이 트랜지스터
KR20230010532A (ko) 2021-07-12 2023-01-19 한양대학교 산학협력단 컴팩트 드레인 및 이종 물질 구조에 기반하는 트랜지스터

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040092017A (ko) 2003-04-23 2004-11-03 삼성전자주식회사 모스 트랜지스터 및 그 제조방법
KR20110012775A (ko) * 2009-07-31 2011-02-09 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR101584097B1 (ko) 2009-03-23 2016-01-12 삼성전자주식회사 매립 게이트 전극의 형성방법
US20170069764A1 (en) 2015-08-24 2017-03-09 Stmicroelectronics (Crolles 2) Sas Mos transistor and method of manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040092017A (ko) 2003-04-23 2004-11-03 삼성전자주식회사 모스 트랜지스터 및 그 제조방법
KR101584097B1 (ko) 2009-03-23 2016-01-12 삼성전자주식회사 매립 게이트 전극의 형성방법
KR20110012775A (ko) * 2009-07-31 2011-02-09 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US20170069764A1 (en) 2015-08-24 2017-03-09 Stmicroelectronics (Crolles 2) Sas Mos transistor and method of manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230003931A (ko) 2021-06-30 2023-01-06 전남대학교산학협력단 로우 해머 효과가 개선된 매립형 채널 어레이 트랜지스터
KR20230010532A (ko) 2021-07-12 2023-01-19 한양대학교 산학협력단 컴팩트 드레인 및 이종 물질 구조에 기반하는 트랜지스터

Similar Documents

Publication Publication Date Title
US7524725B2 (en) Vertical transistor of semiconductor device and method for forming the same
TWI503984B (zh) 積體電路裝置及其製造方法
KR20160072823A (ko) 소스/드레인 연장 영역들을 포함하는 집적 회로 소자들 및 이를 형성하는 방법들
US10002960B2 (en) LDMOS transistor and fabrication method thereof
KR100848245B1 (ko) 반도체 소자 및 그 제조방법
US20090101990A1 (en) Simiconductor integrated circuit device and method of manufacturing the same
US8552492B2 (en) Semiconductor device
KR102102062B1 (ko) 누설전류 특성이 개선된 매립형 채널 어레이 트랜지스터
WO2022188349A1 (zh) 半导体结构及其形成方法
KR101026479B1 (ko) 반도체 소자 및 그의 제조 방법
US11631763B2 (en) Termination for trench field plate power MOSFET
KR100464534B1 (ko) 반도체소자의 트랜지스터 및 그 형성방법
KR102005148B1 (ko) 누설전류 특성이 개선된 비평탄형 채널을 갖는 트랜지스터
KR102548225B1 (ko) 트렌치 전계효과 트랜지스터 구조 및 그 제조 방법
US11257916B2 (en) Electronic device having multi-thickness gate insulator
KR102096152B1 (ko) 누설전류 특성이 개선된 비평탄형 채널을 갖는 트랜지스터
KR20070027961A (ko) ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 이의 제조방법
US9478618B1 (en) Semiconductor devices and methods of fabricating the same
KR20100072405A (ko) 반도체 소자, 이의 제조방법 및 플래시 메모리 소자
KR100827525B1 (ko) 반도체 소자 및 그의 형성 방법
TWI641146B (zh) 橫向雙擴散金屬氧化物半導體元件製造方法
US10446652B2 (en) Semiconductor device and fabrication method thereof
KR102562311B1 (ko) 로우 해머 효과가 개선된 매립형 채널 어레이 트랜지스터
KR101606930B1 (ko) 반도체소자 및 그 제조방법
KR101087780B1 (ko) 반도체 소자 및 그 형성방법

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant