KR102098092B1 - Single Electron Transistor Using Three-Dimensional Dirac Semimetal and Method for Manufacturing Same - Google Patents
Single Electron Transistor Using Three-Dimensional Dirac Semimetal and Method for Manufacturing Same Download PDFInfo
- Publication number
- KR102098092B1 KR102098092B1 KR1020190013021A KR20190013021A KR102098092B1 KR 102098092 B1 KR102098092 B1 KR 102098092B1 KR 1020190013021 A KR1020190013021 A KR 1020190013021A KR 20190013021 A KR20190013021 A KR 20190013021A KR 102098092 B1 KR102098092 B1 KR 102098092B1
- Authority
- KR
- South Korea
- Prior art keywords
- electron transistor
- magnetic field
- channel layer
- electrode
- dimensional
- Prior art date
Links
- 238000000034 method Methods 0.000 title description 13
- 238000004519 manufacturing process Methods 0.000 title description 6
- 239000002070 nanowire Substances 0.000 claims abstract description 27
- 229910052752 metalloid Inorganic materials 0.000 claims description 28
- 150000002738 metalloids Chemical class 0.000 claims description 28
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 230000005641 tunneling Effects 0.000 abstract description 21
- 230000000694 effects Effects 0.000 abstract description 5
- 239000002096 quantum dot Substances 0.000 description 37
- 239000000758 substrate Substances 0.000 description 18
- 238000000151 deposition Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 8
- 239000010432 diamond Substances 0.000 description 8
- 229910021389 graphene Inorganic materials 0.000 description 8
- 230000008021 deposition Effects 0.000 description 7
- 229910003460 diamond Inorganic materials 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005421 electrostatic potential Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 239000002105 nanoparticle Substances 0.000 description 3
- 239000000843 powder Substances 0.000 description 3
- 238000013139 quantization Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- -1 and (f) finally Substances 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 230000033001 locomotion Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000012216 screening Methods 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052793 cadmium Inorganic materials 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 244000145841 kine Species 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000010408 sweeping Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/7613—Single electron transistors; Coulomb blockade devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
- H01L29/0669—Nanowires or nanotubes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Manufacturing & Machinery (AREA)
- Materials Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Hall/Mr Elements (AREA)
Abstract
Description
3차원 디락 준금속을 이용한 단전자 트랜지스터 및 그 제조방법에 관한 것이다.It relates to a single-electron transistor using a three-dimensional Dirac metalloid and a manufacturing method thereof.
반도체 메모리 소자의 집적도가 늘어나면서 종래 MOS 트랜지스터의 동작이 한계에 부딪히며 소자의 신뢰성에 대한 문제들이 제기되고 있다. 종래의 트랜지스터 구조 또는 각 구성 요소의 크기들을 적절하게 수정함으로써 여러 문제점들을 어느 정도 해결할 수 있었다. 그러나, 테라급 집적 스케일에 이르러서는 근본적인 트랜지스터의 구조 변경이 불가피하게 되었다.As the degree of integration of semiconductor memory devices increases, the operation of conventional MOS transistors has reached a limit and problems with device reliability have been raised. Several problems could be solved to some extent by appropriately modifying the size of the conventional transistor structure or each component. However, by the terascale integrated scale, fundamental transistor structure changes are inevitable.
MOS 트랜지스터의 한계점을 극복할 수 있는 하나의 대안으로서 단전자 트랜지스터(Single Electron Transistor, 이하 SET)가 제안되고 있다. SET는 전자를 하나씩 제어할 수 있고 아주 낮은 전압에서 동작시킬 수 있다는 장점이 있다.As an alternative to overcome the limitations of MOS transistors, a single electron transistor (SET) has been proposed. SET has the advantage of being able to control electrons one by one and operating at very low voltages.
소스와 드레인 사이에 나노크기의 한 개의 양자점(Quantum Dot, QD)과 이와 전기용량적으로 커플링된 게이트가 하나의 SET를 이룬다.One nano-sized quantum dot (QD) between the source and drain and a capacitively coupled gate form one SET.
QD의 매우 작은 전기용량으로 인하여, 전자 한개의 QD 축전 에너지(charging energy)가 열에너지보다 커지면서 소스로부터의 전하이동이 차단된다. 이러한 현상을 소위 쿨롱차폐(Coulomb-blockade, CB) 현상이라 한다. 이러한 CB 현상을 관측하기 위해서는 전자 한 개의 QD 축전 에너지가 열적 요동 kBT보다 커야한다. 또한, QD와 소스 및 드레인과의 전기저항, 즉 터널저항(Rt)이 양자저항(Rk), h/e2(= 25.813 kΩ)보다 커야한다. 이와 같은 CB에 의한 전류 차단은 게이트 전압(VG) 변화에 의해 QD 전위 장벽을 낮추면서 제거되어 전자가 한 개씩 연속적으로 터널링하게 된다.Due to the very small capacitance of the QD, the charge transfer from the source is blocked as the QD charging energy of one electron becomes greater than the thermal energy. This phenomenon is called the Coulomb-blockade (CB) phenomenon. In order to observe this CB phenomenon, the energy of QD storage of one electron must be greater than the thermal fluctuation k B T. In addition, the electrical resistance between QD and the source and drain, that is, the tunnel resistance (R t ) must be greater than the quantum resistance (R k ), h / e 2 (= 25.813 kΩ). The current blocking by the CB is removed while lowering the QD potential barrier by changing the gate voltage (V G ) so that electrons tunnel continuously one by one.
보다 구체적으로 기술하면, 게이트 전압(VG)을 증가시키면 QD에 유도전하가 늘어나며(이때 유도전하량은 연속적인 값이므로 기본전하 e보다 작을 수 있다) QD 에너지가 커지게 된다. QD의 유도전하량이 기본전하 e에 도달하면 소스로부터 전자 한 개가 터널링하여 유도전하량을 상쇄시켜 QD 에너지를 다시 최소화시킨다. 이와 같이 게이트 전압(VG)에 의해 증가되는 QD 내의 연속적인 값의 유도전하량이 소스로부터의 터널링 전자(기본전하 e로 양자화)에 의해 상쇄되어 에너지를 최소화하려는 현상은 게이트 전압을 스위핑(sweeping)하면서 주기적으로 반복하게 된다. 이를 쿨롱진동(Coulomb oscillation)이라 부른다. 쿨롱진동은 게이트전압 변화에 따른 드레인 전류의 주기적인 온/오프(on/off)로 관측된다. 이러한 CB 모델은 쿨롱진동의 주기성이 근본적으로 터널링 전하의 양자화 현상에 의해 기인하며 각각의 온-피크(on peak)를 지날 때마다 QD 내의 전자가 한 개씩 증가함을 보여준다.More specifically, when the gate voltage V G is increased, the induced charge increases in QD (in this case, the amount of induced charge may be smaller than the basic charge e because it is a continuous value) and QD energy increases. When the induction charge amount of QD reaches the basic charge e, one electron from the source tunnels and cancels the induction charge amount to minimize the QD energy again. In this way, a phenomenon in which the induced charge of a continuous value in QD increased by the gate voltage V G is canceled by the tunneling electrons (quantized to the basic charge e) from the source to minimize energy is a sweeping of the gate voltage. While repeating periodically. This is called coulomb oscillation. The Coulomb vibration is observed as a periodic on / off of the drain current according to the change of the gate voltage. This CB model shows that the periodicity of the Coulomb vibration is fundamentally caused by the quantization phenomenon of the tunneling charge, and each electron in the QD increases by one on each peak.
그러나, 단전자 트랜지스터를 상온에서 동작시키기 위하여 수-수십 nm 크기의 양자점을 원하는 위치에 재현성 있게 형성시키는 어려운 기술이 요구된다. 특히 단전자 스위치(Single Electron Switch)를 제작하는 목적에 있어서는 많은 양자점을 높은 밀도로 형성시키는 기술보다는 한 두개의 양자점을 원하는 위치에 원하는 크기로 형성시키는 기술이 필수적이다.However, in order to operate the single-electron transistor at room temperature, a difficult technique for reproducing a quantum dot of a size of several tens to tens of nm at a desired position is required. In particular, for the purpose of manufacturing a single electron switch, a technique of forming one or two quantum dots in a desired size at a desired position is essential rather than a technique of forming many quantum dots at a high density.
또한, 디락 준금속(Dirac Semimetal)은, 특이한 에너지띠 구조(band structrue)를 가진 물질로, 전도띠(conduction band)와 원자가띠(valence band)가 운동량 공간(momentum space)에서 하나의 점에서 교차하고 있는데 이로 인해 일반 도체와 달리 페르미면(Fermi surface) 대신 페르미점(Fermi point)을 가지고 있다. 또한 페르미점 근방에서 선형 분산 관계를 가지는데 이로 인해 에너지 간격이 제로이면서 페르미 준위에서의 상태 밀도가 제로가 되는 현상이 생기게 된다. 이러한 특징으로 독특한 물성을 가지게 되는데, 이에 따라 양자 소자(Quantum device)의 새로운 플랫폼으로 주목받고 있다. 그래핀(Graphene)은 대표적인 2차원 디락 준금속인데, 최근에는 그 뿐만 아니라 3차원 디락 준금속인 Cd3As2, Na3Bi 및 TaAs 등에 대한 연구도 활발히 진행되고 있다In addition, Dirac Semimetal is a material with a unique band structrue, where the conduction band and the valence band intersect at one point in the momentum space. Because of this, unlike a normal conductor, it has a Fermi point instead of a Fermi surface. In addition, it has a linear dispersion relationship near the Fermi point, which results in a phenomenon in which the energy interval is zero and the state density at the Fermi level is zero. These characteristics have unique properties, and accordingly, it is attracting attention as a new platform for quantum devices. Graphene is a representative two-dimensional Dirac metalloid, recently, Cd 3 As 2 , a three-dimensional Dirac metalloid, Research on Na 3 Bi and TaAs has also been actively conducted.
다만, 현재 디락 준금속에 대한 양자점 형성은 그래핀에 대하여, 리소그래피적으로 패터닝된 구조(lithographically patterned structure)에 의해 실현될 수 있다고 알려져 있지만, 해당 방법으로 만들어진 시스템은 필연적으로 오염되거나, 특정 영역의 가장자리가 너무 거칠기 때문에 무작위한 포텐셜 변동을 유발하여 장치를 불안정하게 만드는 문제점이 있다.However, it is currently known that the formation of quantum dots for dilock metalloids can be realized by a lithographically patterned structure for graphene, but the system made by the method is inevitably contaminated or in a specific area. Since the edges are too rough, there is a problem that causes random potential fluctuations and makes the device unstable.
예를 들어, 대한민국 등록특허 제10-1287317호는 발명은 (a) 기판상에 형성되는 기체 분자 또는 원자 상태의 밀폐 재료인 밀폐재를 나노 원통형 구멍의 상위 개구(top-opening)에 증착하여, 상기 상위 개구의 직경을 점진적으로 감소시켜 나노 개구를 이 나노 개구의 개방 직경이 상기 상위 개구의 직경보다 더 작게 되도록 축소시키는 단계와, (b) 상기 기판을 수평 방향으로 유지하고, 기체 분자 또는 원자 상태의 증착 재료를 상기 축소된 나노 개구 쪽으로 직교하여 바라보도록 정렬하여, 상기 축소된 나노 개구의 직경과 동일한 직경을 갖는 아일랜드 전극 나노 양자점이 상기 축소된 나노 개구를 통과하는 상기 증착 재료에 의해 상기 나노 원통형 구멍의 상기 기판의 표면상의 예상 위치에 직접 증착되게 하는 단계와, (c) 상기 증착 재료의 출력을 이전과 동일한 방향으로 유지하고, 상기 기판을 상기 축소된 나노 개구를 중심으로 경사각을 갖도록 우측으로 기울여, 상기 축소된 나노 개구를 통과하는 상기 증착 재료에 의해 드레인 전극 나노 양자점을 상기 기판의 표면상의 상기 아일랜드 전극의 예상 우측 위치에 증착시키는 단계와, (d) 상기 증착 재료의 출력을 이전과 동일한 방향으로 유지하고, 상기 기판을 상기 축소된 나노 개구를 중심으로 경사각을 갖도록 좌측으로 기울여, 상기 축소된 나노 개구를 통과하는 상기 증착 재료에 의해 소스 전극 나노 양자점을 상기 기판의 표면상의 상기 아일랜드 전극의 예상 좌측 위치에 증착시키는 단계와, (e) 상기 증착 재료의 출력을 이전과 동일한 방향으로 유지하고, 상기 기판을 상기 축소된 나노 개구를 중심축으로 경사각(θ)으로 회전각을 갖도록 시계 방향으로 회전시켜, 상기 증착 재료에 의해 게이트 전극 나노 양자점을 상기 기판의 표면상의 상기 아일랜드 전극의 예상 전방 위치에 증착시키는 단계와, (f) 마지막으로, 용액 린싱(즉, 습식 에칭) 또는 기체 에칭(즉, 건식 에칭)에 의해, 상기 기판상의 상기 포토레지스트 내의 상기 나노 원통형 구멍을 제거하여, 나노 규모의 아일랜드 전극 나노 양자점, 드레인 전극 나노 양자점, 소스 전극 나노 양자점 및 게이트 전극 나노 양자점을 포함하는 단전자 트랜지스터(SET)를 상기 기판의 표면상에 직접 제조하는 단계를 포함하는 처리 단계를 사용하여 반도체 공정에서 나노 리소그래픽 기술을 이용하여 단전자 트랜지스터(SET)를 제조하는 방법에 대하여 개시하고 있다. 하지만, 이는 오염이 쉽고, 특정 영역의 가장자리가 너무 거칠기 때문에 무작위한 포텐셜 변동을 유발하여 장치를 불안정하게 만든다는 문제점이 있다.For example, Republic of Korea Patent No. 10-1287317, the invention is (a) by depositing a sealing material, which is a gas molecule or atomic sealing material formed on a substrate to the top opening (top-opening) of the nano-cylindrical hole, Gradually reducing the diameter of the upper opening to shrink the nano-opening such that the opening diameter of the nano-opening is smaller than the diameter of the upper opening, and (b) holding the substrate in a horizontal direction and gas molecules or atoms Arranged so that the vapor deposition material in the state is orthogonal to the reduced nano-opening, the island electrode nano quantum dots having the same diameter as the reduced nano-opening are nanoparticles by the deposition material passing through the reduced nano-opening Allowing a cylindrical hole to be deposited directly at the expected location on the surface of the substrate, and (c) outputting the deposition material as before. Holding in the direction, and tilting the substrate to the right to have an inclination angle around the reduced nano-opening, so that the drain electrode nano quantum dot by the deposition material passing through the reduced nano-opening of the island electrode on the surface of the substrate Depositing at the expected right position, and (d) maintaining the output of the deposition material in the same direction as before, tilting the substrate to the left to have an inclination angle around the reduced nano-opening, and thus reducing the reduced nano-opening. Depositing a source electrode nano quantum dot by the passing deposition material at an expected left position of the island electrode on the surface of the substrate, and (e) maintaining the output of the deposition material in the same direction as before, and holding the substrate. The reduced nano-opening is clockwise to have a rotation angle at an inclination angle (θ) about the central axis. Rotating to deposit gate electrode nano quantum dots with the deposition material at the expected forward position of the island electrode on the surface of the substrate, and (f) finally, solution rinsing (ie wet etching) or gas etching (ie , Dry etching) to remove the nano-cylindrical hole in the photoresist on the substrate, a single-electron transistor including nanoscale island electrode nano quantum dots, drain electrode nano quantum dots, source electrode nano quantum dots and gate electrode nano quantum dots Disclosed is a method of manufacturing a single electron transistor (SET) using a nanolithographic technique in a semiconductor process using a processing step comprising directly manufacturing (SET) on the surface of the substrate. However, it is easy to contaminate, and the edge of a specific area is too rough, which causes a random potential fluctuation, making the device unstable.
또한, 양자점 형성을 위한 또 다른 방법으로는 p-n 접합을 이용하는 등의 방법으로 정전기 전위(electrostatic potential)를 형성하여 양자를 구속(quanntum confinement)하는 방법이 있지만, 디락 준금속에서는 질량이 없는 디락 페르미온(Dirac Fermion)이 p-n 접합을 매우 높은 투과율로 통과할 수 있기 때문에 양자를 구속하기 쉽지않다. 이러한 터널링을 클레인 터널링(Klein tunneling)이라 하는데, 이를 제어하기 어렵다는 문제점이 있다.In addition, another method for forming quantum dots is a method of forming an electrostatic potential by using a pn junction or the like to confine the quantum (quanntum confinement). Dirac Fermion) is difficult to confine both because it can pass pn junctions with very high transmittance. Such tunneling is referred to as Klein tunneling, and there is a problem that it is difficult to control it.
예를 들어, 비특허문헌 "Chiral tunnelling and the Klein paradox in graphene"에서 그래핀에서의 정전기 장벽(electrostatic barrier)을 형성하여 클레인 터널링에 대해 측정한 결과를 개시하고 있는데, 이러한 클레인 터널링은 그래핀 뿐만 아니라 3차원 디락 준금속에서도 일어나게 되므로 단전자 트랜지스터로 구현하기 위해서는 클레인 터널링을 제어할 필요가 있다.For example, the non-patent document "Chiral tunneling and the Klein paradox in graphene" discloses the results of forming an electrostatic barrier in graphene and measuring the results of kine tunneling. In addition, since it also occurs in the 3D Dirac metalloid, it is necessary to control the crane tunneling in order to realize a single electron transistor.
본 발명의 일 측면에서의 목적은 3차원 디락 준금속 나노와이어에 자기장을 가하여 구현한 단전자 트랜지스터를 제공하는데 있다.An object of one aspect of the present invention is to provide a single-electron transistor implemented by applying a magnetic field to a three-dimensional Dirac metalloid nanowire.
상기 목적을 달성하기 위하여, 본 발명의 일 측면에서In order to achieve the above object, in one aspect of the present invention
게이트 전극, 소스 전극, 드레인 전극, 소스 전극과 드레인 전극 사이에 형성된 채널층을 포함하는 단전자 트랜지스터이며, 상기 채널층은 자기장 내에 놓이는 3차원 디락 준금속 나노와이어를 포함하는 단전자 트랜지스터가 제공된다.A single-electron transistor comprising a gate electrode, a source electrode, a drain electrode, and a channel layer formed between a source electrode and a drain electrode, wherein the channel layer is provided with a single-electron transistor comprising a three-dimensional Dirac metalloid nanowire placed in a magnetic field. .
또한, 본 발명의 다른 측면에서In addition, in another aspect of the present invention
게이트 전극, 소스 전극, 드레인 전극, 소스 전극과 드레인 전극 사이에 형성된 채널층 및 자기장 발생장치를 포함하는 단전자 트랜지스터이며, 상기 채널층은 상기 자기장 발생장치로부터 발생되는 자기장 내에 놓이는 3차원 디락 준금속 나노와이어를 포함하는 단전자 트랜지스터가 제공된다.A single-electron transistor including a gate electrode, a source electrode, a drain electrode, a channel layer formed between a source electrode and a drain electrode, and a magnetic field generator, wherein the channel layer is placed in a magnetic field generated by the magnetic field generator and is a three-dimensional Dilock metalloid. A single-electron transistor comprising nanowires is provided.
본 발명의 일 측면에서 제공되는 단전자 트랜지스터는 채널로 사용되는 3차원 디락 준금속의 캐리어의 이동도가 매우 높으므로 기존의 트랜지스터에 비해 동작 속도가 향상되는 효과가 있다.In the single-electron transistor provided in one aspect of the present invention, the mobility of the carrier of the three-dimensional Dirac metalloid used as a channel is very high, and thus an operation speed is improved compared to a conventional transistor.
다만, 디락 준금속에서는 터널링이 쉽게 발생하여, 트랜지스터에 사용될 경우 원하지 않는 경우에도 전류가 흐를 수 있는 문제가 있지만, 자기장을 가해 터널링을 억제함으로써 트랜지스터를 구현할 수 있다.However, in Dirac metalloids, tunneling easily occurs, and when used in transistors, there is a problem that current may flow even when not desired, but a transistor can be implemented by suppressing tunneling by applying a magnetic field.
도 1은 본 발명의 일 실시예에 따른 3차원 디락 준금속 나노와이어의 TEM 및 SEM 사진이고,
도 2는 본 발명의 일 실시예에 따른 단전자 트랜지스터의 구조 및 측정 셋업에 대한 SEM 사진이고,
도 3은 본 발명의 일 실시예에 따른 단전자 트랜지스터를 나타낸 모식도이고,
도 4는 본 발명의 일 실시예에 따른 단전자 트랜지스터에서, 게이트 전압에 따른 트랜지스터의 구조 및 에너지띠 구조(band structure)를 나타낸 모식도이고,
도 5는 본 발명의 일 실시예에 따른 단전자 트랜지스터에서, 게이트 전압에 따른 미분 컨덕턴스를 자기장을 변경해가며 확인하는 그래프이고,
도 6은 본 발명의 일 실시예에 따른 단전자 트랜지스터에서, 게이트 전압 및 드레인 전압에 따른 미분 컨덕턴스를 자기장을 변경해가며 확인하는 그래프이고,
도 7은 도 6의 결과에서 9 T 에서의 게이트 전압이 -2 V 내지 -3.5 V 인 범위를 확대한 그래프이고,
도 8은 본 발명의 일 실시예에 따른 단전자 트랜지스터에서, 양자점의 빈 상태(empty state)에 대하여 드레인 전압에 따른 미분 컨덕턴스를 자기장을 변경해가며 확인하는 그래프이고,
도 9는 본 발명의 일 실시예에 따른 단전자 트랜지스터에서, 양자점에 빈 상태로부터 정공(hole)을 하나씩 추가하기 위해 필요한 에너지를 나타낸 그래프이고,
도 10은 본 발명의 일 실시예에 따른 단전자 트랜지스터에서, 게이트 전압에 의해 n-p-n 접합을 형성한 경우, 자기장을 가할 때의 에너지띠 구조(band structure) 및 캐리어의 거동을 보여주는 모식도이고,
도 11은 본 발명의 일 실시예에 따른 단전자 트랜지스터에서, 캐리어의 입사각에 따른 투과확률을 자기장을 변경해가며 확인하는 그래프이고,
도 12는 본 발명의 일 실시예에 따른 단전자 트랜지스터에서, 온도가 2.6 K 및 300 mK 일 때, 각각의 미분 컨덕턴스를 보여주는 그래프이다.1 is a TEM and SEM photograph of a three-dimensional Dirac metalloid nanowire according to an embodiment of the present invention,
2 is a SEM photograph of the structure and measurement setup of a single electron transistor according to an embodiment of the present invention,
3 is a schematic diagram showing a single electron transistor according to an embodiment of the present invention,
4 is a schematic diagram showing the structure and energy band structure of a transistor according to a gate voltage in a single electron transistor according to an embodiment of the present invention,
5 is a graph for confirming a differential conductance according to a gate voltage while changing a magnetic field in a single electron transistor according to an embodiment of the present invention,
6 is a graph for confirming a differential conductance according to a gate voltage and a drain voltage while changing a magnetic field in a single electron transistor according to an embodiment of the present invention,
7 is a graph in which the gate voltage at 9 T is -2 V to -3.5 V in an enlarged range in the result of FIG. 6;
8 is a graph for confirming a differential conductance according to a drain voltage with respect to an empty state of a quantum dot while changing a magnetic field in a single electron transistor according to an embodiment of the present invention,
9 is a graph showing energy required to add holes one by one from an empty state to a quantum dot in a single electron transistor according to an embodiment of the present invention,
10 is a schematic diagram showing the behavior of an energy band structure and a carrier when a magnetic field is applied when an npn junction is formed by a gate voltage in a single electron transistor according to an embodiment of the present invention,
11 is a graph of confirming a transmission probability according to an incident angle of a carrier while changing a magnetic field in a single electron transistor according to an embodiment of the present invention,
12 is a graph showing each differential conductance when the temperature is 2.6 K and 300 mK in a single electron transistor according to an embodiment of the present invention.
다른 식으로 정의되지 않는 한, 본 명세서에서 사용된 모든 기술적 및 과학적 용어들은 본 발명이 속하는 기술분야에서 숙련된 전문가에 의해서 통상적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로, 본 명세서에서 사용된 명명법은 본 기술 분야에서 잘 알려져 있고 통상적으로 사용되는 것이다. 본 발명의 일측면에서의 목적은 3차원 디락 준금속에 자기장을 가하여 구현한 단전자 트랜지스터를 제공하는데 있다.Unless defined otherwise, all technical and scientific terms used herein have the same meaning as commonly understood by a person skilled in the art to which the present invention pertains. In general, the nomenclature used herein is well known and commonly used in the art. An object of one aspect of the present invention is to provide a single electron transistor implemented by applying a magnetic field to a three-dimensional Dirac metalloid.
이를 위하여 본 발명자들은 게이트 전극, 소스 전극, 드레인 전극, 소스 전극과 드레인 전극 사이에 형성된 채널층을 포함하는 단전자 트랜지스터이며, 상기 채널층은 자기장 내에 놓이는 3차원 디락 준금속 나노와이어를 포함하는 단전자 트랜지스터(도 3 참조)를 개발하였다.To this end, the present inventors are single-electron transistors including a gate electrode, a source electrode, a drain electrode, and a channel layer formed between a source electrode and a drain electrode, wherein the channel layer comprises a three-dimensional Dirac metalloid nanowire placed in a magnetic field. An electronic transistor (see FIG. 3) was developed.
이하 게이트 전압(VG)은 게이트 전극과 소스 전극 사이에 가하여 지는 전압으로 정의하며, 드레인 전압(VD)은 드레인 전극과 소스 전극 사이에 가하여 지는 전압으로 정의한다.Hereinafter, the gate voltage V G is defined as a voltage applied between the gate electrode and the source electrode, and the drain voltage V D is defined as a voltage applied between the drain electrode and the source electrode.
이하, 본 발명의 일 측면에서 제공되는 트랜지스터의 작동 원리를 상세히 설명한다.Hereinafter, the operating principle of the transistor provided in one aspect of the present invention will be described in detail.
디락 준금속은 전도띠(conduction band)와 원자가띠(valence band)가 운동량 공간(momentum space)에서 하나의 점에서 교차하고 있는데 이로 인해 일반 도체와 달리 페르미면(Fermi surface) 대신 페르미점(Fermi point)을 가지고 있다. 또한 페르미점 근방에서 선형 분산 관계를 가지는데 이로 인해 에너지 간격이 제로이면서 페르미 준위에서의 상태 밀도가 제로가 되는 현상이 생기게 된다. 3차원 디락 준금속은 그래핀(graphene)의 3차원적인 유사체로, 예를 들어 Cd3As2, Na3Bi 및 TaAs 등이 있다. 3차원 디락 준금속을 사용할 경우, 그래핀과 달리 나노와이어와 같은 1차원 구조로 성장이 가능하다. 나노와이어 형태로 되면 양자점 형성이 용이하고 전자를 구속하기가 쉽기에 단자점 트랜지스터로 이용되기 적합할 것이다. 또한, 그래핀의 경우 에칭 방법을 사용해야 하나, 이 경우 위에서 언급한 것과 같이 필연적으로 오염되거나, 특정 영역의 가장자리가 너무 거칠기 때문에 무작위한 포텐셜 변동을 유발하여 장치를 불안정하게 만드는 문제가 발생할 수 있기 때문에 3차원 디락 준금속으로 단전자 트랜지스터를 구현하고자 한다. In Dirac metalloids, the conduction band and the valence band intersect at one point in the momentum space, which causes the Fermi point instead of the Fermi surface, unlike ordinary conductors. ). In addition, it has a linear dispersion relationship near the Fermi point, which results in a phenomenon in which the energy interval is zero and the state density at the Fermi level is zero. Three-dimensional Dirac metalloids are three-dimensional analogs of graphene, such as Cd3As2, Na3Bi and TaAs. When using a three-dimensional Dirac metal, unlike graphene, it is possible to grow in a one-dimensional structure such as nanowires. If it is in the form of nanowires, it will be suitable for use as a terminal point transistor because it is easy to form quantum dots and it is easy to confine electrons. In addition, in the case of graphene, an etching method should be used, but in this case, as inevitably contaminated as mentioned above, or because the edge of a specific region is too rough, it may cause a random potential fluctuation and destabilize the device. We want to realize single-electron transistors with three-dimensional Dirac metalloids.
3차원 디락 준금속에는 3차원 디락점(Dirac point)이 존재하기 때문에, 게이트 전극을 통해 전압(VG)을 가하는 경우, 전압에 따라 채널부는 n타입이 될수도, p타입이 될수도 있다. 도 4를 참조하여 명확히 이해할 수 있다. 게이트 전극을 통해 전압을 가하는 경우, 소스 전극과 드레인 전극 사이 나노와이어의 캐리어(carrier) 종류와 밀도는 쉽게 변하지만, 소스 전극과 드레인 전극 밑의 나노와이어 부분은 토마스-페르미 가림(Thomas-Fermi screening) 효과에 의해 게이트 전압의 영향을 덜 받으므로, 기존에 도핑된 상태로 남아있게 된다. 기존의 도핑된 상태를 고려해 적절한 전압을 가함으로써, n-p-n 혹은 p-n-p 접합을 형성하여 정전기 포텐셜(electrostatic potential)을 만들 수 있게 된다.Since a three-dimensional dirac point exists in the three-dimensional dilock metalloid, when a voltage V G is applied through the gate electrode, the channel part may be of n-type or p-type depending on the voltage. It can be clearly understood with reference to FIG. 4. When a voltage is applied through the gate electrode, the carrier type and density of the nanowires between the source electrode and the drain electrode are easily changed, but the nanowire portion under the source electrode and the drain electrode is Thomas-Fermi screening. ) Because it is less affected by the gate voltage by the effect, it remains doped. By applying an appropriate voltage in consideration of the existing doped state, it is possible to form an npn or pnp junction to create an electrostatic potential.
다만, 3차원 디락 준금속은 전도띠와 원자가띠가 하나의 점에서 교차하므로 밴드갭(band gap)이 없어 양자점 형성에 필수적인 양자 구속이 어려운 문제가 있다. p-n 접합(junction)을 이용하여 정전기 포텐셜(electrostatic potential)을 만들어 양자 구속을 실현하고자 하지만, 질량이 없는 디락 페르미온(Dirac Fermion)은 p-n 접합을 매우 높은 투과율로 통과할 수 있기 때문에 이러한 터널링(Klein Tunneling)을 제어하여야 한다. 이런 터널링을 제어하기 위하여 디락 준금속에 자기장을 가해줄 경우, 디락 페르미온의 이동 경로가 휘어지게 되어 터널링을 억제할 수 있게 된다. 큰 자기장 하에서는, 디락 페르미온들이 사이클로트론 운동(cyclotron motion)을 함에 따라, 터널링을 더욱 억제할 수 있다. 도 10을 참조하여 명확히 이해할 수 있다.However, in the 3D Dirac metalloid, since the conduction band and the valence band intersect at one point, there is no band gap, and thus there is a problem in that quantum confinement essential for quantum dot formation is difficult. We want to realize quantum confinement by making electrostatic potential using pn junction, but Dirac Fermion without mass can pass pn junction with very high transmittance. ). When a magnetic field is applied to the Dirac metalloid in order to control such tunneling, the movement path of Dirac Fermion is bent, so that tunneling can be suppressed. Under a large magnetic field, as Dirac Fermions perform a cyclotron motion, tunneling can be further suppressed. It can be clearly understood with reference to FIG. 10.
이를 통하여, 3차원 디락 준금속으로부터 단전자 트랜지스터를 구현할 수 있다.Through this, a single-electron transistor can be realized from a three-dimensional Dirac metalloid.
이하, 본 발명의 일 측면에서 제공되는 단전자 트랜지스터에 대하여 각 구성별로 상세히 설명한다.Hereinafter, a single electron transistor provided in one aspect of the present invention will be described in detail for each configuration.
본 발명의 일 측면에서 제공되는 단전자 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 채널층을 포함한다.The single electron transistor provided in one aspect of the present invention includes a gate electrode, a source electrode, a drain electrode, and a channel layer.
또한, 상기 단전자 트랜지스터는 자기장 발생 장치를 포함할 수 있다.Further, the single electron transistor may include a magnetic field generating device.
상기 단전자 트랜지스터에 포함된 소스 전극, 드레인 전극 및 채널층은 실리콘(Si), 게르마늄(Ge), 갈륨 아세나이드(GaAs), 인듐 아세나이드(InAs) 및 인듐포스파이드(InP)로 이루어진 군으로부터 선택되는 1종 이상인 것의 기판위에 형성될 수 있다.The source electrode, the drain electrode and the channel layer included in the single electron transistor are from the group consisting of silicon (Si), germanium (Ge), gallium arsenide (GaAs), indium arsenide (InAs) and indium phosphide (InP). It may be formed on a substrate of one or more selected.
또한, 상기 단전자 트랜지스터에 포함된 채널층은 3차원 디락 준금속을 포함한다. 상기 3차원 디락 준금속은 Cd3As2, Na3Bi 및 TaAs로 이루어지는 군으로부터 선택되는 1종 이상일 수 있다.Further, the channel layer included in the single-electron transistor includes a three-dimensional Dirac metalloid. The three-dimensional dilock metalloid may be at least one selected from the group consisting of Cd 3 As 2 , Na 3 Bi and TaAs.
또한, 상기 단전자 트랜지스터에 포함되는 채널층의 3차원 디락 준금속 나노와이어는 길이가 1 ㎛ 내지 10 ㎛ 임이 바람직하다. 길이가 1 ㎛ 이상일 경우 공정이 비교적 용이하다는 점에서 바람직하며, 10 ㎛ 이하인 경우 트랜지스터로서의 적절한 성능을 유지할 수 있다는 점에서 바람직하다.In addition, the three-dimensional Dirac metalloid nanowire of the channel layer included in the single-electron transistor is preferably 1 μm to 10 μm in length. When the length is 1 µm or more, it is preferable in that the process is relatively easy, and in the case of 10 µm or less, it is preferable in that it can maintain proper performance as a transistor.
또한, 상기 단전자 트랜지스터에 포함되는 채널층의 3차원 디락 준금속 나노와이어는 직경이 50 nm 내지 150 nm 이하임이 바람직하다. 직경이 50 nm 이상인 경우 공정이 비교적 용이하다는 점에서 바람직하며, 직경이 150 nm 이하인 경우 양자화가 용이하다는 점에서 바람직하다. In addition, the three-dimensional Dirac metalloid nanowire of the channel layer included in the single-electron transistor preferably has a diameter of 50 nm to 150 nm or less. When the diameter is 50 nm or more, it is preferable in that the process is relatively easy, and when the diameter is 150 nm or less, it is preferable in terms of easy quantization.
또한, 상기 단전자 트랜지스터에 포함된 소스 전극 및 드레인 전극은 금(Au), 니켈(Ni), 티타늄(Ti) 및 산화물 기반 전극으로 이루어진 군으로부터 선택되는 1종 이상일 수 있다.Further, the source electrode and the drain electrode included in the single-electron transistor may be at least one selected from the group consisting of gold (Au), nickel (Ni), titanium (Ti), and oxide-based electrodes.
또한, 상기 단전자 트랜지스터에 포함된 게이트 전극은 기판을 도핑한 백게이트(back gate)이거나 혹은 별도로 구성된 금(Au), 니켈(Ni), 티타늄(Ti) 및 산화물 기반 전극으로 이루어진 군으로부터 선택되는 1종 이상의 전극 일 수 있다. Further, the gate electrode included in the single-electron transistor is a back gate doped with a substrate or is selected from the group consisting of gold (Au), nickel (Ni), titanium (Ti), and oxide-based electrodes separately formed. It may be one or more types of electrodes.
또한, 상기 단전자 트랜지스터에서 채널층은 4 T 이상의 자기장에 놓이는 것이 바람직하고, 4 T 내지 30 T의 자기장에 놓이는 것이 바람직하다. 자기장의 세기가 4 T 이상인 경우, 캐리어의 터널링을 충분히 제어할 수 있다는 점에서 바람직하고, 고자기장이 될수록 캐리어의 속박이 강해짐으로 유리하다. 상기 단전자 트랜지스터에서 채널층은 5 T 이상의 자기장에 놓이는 것이 더 바람직하고, 6 T 이상의 자기장에 놓이는 것이 더욱 바람직하다. 6 T 이상부터 채널층의 양자화 효과가 극대화된다.Further, in the single-electron transistor, the channel layer is preferably placed in a magnetic field of 4 T or more, and preferably in a magnetic field of 4 T to 30 T. When the strength of the magnetic field is 4 T or more, it is preferable in that the tunneling of the carrier can be sufficiently controlled, and the higher the magnetic field, the stronger the bondage of the carrier, which is advantageous. In the single electron transistor, the channel layer is more preferably placed in a magnetic field of 5 T or more, and more preferably placed in a magnetic field of 6 T or more. The quantization effect of the channel layer is maximized from 6 T or more.
또한, 상기 단전자 트랜지스터는 절연층을 포함할 수 있다. 절연층은 SiO2, SixNy층 및 Al2O3층으로 구성되는 군에서 선택되는 1종 이상일 수 있다. Also, the single electron transistor may include an insulating layer. The insulating layer may be at least one selected from the group consisting of SiO 2 , Si x N y layer, and Al 2 O 3 layer.
또한, 상기 단전자 트랜지스터에 포함될 수 있는 자기장 발생장치는 초전도자석을 포함할 수 있다.In addition, the magnetic field generator that may be included in the single electron transistor may include a superconducting magnet.
상기 단전자 트랜지스터는 10 K 이하의 온도에서 구현됨이 바람직하다. 10 K이하인 경우, 쿨롱차폐(Coulomb blockade)가 일어날 수 있을 만큼 열 에너지가 작다는 점에서 바람직하다.The single-electron transistor is preferably implemented at a temperature of 10 K or less. When it is 10 K or less, it is preferable in that the thermal energy is small enough to cause coulomb blockade.
이하, 실시예 및 실험예를 통하여 본 발명을 더욱 상세히 설명하고자 한다. Hereinafter, the present invention will be described in more detail through examples and experimental examples.
<실시예 1> 3차원 디락준금속 나노와이어를 포함하는 단전자 트랜지스터의 제작<Example 1> Fabrication of a single-electron transistor comprising a three-dimensional di-lactone metal nanowire
도 1을 참조하여 실시예 1을 이해할 수 있다.
3차원 디락준금속 나노와이어인 Cd3As2는 기상증착(vapor deposition)에 의하여 합성되며, Cd3As2 분말을 석영 튜브 반응기(quartz tube reactor) 내부의 세라믹 보트(boat)에 넣는다. 기판은 실리콘으로 되어있으며, 실리콘 기판은 Bi 촉매의 나노 입자를 형성하기 위한 1 mM BiI3의 에탄올 용액으로 코팅되어 있으며, 분말 공급원으로부터 8 cm 떨어진 곳에 위치하게된다. 성장 중 대기압 하에서 아르곤 가스가 200 sccm의 속도로 연속적으로 공급되며, 분말 공급원의 온도는 450 ℃로 설정된다. 기판은 350 ℃로 유지되어 나노 와이어를 합성한다. 이에 대한 투과 전자 현미경(TEM) 이미지 및 주사전자현미경(SEM) 이미지를 도 1에서 확인할 수 있다.Cd 3 As 2 , a 3D di-lactone metal nanowire, is synthesized by vapor deposition, and Cd 3 As 2 powder is placed in a ceramic boat inside a quartz tube reactor. The substrate is made of silicon, and the silicon substrate is coated with a 1 mM BiI 3 ethanol solution to form nanoparticles of the Bi catalyst, and is located 8 cm from the powder source. Argon gas is continuously supplied at a rate of 200 sccm under atmospheric pressure during growth, and the temperature of the powder source is set to 450 ° C. The substrate was maintained at 350 ° C to synthesize nanowires. A transmission electron microscope (TEM) image and a scanning electron microscope (SEM) image for this can be seen in FIG. 1.
Cd3As2 나노와이어는 현미조작(micromanipulation) 기술을 사용하여 매우 고농도로 도핑된 p++ 실리콘 기판으로 옮겨지는데, 이 p++ 실리콘 기판은 300 nm 두께의 열 산화 공정으로 형성된 이산화규소(SiO2)로 덮여있다. p++ 실리콘 기판은 글로벌 백 게이트(global back gate)로 사용된다. Cd 3 As 2 nanowires are transferred to a very high concentration of doped p ++ silicon substrate using micromanipulation technology, which is covered with silicon dioxide (SiO 2 ) formed by a 300 nm thick thermal oxidation process. have. The p ++ silicon substrate is used as a global back gate.
생성된 Cd3As2 나노와이어의 전형적인 직경은 60-100 nm이며, 아르곤(Ar) 플라즈마 에칭(Plasm etcing)으로 나노와이어 표면의 자연 산화물을 제거한다. 그 후, 250 nm의 거리를 두고 Ti/Au(5/100 nm)인 소스 전극과 드레인 전극을 형성시킨다.The typical diameter of the resulting Cd 3 As 2 nanowires is 60-100 nm, and argon (Ar) plasma etching (Plasm etcing) removes the native oxide on the nanowire surface. Thereafter, a source electrode and a drain electrode of Ti / Au (5/100 nm) are formed at a distance of 250 nm.
<실험예 1> 각기 다른 자기장 하에서, 게이트 전압에 따른 트랜지스터 거동 분석<Experimental Example 1> Analysis of transistor behavior according to gate voltage under different magnetic fields
실시예 1의 트랜지스터에 대하여, 자기장은 나노와이어와 수직한 방향, 즉 전기장과 수직한 방향으로 가하며, 0 T부터 9 T 까지 자기장의 세기를 변화시키며 게이트 전압(VG)에 따른 미분 컨덕턴스(differential conductance)를 측정하여 도 5 에 나타내었다. 300 mK의 온도에서 측정되며, 소스와 드레인사이의 전압(VSD)은 0으로 고정하였다. For the transistor of Example 1, the magnetic field is applied in a direction perpendicular to the nanowires, that is, in a direction perpendicular to the electric field, the intensity of the magnetic field is changed from 0 T to 9 T, and differential conductance according to the gate voltage V G Conductance) was measured and shown in FIG. 5. Measured at a temperature of 300 mK, the voltage between the source and drain (V SD ) was fixed to zero.
도 5를 보면, -2.5 V 부근에서 디락 peak이 나타남을 알 수 있다. 이는 나노와이어가 약간의 n 도핑이 되어 있음을 알 수 있다. 자기장의 세기가 커질수록 컨덕턴스는 감소하며, 가해주는 게이트 전압에 따라 나노와이어는 p 타입과 n 타입의 성질을 모두 가질 수 있다. 도 5의 그래프에서 VG가 -2.5 V 보다 작은 경우 p 타입이 되며, VG가 -2.5 V 보다 큰 경우 n 타입이 된다. 소스 전극과 드레인 전극 밑의 나노와이어 부분은 토마스-페르미 가림(Thomas-Fermi screening) 효과에 의해 게이트 전압의 영향을 덜 받으므로, 기존에 도핑된 상태로 남아 있다. 이 때 소스 전극과 드레인 전극 밑의 나노와이어 부분을 n* 영역으로 표현한다면, VG가 -2.5 V 보다 작은 경우 n*-p-n* 접합을 형성하며, VG가 -2.5 V 보다 큰 경우 n*-n-n*접합을 형성한다(도 4).Referring to FIG. 5, it can be seen that a dirac peak appears near -2.5 V. It can be seen that the nanowire is slightly n-doped. As the strength of the magnetic field increases, the conductance decreases, and depending on the applied gate voltage, the nanowire may have both p-type and n-type properties. In the graph of FIG. 5, when V G is less than -2.5 V, it becomes a p type, and when V G is greater than -2.5 V, it becomes an n type. The nanowire portion under the source electrode and the drain electrode is less affected by the gate voltage by the Thomas-Fermi screening effect, and thus remains doped. If at this time represents the nanowire portion of the source electrode and the drain electrode under the n * region, when V G is less than -2.5 V n * -pn * to form a junction, when V G is greater than -2.5 V n * - nn * to form a joint (4).
또한, 자기장이 커질 수록 자기저항효과가 커지게 되므로, 컨덕턴스가 감소하게 되고, 9 T정도의 강한 자기장에서는 디락 peak 부근에서 매우 작은 컨덕턴스를 갖게 된다. In addition, as the magnetic field increases, the magnetoresistance effect increases, so the conductance decreases, and in a strong magnetic field of about 9 T, a very small conductance near the Dirac peak.
즉, 자기장이 가해지지 않은 경우, 터널링이 발생하여 디락 peak 부근에서도 큰 컨덕턴스를 갖지만, 강한 자기장 하에서는 터널링이 잘 제어됨을 확인할 수 있다.That is, when a magnetic field is not applied, tunneling occurs to have a large conductance even near the Dirac peak, but it can be seen that tunneling is well controlled under a strong magnetic field.
<실험예 2> 각기 다른 자기장 하에서, 게이트 전압 및 드레인 전압에 따른 트랜지스터 거동 분석<
실시예 1의 트랜지스터에 대하여, 실험예 1과 동일하게 실험하되, VSD 및 VG 에 따른 미분 컨덕턴스를 측정하여 도 6에 나타내었다.The transistor of Example 1 was tested in the same manner as Experimental Example 1, but the differential conductance according to V SD and V G was measured and shown in FIG. 6.
도 6에서, 자기장이 가해지지 않은 경우, 0.9 내지 1.3 e2/h의 매우 약한 비주기 진동만이 보이지만, 8 T 이상의 강한 자기장에서는 명확한 다이아몬드 모양의 영역을 가진다는 것을 알 수 있다. 이를 쿨롱 다이아몬드(Coulomb Diamond)라 하는데, 다이아몬드 모서리 부분의 컨덕턴스 라인은 직선이고, 쿨롱 다이아몬드는 디락 peak(VG = 2.5 V) 부근에서 선명하게 확인할 수 있다. 이는 소스 및 드레인 전극 사이에 단일 양자점이 형성됨을 나타내는데, 쿨롱 다이아몬드는 n 영역에 비해 p 영역에서 주로 관찰되므로, n-p-n 접합에 의해 양자점이 형성될 수 있음을 알 수 있다. In FIG. 6, when a magnetic field is not applied, only very weak aperiodic vibrations of 0.9 to 1.3 e 2 / h are seen, but it can be seen that in a strong magnetic field of 8 T or more, it has a clear diamond-shaped region. This is called a coulomb diamond, and the conductance line at the edge of the diamond is straight, and the coulomb diamond can be clearly seen near the Dirac peak (V G = 2.5 V). This indicates that a single quantum dot is formed between the source and drain electrodes. Since the coulomb diamond is mainly observed in the p region compared to the n region, it can be seen that quantum dots can be formed by npn junction.
도 7은 도 6에서 자기장이 9 T 일 때, VG = -2 V 내지 VG = -3.5 V 범위를 확대한 것이다. VG = -2.5 V 부근에서 가장 큰 쿨롱 다이아몬드가 나타나며 이는 양자점에서의 빈 상태(empty state), 즉 캐리어 수(N)가 0인 상태를 의미한다. 이에 인접한 두 쿨롱 다이아몬드에서, 오른쪽은 1개의 전자(N = 1e), 왼쪽은 1개의 정공(N = 1h)인 상태를 나타낸다. 이 때 유효 밴드갭(effective band-gap)은 약 4 meV로 측정된다. 음의 게이트 전압을 인가함으로써, 양자점에 1개의 정공(hole)을 갖는 상태(N = 1)에서 순차적으로 정공의 개수가 하나씩 증가하며, 양자점에 정공을 추가하기 위한 에너지는 약 2 eV 내지 4 eV이다(도 9).FIG. 7 is an enlarged range of V G = -2 V to V G = -3.5 V when the magnetic field is 9 T in FIG. 6. The largest Coulomb diamond appears near V G = -2.5 V, which means an empty state at the quantum dot, that is, the number of carriers N is zero. In the two adjacent coulomb diamonds, the right side represents one electron (N = 1e) and the left side represents one hole (N = 1h). The effective band-gap is measured at about 4 meV. By applying a negative gate voltage, the number of holes sequentially increases one by one in a state having one hole in the quantum dot (N = 1), and the energy for adding holes to the quantum dot is about 2 eV to 4 eV. Is (Fig. 9).
양자점의 빈 상태(N = 0)의 오른쪽에서 첫번째 전자에 의한 작은 다이아몬드(N = 1)를 관찰할 수 있는데, 이러한 n 도핑 영역은 전극 부분의 n 도핑 영역(n*)으로 합쳐지기에 게이트 전압이 높아짐에 따라 터널링을 제어할 수 있는 쿨롱차폐(Coulomb blockade)는 사라지게 된다(도 4 참조).From the right side of the empty state (N = 0) of the quantum dot, a small diamond (N = 1) due to the first electron can be observed. Since this n-doped region is merged into the n-doped region (n * ) of the electrode portion, the gate voltage As this height increases, the coulomb blockade capable of controlling tunneling disappears (see FIG. 4).
도 8은 양자점의 빈 상태(N = 0)에서 자기장 8 내지 9 범위에서 바꿔가며 VSD에 따른 컨덕턴스를 보여준다. 자기장이 증가함에 따라, 쿨롱차폐 상태의 컨덕턴스는 작아짐을 확인할 수 있고, 따라서 강한 자기장 하에서 터널링이 더욱 강하게 제어될 수 있음을 알 수 있다. 8 shows the conductance according to V SD while changing in the
<실험예 3> 자기장에 따른 터널링 확률 계산<
자기장에 따른 터널링 확률을 확인하기 위해, p-n 접합에 대하여 자기장의 크기를 변화하면서 캐리어 입사각에 따른 투과확률(transmission probabillity)를 계산하였다. 전달 매트릭스를 사용하여 투과확률을 계산하였고 이를 도 11에 나타내었다.To confirm the probability of tunneling according to the magnetic field, the transmission probabillity according to the carrier incident angle was calculated while changing the size of the magnetic field for the p-n junction. The transmission probability was calculated using a transfer matrix and is shown in FIG. 11.
포텐셜 높이(Electrical potential height, V0)를 200 meV로 하였으며, 페르미 에너지(Fermi Energy, EF)는 50 meV, 페르미 속도(Fermi velocity, vF)는 2 × 105 m/s, 소스 전극과 드레인 전극 사이의 거리는 120 nm로 하여 계산하였다. 또한 자기장은 z축 방향을 따라 인가되었으며, x축 방향을 따라 직선적으로 증가하는 게이지 포텐셜(gauge potential)을 유도한다.Potential height (Electrical potential height, V 0 ) was 200 meV, Fermi Energy (E F ) is 50 meV, Fermi velocity (V F ) is 2 × 10 5 m / s, and the source electrode The distance between the drain electrodes was calculated to be 120 nm. In addition, the magnetic field was applied along the z-axis direction and induces a gauge potential that increases linearly along the x-axis direction.
도 11에서, 자기장이 증가함에 따라, 투과가 허용되는 각도 범위가 축소되고 전자가 강하게 국소화됨(localized)을 확인할 수 있다. 이로부터, 강한 자기장하에서 디락 준금속의 p-n 접합은, p-n-p 접합 혹은 n-p-n 접합에 있어서 질량이 없는 페르미온(Fermion)들을 구속함으로써, 터널링을 제어하는 장벽(barrier)으로 행동할 수 있음을 확인할 수 있다.In FIG. 11, it can be seen that as the magnetic field increases, the angular range in which transmission is allowed is reduced and the electrons are strongly localized. From this, it can be confirmed that the p-n junction of the Dirac metalloid under a strong magnetic field can act as a barrier to control tunneling by constraining fermions without mass in the p-n-p junction or the n-p-n junction.
<실험예 4> 온도에 따른 트랜지스터 거동 분석<
온도에 따른 단전자 트랜지스터의 거동을 분석하기 위하여, 온도(T)가 300 mK 및 2.6 K인 경우에 대하여, 자기장의 세기가 8T일 때의 컨덕턴스를 관찰하여 도 12에 도시하였다.In order to analyze the behavior of the single-electron transistor according to the temperature, the conductance when the magnetic field strength is 8T is observed for the case where the temperature T is 300 mK and 2.6 K, and is shown in FIG. 12.
T = 2.6 K 인 경우, T = 300mK 인 경우에 비해 컨덕턴스가 높았으며, 쿨롱 다이아몬드 영역이 넓어지면서 희미해짐을 확인할 수 있다. 이는 온도가 증가함에 따라 열 에너지가 증가하기에 쿨롱차폐를 유지하기 어려워짐을 의미한다.In the case of T = 2.6 K, it was confirmed that the conductance was higher than in the case of T = 300 mK, and it was confirmed that the coulomb diamond region became broader and dimmed. This means that as the temperature increases, thermal energy increases, making it difficult to maintain the Coulomb shield.
이상, 본 발명을 바람직한 실시예, 실험예를 통해 상세히 설명하였으나, 본 발명의 범위는 특정 실시예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.As described above, the present invention has been described in detail through preferred examples and experimental examples, but the scope of the present invention is not limited to specific examples, and should be interpreted by the appended claims. In addition, those skilled in the art should understand that many modifications and variations are possible without departing from the scope of the present invention.
Claims (7)
상기 채널층은 자기장 내에 놓이는 3차원 디락 준금속 나노와이어를 포함하는 단전자 트랜지스터.
It is a single-electron transistor including a gate electrode, a source electrode, a drain electrode, and a channel layer formed between the source electrode and the drain electrode,
The channel layer is a single-electron transistor comprising a three-dimensional Dirac metalloid nanowire placed in a magnetic field.
상기 3차원 디락 준금속은 Cd3As2, Na3Bi 및 TaAs로 이루어지는 군으로부터 선택되는 1종 이상인 것을 특징으로 하는 단전자 트랜지스터.
According to claim 1,
The three-dimensional Dirac metal is Cd 3 As 2 , A single-electron transistor, characterized in that at least one member selected from the group consisting of Na 3 Bi and TaAs.
상기 3차원 디락 준금속 나노와이어의 직경은 50 nm 내지 150 nm이고, 길이는 1 ㎛ 내지 10 ㎛ 인 것을 특징으로 하는 단전자 트랜지스터.
According to claim 1,
The single-electron transistor, characterized in that the diameter of the three-dimensional Dirac metalloid nanowire is 50 nm to 150 nm, and the length is 1 μm to 10 μm.
상기 채널층은 4 T 내지 30 T 의 자기장의 하에 놓인 것을 특징으로 하는 단전자 트랜지스터.
According to claim 1,
The channel layer is a single-electron transistor, characterized in that placed under a magnetic field of 4 T to 30 T.
상기 채널층은 게이트 전압에 의하여 p-n-p 접합을 형성한 것을 특징으로 하는 단전자 트랜지스터.
According to claim 1,
The channel layer is a single-electron transistor, characterized in that a pnp junction is formed by a gate voltage.
상기 채널층은 게이트 전압에 의하여 n-p-n 접합을 형성한 것을 특징으로 하는 단전자 트랜지스터.
According to claim 1,
The channel layer is a single-electron transistor, characterized in that an npn junction is formed by a gate voltage.
상기 채널층은 상기 자기장 발생장치로부터 발생되는 자기장 내에 놓이는 3차원 디락 준금속 나노와이어를 포함하는 단전자 트랜지스터.
It is a single-electron transistor including a gate electrode, a source electrode, a drain electrode, a channel layer formed between the source electrode and the drain electrode, and a magnetic field generator,
The channel layer is a single-electron transistor comprising a three-dimensional Dilock metalloid nanowire placed in a magnetic field generated from the magnetic field generator.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020190013021A KR102098092B1 (en) | 2019-01-31 | 2019-01-31 | Single Electron Transistor Using Three-Dimensional Dirac Semimetal and Method for Manufacturing Same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020190013021A KR102098092B1 (en) | 2019-01-31 | 2019-01-31 | Single Electron Transistor Using Three-Dimensional Dirac Semimetal and Method for Manufacturing Same |
Publications (1)
Publication Number | Publication Date |
---|---|
KR102098092B1 true KR102098092B1 (en) | 2020-04-13 |
Family
ID=70224684
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020190013021A KR102098092B1 (en) | 2019-01-31 | 2019-01-31 | Single Electron Transistor Using Three-Dimensional Dirac Semimetal and Method for Manufacturing Same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR102098092B1 (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101287317B1 (en) | 2005-12-30 | 2013-07-22 | 첸 충 친 | The fabricating method of single electron transistor (set) by employing nano-lithographical technology in the semiconductor process |
CN105006485A (en) * | 2015-06-17 | 2015-10-28 | 北京大学 | FET based on topology semimetal, and HEMT based on topology semimetal and preparation method thereof |
-
2019
- 2019-01-31 KR KR1020190013021A patent/KR102098092B1/en active IP Right Grant
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101287317B1 (en) | 2005-12-30 | 2013-07-22 | 첸 충 친 | The fabricating method of single electron transistor (set) by employing nano-lithographical technology in the semiconductor process |
CN105006485A (en) * | 2015-06-17 | 2015-10-28 | 北京大学 | FET based on topology semimetal, and HEMT based on topology semimetal and preparation method thereof |
Non-Patent Citations (1)
Title |
---|
Katsnelson, M. I.; Novoselov, K. S.; Geim, A. K. Nat. Phys. 2006, 2, 620-625, "Chiral tunnelling and the Klein paradox in graphene" |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Thelander et al. | Electron transport in InAs nanowires and heterostructure nanowire devices | |
Durkan | Current at the nanoscale: an introduction to nanoelectronics | |
US20070040191A1 (en) | Nanowire structures and electrical devices | |
WO2006132659A2 (en) | Nanowire heterostructures | |
KR102098092B1 (en) | Single Electron Transistor Using Three-Dimensional Dirac Semimetal and Method for Manufacturing Same | |
CN106165100B (en) | Energy filtered cold electron device and method | |
Pfund et al. | Fabrication of semiconductor nanowires for electronic transport measurements | |
Sistani et al. | Coulomb blockade in monolithic and monocrystalline Al-Ge-Al nanowire heterostructures | |
US9449851B2 (en) | Local doping of two-dimensional materials | |
Cha et al. | Single electron transport through site-controlled InAs quantum dots | |
Kamins | Beyond CMOS electronics: Self-assembled nanostructures | |
US8563966B2 (en) | Nano metal particles based tunneling field effect transistor and nano-switch | |
US20240234206A1 (en) | Insulating self-developing resist for electronic devices and quantum point contacts | |
Wang et al. | Single-electron transistors with point contact channels | |
JP7407980B2 (en) | Low-voltage electron beam control of conductive states at interfaces of complex oxides | |
Takahashi et al. | Si single-electron transistors on SIMOX substrates | |
Sanchez-Soares et al. | Semimetal Electronics: Quantum Confinement and Surface Chemistry as Design Tools | |
Chen et al. | Tunneling current through single inas nanowire at different temperatures | |
Yeo | Investigations of p-type quantum dots in GaSb nanowires | |
Xiang et al. | High performance, low power nanowire transistor devices | |
Sapkota | Exploring New Avenues of Electron Transport in Solids and Vacuum by Nanoscale Engineering of Materials. | |
Hu et al. | Fabrication and electron transport in vertical silicon-silicon nitride-silicon multilayer nano-pillars | |
Dalelkhan | Charge transport in III-V narrow bandgap semiconductor nanowires | |
Wong et al. | Local doping of two-dimensional materials | |
Neltner | Single Electron Transistors |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |