KR102094491B1 - Cascode switch circuit including level shifter - Google Patents

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Abstract

본 발명은 레벨 쉬프터를 포함하는 캐스코드 스위치 회로에 관한 것이다. 본 발명의 실시 예에 따른 캐스코드 스위치 회로는 제 1 및 제 2 트랜지스터들, 레벨 쉬프터, 버퍼, 제 1 저항을 포함할 수 있다. 제 1 및 제 2 트랜지스터들은 드레인 단자와 소스 단자 사이에서 캐스코드 형태로 연결될 수 있다. 레벨 쉬프터는 게이트 단자로 인가되는 스위칭 제어 신호의 전압 레벨을 변경하고, 상기 변경된 스위칭 제어 신호를 상기 제 1 트랜지스터의 게이트로 전달할 수 있다. 버퍼는 상기 스위칭 제어 신호를 지연하고, 상기 지연된 스위칭 제어 신호를 상기 제 2 트랜지스터의 게이트로 전달할 수 있다. 제 1 저항은 상기 레벨 쉬프터와 상기 제 1 트랜지스터의 게이트 사이에 연결될 수 있다.The present invention relates to a cascode switch circuit comprising a level shifter. The cascode switch circuit according to an embodiment of the present invention may include first and second transistors, a level shifter, a buffer, and a first resistor. The first and second transistors may be connected in the form of a cascode between the drain terminal and the source terminal. The level shifter may change the voltage level of the switching control signal applied to the gate terminal, and transfer the changed switching control signal to the gate of the first transistor. The buffer delays the switching control signal and transfers the delayed switching control signal to the gate of the second transistor. A first resistor may be connected between the level shifter and the gate of the first transistor.

Description

레벨 쉬프터를 포함하는 캐스코드 스위치 회로{CASCODE SWITCH CIRCUIT INCLUDING LEVEL SHIFTER}Cascode switch circuit including a level shifter {CASCODE SWITCH CIRCUIT INCLUDING LEVEL SHIFTER}

본 발명은 캐스코드 스위치 회로에 관한 것으로, 좀 더 자세하게는 레벨 쉬프터를 포함하는 캐스코드 스위치 회로에 관한 것이다.The present invention relates to a cascode switch circuit, and more particularly, to a cascode switch circuit including a level shifter.

전력전자 시스템에 사용되는 스위치 회로는 높은 항복 전압(breakdown voltage), 통상 오프(normally off)의 동작 특성, 낮은 온(on) 저항, 높은 전류 특성, 및 고속 스위칭 특성이 필요하다. 이를 위해, 낮은 항복 전압과 통상 오프의 동작 특성을 갖는 트랜지스터 및 높은 항복 전압과 통상 온(normally on)의 동작 특성을 갖는 트랜지스터를 조합한 스위치 회로가 연구되고 있다.Switch circuits used in power electronic systems require high breakdown voltage, normally off operating characteristics, low on resistance, high current characteristics, and high speed switching characteristics. To this end, a switch circuit combining a transistor having a low breakdown voltage and a normal off operation characteristic and a transistor having a high breakdown voltage and a normally on operation characteristic has been studied.

스위치 회로는 캐스코드 형태로 연결된 복수의 트랜지스터를 포함할 수 있다. 이러한 스위치 회로에서 각 트랜지스터가 동작하는 시점이 상이한 경우, 스위치 회로에 리플이 발생할 수 있다. 이러한 스위치 회로는 고속에서 동작하기 어려운 문제점이 있다. 또한, 통상 온의 동작 특성을 갖는 트랜지스터의 게이트-소스 사이의 전압 제약으로 인해 스위치 회로에 흐를 수 있는 전류량이 제한되는 문제점이 있다. 전류량이 제한되면, 스위치 회로가 고전력 동작에 있어서 문제점이 있다.The switch circuit may include a plurality of transistors connected in a cascode form. When the timing at which each transistor operates in the switch circuit is different, ripple may occur in the switch circuit. Such a switch circuit has a problem that it is difficult to operate at high speed. In addition, there is a problem that the amount of current that can flow in the switch circuit is limited due to the voltage limitation between the gate and the source of the transistor having the operating characteristics of normal. When the amount of current is limited, the switch circuit has a problem in high power operation.

본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 레벨 쉬프터를 포함하는 캐스코드 스위치 회로를 제공할 수 있다.The present invention is to solve the above technical problem, the present invention can provide a cascode switch circuit including a level shifter.

본 발명의 실시 예에 따른 캐스코드 스위치 회로는 제 1 및 제 2 트랜지스터들, 레벨 쉬프터, 버퍼, 제 1 저항을 포함할 수 있다. 제 1 및 제 2 트랜지스터들은 드레인 단자와 소스 단자 사이에서 캐스코드 형태로 연결될 수 있다. 레벨 쉬프터는 게이트 단자로 인가되는 스위칭 제어 신호의 전압 레벨을 변경하고, 상기 변경된 스위칭 제어 신호를 상기 제 1 트랜지스터의 게이트로 전달할 수 있다. 버퍼는 상기 스위칭 제어 신호를 지연하고, 상기 지연된 스위칭 제어 신호를 상기 제 2 트랜지스터의 게이트로 전달할 수 있다. 제 1 저항은 상기 레벨 쉬프터와 상기 제 1 트랜지스터의 게이트 사이에 연결될 수 있다.The cascode switch circuit according to an embodiment of the present invention may include first and second transistors, a level shifter, a buffer, and a first resistor. The first and second transistors may be connected in the form of a cascode between the drain terminal and the source terminal. The level shifter may change the voltage level of the switching control signal applied to the gate terminal, and transfer the changed switching control signal to the gate of the first transistor. The buffer delays the switching control signal and transfers the delayed switching control signal to the gate of the second transistor. A first resistor may be connected between the level shifter and the gate of the first transistor.

본 발명의 실시 예에 따른 캐스코드 스위치 회로는 레벨 쉬프터를 이용하여 트랜지스터의 신뢰성을 향상시킬 수 있다.The cascode switch circuit according to an embodiment of the present invention can improve the reliability of a transistor by using a level shifter.

본 발명의 실시 예에 따른 캐스코드 스위치 회로는 드레인 단자에서 소스 단자로 흐르는 전류를 증가시켜 고속에서 동작할 수 있다The cascode switch circuit according to an embodiment of the present invention can operate at high speed by increasing the current flowing from the drain terminal to the source terminal.

본 발명의 실시 예에 따른 캐스코드 스위치 회로는 스위칭 시 발생하는 리플을 개선할 수 있다. 리플 개선으로 인해, 트랜지스터의 신뢰성은 향상될 수 있다.The cascode switch circuit according to an embodiment of the present invention can improve ripple generated during switching. Due to the ripple improvement, the reliability of the transistor can be improved.

도 1은 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다.
도 5는 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다.
도 6은 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다.
도 7은 일반적인 캐스코드 스위치 회로와 본 발명의 실시 예에 따른 캐스코드 스위치 회로의 전압 대 전류 그래프를 예시적으로 보여주는 도면이다.
도 8은 일반적인 캐스코드 스위치 회로의 턴 온 동작을 예시적으로 보여주는 타이밍도이다.
도 9는 일반적인 캐스코드 스위치 회로의 턴 오프 동작을 예시적으로 보여주는 타이밍도이다.
도 10은 본 발명의 실시 예에 따른 캐스코드 스위치 회로의 턴 온 동작을 예시적으로 보여주는 타이밍도이다.
도 11은 본 발명의 실시 예에 따른 캐스코드 스위치 회로의 턴 오프 동작을 예시적으로 보여주는 타이밍도이다.1 is a block diagram exemplarily showing a cascode switch circuit according to an embodiment of the present invention.
2 is a block diagram illustrating a cascode switch circuit according to an embodiment of the present invention.
3 is a block diagram illustrating a cascode switch circuit according to an embodiment of the present invention.
4 is a block diagram illustrating a cascode switch circuit according to an embodiment of the present invention.
5 is a block diagram exemplarily showing a cascode switch circuit according to an embodiment of the present invention.
6 is a block diagram exemplarily showing a cascode switch circuit according to an embodiment of the present invention.
7 is a diagram illustrating a voltage-to-current graph of a typical cascode switch circuit and a cascode switch circuit according to an embodiment of the present invention.
8 is a timing diagram exemplarily showing a turn-on operation of a typical cascode switch circuit.
9 is a timing diagram exemplarily showing a turn-off operation of a typical cascode switch circuit.
10 is a timing diagram exemplarily showing a turn-on operation of a cascode switch circuit according to an embodiment of the present invention.
11 is a timing diagram exemplarily showing a turn-off operation of a cascode switch circuit according to an embodiment of the present invention.

아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.In the following, embodiments of the present invention will be described clearly and in detail so that those skilled in the art of the present invention can easily implement the present invention.

도 1은 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 캐스코드 스위치 회로(100)는 제 1 트랜지스터(transistor, 110), 제 2 트랜지스터(120), 레벨 쉬프터(level shifter, 130), 버퍼(buffer, 140), 및 제 1 저항(R1)을 포함할 수 있다.1 is a block diagram exemplarily showing a cascode switch circuit according to an embodiment of the present invention. Referring to FIG. 1, the cascode switch circuit 100 includes a first transistor 110, a second transistor 120, a level shifter 130, a buffer 140, and a first resistor. (R1).

캐스코드 스위치 회로(100)는 게이트 단자에 인가되는 전압에 따라 드레인 단자와 소스 단자를 연결하거나 끊을 수 있다. 예시적으로, 게이트 단자에 고전압이 인가되면 드레인 단자와 소스 단자는 서로 연결될 수 있다. 즉, 캐스코드 스위치 회로(100)는 턴 온(turn on)될 수 있다. 게이트 단자에 저전압이 인가되면 드레인 단자와 소스 단자는 서로 연결되지 않을 수 있다. 즉, 캐스코드 스위치 회로(100)는 턴 오프(turn off)될 수 있다. 여기서, 고전압은 문턱전압(threshold voltage)보다 높은 전압이고, 저전압은 문턱전압보다 낮은 전압이다. 문턱전압은 캐스코드 스위치 회로(100)에 포함된 트랜지스터들의 특성에 의해 결정될 수 있다.The cascode switch circuit 100 may connect or disconnect the drain terminal and the source terminal according to the voltage applied to the gate terminal. For example, when a high voltage is applied to the gate terminal, the drain terminal and the source terminal may be connected to each other. That is, the cascode switch circuit 100 may be turned on. When a low voltage is applied to the gate terminal, the drain terminal and the source terminal may not be connected to each other. That is, the cascode switch circuit 100 may be turned off. Here, the high voltage is a voltage higher than the threshold voltage, and the low voltage is a voltage lower than the threshold voltage. The threshold voltage may be determined by characteristics of transistors included in the cascode switch circuit 100.

제 1 트랜지스터(110)는 게이트(gate, G1), 드레인(drain, D1), 및 소스(source, S1)를 포함할 수 있다. 제 1 트랜지스터(110)는 높은 항복 전압 및 통상 온(normally on)의 동작 특성을 가질 수 있다. 유사하게, 제 2 트랜지스터(120)는 게이트(G2), 드레인(D2), 및 소스(S2)를 포함할 수 있다. 그러나 제 1 트랜지스터(110)와 달리, 제 2 트랜지스터(120)는 낮은 항복 전압 및 통상 오프(normally off)의 동작 특성을 가질 수 있다.The first transistor 110 may include a gate (G1), a drain (D1), and a source (source, S1). The first transistor 110 may have high breakdown voltage and normally on operation characteristics. Similarly, the second transistor 120 may include a gate G2, a drain D2, and a source S2. However, unlike the first transistor 110, the second transistor 120 may have a low breakdown voltage and normally off characteristics.

실시 예에 있어서, 제 1 트랜지스터(110)는 질화갈륨(GaN), 실리콘카바이드(SiC) 등을 포함하는 전계 효과 트랜지스터(field effect transistor; FET)일 수 있다. 제 2 트랜지스터(120)는 실리콘(Si)을 포함하는 전계 효과 트랜지스터일 수 있다. 예시적으로, 제 2 트랜지스터(120)는 금속 산화물 트랜지스터(MOSFET)일 수 있다.In an embodiment, the first transistor 110 may be a field effect transistor (FET) including gallium nitride (GaN), silicon carbide (SiC), or the like. The second transistor 120 may be a field effect transistor including silicon (Si). For example, the second transistor 120 may be a metal oxide transistor (MOSFET).

제 1 트랜지스터(110) 및 제 2 트랜지스터(120)는 캐스코드(cascode) 형태로 연결될 수 있다. 이를 통해, 스위치 회로(100)는 제 1 트랜지스터(110)의 높은 항복 전압 특성 및 제 2 트랜지스터(120)의 통상 오프의 동작 특성을 모두 포함할 수 있다. 좀 더 구체적으로, 제 1 트랜지스터의 소스(S1)와 제 2 트랜지스터의 드레인(D2)은 서로 연결될 수 있다. 제 1 트랜지스터의 드레인(D1)은 드레인 단자와 연결될 수 있다. 제 2 트랜지스터의 소스(S2)는 소스 단자와 연결될 수 있다. The first transistor 110 and the second transistor 120 may be connected in a cascode form. Through this, the switch circuit 100 may include both the high breakdown voltage characteristic of the first transistor 110 and the normal off characteristic of the second transistor 120. More specifically, the source S1 of the first transistor and the drain D2 of the second transistor may be connected to each other. The drain D1 of the first transistor may be connected to the drain terminal. The source S2 of the second transistor may be connected to the source terminal.

도 1을 참조하면, 제 1 트랜지스터의 게이트(G1)와 제 2 트랜지스터의 게이트(G2)는 직접적으로 서로 연결되지 않는다. 게이트 단자 및 제 1 트랜지스터의 게이트(G1) 사이에는 레벨 쉬프터(130) 및 제 1 저항(R1)이 배치될 수 있다. 게이트 단자 및 제 2 트랜지스터의 게이트(G2) 사이에는 버퍼(140)가 배치될 수 있다. 게이트 단자로 인가되는 스위칭 제어 신호는 레벨 쉬프터(130) 및 제 1 저항(R1)을 거쳐 제 1 트랜지스터의 게이트(G1)에 인가될 수 있다. 게이트 단자로 인가되는 스위칭 제어 신호는 버퍼(140)를 거쳐 제 2 트랜지스터의 게이트(G2)에 인가될 수 있다. 여기서, 스위칭 제어 신호는 캐스코드 스위치 회로(100)의 턴 온 또는 턴 오프를 제어하기 위해 게이트 단자에 인가된 신호를 나타낸다.Referring to FIG. 1, the gate G1 of the first transistor and the gate G2 of the second transistor are not directly connected to each other. A level shifter 130 and a first resistor R1 may be disposed between the gate terminal and the gate G1 of the first transistor. A buffer 140 may be disposed between the gate terminal and the gate G2 of the second transistor. The switching control signal applied to the gate terminal may be applied to the gate G1 of the first transistor through the level shifter 130 and the first resistor R1. The switching control signal applied to the gate terminal may be applied to the gate G2 of the second transistor via the buffer 140. Here, the switching control signal indicates a signal applied to the gate terminal to control turn-on or turn-off of the cascode switch circuit 100.

레벨 쉬프터(130)는 게이트 단자에 인가된 스위칭 제어 신호의 전압 레벨을 변경할 수 있다. 좀 더 구체적으로, 레벨 쉬프터(130)는 스위칭 제어 신호의 전압 레벨을 낮출 수 있다. 레벨 쉬프터(130)는 변경된 스위칭 제어 신호를 제 1 트랜지스터의 게이트(G1)에 전달할 수 있다. 레벨 쉬프터(130)에 의해 제 1 트랜지스터의 게이트(G1)에 인가되는 신호의 전압 레벨이 낮아지므로, 제 1 트랜지스터(110)의 신뢰성은 향상될 수 있다. 좀 더 구체적으로 상술한 효과를 설명하기 위해, 스위치 회로(100)가 레벨 쉬프터(130)를 포함하지 않는 경우를 가정한다.The level shifter 130 may change the voltage level of the switching control signal applied to the gate terminal. More specifically, the level shifter 130 may lower the voltage level of the switching control signal. The level shifter 130 may transmit the changed switching control signal to the gate G1 of the first transistor. Since the voltage level of the signal applied to the gate G1 of the first transistor by the level shifter 130 is lowered, reliability of the first transistor 110 can be improved. In order to describe the above-described effect in more detail, it is assumed that the switch circuit 100 does not include the level shifter 130.

스위치 회로(100)가 레벨 쉬프터(130)를 포함하지 않는 경우, 제 1 트랜지스터의 게이트(G1)와 제 2 트랜지스터의 게이트(G2)는 직접적으로 연결될 수 있다. 제 2 트랜지스터(120)를 턴 온 시키기 위해 제 2 트랜지스터의 게이트(G2)에 고전압이 인가되면, 동시에 제 1 트랜지스터의 게이트(G1)에도 고전압이 인가될 수 있다. 예시적으로, 고전압은 6V 내지 10V일 수 있다. 인가된 고전압으로 인해, 제 1 트랜지스터의 게이트(G1)는 터지거나 붕괴할 수 있다. 특히, 고전압과 저전압이 반복적으로 빠르게 인가되는 경우, 제 1 트랜지스터의 게이트(G1)는 좀 더 쉽게 터지거나 붕괴할 수 있다. 여기서, 저전압은 제 2 트랜지스터(120)를 턴 오프 시키기 위한 전압을 나타낸다. 예시적으로, 저전압은 0V일 수 있다. 스위치 회로(100)가 레벨 쉬프터(130)를 포함하면, 제 1 트랜지스터의 게이트(G1)에 인가되는 전압은 레벨 쉬프터(130)가 없는 경우보다 낮아질 수 있다. 따라서, 레벨 쉬프터(130)는 제 1 트랜지스터(110)의 신뢰성을 향상시킬 수 있다.When the switch circuit 100 does not include the level shifter 130, the gate G1 of the first transistor and the gate G2 of the second transistor may be directly connected. When a high voltage is applied to the gate G2 of the second transistor to turn on the second transistor 120, a high voltage may also be applied to the gate G1 of the first transistor. For example, the high voltage may be 6V to 10V. Due to the applied high voltage, the gate G1 of the first transistor may burst or collapse. In particular, when the high voltage and the low voltage are repeatedly applied rapidly, the gate G1 of the first transistor may burst or collapse more easily. Here, the low voltage represents a voltage for turning off the second transistor 120. For example, the low voltage may be 0V. When the switch circuit 100 includes the level shifter 130, the voltage applied to the gate G1 of the first transistor may be lower than that without the level shifter 130. Therefore, the level shifter 130 can improve the reliability of the first transistor 110.

레벨 쉬프터(130)는 제 1 트랜지스터(110)의 전류를 증가시키기 위해 제 1 트랜지스터의 게이트 및 소스 사이의 전압(VGS1)을 설정할 수 있다. 일반적으로 트랜지스터의 전류(드레인에서 소스로 흐르는 전류)는 게이트 및 소스 사이의 전압 그리고 드레인 및 소스 사이의 전압에 의해 결정될 수 있다. 게이트와 소스 사이의 전압이 클수록, 트랜지스터의 전류는 증가할 수 있다. 본 발명의 실시 예에 따르면, 제 1 트랜지스터(110)의 전류를 증가시키기 위해, 레벨 쉬프터(130)는 변경된 스위칭 제어 신호의 전압 레벨을 0V 이상으로 설정할 수 있다. The level shifter 130 may set the voltage V GS1 between the gate and the source of the first transistor to increase the current of the first transistor 110. In general, the current of the transistor (current flowing from the drain to the source) can be determined by the voltage between the gate and the source and the voltage between the drain and the source. The greater the voltage between the gate and source, the higher the current in the transistor. According to an embodiment of the present invention, in order to increase the current of the first transistor 110, the level shifter 130 may set the voltage level of the changed switching control signal to 0 V or more.

정리하면, 레벨 쉬프터(130)는 제 1 트랜지스터의 게이트(G1)의 신뢰성을 높이기 위해 스위칭 제어 신호의 전압 레벨을 낮추되, 제 1 트랜지스터(110)의 전류를 증가시키기 위해 제 1 트랜지스터의 게이트 및 소스 사이의 전압(VGS1) 레벨을 0V 이상으로 설정할 수 있다.In summary, the level shifter 130 lowers the voltage level of the switching control signal to increase the reliability of the gate G1 of the first transistor, but increases the gate of the first transistor to increase the current of the first transistor 110 and The voltage (V GS1 ) level between the sources can be set to 0 V or higher.

버퍼(140)는 스위칭 제어 신호를 지연할 수 있다. 실시 예에 있어서, 버퍼(140)에 의한 지연 시간은 레벨 쉬프터(130)에 의한 지연 시간과 일치할 수 있다. 레벨 쉬프터(130)는 스위칭 제어 신호의 전압 레벨을 변경하므로, 버퍼(140)는 레벨 쉬프터(130)의 변경 시간(또는 지연 시간)만큼 스위칭 제어 신호를 지연할 수 있다. 다른 실시 예에 있어서, 버퍼(140)는 레벨 쉬프터(130)의 변경 시간과 후술할 제 1 저항(R1)으로 인한 지연 시간을 합한 만큼 스위칭 제어 신호를 지연할 수 있다. 즉, 버퍼(140)는 스위칭 제어 신호가 제 1 트랜지스터의 게이트(G1)에 도달하는데 걸리는 시간과 스위칭 제어 신호가 제 2 트랜지스터의 게이트(G2)에 도달하는데 걸리는 시간을 일치하게 조절할 수 있다.The buffer 140 may delay the switching control signal. In an embodiment, the delay time by the buffer 140 may coincide with the delay time by the level shifter 130. Since the level shifter 130 changes the voltage level of the switching control signal, the buffer 140 may delay the switching control signal by the change time (or delay time) of the level shifter 130. In another embodiment, the buffer 140 may delay the switching control signal by adding the change time of the level shifter 130 to the delay time due to the first resistor R1, which will be described later. That is, the buffer 140 may adjust the time it takes for the switching control signal to reach the gate G1 of the first transistor and the time it takes for the switching control signal to reach the gate G2 of the second transistor.

만약 캐스코드 스위치 회로(100)가 버퍼(140)를 포함하지 않으면, 제 1 트랜지스터(110)의 동작 시점과 제 2 트랜지스터(120)의 동작 시점은 서로 상이할 수 있다. 여기서 동작 시점은 트랜지스터의 턴 온 시점 또는 턴 오프 시점을 나타낸다. 동작 시점의 차이로 인해, 리플(ripple)이 캐스코드 스위치 회로(100)의 출력 결과(예를 들면, 드레인 단자와 소스 단자 사이의 전압(VDS), 드레인 단자에서 소스 단자로 흐르는 전류(IDS))에 발생될 수 있다.If the cascode switch circuit 100 does not include the buffer 140, the operating time of the first transistor 110 and the operating time of the second transistor 120 may be different from each other. Here, the operation time indicates a turn-on time or a turn-off time of the transistor. Due to the difference in the operating time, ripple (ripple) is the output result of the cascode switch circuit 100 (for example, the voltage between the drain terminal and the source terminal (V DS ), the current flowing from the drain terminal to the source terminal (I DS )).

본 발명의 실시 예에 따르면, 스위칭 제어 신호는 제 1 트랜지스터의 게이트(G1) 및 제 2 트랜지스터의 게이트(G2)에 동시에 도달할 수 있다. 따라서, 제 1 및 제 2 트랜지스터들(110, 120)은 동시에 턴 온 되거나 동시에 턴 오프될 수 있다. 따라서, 상술한 리플은 개선될 수 있다.According to an embodiment of the present invention, the switching control signal may simultaneously reach the gate G1 of the first transistor and the gate G2 of the second transistor. Accordingly, the first and second transistors 110 and 120 may be turned on at the same time or turned off at the same time. Therefore, the ripple described above can be improved.

제 1 저항(R1)은 레벨 쉬프터(130)와 제 1 트랜지스터의 게이트(G1) 사이에 배치될 수 있다. 좀 더 구체적으로, 제 1 저항(R1)의 일단은 레벨 쉬프터(130)의 출력과 연결될 수 있고, 제 1 저항(R1)의 타단은 제 1 트랜지스터의 게이트(G1)와 연결될 수 있다. 전술한대로, 제 1 트랜지스터(110)는 높은 항복 전압 및 통상 온의 동작 특성을 가질 수 있고, 제 2 트랜지스터(120)는 낮은 항복 전압 및 통상 오프의 동작 특성을 가질 수 있다. 따라서, 제 1 트랜지스터(110)의 스위칭 전이 시간은 제 2 트랜지스터(120)의 스위칭 전이 시간에 비해 짧을 수 있다. 여기서, 스위칭 전이 시간은 드레인에서 소스를 통과하는 신호의 상승 시간(rising time) 및 하강 시간(falling time)을 나타낸다. 제 1 저항(R1)은 제 1 트랜지스터(110)의 스위칭 전이 시간과 제 2 트랜지스터(120)의 스위칭 전이 시간을 서로 일치하게 할 수 있다. 이를 위해, 제 1 저항(R1)은 제 1 트랜지스터의 게이트(G1)에 인가되는 스위칭 제어 신호의 상승 시간 또는 하강 시간을 지연할 수 있다.The first resistor R1 may be disposed between the level shifter 130 and the gate G1 of the first transistor. More specifically, one end of the first resistor R1 may be connected to the output of the level shifter 130, and the other end of the first resistor R1 may be connected to the gate G1 of the first transistor. As described above, the first transistor 110 may have high breakdown voltage and normal ON operation characteristics, and the second transistor 120 may have low breakdown voltage and normal OFF operation characteristics. Therefore, the switching transition time of the first transistor 110 may be shorter than the switching transition time of the second transistor 120. Here, the switching transition time represents the rising time and falling time of the signal passing through the source from the drain. The first resistor R1 may make the switching transition time of the first transistor 110 and the switching transition time of the second transistor 120 coincide with each other. To this end, the first resistor R1 may delay the rising time or falling time of the switching control signal applied to the gate G1 of the first transistor.

제 1 트랜지스터의 게이트(G1)에 인가되는 스위칭 제어 신호의 시상수(time constant)는 제 1 저항(R1)의 크기, 제 1 트랜지스터의 게이트(G1)의 커패시턴스(capacitance), 레벨 쉬프터(130) 출력의 커패시턴스 등에 의해 결정될 수 있다. 제 1 저항(R1)의 크기가 증가할수록, 시상수도 증가할 수 있다. 본 발명의 실시 예에 따르면, 제 1 트랜지스터의 게이트(G1)에 인가되는 스위칭 제어 신호의 시상수는 제 1 트랜지스터(110)의 스위칭 전이 시간과 제 2 트랜지스터(120)의 스위칭 전이 시간이 서로 일치하도록 설정될 수 있다. 따라서, 제 1 저항(R1)의 크기는 상술한 시상수를 달성하도록 설정될 수 있다.The time constant of the switching control signal applied to the gate G1 of the first transistor is the size of the first resistor R1, the capacitance of the gate G1 of the first transistor, and the level shifter 130 output. It can be determined by the capacitance of the. As the size of the first resistor R1 increases, the time constant may also increase. According to an embodiment of the present invention, the time constant of the switching control signal applied to the gate G1 of the first transistor is such that the switching transition time of the first transistor 110 and the switching transition time of the second transistor 120 coincide with each other. Can be set. Therefore, the size of the first resistor R1 can be set to achieve the time constant described above.

본 발명의 실시 예에 따르면, 버퍼(140)에 의해 제 1 트랜지스터(110)의 동작 시점과 제 2 트랜지스터(120)의 동작 시점은 서로 일치할 수 있고, 제 1 저항(R1)에 의해 제 1 트랜지스터(110)의 스위칭 전이 시간과 제 2 트랜지스터(120)의 스위칭 전이 시간은 서로 일치할 수 있다. 따라서 캐스코드 스위치 회로(100)는 스위칭 시 발생할 수 있는 리플을 개선할 수 있다.According to an embodiment of the present invention, the operation time of the first transistor 110 and the operation time of the second transistor 120 may be coincident with each other by the buffer 140, and the first time may be met by the first resistor R1. The switching transition time of the transistor 110 and the switching transition time of the second transistor 120 may coincide with each other. Therefore, the cascode switch circuit 100 can improve ripple that may occur during switching.

실시 예에 있어서, 캐스코드 스위치 회로(100)는 하나의 패키지(package)로 제작될 수 있다. 이 경우, 게이트 단자, 드레인 단자 및 소스 단자 각각은 패키지의 핀들(pins) 또는 볼들(balls)과 연결되거나, 드라이버(driver, 미도시)를 통해 패키지의 핀들 또는 볼들과 연결될 수 있다. 예시적으로, 캐스코드 스위치 회로(100)를 포함하는 패키지는 상술한 핀들 또는 볼들을 통해 PCB(printed circuit board)에 전기적으로 연결될 수 있다.In an embodiment, the cascode switch circuit 100 may be manufactured as one package. In this case, each of the gate terminal, the drain terminal, and the source terminal may be connected to pins or balls of the package, or may be connected to pins or balls of the package through a driver (not shown). For example, a package including a cascode switch circuit 100 may be electrically connected to a printed circuit board (PCB) through the pins or balls described above.

도 2는 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 캐스코드 스위치 회로(200)는 제 1 트랜지스터(210), 제 2 트랜지스터(220), 레벨 쉬프터(230), 버퍼(240), 및 제 1 저항(R1)을 포함할 수 있다. 제 1 트랜지스터(210), 제 2 트랜지스터(220), 레벨 쉬프터(230), 버퍼(240), 및 제 1 저항(R1)은 도 1에서 설명된 것과 대체로 유사하다. 이하, 도 1의 캐스코드 스위치 회로(100)와 도 2의 캐스코드 스위치 회로(200)의 차이점 위주로 설명한다.2 is a block diagram illustrating a cascode switch circuit according to an embodiment of the present invention. Referring to FIG. 2, the cascode switch circuit 200 may include a first transistor 210, a second transistor 220, a level shifter 230, a buffer 240, and a first resistor R1. have. The first transistor 210, the second transistor 220, the level shifter 230, the buffer 240, and the first resistor R1 are substantially similar to those described in FIG. Hereinafter, the difference between the cascode switch circuit 100 of FIG. 1 and the cascode switch circuit 200 of FIG. 2 will be mainly described.

도 1의 버퍼(140)와 도 2의 버퍼(240)를 비교하면, 버퍼(240)는 버퍼 제어 신호를 수신할 수 있다. 버퍼(240)는 버퍼 제어 신호에 따라 지연 시간을 조절할 수 있다. 실시 예에 있어서, 버퍼(240)는 게이트 단자, 드레인 단자, 소스 단자가 아닌 다른 단자를 통해 버퍼 제어 신호를 수신할 수 있다. 실시 예에 있어서, 버퍼 제어 신호는 아날로그 신호이거나 디지털 신호일 수 있다. PVT(process, voltage, and temperature) 변화에 따라 레벨 쉬프터(230)의 지연 시간에 변동이 있어도, 버퍼(240)는 변동되는 레벨 쉬프터(230)의 지연 시간만큼 스위칭 제어 신호를 지연할 수 있다.When the buffer 140 of FIG. 1 is compared with the buffer 240 of FIG. 2, the buffer 240 may receive a buffer control signal. The buffer 240 may adjust the delay time according to the buffer control signal. In an embodiment, the buffer 240 may receive a buffer control signal through a terminal other than the gate terminal, the drain terminal, and the source terminal. In an embodiment, the buffer control signal may be an analog signal or a digital signal. Even if there is a change in the delay time of the level shifter 230 according to a change in process, voltage, and temperature (PVT), the buffer 240 may delay the switching control signal by the delay time of the level shifter 230 that changes.

도 1의 제 1 저항(R1)과 도 2의 제 1 저항(R1')을 비교하면, 도 2의 제 1 저항(R1')은 가변 저항일 수 있고, 저항 제어 신호를 수신할 수 있다. 버퍼 제어 신호와 유사하게, 저항 제어 신호는 게이트 단자, 드레인 단자, 소스 단자와 또 다른 단자를 통해 수신할 수 있다. 제 1 저항(R1')은 저항 제어 신호에 응답하여 저항의 크기를 조절할 수 있다. 실시 예에 있어서, 저항 제어 신호는 아날로그 신호이거나 디지털 신호일 수 있다. 제 1 저항(R1')의 크기는 제 1 트랜지스터(210)의 스위칭 전이 시간과 제 2 트랜지스터(220)의 스위칭 전이 시간이 서로 일치하도록 설정될 수 있다.When the first resistor R1 'of FIG. 1 is compared with the first resistor R1' of FIG. 2, the first resistor R1 'of FIG. 2 may be a variable resistor and may receive a resistance control signal. Similar to the buffer control signal, the resistance control signal can be received through a gate terminal, a drain terminal, a source terminal and another terminal. The first resistor R1 'may adjust the size of the resistor in response to the resistance control signal. In an embodiment, the resistance control signal may be an analog signal or a digital signal. The size of the first resistor R1 ′ may be set such that the switching transition time of the first transistor 210 and the switching transition time of the second transistor 220 coincide with each other.

도 3은 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다. 도 3을 참조하면, 캐스코드 스위치 회로(300)는 제 1 트랜지스터들(311~313), 제 2 트랜지스터들(321~323), 레벨 쉬프터(330), 버퍼(340), 및 제 1 저항(R1)을 포함할 수 있다. 제 1 트랜지스터(311), 제 2 트랜지스터(321), 레벨 쉬프터(330), 버퍼(340), 및 제 1 저항(R1)은 도 1에서 설명된 것과 대체로 유사하다. 이하, 도 1의 캐스코드 스위치 회로(100)와 도 3의 캐스코드 스위치 회로(300)의 차이점 위주로 설명한다.3 is a block diagram illustrating a cascode switch circuit according to an embodiment of the present invention. Referring to FIG. 3, the cascode switch circuit 300 includes first transistors 311 to 313, second transistors 321 to 323, a level shifter 330, a buffer 340, and a first resistor ( R1). The first transistor 311, the second transistor 321, the level shifter 330, the buffer 340, and the first resistor R1 are substantially similar to those described in FIG. Hereinafter, the difference between the cascode switch circuit 100 of FIG. 1 and the cascode switch circuit 300 of FIG. 3 will be mainly described.

제 1 트랜지스터들(311~313)은 서로 병렬로 연결될 수 있다. 여기서, 제 1 트랜지스터들(311~313)의 개수는 도시된 바에 한정되지 않는다. 좀 더 구체적으로, 제 1 트랜지스터들(311~313)의 모든 게이트들은 제 1 저항(R1)과 연결될 수 있다. 제 1 트랜지스터들(311~313)의 모든 드레인들은 드레인 단자와 연결될 수 있다. 제 1 트랜지스터들(311~313)의 모든 소스들은 서로 연결될 수 있다.The first transistors 311 to 313 may be connected in parallel to each other. Here, the number of the first transistors 311 to 313 is not limited to those shown. More specifically, all gates of the first transistors 311 to 313 may be connected to the first resistor R1. All drains of the first transistors 311 to 313 may be connected to the drain terminal. All sources of the first transistors 311 to 313 may be connected to each other.

제 2 트랜지스터들(321~323)은 서로 병렬로 연결될 수 있다. 여기서, 제 2 트랜지스터들(321~323)의 개수는 도시된 바에 한정되지 않는다. 제 2 트랜지스터들(321~323)의 개수는 제 1 트랜지스터들(311~313)의 개수와 동일하거나 상이할 수 있다. 좀 더 구체적으로, 제 2 트랜지스터들(321~323)의 모든 게이트들은 버퍼(340)와 연결될 수 있다. 제 2 트랜지스터들(321~323)의 모든 소스들은 소스 단자와 연결될 수 있다. 제 2 트랜지스터들(321~323)의 모든 드레인들은 서로 연결될 수 있다. 추가로, 제 2 트랜지스터들(321~323)의 모든 드레인들과 제 1 트랜지스터들(311~313)의 모든 소스들은 서로 연결될 수 있다. 즉, 캐스코드 스위치 회로(300)는 제 2 트랜지스터들(321~323)의 모든 드레인들과 제 1 트랜지스터들(311~313)의 모든 소스들을 연결하기 위한 배선을 더 포함할 수 있다.The second transistors 321 to 323 may be connected to each other in parallel. Here, the number of second transistors 321 to 323 is not limited to the illustrated. The number of second transistors 321 to 323 may be the same or different from the number of first transistors 311 to 313. More specifically, all gates of the second transistors 321 to 323 may be connected to the buffer 340. All sources of the second transistors 321 to 323 may be connected to the source terminal. All drains of the second transistors 321 to 323 may be connected to each other. Additionally, all drains of the second transistors 321 to 323 and all sources of the first transistors 311 to 313 may be connected to each other. That is, the cascode switch circuit 300 may further include wiring for connecting all drains of the second transistors 321 to 323 and all sources of the first transistors 311 to 313.

도 1의 캐스코드 스위치 회로(100)와 달리, 도 3의 캐스코드 스위치 회로(300)는 제 1 트랜지스터들(312~313) 및 제 2 트랜지스터들(322~323)을 더 포함할 수 있다. 실시 예에 있어서, 제 1 트랜지스터들(311~313) 각각은 서로 동일할 수 있고, 제 2 트랜지스터들(321~323) 각각은 서로 동일할 수 있다. m, n이 증가하면, 드레인 단자에서 소스 단자로 흐를 수 있는 전류는 증가할 수 있다. 즉, 캐스코드 스위치 회로(300)의 전류(즉, 드레인 단자에서 소스 단자로 흐르는 전류)는 캐스코드 스위치 회로(100)의 전류보다 클 수 있다.Unlike the cascode switch circuit 100 of FIG. 1, the cascode switch circuit 300 of FIG. 3 may further include first transistors 312-313 and second transistors 322-323. In an embodiment, each of the first transistors 311 to 313 may be identical to each other, and each of the second transistors 321 to 323 may be identical to each other. When m and n increase, the current flowing from the drain terminal to the source terminal may increase. That is, the current of the cascode switch circuit 300 (ie, the current flowing from the drain terminal to the source terminal) may be greater than the current of the cascode switch circuit 100.

도 4는 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다. 도 4를 참조하면, 캐스코드 스위치 회로(400)는 제 1 트랜지스터(410), 제 2 트랜지스터(420), 레벨 쉬프터(430), 버퍼(440), 제 1 저항(R1), 제 1 클램프 회로(clamp circuit, 450), 및 제 2 클램프 회로(460)를 포함할 수 있다. 제 1 트랜지스터(410), 제 2 트랜지스터(420), 레벨 쉬프터(430), 버퍼(440), 및 제 1 저항(R1)은 도 1에서 설명된 것과 대체로 유사하다. 이하, 도 1의 캐스코드 스위치 회로(100)와 도 4의 캐스코드 스위치 회로(400)의 차이점 위주로 설명한다.4 is a block diagram illustrating a cascode switch circuit according to an embodiment of the present invention. 4, the cascode switch circuit 400 includes a first transistor 410, a second transistor 420, a level shifter 430, a buffer 440, a first resistor R1, and a first clamp circuit (clamp circuit 450), and a second clamp circuit (460). The first transistor 410, the second transistor 420, the level shifter 430, the buffer 440, and the first resistor R1 are substantially similar to those described in FIG. Hereinafter, the difference between the cascode switch circuit 100 of FIG. 1 and the cascode switch circuit 400 of FIG. 4 will be mainly described.

도 1의 캐스코드 스위치 회로(100)와 달리, 도 4의 캐스코드 스위치 회로(400)는 제 1 클램프 회로(450) 및 제 2 클램프 회로(460)를 더 포함할 수 있다.Unlike the cascode switch circuit 100 of FIG. 1, the cascode switch circuit 400 of FIG. 4 may further include a first clamp circuit 450 and a second clamp circuit 460.

제 1 클램프 회로(450)는 제 2 저항(R2), 제 1 제너 다이오드(zener diode, ZD1), 및 제 2 제너 다이오드(ZD2)를 포함할 수 있다. 제 2 저항(R2)의 일단은 제 1 저항(R1) 및 제 1 트랜지스터의 게이트(G1)에 연결될 수 있다. 제 2 저항(R2)의 타단은 제 1 제너 다이오드(ZD1)의 애노드(anode)에 연결될 수 있다. 제 1 제너 다이오드(ZD1)의 캐소드(cathode)와 제 2 제너 다이오드(ZD2)의 캐소드는 서로 연결될 수 있다. 제 2 제너 다이오드(ZD2)의 애노드는 제 1 트랜지스터의 소스(S1)에 연결될 수 있다. The first clamp circuit 450 may include a second resistor R2, a first zener diode ZD1, and a second zener diode ZD2. One end of the second resistor R2 may be connected to the first resistor R1 and the gate G1 of the first transistor. The other end of the second resistor R2 may be connected to the anode of the first Zener diode ZD1. The cathode of the first Zener diode ZD1 and the cathode of the second Zener diode ZD2 may be connected to each other. The anode of the second Zener diode ZD2 may be connected to the source S1 of the first transistor.

제 2 클램프 회로(460)는 제 3 저항(R3), 제 3 제너 다이오드(ZD3), 및 제 4 제너 다이오드(ZD4)를 포함할 수 있다. 제 3 저항(R3)의 일단은 버퍼(440) 및 제 2 트랜지스터의 게이트(G2)에 연결될 수 있다. 제 3 저항(R3)의 타단은 제 3 제너 다이오드(ZD3)의 애노드에 연결될 수 있다. 제 3 제너 다이오드(ZD3)의 캐소드와 제 4 제너 다이오드(ZD4)의 캐소드는 서로 연결될 수 있다. 제 4 제너 다이오드(ZD4)의 애노드는 제 2 트랜지스터의 소스(S2)에 연결될 수 있다.The second clamp circuit 460 may include a third resistor R3, a third Zener diode ZD3, and a fourth Zener diode ZD4. One end of the third resistor R3 may be connected to the buffer 440 and the gate G2 of the second transistor. The other end of the third resistor R3 may be connected to the anode of the third Zener diode ZD3. The cathode of the third Zener diode ZD3 and the cathode of the fourth Zener diode ZD4 may be connected to each other. The anode of the fourth Zener diode ZD4 may be connected to the source S2 of the second transistor.

제 2 저항(R2)은 제 1 제너 다이오드(ZD1) 및 제 2 제너 다이오드(ZD2)에 흐르는 전류를 제한할 수 있다. 유사하게, 제 3 저항(R3)은 제 3 제너 다이오드(ZD3) 및 제 4 제너 다이오드(ZD4)에 흐르는 전류를 제한할 수 있다. 제 2 및 제 3 저항들(R2, R3)은 제 1 내지 제 4 제너 다이오드들(ZD1~ZD4)이 과전류로 인해 파괴되는 것을 방지할 수 있다. 제 1 제너 다이오드(ZD1) 및 제 2 제너 다이오드(ZD2)는 제 1 트랜지스터의 게이트 및 소스 사이의 전압(VGS1)의 절대값을 제너 전압(zener voltage) 이하로 제한할 수 있다. 유사하게, 제 3 제너 다이오드(ZD3) 및 제 4 제너 다이오드(ZD4)는 제 2 트랜지스터의 게이트 및 소스 사이의 전압(VGS2)의 절대값을 제너 전압 이하로 제한할 수 있다. The second resistor R2 may limit the current flowing through the first Zener diode ZD1 and the second Zener diode ZD2. Similarly, the third resistor R3 may limit the current flowing through the third Zener diode ZD3 and the fourth Zener diode ZD4. The second and third resistors R2 and R3 can prevent the first to fourth Zener diodes ZD1 to ZD4 from being destroyed by overcurrent. The first Zener diode ZD1 and the second Zener diode ZD2 may limit the absolute value of the voltage V GS1 between the gate and the source of the first transistor to a Zener voltage or less. Similarly, the third Zener diode ZD3 and the fourth Zener diode ZD4 may limit the absolute value of the voltage V GS2 between the gate and the source of the second transistor to below the Zener voltage.

정리하면, 제 1 클램프 회로(450)는 제 1 트랜지스터의 게이트 및 소스 사이의 전압(VGS1) 레벨을 제한할 수 있다. 유사하게, 제 2 클램프 회로(460)는 제 2 트랜지스터의 게이트 및 소스 사이의 전압(VGS2) 레벨을 제한할 수 있다. 따라서, 제 1 및 제 2 클램프 회로들(450, 460)은 게이트 단자, 드레인 단자, 또는 소스 단자를 통해 인가될 수 있는 과전압 또는 과전류로부터 제 1 및 제 2 트랜지스터들(410, 420)을 보호할 수 있다. 또한, 제 1 및 제 2 클램프 회로들(450, 460)은 서지 전압(surge voltage) 또는 서지 전류(surge current)로부터 제 1 및 제 2 트랜지스터들(410, 420)을 보호할 수 있다.In summary, the first clamp circuit 450 may limit the voltage V GS1 level between the gate and the source of the first transistor. Similarly, the second clamp circuit 460 may limit the voltage V GS2 level between the gate and the source of the second transistor. Accordingly, the first and second clamp circuits 450 and 460 protect the first and second transistors 410 and 420 from overvoltage or overcurrent that may be applied through the gate terminal, the drain terminal, or the source terminal. You can. Also, the first and second clamp circuits 450 and 460 may protect the first and second transistors 410 and 420 from a surge voltage or a surge current.

도 5는 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다. 도 5를 참조하면, 캐스코드 스위치 회로(500)는 제 1 트랜지스터들(511~513), 제 2 트랜지스터들(521~523), 레벨 쉬프터(530), 버퍼(540), 제 1 저항(R1), 제 1 클램프 회로(550), 및 제 2 클램프 회로(560)를 포함할 수 있다. 제 1 트랜지스터들(511~513), 제 2 트랜지스터들(521~523), 레벨 쉬프터(530), 버퍼(540), 제 1 저항(R1), 제 1 클램프 회로(550), 및 제 2 클램프 회로(560)는 도 1 내지 도 4에서 전술한 것과 대체로 유사하다. 또한, 제 1 및 제 2 클램프 회로들(550, 560)의 제 2 및 제 3 저항들(R2, R3), 제 1 내지 제 4 제너 다이오드들(ZD1~ZD4)은 도 4에서 전술한 것과 대체로 유사하다. 이하, 도 4의 캐스코드 스위치 회로(400)와 도 5의 캐스코드 스위치 회로(500)의 차이점 위주로 설명한다.5 is a block diagram exemplarily showing a cascode switch circuit according to an embodiment of the present invention. Referring to FIG. 5, the cascode switch circuit 500 includes first transistors 511 to 513, second transistors 521 to 523, a level shifter 530, a buffer 540, and a first resistor R1. ), The first clamp circuit 550, and the second clamp circuit 560. The first transistors 511 to 513, the second transistors 521 to 523, the level shifter 530, the buffer 540, the first resistor R1, the first clamp circuit 550, and the second clamp Circuit 560 is substantially similar to that described above in FIGS. 1-4. In addition, the second and third resistors R2 and R3 of the first and second clamp circuits 550 and 560, and the first to fourth zener diodes ZD1 to ZD4 are substantially the same as those described in FIG. 4. similar. Hereinafter, the difference between the cascode switch circuit 400 of FIG. 4 and the cascode switch circuit 500 of FIG. 5 will be mainly described.

도 4의 제 1 클램프 회로(450)와 달리, 제 1 클램프 회로(550)는 제 1 트랜지스터들(511~513)의 게이트 및 소스 사이의 전압 레벨을 제한할 수 있다. 유사하게, 제 2 클램프 회로(560)는 제 2 트랜지스터들(521~523)의 게이트 및 소스 사이의 전압 레벨을 제한할 수 있다. 즉, 제 1 트랜지스터들(511~513) 각각은 제 1 클램프 회로(550)를 공유할 수 있고, 제 2 트랜지스터들(521~523) 각각은 제 2 클램프 회로(560)를 공유할 수 있다.Unlike the first clamp circuit 450 of FIG. 4, the first clamp circuit 550 may limit the voltage level between the gate and the source of the first transistors 511 to 513. Similarly, the second clamp circuit 560 may limit the voltage level between the gate and the source of the second transistors 521 to 523. That is, each of the first transistors 511 to 513 may share the first clamp circuit 550, and each of the second transistors 521 to 523 may share the second clamp circuit 560.

도 6은 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다. 도 6을 참조하면, 캐스코드 스위치 회로(600)는 제 1 트랜지스터들(611~613), 제 2 트랜지스터들(621~623), 레벨 쉬프터(630), 버퍼(640), 제 1 저항(R1), 제 1 클램프 회로들(651~653), 및 제 2 클램프 회로들(661~663)을 포함할 수 있다. 제 1 트랜지스터들(611~613), 제 2 트랜지스터들(621~623), 레벨 쉬프터(630), 버퍼(640), 제 1 저항(R1), 제 1 클램프 회로(651), 및 제 2 클램프 회로(661)는 도 1 내지 도 5에서 전술한 것과 대체로 유사하다. 이하, 도 5의 캐스코드 스위치 회로(500)와 도 6의 캐스코드 스위치 회로(600)의 차이점 위주로 설명한다.6 is a block diagram exemplarily showing a cascode switch circuit according to an embodiment of the present invention. Referring to FIG. 6, the cascode switch circuit 600 includes first transistors 611 to 613, second transistors 621 to 623, a level shifter 630, a buffer 640, and a first resistor R1. ), First clamp circuits 6651 to 653, and second clamp circuits 661 to 663. The first transistors 611 to 613, the second transistors 621 to 623, the level shifter 630, the buffer 640, the first resistor R1, the first clamp circuit 651, and the second clamp Circuit 661 is largely similar to that described above in FIGS. Hereinafter, the difference between the cascode switch circuit 500 in FIG. 5 and the cascode switch circuit 600 in FIG. 6 will be mainly described.

도 5에서 전술한 캐스코드 스위치 회로(500)와 비교하면, 캐스코드 스위치 회로(600)는 제 1 클램프 회로들(652~653), 및 제 2 클램프 회로들(662~663)을 더 포함할 수 있다. 제 1 클램프 회로들(651~653) 각각은 서로 동일할 수 있고, 제 2 클램프 회로들(661~663) 각각도 서로 동일할 수 있다. 제 1 클램프 회로들(651~653)은 제 1 트랜지스터들의 게이트 및 소스 사이의 전압 레벨을 제한할 수 있다. 제 2 클램프 회로들(661~663)은 제 2 트랜지스터들의 게이트 및 소스 사이의 전압 레벨을 제한할 수 있다.Compared to the cascode switch circuit 500 described above in FIG. 5, the cascode switch circuit 600 further includes first clamp circuits 652 to 653 and second clamp circuits 662 to 663. You can. Each of the first clamp circuits 6651 to 653 may be identical to each other, and each of the second clamp circuits 661 to 663 may also be identical to each other. The first clamp circuits 651 to 653 may limit the voltage level between the gate and the source of the first transistors. The second clamp circuits 661 to 663 may limit the voltage level between the gate and the source of the second transistors.

도 7은 일반적인 캐스코드 스위치 회로와 본 발명의 실시 예에 따른 캐스코드 스위치 회로의 전압 대 전류 그래프를 예시적으로 보여주는 도면이다. 도 7은 도 1을 참조하여 설명될 것이다. 도 7에서 가로축은 드레인 단자와 소스 단자 사이의 전압(VDS)을 나타내고, 세로축은 드레인 단자에서 소스 단자로 흐르는 전류(IDS)를 나타낸다. 7 is a diagram illustrating a voltage-to-current graph of a typical cascode switch circuit and a cascode switch circuit according to an embodiment of the present invention. 7 will be described with reference to FIG. 1. In Figure 7, the horizontal axis represents the voltage (V DS ) between the drain terminal and the source terminal, and the vertical axis represents the current (I DS ) flowing from the drain terminal to the source terminal.

도 7을 참조하면, 제 1 트랜지스터의 게이트 및 소스 사이의 전압(VGS1)이 증가할수록(-1V, 0V, 1V), IDS는 증가할 수 있다. IDS가 증가할수록, 캐스코드 스위치 회로(100)는 고속에서 동작할 수 있다. 일반적인 캐스코드 스위치 회로에서는 소스 단자와 제 1 트랜지스터의 게이트가 연결되므로, VGS1는 0V 이상으로 증가할 수 없다. 반면, 본 발명의 실시 예에 따른 캐스코드 스위치 회로(100)는 레벨 쉬프터(130)에 의해 VGS1가 0V 이상으로 설정될 수 있다. 따라서, 본 발명의 실시 예에 따른 캐스코드 스위치 회로(100)의 전류(IDS)는 일반적인 캐스코드 스위치 회로의 전류보다 클 수 있다.Referring to FIG. 7, as the voltage V GS1 between the gate and the source of the first transistor increases (−1V, 0V, 1V), I DS may increase. As I DS increases, the cascode switch circuit 100 can operate at high speed. In a typical cascode switch circuit, since the source terminal and the gate of the first transistor are connected, V GS1 cannot be increased beyond 0V. On the other hand, in the cascode switch circuit 100 according to an embodiment of the present invention, V GS1 may be set to 0 V or more by the level shifter 130. Therefore, the current I DS of the cascode switch circuit 100 according to an embodiment of the present invention may be greater than the current of the general cascode switch circuit.

도 8은 일반적인 캐스코드 스위치 회로의 턴 온 동작을 예시적으로 보여주는 타이밍도이다. 도 9는 일반적인 캐스코드 스위치 회로의 턴 오프 동작을 예시적으로 보여주는 타이밍도이다. 도 10은 본 발명의 실시 예에 따른 캐스코드 스위치 회로의 턴 온 동작을 예시적으로 보여주는 타이밍도이다. 도 11은 본 발명의 실시 예에 따른 캐스코드 스위치 회로의 턴 오프 동작을 예시적으로 보여주는 타이밍도이다. 도 8 내지 도 11에서 가로축은 시간을 나타내고, 세로축은 드레인 단자와 소스 단자 사이의 전압(VDS) 및 드레인 단자에서 소스 단자로 흐르는 전류(IDS)를 나타낸다. 여기서 일반적인 캐스코드 스위치 회로는 본 발명의 실시 예에 따른 스위치 회로(100)와 달리 레벨 쉬프터(130), 버퍼(140), 및 제 1 저항(R1)을 포함하지 않은 스위치 회로를 나타낸다.8 is a timing diagram exemplarily showing a turn-on operation of a typical cascode switch circuit. 9 is a timing diagram exemplarily showing a turn-off operation of a typical cascode switch circuit. 10 is a timing diagram exemplarily showing a turn-on operation of a cascode switch circuit according to an embodiment of the present invention. 11 is a timing diagram exemplarily showing a turn-off operation of a cascode switch circuit according to an embodiment of the present invention. 8 to 11, the horizontal axis represents time, and the vertical axis represents the voltage (V DS ) between the drain terminal and the source terminal and the current (I DS ) flowing from the drain terminal to the source terminal. Here, unlike the switch circuit 100 according to an exemplary embodiment of the present invention, the general cascode switch circuit represents a switch circuit that does not include the level shifter 130, the buffer 140, and the first resistor R1.

캐스코드 스위치 회로가 턴 온 되면, VDS는 200V에서 약 0V로 감소하고, IDS는 약 6A가 될 수 있다. 반대로, 캐스코드 스위치 회로가 턴 오프 되면, VDS는 0V에서 약 200V로 증가하고, IDS는 약 0A가 될 수 있다.When the cascode switch circuit is turned on, V DS decreases from 200V to about 0V, and I DS can be about 6A. Conversely, when the cascode switch circuit is turned off, VDS increases from 0V to about 200V, and I DS can be about 0A.

도 8 및 도 10을 비교하면, 일반적인 캐스코드 스위치 회로의 전압 리플은 최대 96V이고, 전류 리플은 최대 8A로 나타난다. 반면에 본 발명의 실시 예에 따른 캐스코드 스위치 회로(100)의 전압 리플은 최대 30V이고, 전류 리플은 최대 7A로 나타난다. 8 and 10, the voltage ripple of a typical cascode switch circuit is up to 96 V, and the current ripple is represented up to 8 A. On the other hand, the voltage ripple of the cascode switch circuit 100 according to the embodiment of the present invention is 30 V, and the current ripple is represented by 7 A at the maximum.

도 9 및 도 11을 비교하면, 일반적인 캐스코드 스위치 회로의 전압 리플은 최대 52V이고, 전류 리플은 최대 0.5A로 나타난다. 반면에 본 발명의 실시 예에 따른 캐스코드 스위치 회로(100)의 전압 리플은 최대 42V이고, 전류 리플은 최대 0.4A로 나타난다. 9 and 11, the voltage ripple of a typical cascode switch circuit is up to 52V, and the current ripple is represented up to 0.5A. On the other hand, the voltage ripple of the cascode switch circuit 100 according to the embodiment of the present invention is up to 42V, and the current ripple is represented as up to 0.4A.

정리하면, 본 발명의 실시 예에 따른 캐스코드 스위치 회로는 스위칭 시 발생되는 전압 리플 또는 전류 리플을 개선할 수 있다. 전압 리플 또는 전류 리플의 감소로 인해 제 1 및 제 2 트랜지스터들(110, 120)의 스트레스가 감소되므로, 제 1 및 제 2 트랜지스터들(110, 120)의 신뢰성은 향상될 수 있다.In summary, the cascode switch circuit according to an embodiment of the present invention can improve voltage ripple or current ripple generated during switching. Since the stress of the first and second transistors 110 and 120 is reduced due to a decrease in voltage ripple or current ripple, reliability of the first and second transistors 110 and 120 may be improved.

위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.The contents described above are specific examples for carrying out the present invention. The present invention will include the embodiments described above, as well as embodiments that can be simply changed or easily designed. In addition, the present invention will also include techniques that can be easily modified in the future using the above-described embodiments.

100, 200, 300, 400, 500, 600: 캐스코드 스위치 회로
110, 210, 311~313, 410, 511~513, 611~613: 제 1 트랜지스터
120, 220, 321~323, 420, 521~523, 621~623: 제 2 트랜지스터
130, 230, 330, 430, 530, 630: 레벨 쉬프터
140, 240, 340, 440, 540, 640: 버퍼
450, 550, 651~653: 제 1 클램프 회로
460, 560, 661~663: 제 2 클램프 회로
R1~R3: 제 1 내지 제 3 저항
ZD1~ZD4: 제 1 내지 제 4 제너 다이오드100, 200, 300, 400, 500, 600: Cascode switch circuit
110, 210, 311 ~ 313, 410, 511 ~ 513, 611 ~ 613: first transistor
120, 220, 321 ~ 323, 420, 521 ~ 523, 621 ~ 623: second transistor
130, 230, 330, 430, 530, 630: level shifter
140, 240, 340, 440, 540, 640: buffer
450, 550, 651 ~ 653: 1st clamp circuit
460, 560, 661 ~ 663: 2nd clamp circuit
R1 to R3: first to third resistors
ZD1 to ZD4: first to fourth zener diodes

Claims (14)

드레인 단자에 연결되는 통상 온(normally on) 트랜지스터;
소스 단자에 연결되고 그리고 상기 통상 온 트랜지스터와 캐스코드(cascode) 형태로 연결되는 통상 오프(normally off) 트랜지스터;
게이트 단자로 인가되는 스위칭 제어 신호의 전압 레벨을 변경하고, 상기 변경된 스위칭 제어 신호를 제 1 저항을 통해 상기 통상 온 트랜지스터의 게이트로 전달하고, 그리고 상기 게이트 단자와 상기 제 1 저항 사이에 연결되는 레벨 쉬프터;
상기 스위칭 제어 신호를 지연하고, 상기 지연된 스위칭 제어 신호를 상기 통상 오프 트랜지스터의 게이트로 전달하고, 그리고 상기 게이트 단자와 상기 통상 오프 트랜지스터의 상기 게이트 사이에 연결되는 버퍼; 및
상기 레벨 쉬프터와 상기 통상 온 트랜지스터의 상기 게이트 사이에 연결되는 상기 제 1 저항을 포함하는 캐스코드 스위치 회로.A normally on transistor connected to the drain terminal;
A normally off transistor connected to a source terminal and connected in a cascode form to the normally on transistor;
A voltage level of a switching control signal applied to a gate terminal is changed, the changed switching control signal is transmitted through a first resistor to the gate of the normal on transistor, and a level connected between the gate terminal and the first resistor Shifter;
A buffer which delays the switching control signal, transfers the delayed switching control signal to the gate of the normally off transistor, and is connected between the gate terminal and the gate of the normally off transistor; And
A cascode switch circuit including the first resistor connected between the level shifter and the gate of the normally on transistor. 제 1 항에 있어서,
상기 통상 온 트랜지스터의 드레인은 상기 드레인 단자와 연결되고, 상기 통상 오프 트랜지스터의 소스는 상기 소스 단자와 연결되고, 상기 통상 온 트랜지스터의 소스 및 상기 통상 오프 트랜지스터의 드레인은 서로 연결되는 캐스코드 스위치 회로.According to claim 1,
A cascode switch circuit in which a drain of the normal on transistor is connected to the drain terminal, a source of the normal off transistor is connected to the source terminal, and a source of the normal on transistor and a drain of the normal off transistor are connected to each other. 제 1 항에 있어서,
상기 레벨 쉬프터는 상기 통상 온 트랜지스터의 상기 게이트와 소스 사이의 전압을 0V 이상으로 설정하는 캐스코드 스위치 회로.According to claim 1,
The level shifter is a cascode switch circuit that sets the voltage between the gate and the source of the normally on transistor to 0 V or more. 제 1 항에 있어서,
상기 버퍼는 상기 레벨 쉬프터의 변경 시간만큼 상기 스위칭 제어 신호를 지연하는 캐스코드 스위치 회로.According to claim 1,
The buffer is a cascode switch circuit that delays the switching control signal by a change time of the level shifter. 제 4 항에 있어서,
상기 버퍼는 상기 제 1 저항으로 인한 지연 시간을 상기 스위칭 제어 신호를 더 지연하는 캐스코드 스위치 회로.The method of claim 4,
The buffer is a cascode switch circuit to further delay the switching control signal due to the delay time due to the first resistor. 제 5 항에 있어서,
상기 버퍼의 지연 시간은 아날로그 방식 또는 디지털 방식으로 조절되는 캐스코드 스위치 회로.The method of claim 5,
The delay time of the buffer is analog or digital cascode switch circuit is adjusted. 제 1 항에 있어서,
상기 제 1 저항의 크기는 상기 통상 온 트랜지스터의 스위칭 전이 시간과 상기 통상 오프 트랜지스터의 스위칭 전이 시간이 일치하도록 설정되는 캐스코드 스위치 회로.According to claim 1,
The magnitude of the first resistor is set such that the switching transition time of the normal on transistor and the switching transition time of the normal off transistor coincide. 제 7 항에 있어서,
상기 제 1 저항은 가변 저항인 캐스코드 스위치 회로.The method of claim 7,
The first resistor is a variable resistor cascode switch circuit. 제 1 항에 있어서,
상기 통상 온 트랜지스터와 동일하고, 상기 통상 온 트랜지스터와 병렬로 연결되는 적어도 하나의 제 1 트랜지스터; 및
상기 통상 오프 트랜지스터와 동일하고, 상기 통상 오프 트랜지스터와 병렬로 연결되는 적어도 하나의 제 2 트랜지스터를 더 포함하는 캐스코드 스위치 회로.According to claim 1,
At least one first transistor that is the same as the normal on transistor and is connected in parallel with the normal on transistor; And
A cascode switch circuit further comprising at least one second transistor, which is the same as the normally off transistor and is connected in parallel with the normally off transistor. 제 1 항에 있어서,
상기 통상 온 트랜지스터의 상기 게이트와 소스 사이의 전압 레벨을 제한하는 제 1 클램프 회로; 및
상기 통상 오프 트랜지스터의 상기 게이트와 소스 사이의 전압 레벨을 제한하는 제 2 클램프 회로를 더 포함하는 캐스코드 스위치 회로.According to claim 1,
A first clamp circuit to limit the voltage level between the gate and source of the normally on transistor; And
And a second clamp circuit that limits the voltage level between the gate and source of the normally off transistor. 제 10 항에 있어서,
상기 제 1 클램프 회로는:
상기 통상 온 트랜지스터의 상기 게이트와 연결되는 제 2 저항;
제 1 애노드(anode) 및 제 1 캐소드(cathode)를 포함하고, 상기 제 1 애노드가 상기 제 2 저항과 연결되는 제 1 제너 다이오드; 및
제 2 애노드 및 제 2 캐소드를 포함하고, 상기 제 2 애노드는 상기 통상 온 트랜지스터의 소스와 연결되고 상기 제 2 캐소드는 상기 제 1 캐소드와 연결되는 제 2 제너 다이오드를 포함하고,
상기 제 2 클램프 회로는:
상기 통상 오프 트랜지스터의 상기 게이트와 연결되는 제 3 저항;
제 3 애노드 및 제 3 캐소드를 포함하고, 상기 제 3 애노드가 상기 제 3 저항과 연결되는 제 3 제너 다이오드; 및
제 4 애노드 및 제 4 캐소드를 포함하고, 상기 제 4 애노드는 상기 통상 오프 트랜지스터의 소스와 연결되고 상기 제 4 캐소드는 상기 제 3 캐소드와 연결되는 제 4 제너 다이오드를 포함하는 캐스코드 스위치 회로.The method of claim 10,
The first clamp circuit is:
A second resistor connected to the gate of the normally on transistor;
A first zener diode including a first anode and a first cathode, wherein the first anode is connected to the second resistor; And
A second anode and a second cathode, the second anode comprising a second zener diode connected to the source of the normally on transistor and the second cathode connected to the first cathode,
The second clamp circuit is:
A third resistor connected to the gate of the normally off transistor;
A third Zener diode including a third anode and a third cathode, wherein the third anode is connected to the third resistor; And
A cascode switch circuit comprising a fourth anode and a fourth cathode, the fourth anode comprising a fourth Zener diode connected to the source of the normally off transistor and the fourth cathode connected to the third cathode. 제 10 항에 있어서,
상기 통상 온 트랜지스터와 동일하고, 상기 통상 온 트랜지스터와 병렬로 연결되는 적어도 하나의 제 1 트랜지스터; 및
상기 통상 오프 트랜지스터와 동일하고, 상기 통상 오프 트랜지스터와 병렬로 연결되는 적어도 하나의 제 2 트랜지스터를 더 포함하는 캐스코드 스위치 회로.The method of claim 10,
At least one first transistor that is the same as the normal on transistor and is connected in parallel with the normal on transistor; And
A cascode switch circuit further comprising at least one second transistor, which is the same as the normally off transistor and is connected in parallel with the normally off transistor. 제 12 항에 있어서,
상기 적어도 하나의 제 1 트랜지스터의 게이트와 소스 사이의 전압 레벨을 제한하는 적어도 하나의 제 3 클램프 회로; 및
상기 적어도 하나의 제 2 트랜지스터의 게이트와 소스 사이의 전압 레벨을 제한하는 적어도 하나의 제 4 클램프 회로를 더 포함하는 캐스코드 스위치 회로.The method of claim 12,
At least one third clamp circuit to limit the voltage level between the gate and the source of the at least one first transistor; And
And at least one fourth clamp circuit for limiting the voltage level between the gate and the source of the at least one second transistor. 제 1 항에 있어서,
상기 통상 온 트랜지스터는 질화갈륨(GaN) 또는 실리콘카바이드(SiC)를 포함하고, 상기 통상 오프 트랜지스터는 실리콘(Si)을 포함하는 캐스코드 스위치 회로.
According to claim 1,
The normally on transistor comprises gallium nitride (GaN) or silicon carbide (SiC), and the normally off transistor comprises silicon (Si).
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018208115B4 (en) 2017-05-23 2023-11-09 Hl Mando Corporation Electronic braking system
KR102295708B1 (en) * 2020-06-05 2021-08-30 한양대학교 산학협력단 Current Mode Logic Circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8208869B2 (en) 2010-03-25 2012-06-26 Electronics And Telecommunications Research Institute Multi-function monolithic microwave integrated circuit (MMIC) operating as amplifier switch
US20120262220A1 (en) 2011-04-13 2012-10-18 Semisouth Laboratories, Inc. Cascode switches including normally-off and normally-on devices and circuits comprising the switches
JP2014187726A (en) * 2013-03-21 2014-10-02 Toshiba Corp Semiconductor device
US20150162832A1 (en) 2013-12-09 2015-06-11 International Rectifier Corporation Group III-V Voltage Converter with Monolithically Integrated Level Shifter, High Side Driver, and High Side Power Switch
US20160247792A1 (en) 2015-02-25 2016-08-25 Electronics And Telecommunications Research Institute Switch circuit of cascode type having high speed switching performance

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8208869B2 (en) 2010-03-25 2012-06-26 Electronics And Telecommunications Research Institute Multi-function monolithic microwave integrated circuit (MMIC) operating as amplifier switch
US20120262220A1 (en) 2011-04-13 2012-10-18 Semisouth Laboratories, Inc. Cascode switches including normally-off and normally-on devices and circuits comprising the switches
JP2014187726A (en) * 2013-03-21 2014-10-02 Toshiba Corp Semiconductor device
US20150357321A1 (en) 2013-03-21 2015-12-10 Kabushiki Kaisha Toshiba Semiconductor device
US20150162832A1 (en) 2013-12-09 2015-06-11 International Rectifier Corporation Group III-V Voltage Converter with Monolithically Integrated Level Shifter, High Side Driver, and High Side Power Switch
JP2015115953A (en) * 2013-12-09 2015-06-22 インターナショナル・レクティファイアー・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｒｅｃｔｉｆｉｅｒ Ｃｏｒｐｏｒａｔｉｏｎ Monolithically integrated high side block and voltage converter
US20160247792A1 (en) 2015-02-25 2016-08-25 Electronics And Telecommunications Research Institute Switch circuit of cascode type having high speed switching performance

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