KR102089339B1 - Mask for forming active layer and manufacturing method of thin film transistor using the same - Google Patents

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Abstract

본원의 일 실시예는 타겟물질의 적층 두께에 대한 균일도를 향상시킬 수 있는 마스크에 관한 것으로, 타겟물질을 선택적으로 형성하기 위한 마스크에 있어서, 상기 타겟물질을 투과시키는 개구부; 및 상기 개구부 외곽이고 상기 타겟물질을 차단하는 차폐부를 포함하는 마스크를 제공한다. 여기서, 상기 개구부는 볼록한 항아리 형태로 형성되는 중앙의 제 1 영역과, 상기 제 1 영역의 장축방향으로 상기 제 1 영역의 양측에 이어지고 상기 제 1 영역의 최소너비보다 넓은 너비로 형성되는 제 2 영역을 포함한다.One embodiment of the present application relates to a mask capable of improving the uniformity of the stacking thickness of the target material, the mask for selectively forming the target material, the opening for transmitting the target material; And it provides a mask that is outside the opening and includes a shield that blocks the target material. Here, the opening is a first region in the center formed in the shape of a convex jar, and a second region formed on both sides of the first region in the long axis direction of the first region and having a width wider than the minimum width of the first region. It includes.

Description

마스크 및 그를 이용한 박막트랜지스터의 제조방법{MASK FOR FORMING ACTIVE LAYER AND MANUFACTURING METHOD OF THIN FILM TRANSISTOR USING THE SAME}MASK FOR FORMING ACTIVE LAYER AND MANUFACTURING METHOD OF THIN FILM TRANSISTOR USING THE SAME

본원은 타겟물질의 적층 두께에 대한 균일도를 향상시킬 수 있는 마스크 및 그를 이용하여 박막트랜지스터를 제조하는 방법에 관한 것이다.The present invention relates to a mask capable of improving the uniformity of the layer thickness of the target material and a method of manufacturing a thin film transistor using the same.

본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러 가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.With the advent of the full-fledged information age, the display field for visually displaying electrical information signals is rapidly developing. Accordingly, research is being conducted to develop performance of thinning, lightening, and low power consumption for various flat display devices.

이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.Typical examples of such a flat panel display device are a liquid crystal display device (LCD), a plasma display panel device (PDP), a field emission display device (FED), and an electroluminescent display device. (Electro Luminescence Display device: ELD), Electro-Wetting Display device (EWD), and Organic Light Emitting Display device (OLED).

이와 같은 평판표시장치들은 공통적으로, 영상을 구현하기 위한 평판표시패널을 필수적으로 포함한다. 평판표시패널은 고유의 발광물질 또는 편광물질을 사이에 둔 한 쌍의 기판이 대면 합착된 구조이다.These flat panel display devices commonly include a flat panel display panel for realizing an image. The flat panel display panel is a structure in which a pair of substrates with unique light emitting materials or polarizing materials interposed therebetween.

그리고, 복수의 화소를 개별적으로 구동하는 능동 매트릭스 구동 방식(Active Matrix Driving Mode)의 표시장치인 경우, 한 쌍의 기판 중 어느 하나는 박막트랜지스터 어레이 기판이다.In addition, in the case of an active matrix driving mode display device that drives a plurality of pixels individually, one of the pair of substrates is a thin film transistor array substrate.

박막트랜지스터 어레이 기판은 복수의 화소영역이 정의되도록 상호 교차하는 방향으로 형성되는 게이트라인과 데이터라인, 및 복수의 화소영역에 대응하여, 게이트라인과 데이터라인 사이의 교차영역에 형성되는 복수의 박막트랜지스터를 포함한다.The thin film transistor array substrate has a plurality of thin film transistors formed in a crossing region between a gate line and a data line, corresponding to a plurality of pixel regions, and a gate line and a data line formed in cross directions so that a plurality of pixel regions are defined. It includes.

각 박막트랜지스터는 게이트전극, 게이트전극의 적어도 일부와 오버랩하는 액티브층, 액티브층의 양측 상에 접하는 소스 및 드레인전극을 포함한다.Each thin film transistor includes a gate electrode, an active layer overlapping at least a portion of the gate electrode, and source and drain electrodes contacting both sides of the active layer.

이러한 박막트랜지스터는, 게이트전극에 문턱전압 이상의 게이트신호가 인가되면, 액티브층에 채널이 발생되어, 턴온상태로 구동한다.In such a thin film transistor, when a gate signal having a threshold voltage or higher is applied to the gate electrode, a channel is generated in the active layer and driven in a turn-on state.

이때, 박막트랜지스터의 초기 문턱전압(Initial Vth)은 액티브층의 두께에 따라 변동하므로, 액티브층의 두께에 대한 균일도(Uniformity)가 높아질수록, 박막트랜지스터에 대한 신뢰도가 높아진다.At this time, since the initial threshold voltage (Initial Vth) of the thin film transistor varies with the thickness of the active layer, the higher the uniformity of the thickness of the active layer, the higher the reliability of the thin film transistor.

그런데, 액티브층 형성 시, 균일한 너비의 개구부를 갖는 마스크를 이용함에 따라, 액티브층의 두께에 대한 균일도가 낮아지는 문제점이 있다.However, when forming an active layer, as a mask having an opening of a uniform width is used, there is a problem in that the uniformity of the thickness of the active layer is lowered.

도 1a는 일반적인 액티브층 형성용 마스크를 나타낸 평면도이고, 도 1b는 도 1a의 마스크를 이용하여 형성된 액티브층의 두께를 나타낸 것이다.1A is a plan view showing a general active layer forming mask, and FIG. 1B shows a thickness of the active layer formed using the mask of FIG. 1A.

도 1a에 도시한 바와 같이, 일반적인 마스크(10)는 일방향(도 1a에서 가로방향)으로 제 1 너비(SW1)를 갖는 제 1 직사각형영역(S1)과, 직사각형 중 다른 일방향(도 1a에서 세로방향)의 양측에 제 1 너비(SW1)에서 제 2 너비(SW2)로 점차 커지는 제 2 직사각형영역(S2)이 결합된 형태의 개구부를 포함한다.As shown in FIG. 1A, the general mask 10 includes a first rectangular area S1 having a first width SW1 in one direction (horizontal in FIG. 1A) and another one of the rectangles (in the vertical direction in FIG. 1A). It includes an opening in the form of a second rectangular area (S2) that gradually increases from the first width (SW1) to the second width (SW2) on both sides of).

그런데, 일반적인 마스크(10)를 이용한 플라즈마 증착 공정으로 액티브층을 형성하는 경우, 제 1 직사각형영역(S1) 중 중앙영역(MA)에 대응하는 액티브층이 중앙영역(MA)의 양측 가장자리영역(EA)에 대응하는 액티브층과 상이한 두께로 형성되는 문제점이 있다.However, when the active layer is formed by the plasma deposition process using the general mask 10, the active layer corresponding to the central region MA among the first rectangular regions S1 has both edge regions EA of the central region MA. ) Has a problem that is formed to a different thickness than the active layer.

즉, 도 1b에 도시한 바와 같이, 중앙영역(CA)에 대응하는 액티브층은 다른 영역(도 1a의 EA, S2)에 대응하는 액티브층에 비해 얇게 형성된다. 참고로, 도 1b은, 더 두꺼울수록 더 진한 색으로 표시한다.That is, as shown in FIG. 1B, the active layer corresponding to the central region CA is formed thinner than the active layers corresponding to other regions (EA and S2 in FIG. 1A). For reference, FIG. 1B is displayed in a darker color as it is thicker.

이하의 표 1은 도 1b에 관한 측정값을 나타낸 것이다.Table 1 below shows the measured values related to FIG. 1B.

Figure 112013121005827-pat00001
Figure 112013121005827-pat00001

표 1에 나타낸 바와 같이, 일반적인 마스크(10)를 이용하여 액티브층을 형성하는 경우, 두께의 최대값(Max)은 378.8이고, 두께의 최소값(Min)은 325.0이므로, 최대값과 최소값 간의 차이(Max-Min)는 53.8이다. 그리고, 액티브층 두께의 평균(Average)은 355.1이고, 차이도(균일도에 상반됨)는 7.6%인 것을 알 수 있다.As shown in Table 1, when the active layer is formed using the general mask 10, the maximum value (Max) of the thickness is 378.8, and the minimum value (Min) of the thickness is 325.0, so the difference between the maximum value and the minimum value ( Max-Min) is 53.8. In addition, it can be seen that the average (Average) of the thickness of the active layer is 355.1, and the difference (opposite to the uniformity) is 7.6%.

이는, 플라즈마 증착 공정 시의 공정오차로 인해, 반도체물질의 증착량이 영역 별로 상이하기 때문인 것으로 추측된다.This is presumed to be because the deposition amount of the semiconductor material is different for each region due to a process error during the plasma deposition process.

이상과 같이, 전반적으로 균일한 제 1 너비(W1)의 개구부를 포함하는 마스크(10)를 이용하여 액티브층을 형성하면, 액티브층의 두께에 대한 균일도가 임계 이상 향상되기 어려우며, 그로 인해 박막트랜지스터의 신뢰도가 향상되기 어려운 문제점이 있다.As described above, when the active layer is formed using the mask 10 including the opening of the first uniform width W1, it is difficult to improve the uniformity of the thickness of the active layer over a threshold, thereby making the thin film transistor There is a problem that it is difficult to improve the reliability.

본원은 타겟물질의 적층 두께에 대한 균일도를 향상시킬 수 있는 액티브층 형성용 마스크 및 이를 이용한 박막트랜지스터의 제조방법을 제공하기 위한 것이다.The present application is to provide a mask for forming an active layer capable of improving the uniformity of the stacking thickness of a target material and a method of manufacturing a thin film transistor using the mask.

이와 같은 과제를 해결하기 위하여, 본원은 타겟물질을 선택적으로 형성하기 위한 마스크에 있어서, 상기 타겟물질을 투과시키는 개구부; 및 상기 개구부 외곽이고 상기 타겟물질을 차단하는 차폐부를 포함하는 마스크를 제공한다. 여기서, 상기 개구부는 볼록한 항아리 형태로 형성되는 중앙의 제 1 영역과, 상기 제 1 영역의 장축방향으로 상기 제 1 영역의 양측에 이어지고 상기 제 1 영역의 최소너비보다 넓은 너비로 형성되는 제 2 영역을 포함한다.In order to solve the above problems, the present application is a mask for selectively forming a target material, the opening for transmitting the target material; And it provides a mask that is outside the opening and includes a shield that blocks the target material. Here, the opening is a first region in the center formed in the shape of a convex jar, and a second region formed on both sides of the first region in the long axis direction of the first region and having a width wider than the minimum width of the first region. It includes.

본원의 일 실시예에 따른 마스크의 개구부는 볼록한 항아리 형태로 형성되는 중앙의 제 1 영역을 포함한다.The opening of the mask according to an embodiment of the present application includes a central first region formed in a convex jar shape.

이와 같이 하면, 플라즈마 증착 공정 시의 공정오차로 인해, 중앙영역에서 타겟물질의 두께가 다른 가장자리영역에 비해 얇게 형성되는 것이 보완될 수 있다.In this way, due to a process error during the plasma deposition process, it can be compensated that the thickness of the target material is thinner than other edge areas in the central region.

즉, 개구부의 제 1 영역은 중앙에서 가장자리로 갈수록 점차 좁아지는 항아리 형태이기 때문에, 중앙에서 가장자리로 갈수록 타겟물질의 투과량이 점차 작아진다. 이로써, 공정오차가 보완되므로, 타겟물질의 두께에 대한 균일도가 향상될 수 있다.That is, since the first region of the opening is in the form of a jar that gradually narrows from the center to the edge, the amount of penetration of the target material gradually decreases from the center to the edge. Thus, since the process error is compensated, uniformity with respect to the thickness of the target material can be improved.

또한, 이와 같은 마스크를 이용하여 액티브층을 형성하는 경우, 액티브층의 두께에 대한 균일도가 향상될 수 있고, 그로 인해 박막트랜지스터의 특성에 대한 균일도 및 신뢰도가 향상될 수 있다.In addition, when the active layer is formed using such a mask, the uniformity of the thickness of the active layer may be improved, and accordingly, the uniformity and reliability of the characteristics of the thin film transistor may be improved.

특히, 액티브층이 산화물반도체물질로 형성되는 경우, 액티브층의 두께 균일도가 문턱전압에 더욱 큰 영향을 미치므로, 액티브층의 두께에 대한 균일도가 향상됨으로써, 박막트랜지스터의 균일도 및 신뢰도가 더욱 향상될 수 있다.In particular, when the active layer is formed of an oxide semiconductor material, since the uniformity of the thickness of the active layer has a greater effect on the threshold voltage, the uniformity of the thickness of the active layer is improved, thereby further improving the uniformity and reliability of the thin film transistor. You can.

도 1a는 일반적인 액티브층 형성용 마스크를 나타낸 평면도이다.
도 1b는 도 1a의 마스크를 이용하여 형성된 액티브층의 두께를 나타낸 것이다.
도 2는 본원의 일 실시예에 따른 마스크를 나타낸 평면도이다.
도 3은 도 2의 제 2 영역(A2)을 더욱 상세히 나타낸 평면도이다.
도 4는 도 1a의 일반적인 마스크를 이용하는 경우(EXAMPLE), 및 본원의 일 실시예에 따른 마스크를 이용하는 경우(EMBODIMENT) 각각에 있어서, 액티브층의 영역 별 두께 변화를 나타낸 것이다.
도 5는 본원의 일 실시예에 따른 액티브층 형성용 마스크를 이용한 박막트랜지스터의 제조방법을 나타낸 순서도이다.
도 6a 내지 도 6d는 도 5의 각 단계를 나타낸 공정도이다.1A is a plan view showing a general active layer forming mask.
FIG. 1B shows the thickness of the active layer formed using the mask of FIG. 1A.
2 is a plan view showing a mask according to an embodiment of the present application.
3 is a plan view illustrating the second area A2 of FIG. 2 in more detail.
FIG. 4 illustrates a change in the thickness of each active layer in each of the cases in which the general mask of FIG. 1A is used (EXAMPLE) and the mask according to an embodiment of the present application (EMBODIMENT) is used.
5 is a flowchart illustrating a method of manufacturing a thin film transistor using an active layer forming mask according to an embodiment of the present application.
6A to 6D are process diagrams showing each step of FIG. 5.

이하, 본원의 일 실시예에 따른 액티브층 형성용 마스크 및 이를 이용한 박막트랜지스터의 제조방법에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.Hereinafter, a mask for forming an active layer and a method for manufacturing a thin film transistor using the same according to an embodiment of the present application will be described in detail with reference to the accompanying drawings.

먼저, 도 2 내지 도 4를 참조하여, 본원의 일 실시예에 따른 액티브층 형성용 마스크에 대해 설명한다.First, a mask for forming an active layer according to an embodiment of the present application will be described with reference to FIGS. 2 to 4.

도 2는 본원의 일 실시예에 따른 마스크를 나타낸 평면도이고, 도 3은 도 2의 제 2 영역(A2)을 더욱 상세히 나타낸 평면도이다. 그리고, 도 4는 도 1a의 일반적인 마스크를 이용하는 경우(EXAMPLE), 및 본원의 일 실시예에 따른 마스크를 이용하는 경우(EMBODIMENT) 각각에 있어서, 액티브층의 영역 별 두께 변화를 나타낸 것이다.2 is a plan view showing a mask according to an embodiment of the present application, and FIG. 3 is a plan view showing the second area A2 of FIG. 2 in more detail. And, Figure 4 shows the change in the thickness of each region of the active layer in the case of using the general mask of Figure 1a (EXAMPLE), and when using the mask according to an embodiment of the present application (EMBODIMENT).

도 2에 도시한 바와 같이, 본원의 일 실시예에 따른 액티브층 형성용 마스크(100)는 타겟물질을 투과시키는 개구부(110), 및 개구부(110)의 외곽이고 타겟물질을 차단하는 차폐부(120)를 포함한다.As shown in FIG. 2, the mask 100 for forming an active layer according to an embodiment of the present application includes an opening 110 through which a target material is transmitted, and a shielding part blocking the target material and being an outer part of the opening 110. 120).

개구부(110)는 볼록한 항아리 형태로 형성되는 중앙의 제 1 영역(A1), 제 1 영역(A1)의 장축방향(도 2에서 세로방향임)으로 제 1 영역(A1)의 양측 각각에 나란하게 이어지는 제 2 영역(A2) 및 제 3 영역(A3)을 포함한다.The openings 110 are parallel to both sides of the first region A1 in the long axis direction (in the vertical direction in FIG. 2) of the first region A1 and the first region A1 formed in the form of a convex jar. It includes a second area A2 and a third area A3 that follow.

개구부(110)의 제 1 영역(A1)은 중앙에서 가장자리로 갈수록 너비가 점차 좁아지는 형태, 즉 볼록한 항아리 형태이다.The first area A1 of the opening 110 has a shape in which the width gradually narrows from the center to the edge, that is, a convex jar shape.

이에, 제 1 영역(A1)의 정중앙영역은 제 1 영역(A1) 중 최대너비인 제 1 너비(W1)이다. 그리고, 제 2 영역(A2)과 맞닿는 제 1 영역(A1)의 양측 가장자리영역은 제 1 영역(A1) 중 최소너비인 제 2 너비(W2)이다.Accordingly, the center region of the first area A1 is the first width W1 that is the maximum width of the first area A1. Further, the edge regions on both sides of the first region A1 contacting the second region A2 are the second width W2 that is the minimum width among the first regions A1.

이에, 제 1 영역(A1)의 너비는 정중앙에서 가장자리로 갈수록, 제 1 너비(W1)에서 제 2 너비(W2)로 점차 좁아진다. 즉, 제 1 영역(A1)의 너비는 제 2 영역(A2)에 인접할수록, 제 1 너비(W1)에서 제 2 너비(W2)로 점차 좁아진다.Accordingly, the width of the first region A1 gradually decreases from the first width W1 to the second width W2 as it goes from the center to the edge. That is, as the width of the first region A1 is adjacent to the second region A2, it gradually decreases from the first width W1 to the second width W2.

개구부(110)의 제 2 영역(A2)은 제 1 영역(A1)의 최소너비, 즉 제 2 너비(W2)보다 넓은 너비로 형성된다.The second area A2 of the opening 110 is formed to have a minimum width of the first area A1, that is, a width wider than the second width W2.

그리고, 개구부(110)의 제 3 영역(A3)은 제 1 영역(A1) 양측의 제 2 영역(A2) 각각에 이어지고, 제 1 영역(A1)의 최대너비인 제 1 너비(W1)보다 넓은 제 3 너비(W3)의 직사각형 형태로 형성된다.Further, the third area A3 of the opening 110 extends to each of the second areas A2 on both sides of the first area A1, and is wider than the first width W1 which is the maximum width of the first area A1. It is formed in a rectangular shape with a third width W3.

이와 같이, 제 2 영역(A2)은 제 1 및 제 3 영역(A1, A3) 사이에 형성되므로, 제 2 영역(A2)의 너비는 제 1 영역(A1)에서 제 3 영역(A3)에 인접할수록, 제 2 너비(W2)에서 제 3 너비(W3)로 점차 넓어진다.As described above, since the second region A2 is formed between the first and third regions A1 and A3, the width of the second region A2 is adjacent to the third region A3 in the first region A1. As it is done, it gradually increases from the second width W2 to the third width W3.

특히, 제 2 영역(A2)은 제 1 영역(A1)에 비해 오목하게 파인 형태이다.In particular, the second region A2 is concavely dug compared to the first region A1.

즉, 도 3에 도시한 바와 같이, 제 1 영역(A1)의 단축방향(도 2에서 가로방향임)으로, 제 2 영역(A2)의 양측 변은 제 1 영역(A1)에서 제 3 영역(A3)에 인접할수록, 접선(①, ②, ③, ④)의 기울기의 절대값이 점차 작아지는 곡선으로 이루어진다.That is, as shown in FIG. 3, in the shortening direction of the first area A1 (which is a horizontal direction in FIG. 2), both sides of the second area A2 have a third area (a) in the first area A1. The closer to A3), the more the absolute value of the slope of the tangent line (①, ②, ③, ④) becomes smaller.

달리 설명하면, 제 2 영역(A2)의 양측 변 각각은 곡선 형태이다. 그리고, 제 2 영역(A2)의 변을 따라서, 제 1 영역(A1)에 가장 인접한 제 1 접점의 접선(①)이 제 1 기울기라고 할 때, 제 1 접점보다 제 3 영역(A3)에 인접한 제 2 접점의 접선(②)은 제 1 기울기보다 작은 제 2 기울기이다. 이와 마찬가지로, 제 2 접점보다 제 3 영역(A3)에 인접한 제 3 접점의 접선(③)은 제 2 기울기보다 작은 제 3 기울기이고, 제 3 영역(A3)에 가장 인접한 제 4 접점의 접선(④)은 제 1 내지 제 3 기울기보다 작은 제 4 기울기이다.In other words, both sides of the second region A2 are curved. Then, along the side of the second area A2, when the tangent (①) of the first contact closest to the first area A1 is the first slope, the third area A3 is closer to the first contact than the first contact. The tangent line ② of the second contact point is a second slope smaller than the first slope. Likewise, the tangent line ③ of the third contact point adjacent to the third area A3 than the second contact point is a third slope smaller than the second slope, and the tangent line ④ of the fourth contact point closest to the third area A3. ) Is a fourth slope smaller than the first to third slopes.

이와 같이 본원의 일 실시예에 따른 마스크(100)를 이용하여, 플라즈마 증착 공정을 실시하면, 플라즈마 증착 공정 시의 공정 오차가 보완되어, 타겟물질의 영역 별 두께에 대한 균일도가 향상될 수 있다.As described above, when the plasma deposition process is performed using the mask 100 according to the exemplary embodiment of the present application, process errors in the plasma deposition process are compensated, and uniformity of the thickness of each target material may be improved.

즉, 플라즈마 증착 공정 시, 일측 방향을 기준으로 중앙영역에서 가장자리영역으로 갈수록 증착량이 많아지는 공정오차가 발생하는 경우가 있을 수 있다. 이 경우에, 본원의 일 실시예에 따른 마스크(100)를 이용하면, 마스크(100)의 개구부(110) 중 제 1 영역(A1)에 의해, 타겟물질의 투과량이 중앙영역에서 가장자리영역으로 갈수록 점차 적어짐으로써, 플라즈마 증착 공정 시의 공정오차가 보완될 수 있다. 그러므로, 타겟물질의 두께에 대한 균일도가 향상될 수 있다.That is, in the plasma deposition process, there may be a case where a process error in which the deposition amount increases as it goes from the central region to the edge region based on one side direction may occur. In this case, when using the mask 100 according to an embodiment of the present application, by the first region A1 of the opening 110 of the mask 100, the amount of transmission of the target material from the central region to the edge region By gradually decreasing, a process error in the plasma deposition process can be compensated. Therefore, uniformity with respect to the thickness of the target material can be improved.

이에 대하여, 도 4 및 이하의 표 2를 참조하여 더욱 상세히 설명한다.This will be described in more detail with reference to FIG. 4 and Table 2 below.

이하의 표 2는 도 4에 대한 측정값을 나타낸 것이다.Table 2 below shows the measured values for FIG. 4.

Figure 112013121005827-pat00002
Figure 112013121005827-pat00002

도 4에 도시한 바와 같이, 도 1에 도시한 일반적인 마스크(10)를 이용하여 액티브층을 형성하는 경우(이하 "비교예"라 함), 액티브층의 두께 변화곡선(EXAMPLE)은 비교적 큰 폭으로 변동한다.As shown in FIG. 4, when the active layer is formed using the general mask 10 shown in FIG. 1 (hereinafter referred to as “comparative example”), the thickness change curve EXAMPLE of the active layer is relatively large. Fluctuates.

즉, 표 2에 나타낸 바와 같이, 비교예(EXAMPLE)의 경우, 액티브층 두께의 최대값(Max)은 1523.00이고, 액티브층 두께의 최소값(Min)은 1334.00이므로, 189.00이다. 그리고, 액티브층 두께의 평균(Average)은 1479.13이고, 차이도(Difference ratio)는 6.62%이다.That is, as shown in Table 2, in the case of the comparative example (EXAMPLE), the maximum value (Max) of the active layer thickness is 1523.00, and the minimum value (Min) of the active layer thickness is 1334.00, so it is 189.00. And, the average (Average) of the active layer thickness is 1479.13, the difference ratio (Difference ratio) is 6.62%.

반면, 본원의 일 실시예에 따른 마스크(100)를 이용하여 액티브층을 형성하는 경우, 액티브층의 두께 변화곡선(EMBODIMENT)은 비교예에 비해 작은 폭으로 변동한다.On the other hand, when the active layer is formed using the mask 100 according to the exemplary embodiment of the present application, the thickness change curve (EMBODIMENT) of the active layer fluctuates to a small extent compared to the comparative example.

즉, 표 2에 나타낸 바와 같이, 본원의 일 실시예(EMBODIMENT)의 경우, 액티브층 두께의 최대값(Max)은 1375.00이고, 액티브층 두께의 최소값(Min)은 1304.00이므로, 최대값과 최소값 간의 차이(Max-Min)는 비교예(EXAMPLE)보다 작은 71.00이다. 그리고, 액티브층 두께의 평균(Average)은 1349.43이고, 차이도(Difference ratio)는 비교예(EXAMPLE)보다 작은 2.65%이다.That is, as shown in Table 2, in the case of one embodiment of the present application (EMBODIMENT), the maximum value (Max) of the active layer thickness is 1375.00, and the minimum value (Min) of the active layer thickness is 1304.00, so between the maximum value and the minimum value The difference (Max-Min) is 71.00 smaller than the comparative example (EXAMPLE). And, the average (Average) of the active layer thickness is 1349.43, the difference ratio (Difference ratio) is 2.65% smaller than the comparative example (EXAMPLE).

이상과 같이, 본원의 일 실시예에 따른 마스크(100)를 이용하여 액티브층을 형성하면, 최대값과 최소값 간의 차이(Max-Min) 및 차이도(Difference ratio)가 도 1의 일반적인 마스크(10)를 이용하여 액티브층을 형성하는 비교예(EXAMPLE)에서보다 작아진다.As described above, when the active layer is formed using the mask 100 according to an embodiment of the present application, the difference between the maximum value and the minimum value (Max-Min) and the difference ratio (Difference ratio) is the general mask 10 of FIG. 1. ) To make the active layer smaller than in the comparative example (EXAMPLE).

즉, 본원의 일 실시예에 따른 마스크(100)를 이용하면, 액티브층 두께의 균일도가 향상된다. 그리고, 박막트랜지스터의 초기 문턱전압은 액티브층의 두께에 대응하므로, 액티브층 두께의 균일도가 향상되는 만큼, 박막트랜지스터의 초기 문턱전압에 대한 균일도 및 신뢰도 또한 향상될 수 있다.That is, when using the mask 100 according to an embodiment of the present application, the uniformity of the thickness of the active layer is improved. In addition, since the initial threshold voltage of the thin film transistor corresponds to the thickness of the active layer, the uniformity and reliability of the initial threshold voltage of the thin film transistor can also be improved as the uniformity of the thickness of the active layer is improved.

특히, 액티브층이 산화물반도체물질로 형성되는 경우, 다른 반도체물질(예를 들면, 아몰포스 실리콘 및 폴리 실리콘 등)로 형성되는 경우보다, 액티브층의 두께 변화에 따른 박막트랜지스터의 문턱전압 변화가 더욱 심화되는 것으로 알려져 있다. 여기서, 산화물반도체물질은 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf, Al 및 Zr 중에서 선택된다. 예시적으로, 산화물반도체는 IGZO(In-Ga-Zn-Oxide)일 수 있다.In particular, when the active layer is formed of an oxide semiconductor material, the threshold voltage change of the thin film transistor according to the thickness change of the active layer is more than that of other semiconductor materials (for example, amorphous silicon and polysilicon). It is known to deepen. Here, the oxide semiconductor material is AxByCzO (x, y, z ≥ 0), and each of A, B, and C is selected from Zn, Cd, Ga, In, Sn, Hf, Al, and Zr. For example, the oxide semiconductor may be In-Ga-Zn-Oxide (IGZO).

이에, 액티브층이 산화물반도체물질로 형성되는 경우, 본원의 일 실시예에 따른 마스크(100)를 이용하여 액티브층을 형성하면, 액티브층의 두께에 대한 균일도가 향상됨에 따른 박막트랜지스터의 초기 문턱전압에 대한 균일도 및 신뢰도가 더욱 향상될 수 있다.Accordingly, when the active layer is formed of an oxide semiconductor material, when the active layer is formed using the mask 100 according to an embodiment of the present application, the initial threshold voltage of the thin film transistor according to the improvement in uniformity of the thickness of the active layer Uniformity and reliability for can be further improved.

다음, 도 5 및 도 6a 내지 도 6d를 참조하여, 본원의 일 실시예에 따른 마스크를 이용하여 박막트랜지스터를 제조하는 방법에 대해 설명한다.Next, a method of manufacturing a thin film transistor using a mask according to an embodiment of the present application will be described with reference to FIGS. 5 and 6A to 6D.

도 5는 본원의 일 실시예에 따른 액티브층 형성용 마스크를 이용한 박막트랜지스터의 제조방법을 나타낸 순서도이고, 도 6a 내지 도 6d는 도 5의 각 단계를 나타낸 공정도이다.5 is a flowchart illustrating a method of manufacturing a thin film transistor using an active layer forming mask according to an embodiment of the present application, and FIGS. 6A to 6D are process diagrams showing each step of FIG. 5.

도 5에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터의 제조방법은 기판 상에 게이트전극을 형성하는 단계(S10), 기판 상의 전면에 게이트전극을 덮는 게이트절연막을 형성하는 단계(S20), 도 2 및 도 3에 도시한 마스크(100)를 장착한 상태에서, 플라즈마 증착 방식을 이용하여, 게이트절연막 상에 게이트전극의 적어도 일부와 오버랩하는 액티브층을 형성하는 단계(S30), 및 게이트절연막 상에 액티브층의 양측에 접하고 상호 이격하는 소스 및 드레인전극을 형성하는 단계(S40)를 포함한다.As shown in FIG. 5, a method of manufacturing a thin film transistor according to an embodiment of the present application includes forming a gate electrode on a substrate (S10), and forming a gate insulating film covering the gate electrode on the front surface of the substrate (S20). ), Forming the active layer overlapping at least a portion of the gate electrode on the gate insulating film using the plasma deposition method in a state in which the mask 100 shown in FIGS. 2 and 3 is mounted (S30), and And forming source and drain electrodes contacting both sides of the active layer and spaced apart from each other on the gate insulating layer (S40).

도 6a에 도시한 바와 같이, 기판(201) 상에 게이트전극(GE)을 형성한다. (S10)6A, a gate electrode GE is formed on the substrate 201. (S10)

도 6b에 도시한 바와 같이, 기판(201) 상의 전면에 절연물질을 적층하여, 게이트전극(GE)을 덮는 게이트절연막(202)을 형성한다. (S20)6B, an insulating material is stacked on the entire surface of the substrate 201 to form a gate insulating layer 202 covering the gate electrode GE. (S20)

도 6c에 도시한 바와 같이, 복수의 자석(311, 312, 313)을 포함하여 소정의 자기장을 발생시키는 플레이트(300) 상에 기판(201)을 올려놓고, 본원의 일 실시예에 따른 마스크(100)를 게이트절연막(202) 상에 장착한 상태에서, 플라즈마(PLASMA) 증착 방식(PLASMA)을 이용하여, 게이트절연막(202) 상에 액티브층(ACT)을 형성한다. (S30)As shown in FIG. 6C, a substrate 201 is placed on a plate 300 that includes a plurality of magnets 311, 312, and 313 to generate a predetermined magnetic field, and the mask according to an embodiment of the present application ( In a state in which 100) is mounted on the gate insulating film 202, an active layer ACT is formed on the gate insulating film 202 using a plasma (PLASMA) deposition method (PLASMA). (S30)

액티브층(ACT)은 산화물반도체(Oxide Semiconductor), 폴리실리콘(poly Silicon: 결정질 실리콘) 및 아몰포스 실리콘(amorphous Silicon: a-Si: 비결정질 실리콘) 중 어느 하나로 형성될 수 있다.The active layer ACT may be formed of any one of oxide semiconductor, poly silicon (crystalline silicon), and amorphous silicon (a-Si: amorphous silicon).

특히, 액티브층(ACT)은 결정질실리콘(poly Silicon)에 비해 저온분위기에서 형성 가능하고, 비정질실리콘(a-Si)에 비해 높은 캐리어 이동도 및 안정적인 정전특성을 갖는 산화물반도체(Oxide Semiconductor)물질로 형성될 수 있다.In particular, the active layer (ACT) can be formed in a low-temperature atmosphere compared to crystalline silicon (poly silicon), and is an oxide semiconductor material having high carrier mobility and stable electrostatic properties compared to amorphous silicon (a-Si). Can be formed.

여기서, 산화물반도체물질은 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf, Al 및 Zr 중에서 선택된다. 예시적으로, 산화물반도체는 IGZO(In-Ga-Zn-Oxide)일 수 있다.Here, the oxide semiconductor material is AxByCzO (x, y, z ≥ 0), and each of A, B, and C is selected from Zn, Cd, Ga, In, Sn, Hf, Al, and Zr. For example, the oxide semiconductor may be In-Ga-Zn-Oxide (IGZO).

더불어, 도 6c의 도시와 같이, 플레이트(300) 하부에 구비된 복수의 자석(311, 312, 313)에 의해, 플라즈마의 증착을 돕는 소정의 자기장이 발생된다.In addition, as illustrated in FIG. 6C, a predetermined magnetic field that helps deposition of plasma is generated by the plurality of magnets 311, 312, and 313 provided under the plate 300.

즉, 상호 이웃하는 중앙의 자석(311)과 그 양측의 자석(312, 313) 각각 사이에서 자기장(얇은 실선의 곡선임)이 발생한다. 그 외에도, 중앙의 자석(311)을 사이에 두고 다소 멀리 이격된 양측의 자석(312, 313) 사이에서도 자기장(얇은 일점쇄선의 곡선임)이 발생한다.That is, a magnetic field (which is a thin solid curve) is generated between the magnets 311 in the center of each other and the magnets 312 and 313 on both sides. In addition, a magnetic field (which is a curve of a thin one-dot chain line) also occurs between the magnets 312 and 313 on both sides spaced slightly apart with the center magnet 311 therebetween.

이와 같이, 플레이트(300)에 의한 자기장의 방향 및 자속밀도가 영역 별로 상이함에 따라, 영역 별로 타겟물질의 증착량이 달라질 수 있다. 즉, 플라즈마 적층 방식을 이용하는 경우, 반도체물질의 증착량이 중앙영역에 비해 가장자리영역에서 더 많은 공정오차가 발생할 수 있다.As described above, as the direction and magnetic flux density of the magnetic field by the plate 300 differs for each region, the deposition amount of the target material may vary for each region. That is, in the case of using the plasma lamination method, more process errors may occur in the edge region than in the central region.

그러나, 본원의 일 실시예에 따른 마스크(100)를 이용함으로써, 플라즈마 적층 방식에 따른 공정오차가 보완될 수 있다.However, by using the mask 100 according to an embodiment of the present application, a process error according to the plasma lamination method can be compensated.

구체적으로, 본원의 일 실시예에 따른 마스크(100)는 앞서 도 2 내지 도 4를 참조하여 설명한 바와 같이, 중앙영역에서 가장자리영역으로 갈수록, 더 적은 양의 타겟물질(즉, 반도체물질)을 투과한다.Specifically, as described above with reference to FIGS. 2 to 4, the mask 100 according to an exemplary embodiment of the present application transmits a smaller amount of the target material (ie, semiconductor material) from the central region to the edge region. do.

즉, 마스크(100)에 대한 반도체물질의 투과량(도 6c에서 점선 화살표로 표시함)은 가장자리영역(A2, A3)일수록 더 적어진다.That is, the amount of transmission of the semiconductor material to the mask 100 (indicated by the dotted arrow in FIG. 6C) is less in the edge regions A2 and A3.

달리 설명하면, 플라즈마 증착 방식에 따른 공정오차에 의해, 중앙영역(A2)에서 반도체물질의 증착량은 가장자리영역(A2, A3)에서보다 적은 반면, 마스크(100)에 의해 중앙영역(A2)에서 반도체물질의 투과량은 가장자리영역(A2, A3)보다 많다.In other words, due to a process error according to the plasma deposition method, the deposition amount of the semiconductor material in the central region A2 is less than that in the edge regions A2 and A3, whereas in the central region A2 by the mask 100 The amount of permeation of the semiconductor material is greater than the edge regions A2 and A3.

이와 같이, 플라즈마 증착 방식에 따른 공정오차를 보완할 수 있는 형상의 개구부(110)를 갖는 마스크(100)에 의해, 액티브층(ACT)의 두께에 대한 균일도가 향상될 수 있다. 그로 인해, 박막트랜지스터(TFT)의 초기 문턱전압에 대한 균일도 및 신뢰도가 향상될 수 있다.As described above, the uniformity with respect to the thickness of the active layer ACT may be improved by the mask 100 having the opening 110 having a shape that can compensate for a process error according to the plasma deposition method. Therefore, the uniformity and reliability of the initial threshold voltage of the thin film transistor (TFT) can be improved.

특히, 액티브층(ACT)이 산화물반도체물질로 형성되는 경우, 액티브층(ACT)의 두께 변화에 따른 박막트랜지스터(TFT)의 초기 문턱전압 변화가 심화되는 경향이 있으므로, 본원의 일 실시예에 따른 마스크(100)를 이용하여, 액티브층(ACT)의 두께에 대한 균일도를 향상시킴으로써, 박막트랜지스터(TFT)의 초기 문턱전압에 대한 균일도 및 신뢰도가 더욱 향상될 수 있다.In particular, when the active layer ACT is formed of an oxide semiconductor material, since the initial threshold voltage change of the thin film transistor TFT according to the change in the thickness of the active layer ACT tends to be intensified, according to an embodiment of the present application By using the mask 100 to improve the uniformity of the thickness of the active layer ACT, the uniformity and reliability of the initial threshold voltage of the thin film transistor TFT may be further improved.

이어서, 도 6d에 도시한 바와 같이, 게이트절연막(202) 상에, 액티브층(ACT)의 양측에 접하고, 상호 이격하는 소스 및 드레인전극(SE, DE)을 형성한다. (S40)Subsequently, as shown in FIG. 6D, on the gate insulating film 202, source and drain electrodes SE and DE that are in contact with both sides of the active layer ACT and are spaced apart from each other are formed. (S40)

이로써, 게이트전극(GE), 액티브층(ACT), 소스 및 드레인전극(SE, DE)을 포함하는 박막트랜지스터가 제조된다.Thus, a thin film transistor including a gate electrode GE, an active layer ACT, and source and drain electrodes SE and DE is manufactured.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications and changes are possible within the scope of the present invention without departing from the technical spirit of the present invention. It will be clear to those who have the knowledge of

100: 마스크 110: 개구부
120: 차폐부
A1: 중앙의 제 1 영역
A2, A3: 제 1 영역의 양측 각각에 이어지는 제 2 및 제 3 영역
W1: 제 1 영역의 최대너비
W2: 제 1 영역의 최소너비
W3: 제 3 영역의 너비
201: 기판 GE: 게이트전극
202: 게이트절연막 ACT: 액티브층
300: 플레이트 311, 312, 313: 자석
SE, DE: 소스 및 드레인전극100: mask 110: opening
120: shield
A1: Central first area
A2, A3: the second and third regions, respectively, on both sides of the first region
W1: maximum width of the first area
W2: Minimum width of the first area
W3: width of the third area
201: Substrate GE: Gate electrode
202: gate insulating film ACT: active layer
300: plate 311, 312, 313: magnet
SE, DE: source and drain electrodes

Claims (7)

타겟물질을 선택적으로 형성하기 위한 마스크에 있어서,
상기 타겟물질을 투과시키는 개구부; 및
상기 개구부 외곽이고 상기 타겟물질을 차단하는 차폐부를 포함하고,
상기 개구부는
볼록한 항아리 형태로 형성되는 중앙의 제 1 영역과,
상기 제 1 영역의 장축방향으로 상기 제 1 영역의 양측에 이어지고 상기 제 1 영역의 최소너비보다 넓은 너비로 형성되는 제 2 영역을 포함하는 마스크.In the mask for selectively forming a target material,
An opening for transmitting the target material; And
It is outside the opening and includes a shield that blocks the target material,
The opening
A first central region formed in a convex jar shape,
A mask comprising a second region extending on both sides of the first region in a long axis direction of the first region and having a width wider than a minimum width of the first region. 제 1 항에 있어서,
상기 제 1 영역의 중앙은 상기 제 1 영역 중 최대 너비인 제 1 너비이고,
상기 제 1 영역의 양측 가장자리는 상기 제 1 영역 중 최소 너비인 제 2 너비이며,
상기 제 1 영역의 너비는 상기 중앙에서 가장자리로 갈수록, 상기 제 1 너비에서 상기 제 2 너비로 점차 좁아지는 마스크.According to claim 1,
The center of the first area is a first width that is the maximum width of the first area,
Both edges of the first area are the second width, which is the minimum width of the first area,
The width of the first area is gradually reduced from the center to the edge, the mask gradually narrowing from the first width to the second width. 제 2 항에 있어서,
상기 개구부는
상기 제 1 영역 양측의 상기 제 2 영역 각각에 이어지고, 상기 제 1 너비보다 넓은 제 3 너비의 직사각형 형태로 형성되는 제 3 영역을 더 포함하고,
상기 제 2 영역의 너비는 상기 제 1 영역에서 상기 제 3 영역에 인접할수록, 상기 제 2 너비에서 상기 제 3 너비로 점차 넓어지는 마스크.According to claim 2,
The opening
Further comprising a third region that is connected to each of the second regions on both sides of the first region, and is formed in a rectangular shape of a third width wider than the first width,
The width of the second region is closer to the third region in the first region, and the mask gradually widens from the second width to the third width. 제 3 항에 있어서,
상기 제 2 영역의 양측 변은 상기 제 1 영역에서 상기 제 3 영역에 인접할수록 접선의 기울기의 절대값이 점차 작아지는 곡선으로 이루어지는 마스크.The method of claim 3,
A mask formed of curves on which both sides of the second region are adjacent to the third region in the first region, such that the absolute value of the slope of the tangent gradually decreases. 제 1 항 내지 제 4 항 중 어느 한 항에 따른 마스크를 이용하여, 박막트랜지스터를 제조하는 방법에 있어서,
기판 상에 게이트전극을 형성하는 단계;
상기 기판 상의 전면에 상기 게이트전극을 덮는 게이트절연막을 형성하는 단계;
상기 마스크를 이용하여, 상기 게이트절연막 상에 상기 게이트전극과 오버랩하는 액티브층을 형성하는 단계; 및
상기 게이트절연막 상에, 상기 액티브층의 양측에 접하고 상호 이격하는 소스전극 및 드레인전극을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법.In the method of manufacturing a thin film transistor using the mask according to any one of claims 1 to 4,
Forming a gate electrode on the substrate;
Forming a gate insulating film covering the gate electrode on the front surface of the substrate;
Forming an active layer overlapping the gate electrode on the gate insulating layer by using the mask; And
And forming a source electrode and a drain electrode contacting both sides of the active layer and spaced apart from each other on the gate insulating film. 제 5 항에 있어서,
상기 액티브층을 형성하는 단계에서,
상기 액티브층은 산화물반도체로 형성되고,
상기 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf, Al 및 Zr 중에서 선택되는 박막트랜지스터의 제조방법.The method of claim 5,
In the step of forming the active layer,
The active layer is formed of an oxide semiconductor,
The oxide semiconductor is AxByCzO (x, y, z ≥ 0), each of A, B and C is a method of manufacturing a thin film transistor selected from Zn, Cd, Ga, In, Sn, Hf, Al and Zr. 제 6 항에 있어서,
상기 산화물반도체는 IGZO(In-Ga-Zn-Oxide)인 박막트랜지스터의 제조방법.The method of claim 6,
The oxide semiconductor is a method of manufacturing a thin film transistor of IGZO (In-Ga-Zn-Oxide).
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