KR102085828B1 - Solar cell and method for manufacturing the same - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 베이스 영역과 도핑 영역을 포함하는 반도체 기판; 상기 반도체 기판 위에 형성되는 도전형 영역; 및 상기 도전형 영역에 연결되는 전극을 포함한다. 상기 도전형 영역은, 제1 도전형을 가지는 제1 도전형 영역과, 상기 제1 도전형 영역과 이격되어 위치하며 상기 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역을 포함한다. 상기 도핑 영역은, 적어도 상기 반도체 기판에서 상기 제1 및 제2 도전형 영역과 서로 겹치지 않는 영역에 형성되는 제1 부분을 포함한다. A solar cell according to an embodiment of the present invention includes a semiconductor substrate including a base region and a doped region; A conductive region formed on the semiconductor substrate; And an electrode connected to the conductive region. The conductive type region may include a first conductive type region having a first conductive type and a second conductive type region having a second conductive type opposite to the first conductive type and positioned apart from the first conductive type region. Include. The doped region may include at least a first portion formed in a region of the semiconductor substrate that does not overlap with the first and second conductivity-type regions.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME

본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로, 좀더 상세하게는, 후면 전극 구조의 태양 전지 및 이의 제조 방법에 관한 것이다. The present invention relates to a solar cell and a method of manufacturing the same, and more particularly, to a solar cell and a method of manufacturing the back electrode structure.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. As the recent depletion of existing energy resources such as oil and coal is expected, interest in alternative energy to replace them is increasing. Among them, solar cells are in the spotlight as next-generation cells that convert solar energy into electrical energy.

이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.In such solar cells can be produced by forming various layers and electrodes according to design. However, solar cell efficiency may be determined according to the design of these various layers and electrodes. In order to commercialize solar cells, low efficiency must be overcome, and various layers and electrodes need to be designed to maximize solar cell efficiency.

본 발명은 효율 및 생산성을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다. The present invention is to provide a solar cell and a method of manufacturing the same that can improve the efficiency and productivity.

본 발명의 실시예에 따른 태양 전지는, 베이스 영역과 도핑 영역을 포함하는 반도체 기판; 상기 반도체 기판 위에 형성되는 도전형 영역; 및 상기 도전형 영역에 연결되는 전극을 포함한다. 상기 도전형 영역은, 제1 도전형을 가지는 제1 도전형 영역과, 상기 제1 도전형 영역과 이격되어 위치하며 상기 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역을 포함한다. 상기 도핑 영역은, 적어도 상기 반도체 기판에서 상기 제1 및 제2 도전형 영역과 서로 겹치지 않는 영역에 형성되는 제1 부분을 포함한다. A solar cell according to an embodiment of the present invention includes a semiconductor substrate including a base region and a doped region; A conductive region formed on the semiconductor substrate; And an electrode connected to the conductive region. The conductive type region may include a first conductive type region having a first conductive type and a second conductive type region having a second conductive type opposite to the first conductive type and positioned apart from the first conductive type region. Include. The doped region may include at least a first portion formed in a region of the semiconductor substrate that does not overlap with the first and second conductivity-type regions.

상기 도핑 영역은, 상기 반도체 기판에서 상기 제1 및 제2 도전형 영역의 하부에서 이에 대응하도록 형성되는 제2 부분을 더 포함할 수 있다. The doped region may further include a second portion formed to correspond to the lower portion of the first and second conductivity-type regions in the semiconductor substrate.

상기 제2 부분이 상기 반도체 기판에서 상기 제1 도전형 영역의 하부에서 이에 대응하도록 형성되고, 상기 도핑 영역의 상기 제1 및 제2 부분이 p형을 가질 수 있다. The second portion may be formed to correspond to the lower portion of the first conductivity type region in the semiconductor substrate, and the first and second portions of the doped region may have a p-type.

상기 제2 부분이 상기 반도체 기판에서 상기 제1 도전형 영역의 하부에서 이에 대응하도록 형성되고, 상기 제1 부분 및 상기 제2 부분이 제1 도전형을 가지며, 상기 제2 부분의 도핑 농도가 상기 제1 부분의 도핑 농도와 같거나 그보다 크고, 상기 제1 도전형 영역의 도핑 농도가 상기 제2 부분의 도핑 농도와 같거나 그보다 클 수 있다. The second portion is formed to correspond to the lower portion of the first conductivity type region in the semiconductor substrate, the first portion and the second portion has a first conductivity type, the doping concentration of the second portion is The doping concentration of the first portion may be equal to or greater than the doping concentration of the first portion, and the doping concentration of the first conductivity type region may be the same or greater than the doping concentration of the second portion.

상기 제1 도전형 영역의 전체 면적과 상기 제2 도전형 영역의 전체 면적의 차이가 10% 이내일 수 있다. A difference between the total area of the first conductivity type region and the total area of the second conductivity type region may be within 10%.

상기 반도체 기판의 전체 면적에 대한 상기 제1 도전형 영역의 면적 비율이 20% 이하이고, 상기 반도체 기판의 전체 면적에 대한 상기 제2 도전형 영역의 면적 비율이 20% 이하일 수 있다. The area ratio of the first conductivity type region to the total area of the semiconductor substrate may be 20% or less, and the area ratio of the second conductivity type region to the total area of the semiconductor substrate may be 20% or less.

상기 제1 도전형 영역의 폭이 50um 내지 200um이고, 상기 제2 도전형 영역의 폭이 50um 내지 200um이며, 상기 제1 도전형 영역의 피치가 500um 내지 1000um이고, 상기 제2 도전형 영역의 피치가 500um 내지 1000um일 수 있다. The width of the first conductivity type region is 50um to 200um, the width of the second conductivity type region is 50um to 200um, the pitch of the first conductivity type region is 500um to 1000um, and the pitch of the second conductivity type region May be 500 um to 1000 um.

상기 도핑 영역이 상기 제1 도전형을 가지고 상기 베이스 영역이 상기 제2 도전형을 가질 수 있다. The doped region may have the first conductivity type and the base region may have the second conductivity type.

상기 제1 도전형 영역과 상기 제2 도전형 영역이 상기 반도체 기판의 일면 위에 위치하고, 상기 도핑 영역이 상기 반도체 기판의 일면 쪽에서 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이의 공간에 대응하여 위치하며, 상기 반도체 기판의 타면에 요철이 형성될 수 있다. The first conductivity type region and the second conductivity type region are located on one surface of the semiconductor substrate, and the doping region corresponds to a space between the first conductivity type region and the second conductivity type region on one surface side of the semiconductor substrate. The convex and concave may be formed on the other surface of the semiconductor substrate.

상기 제1 도전형 영역과 상기 제2 도전형 영역이 상기 반도체 기판의 일면 위에 위치할 수 있다. 상기 반도체 기판의 일면은, 상기 제1 도전형 영역 및 상기 제2 도전형 영역이 형성된 부분에 대응하는 제1 표면과, 상기 제1 부분에 위치하는 제2 표면을 포함할 수 있다. 상기 제1 표면과 상기 제2 표면의 표면 거칠기가 서로 다른 태양 전지. The first conductivity type region and the second conductivity type region may be located on one surface of the semiconductor substrate. One surface of the semiconductor substrate may include a first surface corresponding to a portion where the first conductivity type region and the second conductivity type region are formed, and a second surface positioned at the first portion. A solar cell having different surface roughnesses of the first surface and the second surface.

상기 제1 도전형 영역과 상기 제2 도전형 영역이 상기 반도체 기판의 일면 위에 위치하고, 상기 반도체 기판의 일면은, 상기 제1 도전형 영역 및 상기 제2 도전형 영역이 형성된 부분에 대응하는 제1 표면과, 상기 제1 부분에 위치하는 제2 표면을 포함할 수 있다. 상기 제2 표면에 요철이 형성될 수 있다. The first conductivity type region and the second conductivity type region are positioned on one surface of the semiconductor substrate, and one surface of the semiconductor substrate corresponds to a portion where the first conductivity type region and the second conductivity type region are formed. A surface and a second surface positioned at the first portion. Unevenness may be formed on the second surface.

상기 도전형 영역과 상기 반도체 기판 사이에 터널링층이 위치할 수 있다. A tunneling layer may be positioned between the conductive region and the semiconductor substrate.

상기 도전형 영역이 다결정 또는 미세 결정 반도체를 포함할 수 있다. The conductive region may include a polycrystalline or microcrystalline semiconductor.

상기 반도체 기판의 일면 위에서 상기 도전형 영역을 덮도록 형성되며 상기 도전형 영역과 상기 전극을 연결하는 관통홀을 가지는 절연층을 더 포함할 수 있다. 상기 전극이 상기 절연층 위에서 상기 도전형 영역의 상부면 위, 상기 도전형 영역의 측면 위 및 상기 반도체 기판의 위에 걸쳐서 형성될 수 있다. The semiconductor device may further include an insulating layer formed on one surface of the semiconductor substrate to cover the conductive region and having a through hole connecting the conductive region and the electrode. The electrode may be formed over the insulating layer on an upper surface of the conductive region, on a side surface of the conductive region, and over the semiconductor substrate.

한편, 본 발명의 실시예에 따른 태양 전지의 제조 방법은, 베이스 영역을 포함하는 반도체 기판을 준비하는 단계; 상기 반도체 기판 위에 반도체층을 형성하는 단계; 제1 패턴을 가지는 제1 반도체층과 제2 패턴을 가지는 제2 반도체층을 가지도록 상기 반도체층을 패터닝하는 단계; 상기 반도체 기판에서 상기 패터닝된 제1 및 제2 반도체층과 겹치지 않은 영역의 도펀트를 도핑하여 도핑 영역의 제1 부분을 형성하고, 상기 제1 및 제2 반도체층에 도펀트를 도핑하여 제1 및 제2 도전형 영역을 포함하는 도전형 영역을 형성하는 도핑 단계; 및 상기 도전형 영역에 연결되는 전극을 형성하는 단계를 포함한다. On the other hand, the solar cell manufacturing method according to an embodiment of the present invention, preparing a semiconductor substrate including a base region; Forming a semiconductor layer on the semiconductor substrate; Patterning the semiconductor layer to have a first semiconductor layer having a first pattern and a second semiconductor layer having a second pattern; Dopants of regions that do not overlap with the patterned first and second semiconductor layers in the semiconductor substrate are formed to form first portions of the doped regions, and dopants are doped in the first and second semiconductor layers to form first and second semiconductor layers. A doping step of forming a conductive region comprising a two conductive region; And forming an electrode connected to the conductive region.

상기 도핑 단계 중 상기 도전형 영역을 형성하는 공정에서는, 열처리에 의하여 상기 반도체층을 결정화할 수 있다. In the step of forming the conductive region during the doping step, the semiconductor layer may be crystallized by heat treatment.

상기 도핑 단계 중 상기 도전형 영역을 형성하는 단계에서는, 열처리에 의하여 상기 제1 또는 제2 도전형 영역의 상기 도펀트가 상기 반도체 기판으로 확산하여 상기 도핑 영역의 제2 부분을 형성할 수 있다. In the forming of the conductive region during the doping step, the dopant of the first or second conductive region may be diffused into the semiconductor substrate by heat treatment to form a second portion of the doped region.

상기 도핑 영역의 상기 제1 부분을 형성하는 단계와 상기 도전형 영역을 형성하는 단계가 한 번의 열처리에 의하여 동시에 수행될 수 있다. The forming of the first portion of the doped region and the forming of the conductive region may be simultaneously performed by one heat treatment.

상기 반도체층을 패터닝하는 단계와 상기 도핑 단계 사이에, 상기 반도체 기판의 일면에서 상기 패터닝된 제1 및 제2 반도체층이 형성되지 않은 영역을 텍스쳐링하여 요철을 형성할 수 있다. Between the patterning of the semiconductor layer and the doping step, irregularities may be formed by texturing a region where the patterned first and second semiconductor layers are not formed on one surface of the semiconductor substrate.

상기 반도체층을 형성하는 단계에서는, 실리콘 포함 기체와 산소 기체를 주입하는 증착에 의하여 상기 반도체 기판 위에 산화물층을 형성하는 공정과, 상기 산소 기체 없이 상기 실리콘 포함 기체를 주입하는 증착에 의하여 상기 산화물층 위에 상기 반도체층을 형성하는 공정을 포함할 수 있다. In the forming of the semiconductor layer, forming an oxide layer on the semiconductor substrate by deposition injecting a silicon containing gas and an oxygen gas, and depositing the oxide layer in the silicon layer without the oxygen gas. And forming the semiconductor layer thereon.

본 발명의 실시예에 따른 태양 전지에 의하면, 반도체 기판의 일면 위에 위치한 제1 및 제2 도전형 영역의 사이 공간에 대응하는 영역에 도핑 영역의 제1 부분을 형성하여, 우수한 이동도를 가지는 도핑 영역을 충분하게 확보할 수 있다. 그리고 제1 및/또는 제2 도전형 영역의 하부에 이에 대응하도록 도핑 영역의 제2 부분을 더 형성하여 원하는 도핑 부분을 충분한 면적으로 형성할 수 있다. 특히, 도핑 영역의 제1 부분이 에미터 영역을 구성하도록 하면, 광전 변환이 넓은 면적에서 충분하게 이루어질 수 있도록 할 수 있다.According to the solar cell according to the embodiment of the present invention, the first portion of the doped region is formed in a region corresponding to the space between the first and second conductivity-type regions located on one surface of the semiconductor substrate, doping having excellent mobility Sufficient area can be secured. In addition, a second portion of the doped region may be further formed below the first and / or second conductivity type region to form a desired doped portion in sufficient area. In particular, when the first portion of the doped region constitutes the emitter region, it is possible to allow the photoelectric conversion to be sufficiently made in a large area.

이때, 제1 및 제2 도전형 영역이 제1 및 제2 전극에 연결되므로 도핑 영역의 도핑 농도는 낮은 수준으로 유지할 수 있다. 이에 의하여 재결합 특성을 개선하여 개방 전압을 향상할 수 있다. 이에 의하여 태양 전지의 효율을 향상할 수 있다. 또한, 제1 및 제2 도전형 영역의 면적을 줄여 제1 및 제2 도전형 영역의 면적 증가 시 발생할 수 있는 열적 스트레스 문제를 방지할 수 있다. 이에 의하여 태양 전지의 열적 안정성을 향상하여 신뢰성을 향상할 수 있다. In this case, since the first and second conductivity-type regions are connected to the first and second electrodes, the doping concentration of the doped region may be maintained at a low level. As a result, the recombination characteristic can be improved to improve the open circuit voltage. Thereby, the efficiency of a solar cell can be improved. In addition, the area of the first and second conductivity-type regions may be reduced to prevent thermal stress that may occur when the area of the first and second conductivity-type regions is increased. Thereby, thermal stability of a solar cell can be improved and reliability can be improved.

본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하면, 상술한 바와 같이 우수한 특성을 가지는 태양 전지를 간단한 공정에 의하여 제조할 수 있다. According to the solar cell manufacturing method according to the embodiment of the present invention, a solar cell having excellent characteristics as described above can be manufactured by a simple process.

도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 일 예를 개략적으로 도시한 후면 부분 평면도이다.
도 3은 도 1에 도시한 태양 전지의 다른 예를 개략적으로 도시한 후면 부분 평면도이다.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 5는 본 발명의 변형예에 따른 태양 전지의 제조 방법의 일부 공정을 도시한 단면도이다.
도 6a 내지 도 6b는 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법의 일부 공정을 도시한 단면도들이다.1 is a cross-sectional view showing a solar cell according to an embodiment of the present invention.
FIG. 2 is a plan view illustrating a rear portion of the solar cell illustrated in FIG. 1.
3 is a rear plan view schematically illustrating another example of the solar cell illustrated in FIG. 1.
4A to 4L are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
5 is a cross-sectional view showing some processes of a method of manufacturing a solar cell according to a modification of the present invention.
6A to 6B are cross-sectional views illustrating some processes of a method of manufacturing a solar cell according to another embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; However, the present invention is not limited to these embodiments and may be modified in various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, illustrations of parts not related to the description are omitted in order to clearly and briefly describe the present invention, and the same reference numerals are used for the same or extremely similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced for the sake of clarity. The thickness, the width, and the like of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. And when any part in the specification to "include" other parts, unless otherwise stated, does not exclude other parts and may further include other parts. Further, when a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the case where the other part is "just above" but also the other part located in the middle. When parts such as layers, films, regions, plates, etc. are "just above" another part, it means that no other part is located in the middle.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. Hereinafter, a solar cell and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다. 1 is a cross-sectional view showing a solar cell according to an embodiment of the present invention.

도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(110) 및 도핑 영역(120)을 포함하는 반도체 기판(10)과, 반도체 기판(10)의 일면(일 예로, 반도체 기판(10)의 후면) 쪽에 위치하는 도전형 영역(32, 34)과, 도전형 영역(32, 34)에 연결되는 전극(42, 44)을 포함한다. 도전형 영역(32, 34)은, 제1 패턴을 가지며 제1 도전형을 가지는 제1 도전형 영역(32)과, 제2 패턴을 가지며 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역(34)을 포함한다. 전극(42, 44)은 제1 도전형 영역(32)에 연결되는 제1 전극(42)과 제2 도전형 영역(34)에 연결되는 제2 전극(44)을 포함한다. 도핑 영역(120)은 적어도 제1 및 제2 도전형 영역(32, 34)에 대응하지 않는 영역 또는 겹치지 않는 영역에 형성된 제1 부분(122)을 포함하고, 제2 부분(124)을 더 포함할 수 있다. 그리고 태양 전지(100)가 터널링층(20), 절연층(22), 패시베이션막(24), 반사 방지막(26) 등을 더 포함할 수 있다. 여기서, 제1 및 제2 도전형 영역, 그리고 제1 및 제2 전극의 용어 등은 구별을 위하여 임의로 사용한 것으로 본 발명이 이에 한정되는 것은 아니다.Referring to FIG. 1, the solar cell 100 according to the present exemplary embodiment includes a semiconductor substrate 10 including a base region 110 and a doped region 120, and one surface of the semiconductor substrate 10 (for example, Conductive regions 32 and 34 positioned on the back side of the semiconductor substrate 10 and electrodes 42 and 44 connected to the conductive regions 32 and 34. The conductive regions 32 and 34 are formed of a first conductive region 32 having a first pattern and having a first conductivity type, and a second conductive type having a second pattern and opposite to the first conductive type. Two conductive regions 34. The electrodes 42 and 44 include a first electrode 42 connected to the first conductivity type region 32 and a second electrode 44 connected to the second conductivity type region 34. The doped region 120 includes a first portion 122 formed in a region that does not correspond to or overlaps with at least the first and second conductivity-type regions 32 and 34, and further includes a second portion 124. can do. The solar cell 100 may further include a tunneling layer 20, an insulating layer 22, a passivation film 24, an anti-reflection film 26, and the like. Here, the terms of the first and second conductivity-type regions and the first and second electrodes are used arbitrarily for the purpose of differentiation, and the present invention is not limited thereto.

반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하는 베이스 영역(110)을 포함할 수 있다. 본 실시예의 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질(단결정 또는 다결정) 실리콘을 포함할 수 있다. 일 예로, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 실리콘 기판(일 예로, 단결정 실리콘 웨이퍼)으로 구성될 수 있다. 그리고 제2 도전형 도펀트는 n형 또는 p형일 수 있다. n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있고, p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 pn 접합을 형성하는 p형의 에미터 영역을 넓게 형성할 수 있다. 이에 의하여 넓은 면적을 가지는 p형의 에미터 영역이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. The semiconductor substrate 10 may include a base region 110 including the second conductivity type dopant at a relatively low doping concentration. The base region 110 of the present embodiment may include crystalline (monocrystalline or polycrystalline) silicon containing the second conductivity type dopant. For example, the base region 110 may be formed of a single crystal silicon substrate (eg, a single crystal silicon wafer) including a second conductivity type dopant. The second conductivity type dopant may be n-type or p-type. As the n-type dopant, Group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) can be used. As the p-type dopant, boron (B), aluminum (Al) and gallium are used. Group 3 elements such as (Ga) and indium (In) can be used. For example, when the base region 110 has an n-type, a p-type emitter region forming a pn junction that forms a carrier by the photoelectric conversion with the base region 110 may be widely formed. As a result, the p-type emitter region having a large area effectively collects holes having a relatively slow moving speed, thereby improving photoelectric conversion efficiency. However, the present invention is not limited thereto.

그리고 반도체 기판(10)은 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 부분으로 구성되는 도핑 영역(120)을 포함한다. 도핑 영역(120)은 반도체 기판(10)의 후면 쪽에 위치하는 제1 부분(122) 및 제2 부분(124)을 포함할 수 있다. 그리고 반도체 기판(10)의 전면에는 전면 전계 영역(130)이 형성될 수 있다. 도핑 영역(120) 및 전면 전계 영역(130)에 대해서는 추후에 좀더 상세하게 설명한다. In addition, the semiconductor substrate 10 includes a doped region 120 formed of a doped portion formed by doping the semiconductor substrate 10 with a dopant. The doped region 120 may include a first portion 122 and a second portion 124 positioned on the rear side of the semiconductor substrate 10. The front field region 130 may be formed on the front surface of the semiconductor substrate 10. The doped region 120 and the front electric field region 130 will be described in more detail later.

본 실시예에서 반도체 기판(10)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 표면에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 표면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 이때, 반도체 기판(10)의 전면과 후면에 모두 요철이 형성되면, 반도체 기판(10)의 전면과 후면 사이에서 광이 난반사되면서 광이 반도체 기판(10)의 내부에서 오랜 시간 동안 머물 수 있도록 할 수 있다. 이에 따라 베이스 영역(110)과 제1 부분(122) 등에 의하여 형성된 pn 접합에 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 이때, 텍스쳐링에 의한 요철은 반도체 기판(10)의 전면에 전체적으로 형성되고, 반도체 기판(10)의 후면에 부분적으로 형성될 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)의 전면 및 후면에 텍스쳐링에 의한 요철을 형성하지 않는 등 다양한 변형이 가능하다. In the present exemplary embodiment, the front surface and / or rear surface of the semiconductor substrate 10 may be textured to have irregularities in the form of a pyramid or the like. If unevenness is formed on the surface of the semiconductor substrate 10 by such texturing and the surface roughness is increased, the reflectance of light incident through the surface of the semiconductor substrate 10 may be lowered. At this time, if the irregularities are formed on both the front and rear surfaces of the semiconductor substrate 10, the light is diffusely reflected between the front and rear surfaces of the semiconductor substrate 10 so that the light can stay inside the semiconductor substrate 10 for a long time. Can be. Accordingly, the amount of light reaching the pn junction formed by the base region 110 and the first portion 122 may be increased, thereby minimizing light loss. In this case, the unevenness due to the texturing may be entirely formed on the front surface of the semiconductor substrate 10 and partially formed on the back surface of the semiconductor substrate 10. This will be described in more detail later. However, the present invention is not limited thereto, and various modifications are possible, such as not forming irregularities due to texturing on the front and rear surfaces of the semiconductor substrate 10.

반도체 기판(10)의 전면 쪽에는 전면 전계 영역인 전면 전계 영역(130)이 형성된다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지고 베이스 영역(110)보다 높은 도핑 농도를 가진다. The front side electric field region 130, which is the front side electric field region, is formed on the front side of the semiconductor substrate 10. The front electric field region 130 has the same conductivity type as the base region 110 and has a higher doping concentration than the base region 110.

본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 제2 도전형 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 부분으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 단결정 반도체 결정 구조를 가지면서 반도체 기판(10)의 일부를 구성하게 된다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체(예를 들어, 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체)층에 제2 도전형 도펀트를 도핑하여 전면 전계 영역으로 구성되는 전면 전계 영역(130)을 형성할 수도 있다. 또는, 전면 전계 영역(130)이 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 전계 영역으로 구성될 수도 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다. In the present exemplary embodiment, the front field region 130 is formed of a doped portion formed by doping the second conductive dopant to the semiconductor substrate 10 at a relatively high doping concentration. Accordingly, the front electric field region 130 forms a part of the semiconductor substrate 10 while having the single crystal semiconductor crystal structure having the second conductivity type. However, the present invention is not limited thereto. Therefore, the front surface electric field region 130 including the front electric field region is formed by doping a second conductive dopant to another semiconductor layer (for example, an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor) that is different from the semiconductor substrate 10. It may be formed. Alternatively, the front electric field region 130 plays a role similar to that doped by a fixed charge of a layer formed adjacent to the semiconductor substrate 10 (eg, the passivation film 24 and / or the anti-reflection film 26). It may be configured as an electric field region. The front field region 130 having various structures may be formed by various other methods.

전면 전계 영역을 구성하는 전면 전계 영역(130)은 캐리어 흐름의 장벽으로 작용하여 일종의 전면 전계(front surface filed, FSF)를 구성한다. 이에 의하여 반도체 기판(10)의 전면에서 캐리어가 재결합하는 것을 방지하고자 한다. 그리고 광전 변환에 의하여 생성된 캐리어들은 상대적으로 높은 도핑 농도 및 낮은 저항을 가지는 전면 전계 영역(130)을 통하여 이동하게 되므로, 전면 전계 영역(130)에 의하여 캐리어의 수평 저항(lateral resistance) 성분을 저감시킬 수 있다. 본 실시예에서 전면 전계 영역(130)은 반도체 기판(10)의 전면에서 전체적으로 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 전면 전계 영역(130)의 형상 등이 변형될 수도 있다. The front field region 130 constituting the front field region acts as a barrier for carrier flow to form a kind of front surface filed (FSF). As a result, the carrier may be prevented from recombining at the front surface of the semiconductor substrate 10. Since the carriers generated by the photoelectric conversion are moved through the front electric field region 130 having a relatively high doping concentration and low resistance, the lateral resistance component of the carrier is reduced by the front electric field region 130. You can. In the present exemplary embodiment, the front electric field region 130 may be formed on the entire surface of the semiconductor substrate 10. However, the present invention is not limited thereto, and the shape of the front electric field region 130 may be modified.

반도체 기판(10)의 전면 위(또는 반도체 기판(10)에 형성된 전면 전계 영역(130) 위)에 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 실시예에 따라, 반도체 기판(10) 위에 패시베이션막(24)만 형성될 수도 있고, 반도체 기판(10) 위에 반사 방지막(26)만 형성될 수도 있고, 또는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 위치할 수도 있다. 도면에서는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 형성되어, 반도체 기판(10)의 전면 쪽에 형성된 반도체 기판(10)이 패시베이션막(24)과 접촉 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)이 반사 방지막(26)에 접촉 형성되는 것도 가능하며, 그 외의 다양한 변형이 가능하다. The passivation film 24 and / or the anti-reflection film 26 may be positioned on the front surface of the semiconductor substrate 10 (or on the front electric field region 130 formed on the semiconductor substrate 10). In some embodiments, only the passivation film 24 may be formed on the semiconductor substrate 10, only the anti-reflection film 26 may be formed on the semiconductor substrate 10, or the passivation film 24 may be formed on the semiconductor substrate 10. ) And the anti-reflection film 26 may be located in this order. In the drawing, the passivation film 24 and the anti-reflection film 26 are sequentially formed on the semiconductor substrate 10, so that the semiconductor substrate 10 formed on the front side of the semiconductor substrate 10 is in contact with the passivation film 24. It was. However, the present invention is not limited thereto, and the semiconductor substrate 10 may be formed in contact with the anti-reflection film 26, and various other modifications may be made.

패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다. The passivation film 24 and the anti-reflection film 26 may be formed on the entire surface of the semiconductor substrate 10 substantially. Herein, the totally formed includes not only all of the physically perfectly formed, but also inevitably some excluded parts.

패시베이션막(24)은 반도체 기판(10)의 전면에 접촉하여 형성되어 반도체 기판(10)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(10)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(24) 및 반사 방지막(26)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.The passivation film 24 is formed in contact with the front surface of the semiconductor substrate 10 to passivate defects existing in the front surface or the bulk of the semiconductor substrate 10. As a result, the open voltage Voc of the solar cell 100 may be increased by removing recombination sites of the minority carriers. The antireflection film 26 reduces the reflectance of light incident on the front surface of the semiconductor substrate 10. As a result, the amount of light reaching the pn junction formed at the interface between the base region 110 and the first conductivity type region 32 may be increased by decreasing the reflectance of light incident through the front surface of the semiconductor substrate 10. Accordingly, the short circuit current Isc of the solar cell 100 may be increased. As described above, the passivation film 24 and the anti-reflection film 26 increase the open voltage and the short-circuit current of the solar cell 100, thereby improving efficiency of the solar cell 100.

패시베이션막(24) 및/또는 반사 방지막(26)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(24)은 실리콘 산화물을 포함하고, 반사 방지막(26)은 실리콘 질화물을 포함할 수 있다. The passivation film 24 and / or the anti-reflection film 26 may be formed of various materials. In one example, the passivation film 24 is any one single film selected from the group consisting of silicon nitride film, silicon nitride film including hydrogen, silicon oxide film, silicon oxynitride film, aluminum oxide film, MgF 2 , ZnS, TiO 2 and CeO 2 . It is possible to have a multi-layered film structure in which two or more films are combined. For example, the passivation layer 24 may include silicon oxide, and the antireflection layer 26 may include silicon nitride.

반도체 기판(10)의 후면 위에는 터널링층(20)이 형성된다. 터널링층(20)에 의하여 반도체 기판(10)의 후면의 계면 특성을 향상할 수 있으며 생성된 캐리어가 터널링 효과에 의하여 원활하게 전달될 수 있다. 이러한 터널링층(20)은 계면 특성을 향상하면서 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 터널링층(20)이 비정질 산화물(특히, 비정질 실리콘 산화물(a-SiOx:H))를 포함하면 터널링층(20) 위에 형성되는 도전형 영역(32, 34)을 구성하는 반도체층(도 4c의 참조부호 30, 이하 동일)을 형성하는 공정에서 산화물층을 형성하여 터널링층(20)으로 사용할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다. The tunneling layer 20 is formed on the rear surface of the semiconductor substrate 10. The tunneling layer 20 may improve the interface characteristics of the rear surface of the semiconductor substrate 10, and the generated carriers may be smoothly transferred by the tunneling effect. The tunneling layer 20 may include various materials through which carriers can be tunneled while improving interfacial properties. For example, the tunneling layer 20 may include an oxide, a nitride, a semiconductor, a conductive polymer, or the like. For example, the tunneling layer 20 may include silicon oxide, silicon nitride, silicon oxynitride, intrinsic amorphous silicon, intrinsic polycrystalline silicon, or the like. When the tunneling layer 20 includes an amorphous oxide (particularly, amorphous silicon oxide (a-SiOx: H)), the semiconductor layer constituting the conductive regions 32 and 34 formed on the tunneling layer 20 (see FIG. 4C). In the process of forming the reference numeral 30 (hereinafter, the same), an oxide layer may be formed and used as the tunneling layer 20. This will be described in more detail later.

본 실시예에서 터널링층(20)은 패턴을 가지는 도전형 영역(32, 34)이 형성되는 영역에서 이에 대응하는 형상을 가지도록 부분적으로 형성될 수 있다. 즉, 터널링층(20)은 제1 및 제2 도전형 영역(32, 34)이 형성되는 부분에서 이와 동일 또는 극히 유사한 형상을 가지면서 형성되어 반도체 기판(10)과 제1 및 제2 도전형 영역(32, 34) 사이에 위치할 수 있다. 이는 도전형 영역(32, 34)을 형성하기 위하여 반도체층(30)을 패터닝할 때 터널링층(20)이 함께 제거되었기 때문이다. 이에 대해서는 추후에 좀더 상세하게 설명한다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)을 반도체 기판(10)의 후면에 전체적으로 형성하는 것도 가능하다. In the present exemplary embodiment, the tunneling layer 20 may be partially formed to have a shape corresponding to that in the region where the conductive regions 32 and 34 having patterns are formed. That is, the tunneling layer 20 is formed with the same or extremely similar shape at the portion where the first and second conductivity-type regions 32 and 34 are formed, so that the semiconductor substrate 10 and the first and second conductivity-type are formed. It may be located between regions 32 and 34. This is because the tunneling layer 20 was removed together when patterning the semiconductor layer 30 to form the conductive regions 32 and 34. This will be described in more detail later. However, the present invention is not limited thereto, and the tunneling layer 20 may be entirely formed on the rear surface of the semiconductor substrate 10.

터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께(T1)는 10nm 이하일 수 있고, 0.5nm 내지 10nm(좀더 구체적으로는, 0.5nm 내지 5nm, 일 예로, 1nm 내지 3nm)일 수 있다. 터널링층(20)의 두께(T1)가 10nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(20)의 두께(T1)가 0.5nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(20)의 두께(T1)가 0.5nm 내지 5nm(좀더 구체적으로 1nm 내지 3nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께(T1)가 다양한 값을 가질 수 있다. In order to fully realize the tunneling effect, the thickness T1 of the tunneling layer 20 may be 10 nm or less, and may be 0.5 nm to 10 nm (more specifically, 0.5 nm to 5 nm, for example, 1 nm to 3 nm). If the thickness T1 of the tunneling layer 20 exceeds 10 nm, tunneling may not occur smoothly, and thus the solar cell 100 may not operate. If the thickness T1 of the tunneling layer 20 is less than 0.5 nm, the desired quality may be required. It may be difficult to form the tunneling layer 20. In order to further improve the tunneling effect, the thickness T1 of the tunneling layer 20 may be 0.5 nm to 5 nm (more specifically, 1 nm to 3 nm). However, the present invention is not limited thereto, and the thickness T1 of the tunneling layer 20 may have various values.

터널링층(20) 위에는 도전형 영역(32, 34)이 위치할 수 있다. 좀더 구체적으로, 도전형 영역(32, 34)은 제1 도전형 도펀트를 구비하여 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 구비하여 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 이를 좀더 상세하게 설명한다. The conductive regions 32 and 34 may be positioned on the tunneling layer 20. More specifically, the conductive regions 32 and 34 include a first conductive type dopant to represent the first conductive type, and a second conductive type dopant to provide the second conductive type. And a second conductivity type region 34 that represents. This is explained in more detail.

제1 도전형 영역(32)은 베이스 영역(110)과 터널링층(20)을 사이에 두고 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 데 기여하는 에미터 영역의 적어도 일부를 구성한다. 그리고 제1 도전형 영역(32)은 제1 전극(42)에 연결되어 제1 전극(42)과의 접촉 저항을 낮추는 역할을 수행한다. The first conductivity type region 32 forms at least a portion of the emitter region that contributes to the formation of a carrier by photoelectric conversion by forming a pn junction with the base region 110 and the tunneling layer 20 interposed therebetween. In addition, the first conductivity type region 32 is connected to the first electrode 42 to lower the contact resistance with the first electrode 42.

이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)를 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(32)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(32)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(32)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되도록 하거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다. In this case, the first conductivity type region 32 may include a semiconductor (for example, silicon) including a first conductivity type dopant opposite to the base region 110. In this embodiment, the first conductivity type region 32 is formed separately from the semiconductor substrate 10 on the semiconductor substrate 10 (more specifically, on the tunneling layer 20) and the first conductivity type dopant is doped. Composed of semiconductor layers. Accordingly, the first conductivity type region 32 may be formed of a semiconductor layer having a crystal structure different from that of the semiconductor substrate 10 so as to be easily formed on the semiconductor substrate 10. For example, the first conductivity type region 32 may be an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor (eg, amorphous silicon, microcrystalline silicon, or polycrystalline silicon) that may be easily manufactured by various methods such as deposition. It may be formed by doping the first conductivity type dopant. The first conductivity type dopant may be included in the semiconductor layer in the process of forming the semiconductor layer, or may be included in the semiconductor layer by various doping methods such as a thermal diffusion method and an ion implantation method after the semiconductor layer is formed.

이때, 제1 도전형 영역(32)은 도핑을 위한 열처리 등에 의하여 결정화되어 제1 도전형 도펀트를 포함하는 미세 결정 또는 다결정 반도체로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 영역(32)이 다른 구조를 가질 수도 있다. In this case, the first conductivity type region 32 may be crystallized by heat treatment for doping and the like, and may be composed of a microcrystalline or polycrystalline semiconductor including the first conductivity type dopant. However, the present invention is not limited thereto, and the first conductivity type region 32 may have another structure.

이때, 제1 도전형 도펀트는 베이스 영역(110)과 반대되는 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. In this case, the first conductivity type dopant may be a dopant that may exhibit a conductivity type opposite to the base region 110. That is, when the first conductivity type dopant is p-type, Group 3 elements such as boron (B), aluminum (Al), gallium (Ga), and indium (In) may be used. When the first conductivity type dopant is n-type, Group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) may be used.

제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역의 적어도 일부(일 예로, 전부)를 구성한다. 그리고 제2 도전형 영역(34)은 제2 전극(44)에 연결되어 제2 전극(44)과의 접촉 저항을 낮추는 역할을 수행한다. The second conductivity type region 34 forms a back surface field to prevent carrier loss from recombination at the surface of the semiconductor substrate 10 (more precisely, the back surface of the semiconductor substrate 10). At least a portion (eg, all) of the rear field region is constituted. In addition, the second conductivity type region 34 is connected to the second electrode 44 to lower the contact resistance with the second electrode 44.

이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)를 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(34)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제2 도전형 영역(34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되도록 하거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다. In this case, the second conductivity type region 34 may include a semiconductor (for example, silicon) that includes the same second conductivity type dopant as the base region 110. In this embodiment, the second conductivity type region 34 is formed separately from the semiconductor substrate 10 on the semiconductor substrate 10 (more specifically, on the tunneling layer 20) and the second conductivity type dopant is doped. Composed of semiconductor layers. Accordingly, the second conductivity type region 34 may be formed of a semiconductor layer having a crystal structure different from that of the semiconductor substrate 10 so as to be easily formed on the semiconductor substrate 10. For example, the second conductivity type region 34 may be an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor (eg, amorphous silicon, microcrystalline silicon, or polycrystalline silicon) that can be easily manufactured by various methods such as deposition. It may be formed by doping the second conductivity type dopant. The second conductivity type dopant may be included in the semiconductor layer in the process of forming the semiconductor layer, or may be included in the semiconductor layer by various doping methods such as a thermal diffusion method and an ion implantation method after the semiconductor layer is formed.

이때, 제2 도전형 영역(34)은 도핑을 위한 열처리 등에 의하여 결정화되어 제2 도전형 도펀트를 포함하는 미세 결정 또는 다결정 반도체로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 영역(34)이 다른 구조를 가질 수도 있다. In this case, the second conductivity-type region 34 may be crystallized by heat treatment for doping and the like, and may be formed of a microcrystalline or polycrystalline semiconductor including the second conductivity-type dopant. However, the present invention is not limited thereto, and the second conductivity type region 34 may have another structure.

이때, 제2 도전형 도펀트는 베이스 영역(110)과 동일한 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. In this case, the second conductivity type dopant may be a dopant that may exhibit the same conductivity type as the base region 110. That is, when the second conductivity type dopant is n-type, Group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) may be used. When the second conductivity type dopant is p-type, group III elements such as boron (B), aluminum (Al), gallium (Ga), and indium (In) may be used.

본 실시예에서 제1 도전형 영역(32)이 일정한 제1 패턴을 가지면서 형성되고, 제2 도전형 영역(34)이 일정한 제2 패턴을 가지면서 제1 도전형 영역(32)과 사이 공간을 두고 이격되어 형성된다. 제1 도전형 영역(32) 및 제2 도전형 영역(34)은 서로 이격될 수 있는 다양한 형상을 가질 수 있다. 제1 패턴과 제2 패턴은 서로 동일한 형상일 수도 있고, 서로 다른 형상일 수도 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34)의 평면 형상은 추후에 도 2 및 도 3을 참조하여 상세하게 설명한다. In the present embodiment, the first conductivity type region 32 is formed with a constant first pattern, and the second conductivity type region 34 has a constant second pattern while the space between the first conductivity type region 32 and the space is between the first conductivity type region 32 and the first conductivity type region 32. Spaced apart. The first conductivity type region 32 and the second conductivity type region 34 may have various shapes that may be spaced apart from each other. The first pattern and the second pattern may have the same shape or may have different shapes. The planar shape of the first conductivity type region 32 and the second conductivity type region 34 will be described in detail later with reference to FIGS. 2 and 3.

본 실시예에서는 반도체 기판(10) 내에 형성되는 도핑 영역(120)의 적어도 일부가 에미터 영역을 구성한다. 특히, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이 공간에 대응하는 반도체 기판(10)의 영역에 위치하는 제1 부분(122)이 에미터 영역을 구성한다. 이에 따라 제1 및 제2 도전형 영역(32, 34)은 제1 및 제2 전극(42, 44)과의 연결을 위한 정도의 상대적으로 작은 크기만 가지면 족하다. 따라서, 제1 및 제2 도전형 영역(32, 34)이 형성된 영역보다 형성되지 않은 영역의 크기를 더 크게 하여 제1 부분(122)을 제1 및 제2 도전형 영역(32, 34)보다 크게 형성할 수 있다. In this embodiment, at least a portion of the doped region 120 formed in the semiconductor substrate 10 constitutes an emitter region. In particular, the first portion 122 positioned in the region of the semiconductor substrate 10 corresponding to the space between the first conductive region 32 and the second conductive region 34 constitutes an emitter region. Accordingly, the first and second conductivity-type regions 32 and 34 need only have a relatively small size for the connection with the first and second electrodes 42 and 44. Accordingly, the first portion 122 is larger than the first and second conductive regions 32 and 34 by increasing the size of the unformed region than the region in which the first and second conductive regions 32 and 34 are formed. It can form large.

반도체 기판(10)과 다른 결정 구조를 가지는 제1 및 제2 도전형 영역(32, 34)가 넓은 영역으로 형성되면 후속 열처리, 외부 환경 변화 등에 의하여 급격한 온도 변화가 발생하면 열적 스트레스가 크게 발생할 수 있다. 그러면, 태양 전지(100)가 휘거나 뒤틀릴 수 있다. 본 실시예에서는 제1 및 제2 도전형 영역(32, 34)이 종래보다 작은 면적으로 형성되어 열적 안정성이 향상될 수 있고, 이에 따라 태양 전지(100)의 신뢰성이 향상될 수 있다. 또한, 제1 및 제2 도전형 영역(32, 34)의 면적을 줄이고 제1 부분(122)의 면적을 상대적으로 크게 하면, 광전 변환에 의하여 생성된 캐리어가 단결정 반도체로 구성되어 이동도가 다결정 반도체보다 우수한 제1 부분(122)을 통하여 이동할 수 있게 된다. 이에 의하여 캐리어의 수집 효율을 향상할 수 있고, 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. When the first and second conductivity-type regions 32 and 34 having a crystal structure different from that of the semiconductor substrate 10 are formed in a wide region, thermal stress may be greatly generated when a sudden temperature change occurs due to subsequent heat treatment or external environmental change. have. Then, the solar cell 100 may be bent or twisted. In the present exemplary embodiment, the first and second conductivity-type regions 32 and 34 may be formed to have a smaller area than before, so that thermal stability may be improved, and thus reliability of the solar cell 100 may be improved. In addition, if the area of the first and second conductivity-type regions 32 and 34 is reduced and the area of the first portion 122 is made relatively large, the carrier generated by the photoelectric conversion is composed of a single crystal semiconductor and the mobility is polycrystalline. It can be moved through the first portion 122 that is superior to the semiconductor. As a result, the collection efficiency of the carrier can be improved, whereby the efficiency of the solar cell 100 can be improved.

일 예로, 반도체 기판(10)의 전체 면적에 대한 제1 도전형 영역(32)의 면적 비율이 20% 이하일 수 있고, 반도체 기판(10)의 전체 면적에 대한 제2 도전형 영역(34)의 면적 비율이 20% 이하일 수 있다. 제1 또는 제2 도전형 영역(34)의 면적 비율이 20%를 초과하면, 제1 부분(122)의 면적이 줄어들어 에미터 영역을 충분하게 확보하지 못할 수 있다. 이때, 제1 또는 제2 전극(44)과의 원활한 연결을 위한 면적을 확보하기 위하여, 반도체 기판(10)의 전체 면적에 대한 제1 도전형 영역(32)의 면적 비율이 5% 내지 20%(일 예로, 10% 내지 20%)일 수 있고, 반도체 기판(10)의 전체 면적에 대한 제2 도전형 영역(34)의 면적 비율이 5% 내지 20%(일 예로, 10% 내지 20%)일 수 있다. For example, an area ratio of the first conductivity type region 32 to the total area of the semiconductor substrate 10 may be 20% or less, and the area ratio of the second conductivity type region 34 to the total area of the semiconductor substrate 10 may be reduced. The area ratio may be 20% or less. When the area ratio of the first or second conductivity-type region 34 exceeds 20%, the area of the first portion 122 may be reduced to sufficiently secure the emitter region. In this case, in order to secure an area for smooth connection with the first or second electrode 44, an area ratio of the first conductivity type region 32 to the total area of the semiconductor substrate 10 is 5% to 20%. (Eg, 10% to 20%), and the ratio of the area of the second conductivity type region 34 to the total area of the semiconductor substrate 10 is 5% to 20% (eg, 10% to 20%). May be).

이때, 제1 도전형 영역(32)과 제2 도전형 영역(34)의 크기는 동일하거나 유사한 수준일 수 있다. 종래에는 제1 도전형 영역(32) 또는 이에 대응하는 영역만으로 에미터 영역이 구성되므로, 에미터 영역의 면적을 충분하게 확보할 수 있도록 제1 도전형 영역(32)의 면적을 제2 도전형 영역(34)의 면적보다 크게 형성하였다. 그러나 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치한 제1 부분(122)이 에미터 영역의 일부를 구성하므로 제1 도전형 영역(32)을 제2 도전형 영역(34)보다 크게 형성하지 않아도 에미터 영역의 면적을 충분하게 확보할 수 있다. 일 예로, 제1 도전형 영역(32)과 제2 도전형 영역(34)의 전체 면적의 차이가 제1 또는 제2 도전형 영역(34)의 전체 면적의 10% 이내(즉, 0% 내지 10%)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. In this case, the size of the first conductivity type region 32 and the second conductivity type region 34 may be the same or similar. Conventionally, since the emitter region is composed of only the first conductivity type region 32 or an area corresponding thereto, the area of the first conductivity type region 32 is reduced to the second conductivity type so as to sufficiently secure the area of the emitter region. It was formed larger than the area of the region 34. However, in the present exemplary embodiment, since the first portion 122 positioned between the first conductive region 32 and the second conductive region 34 constitutes a part of the emitter region, the first conductive region 32 is removed. Even if it is not formed larger than the two conductivity type region 34, the area of the emitter region can be sufficiently secured. For example, the difference between the total area of the first conductivity type region 32 and the second conductivity type region 34 is within 10% of the total area of the first or second conductivity type region 34 (ie, 0% to 10%). However, the present invention is not limited thereto.

반도체 기판(10)의 후면에서 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이의 공간에 대응하는 영역을 포함하도록 도핑 영역(120)의 제1 부분(122)이 형성된다. 이는 제1 부분(122)이 제1 도전형 영역(32)과 제2 도전형 영역(34)을 구성하는 제1 및 제2 반도체층(도 4e의 참조부호 30a, 30b, 이하 동일)이 형성되지 않는 영역에 도펀트를 도핑하여 형성되었기 때문이다. 도면에서는 제1 부분(122)이 제1 도전형 영역(32)과 제2 도전형 영역(34)의 사이 공간에서만 형성된 것을 예시하였다. 그러나 도핑 공정에서 도펀트가 일부 확산하여 제1 부분(122)이 제1 및 제2 도전형 영역(32, 34)의 하부에도 형성될 수도 있다. 제1 부분(122)의 구제척인 제조 공정 등은 추후에 상세하게 설명한다. The first portion 122 of the doped region 120 is formed to include a region corresponding to the space between the first conductive region 32 and the second conductive region 34 on the back surface of the semiconductor substrate 10. . This is because the first and second semiconductor layers (reference numerals 30a, 30b of FIG. 4E, hereinafter referred to in FIG. 4E), in which the first portion 122 constitutes the first conductivity type region 32 and the second conductivity type region 34, are formed. This is because it is formed by doping the dopant in a region not to be formed. The drawing illustrates that the first portion 122 is formed only in the space between the first conductivity type region 32 and the second conductivity type region 34. However, the dopant may partially diffuse in the doping process, such that the first portion 122 may be formed under the first and second conductivity-type regions 32 and 34. The manufacturing process and the like which are the relief chucks of the first portion 122 will be described later in detail.

본 실시예에서 제1 부분(122)은 베이스 영역(110)과 반대되며 제1 도전형 영역(32)과 동일한 제1 도전형을 가질 수 있다. 그러면, 제1 부분(122)이 베이스 영역(110)과 pn 접합을 형성하는 에미터 영역의 일부를 구성하게 된다. 이에 따라 제1 도전형 영역(32)과 제2 도전형 영역(34)의 사이 공간에 대응하는 영역에 에미터 영역을 형성하여 에미터 영역의 면적을 최대화할 수 있다. 이에 의하여 광전 변환에 기여할 수 있는 에미터 영역의 면적을 최대화하여 태양 전지(100)의 효율을 향상할 수 있다. In the present exemplary embodiment, the first portion 122 may be opposite to the base region 110 and may have the same first conductivity type as the first conductivity type region 32. The first portion 122 then forms part of the emitter region forming a pn junction with the base region 110. Accordingly, an emitter region may be formed in a region corresponding to the space between the first conductive region 32 and the second conductive region 34 to maximize the area of the emitter region. As a result, the area of the emitter region that may contribute to the photoelectric conversion may be maximized to improve the efficiency of the solar cell 100.

그리고 반도체 기판(10)의 후면에서 제1 도전형 영역(32)에 하부에 위치하는 영역에 제1 도전형 영역(32)에 대응하는 형상을 가지는 도핑 영역(120)의 제2 부분(124)이 형성될 수 있다. 제2 부분(124)은 베이스 영역(110)과 반대되며 제1 도전형 영역(32)과 동일한 제1 도전형을 가질 수 있다. 이와 같이 제1 도전형 영역(32)의 하부에 제1 도전형을 가지는 제2 부분(124)이 위치하면, 제2 부분(124)이 베이스 영역(110)과 pn 접합을 형성하는 에미터 영역의 일부를 구성하게 된다. 이에 따라 에미터 영역의 면적을 증가시켜 태양 전지(100)의 효율을 향상할 수 있다. The second portion 124 of the doped region 120 having a shape corresponding to the first conductive region 32 in a region below the first conductive region 32 on the rear surface of the semiconductor substrate 10. This can be formed. The second portion 124 may be opposite to the base region 110 and may have the same first conductivity type as the first conductivity type region 32. As such, when the second portion 124 having the first conductivity type is positioned below the first conductivity type region 32, the emitter region in which the second portion 124 forms a pn junction with the base region 110 is formed. Will form part of. Accordingly, the efficiency of the solar cell 100 can be improved by increasing the area of the emitter region.

일 예로, 제2 부분(124)은 p형을 가질 수 있다. 그러면, p형을 구현하는 도펀트인 보론(B)이 반도체 기판(10)의 내부로 쉽게 확산할 수 있으므로, 열처리 시 제1 도전형 영역(32) 내의 보론 등의 도펀트를 반도체 기판(10)의 내부로 확산하는 것에 의하여 쉽게 제2 부분을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 부분(124)이 n형을 가질 수도 있다. For example, the second portion 124 may have a p-type. Then, since the boron B, which is a p-type dopant, can easily diffuse into the semiconductor substrate 10, dopants such as boron in the first conductivity-type region 32 may be transferred to the semiconductor substrate 10 during heat treatment. By diffusing inward, the second part can be easily formed. However, the present invention is not limited thereto, and the second portion 124 may have an n-type.

이와 같은 제1 및 제2 부분(122, 124)은 반도체 기판(10)에 제1 도전형 도펀트가 도핑되어 형성된 도핑 부분으로 구성될 수 있다. 즉, 제1 및 제2 부분(122, 124)이 단결정 반도체에 제1 도전형 도펀트가 도핑되어 형성되어 반도체 기판(10)의 일부를 구성할 수 있다. 이에 따라 제1 및 제2 부분(122, 124)이 베이스 영역(110)과 동일한 결정 구조를 가지되 도전형만이 다를 수 있다. The first and second portions 122 and 124 may be formed as doped portions formed by doping the first conductive dopant to the semiconductor substrate 10. That is, the first and second portions 122 and 124 may be formed by doping the first conductive dopant to the single crystal semiconductor to form part of the semiconductor substrate 10. Accordingly, the first and second portions 122 and 124 may have the same crystal structure as the base region 110, but only the conductivity type may be different.

이와 같이 본 실시예에서는 에미터 영역이 도핑 영역(120)의 제1 및 제2 부분(122, 124), 그리고 제1 도전형 영역(32)으로 구성된다. 이에 의하여 제2 도전형 영역(34)이 위치한 부분을 제외한 영역이 에미터 영역을 구성하므로 에미터 영역이 충분한 면적을 가지면서 형성될 수 있다. As described above, in the present exemplary embodiment, the emitter region includes the first and second portions 122 and 124 and the first conductivity type region 32 of the doped region 120. As a result, the region except for the portion where the second conductivity type region 34 is disposed constitutes the emitter region, so that the emitter region may have a sufficient area.

이때, 제1 도전형 도펀트의 도핑 농도는, 제2 부분(124)이 제1 부분(122)과 같거나 그보다 크고, 제1 도전형 영역(32)이 제2 부분(124)과 같거나 그보다 클 수 있다. 일 예로, 제1 도전형 도펀트의 도핑 농도는, 제2 부분(124)이 제1 부분(122)과 같거나 그보다 크고, 제1 도전형 영역(32)이 제2 부분(124)보다 클 수 있다. 이와 같은 도핑 농도를 가져야 광전 변환에 의하여 생성된 캐리어가 도핑 영역(120)을 통하여 제1 도전형 영역(32)까지 이동할 수 있다. 그리고 반도체 기판(10) 내에 위치하는 제1 및 제2 부분(122, 124)의 도핑 농도를 상대적으로 작게 하여 높은 도핑 농도를 가질 때 나타날 수 있는 오제 재결합(Auger recombination)을 최소화할 수 있다. In this case, the doping concentration of the first conductivity type dopant is such that the second portion 124 is greater than or equal to the first portion 122 and the first conductivity type region 32 is greater than or equal to the second portion 124. Can be large. For example, the doping concentration of the first conductivity type dopant may be such that the second portion 124 is greater than or equal to the first portion 122 and the first conductivity type region 32 is greater than the second portion 124. have. Such a doping concentration allows the carrier generated by the photoelectric conversion to move through the doped region 120 to the first conductivity type region 32. In addition, the doping concentrations of the first and second portions 122 and 124 positioned in the semiconductor substrate 10 may be relatively small, thereby minimizing Auger recombination that may occur when the doping concentration is high.

일 예로, 제1 도전형 영역(32)의 제1 도전형 도펀트의 피크(peak) 도핑 농도는 1020개/cm3 이하(일 예로, 1019개/cm3 내지 1020개/cm3)일 수 있고, 제1 및 제2 부분(122, 124)의 제1 도전형 도펀트의 피크 도핑 농도는 1019개/cm3 이하(일 예로, 1018개/cm3 내지 1019개/cm3)일 수 있다. 이러한 피크 도핑 농도를 가질 때 캐리어가 제1 도전형 영역(32)으로 쉽게 흐를 수 있고, 재결합을 효과적으로 방지할 수 있기 때문이다. For example, the peak doping concentration of the first conductivity type dopant in the first conductivity type region 32 is 10 20 pieces / cm 3 or less (for example, 10 19 pieces / cm 3 to 10 20 pieces / cm 3 ). Wherein the peak doping concentration of the first conductivity type dopant in the first and second portions 122, 124 is 10 19 pieces / cm 3 or less (eg, 10 18 pieces / cm 3 to 10 19 pieces / cm 3) May be). This is because carriers can easily flow into the first conductivity type region 32 when having this peak doping concentration, and can effectively prevent recombination.

본 실시예에서 반도체 기판(10)의 후면은 제1 부분(122)이 형성된 부분과 제2 부분(124)이 형성된 부분이 다른 구조를 가질 수 있다. 즉, 반도체 기판(10)의 후면에서 제1 및 제2 도전형 영역(32, 34)이 위치하며 제1 부분(122)이 위치한 부분의 표면을 제1 표면(10a)이라 하고, 제1 부분(122)이 위치한 부분의 표면을 제2 표면(10b)이라 하면, 제1 표면(10a)과 제2 표면(10b)은 서로 다른 표면 거칠기를 가질 수 있다. 좀더 구체적으로는, 제2 표면(10b)에 텍스쳐링에 의한 요철이 형성되어 제2 표면(10b)의 표면 거칠기가 제1 표면(10a)의 표면 거칠기보다 클 수 있다. 이는 제1 및 제2 도전형 영역(32, 34)을 구성하는 반도체층(30a, 30b)이 형성되지 않은 영역에서 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성하기 때문이다. 이에 의하여 제1 부분(122)에 대응하는 제2 표면이 제1 및 제2 도전형 영역(32, 34)이 위치하지 않는 제1 부분(122)에 대응하는 제1 표면과 동일 평면 상에 위치하거나 제1 표면보다 후퇴하여(함몰되어) 위치할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다. In the present exemplary embodiment, the rear surface of the semiconductor substrate 10 may have a structure in which a portion in which the first portion 122 is formed and a portion in which the second portion 124 is formed are different from each other. That is, the surface of the portion where the first and second conductivity-type regions 32 and 34 are positioned and the first portion 122 is located on the rear surface of the semiconductor substrate 10 is referred to as the first surface 10a and the first portion. If the surface of the portion where 122 is located is called the second surface 10b, the first surface 10a and the second surface 10b may have different surface roughnesses. More specifically, unevenness due to texturing may be formed on the second surface 10b so that the surface roughness of the second surface 10b may be larger than the surface roughness of the first surface 10a. This is because unevenness is formed on the rear surface of the semiconductor substrate 10 in the region where the semiconductor layers 30a and 30b constituting the first and second conductivity type regions 32 and 34 are not formed. This allows the second surface corresponding to the first portion 122 to be coplanar with the first surface corresponding to the first portion 122 where the first and second conductive regions 32 and 34 are not located. Or retracted (depressed) from the first surface. This will be described in more detail later. However, the present invention is not limited thereto and various modifications are possible.

도면 및 설명에서는 도핑 영역(120)의 제1 및 제2 부분(122, 124)이 베이스 영역(110)과 다른 제1 도전형을 가져서 에미터 영역을 구성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 부분(122, 124) 중 적어도 하나가 베이스 영역(110)과 동일한 제2 도전형을 가져 후면 전계 영역을 형성하는 것도 가능하다. 그리고 도면 및 설명에서는 제2 부분(124)이 제1 도전형 영역(32)의 하부에서 형성되는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 제2 부분(124)이 제2 도전형 영역(34)이 형성된 영역에 대응하여 제2 도전형 영역(34)에 대응하도록 형성되는 것도 가능하다. 또는, 제2 부분(124)이 제1 및 제2 도전형 영역(32, 34)에 대응하여 이들의 하부에 모두 위치하는 것도 가능하다. 이 경우에 제1 도전형 영역(32)의 하부에 위치한 제2 부분(124)은 제1 도전형을 가지고, 제2 도전형 영역(34)의 하부에 위치한 제2 부분(124)은 제2 도전형을 가질 수 있다. 그 외의 다양한 변형이 가능하다. In the drawings and the description, the first and second portions 122 and 124 of the doped region 120 have a first conductivity type different from that of the base region 110 to form an emitter region. However, the present invention is not limited thereto, and at least one of the first and second portions 122 and 124 may have the same second conductivity type as the base region 110 to form a rear electric field region. In the drawings and description, the second portion 124 is formed below the first conductivity type region 32, but the present invention is not limited thereto. Therefore, it is also possible for the second portion 124 to be formed to correspond to the region in which the second conductivity type region 34 is formed. Alternatively, it is also possible for the second portion 124 to be located both below and corresponding to the first and second conductivity-type regions 32 and 34. In this case, the second portion 124 located below the first conductive region 32 has a first conductivity type, and the second portion 124 located below the second conductive region 34 has a second conductivity type. It may have a conductivity type. Many other variations are possible.

반도체 기판(10)의 후면 위에는 제1 및 제2 도전형 영역(32, 34)을 덮으면서 절연층(22)이 형성된다. 절연층(22)은 제1 및 제2 도전형 영역(32, 34)과 제1 및 제2 전극(42, 44) 사이에 위치할 수 있고, 제1 및 제2 도전형 영역(32, 34)과 제1 및 제2 전극(42, 44)이 겹치는 영역에서 이들을 연결하는 관통홀(222, 224)을 구비할 수 있다. An insulating layer 22 is formed on the rear surface of the semiconductor substrate 10 to cover the first and second conductivity-type regions 32 and 34. The insulating layer 22 may be located between the first and second conductive regions 32 and 34 and the first and second electrodes 42 and 44, and the first and second conductive regions 32 and 34. ) And through holes 222 and 224 connecting the first and second electrodes 42 and 44 to each other.

절연층(22)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하고, 제1 도전형 영역(32), 제2 도전형 영역(34) 및 반도체 기판(10)을 패시베이션하는 효과를 가질 수도 있다. 절연층(22)은 제1 도전형 영역(32)을 노출하여 제1 전극(42)과 연결되도록 하는 제1 관통홀(222)와, 제2 도전형 영역(34)을 노출하여 제2 전극(44)과 연결되도록 하는 제2 관통홀(224)를 구비한다. The insulating layer 22 may be formed of an electrode to which the first conductivity type region 32 and the second conductivity type region 34 should not be connected (that is, in the case of the first conductivity type region 32, the second electrode 44, In the case of the second conductivity type region 34, the first conductivity type region 32, the second conductivity type region 34, and the semiconductor substrate 10 are passivated by being prevented from being connected to the first electrode 42. It may have an effect. The insulating layer 22 exposes the first conductive region 32 to be connected to the first electrode 42, and the second conductive region 34 exposes the second through hole 222. And a second through hole 224 to be connected to 44.

절연층(22)은 다양한 절연 물질(예를 들어, 산화물, 질화물 등)으로 이루어질 수 있다. 일례로, 절연층(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연층(22)이 다양한 물질을 포함할 수 있음은 물론이다.The insulating layer 22 may be made of various insulating materials (eg, oxides, nitrides, and the like). For example, the insulating layer 22 is any one single film selected from the group consisting of silicon nitride film, silicon nitride film including hydrogen, silicon oxide film, silicon oxynitride film, Al 2 O 3 , MgF 2 , ZnS, TiO 2 and CeO 2 . Or it may have a multilayer film structure in which two or more films are combined. However, the present invention is not limited thereto, and the insulating layer 22 may include various materials.

반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 전기적 및 물리적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적 및 물리적으로 연결되는 제2 전극(44)을 포함한다. The electrodes 42 and 44 disposed on the rear surface of the semiconductor substrate 10 are connected to the first electrode 42 and the second conductive region 34 electrically and physically connected to the first conductive region 32. A second electrode 44 is electrically and physically connected.

이때, 제1 전극(42)은 절연층(22)의 제1 관통홀(222)를 통하여 제1 도전형 영역(32)에 연결되고, 제2 전극(44)은 절연층(22)의 제2 관통홀(224)를 통하여 제2 도전형 영역(34)에 연결된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.In this case, the first electrode 42 is connected to the first conductivity type region 32 through the first through hole 222 of the insulating layer 22, and the second electrode 44 is formed of the insulating layer 22. It is connected to the second conductivity type region 34 through the second through hole 224. The first and second electrodes 42 and 44 may include various metal materials. In addition, the first and second electrodes 42 and 44 are connected to the first conductive type region 32 and the second conductive type region 34, respectively, without being electrically connected to each other to collect and transfer the generated carriers to the outside. It can have various planar shapes. That is, the present invention is not limited to the planar shape of the first and second electrodes 42 and 44.

본 실시예에서는 제1 전극(42)이 절연층(22) 위에서 제1 도전형 영역(32)의 상부면 위, 제1 도전형 영역(32)의 측면 위, 그리고 제1 도전형 영역(32)에 인접한 부분의 반도체 기판(10)의 위(좀더 정확하게는, 반도체 기판(10) 위에 형성된 절연층(20) 위)에 걸쳐서 형성된다. 이와 유사하게 제2 전극(44)이 절연층(22) 위에서 제2 도전형 영역(34)의 상부면 위, 제2 도전형 영역(34)의 측면 위, 그리고 제2 도전형 영역(34)에 인접한 부분의 반도체 기판(10)의 위(좀더 정확하게는, 반도체 기판(10) 위에 형성된 절연층(20) 위)에 걸쳐서 형성된다. 이에 의하여 제1 및 제2 전극(42, 44)을 충분한 면적으로 형성하여 반도체 기판(10)을 통과한 광이 제1 및 제2 전극(42, 44)에서 반사되도록 하여 광전 변환에 기여하는 광량을 증가시키도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 전극(42, 44)이 다른 구조를 가질 수 있음은 물론이다. In the present embodiment, the first electrode 42 is positioned on the top surface of the first conductivity type region 32 on the insulating layer 22, on the side surface of the first conductivity type region 32, and the first conductivity type region 32. ) Is formed over the semiconductor substrate 10 (more precisely, on the insulating layer 20 formed on the semiconductor substrate 10) in the portion adjacent to the? Similarly, the second electrode 44 is over the insulating layer 22 on the top surface of the second conductivity-type region 34, on the side of the second conductivity-type region 34, and the second conductivity-type region 34. It is formed over the semiconductor substrate 10 (more precisely, on the insulating layer 20 formed on the semiconductor substrate 10) in the portion adjacent to the semiconductor substrate 10. As a result, the first and second electrodes 42 and 44 are formed to have a sufficient area so that the light passing through the semiconductor substrate 10 is reflected by the first and second electrodes 42 and 44, thereby contributing to photoelectric conversion. Can be increased. However, the present invention is not limited thereto, and the first and second electrodes 42 and 44 may have different structures.

이하에서는 도 2 및 도 3을 참조하여, 제1 및 제2 도전형 영역(32, 34), 그리고 제1 및 제2 전극(42, 44)의 평면 형상의 다양한 예를 상세하게 설명한다. 도 2 및 도 3은 도 1에 도시한 태양 전지의 다양한 예를 개략적으로 도시한 후면 부분 평면도이다. 도 2 및 도 3은 간략하고 명확한 도시를 위하여 제1 및 제2 도전형 영역(32, 34), 그리고 제1 및 제2 전극(42, 44)을 위주로 도시하였다. Hereinafter, various examples of planar shapes of the first and second conductivity-type regions 32 and 34 and the first and second electrodes 42 and 44 will be described in detail with reference to FIGS. 2 and 3. 2 and 3 are top plan views of a rear part schematically showing various examples of the solar cell shown in FIG. 1. 2 and 3 mainly show the first and second conductivity type regions 32 and 34 and the first and second electrodes 42 and 44 for the sake of simplicity and clarity.

일 예로, 도 2를 참조하면, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치한다. 제1 도전형 영역(32)과 제2 도전형 영역(34)는 서로의 사이에 공간을 두고 이격하여 형성될 수 있다. 그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. For example, referring to FIG. 2, the first conductivity type region 32 and the second conductivity type region 34 are each formed to have a stripe shape and are alternately positioned in a direction crossing the length direction. The first conductivity type region 32 and the second conductivity type region 34 may be formed to be spaced apart from each other. The first electrode 42 may be formed in a stripe shape corresponding to the first conductivity type region 32, and the second electrode 44 may be formed in a stripe shape corresponding to the second conductivity type region 34. .

앞서 설명한 바와 같이, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 서로 동일하거나 유사한 수준의 크기를 가질 수 있고, 반도체 기판(10)의 전체 면적에 대한 제1 및 제2 도전형 영역(32, 34)의 각각의 면적 비율이 20% 이하일 수 있다. As described above, the first conductivity type region 32 and the second conductivity type region 34 may have the same or similar level in size, and may include first and second shapes with respect to the total area of the semiconductor substrate 10. The area ratio of each of the conductive regions 32 and 34 may be 20% or less.

일 예로, 제1 도전형 영역(32)의 폭(W1)이 50um 내지 200um이고, 피치(P1)가 500um 내지 1000um일 수 있다. 그리고 제2 도전형 영역(34)의 폭(W2)이 50um 내지 200um이고, 피치(P2)가 500um 내지 1000um일 수 있다. 상술한 범위의 폭과 피치를 가지는 것에 의하여 제1 및 제2 전극(42, 44)과 원활하게 연결될 수 있으면서 도핑 영역(120)의 제1 부분(122)의 면적을 충분하게 확보하도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 도전형 영역(32, 34)의 피치 등을 다양하게 변화될 수 있다. For example, the width W1 of the first conductivity type region 32 may be 50 μm to 200 μm, and the pitch P1 may be 500 μm to 1000 μm. In addition, the width W2 of the second conductivity type region 34 may be 50 μm to 200 μm, and the pitch P2 may be 500 μm to 1000 μm. By having a width and a pitch in the above-described range can be connected to the first and second electrodes 42, 44 smoothly to ensure sufficient area of the first portion 122 of the doped region 120. . However, the present invention is not limited thereto, and the pitches of the first and second conductivity-type regions 32 and 34 may be variously changed.

다른 예로, 도 3을 참조하면, 하나의 제1 전극(42)에 대응하는 제1 도전형 영역(32)은 서로 이격되는 아일랜드 부분(32a)을 복수 개 구비하고, 하나의 제2 전극(44)에 대응하는 제2 도전형 영역(34)이 서로 이격되는 아일랜드 부분(34a)을 복수 개 구비할 수 있다. 그리고 제1 전극(42)이 제1 도전형 영역(32)을 구성하는 복수 개의 아일랜드 부분(32a)을 연결하면서 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)을 구성하는 복수 개의 아일랜드 부분(34a)을 연결하면서 스트라이프 형상으로 형성될 수 있다. As another example, referring to FIG. 3, the first conductivity type region 32 corresponding to one first electrode 42 includes a plurality of island portions 32a spaced apart from each other, and one second electrode 44. ) May include a plurality of island portions 34a in which the second conductivity-type regions 34 corresponding to the plurality of second conductive regions 34 are spaced apart from each other. The first electrode 42 is formed in a stripe shape while connecting the plurality of island portions 32a constituting the first conductivity type region 32, and the second electrode 44 is the second conductivity type region 34. It may be formed in a stripe shape while connecting a plurality of island portions (34a) constituting the.

이때, 도면에 도시하지는 않았지만, 제1 및 제2 관통홀(도 1의 참조부호 222, 224)는 제1 및 제2 도전형 영역(32, 34)의 아일랜드 부분(32a, 34a)에 대응하는 위치에서 형성되어 제1 및 제2 도전형 영역(32, 34)과 제1 및 제2 전극(42, 44)이 연결될 수 있도록 한다. 그리고 도면에 도시하지는 않았지만, 제1 부분(도 1의 참조부호 122, 이하 동일)은 아일랜드 형상의 부분(32a, 34a)을 제외한 부분에 전체적으로 형성될 수 있다. 즉, 제1 부분(122)은 아일랜드 형상의 부분(32a, 34a)에 대응하는 개구부를 가지면서 전체적으로 형성될 수 있다. Although not shown in the drawings, the first and second through holes (refer to reference numerals 222 and 224 of FIG. 1) correspond to island portions 32a and 34a of the first and second conductivity-type regions 32 and 34. It is formed in position so that the first and second conductivity-type regions 32 and 34 and the first and second electrodes 42 and 44 can be connected. Although not shown in the drawings, the first portion (reference numeral 122 of FIG. 1, hereinafter same) may be formed entirely on portions except for the island-shaped portions 32a and 34a. That is, the first portion 122 may be formed as a whole while having an opening corresponding to the island-shaped portions 32a and 34a.

앞서 설명한 바와 같이, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 서로 동일하거나 유사한 수준의 크기를 가질 수 있고, 반도체 기판(10)의 전체 면적에 대한 제1 및 제2 도전형 영역(32, 34)의 각각의 면적 비율이 20% 이하일 수 있다. As described above, the first conductivity type region 32 and the second conductivity type region 34 may have the same or similar level in size, and may include first and second shapes with respect to the total area of the semiconductor substrate 10. The area ratio of each of the conductive regions 32 and 34 may be 20% or less.

일 예로, 제1 도전형 영역(32)의 아일랜드 부분(32a) 폭(W1)이 50um 내지 200um이고, 피치(P1)가 500um 내지 1000um일 수 있다. 그리고 제2 도전형 영역(34)의 아일랜드 부분(34a)의 폭(W2)이 50um 내지 200um이고, 피치(P2)가 500um 내지 1000um일 수 있다. 상술한 범위의 폭과 피치를 가지는 것에 의하여 제1 및 제2 전극(42, 44)과 원활하게 연결될 수 있으면서 도핑 영역(120)의 제1 부분(122)의 면적을 충분하게 확보하도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 도전형 영역(32, 34)의 피치 등을 다양하게 변화될 수 있다. For example, the width W1 of the island portion 32a of the first conductivity type region 32 may be 50 μm to 200 μm, and the pitch P1 may be 500 μm to 1000 μm. In addition, the width W2 of the island portion 34a of the second conductivity type region 34 may be 50 μm to 200 μm, and the pitch P2 may be 500 μm to 1000 μm. By having a width and a pitch in the above-described range can be connected to the first and second electrodes 42, 44 smoothly to ensure sufficient area of the first portion 122 of the doped region 120. . However, the present invention is not limited thereto, and the pitches of the first and second conductivity-type regions 32 and 34 may be variously changed.

이와 같이 제1 및 제2 도전형 영역(32, 34)이 복수 개의 아일랜드 부분(32a, 34a)를 포함하면, 제1 및 제2 도전형 영역(32, 34)을 반도체 기판(10)의 후면 위에서 좀더 조밀하게 배치할 수 있다. 이에 의하여 캐리어의 이동 거리를 최소화하는 것에 의하여 태양 전지(100)의 효율 특성을 향상할 수 있다. 도면에서는 제1 도전형 영역(32)의 아일랜드 부분(32a)과 제2 도전형 영역(34)의 아일랜드 부분(34a)을 서로 나란하지 않게 위치한다. 예를 들어, 제1 도전형 영역(32)의 인접한 두 개의 아일랜드 부분(32a)의 중간에 대응하는 위치와 나란하게 제2 도전형 영역(34)의 아일랜드 부분(34a)을 위치시킨다. 이에 의하여 아일랜드 부분(32a, 34a)들이 나란하게 형성된 부분에 의하여 발생할 수 있는 열적 스트레스 등을 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 도전형 영역(32, 34) 등의 위치는 다양하게 변형될 수 있다. As such, when the first and second conductivity-type regions 32 and 34 include the plurality of island portions 32a and 34a, the first and second conductivity-type regions 32 and 34 may be formed on the rear surface of the semiconductor substrate 10. You can place it more densely from above. As a result, efficiency characteristics of the solar cell 100 may be improved by minimizing the moving distance of the carrier. In the drawing, the island portion 32a of the first conductivity-type region 32 and the island portion 34a of the second conductivity-type region 34 are not arranged next to each other. For example, the island portion 34a of the second conductivity-type region 34 is positioned parallel to the position corresponding to the middle of two adjacent island portions 32a of the first conductivity-type region 32. As a result, it is possible to prevent thermal stress or the like that may occur due to the portions in which the island portions 32a and 34a are formed side by side. However, the present invention is not limited thereto, and the positions of the first and second conductivity-type regions 32 and 34 may be variously modified.

또한, 도면에서는 제1 및 제2 도전형 영역(32, 34)의 아일랜드 부분(32a, 32a)이 원형의 형상을 가지는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 및 제2 도전형 영역(32, 34)의 아일랜드 부분(32a, 32a)이 각기 타원형, 또는 삼각형, 사각형, 육각형 등의 다각형의 평면 형상을 가질 수도 있다. In addition, although the island portions 32a and 32a of the first and second conductivity-type regions 32 and 34 illustrate a circular shape, the present invention is not limited thereto. Thus, the island portions 32a, 32a of the first and second conductivity-type regions 32, 34 may each have an oval shape, or a planar shape of polygons such as triangles, squares, hexagons, and the like.

다시 도 1을 참조하면, 본 실시예에 따른 태양 전지(100)에 광이 입사되면 도핑 영역(120) 및 제1 도전형 영역(32)과 베이스 영역(110) 사이에 형성된 pn 접합에 의한 광전 변환에 의하여 캐리어인 전자와 정공이 생성되고, 생성된 정공 및 전자는 터널링층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다. Referring back to FIG. 1, when light is incident on the solar cell 100 according to the present embodiment, photoelectric by a pn junction formed between the doped region 120 and the first conductivity type region 32 and the base region 110 is provided. The electrons and holes that are carriers are generated by the transformation, and the generated holes and electrons tunnel through the tunneling layer 20 to move to the first conductivity type region 32 and the second conductivity type region 34, respectively. And move to the second electrodes 42 and 44. This produces electrical energy.

본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. In the solar cell 100 having the back electrode structure in which the electrodes 42 and 44 are formed on the rear surface of the semiconductor substrate 10 and the electrodes are not formed on the front surface of the semiconductor substrate 10 as in the present embodiment, the semiconductor substrate 10 Shading loss can be minimized in front of Thereby, the efficiency of the solar cell 100 can be improved.

그리고 반도체 기판(10)의 일면에 위치한 제1 및 제2 도전형 영역(32, 34)의 사이 공간에 대응하는 영역에 도핑 영역(120)의 제1 부분(122)을 형성하여, 우수한 이동도를 가지는 도핑 영역(120)을 충분하게 확보할 수 있다. 그리고 제1 및/또는 제2 도전형 영역(32, 34)의 하부에 이에 대응하도록 도핑 영역(120)의 제2 부분(124)을 더 형성하여 도핑 부분을 충분한 면적으로 형성할 수 있다. 특히, 도핑 영역(120)의 제1 부분(122)이 에미터 영역을 구성하도록 하면, 광전 변환이 넓은 면적에서 충분하게 이루어질 수 있도록 할 수 있다.The first portion 122 of the doped region 120 is formed in a region corresponding to the space between the first and second conductivity-type regions 32 and 34 located on one surface of the semiconductor substrate 10, thereby providing excellent mobility. It is possible to sufficiently secure the doped region 120 having a. In addition, a second portion 124 of the doped region 120 may be further formed below the first and / or second conductivity-type regions 32 and 34 to form a sufficient area. In particular, when the first portion 122 of the doped region 120 constitutes an emitter region, the photoelectric conversion may be sufficiently performed in a large area.

이때, 제1 및 제2 도전형 영역(32, 34)이 제1 및 제2 전극에 연결되므로 도핑 영역(120)의 도핑 농도는 낮은 수준으로 유지할 수 있다. 이에 의하여 재결합 특성을 개선하여 개방 전압을 향상할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. In this case, since the first and second conductivity-type regions 32 and 34 are connected to the first and second electrodes, the doping concentration of the doped region 120 may be maintained at a low level. As a result, the recombination characteristic can be improved to improve the open circuit voltage. Thereby, the efficiency of the solar cell 100 can be improved.

또한, 제1 및 제2 도전형 영역(32, 34)의 면적을 줄여 제1 및 제2 도전형 영역(32, 34)의 증가 시 발생할 수 있는 열적 스트레스 문제를 방지할 수 있다. 이에 의하여 태양 전지(100)의 열적 안정성을 향상하여 신뢰성을 향상할 수 있다. In addition, the area of the first and second conductivity type regions 32 and 34 may be reduced to prevent thermal stress that may occur when the first and second conductivity type regions 32 and 34 are increased. As a result, the thermal stability of the solar cell 100 may be improved to improve reliability.

상술한 구조의 태양 전지(100)의 제조 방법을 도 4a 내지 도 4l을 참조하여 상세하게 설명한다. 도 4a 내지 도 4l은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. A method of manufacturing the solar cell 100 having the above-described structure will be described in detail with reference to FIGS. 4A to 4L. 4A to 4L are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.

먼저, 도 4a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다. 본 실시예에서 반도체 기판(10)은 n형의 도펀트를 가지는 실리콘 기판(일 예로, 실리콘 웨이퍼)으로 이루어질 수 있다. n형의 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 베이스 영역(110)이 p형의 도펀트를 가질 수도 있다. 참고로, 본 실시예에서는 텍스쳐링에 의한 요철을 반도체층(30)을 형성한 후에 형성한다. First, as shown in FIG. 4A, a semiconductor substrate 10 composed of a base region 110 having a second conductivity type dopant is prepared. In this embodiment, the semiconductor substrate 10 may be formed of a silicon substrate (eg, a silicon wafer) having an n-type dopant. As the n-type dopant, Group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) may be used. However, the present invention is not limited thereto, and the base region 110 may have a p-type dopant. For reference, in the present embodiment, unevenness due to texturing is formed after the semiconductor layer 30 is formed.

이어서, 도 4b 및 도 4c에 도시한 바와 같이, 반도체 기판(10)의 후면 위에 산화물층(20a) 및 반도체층(30)을 형성한다. 산화물층(20a) 및 반도체층(30)은 다양한 방법에 의하여 형성될 수 있는데, 일 예로, 증착 등에 의하여 형성될 수 있다. 이러한 산화물층(20a) 및 반도체층(30)은 하나의 증착 공정 중에 주입되는 기체를 변경하는 것에 의하여 함께 형성될 수 있다. Next, as shown in FIGS. 4B and 4C, the oxide layer 20a and the semiconductor layer 30 are formed on the rear surface of the semiconductor substrate 10. The oxide layer 20a and the semiconductor layer 30 may be formed by various methods. For example, the oxide layer 20a and the semiconductor layer 30 may be formed by deposition. The oxide layer 20a and the semiconductor layer 30 may be formed together by changing a gas injected during one deposition process.

즉, 도 4b에 도시한 바와 같이, 증착 초기에 실리콘 포함 기체(예를 들어, 실란(SiH4)), 산소 기체, 수소 기체 등을 함께 주입하여 반도체 기판(10)의 위에 얇은 두께(예를 들어, 0.5nm 이하의 두께)의 산화물층(20a)을 형성할 수 있다. 이렇게 형성된 산화물층(20a)은 비정질 실리콘 산화물층(a-SiOx:H)으로 구성될 수 있다. 이러한 산화물층(20a)은 추후에 열처리 등에 의하여 성장하여 터널링층(도 4h의 참조부호 20, 이하 동일)을 형성할 층이다. That is, as shown in FIG. 4B, a silicon-containing gas (eg, silane (SiH 4 )), oxygen gas, hydrogen gas, or the like is injected together at the initial stage of deposition to form a thin thickness (eg, For example, an oxide layer 20a having a thickness of 0.5 nm or less can be formed. The oxide layer 20a thus formed may be composed of an amorphous silicon oxide layer (a-SiOx: H). The oxide layer 20a is a layer which will be later grown by heat treatment or the like to form a tunneling layer (reference numeral 20 in FIG. 4H, hereinafter identical).

그리고 도 4c에 도시한 바와 같이, 산화물층(20a)이 형성된 이후에는 산소 기체를 주입하지 않고 실리콘 포함 기체, 수소 기체 등을 주입하여 산화물층(20a) 위에 반도체층(30)을 형성할 수 있다. 이렇게 형성된 반도체층(30)은 도핑되지 않아 진성을 가지는 비정질 실리콘(a-Si:H)으로 구성될 수 있다. As illustrated in FIG. 4C, after the oxide layer 20a is formed, the semiconductor layer 30 may be formed on the oxide layer 20a by injecting silicon-containing gas, hydrogen gas, or the like without injecting oxygen gas. . The semiconductor layer 30 thus formed may be composed of amorphous silicon (a-Si: H) having no intrinsic nature.

이와 같이 본 실시예에서는 터널링층(20)을 형성하게 될 산화물층(20a)을 반도체층(30)을 형성하는 공정에서 주입 기체 만을 변경하는 것에 의하여 쉽게 형성할 수 있다. 이에 의하여 공정을 단순화하고 제조 비용을 절감할 수 있다. As described above, in the present embodiment, the oxide layer 20a to form the tunneling layer 20 can be easily formed by changing only the injection gas in the process of forming the semiconductor layer 30. This simplifies the process and reduces manufacturing costs.

이어서, 도 4d 및 도 4e에 도시한 바와 같이, 반도체층(30)을 제1 패턴을 가지는 제1 반도체층(30a)과 제2 패턴을 가지는 제2 반도체층(30b)으로 패터닝한다. Next, as shown in FIGS. 4D and 4E, the semiconductor layer 30 is patterned into a first semiconductor layer 30a having a first pattern and a second semiconductor layer 30b having a second pattern.

좀더 구체적으로, 도 4d에 도시한 바와 같이, 반도체층(30) 위에 제1 도전형 도펀트를 포함하며 제1 패턴을 가지는 제1 도펀트층(36a)과 제2 도전형 도펀트를 포함하며 제2 패턴을 가지는 제2 도펀트층(36b)를 형성한다. More specifically, as shown in FIG. 4D, the second pattern includes a first dopant layer 36a and a second conductivity type dopant including a first conductivity type dopant and a first pattern on the semiconductor layer 30. A second dopant layer 36b having a thickness is formed.

제1 및 제2 도펀트층(36a, 36b)을 형성하는 방법으로는 다양한 방법을 사용할 수 있다. 일 예로, 스크린 인쇄, 잉크젯 인쇄 등과 같은 인쇄법에 의하여 패턴을 가지는 상태로 제1 및 제2 도펀트층(36a, 36b)을 형성할 수 있다. 또는, 마스크를 이용한 증착법에 의하여 패턴을 가지는 상태로 제1 및 제2 도펀트층(36a, 36b)을 형성할 수 있다. 또는, 전체적으로 제1 및/또는 제2 도펀트층(36a, 36b)을 형성한 후에 패터닝하는 공정에 의하여 상술한 형상의 제1 및 제2 도펀트층(36a, 36b)을 형성할 수도 있다. 그 외의 다양한 방법이 사용될 수 있다.Various methods may be used to form the first and second dopant layers 36a and 36b. For example, the first and second dopant layers 36a and 36b may be formed in a state of having a pattern by a printing method such as screen printing or inkjet printing. Alternatively, the first and second dopant layers 36a and 36b may be formed in a state of having a pattern by a deposition method using a mask. Alternatively, the first and second dopant layers 36a and 36b having the above-described shapes may be formed by a process of forming the first and / or second dopant layers 36a and 36b and then patterning them as a whole. Various other methods can be used.

이에 따라 형성된 제1 및 제2 도펀트층(36a, 36b)은 다양한 물질을 포함할 수 있다. 일 예로, 제1 및 제2 도펀트층(36a, 36b) 중 어느 하나가 보론 실리케이트 유리(boron silicate glass, BSG)를 포함하고, 다른 하나가 인 실리케이트 유리(phosphorus silicate glass, PSG)를 포함할 수 있다. 또는 제1 및 제2 도펀트층(36a, 36b)이 각기 제1 및 제2 도펀트를 포함하는 도핑 페이스트일 수도 있다. 제1 및 제2 도펀트층(36a, 36b)은 그 외의 다양한 물질을 포함할 수 있다. The first and second dopant layers 36a and 36b thus formed may include various materials. For example, one of the first and second dopant layers 36a and 36b may include boron silicate glass (BSG), and the other may include phosphorus silicate glass (PSG). have. Alternatively, the first and second dopant layers 36a and 36b may be doping pastes including the first and second dopants, respectively. The first and second dopant layers 36a and 36b may include various other materials.

그리고 도 4e에 도시한 바와 같이, 제1 및 제2 도펀트층(36a, 36b)을 마스크로 하여 반도체층(30)을 식각하여 패터닝하는 것에 의하여 제1 및 제2 반도체층(30a, 30b)을 형성한다. 비정질 실리콘을 포함하는 반도체층(30)은 이를 식각할 수 있는 다양한 식각 용액 또는 식각 페이스트 등에 의하여 식각될 수 있다. 반도체층(30)을 식각하는 공정에 대해서는 알려진 다양한 공정을 사용할 수 있으므로 이에 대한 상세한 설명을 생략한다. As shown in FIG. 4E, the first and second semiconductor layers 30a and 30b are formed by etching and patterning the semiconductor layer 30 using the first and second dopant layers 36a and 36b as masks. Form. The semiconductor layer 30 including amorphous silicon may be etched by various etching solutions or etching pastes capable of etching the semiconductor layer 30. Since a variety of known processes may be used for the process of etching the semiconductor layer 30, a detailed description thereof will be omitted.

본 실시예에서는, 반도체층(30)만을 식각하여 제1 및 제2 반도체층(30a, 30b)이 형성된 부분과 형성되지 않은 부분의 반도체 기판(10)의 표면이 동일 평면 상에 있는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 변형예로, 도 5에 도시한 바와 같이, 이때, 반도체 기판(10)의 후면 일부를 함게 식각하는 것에 의하여 반도체 기판(10)에 오목부(102)를 형성할 수도 있다. 이와 같은 오목부(102)에 의하여 제1 및 제2 반도체층(30a, 30b)이 형성된 부분의 반도체 기판(10)의 표면보다 제1 및 제2 반도체층(30a, 30b)이 형성된 부분의 반도체 기판(10)의 표면을 함몰되게(후퇴되게) 할 수 있다. 그러면, 도핑에 의하여 제1 도핑 영역(도 4g의 참조부호 120, 이하 동일)의 적어도 일부를 형성한 후에 도핑 영역(120)과 제1 및 제2 도전형 영역(도 4h의 참조부호 32, 34, 이하 동일) 사이에서 발생할 수 있는 불필요한 션트를 원천적으로 방지할 수 있다. In this embodiment, only the semiconductor layer 30 is etched to illustrate that the surface of the semiconductor substrate 10 of the portion where the first and second semiconductor layers 30a and 30b are formed and the portion where the semiconductor layer 10 is not formed are coplanar. . However, the present invention is not limited thereto. Alternatively, as shown in FIG. 5, at this time, the recess 102 may be formed in the semiconductor substrate 10 by etching part of the rear surface of the semiconductor substrate 10 together. The semiconductor of the portion where the first and second semiconductor layers 30a and 30b are formed by the recess 102 than the surface of the semiconductor substrate 10 where the first and second semiconductor layers 30a and 30b are formed. The surface of the substrate 10 can be recessed (retracted). Then, the doping region 120 and the first and second conductivity-type regions (reference numerals 32 and 34 of FIG. 4H) are formed after forming at least a portion of the first doping region (reference numeral 120 of FIG. 4G). It is possible to prevent unnecessary shunts that may occur between the same).

이어서, 도 4f에 도시한 바와 같이, 반도체 기판(10)의 전면 및 후면을 텍스쳐링한다. 이때, 반도체 기판의 후면에서는 패터닝된 제1 및 제2 반도체층(30a, 30b)이 형성되지 않은 영역을 텍스쳐링하여 요철을 형성한다. 일 예로, 패터닝된 제1 및 제2 반도체층(30a, 30b) 및/또는 제1 및 제2 도펀트층(36a, 36b)를 마스크로 하여 반도체 기판(10)의 전면 및 후면을 텍스쳐링하여 요철을 형성할 수 있다. 그러면, 반도체 기판(10)의 전면이 전체적으로 텍스쳐링되고, 반도체 기판(10)의 후면에서 제1 및 제2 반도체층(30a, 30b)이 형성되지 않은 부분이 텍스쳐링된다. 이에 의하여 반도체 기판(10)의 후면은 요철을 구비하지 않는 제1 표면(10a)과 요철을 구비하는 제2 표면(10b)을 구비하게 된다. Subsequently, as illustrated in FIG. 4F, the front and rear surfaces of the semiconductor substrate 10 are textured. In this case, irregularities are formed on the rear surface of the semiconductor substrate by texturing a region where the patterned first and second semiconductor layers 30a and 30b are not formed. For example, the front and rear surfaces of the semiconductor substrate 10 are textured by using the patterned first and second semiconductor layers 30a and 30b and / or the first and second dopant layers 36a and 36b as masks. Can be formed. Then, the entire surface of the semiconductor substrate 10 is textured, and a portion of the back surface of the semiconductor substrate 10 where the first and second semiconductor layers 30a and 30b are not formed is textured. As a result, the back surface of the semiconductor substrate 10 has a first surface 10a having no unevenness and a second surface 10b having unevenness.

반도체 기판(10)의 텍스쳐링으로는 습식 또는 건식 텍스쳐링을 사용할 수 있다. 습식 텍스쳐링은 텍스쳐링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스쳐링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다. As texturing of the semiconductor substrate 10, wet or dry texturing may be used. Wet texturing may be performed by immersing the semiconductor substrate 10 in a texturing solution, which has an advantage of short processing time. Dry texturing is to cut the surface of the semiconductor substrate 10 by using a diamond grill or a laser, etc., it is possible to form irregularities uniformly, while the process time is long and damage to the semiconductor substrate 10 may occur. In addition, the semiconductor substrate 10 may be textured by reactive ion etching (RIE). As described above, the semiconductor substrate 10 may be textured by various methods.

도면에 별도로 도시하지 않았지만, 제1 및 제2 반도체층(30a, 30b) 및/또는 제1 및 제2 도펀트층(36a, 36b)만을 덮고 그 외의 부분을 노출하도록 보호층을 더 형성하는 것도 가능하다. Although not shown separately in the drawings, a protective layer may be further formed to cover only the first and second semiconductor layers 30a and 30b and / or the first and second dopant layers 36a and 36b and to expose other portions thereof. Do.

이어서, 도 4g에 도시한 바와 같이, 패터닝된 제1 및 제2 반도체층(30a, 30b) 및/또는 제1 및 제2 도펀트층(36a, 36b)이 형성되지 않은 부분에 대응하도록 반도체 기판(10)의 후면에 제1 도펀트를 도핑하여 도핑 영역(120)의 제1 부분(122)을 형성할 수 있다. 그러면, 제1 반도체층(30a)과 제2 반도체층(30b) 사이의 공간에 대응하여 제1 부분(122)이 형성된다. 이때, 반도체 기판(10)의 전면에 제2 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수 있다. 도핑 방법으로는 다양한 방법이 사용될 수 있는데, 열 확산법 또는 이온 주입법 등에 의하여 제1 및 제2 도펀트를 각기 반도체 기판(10)의 전면 및 후면에 도핑할 수 있다. 이때, 제1 및 제2 도펀트층(36a, 36b)의 도핑을 막도록 별도의 마스크 또는 마스크층을 이용할 수도 있다. 또는, 제1 및 제2 도펀트층(36a, 36b)이 형성된 부분을 덮는 보호층(도시하지 않음)을 형성하는 것도 가능하다. 또는, 제1 부분(122)의 도핑 농도가 제1 및 제2 도펀트층(36a, 36b)에 비하여 매우 낮은 수준이므로 별도의 마스크 또는 보호층 없이 제1 및 제2 반도체층(30a, 30b) 및 제1 및 제2 도펀트층(36a, 36b)을 마스크로 하여 도핑하여도 무방하다. Subsequently, as shown in FIG. 4G, the semiconductor substrate may be formed so as to correspond to a portion where the patterned first and second semiconductor layers 30a and 30b and / or the first and second dopant layers 36a and 36b are not formed. The first portion 122 of the doped region 120 may be formed by doping the first dopant on the rear surface of the substrate 10). Then, the first portion 122 is formed corresponding to the space between the first semiconductor layer 30a and the second semiconductor layer 30b. In this case, the front surface region 130 may be formed by doping the second dopant over the entire surface of the semiconductor substrate 10. Various methods may be used as the doping method, and the first and second dopants may be doped to the front and rear surfaces of the semiconductor substrate 10 by thermal diffusion or ion implantation, respectively. In this case, a separate mask or mask layer may be used to prevent doping of the first and second dopant layers 36a and 36b. Alternatively, a protective layer (not shown) may be formed to cover a portion where the first and second dopant layers 36a and 36b are formed. Alternatively, since the doping concentration of the first portion 122 is much lower than that of the first and second dopant layers 36a and 36b, the first and second semiconductor layers 30a and 30b may be provided without a separate mask or protective layer. Doping may be performed using the first and second dopant layers 36a and 36b as masks.

이어서, 도 4h에 도시한 바와 같이, 제1 및 제2 반도체층(도 4g의 참조부호 30a, 30b, 이하 동일)에 도펀트를 도핑하여 제1 및 제2 도전형 영역(32, 34)을 형성할 수 있다. 좀더 구체적으로는, 열처리를 수행하여 제1 및 제2 도펀트층(36a, 36b)에 포함된 제1 및 제2 도펀트를 제1 및 제2 반도체층(30a, 30b)으로 확산하는 것에 의하여 제1 및 제2 도전형 영역(32, 34)을 형성할 수 있다. Subsequently, as shown in FIG. 4H, dopants are doped in the first and second semiconductor layers (the same reference numerals 30a and 30b of FIG. 4g) to form the first and second conductivity-type regions 32 and 34. can do. More specifically, the first and second dopants included in the first and second dopant layers 36a and 36b are diffused to the first and second semiconductor layers 30a and 30b by performing heat treatment. And second conductivity type regions 32 and 34.

그리고 제1 및 제2 도펀트 중 적어도 하나는 반도체 기판(10)의 내부로 확산되어 제2 부분(124)을 형성할 수 있다. 예를 들어, 제1 도펀트로 보론을 사용하면, 제1 도펀트층(36a)에 포함된 보론이 제1 반도체층(30a) 또는 제1 도전형 영역(32)의 하부에 위치한 반도체 기판(10)의 부분까지 확산되어, 이 부분에 제2 부분(124)을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제2 부분(124)이 형성되지 않는 것도 가능하고, 제1 및 제2 도전형 영역(32, 34)의 하부에 모두 제2 부분(124)이 형성되는 것도 가능하다. At least one of the first and second dopants may be diffused into the semiconductor substrate 10 to form the second portion 124. For example, when boron is used as the first dopant, the boron included in the first dopant layer 36a is positioned below the first semiconductor layer 30a or the first conductivity type region 32. Can be diffused to a portion of and forming a second portion 124 therein. However, the present invention is not limited thereto, and the second part 124 may not be formed, and the second part 124 is formed under both the first and second conductivity-type regions 32 and 34. It is also possible.

이때, 열처리에 의하여 제1 및 제2 반도체층(30a, 30b)이 결정화될 수 있고, 이에 의하여 제1 및 제2 도전형 영역(32, 34)이 결정질 반도체층(예를 들어, 다결정 또는 미세 결정 반도체층)이 될 수 있다. 그러면, 캐리어의 이동 특성을 좀더 향상할 수 있다. 그리고 열처리에 의하여 산화물층(도 4g의 참조부호 20a)의 두께가 좀더 두꺼워지면서 터널링층(20)을 형성할 수 있다. In this case, the first and second semiconductor layers 30a and 30b may be crystallized by heat treatment, whereby the first and second conductivity-type regions 32 and 34 may be crystalline semiconductor layers (eg, polycrystalline or fine). Crystalline semiconductor layer). Then, the movement characteristic of the carrier can be further improved. The tunneling layer 20 may be formed by further increasing the thickness of the oxide layer (reference numeral 20a of FIG. 4G) by the heat treatment.

이어서, 도 4i에 도시한 바와 같이, 제1 및 제2 도펀트층(36a, 36b)를 제거한다. 제1 및 제2 도펀트층(36a, 36b)을 제거하는 방법으로는 다양한 방법이 사용될 수 있으므로 이에 대한 상세한 설명을 생략한다. Next, as shown in FIG. 4I, the first and second dopant layers 36a and 36b are removed. Various methods may be used to remove the first and second dopant layers 36a and 36b, and thus a detailed description thereof will be omitted.

이어서, 도 4j에 도시한 바와 같이, 반도체 기판(10)의 전면 위에 패시베이션막(24) 및 반사 방지막(26)을 전체적으로 형성하고, 반도체 기판(10)의 후면 위에 제1 및 제2 도전형 영역(32, 34)을 덮도록 전체적으로 절연층(22)을 형성한다. 패시베이션막(24), 반사 방지막(26), 절연층(22)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 패시베이션막(24) 및 반사 방지막(26), 그리고 절연층(22)의 형성 순서는 다양하게 변형될 수 있다.Subsequently, as shown in FIG. 4J, the passivation film 24 and the anti-reflection film 26 are formed on the entire surface of the semiconductor substrate 10, and the first and second conductivity-type regions are formed on the rear surface of the semiconductor substrate 10. The insulating layer 22 is formed as a whole to cover (32, 34). The passivation film 24, the antireflection film 26, and the insulating layer 22 may be formed by various methods such as vacuum deposition, chemical vapor deposition, spin coating, screen printing, or spray coating. The order of formation of the passivation film 24, the anti-reflection film 26, and the insulating layer 22 may be variously modified.

이어서, 도 4k에 도시한 바와 같이, 절연층(22)에서 제1 및 제2 도전형 영역(32, 34)이 형성된 부분에서 이의 적어도 일부를 개구하는 제1 및 제2 관통홀(222, 224)를 형성한다. 절연층(22)에 제1 및 제2 관통홀(222, 224)을 형성하는 방법으로는 다양한 방법이 사용될 수 있으므로, 이에 대한 설명은 생략한다. 그리고 본 실시예에서는 절연층(22)에 제1 및 제2 관통홀(222, 224)을 형성하는 공정을 별도로 수행하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 및 제2 전극(42, 44)의 형성 공정에서 제1 및 제2 관통홀(222, 224)이 동시에 형성되는 것도 가능하며, 이 경우에는 본 공정을 생략할 수 있다. Subsequently, as shown in FIG. 4K, first and second through holes 222 and 224 that open at least a part of the first and second conductivity-type regions 32 and 34 in the insulating layer 22. ). Since various methods may be used to form the first and second through holes 222 and 224 in the insulating layer 22, the description thereof will be omitted. In this embodiment, the process of forming the first and second through holes 222 and 224 in the insulating layer 22 is separately performed, but the present invention is not limited thereto. Accordingly, the first and second through holes 222 and 224 may be simultaneously formed in the process of forming the first and second electrodes 42 and 44, and in this case, the process may be omitted.

이어서, 도 4l에 도시한 바와 같이, 제1 및 제2 관통홀(222, 224)를 각기 채우면서 제1 및 제2 전극(42, 44)을 형성한다. 제1 및 제2 전극(42, 44)은 도금법, 증착법, 인쇄법 등의 방법으로 형성될 수 있다. 본 발명이 제1 및 제2 전극(42, 44)의 형성 방법에 한정되는 것은 아니다. Subsequently, as shown in FIG. 4L, the first and second electrodes 42 and 44 are formed by filling the first and second through holes 222 and 224, respectively. The first and second electrodes 42 and 44 may be formed by a plating method, a deposition method, a printing method, or the like. The present invention is not limited to the method of forming the first and second electrodes 42 and 44.

본 실시예에 따른 태양 전지(100)의 제조 방법에 의하면, 제1 및 제2 반도체층(30a, 30b) 및/또는 제1 및 제2 도펀트층(36a, 36b)을 마스크로 하여 텍스쳐링, 도핑 공정 등을 수행할 수 있으므로, 패터닝 또는 마스크 형성을 위한 별도의 공정을 추가하지 않아도 되며 제조 공정을 단순화할 수 있다. 이에 따라 상술한 바와 같이 우수한 특성을 가지는 태양 전지(100)을 간단한 공정에 의하여 형성할 수 있다.
According to the method of manufacturing the solar cell 100 according to the present embodiment, texturing and doping are performed using the first and second semiconductor layers 30a and 30b and / or the first and second dopant layers 36a and 36b as masks. Since the process can be performed, it is not necessary to add a separate process for patterning or mask formation, and can simplify the manufacturing process. Accordingly, the solar cell 100 having excellent characteristics as described above can be formed by a simple process.

이하, 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법을 도 6a 내지 도 6c를 참조하여 상세하게 설명한다. 도 6a 내지 도 6b는 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법의 일부 공정을 도시한 단면도들이다. 상술한 태양 전지의 제조 방법과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략한다.  Hereinafter, a method of manufacturing a solar cell according to another embodiment of the present invention will be described in detail with reference to FIGS. 6A to 6C. 6A to 6B are cross-sectional views illustrating some processes of a method of manufacturing a solar cell according to another embodiment of the present invention. Detailed description of the same or very similar parts to the above-described method for manufacturing a solar cell is omitted.

도 6a에 도시한 바와 같이, 도 4a 내지 도 4f에 도시한 공정을 수행한 반도체 기판(10)의 전면 및 후면에 각기 도핑용 층(142, 144)을 형성한다. 즉, 도 6a에 도시한 바와 같이, 제1 도펀트를 포함하는 제1 도핑용 층(142)을 반도체 기판(10)의 후면 위에서 제1 및 제2 반도체층(30a, 30b), 그리고 제1 및 제2 도펀트층(36a, 36b)을 덮도록 전체적으로 형성하고, 제2 도펀트를 포함하는 제2 도핑용 층(144)을 반도체 기판(10)의 전면 위에 전체적으로 형성할 수 있다. 반도체 기판(10)의 후면에서는 패터닝된 제1 및 제2 반도체층(30a, 30b) 및 제1 및 제2 도펀트층(36a, 36b)가 마스크로 기능하므로, 제1 도핑용 층(142)을 별도로 패터닝하지 않고 전체적으로 형성하여도 된다. 이에 따라 제1 도핑용 층(142)의 패터닝을 위한 비용 및 시간을 절감할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도핑용 층(142)을 제1 및 제2 도전형 영역(32, 34)이 형성된 부분을 제외한 영역에만 형성할 수도 있다. As illustrated in FIG. 6A, doping layers 142 and 144 are formed on the front and rear surfaces of the semiconductor substrate 10 having the processes illustrated in FIGS. 4A to 4F, respectively. That is, as illustrated in FIG. 6A, the first doping layer 142 including the first dopant is disposed on the back surface of the semiconductor substrate 10 and the first and second semiconductor layers 30a and 30b and the first and second doping layers 142. The second dopant layers 36a and 36b may be formed to cover the entirety, and the second doping layer 144 including the second dopant may be formed on the entire surface of the semiconductor substrate 10. Since the patterned first and second semiconductor layers 30a and 30b and the first and second dopant layers 36a and 36b function as masks on the back surface of the semiconductor substrate 10, the first doping layer 142 may be used as a mask. It may be formed as a whole without separately patterning. Accordingly, cost and time for patterning the first doping layer 142 may be reduced. However, the present invention is not limited thereto, and the first doping layer 142 may be formed only in a region except for portions in which the first and second conductivity-type regions 32 and 34 are formed.

제1 및 제2 도핑용 층(142, 144)을 형성하는 방법으로는 다양한 방법을 사용할 수 있다. 일 예로, 증착법, 또는 스크린 인쇄, 잉크젯 인쇄 등과 같은 인쇄법 등에 의하여 제1 및 제2 도핑용 층(142, 142)을 형성할 수 있다. 그 외의 다양한 방법이 사용될 수 있다.Various methods may be used to form the first and second doping layers 142 and 144. For example, the first and second doping layers 142 and 142 may be formed by a deposition method or a printing method such as screen printing or inkjet printing. Various other methods can be used.

이에 따라 형성된 제1 및 제2 도핑용 층(142, 144)은 다양한 물질을 포함할 수 있다. 일 예로, 제1 및 제2 도핑용 층(142, 142) 중 어느 하나가 보론 실리케이트 유리를 포함하고, 다른 하나가 인 실리케이트 유리를 포함할 수 있다. 또는 제1 및 제2 도핑용 층(142, 144)이 각기 제1 및 제2 도펀트를 포함하는 도핑 페이스트일 수도 있다. 제1 및 제2 도핑용 층(142, 144)은 그 외의 다양한 물질을 포함할 수 있다. As a result, the first and second doping layers 142 and 144 may include various materials. For example, one of the first and second doping layers 142 and 142 may include boron silicate glass, and the other may include phosphorus silicate glass. Alternatively, the first and second doping layers 142 and 144 may be doping pastes including first and second dopants, respectively. The first and second doping layers 142 and 144 may include various other materials.

이어서, 도 6b에 도시한 바와 같이, 열처리를 수행하면, 제1 및 제2 도펀트층(36a, 36b)에 포함된 제1 및 제2 도펀트가 제1 및 제2 반도체층(30a, 30b)에 확산되어 제1 및 제2 도전형 영역(32, 34)이 형성된다. 이때, 열처리에 의하여 제1 및 제2 반도체층(30a, 30b)이 결정화될 수 있고, 이에 의하여 제1 및 제2 도전형 영역(32, 34)이 결정질 반도체층(예를 들어, 다결정 또는 미세 결정 반도체층)이 될 수 있다. 이와 함께, 제1 및/또는 제2 도전형 영역(32, 34)의 하부에 제2 부분(144)이 형성될 수 있다. 그리고 제1 및 제2 도핑용 층(142, 144)에 포함된 제1 및 제2 도펀트가 확산되어 제1 부분(142)이 형성된다. Subsequently, as shown in FIG. 6B, when the heat treatment is performed, the first and second dopants included in the first and second dopant layers 36a and 36b are applied to the first and second semiconductor layers 30a and 30b. Diffusion forms first and second conductivity type regions 32 and 34. In this case, the first and second semiconductor layers 30a and 30b may be crystallized by heat treatment, whereby the first and second conductivity-type regions 32 and 34 may be crystalline semiconductor layers (eg, polycrystalline or fine). Crystalline semiconductor layer). In addition, a second portion 144 may be formed under the first and / or second conductivity type regions 32 and 34. In addition, the first and second dopants included in the first and second doping layers 142 and 144 are diffused to form a first portion 142.

또한, 열처리에 의하여 산화물층(도 6a의 참조부호 20a)의 두께가 좀더 두꺼워지면서 터널링층(20)을 형성할 수 있다. In addition, the tunneling layer 20 may be formed while the thickness of the oxide layer (reference numeral 20a of FIG. 6A) becomes thicker by heat treatment.

이와 같이 본 실시예에서는 한 번의 열처리에 의하여 제1 및 제2 부분(142, 144)의 형성, 제1 및 제2 도전형 영역(32, 34)의 도핑 공정, 그리고 터널링층(20)의 형성 공정을 함께 수행할 수 있다. As described above, in the present embodiment, the first and second portions 142 and 144 are formed by one heat treatment, the doping process of the first and second conductive regions 32 and 34, and the tunneling layer 20 are formed. The processes can be carried out together.

이어서, 도 6c에 도시한 바와 같이, 제1 및 제2 도핑용 층(142, 144), 그리고 제1 및 제2 도펀트층(36a, 36b)를 제거한다. 제1 및 제2 도핑용 층(142, 144), 그리고 제1 및 제2 도펀트층(36a, 36b)을 제거하는 방법으로는 다양한 방법이 사용될 수 있으므로 이에 대한 상세한 설명을 생략한다.Subsequently, as shown in FIG. 6C, the first and second doping layers 142 and 144 and the first and second dopant layers 36a and 36b are removed. Since various methods may be used to remove the first and second doping layers 142 and 144 and the first and second dopant layers 36a and 36b, a detailed description thereof will be omitted.

이어서, 도 4j 내지 도 4l에 도시한 공정을 수행하여 태양 전지(100)를 제조한다. Next, the solar cell 100 is manufactured by performing the process illustrated in FIGS. 4J to 4L.

이와 같은 태양 전지(100)의 제조 방법에 의하면, 한 번의 열처리에 의하여 제1 및 제2 부분(142, 144)의 형성, 제1 및 제2 도전형 영역(32, 34)의 도핑 공정, 그리고 터널링층(20)의 형성 공정을 함께 수행할 수 있다. 이에 의하여 제조 공정을 좀더 단순화하고 제조 비용을 절감할 수 있다.According to the method of manufacturing the solar cell 100, the first and second portions 142 and 144 are formed by one heat treatment, the doping process of the first and second conductive regions 32 and 34, and The tunneling layer 20 may be formed together. This further simplifies the manufacturing process and reduces manufacturing costs.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects, and the like as described above are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified with respect to other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be interpreted that the contents related to such a combination and modification are included in the scope of the present invention.

100: 태양 전지
10: 반도체 기판
110: 베이스 영역
120: 도핑 영역
122: 제1 부분
124: 제2 부분
130: 전면 전계 영역
20: 터널링층
22: 절연층
24: 패시베이션막
26: 반사 방지막
30: 반도체층
32: 제1 도전형 영역
34: 제2 도전형 영역
42: 제1 전극
44: 제2 전극 100: solar cell
10: semiconductor substrate
110: base area
120: doped area
122: first portion
124: second part
130: front field area
20: tunneling layer
22: insulation layer
24: passivation film
26: antireflection film
30: semiconductor layer
32: first conductivity type region
34: second conductivity type region
42: first electrode
44: second electrode

Claims (20)

베이스 영역과 도핑 영역을 포함하는 반도체 기판;
상기 반도체 기판 위에 형성되는 도전형 영역; 및
상기 도전형 영역에 연결되는 전극
을 포함하고,
상기 도전형 영역은, 제1 도전형을 가지는 제1 도전형 영역과, 상기 제1 도전형 영역과 이격되어 위치하며 상기 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역을 포함하고,
상기 도핑 영역은, 상기 베이스 영역과 반대되는 도전형을 가져 에미터 영역의 적어도 일부를 구성하며 적어도 상기 반도체 기판에서 상기 제1 및 제2 도전형 영역과 서로 겹치지 않는 영역에 형성되는 제1 부분을 포함하는 태양 전지. A semiconductor substrate including a base region and a doped region;
A conductive region formed on the semiconductor substrate; And
An electrode connected to the conductive region
Including,
The conductive type region may include a first conductive type region having a first conductive type and a second conductive type region having a second conductive type opposite to the first conductive type and positioned apart from the first conductive type region. Including,
The doped region may have a conductivity type opposite to the base region and constitute at least a part of the emitter region, and may include at least a first portion formed in an area of the semiconductor substrate that does not overlap with the first and second conductivity type regions. Containing solar cells. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈Claim 2 has been abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 도핑 영역은, 상기 반도체 기판에서 상기 제1 및 제2 도전형 영역의 하부에서 이에 대응하도록 형성되는 제2 부분을 더 포함하는 태양 전지. The method of claim 1,
The doped region further includes a second portion of the semiconductor substrate, the second portion being formed correspondingly below the first and second conductivity-type regions. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈Claim 3 has been abandoned upon payment of a setup registration fee. 제2항에 있어서,
상기 제2 부분이 상기 반도체 기판에서 상기 제1 도전형 영역의 하부에서 이에 대응하도록 형성되고,
상기 도핑 영역의 상기 제1 및 제2 부분이 p형을 가지는 태양 전지. The method of claim 2,
The second portion is formed to correspond to the lower portion of the first conductivity type region in the semiconductor substrate,
And the first and second portions of the doped region have a p-type. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈Claim 4 was abandoned upon payment of a set-up fee. 제2항에 있어서,
상기 제2 부분이 상기 반도체 기판에서 상기 제1 도전형 영역의 하부에서 이에 대응하도록 형성되고,
상기 제1 부분 및 상기 제2 부분이 상기 제1 도전형을 가지며,
상기 제2 부분의 도핑 농도가 상기 제1 부분의 도핑 농도와 같거나 그보다 크고, 상기 제1 도전형 영역의 도핑 농도가 상기 제2 부분의 도핑 농도와 같거나 그보다 큰 태양 전지. The method of claim 2,
The second portion is formed to correspond to the lower portion of the first conductivity type region in the semiconductor substrate,
The first portion and the second portion have the first conductivity type,
Wherein the doping concentration of the second portion is equal to or greater than the doping concentration of the first portion, and the doping concentration of the first conductivity type region is greater than or equal to the doping concentration of the second portion. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 제1 도전형 영역의 전체 면적과 상기 제2 도전형 영역의 전체 면적의 차이가 10% 이내인 태양 전지. The method of claim 1,
The difference between the total area of the first conductivity type region and the total area of the second conductivity type region is less than 10%. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈Claim 6 has been abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 반도체 기판의 전체 면적에 대한 상기 제1 도전형 영역의 면적 비율이 20% 이하이고,
상기 반도체 기판의 전체 면적에 대한 상기 제2 도전형 영역의 면적 비율이 20% 이하인 태양 전지. The method of claim 1,
The area ratio of the first conductivity type region to the total area of the semiconductor substrate is 20% or less,
The area ratio of the area of the said 2nd conductivity type with respect to the area of the said semiconductor substrate is 20% or less. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈Claim 7 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 제1 도전형 영역의 폭이 50um 내지 200um이고,
상기 제2 도전형 영역의 폭이 50um 내지 200um이며,
상기 제1 도전형 영역의 피치가 500um 내지 1000um이고,
상기 제2 도전형 영역의 피치가 500um 내지 1000um인 태양 전지. The method of claim 1,
The width of the first conductivity type region is 50um to 200um,
The width of the second conductivity type region is 50um to 200um,
The pitch of the first conductivity type region is 500um to 1000um,
The solar cell has a pitch of the second conductivity type region is 500um to 1000um. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈Claim 8 has been abandoned upon payment of a setup registration fee. 제1항에 있어서,
상기 도핑 영역이 상기 제1 도전형을 가지고
상기 베이스 영역이 상기 제2 도전형을 가지는 태양 전지. The method of claim 1,
The doped region has the first conductivity type.
And the base region has the second conductivity type. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈Claim 9 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 제1 도전형 영역과 상기 제2 도전형 영역이 상기 반도체 기판의 일면 위에 위치하고,
상기 도핑 영역이 상기 반도체 기판의 일면 쪽에서 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이의 공간에 대응하여 위치하며,
상기 반도체 기판의 타면에 요철이 형성되는 태양 전지. The method of claim 1,
The first conductivity type region and the second conductivity type region are located on one surface of the semiconductor substrate,
The doped region is located on one surface of the semiconductor substrate to correspond to a space between the first conductive region and the second conductive region,
The solar cell is formed with irregularities on the other surface of the semiconductor substrate. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈Claim 10 has been abandoned upon payment of a setup registration fee. 제1항에 있어서,
상기 제1 도전형 영역과 상기 제2 도전형 영역이 상기 반도체 기판의 일면 위에 위치하고,
상기 반도체 기판의 일면은, 상기 제1 도전형 영역 및 상기 제2 도전형 영역이 형성된 부분에 대응하는 제1 표면과, 상기 제1 부분에 위치하는 제2 표면을 포함하며,
상기 제1 표면과 상기 제2 표면의 표면 거칠기가 서로 다른 태양 전지. The method of claim 1,
The first conductivity type region and the second conductivity type region are located on one surface of the semiconductor substrate,
One surface of the semiconductor substrate may include a first surface corresponding to a portion where the first conductivity type region and the second conductivity type region are formed, and a second surface positioned at the first portion.
A solar cell having different surface roughnesses of the first surface and the second surface. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈Claim 11 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 제1 도전형 영역과 상기 제2 도전형 영역이 상기 반도체 기판의 일면 위에 위치하고,
상기 반도체 기판의 일면은, 상기 제1 도전형 영역 및 상기 제2 도전형 영역이 형성된 부분에 대응하는 제1 표면과, 상기 제1 부분에 위치하는 제2 표면을 포함하며,
상기 제2 표면에 요철이 형성되는 태양 전지. The method of claim 1,
The first conductivity type region and the second conductivity type region are located on one surface of the semiconductor substrate,
One surface of the semiconductor substrate may include a first surface corresponding to a portion where the first conductivity type region and the second conductivity type region are formed, and a second surface positioned at the first portion.
A solar cell in which irregularities are formed on the second surface. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈Claim 12 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 도전형 영역과 상기 반도체 기판 사이에 터널링층이 위치하는 태양 전지. The method of claim 1,
And a tunneling layer located between the conductive region and the semiconductor substrate. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈Claim 13 has been abandoned upon payment of a setup registration fee. 제1항에 있어서,
상기 도전형 영역이 다결정 또는 미세 결정 반도체를 포함하는 태양 전지. The method of claim 1,
The solar cell comprises a polycrystalline or microcrystalline semiconductor. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈Claim 14 has been abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 반도체 기판의 일면 위에서 상기 도전형 영역을 덮도록 형성되며 상기 도전형 영역과 상기 전극을 연결하는 관통홀을 가지는 절연층을 더 포함하고,
상기 전극이 상기 절연층 위에서 상기 도전형 영역의 상부면 위, 상기 도전형 영역의 측면 위 및 상기 반도체 기판의 위에 걸쳐서 형성되는 태양 전지. The method of claim 1,
An insulating layer formed on one surface of the semiconductor substrate to cover the conductive region and having a through hole connecting the conductive region and the electrode;
And the electrode is formed over the insulating layer on an upper surface of the conductive region, on a side surface of the conductive region, and over the semiconductor substrate. 베이스 영역을 포함하는 반도체 기판을 준비하는 단계;
상기 반도체 기판 위에 반도체층을 형성하는 단계;
제1 패턴을 가지는 제1 반도체층과 제2 패턴을 가지는 제2 반도체층을 가지도록 상기 반도체층을 패터닝하는 단계;
상기 반도체 기판에서 상기 패터닝된 제1 및 제2 반도체층과 겹치지 않은 영역에 상기 베이스 영역과 반대되는 도전형을 가지는 도펀트를 도핑하여 에미터 영역의 적어도 일부를 구성하는 도핑 영역의 제1 부분을 형성하고, 상기 제1 및 제2 반도체층에 도펀트를 도핑하여 제1 및 제2 도전형 영역을 포함하는 도전형 영역을 형성하는 도핑 단계; 및
상기 도전형 영역에 연결되는 전극을 형성하는 단계
를 포함하는 태양 전지의 제조 방법. Preparing a semiconductor substrate including a base region;
Forming a semiconductor layer on the semiconductor substrate;
Patterning the semiconductor layer to have a first semiconductor layer having a first pattern and a second semiconductor layer having a second pattern;
The first portion of the doped region forming at least a portion of the emitter region is formed by doping a dopant having a conductivity type opposite to the base region in a region of the semiconductor substrate that does not overlap with the patterned first and second semiconductor layers. A doping step of forming a conductive region including first and second conductive regions by doping a dopant to the first and second semiconductor layers; And
Forming an electrode connected to the conductive region
Method for manufacturing a solar cell comprising a. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈Claim 16 was abandoned upon payment of a set-up fee. 제15항에 있어서,
상기 도핑 단계 중 상기 도전형 영역을 형성하는 공정에서는, 열처리에 의하여 상기 반도체층을 결정화하는 태양 전지의 제조 방법. The method of claim 15,
In the step of forming the conductive region during the doping step, a method of manufacturing a solar cell to crystallize the semiconductor layer by a heat treatment. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈Claim 17 was abandoned upon payment of a set-up fee. 제15항에 있어서,
상기 도핑 단계 중 상기 도전형 영역을 형성하는 단계에서는, 열처리에 의하여 상기 제1 또는 제2 도전형 영역의 상기 도펀트가 상기 반도체 기판으로 확산하여 상기 도핑 영역의 제2 부분을 형성하는 태양 전지의 제조 방법. The method of claim 15,
In the forming of the conductive region in the doping step, the dopant of the first or second conductive region is diffused into the semiconductor substrate by heat treatment to form a second portion of the doped region Way. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈Claim 18 has been abandoned upon payment of a set-up fee. 제15항에 있어서,
상기 도핑 영역의 상기 제1 부분을 형성하는 단계와 상기 도전형 영역을 형성하는 단계가 한 번의 열처리에 의하여 동시에 수행되는 태양 전지의 제조 방법. The method of claim 15,
Forming the first portion of the doped region and forming the conductive region are performed simultaneously by a single heat treatment. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈Claim 19 was abandoned upon payment of a set-up fee. 제15항에 있어서,
상기 반도체층을 패터닝하는 단계와 상기 도핑 단계 사이에, 상기 반도체 기판의 일면에서 상기 패터닝된 제1 및 제2 반도체층이 형성되지 않은 영역을 텍스쳐링하여 요철을 형성하는 태양 전지의 제조 방법. The method of claim 15,
A method of manufacturing a solar cell between the patterning of the semiconductor layer and the doping step, by forming an unevenness by texturing a region in which one of the patterned first and second semiconductor layers is not formed on one surface of the semiconductor substrate. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈Claim 20 has been abandoned upon payment of a setup registration fee. 제15항에 있어서,
상기 반도체층을 형성하는 단계에서는, 실리콘 포함 기체와 산소 기체를 주입하는 증착에 의하여 상기 반도체 기판 위에 산화물층을 형성하는 공정과, 상기 산소 기체 없이 상기 실리콘 포함 기체를 주입하는 증착에 의하여 상기 산화물층 위에 상기 반도체층을 형성하는 공정을 포함하는 태양 전지의 제조 방법. The method of claim 15,
In the forming of the semiconductor layer, forming an oxide layer on the semiconductor substrate by deposition injecting a silicon containing gas and an oxygen gas, and depositing the oxide layer in the silicon layer without the oxygen gas. A method of manufacturing a solar cell comprising the step of forming the semiconductor layer thereon.
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