KR102082264B1 - Thin Film Transistor Substrate For In-Plane Switching Display Haiving High Aperture Ratio And Method For Manufacturing The Same - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 68
- 239000000758 substrate Substances 0.000 title claims abstract description 57
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000000034 method Methods 0.000 title claims description 37
- 239000010410 layer Substances 0.000 claims abstract description 81
- 239000003990 capacitor Substances 0.000 claims abstract description 57
- 238000002161 passivation Methods 0.000 claims abstract description 41
- 239000011241 protective layer Substances 0.000 claims abstract description 3
- 239000010408 film Substances 0.000 claims description 54
- 230000005684 electric field Effects 0.000 claims description 25
- 239000000463 material Substances 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 9
- 230000001681 protective effect Effects 0.000 claims description 9
- 239000011368 organic material Substances 0.000 claims description 7
- 229910010272 inorganic material Inorganic materials 0.000 claims description 6
- 239000011147 inorganic material Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims description 2
- 238000002834 transmittance Methods 0.000 abstract description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 42
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- ZPZCREMGFMRIRR-UHFFFAOYSA-N molybdenum titanium Chemical compound [Ti].[Mo] ZPZCREMGFMRIRR-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000153 supplemental effect Effects 0.000 description 1
Images
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Computer Hardware Design (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Chemical & Material Sciences (AREA)
- Mathematical Physics (AREA)
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Abstract
본 발명은 고 투과율을 갖는 수평 전계 방식 표시장치에 사용하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 박막 트랜지스터 기판은, 기판; 상기 기판 위에서 게이트 절연막을 사이에 두고 서로 직교하여 화소 영역을 정의하는 게이트 배선 및 데이터 배선; 상기 게이트 배선과 나란하게 진행하는 공통 배선; 상기 게이트 배선에서 분기한 게이트 전극, 상기 데이터 배선에서 분기한 소스 전극 그리고 상기 소스 전극과 대향하는 드레인 전극을 구비하는 박막 트랜지스터; 드레인 전극에서 연장된 제1 보조 용량 전극; 상기 박막 트랜지스터 및 상기 제1 보조 용량 전극을 덮는 보호막; 그리고 상기 보호막을 사이에 두고 상기 제1 보조 용량 전극과 중첩하는 제2 보조 용량 전극을 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor substrate for use in a horizontal field display device having a high transmittance and a method of manufacturing the same. The thin film transistor substrate according to the present invention includes a substrate; A gate line and a data line on the substrate, the gate line and the data line being defined to be orthogonal to each other with a gate insulating layer therebetween; Common wiring running in parallel with the gate wiring; A thin film transistor having a gate electrode branched from the gate wiring, a source electrode branched from the data wiring, and a drain electrode facing the source electrode; A first storage capacitor electrode extending from the drain electrode; A passivation layer covering the thin film transistor and the first storage capacitor electrode; And a second storage capacitor electrode overlapping the first storage capacitor electrode with the protective layer therebetween.
Description
본 발명은 고 투과율을 갖는 수평 전계 방식 표시장치에 사용하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 보조 용량의 효율 및 밀도를 높여 크기를 줄임으로써 고 투과율 및 고 개구율을 확보한 수평 전계 방식 표시장치에 사용하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 방식과 수평 전계 방식으로 대별된다.The liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal using an electric field. Such liquid crystal displays are roughly classified into a vertical electric field method and a horizontal electric field method according to the direction of the electric field for driving the liquid crystal.
수직 전계형 액정 표시 장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동한다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.In a vertical field type liquid crystal display, a common electrode formed on an upper substrate and a pixel electrode formed on a lower substrate are disposed to face each other to drive a liquid crystal of TN (Twisted Nemastic) mode by a vertical electric field formed therebetween. The vertical field type liquid crystal display device has an advantage of having a large aperture ratio while having a narrow viewing angle of about 90 degrees.
수평 전계 방식의 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching; IPS) 모드의 액정을 구동한다. 이러한 수평 전계 방식의 액정 표시 장치는 시야각이 160도 정도로 수직 전계 방식에 비해 넓으며, 구동 속도가 빠르다는 장점을 가진다. 따라서, 더 좋은 표시 품질을 제공하는 수평 전계 방식의 액정표시장치에 대한 요구가 날로 증가하고 있다.In a horizontal electric field type liquid crystal display, an in-plane switching (IPS) mode liquid crystal is driven by a horizontal electric field between a pixel electrode and a common electrode arranged side by side on a lower substrate. The horizontal electric field type liquid crystal display device has a viewing angle of about 160 degrees and is wider than the vertical electric field method, and has a driving speed. Therefore, there is an increasing demand for a horizontal field type liquid crystal display device that provides better display quality.
이하, 수평 전계 방식의 액정 표시 장치에 대하여 상세히 살펴보기로 한다. 종래 기술에 의한 수평 전계형 액정표시패널은, 박막 트랜지스터(Thin Film Transistor; TFT) 어레이 기판, 칼라 필터 어레이 기판, 그리고 이 두 기판 사이에 개재된 액정층을 포함한다. 도 1은 종래 기술에 의한 수평 전계 액정 표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도이다. 도 2는 도 1에서 절취선 I-I'으로 자른 수평 전계 액정표시패널용 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.Hereinafter, the liquid crystal display of the horizontal electric field method will be described in detail. The horizontal field type liquid crystal display panel according to the prior art includes a thin film transistor (TFT) array substrate, a color filter array substrate, and a liquid crystal layer interposed between the two substrates. 1 is a plan view illustrating a thin film transistor array substrate of a horizontal field liquid crystal display panel according to the related art. FIG. 2 is a cross-sectional view illustrating a structure of a thin film transistor substrate for a horizontal field liquid crystal display panel taken along the line II ′ in FIG. 1.
도 1 및 2에 도시한, 박막 트랜지스터 기판을 구비한 수평 전계 방식의 액정표시장치는 화소 전극과 공통 전극이 동일 평면 상에서 서로 일정 거리 이격하여 배치됨으로써 그 사이에 형성되는 수평 전계로 액정층을 구동하여 화상 데이터를 표시한다. 도 1 및 2를 참조하면, 종래 기술에 의한 수평 전계 액정표시 패널의 박막 트랜지스터 어레이 기판은 하부 기판(SUB) 상에 교차하도록 형성된 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(PXL) 및 공통 전극(COM)과, 그리고 공통 전극(COM)과 접속되며 게이트 배선(GL)과 나란하게 진행하는 공통 배선(CL)을 구비한다.1 and 2, the liquid crystal display device having a horizontal electric field type having a thin film transistor substrate drives the liquid crystal layer with a horizontal electric field formed therebetween by disposing a pixel electrode and a common electrode at a predetermined distance from each other on the same plane. To display image data. 1 and 2, a thin film transistor array substrate of a horizontal field liquid crystal display panel according to the related art is provided with a gate line GL and a data line DL formed so as to intersect on a lower substrate SUB, and each intersection thereof. The formed thin film transistor T, the pixel electrode PXL and the common electrode COM formed to form a horizontal electric field in the pixel region provided in a cross structure thereof, and are connected to the common electrode COM and are parallel to the gate wiring GL. The common wiring CL which proceeds easily is provided.
게이트 배선(GL)은 박막 트랜지스터(T)의 게이트 전극(G)에 게이트 신호를 공급한다. 데이터 배선(DL)은 박막 트랜지스터(T)의 드레인 전극(D)을 통해 화소전극(PXL)에 화소 신호를 공급한다. 게이트 배선(GL)과 데이터 배선(DL)은 교차구조로 형성되어 화소 영역을 정의한다. 공통 배선(CL)은 화소 영역 내의 일측변에 게이트 배선(GL)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통 전극(COM)에 공급한다.The gate line GL supplies a gate signal to the gate electrode G of the thin film transistor T. The data line DL supplies a pixel signal to the pixel electrode PXL through the drain electrode D of the thin film transistor T. The gate line GL and the data line DL are formed in a cross structure to define a pixel area. The common line CL is formed in parallel with the gate line GL at one side of the pixel area and supplies a reference voltage for driving the liquid crystal to the common electrode COM.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전, 유지되도록 한다. 이를 위하여, 박막 트랜지스터(T)는 게이트 배선(GL)에 접속된 게이트 전극(G)과, 데이터 배선(DL)에 접속된 소스 전극(S)과, 화소 전극(PXL)에 접속된 드레인 전극(D)을 구비한다. 또한, 박막 트랜지스터(T)는 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 활성 채널층(A)과, 소스 전극(S) 및 드레인 전극(D)과 오믹 접촉을 위한 오믹 접촉층(도시하지 않음)을 더 포함한다.The thin film transistor T allows the pixel signal of the data line DL to be charged and held in the pixel electrode PXL in response to the gate signal of the gate line GL. To this end, the thin film transistor T includes a gate electrode G connected to the gate line GL, a source electrode S connected to the data line DL, and a drain electrode connected to the pixel electrode PXL. D). In addition, the thin film transistor T may have an active channel layer A which forms a channel between the source electrode S and the drain electrode D, and an ohmic contact for the ohmic contact with the source electrode S and the drain electrode D. FIG. It further includes a contact layer (not shown).
화소 전극(PXL)은 보호막(PAS) 및 평탄화막(PAC)을 관통하는 드레인 콘택홀(DH)을 통해 박막 트랜지스터(T)의 드레인 전극(D)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(PXL)은 드레인 전극(D)과 접속되고 인접한 게이트 라인(GL)과 나란하게 형성된 수평 화소 전극(PXLh)과, 이 수평 화소 전극(PXLh)에서 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 화소 전극(PXLv)을 구비한다.The pixel electrode PXL is formed in the pixel region by being connected to the drain electrode D of the thin film transistor T through the drain contact hole DH passing through the passivation film PAS and the planarization film PAC. In particular, the pixel electrode PXL is connected to the drain electrode D and is formed in parallel with the adjacent gate line GL, and the pixel electrode PXL is formed in the pixel region in the pixel region at the horizontal pixel electrode PXLh. A plurality of vertical pixel electrodes PXLv is provided.
공통 전극(COM)은 게이트 절연막(GI), 보호막(PAS) 및 평탄화막(PAC)을 관통하는 공통 컨택홀(CH)을 통해 공통 배선(CL)과 접속된다. 게이트 배선(GL)과 평행하게 진행하는 일부분은 좀 더 넓은 폭을 가지며 수평 공통 전극(COMh)을 형성한다. 그리고 수평 공통 전극(COMh)에서 되어 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 공통 전극(COMv)을 형성한다. 특히, 수직 공통 전극(COMv)은 화소 영역 내에서 수직 화소 전극(PXLv)과 나란하게 배치된다.The common electrode COM is connected to the common wiring CL through the common contact hole CH passing through the gate insulating film GI, the passivation film PAS, and the planarization film PAC. A portion running in parallel with the gate line GL has a wider width and forms a horizontal common electrode COMh. The plurality of vertical common electrodes COMv may be formed in the horizontal common electrode COMh in the vertical direction in the pixel area. In particular, the vertical common electrode COMv is disposed in parallel with the vertical pixel electrode PXLv in the pixel area.
이에 따라, 박막 트랜지스터(T)를 통해 화소 신호가 공급된 수직 화소 전극(PXLv)과 공통 배선(CL)을 통해 기준 전압이 공급된 수직 공통 전극(COMv) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현한다.Accordingly, a horizontal electric field is formed between the vertical pixel electrode PXLv supplied with the pixel signal through the thin film transistor T and the vertical common electrode COMv supplied with the reference voltage through the common line CL. The horizontal electric field causes liquid crystal molecules arranged in the horizontal direction between the thin film transistor array substrate and the color filter array substrate to rotate by dielectric anisotropy. According to the degree of rotation of the liquid crystal molecules, the light transmittance passing through the pixel region is changed, thereby realizing an image.
이와 같이 화소 전극(PXL)과 공통 전극(COM)이 동일 평면상에서 서로 일정 거리 이격된 구조를 갖는 수평 전계 액정표시패널은 화소 영역 내에서 액정 구동을 위한 충전 용량을 확보하기 위해서는 수평 공통 전극(COMh)과 드레인 전극(D)을 중첩하여 보조 용량(STG)을 형성한다. 도 2에서는 보조 용량(STG)은 중첩된 수평 공통 전극(COMh)과 드레인 전극(D) 사이에 개재된 게이트 절연막(GI) 및 채널 층(A)이 이루는 공간 내에 형성된다.As described above, the horizontal field liquid crystal display panel having the structure in which the pixel electrode PXL and the common electrode COM are spaced apart from each other on the same plane by a horizontal common electrode COMh is used to secure the charging capacity for driving the liquid crystal in the pixel area. ) And the drain electrode D are overlapped to form the storage capacitor STG. In FIG. 2, the storage capacitor STG is formed in a space formed by the gate insulating layer GI and the channel layer A interposed between the overlapped horizontal common electrode COMh and the drain electrode D.
수직 화소 전극(PXLh)과 수직 공통 전극(COMv)이 동일 평면 상에서 일정 간격 이격하여 수평 전계를 이루도록 하기 위해, 박막 트랜지스터(T)를 덮는 보호막(PAS) 위에 평탄화 막(PAC)을 더 포함한다. 평탄화 막(PAC)은 폴리아크릴과 같은 유기 물질이 10000Å 정도의 두께로 형성되는 데, 이 경우, 수평 화소 전극(PXLh)과 수평 공통 전극(COMh) 사이 공간에서 보조 용량을 구축하기가 어렵다. 따라서, 이와 같은 구조에서는 수평 화소 전극(PXLh)과 연결되는 드레인 전극(D)을 연장하여 수평 공통 전극(COMh)과 중첩하도록 형성함으로써, 보조 용량(STG)을 형성하는 것이 바람직하다.The planarization layer PAC is further included on the passivation layer PAS covering the thin film transistor T so that the vertical pixel electrode PXLh and the vertical common electrode COMv are spaced apart at regular intervals on the same plane. The planarization film PAC is formed with an organic material such as polyacryl to a thickness of about 10000 GPa. In this case, it is difficult to establish an auxiliary capacitance in the space between the horizontal pixel electrode PXLh and the horizontal common electrode COMh. Therefore, in such a structure, it is preferable to form the storage capacitor STG by extending the drain electrode D connected to the horizontal pixel electrode PXLh to overlap the horizontal common electrode COMh.
하지만, 수평 공통 전극(COMh)과 드레인 전극(D) 사이에는 4000Å 이상의 두께를 갖는 게이트 절연막(GI)과 2000Å 이상의 두께를 갖는 채널 층(A)이 개재된다. 따라서, 보조 용량(STG)은 6000Å 이상의 두께를 갖는 공간 내에 형성된다. 하여, 아직도 충분한 보조 용량(STG)을 형성하기에는 두 전극(수평 공통 전극(COMh)과 드레인 전극(D))사이의 거리가 먼 편이다. 그 결과, 충분한 보조 용량(STG)을 확보하기 위해서, 수평 공통 전극(COMh)과 드레인 전극(D)이 중첩하는 면적을 넓게 형성하여야 한다. 예를 들어, 도 1에 도시한 것과 같이, 데이터 배선(DL)과 데이터 배선(DL) 사이에 걸친 공간에 거의 꽉 차는 긴 길이를 갖도록 형성하는 것이 바람직하다.However, a gate insulating film GI having a thickness of 4000 GPa or more and a channel layer A having a thickness of 2000 GPa or more are interposed between the horizontal common electrode COMh and the drain electrode D. Therefore, the auxiliary capacitance STG is formed in a space having a thickness of 6000 GPa or more. Thus, the distance between the two electrodes (horizontal common electrode COMh and drain electrode D) is far from sufficient to form sufficient storage capacitor STG. As a result, in order to secure sufficient storage capacitor STG, the area where the horizontal common electrode COMh and the drain electrode D overlap must be formed wide. For example, as shown in FIG. 1, it is preferable to form so that it may have a long length substantially filling the space between data line DL and data line DL.
보조 용량(STG)은 화소 영역 내에서 빛을 투과하지 못하는 영역이 된다. 즉, 보조 용량(STG)은 액정표시 패널을 구동하는 데 있어서, 반드시 필요한 구성 요소이지만, 화소의 개구율을 감소하는 주된 원인이 되고 있다. 따라서, 동일한 용량의 보조 용량(STG)을 확보하면서도 보조 용량(STG)의 면적을 가급적 작게 만들 필요가 있다.The storage capacitor STG becomes an area that does not transmit light in the pixel area. That is, the storage capacitor STG is an essential component in driving the liquid crystal display panel, but is a main cause of decreasing the aperture ratio of the pixel. Therefore, it is necessary to make the area of the auxiliary capacity STG as small as possible while securing the auxiliary capacity STG of the same capacity.
본 발명의 목적은 상기 문제점들을 극복하기 위해 고안된 것으로, 동일한 용량을 확보하면서도 면적을 대폭 감소한 보조 용량을 구비한 수평 전계 방식의 액정 표시장치를 제공하는 데 있다. 본 발명의 다른 목적은, 차지하는 면적은 더 작지만 동일한 용량을 확보함으로써, 개구율을 향상시킨 수평 전계 방식의 액정 표시장치를 제공하는 데 있다. 본 발명의 또 다른 목적은 개구율을 향상함으로써, 동일한 소비 전력으로 더 높은 휘도를 갖는 수평 전계 방식의 액정 표시장치를 제공하는 데 있다.Disclosure of Invention An object of the present invention is to solve the above problems, and to provide a liquid crystal display device having a horizontal electric field type having a storage capacitor having a substantially reduced area while ensuring the same capacity. Another object of the present invention is to provide a liquid crystal display device of a horizontal electric field system having an smaller area but securing the same capacitance, thereby improving the aperture ratio. It is still another object of the present invention to provide a liquid crystal display of a horizontal electric field system having higher luminance at the same power consumption by improving the aperture ratio.
상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 박막 트랜지스터 기판은, 기판; 상기 기판 위에서 게이트 절연막을 사이에 두고 서로 직교하여 화소 영역을 정의하는 게이트 배선 및 데이터 배선; 상기 게이트 배선과 나란하게 진행하는 공통 배선; 상기 게이트 배선에서 분기한 게이트 전극, 상기 데이터 배선에서 분기한 소스 전극 그리고 상기 소스 전극과 대향하는 드레인 전극을 구비하는 박막 트랜지스터; 드레인 전극에서 연장된 제1 보조 용량 전극; 상기 박막 트랜지스터 및 상기 제1 보조 용량 전극을 덮는 보호막; 그리고 상기 보호막을 사이에 두고 상기 제1 보조 용량 전극과 중첩하는 제2 보조 용량 전극을 포함한다.In order to achieve the object of the present invention, a thin film transistor substrate according to the present invention, the substrate; A gate line and a data line on the substrate, the gate line and the data line being defined to be orthogonal to each other with a gate insulating layer therebetween; Common wiring running in parallel with the gate wiring; A thin film transistor having a gate electrode branched from the gate wiring, a source electrode branched from the data wiring, and a drain electrode facing the source electrode; A first storage capacitor electrode extending from the drain electrode; A passivation layer covering the thin film transistor and the first storage capacitor electrode; And a second storage capacitor electrode overlapping the first storage capacitor electrode with the protective layer therebetween.
상기 보호막을 덮되, 상기 제1 보조 용량 전극을 덮는 상기 보호막의 표면은 노출 평탄화막; 상기 평탄화막과 상기 보호막을 관통하여 상기 드레인 전극을 노출하는 드레인 콘택홀; 상기 평탄화막, 상기 보호막, 그리고 상기 게이트 절연막을 관통하여 상기 공통 배선의 일부를 노출하는 공통 콘택홀; 상기 평탄화막 위에 형성되고, 상기 드레인 전극과 연결되어 상기 화소 영역 내에서 일정 거리 이격하여 배치된 다수 개의 화소 전극; 그리고 상기 평탄화막 위에 형성되고, 상기 공통 배선과 연결되어 상기 화소 영역 내에서 상기 다수 개의 화소 전극과 평행하게 배치된 다수 개의 공통 전극을 더 포함하는 것을 특징으로 한다.An exposure planarization layer covering the passivation layer, the surface of the passivation layer covering the first storage capacitor electrode; A drain contact hole penetrating the planarization layer and the passivation layer to expose the drain electrode; A common contact hole penetrating the planarization layer, the passivation layer, and the gate insulating layer to expose a portion of the common wiring; A plurality of pixel electrodes formed on the planarization layer and connected to the drain electrode and spaced apart from each other by a predetermined distance in the pixel area; And a plurality of common electrodes formed on the planarization layer and connected to the common wires and disposed in parallel to the plurality of pixel electrodes in the pixel area.
상기 보호막은 두께가 1500Å 내지 2000Å의 두께를 갖는 무기 물질을 포함하는 것을 특징으로 한다.The protective film is characterized in that it comprises an inorganic material having a thickness of 1500 kPa to 2000 kPa.
상기 평탄화막은 두께가 10,000Å 이상의 두께를 갖는 유기 물질을 포함하는 것을 특징으로 한다.The planarization film is characterized in that it comprises an organic material having a thickness of more than 10,000Å.
상기 제1 보조 용량 전극과 상기 제2 보조 용량 전극 사이에 개재된 상기 보호막에 보조 용량이 형성되는 것을 특징으로 한다.A storage capacitor may be formed in the passivation layer interposed between the first storage capacitor electrode and the second storage capacitor electrode.
또한, 본 발명에 의한 박막 트랜지스터 기판의 제조 방법은, 기판 위에 게이트 요소를 형성하는 제1 마스크 공정; 상기 게이트 물질 위에 게이트 절연막, 반도체 물질 및 소스-드레인 물질을 연속 도포하고 패턴하여, 박막 트랜지스터 및 제1 보조 용량 전극을 형성하는 제2 마스크 공정; 상기 박막 트랜지스터를 덮는 보호막 및 평탄화막을 연속 도포하고, 상기 평탄화막을 패턴하여 상기 제1 보조 용량 전극을 덮는 상기 보호막을 노출하는 제3 마스크 공정; 그리고 상기 평탄화막에 노출된 상기 보호막 위에 상기 제1 보조 용량 전극과 중첩하는 제2 보조 용량 전극을 형성하는 제4 마스크 공정을 포함한다.In addition, the method for manufacturing a thin film transistor substrate according to the present invention includes a first mask process for forming a gate element on the substrate; A second mask process of continuously applying and patterning a gate insulating film, a semiconductor material, and a source-drain material on the gate material to form a thin film transistor and a first storage capacitor electrode; A third mask process of sequentially applying a passivation layer and a planarization layer covering the thin film transistor, and patterning the planarization layer to expose the passivation layer covering the first storage capacitor electrode; And a fourth mask process of forming a second storage capacitor electrode overlapping the first storage capacitor electrode on the passivation layer exposed to the planarization layer.
상기 게이트 요소를 형성하는 제1 마스크 공정은, 기판의 가로 방향으로 진행하는 게이트 배선, 상기 게이트 배선에서 분기하는 게이트 전극, 그리고 상기 게이트 배선과 평행하게 진행하는 공통 배선을 형성하고; 상기 제2 마스크 공정은, 상기 게이트 배선과 직교하는 데이터 배선, 상기 데이터 배선에서 분기하는 소스 전극, 상기 소스 전극과 일정 거리 이격하여 대향하는 드레인 전극을 형성하고, 상기 제1 보조 용량 전극은 상기 드레인 전극에서 연장되는 것을 특징으로 한다.The first mask process for forming the gate element comprises: forming a gate wiring running in a horizontal direction of a substrate, a gate electrode branching from the gate wiring, and a common wiring running in parallel with the gate wiring; The second mask process may include a data line orthogonal to the gate line, a source electrode branching from the data line, and a drain electrode facing and spaced apart from the source electrode by a predetermined distance, and the first storage capacitor electrode may include the drain. And extend from the electrode.
상기 제3 마스크 공정은, 상기 평탄화막 및 상기 보호막을 관통하여 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀, 그리고 상기 평탄화막, 상기 보호막 및 상기 게이트 절연막을 관통하여 상기 공통 배선의 일부를 노출하는 공통 콘택홀을 더 형성하고; 상기 제4 마스크 공정은, 상기 평탄화막 위에 도전 물질을 도포하고 패턴하여, 상기 드레인 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극, 그리고 상기 공통 콘택홀을 통해 상기 공통 배선과 연결되는 공통 전극을 더 형성하고, 상기 제2 보조 용량 전극은 상기 공통 전극에서 연장되어 형성하는 것을 특징으로 한다.The third mask process may include a drain contact hole exposing a portion of the drain electrode through the planarization layer and the passivation layer, and exposing a portion of the common wiring through the planarization layer, the passivation layer, and the gate insulating layer. Further forming a common contact hole; The fourth mask process may include coating and patterning a conductive material on the planarization layer to form a pixel electrode connected to the drain electrode through the drain contact hole, and a common electrode connected to the common wiring through the common contact hole. The second storage capacitor electrode may be formed to extend from the common electrode.
상기 제3 마스크 공정은, 상기 드레인 콘택홀 및 상기 공통 콘택홀이 형성되는 부분에는 풀-톤 패턴을 구비하고, 상기 제1 보조 용량 전극을 덮는 상기 보호막을 노출하는 영역에는 하프-톤 패턴을 구비한 하프톤 마스크를 이용하여 패턴하는 것을 특징으로 한다.The third mask process may include a full-tone pattern in a portion where the drain contact hole and the common contact hole are formed, and a half-tone pattern in an area that exposes the passivation layer covering the first storage capacitor electrode. It is characterized by patterning using one halftone mask.
상기 보호막은 두께가 1500Å 내지 2000Å의 두께를 갖는 무기 물질을 포함하고, 상기 평탄화막은 두께가 10,000Å 이상의 두께를 갖는 유기 물질을 포함하는 것을 특징으로 한다.The protective film may include an inorganic material having a thickness of 1500 kPa to 2000 kPa, and the planarization film may include an organic material having a thickness of 10,000 kPa or more.
본 발명에 의한 박막 트랜지스터 기판은, 상대적으로 두께가 얇은 보호막을 이용하여 보조 용량을 구현하였다. 따라서, 작은 면적으로도 동일한 용량을 갖는 보조 용량을 형성할 수 있다. 그 결과, 화소 영역 내에서 화상을 표현하는 면적의 비율, 즉 개구율을 향상하고, 동일한 소비 전력으로 더 높은 휘도를 갖는 수평 전계 방식의 박막 트랜지스터 기판을 제공한다. 또한, 본 발명에 의한 박막 트랜지스터 기판 제조 방법은, 하프-톤 마스크 공정을 사용함으로써, 추가적인 공정 없이도, 보호막을 사이에 둔 보조 용량을 형성할 수 있다. 본 발명에 의하면, 높은 생산 수율과 낮은 제조 비용으로 더 우수한 화질을 제공하는 액정 표시장치용 박막 트랜지스터 기판을 구현할 수 있다.The thin film transistor substrate according to the present invention implements a storage capacitor by using a relatively thin protective film. Therefore, it is possible to form an auxiliary dose having the same capacity even with a small area. As a result, the ratio of the area representing the image in the pixel region, that is, the aperture ratio, is improved, and a thin film transistor substrate of a horizontal electric field system having a higher luminance with the same power consumption is provided. In addition, in the method for manufacturing a thin film transistor substrate according to the present invention, by using a half-tone mask process, it is possible to form a storage capacitor with a protective film therebetween without further processing. According to the present invention, it is possible to implement a thin film transistor substrate for a liquid crystal display device which provides better image quality with high production yield and low manufacturing cost.
도 1은 종래 기술에 의한 수평 전계 액정표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 2는 도 1에서 절취선 I-I'으로 자른 수평 전계 액정표시패널용 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 3은 본 발명에 의한 수평 전계 방식 표시장치용 박막 트랜지스터의 구조를 나타내는 평면도.
도 4는 도 3에서 절취선 II-II'로 자른, 본 발명에 의한 수평 전계 액정표시패널용 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 5a 내지 도 5e는 본 발명에 의한 수평 전계 액정표시패널용 박막 트랜지스터 기판을 제조하는 과정을 나타내는 단면도들.1 is a plan view illustrating a thin film transistor array substrate of a horizontal field liquid crystal display panel according to the related art.
FIG. 2 is a cross-sectional view illustrating a structure of a thin film transistor substrate for a horizontal field liquid crystal display panel taken along the line II ′ in FIG. 1.
3 is a plan view showing the structure of a thin film transistor for a horizontal field display device according to the present invention;
4 is a cross-sectional view showing the structure of a thin film transistor substrate for a horizontal field liquid crystal display panel according to the present invention, taken along the line II-II 'of FIG. 3;
5A through 5E are cross-sectional views illustrating a process of manufacturing a thin film transistor substrate for a horizontal field liquid crystal display panel according to the present invention.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals refer to substantially identical components throughout the specification. In the following description, when it is determined that the detailed description of the known technology or configuration related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.
이하, 도 3 및 4를 참조하여, 본 발명에 의한 고 개구율을 갖는 수평 전계 방식 표시장치용 박막 트랜지스터 기판을 설명한다. 도 3은 본 발명에 의한 수평 전계 방식 표시장치용 박막 트랜지스터의 구조를 나타내는 평면도이다. 도 4는 도 3에서 절취선 II-II'로 자른, 본 발명에 의한 수평 전계 액정표시패널용 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.3 and 4, a thin film transistor substrate for a horizontal field display device having a high aperture ratio according to the present invention will be described. 3 is a plan view illustrating a structure of a thin film transistor for a horizontal field display device according to the present invention. FIG. 4 is a cross-sectional view illustrating the structure of a thin film transistor substrate for a horizontal field liquid crystal display panel according to the present invention, taken along the line II-II ′ in FIG. 3.
본 발명에 의한 수평 전계 액정표시 패널의 박막 트랜지스터 어레이 기판은 하부 기판(SUB) 상에 교차하도록 형성된 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(PXL) 및 공통 전극(COM)과, 그리고 공통 전극(COM)과 접속되며 게이트 배선(GL)과 나란하게 진행하는 공통 배선(CL)을 구비한다.The thin film transistor array substrate of the horizontal field liquid crystal display panel according to the present invention includes a gate line GL and a data line DL formed to intersect on the lower substrate SUB, a thin film transistor T formed at each intersection thereof, The pixel electrode PXL and the common electrode COM formed to form a horizontal electric field in the pixel region provided with the cross structure, and the common wiring CL connected to the common electrode COM and running in parallel with the gate wiring GL. It is provided.
게이트 배선(GL)은 박막 트랜지스터(T)의 게이트 전극(G)에 게이트 신호를 공급한다. 데이터 배선(DL)은 박막 트랜지스터(T)의 드레인 전극(D)을 통해 화소전극(PXL)에 화소 신호를 공급한다. 게이트 배선(GL)과 데이터 배선(DL)은 교차구조로 형성되어 화소 영역을 정의한다. 공통 배선(CL)은 화소 영역 내의 일측변에 게이트 배선(GL)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통 전극(COM)에 공급한다.The gate line GL supplies a gate signal to the gate electrode G of the thin film transistor T. The data line DL supplies a pixel signal to the pixel electrode PXL through the drain electrode D of the thin film transistor T. The gate line GL and the data line DL are formed in a cross structure to define a pixel area. The common line CL is formed in parallel with the gate line GL at one side of the pixel area and supplies a reference voltage for driving the liquid crystal to the common electrode COM.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전, 유지되도록 한다. 이를 위하여, 박막 트랜지스터(T)는 게이트 배선(GL)에 접속된 게이트 전극(G)과, 데이터 배선(DL)에 접속된 소스 전극(S)과, 화소 전극(PXL)에 접속된 드레인 전극(D)을 구비한다. 또한, 박막 트랜지스터(T)는 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 활성 채널층(A)과, 소스 전극(S) 및 드레인 전극(D)과 오믹 접촉을 위한 오믹 접촉층(도시하지 않음)을 더 포함한다.The thin film transistor T allows the pixel signal of the data line DL to be charged and held in the pixel electrode PXL in response to the gate signal of the gate line GL. To this end, the thin film transistor T includes a gate electrode G connected to the gate line GL, a source electrode S connected to the data line DL, and a drain electrode connected to the pixel electrode PXL. D). In addition, the thin film transistor T may have an active channel layer A which forms a channel between the source electrode S and the drain electrode D, and an ohmic contact for the ohmic contact with the source electrode S and the drain electrode D. FIG. It further includes a contact layer (not shown).
화소 전극(PXL)은 보호막(PAS) 및 평탄화막(PAC)을 관통하는 드레인 콘택홀(DH)을 통해 박막 트랜지스터(T)의 드레인 전극(D)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(PXL)은 드레인 전극(D)과 접속되고 인접한 게이트 라인(GL)과 나란하게 형성된 수평 화소 전극(PXLh)과, 이 수평 화소 전극(PXLh)에서 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 화소 전극(PXLv)을 구비한다.The pixel electrode PXL is formed in the pixel region by being connected to the drain electrode D of the thin film transistor T through the drain contact hole DH passing through the passivation film PAS and the planarization film PAC. In particular, the pixel electrode PXL is connected to the drain electrode D and is formed in parallel with the adjacent gate line GL, and the pixel electrode PXL is formed in the pixel region in the pixel region at the horizontal pixel electrode PXLh. A plurality of vertical pixel electrodes PXLv is provided.
공통 전극(COM)은 게이트 절연막(GI), 보호막(PAS) 및 평탄화막(PAC)을 관통하는 공통 컨택홀(CH)을 통해 공통 배선(CL)과 접속된다. 게이트 배선(GL)과 평행하게 진행하는 일부분은 좀 더 넓은 폭을 가지며 수평 공통 전극(COMh)을 형성한다. 그리고 수평 공통 전극(COMh)에서 되어 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 공통 전극(COMv)을 형성한다. 특히, 수직 공통 전극(COMv)은 화소 영역 내에서 수직 화소 전극(PXLv)과 나란하게 배치된다.The common electrode COM is connected to the common wiring CL through the common contact hole CH passing through the gate insulating film GI, the passivation film PAS, and the planarization film PAC. A portion running in parallel with the gate line GL has a wider width and forms a horizontal common electrode COMh. The plurality of vertical common electrodes COMv may be formed in the horizontal common electrode COMh in the vertical direction in the pixel area. In particular, the vertical common electrode COMv is disposed in parallel with the vertical pixel electrode PXLv in the pixel area.
이에 따라, 박막 트랜지스터(T)를 통해 화소 신호가 공급된 수직 화소 전극(PXLv)과 공통 배선(CL)을 통해 기준 전압이 공급된 수직 공통 전극(COMv) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현한다.Accordingly, a horizontal electric field is formed between the vertical pixel electrode PXLv supplied with the pixel signal through the thin film transistor T and the vertical common electrode COMv supplied with the reference voltage through the common line CL. The horizontal electric field causes liquid crystal molecules arranged in the horizontal direction between the thin film transistor array substrate and the color filter array substrate to rotate by dielectric anisotropy. According to the degree of rotation of the liquid crystal molecules, the light transmittance passing through the pixel region is changed, thereby realizing an image.
본 발명의 핵심은 보조 용량(STG)의 면적을 최소화하는 데 있다. 본 발명에 의한 박막 트랜지스터의 구조에서는, 수직 화소 전극(PXLh)과 수직 공통 전극(COMv)이 동일 평면 상에서 일정 간격 이격하여 수평 전계를 이루도록 하기 위해, 박막 트랜지스터(T)를 덮는 보호막(PAS) 위에 평탄화 막(PAC)을 더 포함한다. 평탄화 막(PAC)은 폴리아크릴과 같은 유기 물질이 10,000Å 정도의 두께로 형성되는 데, 이 경우, 수평 화소 전극(PXLh)과 수평 공통 전극(COMh) 사이 공간에서 보조 용량을 구축하기가 어렵다.The key to the present invention is to minimize the area of the supplemental capacity (STG). In the structure of the thin film transistor according to the present invention, the vertical pixel electrode PXLh and the vertical common electrode COMv are formed on the passivation layer PAS covering the thin film transistor T so as to form a horizontal electric field at regular intervals on the same plane. It further includes a planarization film PAC. The planarization film PAC is formed with an organic material such as polyacryl to have a thickness of about 10,000 GPa. In this case, it is difficult to establish a storage capacitor in a space between the horizontal pixel electrode PXLh and the horizontal common electrode COMh.
하지만, 보호막(PAS)은 박막 트랜지스터(T)의 채널 층(A)을, 특히 소스 전극(S)과 드레인 전극(D) 사이에서 상부 표면이 노출된 채널 영역을 보호하기 위한 목적에 충분한 두께인 약 1,500 ~ 2,000Å 정도의 두께로 형성한다. 따라서, 본 발명에서는 두께가 얇아서 면적이 작아도 큰 충전 용량을 가질 수 있는 보호막(PAS)을 이용하여 보조 용량(STG)을 구축한다.However, the passivation film PAS has a thickness sufficient for the purpose of protecting the channel layer A of the thin film transistor T, especially the channel region in which the upper surface is exposed between the source electrode S and the drain electrode D. It is formed to a thickness of about 1,500 ~ 2,000Å. Therefore, in the present invention, the auxiliary capacitance STG is constructed by using the passivation film PAS that can have a large charging capacity even though the thickness is small and the area is small.
좀 더 구체적으로 설명하면, 수직 공통 전극(COMv)의 일부를 연장하여, 수평 공통 전극(COMv)과 중첩되도록 연장된 드레인 전극(D)의 일부와 중첩시킴으로써, 보조 용량(STG)을 형성할 수 있다. 특히, 수직 공통 전극(COMv)은 평탄화막(PAC) 위에 형성되기 때문에, 보조 용량(STG)을 형성하기 위해서는 드레인 전극(D)의 상층부를 덮는 평탄화막(PAC) 일부를 선택적으로 제거한다. 그리고 노출된 보호막(PAS) 위에 수직 공통 전극(COMv)의 일부를 연장하여 드레인 전극(D)의 일부와 중첩한 구조로 보조 용량(STG)을 형성한다.In more detail, the storage capacitor STG may be formed by extending a portion of the vertical common electrode COMv and overlapping a portion of the drain electrode D extending to overlap the horizontal common electrode COMv. have. In particular, since the vertical common electrode COMv is formed on the planarization film PAC, a portion of the planarization film PAC covering the upper layer of the drain electrode D is selectively removed to form the storage capacitor STG. A portion of the vertical common electrode COMv is extended on the exposed passivation layer PAS to form the storage capacitor STG so as to overlap a portion of the drain electrode D. FIG.
이하, 도 5a 내지 5e를 더 참조하여, 본 발명에 의한 박막 트랜지스터 기판을 제조하는 방법을 설명한다. 도 5a 내지 도 5e는 본 발명에 의한 수평 전계 액정표시패널용 박막 트랜지스터 기판을 제조하는 과정을 나타내는 단면도들이다.Hereinafter, a method of manufacturing the thin film transistor substrate according to the present invention will be described with reference to FIGS. 5A to 5E. 5A through 5E are cross-sectional views illustrating a process of manufacturing a thin film transistor substrate for a horizontal field liquid crystal display panel according to the present invention.
기판(SUB) 위에 게이트 금속 물질을 도포하고 제1 마스크로 패턴하여, 게이트 금속을 형성한다. 게이트 금속에는 기판(SUB)의 가로 방향으로 진행하는 게이트 배선(GL), 게이트 배선(GL)에서 분기하는 게이트 전극(G), 그리고 게이트 배선(GL)과 나란하게 진행하는 공통 배선(CL)을 포함한다. 필요하다면, 공통 배선(CL)의 일부분으로 더 넓은 폭을 갖는 수평 공통 전극(COMh)을 포함할 수도 있다. (도 5a)A gate metal material is coated on the substrate SUB and patterned with a first mask to form a gate metal. The gate metal includes a gate wiring GL running in the horizontal direction of the substrate SUB, a gate electrode G branching from the gate wiring GL, and a common wiring CL running parallel to the gate wiring GL. Include. If necessary, the horizontal common electrode COMh having a wider width may be included as part of the common wiring CL. (FIG. 5A)
게이트 금속이 형성된 기판(SUB) 위에, 게이트 절연막(GI), 반도체 물질 및 소스-드레인 금속 물질을 연속으로 도포한다. 게이트 절연막(GI)은 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)과 같은 무기 물질을 포함할 수 있다. 제2 마스크로 반도체 물질 및 소스-드레인 금속 물질을 패턴하여 채널 층(A) 및 소스-드레인 물질을 형성하여, 박막 트랜지스터(T)를 완성한다. 소스-드레인 물질에는 게이트 배선(GL)과 직교하는 데이터 배선(DL), 데이터 배선(DL)에서 분기하여 채널층(A)의 일측뱐과 접촉하는 소스 전극(S), 소스 전극(S)과 일정거리 이격하여 대향하며 채널층(A)의 타측변과 접촉하는 드레인 전극(D)을 포함한다.On the substrate SUB on which the gate metal is formed, the gate insulating film GI, the semiconductor material, and the source-drain metal material are sequentially applied. The gate insulating layer GI may include an inorganic material such as silicon oxide (SiOx) or silicon nitride (SiNx). The semiconductor layer and the source-drain metal material are patterned with the second mask to form the channel layer A and the source-drain material, thereby completing the thin film transistor T. The source-drain material may include a data line DL orthogonal to the gate line GL, a source electrode S and a source electrode S branched from the data line DL and in contact with one side of the channel layer A. It includes a drain electrode (D) facing each other at a predetermined distance and in contact with the other side of the channel layer (A).
특히, 드레인 전극(D)은 화소 영역의 일부까지 연장되어 보조 용량(STG)의 한쪽 전극을 형성한다. 또한, 채널 층(A)은 소스-드레인 물질을 모두 포함하는 형상과 동일한 형상을 갖는다. 더구나, 분리되 소스 전극(S)과 드레인 전극(D) 사이를 연결하는 채널 영역을 더 포함한다. 따라서, 소스-드레인 물질 하부층에는 채널층(A)의 일부가 연장되어 남아 있다. 채널 영역을 형성하기 위해 소스 전극(S)과 드레인 전극(D) 사이를 분리하여야 하므로, 식각되는 층이 서로 다르다. 이를 위해, 제2 마스크는 하프-톤 마스크를 사용할 수 있다. (도 5b)In particular, the drain electrode D extends to a part of the pixel region to form one electrode of the storage capacitor STG. In addition, the channel layer A has the same shape as the shape including all the source-drain materials. In addition, the method further includes a channel region that is connected between the source electrode S and the drain electrode D separately. Thus, a portion of the channel layer A remains extended in the source-drain material underlayer. Since the source electrode S and the drain electrode D must be separated to form the channel region, the etched layers are different from each other. To this end, the second mask may use a half-tone mask. (FIG. 5B)
박막 트랜지스터(T)가 완성된 기판(SUB) 위에, 보호막(PAS)과 평탄화막(PAC)을 연속으로 도포한다. 보호막(PAS)은 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)과 같은 무기 물질로 1,500Å 내지 2,000Å의 두께로 형성한다. 평탄화막(PAC)은 포토아크릴 혹은 폴리아크릴과 같은 유기물질로 10,000Å 이상의 두께로 형성한다. 제3 마스크로 평탄화막(PAC)과 보호막(PAS)을 패턴하여 드레인 전극(D) 일부를 노출한다. 또한, 게이트 절연막(GI)을 더 패턴하여, 공통 배선(CL) 일부를 노출한다. 한편, 드레인 전극(D)에서 연장된 보조 용량(STG)의 일측 전극이 되는 부분을 덮는 영역에서는 평탄화막(PAC)만을 제거한다.The passivation film PAS and the planarization film PAC are successively coated on the substrate SUB on which the thin film transistor T is completed. The passivation layer PAS is formed of an inorganic material such as silicon oxide (SiOx) or silicon nitride (SiNx) to a thickness of 1,500 kPa to 2,000 kPa. The planarization film PAC is formed of an organic material such as photoacryl or polyacryl and has a thickness of 10,000 μm or more. A portion of the drain electrode D is exposed by patterning the planarization film PAC and the passivation film PAS with a third mask. Further, the gate insulating film GI is further patterned to expose a part of the common wiring CL. Meanwhile, only the planarization film PAC is removed in the region covering the portion of the storage capacitor STG extending from the drain electrode D to become one electrode.
이와 같이 영역별로 식각되어야 하는 층의 두께가 서로 다르므로, 제3 마스크도 하프톤 마스크를 사용하는 것이 바람직하다. 하프톤 마스크를 사용하여 평탄화막(PAC), 보호막(PAS) 및 게이트 절연막(GI)을 서로 다르게 패턴하는 과정을 상세하게 설명한다. 드레인 전극(D)에서 수평 화소 전극(PXLh)과 연결할 드레인 콘택홀(DH)을 형성할 부분과 공통 배선(CL)과 수직 공통 전극(COMv)을 연결할 공통 콘택홀(CH)을 형성할 부분을 제1 영역(ⓛ)으로 정의한다. 한편, 보조 용량(STG)을 형성할 부분, 즉 드레인 전극(D)에서 연장된 보조 용량(STG)의 일측 전극이 되는 부분을 제2 영역(②)으로 정의한다.As described above, since the thicknesses of the layers to be etched for each region are different from each other, it is preferable that the third mask also use a halftone mask. A process of patterning the planarization film PAC, the passivation film PAS, and the gate insulation film GI differently using the halftone mask will be described in detail. A portion of the drain electrode D to form the drain contact hole DH to be connected to the horizontal pixel electrode PXLh, and a portion to form the common contact hole CH to connect the common wiring CL and the vertical common electrode COMv. Defined as the first region (ⓛ). On the other hand, the portion where the storage capacitor STG is to be formed, that is, the portion which becomes one electrode of the storage capacitor STG extending from the drain electrode D is defined as the
제1 영역(ⓛ)은 제3 마스크의 풀-톤 영역이 되고, 제2 영역(②)은 제3 마스크의 하프-톤 영역이 된다. 이와 같은 하프-톤 마스크로 패턴하여, 제1 영역(ⓛ)의 평탄화막(PAC)은 완전히 제거하고, 제2 영역(②)의 평탄화막(PAC)은 1/2 ~ 2/3 정도만 제거한다. (도 5c)The first region ⓛ is a full-tone region of the third mask, and the
이후, 제1 영역(ⓛ)은 보호막(PAS)을 계속 식각하여 드레인 전극(D)을 노출하는 드레인 콘택홀(DH)을 형성한다. 또한, 계속 게이트 절연막(GI)을 식각하여 공통 콘택홀(CH)을 형성한다. 그동안에, 제2 영역(②)에서는 남아 있는 평탄화막(PAC)이 제거되어 보호막(PAS)이 노출된다. (도 5d)Thereafter, the first region ⓛ continues to etch the passivation layer PAS to form a drain contact hole DH exposing the drain electrode D. FIG. In addition, the gate insulating layer GI is etched to form a common contact hole CH. In the meantime, the remaining planarization film PAC is removed in the
콘택홀들(DH, CH)이 형성되고, 보조 용량(STG)에 보호막(PAS)이 노출된 상태에서, 평탄화막(PAC) 위에 전극 물질을 도포한다. 전극 물질은 투명 도전막을 사용할 수도 있고, 몰리브덴-티타늄(MoTi) 혹은 알루미늄(Al)을 포함하는 불투명 금속 물질을 사용할 수도 있다. 제4 마스크로 전극 물질을 패턴하여, 공통 전극(COM)과 화소 전극(PXL)을 형성한다. 화소 전극(PXL)은 게이트 배선(GL)과 평행한 수평 화소 전극(PXLh)과 수평 화소 전극(PXLv)에서 화소 영역으로 분기하는 다수 개의 수직 화소 전극(PXLv)을 형성한다. 특히, 공통 전극(COM)의 경우, 공통 콘택홀(CH)을 통해 공통 배선(CL)에 연결된 수직 공통 전극(COMv)을 형성한다. 더구나, 수직 공통 전극(COMv) 일부를 연장하여 평탄화막(PAC)을 패턴하여 노출된 보호막(PAS) 위에 보조 용량(STG)의 타측 전극을 형성한다. (도 5e)The contact holes DH and CH are formed, and the electrode material is coated on the planarization film PAC while the protective film PAS is exposed to the storage capacitor STG. The electrode material may be a transparent conductive film or an opaque metal material including molybdenum-titanium (MoTi) or aluminum (Al). The electrode material is patterned with a fourth mask to form the common electrode COM and the pixel electrode PXL. The pixel electrode PXL forms a horizontal pixel electrode PXLh parallel to the gate line GL and a plurality of vertical pixel electrodes PXLv branching from the horizontal pixel electrode PXLv to the pixel region. In particular, in the case of the common electrode COM, the vertical common electrode COMv connected to the common wiring CL is formed through the common contact hole CH. In addition, a portion of the vertical common electrode COMv is extended to pattern the planarization film PAC to form the other electrode of the storage capacitor STG on the exposed passivation film PAS. (FIG. 5E)
그 결과, 1,500 ~ 2,000Å 정도의 두께를 갖는 보호막(PAS)을 사이에 두고, 드레인 전극(D)의 일부와 수직 공통 전극(COMv)의 일부가 중첩하여 보조 용량(STG)이 구축된다. 보조 용량(STG)을 구성하는 절연막인 보호막(PAS)의 두께가 얇으므로, 보조 용량(STG)의 면적이 작아도 충분한 충전 용량을 확보할 수 있다. 따라서, 도 1과 비교했을 때, 보조 용량으로 사용하던 면적을 개구 면적으로 사용할 수 있다. 즉, 본 발명에 의하면 개구율이 더 높은 액정 표시 장치를 얻을 수 있다. 또한, 종래 기술과 동일한 조건, 동일한 소비 전력으로 휘도가 더 밝은 표시 장치를 얻을 수 있다.As a result, a part of the drain electrode D and a part of the vertical common electrode COMv overlap with each other with the passivation film PAS having a thickness of about 1,500 to 2,000 mV, thereby forming the storage capacitor STG. Since the thickness of the protective film PAS which is the insulating film which comprises the storage capacitor STG is thin, sufficient charge capacity can be ensured even if the area of the storage capacitor STG is small. Therefore, compared with FIG. 1, the area used as the auxiliary capacitance can be used as an opening area. That is, according to this invention, the liquid crystal display device with a higher aperture ratio can be obtained. Further, a display device with brighter brightness can be obtained under the same conditions and same power consumption as in the prior art.
더구나, 본 발명에 의한 고 개구율을 갖는 액정 표시 패널을 제조하는 방법에 있어서, 추가적인 마스크 공정이 필요 없다. 따라서, 제조 비용의 증가 없이 그리고 제조 수율의 저하 없이, 개구율이 높고, 휘도가 더 밝은 액정 표시 패널을 제조할 수 있다.
Moreover, in the method of manufacturing a liquid crystal display panel having a high aperture ratio according to the present invention, no additional mask process is required. Therefore, a liquid crystal display panel with a high aperture ratio and brighter brightness can be manufactured without increasing the manufacturing cost and without decreasing the manufacturing yield.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention. Therefore, the present invention should not be limited to the details described in the detailed description but should be defined by the claims.
GL: 게이트 배선 DL: 데이터 배선
CL: 공통 배선 T: 박막 트랜지스터
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널층
GI: 게이트 절연막 SUB: 기판
Cst, STG: 보조 용량 PAS: 보호막
PXL: 화소 전극 COM: 공통 전극
PXLh: 수평 화소 전극 PXLv: 수직 화소 전극
COMh: 수평 공통 전극 COMv: 수직 공통 전극
DH: 드레인 콘택홀 CH: 공통 콘택홀GL: gate wiring DL: data wiring
CL: common wiring T: thin film transistor
G: gate electrode S: source electrode
D: drain electrode A: semiconductor channel layer
GI: gate insulating film SUB: substrate
Cst, STG: Subcapacity PAS: Shield
PXL: pixel electrode COM: common electrode
PXLh: horizontal pixel electrode PXLv: vertical pixel electrode
COMh: horizontal common electrode COMv: vertical common electrode
DH: Drain contact hole CH: Common contact hole
Claims (10)
상기 기판 위에서 게이트 절연막을 사이에 두고 서로 직교하여 화소 영역을 정의하는 게이트 배선 및 데이터 배선;
상기 게이트 배선과 나란하게 진행하는 공통 배선;
상기 게이트 배선에서 분기한 게이트 전극, 상기 데이터 배선에서 분기한 소스 전극 그리고 상기 소스 전극과 대향하는 드레인 전극을 구비하는 박막 트랜지스터;
드레인 전극에서 연장된 제1 보조 용량 전극;
상기 박막 트랜지스터 및 상기 제1 보조 용량 전극을 덮는 보호막;
상기 보호막을 덮되, 상기 제1 보조 용량 전극과 중첩되는 영역에서 상기 보호막의 적어도 일부를 노출하는 홀을 갖는 평탄화막;
상기 평탄화막 상에 배치되며, 상기 평탄화막과 상기 보호막을 관통하는 드레인 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극; 및
상기 평탄화막 상에서 상기 화소 전극과 수평 전계를 이루는 공통 전극을 포함하고,
상기 공통 전극은,
상기 홀까지 연장되어, 상기 보호막만을 사이에 두고 상기 제1 보조 용량 전극과 중첩되는 제2 보조 용량 전극을 포함하는, 박막 트랜지스터 기판.
Board;
A gate line and a data line on the substrate, the gate line and the data line being defined to be orthogonal to each other with a gate insulating layer therebetween;
Common wiring running in parallel with the gate wiring;
A thin film transistor having a gate electrode branched from the gate wiring, a source electrode branched from the data wiring, and a drain electrode facing the source electrode;
A first storage capacitor electrode extending from the drain electrode;
A passivation layer covering the thin film transistor and the first storage capacitor electrode;
A planarization layer covering the passivation layer and having a hole exposing at least a portion of the passivation layer in an area overlapping the first storage capacitor electrode;
A pixel electrode disposed on the planarization layer and connected to the drain electrode through a drain contact hole passing through the planarization layer and the passivation layer; And
A common electrode forming a horizontal electric field with the pixel electrode on the planarization layer,
The common electrode,
And a second storage capacitor electrode extending to the hole and overlapping the first storage capacitor electrode with only the passivation layer interposed therebetween.
상기 평탄화막, 상기 보호막, 그리고 상기 게이트 절연막을 관통하여 상기 공통 배선의 일부를 노출하는 공통 콘택홀을 더 포함하고,
상기 공통 전극은,
상기 공통 콘택홀을 통해 상기 공통 배선과 연결되는 박막 트랜지스터 기판.
The method of claim 1,
A common contact hole penetrating the planarization layer, the passivation layer, and the gate insulating layer to expose a portion of the common wiring;
The common electrode,
The thin film transistor substrate connected to the common wiring through the common contact hole.
상기 보호막은 두께가 1500Å 내지 2000Å의 두께를 갖는 무기 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
The method of claim 1,
The protective film is a thin film transistor substrate characterized in that it comprises an inorganic material having a thickness of 1500 ~ 2000Å.
상기 평탄화막은 두께가 10,000Å 이상의 두께를 갖는 유기 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
The method of claim 1,
The planarization film is a thin film transistor substrate, characterized in that the organic material having a thickness of more than 10,000Å.
상기 제1 보조 용량 전극과 상기 제2 보조 용량 전극 사이에 개재된 상기 보호막에 보조 용량이 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
The method of claim 1,
A thin film transistor substrate, wherein a storage capacitor is formed in the passivation layer interposed between the first storage capacitor electrode and the second storage capacitor electrode.
상기 게이트 요소 위에 게이트 절연막, 반도체 물질 및 소스-드레인 물질을 연속 도포하고 패턴하여, 게이트 전극과 소스 전극 및 드레인 전극을 구비한 박막 트랜지스터 및 제1 보조 용량 전극을 형성하는 제2 마스크 공정;
상기 박막 트랜지스터를 덮는 보호막 및 평탄화막을 연속 도포하고, 상기 평탄화막 및 상기 보호막을 관통하여 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀, 및 상기 평탄화막을 패턴하여 상기 제1 보조 용량 전극과 중첩되는 영역에서 상기 보호막을 노출하는 홀을 형성하는 제3 마스크 공정; 그리고
상기 평탄화막 위에 도전 물질을 도포하고 패턴하여, 상기 드레인 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극, 및 상기 화소 전극과 수평 전계를 형성하는 공통 전극을 형성하는 제4 마스크 공정을 포함하고,
상기 공통 전극은,
상기 홀까지 연장되어, 상기 보호막만을 사이에 두고 상기 제1 보조 용량 전극과 중첩되는 제2 보조 용량 전극을 포함하는, 박막 트랜지스터 기판 제조 방법.
A first mask process of forming a gate element on the substrate;
A second mask process of continuously applying and patterning a gate insulating film, a semiconductor material and a source-drain material on the gate element to form a thin film transistor having a gate electrode, a source electrode and a drain electrode and a first storage capacitor electrode;
A region in which the passivation layer and the planarization layer covering the thin film transistor are continuously coated, the drain contact hole exposing a portion of the drain electrode through the planarization layer and the passivation layer, and the planarization layer is patterned to overlap the first storage capacitor electrode. A third mask process of forming a hole exposing the passivation layer in the semiconductor substrate; And
A fourth mask process of coating and patterning a conductive material on the planarization layer to form a pixel electrode connected to the drain electrode through the drain contact hole, and a common electrode to form a horizontal electric field with the pixel electrode;
The common electrode,
And a second storage capacitor electrode extending to the hole and overlapping the first storage capacitor electrode with only the passivation layer interposed therebetween.
상기 게이트 요소를 형성하는 제1 마스크 공정은,
기판의 가로 방향으로 진행하는 게이트 배선, 상기 게이트 배선에서 분기하는 상기 게이트 전극, 그리고 상기 게이트 배선과 평행하게 진행하는 공통 배선을 형성하고;
상기 제2 마스크 공정은,
상기 게이트 배선과 직교하는 데이터 배선, 상기 데이터 배선에서 분기하는 상기 소스 전극, 상기 소스 전극과 일정 거리 이격하여 대향하는 상기 드레인 전극을 형성하고, 상기 제1 보조 용량 전극은 상기 드레인 전극에서 연장되는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
The method of claim 6,
The first mask process for forming the gate element,
Forming a gate wiring running in a horizontal direction of the substrate, the gate electrode branching from the gate wiring, and a common wiring running in parallel with the gate wiring;
The second mask process,
Forming a data line orthogonal to the gate line, the source electrode branching from the data line, and the drain electrode opposing the source electrode at a predetermined distance, wherein the first storage capacitor electrode extends from the drain electrode. A thin film transistor substrate manufacturing method characterized by the above-mentioned.
상기 제3 마스크 공정은,
상기 평탄화막, 상기 보호막 및 상기 게이트 절연막을 관통하여 상기 공통 배선의 일부를 노출하는 공통 콘택홀을 더 형성하고,
상기 공통 전극은,
상기 공통 콘택홀을 통해 상기 공통 배선과 연결되는, 박막 트랜지스터 기판 제조 방법.
The method of claim 7, wherein
The third mask process,
Forming a common contact hole penetrating the planarization layer, the passivation layer, and the gate insulating layer to expose a portion of the common wiring;
The common electrode,
And a thin film transistor substrate connected to the common wiring through the common contact hole.
상기 제3 마스크 공정은,
상기 드레인 콘택홀 및 상기 공통 콘택홀이 형성되는 부분에는 풀-톤 패턴을 구비하고,
상기 제1 보조 용량 전극을 덮는 상기 보호막을 노출하는 영역에는 하프-톤 패턴을 구비한 하프톤 마스크를 이용하여 패턴하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
The method of claim 8,
The third mask process,
A portion having the drain contact hole and the common contact hole formed therein is provided with a full-tone pattern,
And using a halftone mask having a half-tone pattern in a region of the protective layer covering the first storage capacitor electrode.
상기 보호막은 두께가 1500Å 내지 2000Å의 두께를 갖는 무기 물질을 포함하고, 상기 평탄화막은 두께가 10,000Å 이상의 두께를 갖는 유기 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.In claim 6,
The protective film includes an inorganic material having a thickness of 1500 kPa to 2000 kPa, and the planarization film includes an organic material having a thickness of 10,000 kPa or more.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120136149A KR102082264B1 (en) | 2012-11-28 | 2012-11-28 | Thin Film Transistor Substrate For In-Plane Switching Display Haiving High Aperture Ratio And Method For Manufacturing The Same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120136149A KR102082264B1 (en) | 2012-11-28 | 2012-11-28 | Thin Film Transistor Substrate For In-Plane Switching Display Haiving High Aperture Ratio And Method For Manufacturing The Same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140070855A KR20140070855A (en) | 2014-06-11 |
| KR102082264B1 true KR102082264B1 (en) | 2020-02-28 |
Family
ID=51125479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120136149A KR102082264B1 (en) | 2012-11-28 | 2012-11-28 | Thin Film Transistor Substrate For In-Plane Switching Display Haiving High Aperture Ratio And Method For Manufacturing The Same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102082264B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107170834B (en) * | 2017-06-30 | 2019-11-26 | 上海天马微电子有限公司 | Thin film transistor (TFT), array substrate, display device |
| KR102662218B1 (en) * | 2019-06-17 | 2024-05-02 | 엘지디스플레이 주식회사 | Ultrasonic sensor and display device |
| CN110993617A (en) * | 2019-12-03 | 2020-04-10 | 武汉华星光电技术有限公司 | Array substrate, display panel and display device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101294731B1 (en) * | 2007-06-04 | 2013-08-16 | 삼성디스플레이 주식회사 | Array substrate, display panel having the array substrate and method of manufacturing the array substrate |
| KR101254828B1 (en) * | 2007-10-05 | 2013-04-15 | 엘지디스플레이 주식회사 | Liquid crystal display device |
| KR101285637B1 (en) * | 2008-12-26 | 2013-07-12 | 엘지디스플레이 주식회사 | Array substrate of electrophoretic display device and method of fabricating and repairing the same |
-
2012
- 2012-11-28 KR KR1020120136149A patent/KR102082264B1/en active IP Right Grant
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| Publication number | Publication date |
|---|---|
| KR20140070855A (en) | 2014-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right |