KR102070953B1 - Substrate formed thin film transistor array and organic light emitting diode display - Google Patents

Substrate formed thin film transistor array and organic light emitting diode display Download PDF

Info

Publication number
KR102070953B1
KR102070953B1 KR1020190127166A KR20190127166A KR102070953B1 KR 102070953 B1 KR102070953 B1 KR 102070953B1 KR 1020190127166 A KR1020190127166 A KR 1020190127166A KR 20190127166 A KR20190127166 A KR 20190127166A KR 102070953 B1 KR102070953 B1 KR 102070953B1
Authority
KR
South Korea
Prior art keywords
thin film
film transistor
electrode
driving
initialization
Prior art date
Application number
KR1020190127166A
Other languages
Korean (ko)
Other versions
KR20190119561A (en
Inventor
이원세
곽원규
김세호
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190127166A priority Critical patent/KR102070953B1/en
Publication of KR20190119561A publication Critical patent/KR20190119561A/en
Application granted granted Critical
Publication of KR102070953B1 publication Critical patent/KR102070953B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L27/3262—
    • H01L27/3265—
    • H01L27/3276—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Abstract

본 발명은 기판; 상기 기판 상에 구비된 제1절연층; 상기 제1절연층 상에 구비된 하부 전극, 및 제2절연층에 의해 상기 하부 전극과 절연되고 상기 하부 전극 전체와 중첩되도록 배치되며 개구부를 구비하는 상부 전극을 포함하는 커패시터; 상기 커패시터를 덮는 층간 절연막; 상기 개구부를 관통하도록 상기 층간 절연막 및 상기 제2절연층에 구비된 노드 컨택홀; 및 상기 층간 절연막 상에 구비되며 상기 노드 컨택홀을 통해 상기 하부 전극과 적어도 하나의 박막 트랜지스터를 전기적으로 연결하는 연결 노드; 를 포함하는 박막 트랜지스터 어레이 기판를 개시하여 커패시턴스를 일정하게 유지한다.The present invention is a substrate; A first insulating layer provided on the substrate; A capacitor including a lower electrode provided on the first insulating layer, and an upper electrode insulated from the lower electrode by the second insulating layer, the upper electrode disposed to overlap the entire lower electrode, and having an opening; An interlayer insulating film covering the capacitor; A node contact hole provided in the interlayer insulating layer and the second insulating layer to penetrate the opening; And a connection node provided on the interlayer insulating layer and electrically connecting the lower electrode and at least one thin film transistor through the node contact hole. Initiating a thin film transistor array substrate comprising a to maintain a constant capacitance.

Description

박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치{SUBSTRATE FORMED THIN FILM TRANSISTOR ARRAY AND ORGANIC LIGHT EMITTING DIODE DISPLAY}Thin film transistor array substrate and organic light emitting display device {SUBSTRATE FORMED THIN FILM TRANSISTOR ARRAY AND ORGANIC LIGHT EMITTING DIODE DISPLAY}

본 발명은 적어도 하나의 박막 트랜지스터 및 스토리지 커패시터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 채용한 유기 발광 표시 장치에 관한 것이다.The present invention relates to a thin film transistor array substrate including at least one thin film transistor and a storage capacitor, and an organic light emitting display device employing the same.

유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.The organic light emitting diode display includes two electrodes and an organic light emitting layer disposed between them, and electrons injected from one electrode and holes injected from another electrode are combined in the organic light emitting layer to excitons. And excitons emit light while releasing energy.

이러한 유기 발광 표시 장치는 자발광 소자인 유기 발광 소자를 포함하는 복수개의 화소를 포함하며, 각 화소에는 유기 발광 소자를 구동하기 위한 복수개의 박막 트랜지스터(thin film transistor) 및 캐패시터(Capacitor)가 형성되어 있다. The organic light emitting diode display includes a plurality of pixels including an organic light emitting diode as a self-luminous element, and each pixel includes a plurality of thin film transistors and capacitors for driving the organic light emitting diode. have.

커패시터는 하부 전극과 상부 전극 및 그 사이에 개재된 유전체로 구성된다. 각 전극은 기판 전면에 도전층을 형성한 후 포토 리소그라피(photo lithography) 공정을 통해 패터닝 된다. 그런데, 패널이 대형화되고 대량의 패널을 동시에 생산하는 시스템에서는 패터닝 공정 중에 공정 장비의 오차 범위 내에서 기판과 마스크 또는 노광기 사이에 미스 얼라인(miss align)이 발생할 수 있다. 이러한 미스 얼라인(miss align)으로 인하여 설계시 의도했던 바와 다르게 커패시터의 양 전극 사이에 오버레이(overlay) 편차가 발생할 수 있다. 이러한 오버레이 편차로 인해 커패시턴스(capacitance)가 설계값과 다르게 발현되어 저계조 얼룩, 색 이상과 같은 문제점이 발생하게 된다. The capacitor is composed of a lower electrode and an upper electrode and a dielectric interposed therebetween. Each electrode is patterned through a photolithography process after forming a conductive layer on the entire surface of the substrate. However, in a system in which a panel is enlarged and a large number of panels are produced at the same time, a misalignment may occur between the substrate and the mask or the exposure machine within an error range of the process equipment during the patterning process. This misalignment may result in an overlay deviation between the two electrodes of the capacitor, as intended in the design. Due to this overlay deviation, capacitance is expressed differently from the design value, resulting in problems such as low gradation and color abnormalities.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 오버레이 편차가 발생하더라도 커패시턴스를 일정하게 유지하는 스토리지 커패시터 구조를 포함하는 박막 트랜지스터 어레이 기판 및 이를 채용한 유기 발광 표시 장치에 관한 것이다.The present invention is directed to a thin film transistor array substrate including a storage capacitor structure that maintains a constant capacitance even when an overlay deviation occurs, and an organic light emitting display device employing the same.

본 발명의 일 실시예에 따르면, 기판; 상기 기판 상에 구비된 제1절연층; 상기 제1절연층 상에 구비된 하부 전극, 및 제2절연층에 의해 상기 하부 전극과 절연되고 상기 하부 전극 전체와 중첩되도록 배치되며 개구부를 구비하는 상부 전극을 포함하는 커패시터; 상기 커패시터를 덮는 층간 절연막; 상기 개구부를 관통하도록 상기 층간 절연막 및 상기 제2절연층에 구비된 노드 컨택홀; 및 상기 층간 절연막 상에 구비되며 상기 노드 컨택홀을 통해 상기 하부 전극과 적어도 하나의 박막 트랜지스터를 전기적으로 연결하는 연결 노드; 를 포함하는 박막 트랜지스터 어레이 기판을 제공한다. According to one embodiment of the invention, the substrate; A first insulating layer provided on the substrate; A capacitor including a lower electrode provided on the first insulating layer, and an upper electrode insulated from the lower electrode by the second insulating layer, the upper electrode disposed to overlap the entire lower electrode, and having an opening; An interlayer insulating film covering the capacitor; A node contact hole provided in the interlayer insulating layer and the second insulating layer to penetrate the opening; And a connection node provided on the interlayer insulating layer and electrically connecting the lower electrode and at least one thin film transistor through the node contact hole. It provides a thin film transistor array substrate comprising a.

상기 개구부는 상기 하부 전극과 중첩하도록 구비된다. The opening is provided to overlap the lower electrode.

상기 상부 전극은 상기 연결 노드와 동일한 층에 형성된 상기 구동 전압선으로부터 구동 전압을 인가받는다. The upper electrode receives a driving voltage from the driving voltage line formed on the same layer as the connection node.

상기 구동 전압선은 상기 층간 절연막에 구비된 다른 컨택홀을 통해 상기 상부 전극과 연결된다. The driving voltage line is connected to the upper electrode through another contact hole provided in the interlayer insulating layer.

상기 커패시터와 중첩되도록 배치되는 구동 박막 트랜지스터를 더 포함하며, 상기 구동 박막 트랜지스터의 구동 게이트 전극은 상기 하부 전극을 포함하는 것을 특징으로 한다. A driving thin film transistor may be further disposed to overlap the capacitor, and the driving gate electrode of the driving thin film transistor may include the lower electrode.

상기 박막 트랜지스터는 상기 구동 박막 트랜지스터의 문턱 전압을 보상하며 상기 구동 박막 트랜지스터에 연결되어 있는 보상 박막 트랜지스터이고, 상기 보상 박막 트랜지스터는 상기 연결 노드를 통해 상기 하부 전극과 전기적으로 연결된다. The thin film transistor is a compensation thin film transistor that compensates the threshold voltage of the driving thin film transistor and is connected to the driving thin film transistor, and the compensation thin film transistor is electrically connected to the lower electrode through the connection node.

상기 보상 박막 트랜지스터의 보상 게이트 전극은 상기 하부 전극과 동일층에 형성된 것을 특징으로 한다. The compensation gate electrode of the compensation thin film transistor is formed on the same layer as the lower electrode.

상기 박막 트랜지스터는 이전 스캔 신호에 따라 턴온되어 초기화 전압을 상기 구동 박막 트랜지스터의 상기 구동 게이트 전극에 전달하는 초기화 박막 트랜지스터이고, 상기 초기화 박막 트랜지스터는 상기 연결 노드를 통해 상기 하부 전극과 전기적으로 연결된다. The thin film transistor is an initialization thin film transistor that is turned on according to a previous scan signal and transfers an initialization voltage to the driving gate electrode of the driving thin film transistor, and the initialization thin film transistor is electrically connected to the lower electrode through the connection node.

상기 초기화 박막 트랜지스터의 초기화 게이트 전극은 상기 하부 전극과 동일층에 형성된 것을 특징으로 한다. The initialization gate electrode of the initialization thin film transistor is formed on the same layer as the lower electrode.

본 발명의 다른 실시예에 따르면, 기판; 상기 기판 상에 구비된 제1절연층; 상기 제1절연층 상에 구비되며 스캔 신호를 전달하는 스캔선; 제2절연층 및 층간 절연막에 의해 절연되고 상기 스캔선과 교차하며 데이터 신호 및 구동 전압을 전달하는 데이터선 및 구동 전압선; 상기 스캔선 및 상기 데이터선과 연결되며 적어도 하나의 박막 트랜지스터 및 커패시터를 포함하는 화소 회로; 및 상기 화소 회로를 통해 상기 구동 전압을 전달받아 발광하는 유기 발광 소자; 를 포함하며, 상기 커패시터는 상기 제1절연층 상에 구비된 하부 전극, 및 상기 제2절연층에 의해 상기 하부 전극과 절연되고 상기 하부 전극 전체와 중첩되도록 배치되며 개구부를 구비하는 상부 전극을 포함하고, 상기 개구부를 관통하도록 상기 층간 절연막 및 상기 제2절연층에 구비된 노드 컨택홀; 및 상기 층간 절연막 상에 구비되며 상기 노드 컨택홀을 통해 상기 하부 전극과 적어도 하나의 상기 박막 트랜지스터를 전기적으로 연결하는 연결 노드; 를 더 포함하는 유기 발광 표시 장치를 제공한다. According to another embodiment of the present invention, a substrate; A first insulating layer provided on the substrate; A scan line provided on the first insulating layer and transmitting a scan signal; A data line and a driving voltage line insulated by a second insulating layer and an interlayer insulating layer and intersect the scan line and transmit a data signal and a driving voltage; A pixel circuit connected to the scan line and the data line and including at least one thin film transistor and a capacitor; And an organic light emitting diode emitting light by receiving the driving voltage through the pixel circuit. The capacitor includes a lower electrode provided on the first insulating layer, and an upper electrode insulated from the lower electrode by the second insulating layer and disposed to overlap the entire lower electrode, and having an opening. A node contact hole provided in the interlayer insulating layer and the second insulating layer to penetrate the opening; And a connection node provided on the interlayer insulating layer and electrically connecting the lower electrode and the at least one thin film transistor through the node contact hole. It provides an organic light emitting display device further comprising.

본 발명에 일 실시예에 따르면, 스토리지 커패시터의 하부 전극 전체와 상부 전극이 서로 중첩되며, 하부 전극과 중첩되도록 상부 전극에 개구부가 형성되어, 양 전극 간에 오버레이 편차가 발생하더라도 항상 일정한 커패시턴스를 유지할 수 있는 특징이 있다. 따라서, 커패시턴스 변화에 의한 저계조 얼룩 및 색 이상이 발생하는 문제를 해소할 수 있다. According to an embodiment of the present invention, the entire lower electrode and the upper electrode of the storage capacitor overlap each other, and an opening is formed in the upper electrode so as to overlap the lower electrode, so that even if an overlay deviation occurs between both electrodes, it is possible to always maintain a constant capacitance. There is a characteristic. Therefore, it is possible to solve the problem of low gradation unevenness and color abnormality caused by capacitance change.

도 1은 본 발명의 일실시예에 따른 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다.
도 2는 도 1에 도시된 유기발광 표시장치의 하나의 화소를 나타낸 개략적인 평면도이다.
도 3은 도 2의 유기 발광 표시 장치를 Ⅲ-Ⅲ을 따라 자른 단면도이다.
도 4는 도 2의 유기 발광 표시 장치를 IV-IV선을 따라 자른 단면도이다.
도 5는 도 2의 유기 발광 표시 장치를 V-V선을 따라 자른 단면도이다.
도 6은 도 2의 유기 발광 표시 장치의 스토리지 커패시터의 중첩되는 면적을개략적으로 나타낸 평면도이다.
도 7은 도 2의 유기 발광 표시 장치의 스토리지 커패시터의 양 전극 사이에 오버레이 편차가 발생한 경우를 나타낸 평면도이다. 1 is an equivalent circuit diagram of one pixel of an organic light emitting diode display according to an exemplary embodiment of the present invention.
FIG. 2 is a schematic plan view illustrating one pixel of the organic light emitting diode display illustrated in FIG. 1.
3 is a cross-sectional view taken along line III-III of the organic light emitting diode display of FIG. 2.
4 is a cross-sectional view of the organic light emitting diode display of FIG. 2 taken along line IV-IV.
5 is a cross-sectional view of the organic light emitting diode display of FIG. 2 taken along a line VV.
6 is a plan view schematically illustrating an overlapping area of a storage capacitor of the OLED display of FIG. 2.
FIG. 7 is a plan view illustrating a case where an overlay deviation occurs between both electrodes of a storage capacitor of the OLED display of FIG. 2.

이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.In order to clearly describe the present invention, parts irrelevant to the description are omitted, and like reference numerals designate like elements throughout the specification.

또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.In addition, since the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of description, the present invention is not necessarily limited to the illustrated.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. In the drawings, for convenience of description, the thicknesses of some layers and regions are exaggerated. When a portion of a layer, film, region, plate, or the like is said to be "on" or "on" another portion, this includes not only the case where the other portion is "right over" but also another portion in the middle.

또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "~상에”라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다.In addition, throughout the specification, when a part is said to "include" a certain component, it means that it can further include other components, except to exclude other components unless specifically stated otherwise. In addition, throughout the specification, "on" means to be located above or below the target portion, and does not necessarily mean to be located above the gravity direction.

이하 도 1 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 유기 발광 표시 장치에 대해 상세히 알아본다.Hereinafter, an organic light emitting diode display according to an exemplary embodiment will be described in detail with reference to FIGS. 1 to 5.

도 1은 본 발명의 일실시예에 따른 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다. 1 is an equivalent circuit diagram of one pixel of an organic light emitting diode display according to an exemplary embodiment of the present invention.

도 1에 도시한 바와 같이, 본 발명의 일실시예에 따른 유기 발광 표시 장치의 하나의 화소는 복수의 신호선(14,24,34,16,26,20), 복수의 신호선에 연결되며 복수개의 박막 트랜지스터(T1, T2, T3, T4, T5, T6), 및 스토리지 캐패시터(storage capacitor, Cst)를 포함하는 화소 회로를 포함한다. 또한 화소는 화소 회로를 통해 구동 전압을 전달받아 발광하는 유기 발광 소자(organic light emitting diode, OLED)를 포함한다.As illustrated in FIG. 1, one pixel of an organic light emitting diode display according to an exemplary embodiment of the present invention is connected to a plurality of signal lines 14, 24, 34, 16, 26, and 20 and a plurality of signal lines. Pixel circuits including thin film transistors T1, T2, T3, T4, T5, and T6, and a storage capacitor Cst. In addition, the pixel includes an organic light emitting diode (OLED) that receives the driving voltage through the pixel circuit and emits light.

박막 트랜지스터는 구동 박막 트랜지스터(driving thin film transistor)(T1), 스위칭 박막 트랜지스터(switching thin film transistor)(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)를 포함한다.The thin film transistors include a driving thin film transistor T1, a switching thin film transistor T2, a compensation thin film transistor T3, an initialization thin film transistor T4, and an operation control thin film transistor T5. And the light emission control thin film transistor T6.

신호선은 스캔 신호(Sn)를 전달하는 스캔선(24), 초기화 박막 트랜지스터(T4)에 이전 스캔 신호(Sn-1)를 전달하는 이전 스캔선(14), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어선(34), 스캔선(24)과 교차하며 데이터 신호(Dm)를 전달하는 데이터선(16), 구동 전압(ELVDD)을 전달하며 데이터선(16)과 거의 평행하게 형성되어 있는 구동 전압선(26), 구동 박막 트랜지스터(T1)를 초기화하는 초기화 전압(Vint)을 전달하는 초기화 전압선(20)을 포함한다. The signal line includes a scan line 24 which transmits a scan signal Sn, a previous scan line 14 which transmits a previous scan signal Sn-1 to the initialization thin film transistor T4, an operation control thin film transistor T5, and light emission. The emission control line 34 which transmits the emission control signal En to the control thin film transistor T6, the data line 16 which crosses the scan line 24 and transmits the data signal Dm, and the driving voltage ELVDD. And an initialization voltage line 20 for transmitting an initialization voltage Vint for initializing the driving thin film transistor T1 and a driving voltage line 26 formed substantially parallel to the data line 16.

구동 박막 트랜지스터(T1)의 게이트 전극(G1)은 스토리지 커패시터(Cst)의 일단(Cst1)과 연결되어 있고, 구동 박막 트랜지스터(T1)의 소스 전극(S1)은 동작 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(26)과 연결되어 있으며, 구동 박막 트랜지스터(T1)의 드레인 전극(D1)은 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode)와 전기적으로 연결되어 있다. 구동 박막 트랜지스터(T1)는 스위칭 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 구동 전류(Id)를 공급한다.The gate electrode G1 of the driving thin film transistor T1 is connected to one end Cst1 of the storage capacitor Cst, and the source electrode S1 of the driving thin film transistor T1 passes through the operation control thin film transistor T5. Is connected to the driving voltage line 26, and the drain electrode D1 of the driving thin film transistor T1 is electrically connected to an anode of the organic light emitting diode OLED through the light emitting control thin film transistor T6. have. The driving thin film transistor T1 receives the data signal Dm according to the switching operation of the switching thin film transistor T2 and supplies the driving current Id to the organic light emitting diode OLED.

스위칭 박막 트랜지스터(T2)의 게이트 전극(G2)은 스캔선(24)과 연결되어 있고, 스위칭 박막 트랜지스터(T2)의 소스 전극(S2)은 데이터선(16)과 연결되어 있으며, 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)은 구동 박막 트랜지스터(T1)의 소스 전극(S1)과 연결되어 있으면서 동작 제어 박막 트랜지스터(T5)을 경유하여 구동 전압선(26)과 연결되어 있다. 이러한 스위칭 박막 트랜지스터(T2)는 스캔선(24)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온되어 데이터선(16)으로 전달된 데이터 신호(Dm)을 구동 박막 트랜지스터(T1)의 소스 전극으로 전달하는 스위칭 동작을 수행한다.The gate electrode G2 of the switching thin film transistor T2 is connected to the scan line 24, the source electrode S2 of the switching thin film transistor T2 is connected to the data line 16, and the switching thin film transistor ( The drain electrode D2 of T2 is connected to the source electrode S1 of the driving thin film transistor T1 and is connected to the driving voltage line 26 via the operation control thin film transistor T5. The switching thin film transistor T2 is turned on in response to the scan signal Sn transmitted through the scan line 24 to transmit the data signal Dm transmitted to the data line 16 to the source electrode of the driving thin film transistor T1. Performs a switching operation to transfer to.

보상 박막 트랜지스터(T3)의 게이트 전극(G3)은 스캔선(24)에 연결되어 있고, 보상 박막 트랜지스터(T3)의 소스 전극(S3)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1)과 연결되어 있으면서 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode)와 연결되어 있으며, 보상 박막 트랜지스터(T3)의 드레인 전극(D3)은 스토리지 커패시터(Cst)의 일단(Cst1), 초기화 박막 트랜지스터(T4)의 드레인 전극(D4) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 함께 연결되어 있다. 이러한 보상 박막 트랜지스터(T3)는 스캔선(24)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온되어 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 서로 연결하여 구동 박막 트랜지스터(T1)를 다이오드 연결시킨다. The gate electrode G3 of the compensation thin film transistor T3 is connected to the scan line 24, and the source electrode S3 of the compensation thin film transistor T3 is connected to the drain electrode D1 of the driving thin film transistor T1. Is connected to the anode of the organic light emitting diode OLED through the light emission control thin film transistor T6, and the drain electrode D3 of the compensation thin film transistor T3 is connected to one end Cst1 of the storage capacitor Cst. ) And the drain electrode D4 of the initialization thin film transistor T4 and the gate electrode G1 of the driving thin film transistor T1. The compensation thin film transistor T3 is turned on according to the scan signal Sn transmitted through the scan line 24 to connect the gate electrode G1 and the drain electrode D1 of the driving thin film transistor T1 to each other. The thin film transistor T1 is diode-connected.

초기화 박막 트랜지스터(T4)의 게이트 전극(G4)은 이전 스캔선(14)과 연결되어 있고, 초기화 박막 트랜지스터(T4)의 소스 전극(S4)은 초기화 전압선(20)과 연결되어 있으며, 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)은 스토리지 커패시터(Cst)의 일단(Cst1), 보상 박막 트랜지스터(T3)의 드레인 전극(D3) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 함께 연결되어 있다. 이러한 초기화 박막 트랜지스터(T4)는 이전 스캔선(14)을 통해 전달받은 이전 스캔 신호(Sn-1)에 따라 턴 온되어 초기화 전압(Vint)을 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 구동 박막 트랜지스터(T1)의 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행한다.The gate electrode G4 of the initialization thin film transistor T4 is connected to the previous scan line 14, the source electrode S4 of the initialization thin film transistor T4 is connected to the initialization voltage line 20, and the initialization thin film transistor The drain electrode D4 of the T4 is connected to one end Cst1 of the storage capacitor Cst, the drain electrode D3 of the compensation thin film transistor T3, and the gate electrode G1 of the driving thin film transistor T1. have. The initialization thin film transistor T4 is turned on in response to the previous scan signal Sn-1 received through the previous scan line 14 to transmit the initialization voltage Vint to the gate electrode G1 of the driving thin film transistor T1. Transferring is performed to initialize the voltage of the gate electrode G1 of the driving thin film transistor T1.

동작 제어 박막 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어선(34)과 연결되어 있으며, 동작 제어 박막 트랜지스터(T5)의 소스 전극(S5)은 구동 전압선(26)와 연결되어 있고, 동작 제어 박막 트랜지스터(T5)의 드레인 전극(D5)은 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)와 연결되어 있다.The gate electrode G5 of the operation control thin film transistor T5 is connected to the emission control line 34, and the source electrode S5 of the operation control thin film transistor T5 is connected to the driving voltage line 26. The drain electrode D5 of the control thin film transistor T5 is connected to the source electrode S1 of the driving thin film transistor T1 and the drain electrode D2 of the switching thin film transistor T2.

발광 제어 박막 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어선(34)과 연결되어 있으며, 발광 제어 박막 트랜지스터(T6)의 소스 전극(S6)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1) 및 보상 박막 트랜지스터(T3)의 소스 전극(S3)과 연결되어 있고, 발광 제어 박막 트랜지스터(T6)의 드레인 전극(D6)은 유기 발광 소자(OLED)의 애노드(anode)와 전기적으로 연결되어 있다. 이러한 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)는 발광 제어선(34)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온되어 구동 전압(ELVDD)이 유기 발광 소자(OLED)에 전달되어 유기 발광 소자(OLED)에 구동 전류(Id)가 흐르게 된다.The gate electrode G6 of the emission control thin film transistor T6 is connected to the emission control line 34, and the source electrode S6 of the emission control thin film transistor T6 is the drain electrode D1 of the driving thin film transistor T1. ) Is connected to the source electrode S3 of the compensation thin film transistor T3, and the drain electrode D6 of the light emission control thin film transistor T6 is electrically connected to an anode of the organic light emitting diode OLED. . The operation control thin film transistor T5 and the light emission control thin film transistor T6 are simultaneously turned on according to the light emission control signal En transmitted through the light emission control line 34 so that the driving voltage ELVDD is increased. In this case, the driving current Id flows through the OLED.

스토리지 커패시터(Cst)의 타단(Cst2)은 구동 전압선(26)과 연결되어 있다. 스토리지 커패시터(Cst)의 일단(Cst1)은 연결 노드를 통해 구동 박막 트랜지스터(T1)의 게이트 전극(G1), 보상 박막 트랜지스터(T3)의 드레인 전극(D3) 및, 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)에 함께 연결되어 있다. The other end Cst2 of the storage capacitor Cst is connected to the driving voltage line 26. One end Cst1 of the storage capacitor Cst is connected to the gate electrode G1 of the driving thin film transistor T1, the drain electrode D3 of the compensation thin film transistor T3, and the drain of the initialization thin film transistor T4 through a connection node. It is connected to the electrode D4 together.

유기 발광 소자(OLED)의 캐소드(cathode)는 공통 전압(ELVSS)과 연결되어 있다. 이에 따라, 유기 발광 소자(OLED)는 구동 박막 트랜지스터(T1)로부터 구동 전류(Id)를 전달받아 발광함으로써 화상을 표시한다.The cathode of the organic light emitting diode OLED is connected to the common voltage ELVSS. Accordingly, the organic light emitting diode OLED receives the driving current Id from the driving thin film transistor T1 and emits light to display an image.

이하에서 본 발명의 도 1에 도시된 유기 발광 표시 장치의 한 화소의 구체적인 동작 과정을 상세히 설명한다.Hereinafter, a detailed operation process of one pixel of the organic light emitting diode display illustrated in FIG. 1 will be described in detail.

우선, 초기화 기간 동안 이전 스캔선(14)을 통해 로우 레벨(low level)의 이전 스캔 신호(Sn-1)가 공급된다.　 그러면, 로우 레벨의 이전 스캔 신호(Sn-1)에 대응하여 초기화 박막 트랜지스터(T4)가 턴 온(Turn on)되며, 초기화 전압선(20)으로부터 초기화 박막 트랜지스터(T4)를 통해 초기화 전압(Vint)이 구동 박막 트랜지스터(T1)의 게이트 전극에 연결되고, 초기화 전압(Vint)에 의해 구동 박막 트랜지스터(T1)가 초기화된다.First, a low level previous scan signal Sn- 1 is supplied through the previous scan line 14 during the initialization period. Then, the initialization thin film transistor T4 is turned on in response to the low level previous scan signal Sn-1, and the initialization voltage Vint is transmitted from the initialization voltage line 20 through the initialization thin film transistor T4. The driving thin film transistor T1 is connected to the gate electrode of the driving thin film transistor T1 and initialized by the initialization voltage Vint.

이 후, 데이터 프로그래밍 기간 중 스캔선(24)을 통해 로우 레벨의 스캔 신호(Sn)가 공급된다.　 그러면, 로우 레벨의 스캔 신호(Sn)에 대응하여 스위칭 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)가 턴 온된다.　 Thereafter, a low level scan signal Sn is supplied through the scan line 24 during the data programming period. Then, the switching thin film transistor T2 and the compensation thin film transistor T3 are turned on in response to the low level scan signal Sn.

이 때, 구동 박막 트랜지스터(T1)는 턴 온된 보상 박막 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.　 At this time, the driving thin film transistor T1 is diode-connected by the turned-on compensation thin film transistor T3 and biased in the forward direction.

그러면, 데이터선(16)으로부터 공급된 데이터 신호(Dm)에서 구동 박막 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막 트랜지스터(T1)의 게이트 전극에 인가된다. Then, in the data signal Dm supplied from the data line 16, the compensation voltage Dm + Vth, where Vth is a negative value, is reduced by the threshold voltage Vth of the driving thin film transistor T1. It is applied to the gate electrode of the thin film transistor T1.

스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다. 이 후, 발광 기간 동안 발광 제어선(34)으로부터 공급되는 발광 제어 신호(En)가 하이 레벨에서 로우 레벨로 변경된다.　 그러면, 발광 기간 동안 로우 레벨의 발광 제어 신호(En)에 의해 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)가 턴 온된다.　 The driving voltage ELVDD and the compensation voltage Dm + Vth are applied to both ends of the storage capacitor Cst, and the charge corresponding to the voltage difference between the both ends is stored in the storage capacitor Cst. Thereafter, the light emission control signal En supplied from the light emission control line 34 is changed from the high level to the low level during the light emission period. Then, the operation control thin film transistor T5 and the emission control thin film transistor T6 are turned on by the low level emission control signal En during the emission period.

그러면, 구동 박막 트랜지스터(T1)의 게이트 전극의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(Id)가 발생하고, 발광 제어 박막 트랜지스터(T6)를 통해 구동 전류(Id)가 유기 발광 소자(OLED)에 공급된다. 발광 기간동안 스토리지 커패시터(Cst)에 의해 구동 박막 트랜지스터(T1)의 게이트-소스 전압(Vgs)은 (Dm+Vth)-ELVDD 로 유지되고, 구동 박막 트랜지스터(T1)의 전류-전압 관계에 따르면, 구동 전류(Id)는 소스-게이트 전압에서 문턱 전압을 차감한 값의 제곱 (Dm-ELVDD)2에 비례한다. 따라서 구동 전류(Id)는 구동 박막 트랜지스터(T1)의 문턱 전압(Vth)에 관계 없이 결정된다. Then, the driving current Id according to the voltage difference between the voltage of the gate electrode of the driving thin film transistor T1 and the driving voltage ELVDD is generated, and the driving current Id is emitted through the emission control thin film transistor T6. It is supplied to the device OLED. During the light emission period, the gate-source voltage Vgs of the driving thin film transistor T1 is maintained at (Dm + Vth) -ELVDD by the storage capacitor Cst, and according to the current-voltage relationship of the driving thin film transistor T1, The driving current Id is proportional to the square of the source-gate voltage minus the threshold voltage (Dm-ELVDD) 2 . Therefore, the driving current Id is determined regardless of the threshold voltage Vth of the driving thin film transistor T1.

그러면 도 1에 도시한 유기 발광 표시 장치의 화소의 상세 구조에 대하여 도 2 내지 도 5를 도 1과 함께 참고하여 상세하게 설명한다.Next, the detailed structure of the pixel of the OLED display illustrated in FIG. 1 will be described in detail with reference to FIGS. 2 to 5.

도 2는 도 1에 도시된 유기발광 표시장치의 하나의 화소를 나타낸 개략적인 평면도이다. 도 3은 도 2의 유기 발광 표시 장치를 Ⅲ-Ⅲ을 따라 자른 단면도이다. 도 4는 도 2의 유기 발광 표시 장치를 IV-IV선을 따라 자른 단면도이다. 도 5는 도 2의 유기 발광 표시 장치를 V-V선을 따라 자른 단면도이다.FIG. 2 is a schematic plan view illustrating one pixel of the organic light emitting diode display illustrated in FIG. 1. 3 is a cross-sectional view taken along line III-III of the organic light emitting diode display of FIG. 2. 4 is a cross-sectional view of the organic light emitting diode display of FIG. 2 taken along line IV-IV. 5 is a cross-sectional view of the organic light emitting diode display of FIG. 2 taken along a line V-V.

도 2 내지 도 5에 도시한 바와 같이, 본 발명의 일실시예에 따른 유기 발광 표시 장치의 화소는 스캔 신호(Sn), 이전 스캔 신호(Sn-1), 발광 제어 신호(En) 및 초기화 전압(Vint)을 각각 인가하며 행 방향을 따라 형성되어 있는 스캔선(24), 이전 스캔선(14), 발광 제어선(34) 및 초기화 전압선(20)을 포함하고, 스캔선(24), 이전 스캔선(14), 발광 제어선(34) 및 초기화 전압선(20) 모두와 교차하고 있으며 화소에 데이터 신호(Dm) 및 구동 전압(ELVDD)을 각각 인가하는 데이터선(16) 및 구동 전압선(26)을 포함한다. 2 to 5, the pixels of the organic light emitting diode display according to the exemplary embodiment may include a scan signal Sn, a previous scan signal Sn-1, an emission control signal En, and an initialization voltage. (Vint), each of which includes a scan line 24, a previous scan line 14, a light emission control line 34, and an initialization voltage line 20 which are formed along the row direction. The data line 16 and the driving voltage line 26 that intersect all of the scan line 14, the emission control line 34, and the initialization voltage line 20 and apply the data signal Dm and the driving voltage ELVDD to the pixels, respectively. ).

또한, 화소에는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6), 스토리지 커패시터(Cst), 그리고 유기 발광 소자(OLED)가 형성되어 있다.In addition, the pixel includes a driving thin film transistor T1, a switching thin film transistor T2, a compensation thin film transistor T3, an initialization thin film transistor T4, an operation control thin film transistor T5, a light emission control thin film transistor T6, and a storage capacitor. (Cst) and an organic light emitting element (OLED) are formed.

구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)는 반도체층(112, 122, 132, 142, 152, 162)을 따라 형성되어 있으며, 반도체층(112, 122, 132, 142, 152, 162)은 다양한 형상으로 굴곡되어 형성되어 있다. 이러한 반도체층(112, 122, 132, 142, 152, 162)은 폴리 실리콘으로 이루어지며, 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함한다. 여기서, 이러한 불순물은 박막 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다. 이러한 반도체층은 구동 박막 트랜지스터(T1)에 형성되는 구동 반도체층(112), 스위칭 박막 트랜지스터(T2)에 형성되는 스위칭 반도체층(122), 보상 박막 트랜지스터(T3)에 형성되는 보상 반도체층(132), 초기화 박막 트랜지스터(T4)에 형성되는 초기화 반도체층(142), 동작 제어 박막 트랜지스터(T5)에 형성되는 동작 제어 반도체층(152) 및 발광 제어 박막 트랜지스터(T6)에 형성되는 발광 제어 반도체층(162)을 포함한다. The driving thin film transistor T1, the switching thin film transistor T2, the compensation thin film transistor T3, the initialization thin film transistor T4, the operation control thin film transistor T5, and the emission control thin film transistor T6 are semiconductor layers 112 and 122. , 132, 142, 152, and 162, and the semiconductor layers 112, 122, 132, 142, 152, and 162 are bent in various shapes. The semiconductor layers 112, 122, 132, 142, 152, and 162 are made of polysilicon, and include a channel region without doping impurities and a source region and a drain region formed by doping impurities on both sides of the channel region. do. Here, such impurities vary depending on the type of thin film transistor, and may be N-type impurities or P-type impurities. The semiconductor layer may include a driving semiconductor layer 112 formed in the driving thin film transistor T1, a switching semiconductor layer 122 formed in the switching thin film transistor T2, and a compensation semiconductor layer 132 formed in the compensation thin film transistor T3. ), An initialization semiconductor layer 142 formed in the initialization thin film transistor T4, an operation control semiconductor layer 152 formed in the operation control thin film transistor T5, and a light emission control semiconductor layer formed in the emission control thin film transistor T6. 162.

구동 박막 트랜지스터(T1)는 구동 반도체층(112), 구동 게이트 전극(1141), 구동 소스 전극(116s) 및 구동 드레인 전극(116d)을 포함한다. 구동 반도체층(112)은 굴곡되어 있다. 한편, 구동 소스 전극(116s)은 구동 반도체층(112)에서 불순물이 도핑된 구동 소스 영역(116s)에 해당하고, 구동 드레인 전극(116d)은 구동 반도체층(112)에서 불순물이 도핑된 구동 드레인 영역(116d)에 해당한다. 구동 박막 트랜지스터(T1)와 중첩되도록 위에 스토리지 커패시터(Cst)가 형성되어 있다.The driving thin film transistor T1 includes a driving semiconductor layer 112, a driving gate electrode 1141, a driving source electrode 116s, and a driving drain electrode 116d. The driving semiconductor layer 112 is bent. On the other hand, the driving source electrode 116s corresponds to the driving source region 116s doped with impurities in the driving semiconductor layer 112, and the driving drain electrode 116d is a driving drain doped with impurities in the driving semiconductor layer 112. It corresponds to the area 116d. The storage capacitor Cst is formed on the driving thin film transistor T1 to overlap the driving thin film transistor T1.

스토리지 커패시터(Cst)는 제2 게이트 절연막(1032)을 사이에 두고 배치되는 하부 전극(1141)과 상부 전극(1142)을 포함한다. 여기서, 구동 게이트 전극(1141)은 하부 전극(1141)의 역할도 동시에 한다. 즉, 구동 게이트 전극(1141)은 하부 전극(1141)을 포함한다. 제2 게이트 절연막(1032)은 유전체가 되며, 스토리지 커패시터(Cst)에서 축전된 전하와 양 전극(1141,1142) 사이의 전압에 의해 스토리지 캐패시턴스(Storage Capacitance)가 결정된다.The storage capacitor Cst includes a lower electrode 1141 and an upper electrode 1142 disposed with the second gate insulating layer 1032 interposed therebetween. Here, the driving gate electrode 1141 also serves as the lower electrode 1141. That is, the driving gate electrode 1141 includes the lower electrode 1141. The second gate insulating film 1032 becomes a dielectric, and storage capacitance is determined by charges stored in the storage capacitor Cst and a voltage between the positive electrodes 1141 and 1142.

하부 전극(1141)은 아일랜드 형상으로 된 플로팅(floating) 전극으로 형성되어 있으며, 스캔선(24), 이전 스캔선(14), 발광 제어선(34), 스위칭 게이트 전극(124), 보상 게이트 전극(134), 초기화 게이트 전극(144), 동작 제어 게이트 전극(154), 발광 제어 게이트 전극(164)과 동일한 물질로 동일한 층에 형성되어 있다.The lower electrode 1141 is formed of a floating electrode having an island shape, and includes a scan line 24, a previous scan line 14, a light emission control line 34, a switching gate electrode 124, and a compensation gate electrode. 134, the initialization gate electrode 144, the operation control gate electrode 154, and the light emission control gate electrode 164, and are formed in the same layer.

상부 전극은 (1142)은 아일랜드 형상으로 된 플로팅(floating) 전극으로 형성되어 있으며, 제2 게이트 절연막(1032) 상에 형성되어 있다. 상부 전극(1142)은 하부 전극(1141) 전체와 중첩되도록 배치되며, 스토리지 개구부(420)를 구비한다. 스토리지 개구부(420)는 하부 전극과 중첩되도록 구비된다. 스토리지 개구부(420)는 상부 전극(1142)을 관통하는 단일폐곡선(closed curve)의 형태를 가질 수 있다. 여기서 단일폐곡선이란, 다각형, 원 등과 같이 직선이나 곡선 위에 한 점을 찍었을 때 시작점과 끝점이 같은 닫힌 도형을 의미한다. 이러한 스토리지 개구부(420)를 구비한 상부 전극(1142)은 마치 도넛 형태를 가질 수 있다. The upper electrode 1142 is formed of a floating electrode having an island shape, and is formed on the second gate insulating film 1032. The upper electrode 1142 is disposed to overlap the entire lower electrode 1141 and includes a storage opening 420. The storage opening 420 is provided to overlap the lower electrode. The storage opening 420 may have a closed curve penetrating the upper electrode 1142. Here, a single closed curve means a closed figure with the same starting point and ending point when a point is taken on a straight line or curve such as a polygon or a circle. The upper electrode 1142 having the storage opening 420 may have a donut shape.

본 발명의 일 실시예에 의하면, 하부 전극(1141) 전체와 중첩하며, 단일폐곡선(closed curve)의 스토리지 개구부(420)를 구비하는 상부 전극(1142)을 포함하는 스토리지 커패시터(Cst)를 통해, 유기 발광 표시 장치의 제조 공정 중에 하부 전극(1141)과 상부 전극(1142) 사이에 오버레이(overlay) 편차가 발생하더라도 스토리지 커패시터(Cst)가 항상 일정한 커패시턴스(capacitance)를 유지하는 특징이 있다. 이와 관련해서는 이후 도 6 및 도 7에서 상세히 후술하기로 한다. According to an embodiment of the present invention, through the storage capacitor Cst including the upper electrode 1142 overlapping the entire lower electrode 1141 and having the storage opening 420 of a single closed curve, The storage capacitor Cst always maintains a constant capacitance even when an overlay deviation occurs between the lower electrode 1141 and the upper electrode 1142 during the manufacturing process of the organic light emitting diode display. This will be described later in detail with reference to FIGS. 6 and 7.

스위칭 박막 트랜지스터(T2)는 스위칭 반도체층(122), 스위칭 게이트 전극(124), 스위칭 소스 전극(126s) 및 스위칭 드레인 전극(126d)을 포함한다. 스위칭 소스 전극(126s)은 데이터선(16)에서 돌출된 부분이며, 스위칭 드레인 전극(126d)은 스위칭 반도체층(122)에서 불순물이 도핑된 스위칭 드레인 영역(126d)에 해당한다.The switching thin film transistor T2 includes a switching semiconductor layer 122, a switching gate electrode 124, a switching source electrode 126s, and a switching drain electrode 126d. The switching source electrode 126s is a portion protruding from the data line 16, and the switching drain electrode 126d corresponds to the switching drain region 126d doped with impurities in the switching semiconductor layer 122.

보상 박막 트랜지스터(T3)는 보상 반도체층(132), 보상 게이트 전극(134), 보상 소스 전극(136s) 및 보상 드레인 전극(136d)을 포함하고, 보상 소스 전극(136s)은 보상 반도체층(132)에서 불순물이 도핑된 보상 소스 영역(136s)에 해당하고, 보상 드레인 전극(136d)은 보상 반도체층(132)에서 불순물이 도핑된 보상 드레인 영역(136d)에 해당한다. 보상 드레인 전극(136d)은 연결 노드(36)를 통해 하부 전극(1141)과 연결될 수 있다. 보상 게이트 전극(134)는 별도의 듀얼 게이트 전극을 형성하여 누설 전류(leakage current)를 방지한다. The compensation thin film transistor T3 includes a compensation semiconductor layer 132, a compensation gate electrode 134, a compensation source electrode 136s, and a compensation drain electrode 136d, and the compensation source electrode 136s includes the compensation semiconductor layer 132. ) Corresponds to the compensation source region 136s doped with impurities, and the compensation drain electrode 136d corresponds to the compensation drain region 136d doped with impurities in the compensation semiconductor layer 132. The compensation drain electrode 136d may be connected to the lower electrode 1141 through the connection node 36. The compensation gate electrode 134 forms a separate dual gate electrode to prevent leakage current.

초기화 박막 트랜지스터(T4)는 초기화 반도체층(142), 초기화 게이트 전극(144), 초기화 소스 전극(146s) 및 초기화 드레인 전극(146d)을 포함한다. 초기화 드레인 전극(146d)은 초기화 반도체층(142)에서 불순물이 도핑된 초기화 드레인 영역(146d)에 해당한다. 초기화 드레인 전극(146d)은 연결 노드(36)를 통해 하부 전극(1141)과 연결될 수 있다. 초기화 소스 전극(146s)은 연결 부재를 통해 초기화 전압선(20)와 연결될 수 있다. The initialization thin film transistor T4 includes an initialization semiconductor layer 142, an initialization gate electrode 144, an initialization source electrode 146s, and an initialization drain electrode 146d. The initialization drain electrode 146d corresponds to the initialization drain region 146d doped with impurities in the initialization semiconductor layer 142. The initialization drain electrode 146d may be connected to the lower electrode 1141 through the connection node 36. The initialization source electrode 146s may be connected to the initialization voltage line 20 through a connection member.

동작 제어 박막 트랜지스터(T5)는 동작 제어 반도체층(152), 동작 제어 게이트 전극(154), 동작 제어 소스 전극(156s) 및 동작 제어 드레인 전극(156d)을 포함한다. 동작 제어 소스 전극(156s)은 구동 전압선(26)의 일부분이고, 동작 제어 드레인 전극(156d)은 동작 제어 반도체층(152)에서 불순물이 도핑된 동작 제어 드레인 영역(156d)에 해당한다.The operation control thin film transistor T5 includes an operation control semiconductor layer 152, an operation control gate electrode 154, an operation control source electrode 156s, and an operation control drain electrode 156d. The operation control source electrode 156s is a portion of the driving voltage line 26, and the operation control drain electrode 156d corresponds to the operation control drain region 156d doped with impurities in the operation control semiconductor layer 152.

발광 제어 박막 트랜지스터(T6)는 발광 제어 반도체층(162), 발광 제어 게이트 전극(164), 발광 제어 소스 전극(166s) 및 발광 제어 드레인 전극(166d)을 포함한다. 발광 제어 소스 전극(166s)은 발광 제어 반도체층(162)에서 불순물이 도핑된 발광 제어 소스 영역(166s)에 해당하고, 발광 제어 드레인 전극(166d)은 연결 부재를 통해 화소 전극(200)과 연결된다. The light emission control thin film transistor T6 includes a light emission control semiconductor layer 162, a light emission control gate electrode 164, a light emission control source electrode 166s, and a light emission control drain electrode 166d. The emission control source electrode 166s corresponds to the emission control source region 166s doped with impurities in the emission control semiconductor layer 162, and the emission control drain electrode 166d is connected to the pixel electrode 200 through a connection member. do.

구동 박막 트랜지스터(T1)의 구동 반도체층(112)의 일단은 스위칭 반도체층(122)및 동작 제어 반도체층(152)과 연결되어 있으며, 구동 반도체층(112)의 타단은 보상 반도체층(132) 및 발광 제어 반도체층(162)과 연결되어 있다. 따라서, 구동 소스 전극(116s)은 스위칭 드레인 전극(126d) 및 동작 제어 드레인 전극(156d)과 연결되고, 구동 드레인 전극(116d)은 보상 소스 전극(136s) 및 발광 제어 소스 전극(166s)과 연결된다.One end of the driving semiconductor layer 112 of the driving thin film transistor T1 is connected to the switching semiconductor layer 122 and the operation control semiconductor layer 152, and the other end of the driving semiconductor layer 112 is the compensation semiconductor layer 132. And the light emission control semiconductor layer 162. Therefore, the driving source electrode 116s is connected with the switching drain electrode 126d and the operation control drain electrode 156d, and the driving drain electrode 116d is connected with the compensation source electrode 136s and the emission control source electrode 166s. do.

스토리지 커패시터(Cst)의 하부 전극(1141)은 연결 노드(36)를 통해 보상 박막 트랜지스터(T3) 및 초기화 박막 트랜지스터(T4)와 함께 연결되어 있다. 이러한 연결 노드(36)는 데이터선(16)과 동일한 층에 형성되어 있다. 연결 노드(36)의 일단은 제2 게이트 절연막(1032) 및 층간 절연막(105)에 형성된 제1 노드 컨택홀(361)을 통해 하부 전극(1141)과 연결된다. 여기서, 제1 노드 컨택홀(361)은 상부 전극의 스토리지 개구부(420)를 관통하도록 구비된다. 연결 노드(36)의 타단은 제1 게이트 절연막(1031), 제2 게이트 절연막(1032) 및 층간 절연막(105)에 형성된 제2 노드 컨택홀(362)을 통해 보상 드레인 전극(136d) 및 초기화 드레인 전극(146d)과 함께 연결되어 있다. The lower electrode 1141 of the storage capacitor Cst is connected with the compensation thin film transistor T3 and the initialization thin film transistor T4 through the connection node 36. The connection node 36 is formed on the same layer as the data line 16. One end of the connection node 36 is connected to the lower electrode 1141 through the first node contact hole 361 formed in the second gate insulating film 1032 and the interlayer insulating film 105. Here, the first node contact hole 361 is provided to pass through the storage opening 420 of the upper electrode. The other end of the connection node 36 is connected to the compensation drain electrode 136d and the initialization drain through the second gate contact hole 362 formed in the first gate insulating film 1031, the second gate insulating film 1032, and the interlayer insulating film 105. It is connected with the electrode 146d.

스토리지 커패시터(Cst)의 상부 전극(1142)은 층간 절연막(105)에 형성된 구동 전압선 컨택홀(261)을 통해 구동 전압선(26)과 연결되어, 구동 전압선(26)으로부터 구동 전압(ELVDD)을 인가받는다. The upper electrode 1142 of the storage capacitor Cst is connected to the driving voltage line 26 through the driving voltage line contact hole 261 formed in the interlayer insulating layer 105 to apply the driving voltage ELVDD from the driving voltage line 26. Receive.

한편, 스위칭 박막 트랜지스터(T2)는 발광시키고자 하는 화소를 선택하는 스위칭 소자로 사용된다. 스위칭 게이트 전극(124)은 스캔선(24)에 연결되어 있고, 스위칭 소스 전극(126s)은 데이터선(16)에 연결되어 있으며, 스위칭 드레인 전극(126d)은 구동 박막 트랜지스터(T1) 및 동작 제어 박막 트랜지스터(T5)와 연결되어 있다. The switching thin film transistor T2 is used as a switching element for selecting a pixel to emit light. The switching gate electrode 124 is connected to the scan line 24, the switching source electrode 126s is connected to the data line 16, and the switching drain electrode 126d is the driving thin film transistor T1 and operation control. It is connected to the thin film transistor T5.

그리고, 발광 제어 박막 트랜지스터(T6)의 발광 제어 드레인 전극(166d)은 보호막(107)에 형성된 비아홀(181)를 통해 유기 발광 소자(OLED)의 화소 전극(200)과 직접 연결되어 있다.The emission control drain electrode 166d of the emission control thin film transistor T6 is directly connected to the pixel electrode 200 of the OLED through the via hole 181 formed in the passivation layer 107.

이하, 도 3, 도 4 및 도 5를 참조하여 본 발명의 일실시예에 따른 유기 발광 표시 장치의 구조에 대해 적층 순서에 따라 구체적으로 설명한다. 도 3 내지 도 5에서는 설명의 편의를 위하여 기판(100)에서부터 화소 전극(200)까지의 레이어만 도시하였다. 한편, 도 3 내지 도 5에서는 구동 박막 트랜지스터(T1), 보상 박막 트랜지스터(T3) 및 초기화 박막 트랜지스터(T4)를 중심으로 박막 트랜지스터의 구조에 대해 설명한다. 이 때, 스토리지 커패시터에 대해서도 함께 설명한다. 그리고 나머지 박막 트랜지스터(T2, T5, T6)는 구동 박막 트랜지스터(T1), 보상 박막 트랜지스터(T3) 및 초기화 박막 트랜지스터(T4)의 적층 구조와 대부분 동일하므로 상세한 설명은 생략한다.Hereinafter, the structure of the organic light emitting diode display according to the exemplary embodiment of the present invention will be described in detail according to the stacking order with reference to FIGS. 3, 4, and 5. 3 to 5 illustrate only layers from the substrate 100 to the pixel electrode 200 for convenience of description. 3 to 5, the structure of the thin film transistor will be described based on the driving thin film transistor T1, the compensation thin film transistor T3, and the initialization thin film transistor T4. At this time, the storage capacitor will also be described. Since the remaining thin film transistors T2, T5, and T6 are substantially the same as a stacked structure of the driving thin film transistor T1, the compensation thin film transistor T3, and the initialization thin film transistor T4, detailed description thereof will be omitted.

기판(100) 위에는 버퍼층(101)이 형성되어 있고, 기판(100)은 유리, 석영, 세라믹, 플라스틱 등으로 이루어진 절연성 기판으로 형성되어 있다. The buffer layer 101 is formed on the substrate 100, and the substrate 100 is formed of an insulating substrate made of glass, quartz, ceramic, plastic, or the like.

버퍼층(101) 위에는 구동 반도체층(112), 보상 반도체층(132), 초기화 반도체층(142)이 형성되어 있다. 도시되지 않았으나, 구동 반도체층(112)은 구동 채널 영역 및 구동 채널 영역을 사이에 두고 서로 마주보는 구동 소스 영역 및 구동 드레인 영역을 포함한다. 보상 반도체층(132)도 보상 채널 영역(132c) 및 보상 채널 영역(132c)을 사이에 두고 서로 마주보는 보상 소스 영역(132s) 및 보상 드레인 영역(132d)을 포함하며, 초기화 박막 트랜지스터(T4)도 초기화 채널 영역(142c), 초기화 소스 영역(142s) 및 초기화 드레인 영역(142d)을 포함한다. The driving semiconductor layer 112, the compensation semiconductor layer 132, and the initialization semiconductor layer 142 are formed on the buffer layer 101. Although not shown, the driving semiconductor layer 112 includes a driving source region and a driving drain region facing each other with the driving channel region and the driving channel region interposed therebetween. The compensation semiconductor layer 132 also includes a compensation source region 132s and a compensation drain region 132d facing each other with the compensation channel region 132c and the compensation channel region 132c interposed therebetween, and the initialization thin film transistor T4. In addition, an initialization channel region 142c, an initialization source region 142s, and an initialization drain region 142d are included.

구동 반도체층(112), 보상 반도체층(132), 초기화 반도체층(142) 위에는 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위로 형성된 제1 게이트 절연막(1031)이 형성되어 있다.A first gate insulating film 1031 formed of silicon nitride (SiNx) or silicon oxide (SiO 2) is formed on the driving semiconductor layer 112, the compensation semiconductor layer 132, and the initialization semiconductor layer 142.

제1 게이트 절연막(1031) 위에는 스토리지 커패시터(Cst)의 하부 전극(1141)을 포함하는 구동 게이트 전극(1141), 보상 게이트 전극(134)을 포함하는 스캔선(24), 초기화 게이트 전극(144)을 포함하는 이전 스캔선(14), 동작 제어 게이트 전극(154) 및 발광 제어 게이트 전극(164)을 포함하는 발광 제어선(34)을 포함하는 제1 게이트 도전층(1141, 124, 134,144,154,164,14,24,34)이 형성되어 있다. The driving gate electrode 1141 including the lower electrode 1141 of the storage capacitor Cst, the scan line 24 including the compensation gate electrode 134, and the initialization gate electrode 144 are disposed on the first gate insulating layer 1031. A first gate conductive layer 1141, 124, 134, 144, 154, 164, 14, which includes a previous scan line 14, an operation control gate electrode 154, and an emission control line 34 including an emission control gate electrode 164. , 24, 34 are formed.

구동 게이트 전극(1141) 또는 하부 전극(1141)은 이전 스캔선(14), 스캔선(24) 및 발광 제어선(34)과 분리되어 있으며, 플로팅 전극의 형태로 구동 반도체층(112)의 구동 채널 영역과 중첩하고 있다. 그리고, 보상 게이트 전극(134)은 스캔선(24)에 연결되어 있으며, 보상 게이트 전극(134)은 보상 반도체층(132)의 보상 채널 영역(132c)과 중첩하고 있다. 그리고 초기화 게이트 전극(144)은 이전 스캔선(14)에 연결되어 있으며, 초기화 게이트 전극(144)은 초기화 반도체층(142)의 초기화 채널 영역(142c)과 중첩하고 있다.The driving gate electrode 1141 or the lower electrode 1141 is separated from the previous scan line 14, the scan line 24, and the emission control line 34, and drives the driving semiconductor layer 112 in the form of a floating electrode. It overlaps with the channel region. The compensation gate electrode 134 is connected to the scan line 24, and the compensation gate electrode 134 overlaps the compensation channel region 132c of the compensation semiconductor layer 132. The initialization gate electrode 144 is connected to the previous scan line 14, and the initialization gate electrode 144 overlaps the initialization channel region 142c of the initialization semiconductor layer 142.

제1 게이트 도전층(1141, 124, 134,144,154,164,14,24,34) 및 제1 게이트 절연막(1031)은 제2 게이트 절연막(1032)이 덮고 있다. 제2 게이트 절연막(1032)은 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위로 형성되어 있다.The second gate insulating film 1032 covers the first gate conductive layers 1141, 124, 134, 144, 154, 164, 14, 24, 34 and the first gate insulating film 1031. The second gate insulating film 1032 is formed of silicon nitride (SiNx) or silicon oxide (SiO 2).

제2 게이트 절연막(1032) 위에는 스토리지 커패시터(Cst)의 상부 전극(1142)을 포함하는 제2 게이트 도전층(1142)이 형성되어 있다. 상부 전극은 플로팅 전극의 형태로 하부 전극(1141) 전체와 중첩하여 스토리지 커패시터(Cst)를 형성하고 있으며, 하부 전극(1141)과 중첩된 스토리지 개구부(420)를 구비한다. 스토리지 개구부(420)는 상부 전극(1142)을 관통하는 단일폐곡선(closed curve)의 형태를 가질 수 있다.A second gate conductive layer 1142 including the upper electrode 1142 of the storage capacitor Cst is formed on the second gate insulating film 1032. The upper electrode overlaps the entire lower electrode 1141 in the form of a floating electrode to form a storage capacitor Cst, and has a storage opening 420 overlapping the lower electrode 1141. The storage opening 420 may have a closed curve penetrating the upper electrode 1142.

한편, 제2 게이트 절연막(1032), 상부 전극(1142) 위에는 층간 절연막(105)이 형성되어 있다. 층간 절연막(105)은 제1 게이트 절연막(1031), 제2 게이트 절연막(1032)과 마찬가지로, 질화 규소(SiNx) 또는 산화 규소(SiO2) 등의 세라믹(ceramic) 계열의 소재를 사용하여 만들어진다.On the other hand, an interlayer insulating film 105 is formed on the second gate insulating film 1032 and the upper electrode 1142. Like the first gate insulating film 1031 and the second gate insulating film 1032, the interlayer insulating film 105 is made of a ceramic material such as silicon nitride (SiNx) or silicon oxide (SiO 2).

상부 전극(1142)의 개구부(420)를 관통하여 하부 전극(1141)을 노출하도록 제2 게이트 절연막(1032) 및 층간 절연막(105)에는 제1 노드 컨택홀(361)이 구비된다. 한편, 제1 노드 컨택홀(361)과 별개로 상부 전극(1142)을 노출하도록 층간 절연막(105) 상에는 구동 전압선 컨택홀(261)도 구비된다. 또한, 보상 반도체층(132)의 보상 드레인 영역(132d) 및 초기화 반도체층(142)의 초기화 드레인 영역(142d)을 함께 노출하도록 제1 게이트 절연막(1031), 제2 게이트 절연막(1032) 및 층간 절연막(105)에는 제2 노드 컨택홀(362)이 구비된다. The first gate contact hole 361 is provided in the second gate insulating film 1032 and the interlayer insulating film 105 to penetrate the opening 420 of the upper electrode 1142 to expose the lower electrode 1141. Meanwhile, a driving voltage line contact hole 261 is also provided on the interlayer insulating layer 105 to expose the upper electrode 1142 separately from the first node contact hole 361. In addition, the first gate insulating film 1031, the second gate insulating film 1032, and the interlayer may be exposed to expose the compensation drain region 132d of the compensation semiconductor layer 132 and the initialization drain region 142d of the initialization semiconductor layer 142 together. The insulating layer 105 is provided with a second node contact hole 362.

한편, 층간 절연막(105) 위에는 구동 전압선(26), 연결 노드(36), 및 데이터 선(16)이 형성되어 있다. 여기서 구동 전압선(26)은 구동 전압선 컨택홀(261)을 통해 스토리지 커패시터(Cst)의 상부 전극(1142)과 연결되고, 구동 전압선(26)으로부터 구동 전압(ELVDD)을 인가받는다. 연결 노드(36)의 일단은 제1 노드 컨택홀(361)을 통해 스토리지 커패시터(Cst)의 하부 전극(1141)과 연결되고, 연결 노드(36)의 타단은 제2 노드 컨택홀(362)을 통해 보상 박막 트랜지스터(T3)의 보상 드레인 전극(136d) 및 초기화 박막 트랜지스터(T4)의 초기화 드레인 전극(146d)에 함께 연결된다. 이전에 기술한 바와 같이 보상 드레인 전극(136d) 및 초기화 드레인 전극(146d)은 각각 보상 드레인 영역(132d) 및 초기화 드레인 영역(142d)에 해당한다. On the other hand, the driving voltage line 26, the connection node 36, and the data line 16 are formed on the interlayer insulating film 105. The driving voltage line 26 is connected to the upper electrode 1142 of the storage capacitor Cst through the driving voltage line contact hole 261 and receives the driving voltage ELVDD from the driving voltage line 26. One end of the connection node 36 is connected to the lower electrode 1141 of the storage capacitor Cst through the first node contact hole 361, and the other end of the connection node 36 connects the second node contact hole 362. Through the compensation drain electrode 136d of the compensation thin film transistor T3 and the initialization drain electrode 146d of the initialization thin film transistor T4. As described previously, the compensation drain electrode 136d and the initialization drain electrode 146d correspond to the compensation drain region 132d and the initialization drain region 142d, respectively.

층간 절연막(160) 상에는 데이터선(16), 구동 전압선(26) 및 연결 노드(36)를 덮는 보호막(107)이 형성되어 있고, 보호막(107) 위에는 화소 전극(200)이 형성되어 있다. A passivation layer 107 is formed on the interlayer insulating layer 160 to cover the data line 16, the driving voltage line 26, and the connection node 36, and the pixel electrode 200 is formed on the passivation layer 107.

도시되지 않았으나, 보호막(107)에 형성된 비아홀을 통해 화소 전극(200)은 발광 제어 드레인 전극(166d)과 연결된다. 화소 전극(200)의 가장자리 및 보호막(107) 위에는 화소 정의막이 형성되어 있고, 화소 정의막은 화소 전극(200)을 드러내는 화소 개구부를 가진다. 화소 정의막은 폴리아크릴계 수지(polyacrylates resin) 및 폴리이미드계(polyimides) 등의 유기물 또는 실리카 계열의 무기물 등으로 만들 수 있다. 화소 개구부로 노출된 화소 전극(200) 위에는 유기 발광층이 형성되고, 유기 발광층 상에는 공통 전극이 형성된다. 이와 같이, 화소 전극, 유기 발광층및 공통 전극을 포함하는 유기 발광 소자(OLED)가 형성된다.Although not shown, the pixel electrode 200 is connected to the emission control drain electrode 166d through the via hole formed in the passivation layer 107. A pixel defining layer is formed on the edge of the pixel electrode 200 and the passivation layer 107, and the pixel defining layer has a pixel opening that exposes the pixel electrode 200. The pixel defining layer may be made of an organic material such as polyacrylates resin and polyimides, or an inorganic material of silica type. An organic emission layer is formed on the pixel electrode 200 exposed through the pixel opening, and a common electrode is formed on the organic emission layer. As such, an organic light emitting diode (OLED) including a pixel electrode, an organic emission layer, and a common electrode is formed.

여기서, 화소 전극(200)은 정공 주입 전극인 애노드이며, 공통 전극은 전자 주입 전극인 캐소드가 된다. 그러나 본 발명에 따른 일 실시예는 반드시 이에 한정되는 것은 아니며, 유기 발광 표시 장치의 구동 방법에 따라 화소 전극(200)이 캐소드가 되고, 공통 전극이 애노드가 될 수도 있다. 화소 전극(200) 및 공통 전극으로부터 각각 정공과 전자가 유기 발광층 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기상태로부터 기저상태로 떨어질 때 발광이 이루어진다.Here, the pixel electrode 200 is an anode which is a hole injection electrode, and the common electrode is a cathode which is an electron injection electrode. However, the exemplary embodiment of the present invention is not limited thereto, and the pixel electrode 200 may be a cathode and the common electrode may be an anode according to a driving method of the organic light emitting diode display. Holes and electrons are injected into the organic emission layer from the pixel electrode 200 and the common electrode, respectively, and light emission is performed when an exciton in which the injected holes and electrons are combined falls from the excited state to the ground state.

유기 발광층은 저분자 유기물 또는 PEDOT(Poly 3,4-ethylenedioxythiophene) 등의 고분자 유기물로 이루어진다. 또한, 유기 발광층(370)은 발광층과, 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transporting layer, HTL), 전자 수송층(electron transporting layer, ETL), 및 전자 주입층(electron injection layer, EIL) 중 하나 이상을 포함하는 다중막으로 형성될 수 있다. 이들 모두를 포함할 경우, 정공 주입층이 양극인 화소 전극(200) 상에 배치되고, 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층된다. 공통 전극은 반사형 도전성 물질로 형성되므로 배면 발광형의 유기 발광 표시 장치가 된다. 반사형 물질로는 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 물질을 사용할 수 있다.The organic light emitting layer is formed of a low molecular organic material or a high molecular organic material such as poly 3,4-ethylenedioxythiophene (PEDOT). In addition, the organic light emitting layer 370 may include a light emitting layer, a hole injection layer (HIL), a hole transporting layer (HTL), an electron transporting layer (ETL), and an electron injection layer (electron injection layer). , EIL). When all of these are included, the hole injection layer is disposed on the pixel electrode 200 as an anode, and the hole transport layer, the light emitting layer, the electron transport layer, and the electron injection layer are sequentially stacked thereon. Since the common electrode is made of a reflective conductive material, it becomes a bottom emission type organic light emitting display device. Reflective materials include lithium (Li), calcium (Ca), lithium fluoride / calcium (LiF / Ca), lithium fluoride / aluminum (LiF / Al), aluminum (Al), silver (Ag), magnesium (Mg ), Or a material such as gold (Au) can be used.

도 6은 도 2의 유기 발광 표시 장치의 스토리지 커패시터(Cst)의 중첩되는 면적을 개략적으로 나타낸 평면도이다. 도 7은 도 2의 유기 발광 표시 장치의 스토리지 커패시터(Cst)의 양 전극(1141, 1442) 사이에 오버레이(overlay) 편차가 발생한 경우를 나타낸 평면도이다. 6 is a plan view schematically illustrating an overlapping area of a storage capacitor Cst of the organic light emitting diode display of FIG. 2. FIG. 7 is a plan view illustrating an overlay deviation between the electrodes 1141 and 1442 of the storage capacitor Cst of the organic light emitting diode display of FIG. 2.

도 6 및 도 7의 (a) 내지 (d)를 참조하면, 본 발명의 일실시예에 의한 유기 발광 표시 장치는 하부 전극(1141) 전체와 중첩하며, 단일폐곡선(closed curve)의 스토리지 개구부(420)를 구비하는 상부 전극(1142)을 포함하는 스토리지 커패시터(Cst)를 통해, 유기 발광 표시 장치의 제조 공정 중에 하부 전극(1141) 및 상부 전극(1142)의 오버레이(overlay) 편차가 발생하더라고 항상 일정한 커패시턴스(capacitance)를 유지하는 특징이 있다. 6 and 7 (a) to (d), the organic light emitting diode display according to the exemplary embodiment of the present invention overlaps the entire lower electrode 1141 and includes a storage opening of a closed curve (closed curve). Through the storage capacitor Cst including the upper electrode 1142 having the 420, there is always an overlay deviation between the lower electrode 1141 and the upper electrode 1142 during the manufacturing process of the OLED display. It is characterized by maintaining a constant capacitance (capacitance).

여기서, 오버레이(overlay) 편차란, 서로 중첩되는 둘 이상의 층을 형성할 때 각 층이 상, 하, 좌, 우 방향으로 시프트(shift)되는 경우 중첩되는 영역이 최초로 설계한 중첩 영역과 다르게 되는데, 이러한 중첩 영역의 차이를 의미한다. 오버레이(overlay) 편차는 기판에 전면적으로 도전층을 형성하고, 포토 리소그라피(photo lithography) 공정으로 패터닝할 때, 기판과 마스크의 미스 얼라인(miss align) 또는 기판과 노광기 사이의 미스 얼라인 등으로 인해 발생할 수 있다. 이러한 오버레이(overlay) 편차는 패널이 대형화되고 대량의 패널을 동시에 생산하는 시스템에서 공정 장비의 오차 범위 내에서 발생할 수 있는 확률이 크다.Here, the overlay deviation means that when each layer is shifted in the up, down, left, and right directions when forming two or more layers overlapping with each other, the overlapping regions are different from the overlapping regions originally designed. This means a difference of overlapping regions. Overlay variation is due to the formation of a conductive layer over the substrate and patterned by photo lithography, such as misalignment of the substrate and the mask or misalignment between the substrate and the exposure machine. May occur. This overlay deviation is likely to occur within the margin of error of the process equipment in a system in which panels are enlarged and produce a large number of panels simultaneously.

도 6을 참조하면, 스토리지 커패시터(Cst)의 양 전극(1141, 1442) 사이의 커패시턴스(capacitance)는 다음의 수학식 1에 의해 결정된다. 수학식 1에서 C는 커패시턴스(capacitance), ε은 유전상수, A는 중첩되는 양 전극(1141, 1442)의 면적을 나타내고 d는 양 전극(1141, 1442) 사이의 거리를 나타낸다. Referring to FIG. 6, the capacitance between both electrodes 1141 and 1442 of the storage capacitor Cst is determined by Equation 1 below. In Equation 1, C denotes a capacitance, ε denotes a dielectric constant, A denotes an area of overlapping positive electrodes 1141 and 1442, and d denotes a distance between the positive electrodes 1141 and 1442.

Figure 112019104538016-pat00001
Figure 112019104538016-pat00001

즉, 본 발명의 일 실시예에 의한 스토리지 커패시터(Cst)의 커패시턴스는 제2 게이트 절연층(1032)의 유전상수ε, 하부 전극(1141) 및 상부 전극(1142)의 거리 d 및 하부 전극(1141) 및 상부 전극(1142)의 중첩된 영역의 면적 A에 의해 결정된다. 따라서, 양 전극(1141, 1442)의 중첩된 영역의 면적 A가 변화하는 경우 커패시턴스(capacitance)가 달라지게 된다. 다시 말하면, 하부 전극 및 상부 전극의 오버레이 편차가 발생하는 경우 커패시턴스(capacitance)는 설계값과 달라지게 된다. 이렇게 커패시턴스(capacitance)가 달라지게 되면 저계조 얼록, 색(color) 이상과 같은 문제점이 발생하게 되고 유기 발광 표시 장치의 품질이 저하된다. That is, the capacitance of the storage capacitor Cst according to an embodiment of the present invention is the dielectric constant ε of the second gate insulating layer 1032, the distance d of the lower electrode 1141 and the upper electrode 1142, and the lower electrode 1141. ) And the area A of the overlapped region of the upper electrode 1142. Therefore, when the area A of the overlapped regions of the both electrodes 1141 and 1442 is changed, the capacitance is changed. In other words, when the overlay deviation of the lower electrode and the upper electrode occurs, the capacitance becomes different from the design value. If the capacitance is changed in this way, problems such as low gray scale, color abnormality occur, and the quality of the organic light emitting diode display is deteriorated.

이와 같은 문제점을 해결하기 위하여, 본 발명의 일 실시예에 의한 유기 발광 표시 장치는 단일폐곡선(closed curve)의 스토리지 개구부(420)를 구비하는 상부 전극(1142)을 포함하는 스토리지 커패시터(Cst)를 통해, 양 전극(1141, 1142) 사이에 오버레이 편차가 발생하더라도, 항상 일정한 커패시턴스(capacitance)를 유지할 수 있는 특징이 있다. In order to solve this problem, the organic light emitting diode display according to an exemplary embodiment includes a storage capacitor Cst including an upper electrode 1142 having a storage opening 420 of a single closed curve. Through this, even if an overlay deviation occurs between the electrodes 1141 and 1142, there is a feature that can maintain a constant capacitance (capacitance) at all times.

상세히, 도 7(a)는 하부 전극(1141)이 설계된 위치보다 위쪽(+Y방향)으로 시프트된 경우를 나타낸 것이다. 한편, 도 7(b)는 하부 전극(1141)이 설계된 위치보다 아래쪽(-Y방향)으로 시프트된 경우를 나타낸 것이고, 도 7(c)는 하부 전극(1141)이 설계된 위치보다 오른쪽(+X방향)으로 시프트된 경우를 나타낸 것이며, 도 7(d)는 하부 전극(1141)이 설계된 위치보다 왼쪽(-X방향)으로 시프트된 경우를 나타낸 것이다. In detail, FIG. 7A illustrates a case where the lower electrode 1141 is shifted upward (+ Y direction) from the designed position. Meanwhile, FIG. 7B illustrates a case in which the lower electrode 1141 is shifted downward (-Y direction) from the designed position, and FIG. 7C illustrates a case in which the lower electrode 1141 is right (+ X) than the designed position. Direction), and FIG. 7 (d) shows a case where the lower electrode 1141 is shifted to the left side (-X direction) than the designed position.

여기서 시프트 정도는 공정 장비의 오차 범위 내에서 발생하며, 여기서 오차 범위란, 많아도 상부 전극(1142)의 개구부(420)가 하부 전극(1141)과 중첩되는 범위 내일 수 있다. 왜냐하면, 상부 전극(1142)의 개구부(420)가 하부 전극(1141)과 중첩되지 않는 범위까지 시프트가 발생하는 경우, 연결 노드(36) 및 제1 노드 컨택홀(361)의 형성에 문제가 발생하여 화소 회로가 동작하지 않을 수 있으므로 본 발명에서는 논외로 한다. 한편, 하부 전극(1141) 전체와 상부 전극(1142)이 중첩되기 위해서 상부 전극(1142)의 넓이는 하부 전극(1141)의 넓이와 같거나 클 수 있으며, 상세히 시프트가 발생하더라도 커패시턴스(capacitance)가 항상 일정하게 유지될 수 있을 만큼 넓을 수 있다. The shift degree may occur within an error range of the process equipment, and the error range may be within a range where the opening 420 of the upper electrode 1142 overlaps with the lower electrode 1141. When a shift occurs to a range where the opening 420 of the upper electrode 1142 does not overlap with the lower electrode 1141, a problem occurs in the formation of the connection node 36 and the first node contact hole 361. The pixel circuit may not operate so that the present invention is not discussed. Meanwhile, in order to overlap the entire lower electrode 1141 and the upper electrode 1142, the width of the upper electrode 1142 may be equal to or larger than the width of the lower electrode 1141, and the capacitance may be increased even when the shift occurs in detail. It can be wide enough to remain constant at all times.

도 7의 각 경우를 살펴보면, 하부 전극(1141)이 설계된 위치보다 상, 하, 좌, 우로 시프트된 경우라도, 항상 상부 전극(1142)이 하부 전극(1141) 전체와 중첩되고, 상부 전극(1142)의 개구부(420)가 항상 하부 전극(1141)과 중첩되기 때문에 커패시턴스는 일정하게 유지되는 것을 확인할 수 있다. Referring to each case of FIG. 7, even when the lower electrode 1141 is shifted up, down, left, and right than the designed position, the upper electrode 1142 always overlaps the entire lower electrode 1141, and the upper electrode 1142 is It can be seen that the capacitance is kept constant because the opening 420 of the s) always overlaps the lower electrode 1141.

한편, 도 7에서는 하부 전극(1141)이 시프트된 경우를 도시하였으나, 이에 한정되지 않고 상부 전극(1142)이 시프트된 경우도 커패시턴스가 일정하게 유지될 수 있다. In FIG. 7, the lower electrode 1141 is shifted. However, the present invention is not limited thereto, and the capacitance may be maintained even when the upper electrode 1142 is shifted.

본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.Although the present invention has been described through the preferred embodiments as described above, the present invention is not limited thereto and various modifications and variations are possible without departing from the spirit and scope of the claims set out below. Those in the technical field to which they belong will easily understand.

14: 이전 스캔선 16: 데이터선
20: 초기화 전압선 24: 스캔선
26: 구동 전압선 34: 발광 제어선
36: 연결 노드 T1: 구동 박막 트랜지스터
T2: 스위칭 박막 트랜지스터 T3: 보상 박막 트랜지스터
T4: 초기화 박막 트랜지스터 T5: 동작 제어 박막 트랜지스터
T6: 발광 제어 박막 트랜지스터14: previous scan line 16: data line
20: initialization voltage line 24: scan line
26: drive voltage line 34: light emission control line
36: connection node T1: driving thin film transistor
T2: switching thin film transistor T3: compensating thin film transistor
T4: initialization thin film transistor T5: operation control thin film transistor
T6: light emission control thin film transistor

Claims (15)

기판;
상기 기판 상에서 제1방향으로 연장된 스캔선;
상기 제1방향과 교차하는 제2방향으로 연장된 데이터선 및 구동전압선;
상기 스캔선 및 상기 데이터선에 연결된 스위칭 박막트랜지스터;
상기 스위칭 박막트랜지스터와 연결되며, 구동 게이트 전극 및 구동 반도체층을 포함하는 구동 박막트랜지스터; 및
상기 구동 게이트 전극을 하부 전극으로 하고, 상기 하부 전극과 중첩된 상부 전극을 포함하는 스토리지 커패시터;를 포함하며,
상기 상부 전극은 상기 구동전압선과 연결되고, 상기 기판과 상기 데이터선 사이에 배치되어 상기 데이터선과 적어도 일부 중첩된 중첩영역을 포함하는, 박막 트랜지스터 어레이 기판.Board;
Scan lines extending in a first direction on the substrate;
A data line and a driving voltage line extending in a second direction crossing the first direction;
A switching thin film transistor connected to the scan line and the data line;
A driving thin film transistor connected to the switching thin film transistor and including a driving gate electrode and a driving semiconductor layer; And
And a storage capacitor having the driving gate electrode as a lower electrode and including an upper electrode overlapping the lower electrode.
And the upper electrode is connected to the driving voltage line and includes an overlapping region disposed between the substrate and the data line and at least partially overlapping the data line. 제1항에 있어서,
상기 상부 전극은 상기 제2방향에 대해서 서로 다른 길이의 폭을 포함하는, 박막 트랜지스터 어레이 기판.The method of claim 1,
And the upper electrode includes widths of different lengths with respect to the second direction. 제2항에 있어서,
상기 중첩영역에 대응하는 상기 제2방향의 폭은 상기 상부 전극의 상기 제2방향의 가장 큰 폭보다 작은, 박막 트랜지스터 어레이 기판.The method of claim 2,
And the width in the second direction corresponding to the overlap region is smaller than the largest width in the second direction of the upper electrode. 제1항에 있어서,
상기 상부 전극은 상기 구동전압선과 복수 개의 컨택홀을 통해 연결된, 박막 트랜지스터 어레이 기판.The method of claim 1,
And the upper electrode is connected to the driving voltage line through a plurality of contact holes. 제1항에 있어서,
상기 구동 반도체층은 서로 다른 방향으로 연장된 부분을 포함하는, 박막 트랜지스터 어레이 기판.The method of claim 1,
The driving semiconductor layer includes a portion extending in different directions. 제5항에 있어서,
상기 구동 반도체층은 상기 제1방향으로 연장된 부분 및 상기 제2방향으로 연장된 부분을 포함하는, 박막 트랜지스터 어레이 기판.The method of claim 5,
And the driving semiconductor layer includes a portion extending in the first direction and a portion extending in the second direction. 제1항에 있어서,
상기 상부 전극은 닫힌 형상의 개구부를 포함하는, 박막 트랜지스터 어레이 기판.The method of claim 1,
And the upper electrode includes a closed opening. 제1항에 있어서,
상기 기판 상에 배치된 초기화 전압선; 및
상기 기판 상에 구비되며, 초기화 게이트 전극 및 초기화 반도체층을 포함하는 초기화 박막트랜지스터;를 더 포함하며,
상기 초기화 전압선은 상기 초기화 박막트랜지스터와 연결되며,
상기 초기화 박막트랜지스터는 상기 구동 게이트 전극과 연결된, 박막 트랜지스터 어레이 기판. The method of claim 1,
An initialization voltage line disposed on the substrate; And
An initialization thin film transistor provided on the substrate and including an initialization gate electrode and an initialization semiconductor layer;
The initialization voltage line is connected to the initialization thin film transistor,
And the initialization thin film transistor is connected to the driving gate electrode. 제8항에 있어서,
상기 초기화 반도체층은 연결 노드를 통해서 상기 구동 게이트 전극과 연결되며, 상기 연결 노드는 상기 데이터선과 동일한 층에 배치된, 박막 트랜지스터 어레이 기판.The method of claim 8,
And the initialization semiconductor layer is connected to the driving gate electrode through a connection node, and the connection node is disposed on the same layer as the data line. 제8항에 있어서,
상기 상부 전극은 개구부를 포함하며, 상기 개구부에 의해 노출된 구동 게이트 전극의 제1영역이 상기 초기화 박막트랜지스터와 연결된, 박막 트랜지스터 어레이 기판.The method of claim 8,
And the upper electrode includes an opening, and the first region of the driving gate electrode exposed by the opening is connected to the initialization thin film transistor. 제10항에 있어서,
상기 제1영역은 상기 구동 반도체층의 채널영역과 적어도 일부 중첩된, 박막 트랜지스터 어레이 기판.The method of claim 10,
And the first region at least partially overlaps a channel region of the driving semiconductor layer. 제8항에 있어서,
상기 초기화 전압선은 상기 스캔선 및 상기 데이터선과 다른 층에 배치된, 박막 트랜지스터 어레이 기판.The method of claim 8,
And the initialization voltage line is disposed on a layer different from the scan line and the data line. 제12항에 있어서,
상기 기판 상에 배치된 발광 제어선;
상기 발광 제어선과 연결된 발광 제어 박막트랜지스터; 및
상기 발광 제어 박막트랜지스터와 연결된 화소전극;을 더 포함하며,
상기 구동 박막트랜지스터는 상기 발광 제어 박막트랜지스터를 통해서 상기 화소전극과 연결되며, 상기 화소전극은 상기 초기화 전압선과 동일층에 배치된, 박막 트랜지스터 어레이 기판.The method of claim 12,
A light emission control line disposed on the substrate;
An emission control thin film transistor connected to the emission control line; And
And a pixel electrode connected to the emission control thin film transistor.
And the driving thin film transistor is connected to the pixel electrode through the emission control thin film transistor, and the pixel electrode is disposed on the same layer as the initialization voltage line. 제13항에 있어서,
상기 상부 전극의 일측은 상기 스캔선과 인접하게 배치되며, 상기 상부 전극의 타측은 상기 발광 제어선과 인접하게 배치된, 박막 트랜지스터 어레이 기판.The method of claim 13,
One side of the upper electrode is disposed adjacent to the scan line, the other side of the upper electrode is disposed adjacent to the emission control line, a thin film transistor array substrate. 제1항에 있어서,
상기 스위칭 박막트랜지스터는 스위칭 반도체층을 포함하며,
상기 데이터선은 상기 스위칭 반도체층의 채널영역과 적어도 일부 중첩된, 박막 트랜지스터 어레이 기판.
The method of claim 1,
The switching thin film transistor includes a switching semiconductor layer,
And the data line at least partially overlaps a channel region of the switching semiconductor layer.
KR1020190127166A 2019-10-14 2019-10-14 Substrate formed thin film transistor array and organic light emitting diode display KR102070953B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190127166A KR102070953B1 (en) 2019-10-14 2019-10-14 Substrate formed thin film transistor array and organic light emitting diode display

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190127166A KR102070953B1 (en) 2019-10-14 2019-10-14 Substrate formed thin film transistor array and organic light emitting diode display

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020190045128A Division KR102034692B1 (en) 2019-04-17 2019-04-17 Substrate formed thin film transistor array and organic light emitting diode display

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020200006752A Division KR102107110B1 (en) 2020-01-17 2020-01-17 Substrate formed thin film transistor array and organic light emitting diode display

Publications (2)

Publication Number Publication Date
KR20190119561A KR20190119561A (en) 2019-10-22
KR102070953B1 true KR102070953B1 (en) 2020-01-30

Family

ID=68420364

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190127166A KR102070953B1 (en) 2019-10-14 2019-10-14 Substrate formed thin film transistor array and organic light emitting diode display

Country Status (1)

Country Link
KR (1) KR102070953B1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11605689B2 (en) 2019-10-30 2023-03-14 Chengdu Boe Optoelectronics Technology Co., Ltd. Array substrate and display device
KR102307503B1 (en) * 2020-04-24 2021-10-01 삼성디스플레이 주식회사 Substrate formed thin film transistor array and organic light emitting diode display
WO2022000339A1 (en) * 2020-06-30 2022-01-06 京东方科技集团股份有限公司 Array substrate, display panel and display device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101073174B1 (en) * 2009-07-31 2011-10-12 삼성모바일디스플레이주식회사 Pixel and Organic Light Emitting Display Device Having the Same
KR20110113040A (en) * 2010-04-08 2011-10-14 엘지디스플레이 주식회사 Array substrate for organic electroluminescent device
KR101739526B1 (en) * 2010-10-28 2017-05-25 삼성디스플레이 주식회사 Organc light emitting diode display
KR101736319B1 (en) * 2010-12-14 2017-05-17 삼성디스플레이 주식회사 Organic light emitting display device and manufacturing method of the same

Also Published As

Publication number Publication date
KR20190119561A (en) 2019-10-22

Similar Documents

Publication Publication Date Title
KR101971925B1 (en) Substrate formed thin film transistor array and organic light emitting diode display
JP7413469B2 (en) Thin film transistor array substrate and display device
KR101975000B1 (en) Organic light emitting diode display
KR101982074B1 (en) Organic light emitting diode display
KR101924996B1 (en) Organic light emitting diode display
KR102300026B1 (en) Display device
KR101903741B1 (en) Organic light emitting diode display
US20170221975A1 (en) Organic light emitting diode display
KR20140014693A (en) Organic light emitting diode display and manufacturing method thereof
KR102070953B1 (en) Substrate formed thin film transistor array and organic light emitting diode display
US10529788B2 (en) Pattern structure for display device and manufacturing method thereof
KR20150007745A (en) Organic light emitting diode display
KR20230028744A (en) Display device and manufacturing method thereof
KR102034692B1 (en) Substrate formed thin film transistor array and organic light emitting diode display
KR102430813B1 (en) Substrate formed thin film transistor array and organic light emitting diode display
KR102107110B1 (en) Substrate formed thin film transistor array and organic light emitting diode display
KR102169019B1 (en) Substrate formed thin film transistor array and organic light emitting diode display
KR102063314B1 (en) Organic light emitting diode display

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant