KR102062844B1 - 동기 회로 및 이를 이용한 반도체 장치 - Google Patents

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Abstract

본 기술은 제 1 클럭 신호를 지연 제어 신호에 응답하여 설정된 제 1 지연 시간만큼 지연시켜 제 2 클럭 신호를 생성하도록 구성된 가변 지연부; 상기 제 2 클럭 신호를 제 2 지연 시간만큼 지연시켜 생성한 제 3 클럭 신호와 상기 제 1 클럭 신호의 위상차를 검출하여 위상차 검출 신호를 생성하도록 구성된 제 1 패스; 상기 제 3 클럭 신호를 제 3 지연 시간만큼 지연시켜 생성한 제 4 클럭 신호와 상기 제 1 클럭 신호의 위상차에 응답하여 제 2 위상차 검출 신호를 생성하도록 구성된 2 패스; 및 상기 위상차 검출 신호에 응답하여 상기 지연 제어 신호를 생성하며, 상기 제 2 위상차 검출 신호에 응답하여 상기 지연 제어 신호의 업데이트 주기를 가변시키도록 구성된 제어부를 포함할 수 있다.

Description

동기 회로 및 이를 이용한 반도체 장치{SYNCHRONIZATION CIRCUIT AND SEMICONDUCTOR APPARATUS USING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 특히 동기 회로 및 이를 이용한 반도체 장치에 관한 것이다.
반도체 장치 예를 들어, 반도체 메모리는 컨트롤러에서 제공하는 외부 클럭 신호가 반도체 메모리를 경유하는 패스(Path)의 지연 시간과 반도체 메모리에서 데이터가 출력되기 위해 경유하는 패스의 지연 시간이 다르다.
상술한 바와 같이, 두 패스의 지연 시간 차이로 인하여 반도체 메모리에서 출력되는 데이터의 위상 정보를 외부 클럭 신호를 기준으로 알 수 없다.
따라서 반도체 메모리는 컨트롤러로 데이터를 전송할 때 데이터와 동기된 데이터 스트로브 신호(DQS)를 함께 전송한다.
이때 반도체 메모리에서 출력되는 데이터 스트로브 신호의 위상을 컨트롤러가 제공하는 외부 클럭 신호의 위상과 동기화시키는 동기 회로로서, 지연 고정 루프가 사용될 수 있다.
본 발명의 실시예는 지연 고정 시간을 단축할 수 있는 동기 회로 및 이를 이용한 반도체 장치를 제공한다.
본 발명의 실시예는 제 1 클럭 신호를 지연 제어 신호에 응답하여 설정된 제 1 지연 시간만큼 지연시켜 제 2 클럭 신호를 생성하도록 구성된 가변 지연부; 상기 제 2 클럭 신호를 제 2 지연 시간만큼 지연시켜 생성한 제 3 클럭 신호와 상기 제 1 클럭 신호의 위상차를 검출하여 위상차 검출 신호를 생성하도록 구성된 제 1 패스; 상기 제 3 클럭 신호를 제 3 지연 시간만큼 지연시켜 생성한 제 4 클럭 신호와 상기 제 1 클럭 신호의 위상차에 응답하여 제 2 위상차 검출 신호를 생성하도록 구성된 2 패스; 및 상기 위상차 검출 신호에 응답하여 상기 지연 제어 신호를 생성하며, 상기 제 2 위상차 검출 신호에 응답하여 상기 지연 제어 신호의 업데이트 주기를 가변시키도록 구성된 제어부를 포함할 수 있다.
본 발명의 실시예는 외부 클럭 신호를 입력 받아 제 1 클럭 신호를 생성하도록 구성된 입력 버퍼; 제 2 클럭 신호를 입력 받아 출력하도록 구성된 출력 버퍼; 상기 출력 버퍼의 출력 신호에 응답하여 데이터 및 데이터 스트로브 신호를 출력하도록 구성된 데이터 출력 블록; 및 상기 제 1 클럭 신호의 지연 시간을 가변함으로써 상기 외부 클럭 신호와 상기 데이터 스트로브 신호의 위상차를 보상한 상기 제 2 클럭 신호를 생성하며, 지연 고정 완료에 근접한 제 1 타이밍 전후의 상기 제 1 클럭 신호의 지연 시간 업데이트 주기를 가변하도록 구성된 동기 회로를 포함할 수 있다.
본 발명의 실시예에서 상기 동기 회로는 상기 지연 고정 완료에 근접한 제 1 타이밍 이전의 상기 제 1 클럭 신호의 지연 시간 업데이트 주기를 상기 제 1 타이밍 후의 상기 제 1 클럭 신호의 지연 시간 업데이트 주기에 비해 짧게 설정하도록 구성될 수 있다.
본 기술은 안정적인 동작을 확보한 상태에서 지연 고정 시간을 단축할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치(10)의 블록도,
도 2는 본 발명의 다른 실시예에 따른 반도체 장치(11)의 블록도,
도 3은 도 2의 제어부(204)의 내부 구성을 나타낸 블록도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(10)는 지연 고정 루프(100), 입력 버퍼(200), 출력 버퍼(300) 및 데이터 출력 블록(600)을 포함할 수 있다.
입력 버퍼(200)는 외부 클럭 신호(ECLK)를 입력 받아 제 1 클럭 신호 즉, 내부 클럭 신호(ICLK)를 생성하도록 구성될 수 있다.
출력 버퍼(300)는 제 2 클럭 신호 즉, 지연 보상 클럭 신호(DLLCLK)를 입력 받아 데이터 출력 블록(600)에 제공할 수 있다.
데이터 출력 블록(600)은 지연 보상 클럭 신호(DLLCLK)를 기준으로 데이터(DATA) 및 데이터 스트로브 신호(DQS) 출력 동작을 수행할 수 있다.
지연 고정 루프(100)는 제 1 클럭 신호 즉, 내부 클럭 신호(ICLK)와 제 3 클럭 신호 즉, 피드백 클럭 신호(FBCLK)의 위상 차이를 보상한 지연 보상 클럭 신호(DLLCLK)를 생성하도록 구성될 수 있다.
지연 고정 루프(100)는 가변 지연부(101), 복제 지연부(102), 위상 검출부(103) 및 제어부(104)를 포함할 수 있다.
가변 지연부(101)는 내부 클럭 신호(ICLK)를 지연 제어 신호(CTRL_DLY)에 응답하여 설정된 제 1 지연 시간만큼 지연시켜 지연 보상 클럭 신호(DLLCLK)를 생성하도록 구성될 수 있다.
이때 가변 지연부(101)는 커스 지연 라인(Coarse Delay Line: CDL)과 파인 지연 라인(Fine Delay Line: FDL)을 포함할 수 있다.
복제 지연부(102)는 지연 보상 클럭 신호(DLLCLK)를 제 2 지연 시간만큼 지연시켜 피드백 클럭 신호(FBCLK)를 생성하도록 구성될 수 있다.
이때 제 2 지연 시간은 입력 버퍼(200)의 지연 시간(tD1)과 출력 버퍼(300)의 지연 시간(tD2)를 합산한 지연 시간일 수 있다.
위상 검출부(103)는 내부 클럭 신호(ICLK)와 피드백 클럭 신호(FBCLK)의 위상차를 검출하여 위상차 검출 신호(PD1)를 생성하도록 구성될 수 있다.
제어부(104)는 기 설정된 업데이트 주기마다 이전까지 입력된 위상차 검출 신호들(PD1)에 응답하여 지연 제어 신호(CTRL_DLY)를 생성하도록 구성될 수 있다.
제어부(104)는 기 설정된 업데이트 주기마다 이전까지 입력된 위상차 검출 신호들(PD1)의 유효성을 판단하여 지연 제어 신호(CTRL_DLY)의 값을 조정하도록 구성될 수 있다.
이와 같이 구성된 본 발명의 실시예의 동작을 설명하면 다음과 같다.
가변 지연부(101)가 내부 클럭 신호(ICLK)를 지연 제어 신호(CTRL_DLY)에 의해 설정된 지연 시간만큼 지연시켜 지연 보상 클럭 신호(DLLCLK)를 생성한다.
복제 지연부(102)는 지연 보상 클럭 신호(DLLCLK)를 제 2 지연 시간 즉, 입력 버퍼(200)의 지연 시간(tD1)과 출력 버퍼(300)의 지연 시간(tD2)를 합산한 지연 시간만큼 지연시켜 피드백 클럭 신호(FBCLK)를 생성한다.
위상 검출부(103)는 내부 클럭 신호(ICLK)와 피드백 클럭 신호(FBCLK)의 위상차를 검출한 위상차 검출 신호(PD1)를 제어부(104)에 제공한다.
제어부(104)는 업데이트 주기마다 이전까지 입력된 위상차 검출 신호(PD1)에 따라 내부 클럭 신호(ICLK)와 피드백 클럭 신호(FBCLK)가 오차 범위 이내에서 동일한 위상을 가질 때까지 지연 제어 신호(CTRL_DLY)의 값을 조정한다.
이때 외부 클럭 신호(ECLK)가 데이터 출력 블록(600)에 도달 하기까지의 지연시간은 tD1 + tDL + tD1 + tD2이다.
이때 tD1은 입력 버퍼 200의 지연시간, tDL은 가변 지연부 101의 지연 시간이며, tD2는 출력 버퍼 300의 지연 시간이다.
내부 클럭 신호(ICLK)와 피드백 클럭 신호(FBCLK)가 실질적으로 동일한 위상을 가지게 되는 것을 지연 고정이 완료된 것으로 정의할 수 있다.
지연 고정이 완료된 타이밍의 내부 클럭 신호(ICLK)와 피드백 클럭 신호(FBCLK)는 동일한 위상을 가지므로 그 둘의 위상차는 N*tCK이다.
이때 N은 정수이며, tCK는 모든 클럭 신호들(ECLK, ICLK, DLLCLK, FBCLK)의 한 주기 시간이다.
N*tCK는 외부 클럭 신호(ECLK)가 데이터 출력 블록(600)에 도달 하기까지의 지연시간(tD1 + tDL + tD1 + tD2)에서 tD1을 뺀 값 즉, tDL + tD1 + tD2가 되고, tDL은 N*tCK - (tD1 + tD2)이다.
상술한 바와 같이, 지연 고정이 완료된 지연 보상 클럭 신호(DLLCLK)가 출력 버퍼(300)를 경유하여 데이터 출력 블록(600)에 제공된다.
데이터 출력 블록(600)은 지연 보상 클럭 신호(DLLCLK)를 기준으로 데이터 스트로브 신호(DQS)를 생성하므로, 데이터 스트로브 신호(DQS)는 외부 클럭 신호(ECLK)와 동일한 위상을 갖게 된다.
따라서 데이터(DATA) 및 데이터 스트로브 신호(DQS) 출력이 외부 클럭 신호(ECLK)의 타이밍에 맞게 이루어진다.
도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치(11)는 지연 고정 루프(110), 입력 버퍼(200), 출력 버퍼(300) 및 데이터 출력 블록(600)를 포함할 수 있다.
입력 버퍼(200)는 외부 클럭 신호(ECLK)를 입력 받아 제 1 클럭 신호 즉, 내부 클럭 신호(ICLK)를 생성하도록 구성될 수 있다.
출력 버퍼(300)는 제 2 클럭 신호 즉, 지연 보상 클럭 신호(DLLCLK)를 입력 받아 데이터 출력 블록(600)에 제공할 수 있다.
데이터 출력 블록(600)은 지연 보상 클럭 신호(DLLCLK)를 기준으로 데이터(DATA) 및 데이터 스트로브 신호(DQS) 출력 동작을 수행할 수 있다.
지연 고정 루프(110)는 지연 제어 신호(CTRL_DLY)에 응답하여 지연시간을 가변시킨 내부 클럭 신호(ICLK)와 제 3 클럭 신호 즉, 피드백 클럭 신호(FBCLK)의 위상 차이를 보상한 지연 보상 클럭 신호(DLLCLK)를 생성하도록 구성될 수 있다.
지연 고정 루프(110)는 피드백 클럭 신호(FBCLK)를 지연시켜 생성한 제 4 클럭 신호와 내부 클럭 신호(ICLK)의 위상차에 응답하여 지연 제어 신호(CTRL_DLY)의 업데이트 주기를 가변 시키도록 구성될 수 있다.
이때 내부 클럭 신호(ICLK)와 피드백 클럭 신호(FBCLK)가 실질적으로 동일한 위상을 가지게 되는 것을 지연 고정이 완료된 것으로 정의할 수 있다.
지연 고정 루프(110)는 지연 제어 신호(CTRL_DLY)의 업데이트 주기를 지연 고정 완료 이후에 비해 지연 고정 완료 이전에 더 빠르게 설정하도록 구성될 수 있다.
지연 고정 루프(110)는 가변 지연부(101), 제 1 패스(400), 제 2 패스(500) 및 제어부(204)를 포함할 수 있다.
가변 지연부(101)는 내부 클럭 신호(ICLK)를 지연 제어 신호(CTRL_DLY)에 응답하여 설정된 제 1 지연 시간만큼 지연시켜 지연 보상 클럭 신호(DLLCLK)를 생성하도록 구성될 수 있다.
이때 가변 지연부(101)는 커스 지연 라인(Coarse Delay Line: CDL)과 파인 지연 라인(Fine Delay Line: FDL)을 포함할 수 있다.
커스 지연 라인(CDL)과 파인 지연 라인(FDL)은 각각 복수의 유닛 딜레이를 포함할 수 있다.
지연 고정 루프(110)는 커스 지연 라인(CDL)의 지연 시간을 조정하는 커스 지연 고정 동작과 파인 지연 라인(FDL)의 지연 시간을 조정하는 파인 지연 고정 동작을 순차적으로 수행함으로써 내부 클럭 신호(ICLK)와 피드백 클럭 신호(FBCLK)가 실질적으로 동일한 위상을 가지는 지연 고정 동작을 완료할 수 있다.
제 1 패스(400)는 지연 보상 클럭 신호(DLLCLK)를 제 2 지연 시간만큼 지연시켜 생성한 피드백 클럭 신호(FBCLK)와 내부 클럭 신호(ICLK)의 위상차를 검출하여 위상차 검출 신호(PD1)를 생성하도록 구성될 수 있다.
제 1 패스(400)는 복제 지연부(102) 및 위상 검출부(103)를 포함할 수 있다.
복제 지연부(102)는 지연 보상 클럭 신호(DLLCLK)를 제 2 지연 시간만큼 지연시켜 피드백 클럭 신호(FBCLK)를 생성하도록 구성될 수 있다.
이때 제 2 지연 시간은 입력 버퍼(200)의 지연 시간(tD1)과 출력 버퍼(300)의 지연 시간(tD2)를 합산한 지연 시간일 수 있다.
위상 검출부(103)는 내부 클럭 신호(ICLK)와 피드백 클럭 신호(FBCLK)의 위상차를 검출하여 위상차 검출 신호(PD1)를 생성하도록 구성될 수 있다.
제 2 패스(500)는 피드백 클럭 신호(FBCLK)를 제 3 지연 시간만큼 지연시켜 생성한 제 4 클럭 신호 즉, 제 2 피드백 클럭 신호(FBCLK2)와 내부 클럭 신호(ICLK)의 위상차를 검출하여 제 2 위상차 검출 신호(PD2)를 생성하도록 구성될 수 있다.
제 2 패스(500)는 지연부(211) 및 제 2 위상 검출부(212)를 포함할 수 있다.
지연부(211)는 피드백 클럭 신호(FBCLK)를 제 3 지연 시간만큼 지연시켜 제 2 피드백 클럭 신호(FBCLK2)를 생성하도록 구성될 수 있다.
이때 지연부(211)의 지연시간은 가변 지연부(101)의 커스 지연 라인(CDL)의 유닛 딜레이 보다 큰 값 예를 들어, 2배의 값을 가질 수 있다.
제 2 위상 검출부(212)는 제 2 피드백 클럭 신호(FBCLK2)와 내부 클럭 신호(ICLK)의 위상차를 검출하여 제 2 위상차 검출 신호(PD2)를 생성하도록 구성될 수 있다.
제어부(204)는 위상차 검출 신호(PD1)에 응답하여 상기 지연 제어 신호(CTRL_DLY)를 생성하며, 제 2 위상차 검출 신호(PD2)에 응답하여 상기 지연 제어 신호(CTRL_DLY)의 업데이트 주기를 가변시키도록 구성될 수 있다.
제어부(204)는 업데이트 주기마다 이전까지 입력된 위상차 검출 신호(PD1)의 유효성을 판단하여 지연 제어 신호(CTRL_DLY)의 값을 조정하도록 구성될 수 있다.
도 3에 도시된 바와 같이, 제어부(204)는 제 1 주기 발생부(205), 제 2 주기 발생부(206), 선택부(207) 및 지연 조정부(208)를 포함할 수 있다.
제 1 주기 발생부(205)는 제 1 주기 신호(PRD1)를 생성하도록 구성될 수 있다.
제 2 주기 발생부(206)는 제 2 주기 신호(PRD2)를 생성하도록 구성될 수 있다.
이때 제 1 주기 신호(PRD1)에 비해 제 2 주기 신호(PRD2)가 더 짧은 주기를 가질 수 있다.
선택부(207)는 제 2 위상차 검출 신호(PD2)에 응답하여 제 1 주기 신호(PRD1) 또는 제 2 주기 신호(PRD2)를 선택하여 유효 신호(VALID)로서 출력하도록 구성될 수 있다.
선택부(207)는 제 2 위상차 검출 신호(PD2)의 천이가 발생하기 이전까지 제 2 주기 신호(PRD2)를 선택하여 유효 신호(VALID)로서 출력하고, 제 2 위상차 검출 신호(PD2)의 천이가 검출되면 제 1 주기 신호(PRD1)를 유효 신호(VALID)로서 출력하도록 구성될 수 있다.
이때 제 2 위상차 검출 신호(PD2)의 천이가 발생하기 이전은 지연 고정 루프(110)의 지연 고정이 완료되지 않았음을 의미하고, 제 2 위상차 검출 신호(PD2)의 천이가 검출되면 소정 시간 이내에 지연 고정이 완료될 수 있음을 의미하며, 이는 추후 설명하기로 한다.
지연 조정부(208)는 유효 신호(VALID)의 발생 주기마다 이전까지 입력된 위상차 검출 신호(PD1)에 응답하여 지연 제어 신호(CTRL_DLY)의 값을 조정하도록 구성된다.
즉, 제어부(208)는 지연 고정 루프(110)의 지연 고정이 완료되지 않았을 경우에는 제 1 주기 신호(PRD1)에 비해 짧은 주기를 갖는 제 2 주기 신호(PRD2)에 따른 업데이트 주기로 지연 제어 신호(CTRL_DLY)의 값을 조정한다.
제어부(208)는 지연 고정 루프(110)의 지연 고정 완료 타이밍에 근접하게 되면 제 1 주기 신호(PRD1)에 따른 업데이트 주기로 변경하여 지연 제어 신호(CTRL_DLY)의 값을 조정한다.
이와 같이 구성된 본 발명의 다른 실시예의 동작을 설명하면 다음과 같다.
가변 지연부(101)가 내부 클럭 신호(ICLK)를 지연 제어 신호(CTRL_DLY)에 의해 설정된 지연 시간만큼 지연시켜 지연 보상 클럭 신호(DLLCLK)를 생성한다.
복제 지연부(102)는 지연 보상 클럭 신호(DLLCLK)를 제 2 지연 시간 즉, 입력 버퍼(200)의 지연 시간(tD1)과 출력 버퍼(300)의 지연 시간(tD2)를 합산한 지연 시간만큼 지연시켜 피드백 클럭 신호(FBCLK)를 생성한다.
위상 검출부(103)는 내부 클럭 신호(ICLK)와 피드백 클럭 신호(FBCLK)의 위상차를 검출한 위상차 검출 신호(PD1)를 제어부(204)에 제공한다.
한편, 제 2 패스(500)의 지연부(211)는 피드백 클럭 신호(FBCLK)를 설정 시간 동안 지연시켜 제 2 피드백 클럭 신호(FBCLK2)를 생성한다.
제 2 위상 검출부(212)는 내부 클럭 신호(ICLK)와 제 2 피드백 클럭 신호(FBCLK2)의 위상차를 검출한 제 2 위상차 검출 신호(PD2)를 제어부(204)에 제공한다.
이때 제 2 피드백 클럭 신호(FBCLK2)는 지연부(211)가 피드백 클럭 신호(FBCLK)를 설정 시간 즉, 가변 지연부(101)의 커스 지연 라인(CDL)의 유닛 딜레이의 2배의 시간만큼 더 지연시킨 신호이다.
제 2 피드백 클럭 신호(FBCLK2)는 피드백 클럭 신호(FBCLK)에 따른 제 1 패스(400)의 지연 시간 조정 결과를 미리 예측할 수 있는 위상 정보를 갖게 된다.
또한 가변 지연부(101)의 커스 지연 라인(CDL)의 지연 시간을 조정하는 커스 지연 고정 동작이 완료되기 이전이다.
따라서 제어부(204)는 커스 지연 고정이 완료되기 이전 즉, 제 2 위상차 검출 신호(PD2)의 천이가 발생하기 이전까지 제 1 주기 신호(PRD1)에 비해 짧은 주기를 갖는 제 2 주기 신호(PRD2)에 따른 업데이트 주기로 위상차 검출 신호(PD1)에 응답하여 지연 제어 신호(CTRL_DLY)의 값을 조정한다.
한편, 제어부(204)는 제 2 위상차 검출 신호(PD2)의 천이가 발생하면 제 1 주기 신호(PRD1)에 비해 짧은 주기를 갖는 제 2 주기 신호(PRD2)에 따른 업데이트 주기로 위상차 검출 신호(PD1)에 응답하여 지연 제어 신호(CTRL_DLY)의 값을 조정한다.
이때 제 2 피드백 클럭 신호(FBCLK2)는 피드백 클럭 신호(FBCLK)에 따른 제 1 패스(400)의 지연 시간 조정 결과를 미리 예측할 수 있는 위상 정보를 갖게 된다.
따라서 제 2 위상차 검출 신호(PD2)의 천이가 검출되었다는 것은 소정 시간 이내에(tCK 기준이 될 수 있음) 피드백 클럭 신호(FBCLK)에 따른 위상차 검출 신호(PD1)의 천이가 발생할 것을 의미한다. 즉, 커스 지연 고정이 완료될 것을 의미한다.
제 2 패스(500)는 커스 지연 고정 완료가 근접한 타이밍에서 제어부(204)의 지연 제어 신호(CTRL_DLY) 업데이트 주기를 안정적인 값으로 복원하고, 이후 커스 지연 고정 동작 및 파인 지연 동작이 완료될 수 있도록 한다.
제어부(104)는 이전까지 입력된 위상차 검출 신호들(PD1)을 제 2 패스(500)에 의해 가변되는 업데이트 주기마다 판단하여 내부 클럭 신호(ICLK)와 피드백 클럭 신호(FBCLK)가 오차 범위 이내에서 동일한 위상을 가지도록 지연 제어 신호(CTRL_DLY)의 값을 조정한다.
이때 외부 클럭 신호(ECLK)가 데이터 출력 블록(600)에 도달 하기까지의 지연시간은 tD1 + tDL + tD1 + tD2이다.
이때 tD1은 입력 버퍼 200의 지연시간, tDL은 가변 지연부 101의 지연 시간이며, tD2는 출력 버퍼 300의 지연 시간이다.
내부 클럭 신호(ICLK)와 피드백 클럭 신호(FBCLK)가 오차 범위 이내에서 동일한 위상을 가지게 되는 것을 지연 고정이 완료된 것으로 정의할 수 있다.
지연 고정이 완료된 타이밍의 내부 클럭 신호(ICLK)와 피드백 클럭 신호(FBCLK)는 동일한 위상을 가지므로 그 둘의 위상차는 N*tCK이다.
이때 N은 정수이며, tCK는 모든 클럭 신호들(ECLK, ICLK, DLLCLK, FBCLK, FBCLK2)의 한 주기 시간이다.
N*tCK는 외부 클럭 신호(ECLK)가 데이터 출력 블록(600)에 도달 하기까지의 지연시간(tD1 + tDL + tD1 + tD2)에서 tD1을 뺀 값 즉, tDL + tD1 + tD2가 되고, tDL은 N*tCK - (tD1 + tD2)이다.
상술한 바와 같이, 지연 고정이 완료된 지연 보상 클럭 신호(DLLCLK)가 출력 버퍼(300)를 경유하여 데이터 출력 블록(600)에 제공된다.
데이터 출력 블록(600)은 지연 보상 클럭 신호(DLLCLK)를 기준으로 데이터 스트로브 신호(DQS)를 생성하므로, 데이터 스트로브 신호(DQS)는 외부 클럭 신호(ECLK)와 동일한 위상을 갖게 된다.
따라서 데이터(DATA) 및 데이터 스트로브 신호(DQS) 출력이 외부 클럭 신호(ECLK)의 타이밍에 맞게 이루어진다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 제 1 클럭 신호를 지연 제어 신호에 응답하여 설정된 제 1 지연 시간만큼 지연시켜 제 2 클럭 신호를 생성하도록 구성된 가변 지연부;
    상기 제 2 클럭 신호를 제 2 지연 시간만큼 지연시켜 생성한 제 3 클럭 신호와 상기 제 1 클럭 신호의 위상차를 검출하여 위상차 검출 신호를 생성하도록 구성된 제 1 패스;
    상기 제 3 클럭 신호를 제 3 지연 시간만큼 지연시켜 생성한 제 4 클럭 신호와 상기 제 1 클럭 신호의 위상차에 응답하여 제 2 위상차 검출 신호를 생성하도록 구성된 제 2 패스; 및
    상기 위상차 검출 신호에 응답하여 상기 지연 제어 신호를 생성하며, 상기 제 2 위상차 검출 신호에 응답하여 상기 지연 제어 신호의 업데이트 주기를 가변시키도록 구성된 제어부를 포함하는 동기 회로.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어부는
    상기 제 2 위상차 검출 신호의 천이가 발생하기 이전의 상기 지연 제어 신호의 업데이트 주기를 상기 제 2 위상차 검출 신호의 천이가 발생한 타이밍 후의 상기 지연 제어 신호의 업데이트 주기에 비해 짧게 설정하도록 구성되는 동기 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 가변 지연부는
    커스 지연 라인(Coarse Delay Line) 및 파인 지연 라인(Fine Delay Line)을 포함하는 동기 회로.
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어부는
    상기 제 2 위상차 검출 신호에 응답하여 제 1 주기 신호 또는 제 2 주기 신호를 선택하여 유효 신호로서 출력하도록 구성되는 선택부, 및
    상기 유효 신호의 발생 주기마다 상기 위상차 검출 신호에 응답하여 상기 지연 제어 신호의 값을 조정하도록 구성되는 지연 조정부를 포함하는 동기 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 선택부는
    상기 제 2 위상차 검출 신호의 천이가 발생하기 이전까지 상기 제 1 주기 신호에 비해 짧은 주기를 갖는 상기 제 2 주기 신호를 선택하여 상기 유효 신호로서 출력하고,
    상기 제 2 위상차 검출 신호의 천이가 검출되면 상기 제 1 주기 신호를 상기 유효 신호로서 출력하도록 구성되는 동기 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 패스는
    상기 제 2 클럭 신호를 상기 제 2 지연 시간만큼 지연시켜 상기 제 3 클럭 신호를 생성하도록 구성된 복제 지연부, 및
    상기 제 1 클럭 신호와 상기 제 3 클럭 신호의 위상차를 검출하여 상기 위상차 검출 신호를 생성하도록 구성된 위상 검출부를 포함하는 동기 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 2 패스는
    상기 제 3 클럭 신호를 상기 제 3 지연 시간만큼 지연시켜 상기 제 4 클럭 신호를 생성하도록 구성된 지연부, 및
    상기 제 4 클럭 신호와 상기 제 1 클럭 신호의 위상차를 검출하여 상기 제 2 위상차 검출 신호를 생성하도록 구성된 제 2 위상 검출부를 포함하는 동기 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제 2 패스는
    상기 제 3 클럭 신호를 상기 제 3 지연 시간만큼 지연시켜 상기 제 4 클럭 신호를 생성하며, 상기 커스 지연 라인의 유닛 딜레이 보다 큰 지연 시간을 갖도록 구성된 지연부, 및
    상기 제 4 클럭 신호와 상기 제 1 클럭 신호의 위상차를 검출하여 상기 제 2 위상차 검출 신호를 생성하도록 구성된 제 2 위상 검출부를 포함하는 동기 회로.
  11. 외부 클럭 신호를 입력 받아 제 1 클럭 신호를 생성하도록 구성된 입력 버퍼;
    제 2 클럭 신호를 입력 받아 출력하도록 구성된 출력 버퍼;
    상기 출력 버퍼의 출력 신호에 응답하여 데이터 및 데이터 스트로브 신호를 출력하도록 구성된 데이터 출력 블록; 및
    상기 제 1 클럭 신호의 지연 시간을 가변함으로써 상기 외부 클럭 신호와 상기 데이터 스트로브 신호의 위상차를 보상한 상기 제 2 클럭 신호를 생성하며, 제 1 타이밍 전후의 상기 제 1 클럭 신호의 지연 시간 업데이트 주기를 가변하도록 구성된 동기 회로를 포함하며,
    상기 제 1 타이밍은 상기 제 2 클럭 신호를 지연시킨 신호와 상기 제 1 클럭 신호의 위상차를 검출한 신호의 천이가 발생하는 타이밍인 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 동기 회로는
    상기 제 1 타이밍 이전의 상기 제 1 클럭 신호의 지연 시간 업데이트 주기를 상기 제 1 타이밍 후의 상기 제 1 클럭 신호의 지연 시간 업데이트 주기에 비해 짧게 설정하도록 구성되는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 동기 회로는
    상기 제 1 클럭 신호를 지연 제어 신호에 응답하여 설정된 제 1 지연 시간만큼 지연시켜 상기 제 2 클럭 신호를 생성하도록 구성된 가변 지연부,
    상기 제 2 클럭 신호를 제 2 지연 시간만큼 지연시켜 생성한 제 3 클럭 신호와 상기 제 1 클럭 신호의 위상차를 검출하여 위상차 검출 신호를 생성하도록 구성된 제 1 패스,
    상기 제 3 클럭 신호를 제 3 지연 시간만큼 지연시켜 생성한 제 4 클럭 신호와 상기 제 1 클럭 신호의 위상차에 응답하여 제 2 위상차 검출 신호를 생성하도록 구성된 제 2 패스, 및
    상기 위상차 검출 신호에 응답하여 상기 지연 제어 신호를 생성하며, 상기 제 2 위상차 검출 신호에 응답하여 상기 지연 제어 신호의 업데이트 주기를 가변시키도록 구성된 제어부를 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 가변 지연부는
    커스 지연 라인(Coarse Delay Line) 및 파인 지연 라인(Fine Delay Line)을 포함하는 반도체 장치.
  15. 삭제
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제어부는
    상기 제 2 위상차 검출 신호에 응답하여 제 1 주기 신호 또는 제 2 주기 신호를 선택하여 유효 신호로서 출력하도록 구성되는 선택부, 및
    상기 유효 신호의 발생 주기마다 상기 위상차 검출 신호에 응답하여 상기 지연 제어 신호의 값을 조정하도록 구성되는 지연 조정부를 포함하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 선택부는
    상기 제 2 위상차 검출 신호의 천이가 발생하기 이전까지 상기 제 1 주기 신호에 비해 짧은 주기를 갖는 상기 제 2 주기 신호를 선택하여 상기 유효 신호로서 출력하고,
    상기 제 2 위상차 검출 신호의 천이가 검출되면 상기 제 1 주기 신호를 상기 유효 신호로서 출력하도록 구성되는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제 1 패스는
    상기 제 2 클럭 신호를 상기 제 2 지연 시간만큼 지연시켜 상기 제 3 클럭 신호를 생성하도록 구성된 복제 지연부, 및
    상기 제 1 클럭 신호와 상기 제 3 클럭 신호의 위상차를 검출하여 상기 위상차 검출 신호를 생성하도록 구성된 위상 검출부를 포함하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제 2 패스는
    상기 제 3 클럭 신호를 상기 제 3 지연 시간만큼 지연시켜 상기 제 4 클럭 신호를 생성하도록 구성된 지연부, 및
    상기 제 4 클럭 신호와 상기 제 1 클럭 신호의 위상차를 검출하여 상기 제 2 위상차 검출 신호를 생성하도록 구성된 제 2 위상 검출부를 포함하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제 2 패스는
    상기 제 3 클럭 신호를 상기 제 3 지연 시간만큼 지연시켜 상기 제 4 클럭 신호를 생성하며, 상기 커스 지연 라인의 유닛 딜레이 보다 큰 지연 시간을 갖도록 구성된 지연부, 및
    상기 제 4 클럭 신호와 상기 제 1 클럭 신호의 위상차를 검출하여 상기 제 2 위상차 검출 신호를 생성하도록 구성된 제 2 위상 검출부를 포함하는 반도체 장치.
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