KR102053410B1 - Thin film transistor and organic light emitting diode display - Google Patents

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Abstract

박막 트랜지스터는 스캔 라인으로부터 연장되어 단부를 가지는 게이트 전극, 및 상기 게이트 전극의 상기 단부와 상기 스캔 라인 사이를 연결하는 연결 라인을 포함한다.The thin film transistor includes a gate electrode having an end extending from the scan line, and a connection line connecting the end of the gate electrode and the scan line.

Description

박막 트랜지스터 및 유기 발광 표시 장치{THIN FILM TRANSISTOR AND ORGANIC LIGHT EMITTING DIODE DISPLAY}Thin Film Transistor and Organic Light Emitting Display {THIN FILM TRANSISTOR AND ORGANIC LIGHT EMITTING DIODE DISPLAY}

본 발명은 박막 트랜지스터 및 유기 발광 표시 장치에 관한 것으로서, 보다 상세하게는 단부를 가지는 게이트 전극을 포함하는 박막 트랜지스터 및 이를 포함하는 유기 발광 발광 표시 장치에 관한 것이다.The present invention relates to a thin film transistor and an organic light emitting display device, and more particularly, to a thin film transistor including a gate electrode having an end portion and an organic light emitting display device including the same.

표시 장치는 이미지를 표시하는 장치로서, 최근 유기 발광 표시 장치(organic light emitting diode display)가 주목 받고 있다.As a display device for displaying an image, an organic light emitting diode display has recently attracted attention.

유기 발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.The organic light emitting diode display has a self-luminous property and, unlike a liquid crystal display device, does not require a separate light source, thereby reducing thickness and weight. In addition, the organic light emitting diode display exhibits high quality characteristics such as low power consumption, high luminance, and high response speed.

일반적으로 유기 발광 표시 장치는 기판 상에 위치하며 일 방향으로 연장된 스캔 라인을 포함하는 게이트 배선들, 게이트 배선들과 교차하는 방향으로 연장된 데이터 배선들, 게이트 배선들 및 데이터 배선들 각각에 연결된 복수의 박막 트랜지스터 및 박막 트랜지스터와 연결된 유기 발광 소자를 포함한다. In general, an organic light emitting display device is disposed on a substrate and connected to gate lines including scan lines extending in one direction, data lines extending in a direction crossing the gate lines, and gate lines and data lines. A plurality of thin film transistors and an organic light emitting device connected to the thin film transistors are included.

최근, 유기 발광 표시 장치에 포함된 복수의 박막 트랜지스터는 누설 전류(off leakage)를 방지하기 위해 스캔 라인으로부터 연장된 복수의 게이트 전극을 포함하는 하나 이상의 박막 트랜지스터를 포함하였다.Recently, a plurality of thin film transistors included in an organic light emitting diode display includes one or more thin film transistors including a plurality of gate electrodes extending from a scan line to prevent off leakage.

그런데, 상술한 종래의 복수의 게이트 전극을 포함하는 박막 트랜지스터는 복수의 게이트 전극 중 하나 이상의 게이트 전극이 스캔 라인의 연장 방향과 다른 방향으로 연장되어 단부(edge)를 가짐으로써, 외부로부터 스캔 라인을 통해 유입된 정전기가 게이트 전극의 단부에 집중되어 게이트 전극의 단부와 이웃하는 절연층이 파열되는 문제점이 있었다.However, in the above-described thin film transistor including the plurality of gate electrodes, at least one gate electrode of the plurality of gate electrodes extends in a direction different from the extending direction of the scan line to have an edge, thereby preventing the scan line from outside. The static electricity flowing through is concentrated at the end of the gate electrode, so that the insulating layer adjacent to the end of the gate electrode is ruptured.

본 발명의 일 실시예는 상술한 문제점을 해결하기 위한 것으로서, 외부로부터 유입된 정전기에 의해 게이트 전극의 단부와 이웃하는 절연층이 파열되는 것이 억제된 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치를 제공하고자 한다.One embodiment of the present invention is to solve the above-described problems, and provides a thin film transistor and the organic light emitting display including the same is suppressed that the insulating layer adjacent to the end of the gate electrode is not broken by the static electricity introduced from the outside I would like to.

상술한 기술적 과제를 달성하기 위한 본 발명의 제1 측면은 스캔 라인으로부터 연장되어 단부를 가지는 게이트 전극, 및 상기 게이트 전극의 상기 단부와 상기 스캔 라인 사이를 연결하는 연결 라인을 포함하는 박막 트랜지스터를 제공한다.A first aspect of the present invention for achieving the above technical problem provides a thin film transistor including a gate electrode having an end extending from the scan line, and a connection line connecting the end of the gate electrode and the scan line. do.

상기 게이트 전극과 대응하여 상기 게이트 전극과 다른 층에 위치하며, 제1 도전 영역, 상기 제1 도전 영역과 이웃하는 제1 채널 영역, 상기 제1 채널 영역을 사이에 두고 상기 제1 도전 영역과 이격된 제2 도전 영역, 상기 제2 도전 영역을 사이에 두고 상기 제1 채널 영역과 이격된 제2 채널 영역, 상기 제2 채널 영역을 사이에 두고 상기 제2 도전 영역과 이격된 제3 도전 영역을 포함하는 액티브 패턴을 더 포함하며, 상기 게이트 전극은, 상기 액티브 패턴 상에 위치하며, 상기 제1 채널 영역을 가로지르는 제1 게이트 영역, 및 상기 액티브 패턴 상에 위치하며, 상기 제2 채널 영역을 가로지르는 제2 게이트 영역을 포함하며, 상기 연결 라인은 상기 제1 게이트 영역 및 상기 제2 게이트 영역 중 하나의 상기 단부와 상기 스캔 라인을 연결하며, 상기 제1 게이트 영역, 상기 제2 게이트 영역, 및 상기 스캔 라인과 함께 상기 제2 도전 영역을 둘러쌀 수 있다.A first conductive region, a first channel region adjacent to the first conductive region, and a first channel region interposed therebetween and disposed on a layer different from the gate electrode to correspond to the gate electrode; The second conductive region, the second channel region spaced apart from the first channel region with the second conductive region therebetween, and the third conductive region spaced apart from the second conductive region with the second channel region interposed therebetween. The gate electrode may further include an active pattern, wherein the gate electrode is disposed on the active pattern, intersects the first channel region, and is positioned on the active pattern. A second gate region intersecting with each other, wherein the connection line connects the scan line and the end of one of the first gate region and the second gate region, and the first gate zero. , The second gate region, and the second conductive region with the scan lines may surround.

상기 스캔 라인, 상기 제1 게이트 영역, 상기 제2 게이트 영역, 및 상기 연결 라인은 폐루프(closed loop) 형태로 연장될 수 있다.The scan line, the first gate region, the second gate region, and the connection line may extend in the form of a closed loop.

상기 게이트 전극은 상기 제2 도전 영역과 비중첩될 수 있다.The gate electrode may be non-overlapping with the second conductive region.

상기 제1 도전 영역, 상기 제2 도전 영역, 상기 제3 도전 영역 각각은 도전 물질로 형성되며, 상기 제1 채널 영역 및 상기 제2 채널 영역은 각각은 반도체 물질로 형성될 수 있다.Each of the first conductive region, the second conductive region, and the third conductive region may be formed of a conductive material, and each of the first channel region and the second channel region may be formed of a semiconductor material.

상기 액티브 패턴은 폴리 실리콘(poly silicon)을 포함하며, 상기 게이트 전극은 금속을 포함할 수 있다.The active pattern may include poly silicon, and the gate electrode may include a metal.

상기 제1 도전 영역, 상기 제2 도전 영역, 상기 제3 도전 영역 각각에는 이온이 도핑(doping)될 수 있다.Ions may be doped into each of the first conductive region, the second conductive region, and the third conductive region.

상기 제2 도전 영역은 한번 이상 절곡된 형태를 가질 수 있다.The second conductive region may be bent at least once.

상기 게이트 전극 및 상기 연결 라인은 상기 스캔 라인과 동일한 층에 위치할 수 있다.The gate electrode and the connection line may be located on the same layer as the scan line.

상기 연결 라인은 상기 게이트 전극 및 상기 스캔 라인과 다른 층에 위치할 수 있다.The connection line may be located on a layer different from the gate electrode and the scan line.

상기 연결 라인은 서로 다른 접촉홀을 통해 상기 게이트 전극의 상기 단부와 상기 스캔 라인 사이를 연결할 수 있다.The connection line may connect between the end of the gate electrode and the scan line through different contact holes.

또한, 본 발명의 제2 측면은 기판, 상기 기판 상에 위치하는 유기 발광 소자, 및 상기 유기 발광 소자와 연결되는 상기 박막 트랜지스터를 포함하는 유기 발광 표시 장치를 제공한다.In addition, a second aspect of the present invention provides an organic light emitting display device including a substrate, an organic light emitting element positioned on the substrate, and the thin film transistor connected to the organic light emitting element.

상기 유기 발광 소자는, 상기 박막 트랜지스터와 연결되는 제1 전극, 상기 제1 전극 상에 위치하는 유기 발광층, 및 상기 유기 발광층 상에 위치하는 제2 전극을 포함할 수 있다.The organic light emitting diode may include a first electrode connected to the thin film transistor, an organic light emitting layer on the first electrode, and a second electrode on the organic light emitting layer.

상술한 본 발명의 과제 해결 수단의 일부 실시예 중 하나에 의하면, 외부로부터 유입된 정전기에 의해 게이트 전극의 단부와 이웃하는 절연층이 파열되는 것이 억제된 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치가 제공된다.According to one of the exemplary embodiments of the above-described problem solving means of the present invention, a thin film transistor and an organic light emitting display including the same are suppressed that the insulating layer adjacent to the end of the gate electrode is not broken by the static electricity introduced from the outside Is provided.

도 1은 본 발명의 제1 실시예에 따른 유기 발광 표시 장치를 나타낸 도면이다.
도 2는 도 1에 도시된 화소 부분을 나타낸 배치도이다.
도 3은 도 2의 A 부분을 확대한 도면이다.
도 4는 도 3의 Ⅳ-Ⅳ를 따른 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 유기 발광 표시 장치의 화소를 나타낸 배치도이다.
도 6은 도 5의 B 부분을 확대한 도면이다.
도 7은 도 6의 Ⅶ-Ⅶ을 따른 단면도이다.1 illustrates an organic light emitting diode display according to a first exemplary embodiment of the present invention.
FIG. 2 is a layout view illustrating a pixel part illustrated in FIG. 1.
3 is an enlarged view of a portion A of FIG. 2.
4 is a cross-sectional view taken along line IV-IV of FIG. 3.
5 is a layout view illustrating pixels of an organic light emitting diode display according to a second exemplary embodiment of the present invention.
FIG. 6 is an enlarged view of a portion B of FIG. 5.
7 is a cross-sectional view taken along the line VIII-VIII of FIG. 6.

이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.In order to clearly describe the present invention, parts irrelevant to the description are omitted, and like reference numerals designate like elements throughout the specification.

또한, 여러 실시예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시예에서 설명하고, 그 외의 실시예에서는 제1 실시예와 다른 구성에 대해서만 설명하기로 한다.In addition, in various embodiments, components having the same configuration will be representatively described in the first embodiment using the same reference numerals, and in other embodiments, only the configuration different from the first embodiment will be described. .

또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.In addition, since the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of description, the present invention is not necessarily limited to the illustrated.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 때, 이는 다른 부분 "바로 상에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. When a portion of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the case where it is "on" another part but also another part in the middle.

또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "~상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다.In addition, throughout the specification, when a part is said to "include" a certain component, it means that it can further include other components, without excluding the other components unless otherwise stated. In addition, throughout the specification, "on" means to be located above or below the target portion, and does not necessarily mean to be located above the gravity direction.

이하, 도 1 내지 도 4를 참조하여 본 발명의 제1 실시예에 따른 유기 발광 표시 장치를 설명한다. 이하에서, 박막 트랜지스터는 제3 박막 트랜지스터 및 제4 박막 트랜지스터 각각을 의미하며, 게이트 전극은 제3 게이트 전극 및 제4 게이트 전극 각각을 의미하며, 스캔 라인은 제1 스캔 라인 및 제2 스캔 라인 각각을 의미하며, 연결 라인은 제1 연결 라인 및 제2 연결 라인 각각을 의미한다.Hereinafter, an organic light emitting diode display according to a first exemplary embodiment of the present invention will be described with reference to FIGS. 1 to 4. Hereinafter, the thin film transistor refers to each of the third thin film transistor and the fourth thin film transistor, the gate electrode refers to each of the third gate electrode and the fourth gate electrode, and the scan line corresponds to the first scan line and the second scan line, respectively. The connection line refers to each of the first connection line and the second connection line.

도 1은 본 발명의 제1 실시예에 따른 유기 발광 표시 장치를 나타낸 도면이다.1 illustrates an organic light emitting diode display according to a first exemplary embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(1000)는 게이트 구동부(GD1), 게이트 배선들(GW), 발광 제어 구동부(GD2), 데이터 구동부(DD), 데이터 배선들(DW), 및 화소(PE)를 포함한다.As shown in FIG. 1, the organic light emitting diode display 1000 according to the first exemplary embodiment includes a gate driver GD1, gate lines GW, a light emission control driver GD2, and a data driver DD. , Data lines DW, and the pixel PE.

게이트 구동부(GD1)는 도시되지 않은 외부의 제어회로, 예컨대 타이밍 제어부 등으로부터 공급되는 제어신호에 대응하여 게이트 배선들(GW)에 포함된 제1 스캔 라인(SC1~SCn-1) 및 제2 스캔 라인(SC2~SCn)각각으로 스캔 신호를 순차적으로 공급한다. 그러면, 화소(PE)는 스캔 신호에 의해 선택되어 순차적으로 데이터 신호를 공급받는다.The gate driver GD1 may include the first scan lines SC1 to SCn-1 and the second scan included in the gate lines GW in response to a control signal supplied from an external control circuit, for example, a timing controller. The scan signals are sequentially supplied to each of the lines SC2 to SCn. Then, the pixel PE is selected by the scan signal and sequentially receives the data signal.

게이트 배선들(GW)은 기판(SUB) 상에 위치하며, 제1 방향으로 연장되어 있다. 게이트 배선들(GW)은 제1 스캔 라인(SCn-1), 발광 제어 라인(E1~En), 제2 스캔 라인(SCn), 초기화 전원 라인(Vinit) 및 후술할 제2 캐패시터 전극(CE2)을 포함한다. 제1 스캔 라인(SCn-1)은 게이트 구동부(GD1)와 연결되어 있으며, 게이트 구동부(GD1)로부터 스캔 신호를 공급받는다. 발광 제어 라인(En)은 발광 제어 구동부(GD2)와 연결되어 있으며, 발광 제어 구동부(GD2)로부터 발광 제어 신호를 공급받는다. 제2 스캔 라인(SCn)은 게이트 구동부(GD1)와 연결되어 있으며, 게이트 구동부(GD1)로부터 스캔 신호를 공급받는다. 초기화 전원 라인(Vinit)은 게이트 구동부(GD1)와 연결되어 있으며, 게이트 구동부(GD1)로부터 초기화 전원을 인가받는다. 제2 캐패시터 전극(CE2)은 제1 스캔 라인(SCn-1)과 이격되어 제1 방향으로 연장되어 있다.The gate lines GW are positioned on the substrate SUB and extend in the first direction. The gate lines GW include the first scan line SCn-1, the emission control lines E1 to En, the second scan line SCn, the initialization power line Vinit, and the second capacitor electrode CE2 to be described later. It includes. The first scan line SCn-1 is connected to the gate driver GD1 and receives a scan signal from the gate driver GD1. The emission control line En is connected to the emission control driver GD2 and receives the emission control signal from the emission control driver GD2. The second scan line SCn is connected to the gate driver GD1 and receives a scan signal from the gate driver GD1. The initialization power line Vinit is connected to the gate driver GD1 and receives initialization power from the gate driver GD1. The second capacitor electrode CE2 is spaced apart from the first scan line SCn-1 and extends in the first direction.

이와 같이, 초기화 전원 라인(Vinit), 제1 스캔 라인(SCn-1), 제2 캐패시터 전극(CE2), 제2 스캔 라인(SCn), 발광 제어 라인(En) 각각은 상호 이격되어 제1 방향으로 연장되어 있다. 또한, 초기화 전원 라인(Vinit), 제1 스캔 라인(SCn-1), 제2 캐패시터 전극(CE2), 제2 스캔 라인(SCn), 발광 제어 라인(En) 각각은 동일한 층에 위치하여 동일한 재료로 형성되어 있으며, 포토리소그래피 등의 한 번의 공정을 통해 형성될 수 있다.As such, each of the initialization power line Vinit, the first scan line SCn-1, the second capacitor electrode CE2, the second scan line SCn, and the emission control line En is spaced apart from each other in the first direction. Extends. In addition, each of the initialization power line Vinit, the first scan line SCn-1, the second capacitor electrode CE2, the second scan line SCn, and the emission control line En may be located on the same layer to form the same material. It may be formed, and may be formed through a single process, such as photolithography.

한편, 본 발명의 다른 실시예에서, 초기화 전원 라인(Vinit), 제1 스캔 라인(SCn-1), 제2 캐패시터 전극(CE2), 제2 스캔 라인(SCn), 발광 제어 라인(En) 각각은 서로 다른 층에 위치하여 서로 다른 재료로 형성될 수 있다.Meanwhile, in another embodiment of the present invention, each of the initialization power line Vinit, the first scan line SCn-1, the second capacitor electrode CE2, the second scan line SCn, and the emission control line En May be located on different layers and formed of different materials.

또한, 본 발명의 제1 실시예에서는 초기화 전원 라인(Vinit)이 게이트 구동부(GD1)로부터 초기화 전원을 인가 받으나, 본 발명의 다른 실시예에서는 초기화 전원 라인(Vinit)이 추가적인 다른 구성과 연결되어 상기 추가적인 다른 구성으로부터 초기화 전원을 인가 받을 수 있다.In addition, in the first embodiment of the present invention, the initialization power line Vinit receives the initialization power from the gate driver GD1. In another embodiment of the present invention, the initialization power line Vinit is connected to another additional configuration. Initialization power may be applied from the additional other configuration.

발광 제어 구동부(GD2)는 타이밍 제어부 등의 외부로부터 공급되는 제어신호에 대응하여 발광 제어 라인(En)로 발광 제어 신호를 순차적으로 공급한다. 그러면, 화소(PE)는 발광 제어 신호에 의해 발광이 제어된다.The emission control driver GD2 sequentially supplies the emission control signal to the emission control line En in response to a control signal supplied from an external device such as a timing controller. Then, the light emission of the pixel PE is controlled by the light emission control signal.

즉, 발광 제어 신호는 화소(PE)의 발광 시간을 제어한다. 단, 발광 제어 구동부(GD2)는 화소(PE)의 내부 구조에 따라 생략될 수도 있다.That is, the emission control signal controls the emission time of the pixel PE. However, the emission control driver GD2 may be omitted depending on the internal structure of the pixel PE.

한편, 발광 제어 구동부(GD2)는 게이트 구동부(GD1)과 일체로 형성될 수 있다.The light emission control driver GD2 may be integrally formed with the gate driver GD1.

데이터 구동부(DD)는 타이밍 제어부 등의 외부로부터 공급되는 제어신호에 대응하여 데이터 배선들(DW) 중 데이터 라인(DAm)으로 데이터 신호를 공급한다. 데이터 라인(DAm)으로 공급된 데이터 신호는 제2 스캔 라인(SCn)으로 스캔 신호가 공급될 때마다 스캔 신호에 의해 선택된 화소(PE)로 공급된다. 그러면, 화소(PE)는 데이터 신호에 대응하는 전압을 충전하고 이에 대응하는 휘도로 발광한다.The data driver DD supplies a data signal to the data line DAm of the data wires DW in response to a control signal supplied from an external device such as a timing controller. The data signal supplied to the data line DAm is supplied to the pixel PE selected by the scan signal whenever the scan signal is supplied to the second scan line SCn. Then, the pixel PE charges a voltage corresponding to the data signal and emits light with the corresponding luminance.

데이터 배선들(DW)은 게이트 배선들(GW) 상에 위치하며, 제1 방향과 교차하는 제2 방향으로 연장되어 있다. 데이터 배선들(DW)은 데이터 라인(DA1~DAm) 및 구동 전원 라인(ELVDDL)을 포함한다. 데이터 라인(DAm)은 데이터 구동부(DD)와 연결되어 있으며, 데이터 구동부(DD)로부터 데이터 신호를 공급받는다. 구동 전원 라인(ELVDDL)은 후술할 외부의 제1 전원(ELVDD)과 연결되어 있으며, 제1 전원(ELVDD)으로부터 구동 전원을 공급받는다.The data lines DW are positioned on the gate lines GW and extend in a second direction crossing the first direction. The data lines DW include a data line DA1 to DAm and a driving power line ELVDDL. The data line DAm is connected to the data driver DD and receives a data signal from the data driver DD. The driving power line ELVDDL is connected to an external first power ELVDD, which will be described later, and receives driving power from the first power ELVDD.

화소(PE)는 게이트 배선들(GW) 및 데이터 배선들(DW)의 교차 영역에 위치하며, 데이터 신호에 대응되는 구동 전류에 상응하는 휘도로 발광하는 유기 발광 소자와, 상기 유기발광소자에 흐르는 구동 전류를 제어하기 위한 복수의 박막 트랜지스터 및 하나 이상의 캐패시터를 포함한다. 복수의 박막 트랜지스터 및 하나 이상의 캐패시터는 게이트 배선들(GW) 및 데이터 배선들(DW) 각각과 연결되어 있으며, 유기 발광 소자는 복수의 박막 트랜지스터 및 하나 이상의 캐패시터와 연결되어 있다. 유기 발광 소자는 제1 전원(ELVDD)과 제2 전원(ELVSS) 사이에 접속된다.The pixel PE is positioned at the intersection of the gate lines GW and the data lines DW and flows through the organic light emitting element and the organic light emitting element that emit light at a luminance corresponding to a driving current corresponding to the data signal. A plurality of thin film transistors and one or more capacitors for controlling the driving current are included. The plurality of thin film transistors and one or more capacitors are connected to each of the gate lines GW and the data lines DW, and the organic light emitting element is connected to the plurality of thin film transistors and one or more capacitors. The organic light emitting element is connected between the first power source ELVDD and the second power source ELVSS.

도 2는 도 1에 도시된 화소 부분을 나타낸 배치도이다. 도 3은 도 2의 A 부분을 확대한 도면이다. 도 4는 도 3의 Ⅳ-Ⅳ를 따른 단면도이다.FIG. 2 is a layout view illustrating a pixel part illustrated in FIG. 1. 3 is an enlarged view of a portion A of FIG. 2. 4 is a cross-sectional view taken along line IV-IV of FIG. 3.

도 2 내지 도 4에 도시된 바와 같이, 화소(PE)는 상기 제1 전원(ELVDD)과 제2 전원(ELVSS) 사이에 연결된 유기 발광 소자(OLED)(도 4에 도시됨)와 유기 발광 소자(OLED)와 제1 전원(ELVDD) 사이에 접속되어 상기 유기 발광 소자(OLED)로 공급되는 구동 전원을 제어하는 6개의 박막 트랜지스터 및 2개의 캐패시터를 포함하는 화소 회로를 포함한다.As shown in FIGS. 2 to 4, the pixel PE includes an organic light emitting diode OLED (shown in FIG. 4) and an organic light emitting diode connected between the first power supply ELVDD and the second power supply ELVSS. And a pixel circuit including six thin film transistors and two capacitors connected between the OLED and the first power supply ELVDD to control the driving power supplied to the organic light emitting element OLED.

유기 발광 소자(OLED)는 제1 전극(E1), 제1 전극(E1) 상에 위치하는 유기 발광층(OL) 및 유기 발광층(OL) 상에 위치하는 제2 전극(E2)을 포함한다. 유기 발광 소자(OLED)의 애노드 전극인 제1 전극(E1)은 화소 회로를 경유하여 제1 전원(ELVDD)에 연결된 구동 전원 라인(ELVDDL)에 접속되고, 유기 발광 소자(OLED)의 캐소드 전극인 제2 전극(E2)은 제2 전원(ELVSS)에 접속된다. 이러한 유기 발광 소자(OLED)의 유기 발광층(OL)은 제1 전원(ELVDD)으로부터 화소 회로를 거쳐 구동 전원이 공급되고 제2 전원(ELVSS)으로부터 공통 전원이 공급될 때 유기 발광 소자(OLED)에 흐르는 구동 전류에 대응하는 휘도로 발광한다.The organic light emitting diode OLED includes a first electrode E1, an organic emission layer OL positioned on the first electrode E1, and a second electrode E2 positioned on the organic emission layer OL. The first electrode E1, which is an anode of the organic light emitting diode OLED, is connected to the driving power line ELVDDL connected to the first power source ELVDD via a pixel circuit, and is a cathode electrode of the organic light emitting diode OLED. The second electrode E2 is connected to the second power source ELVSS. The organic light emitting layer OL of the organic light emitting diode OLED is supplied to the organic light emitting diode OLED when the driving power is supplied from the first power supply ELVDD through the pixel circuit and a common power supply is supplied from the second power supply ELVSS. Light is emitted at a luminance corresponding to the driving current flowing.

화소 회로는, 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제1 캐패시터(C1) 및 제2 캐패시터(C2)를 포함한다.The pixel circuit includes the first thin film transistor T1, the second thin film transistor T2, the third thin film transistor T3, the fourth thin film transistor T4, the fifth thin film transistor T5, and the sixth thin film transistor T6. ), A first capacitor C1, and a second capacitor C2.

제1 박막 트랜지스터(T1)는 구동 전원 라인(ELVDDL)과 유기 발광 소자(OLED) 의 제1 전극(E1) 사이에 연결되며, 화소(PE)의 발광기간 동안 데이터 신호에 대응하는 구동 전원을 제1 전원(ELVDD)으로부터 유기 발광 소자(OLED)로 공급한다. 즉, 제1 박막 트랜지스터(T1)는 화소(PE)의 구동 트랜지스터로서 기능한다. 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)은 제1 캐패시터(C1)의 제1 캐패시터 전극(CE1), 제2 캐패시터(C2), 제3 박막 트랜지스터(T3), 및 제4 박막 트랜지스터(T4) 각각과 연결되며, 소스 전극은 제2 박막 트랜지스터(T2) 및 제5 박막 트랜지스터(T5) 각각과 연결되며, 드레인 전극은 제3 박막 트랜지스터(T3) 및 제6 박막 트랜지스터(T6) 각각과 연결된다. 유기 발광 소자(OLED)의 제1 전극(E1)은 제6 박막 트랜지스터(T6)를 통해 제1 박막 트랜지스터(T1)와 연결된다.The first thin film transistor T1 is connected between the driving power line ELVDDL and the first electrode E1 of the organic light emitting diode OLED to remove the driving power corresponding to the data signal during the light emission period of the pixel PE. 1 is supplied from the power supply ELVDD to the organic light emitting element OLED. That is, the first thin film transistor T1 functions as a driving transistor of the pixel PE. The first gate electrode G1 of the first thin film transistor T1 includes the first capacitor electrode CE1, the second capacitor C2, the third thin film transistor T3, and the fourth thin film of the first capacitor C1. The source electrode is connected to each of the second thin film transistor T2 and the fifth thin film transistor T5, and the drain electrode is connected to each of the transistor T4 and the third thin film transistor T3 and the sixth thin film transistor T6. Connected with each other. The first electrode E1 of the organic light emitting diode OLED is connected to the first thin film transistor T1 through the sixth thin film transistor T6.

제2 박막 트랜지스터(T2)는 데이터 라인(DAm)과 제1 박막 트랜지스터(T1) 사이를 연결하며, 제2 스캔 라인(SCn)과 연결된 제2 게이트 전극(G2)을 포함한다. 제2 박막 트랜지스터(T2)는 제2 스캔 라인(SCn)으로부터 스캔 신호가 공급될 때 데이터 라인(DAm)으로부터 공급되는 데이터 신호를 화소(PE) 내부로 전달한다. 즉, 제2 박막 트랜지스터(T2)는 화소(PE)의 스위칭 트랜지스터로서 기능한다. The second thin film transistor T2 is connected between the data line DAm and the first thin film transistor T1 and includes a second gate electrode G2 connected to the second scan line SCn. When the scan signal is supplied from the second scan line SCn, the second thin film transistor T2 transfers the data signal supplied from the data line DAm into the pixel PE. That is, the second thin film transistor T2 functions as a switching transistor of the pixel PE.

제3 박막 트랜지스터(T3)는 제1 박막 트랜지스터(T1)와 제1 게이트 전극(G1) 사이를 연결하며, 제2 스캔 라인(SCn)과 연결된 제3 게이트 전극(G3)을 포함한다. 제3 박막 트랜지스터(T3)는 화소(PE) 내부로 데이터 신호가 공급될 때 제1 박막 트랜지스터(T1)를 다이오드 형태로 연결하여 제1 박막 트랜지스터(T1)의 문턱전압을 보상한다. 즉, 제3 박막 트랜지스터(T3)는 화소(PE)의 보상 트랜지스터로서 기능한다. The third thin film transistor T3 is connected between the first thin film transistor T1 and the first gate electrode G1 and includes a third gate electrode G3 connected to the second scan line SCn. When the data signal is supplied into the pixel PE, the third thin film transistor T3 compensates the threshold voltage of the first thin film transistor T1 by connecting the first thin film transistor T1 in the form of a diode. That is, the third thin film transistor T3 functions as a compensation transistor of the pixel PE.

제3 박막 트랜지스터(T3)는 액티브 패턴(AP), 제3 게이트 전극(G3) 및 제1 연결 라인(CL1)을 포함한다.The third thin film transistor T3 includes an active pattern AP, a third gate electrode G3, and a first connection line CL1.

액티브 패턴(AP)은 제1 게이트 전극(G1)과 제1 박막 트랜지스터(T1) 사이를 연결하며, 구체적으로 제1 캐패시터(C1)의 제1 캐패시터 전극(CE1)과 제1 박막 트랜지스터(T1)의 액티브층 사이를 연결한다. The active pattern AP connects between the first gate electrode G1 and the first thin film transistor T1, and specifically, the first capacitor electrode CE1 and the first thin film transistor T1 of the first capacitor C1. Are connected between the active layers.

액티브 패턴(AP)은 설정된 방향인 제2 방향으로 순차적으로 연장된 제1 도전 영역(COA1), 제1 채널 영역(CHA1), 제2 도전 영역(COA2), 제2 채널 영역(CHA2), 제3 도전 영역(COA3)을 포함한다.The active pattern AP may include the first conductive region COA1, the first channel region CHA1, the second conductive region COA2, the second channel region CHA2, and the second conductive region sequentially extending in the second direction. Three conductive regions COA3 are included.

제1 도전 영역(COA1)은 제1 캐패시터 전극(CE1)과 제1 채널 영역(CHA1) 사이를 연결하며, 폴리 실리콘에 이온이 도핑(doping)되어 전도체 특성을 가지고 있다. 즉, 제1 도전 영역(COA1)은 도전 물질로 형성된다.The first conductive region COA1 connects between the first capacitor electrode CE1 and the first channel region CHA1, and has a conductor property as ions are doped in polysilicon. That is, the first conductive region COA1 is formed of a conductive material.

제1 채널 영역(CHA1)은 제1 도전 영역(COA1)과 이웃하여 제1 도전 영역(COA1)과 제2 도전 영역(COA2) 사이를 연결하며, 반도체 물질인 폴리 실리콘을 포함하여 반도체 특성을 가지고 있다. 즉, 제1 채널 영역(CHA1)은 반도체 물질로 형성된다.The first channel region CHA1 connects between the first conductive region COA1 and the second conductive region COA2 adjacent to the first conductive region COA1 and has semiconductor characteristics including polysilicon, which is a semiconductor material. have. That is, the first channel region CHA1 is formed of a semiconductor material.

제2 도전 영역(COA2)은 제1 채널 영역(CHA1)을 사이에 두고 제1 도전 영역(COA1)과 이격되어 제1 채널 영역(CHA1)과 제2 채널 영역(CHA2) 사이를 연결하며, 폴리 실리콘에 이온이 도핑되어 전도체 특성을 가지고 있다.The second conductive region COA2 is spaced apart from the first conductive region COA1 with the first channel region CHA1 interposed therebetween to connect the first channel region CHA1 and the second channel region CHA2. Ions are doped with silicon and have conductor properties.

제2 채널 영역(CHA2)은 제2 도전 영역(COA2)을 사이에 두고 제1 채널 영역(CHA1)과 이격되어 제2 도전 영역(COA2)과 제3 도전 영역(COA3) 사이를 연결하며, 반도체 물질인 폴리 실리콘을 포함하여 반도체 특성을 가지고 있다. 즉, 제2 채널 영역(CHA2)은 반도체 물질로 형성된다.The second channel region CHA2 is spaced apart from the first channel region CHA1 with the second conductive region COA2 interposed therebetween to connect the second conductive region COA2 and the third conductive region COA3. It has semiconductor characteristics including polysilicon as a material. That is, the second channel region CHA2 is formed of a semiconductor material.

제3 도전 영역(COA3)은 제2 채널 영역(CHA2)을 사이에 두고 제2 도전 영역(COA2)과 이격되어 제2 채널 영역(CHA2)과 제1 박막 트랜지스터(T1)의 액티브층 사이를 연결하며, 폴리 실리콘에 이온이 도핑되어 전도체 특성을 가지고 있다. 즉, 제3 도전 영역(COA3)은 도전 물질로 형성된다.The third conductive region COA3 is spaced apart from the second conductive region COA2 with the second channel region CHA2 interposed therebetween to connect the second channel region CHA2 and the active layer of the first thin film transistor T1. In addition, the polysilicon is doped with ions and has conductor characteristics. That is, the third conductive region COA3 is formed of a conductive material.

상술한 액티브 패턴(AP) 상에 제3 게이트 전극(G3) 및 제1 연결 라인(CL1)이 위치하고 있다.The third gate electrode G3 and the first connection line CL1 are positioned on the active pattern AP described above.

제3 게이트 전극(G3)은 제2 스캔 라인(SCn)과 연결되어 액티브 패턴(AP)의 제2 도전 영역(COA2)과 비중첩되어 있으며, 도전 물질인 금속을 포함하는 제1 게이트 영역(GA1) 및 제2 게이트 영역(GA2)을 포함한다.The third gate electrode G3 is connected to the second scan line SCn to be non-overlapping with the second conductive region COA2 of the active pattern AP and include the first gate region GA1 including a metal, which is a conductive material. ) And a second gate region GA2.

제1 게이트 영역(GA1)은 제1 채널 영역(CHA1) 상에 위치하여 제1 채널 영역(CHA1)을 제1 방향으로 가로지르고 있다. 제1 게이트 영역(GA1)은 제1 게이트 영역(GA1)과 이격되어 제2 스캔 라인(SCn)으로부터 연장되어 있음으로써, 제1 방향으로의 단부(ED)를 가지고 있다.The first gate area GA1 is positioned on the first channel area CHA1 and crosses the first channel area CHA1 in the first direction. The first gate area GA1 extends from the second scan line SCn while being spaced apart from the first gate area GA1 and has an end ED in the first direction.

제2 게이트 영역(GA2)은 제1 게이트 영역(GA1)과 이격되어 제2 채널 영역(CHA2) 상에 위치하고 있으며, 제2 채널 영역(CHA2)을 제1 방향으로 가로지르고 있다. 제2 게이트 영역(GA2)은 제1 방향으로 연장된 제2 스캔 라인(SCn) 상에 배치되어 있다.The second gate area GA2 is positioned on the second channel area CHA2 spaced apart from the first gate area GA1 and crosses the second channel area CHA2 in the first direction. The second gate area GA2 is disposed on the second scan line SCn extending in the first direction.

제1 연결 라인(CL1)은 제3 게이트 전극(G3)의 제1 게이트 영역(GA1)의 단부(ED)와 제2 스캔 라인(SCn) 사이를 연결하고 있다. 이로 인해, 제1 연결 라인(CL1)은 제1 게이트 영역(GA1), 제2 게이트 영역(GA2) 및 제2 스캔 라인(SCn)과 함께 제2 도전 영역(COA2)을 둘러싸고 있다. 제1 연결 라인(CL1)은 제2 도전 영역(COA2)과 비중첩되어 있다.The first connection line CL1 is connected between the end ED of the first gate area GA1 of the third gate electrode G3 and the second scan line SCn. As a result, the first connection line CL1 surrounds the second conductive region COA2 together with the first gate region GA1, the second gate region GA2, and the second scan line SCn. The first connection line CL1 is not overlapped with the second conductive region COA2.

제1 연결 라인(CL1) 및 제3 게이트 전극(G3)은 제2 스캔 라인(SCn)과 동일한 층에 위치하고 있으며, 제1 연결 라인(CL1), 제3 게이트 전극(G3), 제2 스캔 라인(SCn)은 일체로 형성되어 있다. 제1 연결 라인(CL1), 제3 게이트 전극(G3), 제2 스캔 라인(SCn) 각각은 한 번의 포토리소그래피 공정 등을 이용해 한 번에 형성될 수 있다.The first connection line CL1 and the third gate electrode G3 are positioned on the same layer as the second scan line SCn, and the first connection line CL1, the third gate electrode G3, and the second scan line are located on the same layer as the second scan line SCn. (SCn) is formed integrally. Each of the first connection line CL1, the third gate electrode G3, and the second scan line SCn may be formed at one time using one photolithography process or the like.

즉, 제1 연결 라인(CL1) 및 제3 게이트 전극(G3)은 제2 도전 영역(COA2)과 비중첩되며, 제2 스캔 라인(SCn), 제1 게이트 영역(GA1), 제2 게이트 영역(GA2) 및 제1 연결 라인(CL1)은 폐루프(closed loop) 형태로 연장되어 제2 도전 영역(COA2)을 둘러싸고 있다.That is, the first connection line CL1 and the third gate electrode G3 are not overlapped with the second conductive region COA2, and the second scan line SCn, the first gate region GA1, and the second gate region are not overlapped with each other. The GA2 and the first connection line CL1 extend in the form of a closed loop to surround the second conductive region COA2.

이상과 같은 제3 박막 트랜지스터(T3)는 제1 연결 라인(CL1)이 제1 게이트 영역(GA1)의 단부(ED)와 제2 스캔 라인(SCn) 사이를 연결하고 있음으로써, 외부로부터 제2 스캔 라인(SCn)을 통해 정전기가 유입되더라도, 이 정전기가 제1 게이트 영역(GA1)의 단부(ED)에 집중되지 않고 제1 연결 라인(CL1)을 통해 다시 제2 스캔 라인(SCn)으로 이동하기 때문에, 제3 게이트 전극(G3)의 단부(ED)와 이웃하는 절연층이 파열되는 것이 억제된다.In the third thin film transistor T3, the first connection line CL1 is connected between the end ED of the first gate region GA1 and the second scan line SCn. Even if static electricity flows through the scan line SCn, the static electricity does not concentrate on the end ED of the first gate area GA1, but moves back through the first connection line CL1 to the second scan line SCn. Therefore, the rupture of the insulating layer adjacent to the end ED of the third gate electrode G3 is suppressed.

제4 박막 트랜지스터(T4)는 초기화 전원 라인(Vinit)과 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1) 사이를 연결한다. 제4 박막 트랜지스터(T4)는 화소(PE)에 데이터 신호가 입력되는 데이터 프로그래밍 기간 동안 상기 데이터 신호가 화소(PE) 내부로 원활히 공급될 수 있도록, 상기 데이터 프로그래밍 기간에 앞선 초기화 기간 동안 제1 스캔 라인(SCn-1)으로부터 스캔 신호가 공급될 때 초기화 전원 라인(Vinit)으로부터 공급되는 초기화 전원을 화소(PE) 내부로 전달하여 제1 박막 트랜지스터(T1)를 초기화한다. 즉, 제4 박막 트랜지스터(T4)는 화소(PE)의 스위칭 트랜지스터로서 기능한다. 제4 박막 트랜지스터(T4)는 액티브 패턴(AP), 제4 게이트 전극(G4) 및 제2 연결 라인(CL2)을 포함한다.The fourth thin film transistor T4 is connected between the initialization power line Vinit and the first gate electrode G1 of the first thin film transistor T1. The fourth thin film transistor T4 scans a first scan during an initialization period prior to the data programming period so that the data signal can be smoothly supplied into the pixel PE during a data programming period in which the data signal is input to the pixel PE. When the scan signal is supplied from the line SCn-1, the initial power supplied from the initialization power line Vinit is transferred into the pixel PE to initialize the first thin film transistor T1. That is, the fourth thin film transistor T4 functions as a switching transistor of the pixel PE. The fourth thin film transistor T4 includes an active pattern AP, a fourth gate electrode G4, and a second connection line CL2.

액티브 패턴(AP)은 초기화 전원 라인(Vinit)과 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1) 사이를 연결하며, 구체적으로 초기화 전원 라인(Vinit)과 제1 캐패시터(C1)의 제1 캐패시터 전극(CE1) 사이를 연결한다. The active pattern AP is connected between the initialization power line Vinit and the first gate electrode G1 of the first thin film transistor T1. Specifically, the active pattern AP is formed of the initialization power line Vinit and the first capacitor C1. 1 Connect between the capacitor electrodes CE1.

액티브 패턴(AP)은 설정된 방향으로 순차적으로 연장된 제1 도전 영역(COA1), 제1 채널 영역(CHA1), 제2 도전 영역(COA2), 제2 채널 영역(CHA2), 제3 도전 영역(COA3)을 포함한다.The active pattern AP may include the first conductive region COA1, the first channel region CHA1, the second conductive region COA2, the second channel region CHA2, and the third conductive region sequentially extending in the set direction. COA3).

제1 도전 영역(COA1)은 초기화 전원 라인(Vinit)과 제1 채널 영역(CHA1) 사이를 연결하며, 폴리 실리콘에 이온이 도핑(doping)되어 전도체 특성을 가지고 있다. 즉, 제1 도전 영역(COA1)은 도전 물질로 형성된다.The first conductive region COA1 connects between the initialization power line Vinit and the first channel region CHA1, and has a conductor property since ions are doped in polysilicon. That is, the first conductive region COA1 is formed of a conductive material.

제1 채널 영역(CHA1)은 제1 도전 영역(COA1)과 이웃하여 제1 도전 영역(COA1)과 제2 도전 영역(COA2) 사이를 연결하며, 반도체 물질인 폴리 실리콘을 포함하여 반도체 특성을 가지고 있다. 즉, 제1 채널 영역(CHA1)은 반도체 물질로 형성된다.The first channel region CHA1 connects between the first conductive region COA1 and the second conductive region COA2 adjacent to the first conductive region COA1 and has semiconductor characteristics including polysilicon, which is a semiconductor material. have. That is, the first channel region CHA1 is formed of a semiconductor material.

제2 도전 영역(COA2)은 제1 채널 영역(CHA1)을 사이에 두고 제1 도전 영역(COA1)과 이격되어 제1 채널 영역(CHA1)과 제2 채널 영역(CHA2) 사이를 연결하며, 폴리 실리콘에 이온이 도핑되어 도전체 특성을 가지고 있다. 즉, 제2 도전 영역(COA2)은 도전 물질로 형성된다. 제2 도전 영역(COA2)은 한번 절곡된 형태를 가지며, 제1 채널 영역(CHA1)으로부터 한번 절곡되어 제2 채널 영역(CHA2)으로 연장되어 있다.The second conductive region COA2 is spaced apart from the first conductive region COA1 with the first channel region CHA1 interposed therebetween to connect the first channel region CHA1 and the second channel region CHA2. Ions are doped with silicon to have conductor properties. That is, the second conductive region COA2 is formed of a conductive material. The second conductive region COA2 is bent once, and is bent once from the first channel region CHA1 to extend to the second channel region CHA2.

한편, 본 발명의 다른 실시예에서, 제2 도전 영역(COA2)은 전체적인 화소(PE)의 설계에 대응하여 두번 이상 절곡된 형태를 가질 수 있다.Meanwhile, in another embodiment of the present invention, the second conductive region COA2 may have a bent shape two or more times corresponding to the design of the entire pixel PE.

제2 채널 영역(CHA2)은 제2 도전 영역(COA2)을 사이에 두고 제1 채널 영역(CHA1)과 이격되어 제2 도전 영역(COA2)과 제3 도전 영역(COA3) 사이를 연결하며, 반도체 물질인 폴리 실리콘을 포함하여 반도체 특성을 가지고 있다. 즉, 제2 채널 영역(CHA2)은 반도체 물질로 형성된다.The second channel region CHA2 is spaced apart from the first channel region CHA1 with the second conductive region COA2 interposed therebetween to connect the second conductive region COA2 and the third conductive region COA3. It has semiconductor characteristics including polysilicon as a material. That is, the second channel region CHA2 is formed of a semiconductor material.

제3 도전 영역(COA3)은 제2 채널 영역(CHA2)을 사이에 두고 제2 도전 영역(COA2)과 이격되어 제2 채널 영역(CHA2)과 제1 캐패시터(C1)의 제1 캐패시터 전극(CE1) 사이를 연결하며, 폴리 실리콘에 이온이 도핑되어 전도체 특성을 가지고 있다. 즉, 제3 도전 영역(COA3)은 도전 물질로 형성된다.The third conductive region COA3 is spaced apart from the second conductive region COA2 with the second channel region CHA2 interposed therebetween so that the first capacitor electrode CE1 of the second channel region CHA2 and the first capacitor C1 is disposed. ) And doped with poly ions and have conductor properties. That is, the third conductive region COA3 is formed of a conductive material.

상술한 액티브 패턴(AP) 상에 절연층을 사이에 두고 제4 게이트 전극(G4) 및 제2 연결 라인(CL2)이 위치하고 있다.The fourth gate electrode G4 and the second connection line CL2 are positioned on the active pattern AP with the insulating layer interposed therebetween.

제4 게이트 전극(G4)은 제1 스캔 라인(SCn-1)과 연결되어 액티브 패턴(AP)의 제2 도전 영역(COA2)과 비중첩되어 있으며, 도전 물질인 금속을 포함하는 제1 게이트 영역(GA1) 및 제2 게이트 영역(GA2)을 포함한다.The fourth gate electrode G4 is connected to the first scan line SCn-1 to be non-overlapping with the second conductive region COA2 of the active pattern AP and include a first gate region including a metal, which is a conductive material. And a second gate region GA2.

제1 게이트 영역(GA1)은 제1 채널 영역(CHA1) 상에 위치하여 제1 채널 영역(CHA1)을 제2 방향으로 가로지르고 있다. 제1 게이트 영역(GA1)은 제1 스캔 라인(SCn-1)의 연장 방향인 제1 방향과 교차하는 제2 방향으로 연장되어 있음으로써, 제2 방향으로의 단부(ED)를 가지고 있다.The first gate area GA1 is positioned on the first channel area CHA1 and crosses the first channel area CHA1 in a second direction. The first gate region GA1 extends in a second direction crossing the first direction, which is the extension direction of the first scan line SCn-1, and thus has an end ED in the second direction.

제2 게이트 영역(GA2)은 제1 게이트 영역(GA1)과 이격되어 제2 채널 영역(CHA2) 상에 위치하고 있으며, 제2 채널 영역(CHA2)을 제1 방향으로 가로지르고 있다. 제2 게이트 영역(GA2)은 제1 방향으로 연장된 제1 스캔 라인(SCn-1) 상에 배치되어 있다.The second gate area GA2 is positioned on the second channel area CHA2 spaced apart from the first gate area GA1 and crosses the second channel area CHA2 in the first direction. The second gate area GA2 is disposed on the first scan line SCn-1 extending in the first direction.

제2 연결 라인(CL2)은 제4 게이트 전극(G4)의 제1 게이트 영역(GA1)의 단부(ED)와 제1 스캔 라인(SCn-1) 사이를 연결하고 있다. 이로 인해, 제2 연결 라인(CL2)은 제1 게이트 영역(GA1), 제2 게이트 영역(GA2) 및 제1 스캔 라인(SCn-1)과 함께 제2 도전 영역(COA2)을 둘러싸고 있다. 제2 연결 라인(CL2)은 제2 도전 영역(COA2)과 비중첩되어 있다.The second connection line CL2 is connected between the end ED of the first gate region GA1 of the fourth gate electrode G4 and the first scan line SCn-1. Accordingly, the second connection line CL2 surrounds the second conductive region COA2 together with the first gate region GA1, the second gate region GA2, and the first scan line SCn-1. The second connection line CL2 is not overlapped with the second conductive region COA2.

제2 연결 라인(CL2) 및 제4 게이트 전극(G4)은 제1 스캔 라인(SCn-1)과 동일한 층에 위치하고 있으며, 제2 연결 라인(CL2), 제4 게이트 전극(G4), 제1 스캔 라인(SCn-1)은 일체로 형성되어 있다. 제2 연결 라인(CL2), 제4 게이트 전극(G4), 제1 스캔 라인(SCn-1) 각각은 한 번의 포토리소그래피 공정 등을 이용해 한 번에 형성될 수 있다.The second connection line CL2 and the fourth gate electrode G4 are positioned on the same layer as the first scan line SCn-1, and the second connection line CL2, the fourth gate electrode G4, and the first The scan line SCn-1 is formed integrally. Each of the second connection line CL2, the fourth gate electrode G4, and the first scan line SCn-1 may be formed at one time using one photolithography process or the like.

즉, 제2 연결 라인(CL2) 및 제4 게이트 전극(G4)은 제2 도전 영역(COA2)과 비중첩되며, 제1 스캔 라인(SCn-1), 제1 게이트 영역(GA1), 제2 게이트 영역(GA2) 및 제2 연결 라인(CL2)은 폐루프(closed loop) 형태로 연장되어 제2 도전 영역(COA2)을 둘러싸고 있다.That is, the second connection line CL2 and the fourth gate electrode G4 are not overlapped with the second conductive region COA2, and the first scan line SCn-1, the first gate region GA1, and the second gate line G4 are not overlapped with each other. The gate area GA2 and the second connection line CL2 extend in the form of a closed loop to surround the second conductive area COA2.

이상과 같은 제4 박막 트랜지스터(T4)는 제1 연결 라인(CL1)이 제1 게이트 영역(GA1)의 단부(ED)와 제1 스캔 라인(SCn-1) 사이를 연결하고 있음으로써, 외부로부터 제1 스캔 라인(SCn-1)을 통해 정전기가 유입되더라도, 이 정전기가 제1 게이트 영역(GA1)의 단부(ED)에 집중되지 않고 제2 연결 라인(CL2)을 통해 다시 제1 스캔 라인(SCn-1)으로 이동하기 때문에, 제4 게이트 전극(G4)의 단부(ED)와 이웃하는 절연층이 파열되는 것이 억제된다.As described above, the fourth thin film transistor T4 has the first connection line CL1 connected between the end ED of the first gate region GA1 and the first scan line SCn-1. Although static electricity flows through the first scan line SCn-1, the static electricity is not concentrated at the end ED of the first gate area GA1, but again through the second connection line CL2. Since it moves to SCn-1, it is suppressed that the insulating layer adjacent to the edge part ED of the 4th gate electrode G4 is ruptured.

한편, 본 발명의 제1 실시예에서 제3 박막 트랜지스터(T3) 및 제4 박막 트랜지스터(T4) 각각은 화소(PE) 내부에 위치하고 있으나, 본 발명의 다른 실시예에서는 제3 박막 트랜지스터 또는 제4 박막 트랜지스터와 동일한 형태를 가지는 박막 트랜지스터가 게이트 구동부 또는 데이터 구동부에 위치할 수 있다.Meanwhile, in the first exemplary embodiment of the present invention, each of the third thin film transistor T3 and the fourth thin film transistor T4 is located inside the pixel PE. In another exemplary embodiment, the third thin film transistor T4 or the fourth thin film transistor T4 is disposed inside the pixel PE. The thin film transistor having the same shape as the thin film transistor may be positioned in the gate driver or the data driver.

제5 박막 트랜지스터(T5)는 구동 전원 라인(ELVDDL)과 제1 박막 트랜지스터(T1) 사이를 연결하며, 발광 제어 라인(En)과 연결된 제5 게이트 전극(G5)을 포함한다. 제5 박막 트랜지스터(T5)는 화소(PE)의 비발광기간 동안 제1 전원(ELVDD)에 연결된 구동 전원 라인(ELVDDL)과 제1 박막 트랜지스터(T1) 사이의 연결을 차단하고, 화소(PE)의 발광기간 동안 구동 전원 라인(ELVDDL)과 제1 박막 트랜지스터(T1) 사이를 연결한다. 즉, 제5 박막 트랜지스터(T5)는 화소(PE)의 스위칭 트랜지스터로서 기능한다.The fifth thin film transistor T5 connects the driving power line ELVDDL and the first thin film transistor T1 and includes a fifth gate electrode G5 connected to the emission control line En. The fifth thin film transistor T5 blocks the connection between the driving power line ELVDDL connected to the first power source ELVDD and the first thin film transistor T1 during the non-emission period of the pixel PE, and the pixel PE Is connected between the driving power supply line ELVDDL and the first thin film transistor T1 during the light emitting period of. That is, the fifth thin film transistor T5 functions as a switching transistor of the pixel PE.

제6 박막 트랜지스터(T6)는 제1 박막 트랜지스터(T1)와 유기 발광 소자(OLED)의 제1 전극(E1) 사이를 연결하며, 발광 제어 라인(En)과 연결된 제6 게이트 전극(G6)을 포함한다. 제6 박막 트랜지스터(T6)는 화소(PE)의 비발광기간 동안 제1 박막 트랜지스터(T1)와 유기 발광 소자(OLED) 사이의 연결을 차단하고, 화소(PE)의 발광기간 동안 상기 제1 박막 트랜지스터(T1)와 유기 발광 소자(OLED) 사이를 연결한다. 즉, 제6 박막 트랜지스터(T6)는 화소(PE)의 스위칭 트랜지스터로서 기능한다.The sixth thin film transistor T6 is connected between the first thin film transistor T1 and the first electrode E1 of the organic light emitting diode OLED and connects the sixth gate electrode G6 connected to the emission control line En. Include. The sixth thin film transistor T6 blocks the connection between the first thin film transistor T1 and the organic light emitting diode OLED during the non-emission period of the pixel PE and the first thin film during the light emission period of the pixel PE. The transistor T1 is connected between the organic light emitting diode OLED. That is, the sixth thin film transistor T6 functions as a switching transistor of the pixel PE.

또한, 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제3 게이트 전극(G3), 제4 게이트 전극(G4), 제5 게이트 전극(G5) 및 제6 게이트 전극(G6)은 동일한 층에 위치하고 있으며, 게이트 배선들(GW)을 형성하는 포토리소그래피 등의 한 번의 공정을 이용해 게이트 배선들(GW)과 동시에 형성될 수 있다.In addition, the first gate electrode G1, the second gate electrode G2, the third gate electrode G3, the fourth gate electrode G4, the fifth gate electrode G5, and the sixth gate electrode G6 may be formed. Located on the same layer, it may be simultaneously formed with the gate lines GW using a single process such as photolithography for forming the gate lines GW.

제1 캐패시터(C1)는 데이터 프로그래밍 기간 동안 화소(PE) 내부로 공급되는 데이터 신호를 저장하고 이를 한 프레임 동안 유지하기 위한 것으로, 제1 전원(ELVDD)과 연결된 구동 전원 라인(ELVDDL)과 초기화 전원 라인(Vinit)과 연결된 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1) 사이에 형성된다. 즉, 제1 캐패시터(C1)는 스토리지 캐패시터로 기능한다. The first capacitor C1 stores and maintains the data signal supplied to the inside of the pixel PE during the data programming period for one frame. The first capacitor C1 and the initialization power supply line ELVDDL connected to the first power supply ELVDD and the initialization power supply It is formed between the first gate electrode G1 of the first thin film transistor T1 connected to the line Vinit. That is, the first capacitor C1 functions as a storage capacitor.

제1 캐패시터(C1)는 기판(SUB) 상에 위치하며, 제1 절연층(IL1)을 사이에 두고 상호 대향하는 제1 캐패시터 전극(CE1) 및 제2 캐패시터 전극(CE2)을 포함한다.The first capacitor C1 is disposed on the substrate SUB and includes a first capacitor electrode CE1 and a second capacitor electrode CE2 which face each other with the first insulating layer IL1 interposed therebetween.

제1 캐패시터 전극(CE1)은 제4 박막 트랜지스터(T4)를 통해 초기화 전원 라인(Vinit)과 연결되어 있으며, 액티브 패턴(AP)과 동일한 층에 위치하고 있다.The first capacitor electrode CE1 is connected to the initialization power line Vinit through the fourth thin film transistor T4 and is positioned on the same layer as the active pattern AP.

제2 캐패시터 전극(CE2)은 구동 전원 라인(ELVDDL)과 연결되어 있으며, 게이트 배선들(GW)과 동일한 층에 위치하고 있다. 제2 캐패시터 전극(CE2)은 도 1에서 도시한 바와 같이, 이웃하는 화소(PE)를 가로질러 제1 방향으로 연장되어 있다.The second capacitor electrode CE2 is connected to the driving power line ELVDDL and is positioned on the same layer as the gate lines GW. As illustrated in FIG. 1, the second capacitor electrode CE2 extends in the first direction across the neighboring pixel PE.

제2 캐패시터(C2)는 유기 발광 표시 장치(1000)에서 로드로 인한 전압강하를 보상하기 위한 것으로, 제1 캐패시터(C1)의 제1 캐패시터 전극(CE1)과 제2 스캔 라인(SCn) 사이에 형성된다. 즉, 제2 캐패시터(C2)는 현재 스캔 신호의 전압 레벨이 변경될 때, 특히 현재 스캔 신호의 공급이 중단되는 시점에서 커플링 작용에 의해 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)의 전압을 상승시킴으로써, 유기 발광 표시 장치(1000) 내의 로드로 인한 전압강하를 보상하는 부스팅 캐패시터로서 기능한다.The second capacitor C2 compensates for the voltage drop due to the load in the organic light emitting diode display 1000, and is disposed between the first capacitor electrode CE1 and the second scan line SCn of the first capacitor C1. Is formed. That is, the second capacitor C2 has the first gate electrode G1 of the first thin film transistor T1 due to the coupling action when the voltage level of the current scan signal is changed, particularly when the supply of the current scan signal is stopped. Increasing the voltage of) may serve as a boosting capacitor that compensates for a voltage drop caused by a load in the organic light emitting diode display 1000.

이하, 상술한 화소(PE)의 동작을 설명한다.Hereinafter, the operation of the pixel PE described above will be described.

우선, 초기화 기간으로 설정되는 제1 기간 동안 제1 스캔 라인(SCn-1)을 통해 로우 레벨의 이전 스캔 신호가 공급된다. 그러면, 로우 레벨의 이전 스캔 신호에 대응하여 제4 박막 트랜지스터(T4)가 턴온되며, 초기화 전원 라인(Vinit)으로부터 제4 박막 트랜지스터(T4)를 통해 초기화 전원이 제1 박막 트랜지스터(T1)로 공급되어 제1 박막 트랜지스터(T1)가 초기화된다.First, a low level previous scan signal is supplied through the first scan line SCn-1 during the first period set as the initialization period. Then, the fourth thin film transistor T4 is turned on in response to the low level previous scan signal, and the initialization power is supplied from the initialization power line Vinit through the fourth thin film transistor T4 to the first thin film transistor T1. The first thin film transistor T1 is initialized.

이후, 데이터 프로그래밍 기간으로 설정되는 제2 기간 동안 제2 스캔 라인(SCn)을 통해 로우 레벨의 현재 스캔 신호가 공급된다. 그러면, 로우 레벨의 현재 스캔 신호에 대응하여 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)가 턴온된다.Thereafter, a low level current scan signal is supplied through the second scan line SCn during the second period set as the data programming period. Then, the second thin film transistor T2 and the third thin film transistor T3 are turned on in response to the low level current scan signal.

그리고, 제1 박막 트랜지스터(T1)도 제3 박막 트랜지스터(T3)에 의해 다이오드 연결되는 형태로 턴온되며, 특히 앞선 제1 기간 동안 제1 박막 트랜지스터(T1)가 초기화되었으므로 제1 박막 트랜지스터(T1)는 순방향으로 다이오드 연결된다.The first thin film transistor T1 is also turned on in a diode-connected manner by the third thin film transistor T3, and in particular, since the first thin film transistor T1 is initialized during the first period, the first thin film transistor T1 is turned on. Is diode-connected in the forward direction.

이에 의해, 데이터 라인(DAm)으로부터 공급된 데이터 신호가 제2 박막 트랜지스터(T2), 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3)를 경유하며, 이로 인해 제1 캐패시터(C1)에는 데이터 신호와 제1 박막 트랜지스터(T1)의 문턱전압의 차에 대응하는 전압이 저장된다.As a result, the data signal supplied from the data line DAm passes through the second thin film transistor T2, the first thin film transistor T1, and the third thin film transistor T3, thereby providing the first capacitor C1 to the first capacitor C1. A voltage corresponding to the difference between the data signal and the threshold voltage of the first thin film transistor T1 is stored.

이후, 현재 스캔 신호의 공급이 중단되면서 현재 스캔 신호의 전압레벨이 하이 레벨로 변경되면, 제2 캐패시터(C2)의 커플링 작용에 의해 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)에 인가되는 전압이 현재 스캔 신호의 전압 변동폭에 대응하여 변경된다. 이때, 제1 캐패시터(C1)와 제2 캐패시터(C2) 간의 차지 쉐어링에 의해 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)에 인가되는 전압이 변경되므로, 제1 게이트 전극(G1)에 인가되는 전압 변화량은 현재 스캔 신호의 전압 변동폭과 더불어, 제1 캐패시터(C1) 및 제2 캐패시터(C2) 간의 차지 쉐어링 값에 비례하여 변동된다.Subsequently, when the supply of the current scan signal is stopped and the voltage level of the current scan signal changes to a high level, the first gate electrode G1 of the first thin film transistor T1 is caused by the coupling action of the second capacitor C2. The voltage applied to is changed in correspondence with the voltage fluctuation range of the current scan signal. In this case, since the voltage applied to the first gate electrode G1 of the first thin film transistor T1 is changed by charge sharing between the first capacitor C1 and the second capacitor C2, the first gate electrode G1 is changed. The amount of voltage change applied to is changed in proportion to the charge sharing value between the first capacitor C1 and the second capacitor C2 together with the voltage fluctuation range of the current scan signal.

이후, 발광 기간으로 설정되는 제3 기간 동안 발광 제어 라인(En)으로부터 공급되는 발광 제어 신호가 하이 레벨에서 로우 레벨로 변경된다. 그러면, 제3 기간 동안 로우 레벨의 발광 제어 신호에 의해 제5 박막 트랜지스터(T5) 및 제6 박막 트랜지스터(T6)가 턴온된다. 이에 의해, 제1 전원(ELVDD)으로부터 구동 전원 라인(ELVDDL)을 통해 제5 박막 트랜지스터(T5), 제1 박막 트랜지스터(T1), 제6 박막 트랜지스터(T6) 및 유기 발광 소자(OLED)를 경유하여 제2 전원(ELVSS)으로의 경로로 구동 전류가 공급된다.Thereafter, the emission control signal supplied from the emission control line En is changed from the high level to the low level during the third period set as the emission period. Then, the fifth thin film transistor T5 and the sixth thin film transistor T6 are turned on by the low level emission control signal during the third period. As a result, the first thin film transistor T5, the first thin film transistor T1, the sixth thin film transistor T6, and the organic light emitting diode OLED are connected from the first power supply ELVDD through the driving power line ELVDDL. The driving current is supplied to the path to the second power supply ELVSS.

이러한 구동 전류는 제1 박막 트랜지스터(T1)에 의해 제어되는 것으로서, 제1 박막 트랜지스터(T1)는 자신의 제1 게이트 전극(G1)에 공급되는 전압에 대응하는 크기의 구동 전류를 발생시킨다. 이때, 상술한 제2 기간 동안 제1 캐패시터(C1)에는 제1 박막 트랜지스터(T1)의 문턱전압이 반영된 전압이 저장되었으므로, 제3 기간 동안 제1 트랜지스터(T1)의 문턱전압이 보상된다.The driving current is controlled by the first thin film transistor T1, and the first thin film transistor T1 generates a driving current having a magnitude corresponding to a voltage supplied to its first gate electrode G1. In this case, since the voltage reflecting the threshold voltage of the first thin film transistor T1 is stored in the first capacitor C1 during the second period, the threshold voltage of the first transistor T1 is compensated for during the third period.

이상과 같이, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(1000)는 듀얼(dual) 게이트 영역을 가지는 제3 박막 트랜지스터(T3)의 제3 게이트 전극(G3) 및 제4 박막 트랜지스터(T4)의 제4 게이트 전극(G4) 각각을 포함하더라도, 제1 연결 라인(CL1) 및 제2 연결 라인(CL2) 각각이 제3 게이트 전극(G3)의 단부(ED) 및 제4 게이트 전극(G4)의 단부(ED) 각각을 제2 스캔 라인(SCn) 및 제1 스캔 라인(SCn-1) 각각과 연결하고 있음으로써, 외부로부터 제2 스캔 라인(SCn) 및 제1 스캔 라인(SCn-1) 각각을 통해 정전기가 유입되더라도, 이 정전기가 제3 게이트 전극(G3)의 단부(ED) 및 제4 게이트 전극(G4)의 단부(ED) 각각에 집중되지 않고 제1 연결 라인(CL1) 및 제2 연결 라인(CL2) 각각을 통해 다시 제2 스캔 라인(SCn) 및 제1 스캔 라인(SCn-1) 각각으로 이동하기 때문에, 제3 게이트 전극(G3)의 단부(ED) 및 제4 게이트 전극(G4)의 단부(ED) 각각과 이웃하는 절연층이 파열되는 것이 억제된다.As described above, the organic light emitting diode display 1000 according to the first exemplary embodiment may include the third gate electrode G3 and the fourth thin film transistor (T3) of the third thin film transistor T3 having a dual gate region. Even though each of the fourth gate electrodes G4 of T4 is included, each of the first connection line CL1 and the second connection line CL2 may have an end ED and a fourth gate electrode of the third gate electrode G3. Each end ED of G4 is connected to each of the second scan line SCn and the first scan line SCn-1, whereby the second scan line SCn and the first scan line SCn− are externally connected. 1) Even if static electricity flows through each of them, the static electricity is not concentrated at each of the end ED of the third gate electrode G3 and the end ED of the fourth gate electrode G4, and thus, the first connection line CL1. And an end ED of the third gate electrode G3, because the second connection line CL2 moves back to the second scan line SCn and the first scan line SCn-1 through each of the second connection lines CL2. And the breakdown of the insulating layer adjacent to each of the ends ED of the fourth gate electrode G4 is suppressed.

즉, 정전기에 의해 제3 게이트 전극(G3) 및 제4 게이트 전극(G4) 각각이 다른 구성과 단락되는 것이 억제된 제3 박막 트랜지스터(T3) 및 제4 박막 트랜지스터(T4)가 제공됨으로써, 정전기에 대해 강건한 유기 발광 표시 장치(1000)가 제공된다.That is, since the third thin film transistor T3 and the fourth thin film transistor T4 are suppressed from being short-circuited with each other in the third gate electrode G3 and the fourth gate electrode G4 by the static electricity, the static electricity is provided. An organic light emitting display device 1000 that is robust against the present invention is provided.

이하, 도 5 내지 도 7을 참조하여 본 발명의 제2 실시예에 따른 유기 발광 표시 장치를 설명한다. 이하에서, 연결 라인은 제3 연결 라인 및 제4 연결 라인 각각을 의미한다.Hereinafter, an organic light emitting diode display according to a second exemplary embodiment of the present invention will be described with reference to FIGS. 5 to 7. Hereinafter, the connection line means each of the third and fourth connection lines.

이하, 제1 실시예와 구별되는 특징적인 부분만 발췌하여 설명하며, 설명이 생략된 부분은 제1 실시예에 따른다. 그리고, 본 발명의 제2 실시예에서는 설명의 편의를 위하여 동일한 구성요소에 대하여는 본 발명의 제1 실시예와 동일한 참조번호를 사용하여 설명한다.Hereinafter, only the characteristic parts distinguished from the first embodiment will be described and described, and the descriptions thereof will be omitted according to the first embodiment. In addition, in the second embodiment of the present invention, for the convenience of description, the same components are described with the same reference numerals as in the first embodiment of the present invention.

도 5는 본 발명의 제2 실시예에 따른 유기 발광 표시 장치의 화소를 나타낸 배치도이다. 도 6은 도 5의 B 부분을 확대한 도면이다. 도 7은 도 6의 Ⅶ-Ⅶ을 따른 단면도이다.5 is a layout view illustrating pixels of an organic light emitting diode display according to a second exemplary embodiment of the present invention. FIG. 6 is an enlarged view of a portion B of FIG. 5. 7 is a cross-sectional view taken along the line VIII-VIII of FIG. 6.

제3 박막 트랜지스터(T3)는 액티브 패턴(AP), 제3 게이트 전극(G3) 및 제3 연결 라인(CL3)을 포함한다.The third thin film transistor T3 includes an active pattern AP, a third gate electrode G3, and a third connection line CL3.

제3 연결 라인(CL3)은 제3 게이트 전극(G3)의 제1 게이트 영역(GA1)의 단부(ED)와 제2 스캔 라인(SCn) 사이를 연결하고 있다. 이로 인해, 제3 연결 라인(CL3)은 제1 게이트 영역(GA1), 제2 게이트 영역(GA2) 및 제2 스캔 라인(SCn)과 함께 제2 도전 영역(COA2)을 둘러싸고 있다. 제3 연결 라인(CL3)은 제2 도전 영역(COA2)과 비중첩되어 있다.The third connection line CL3 is connected between the end ED of the first gate region GA1 of the third gate electrode G3 and the second scan line SCn. Accordingly, the third connection line CL3 surrounds the second conductive region COA2 together with the first gate region GA1, the second gate region GA2, and the second scan line SCn. The third connection line CL3 is not overlapped with the second conductive region COA2.

제3 연결 라인(CL3)은 제3 게이트 전극(G3) 및 제2 스캔 라인(SCn)과 다른 층에 위치하고 있으며, 서로 다른 접촉홀(CH)을 통해 제3 게이트 전극(G3)의 단부(ED)와 제2 스캔 라인(SCn) 사이를 연결하고 있다.The third connection line CL3 is positioned on a different layer from the third gate electrode G3 and the second scan line SCn, and ends ED of the third gate electrode G3 through different contact holes CH. ) And the second scan line SCn.

이상과 같은 제3 박막 트랜지스터(T3)는 제3 연결 라인(CL3)이 제1 게이트 영역(GA1)의 단부(ED)와 제2 스캔 라인(SCn) 사이를 연결하고 있음으로써, 외부로부터 제2 스캔 라인(SCn)을 통해 정전기가 유입되더라도, 이 정전기가 제1 게이트 영역(GA1)의 단부(ED)에 집중되지 않고 제3 연결 라인(CL3)을 통해 다시 제2 스캔 라인(SCn)으로 이동하기 때문에, 제3 게이트 전극(G3)의 단부(ED)와 이웃하는 절연층이 파열되는 것이 억제된다.In the third thin film transistor T3 as described above, the third connection line CL3 is connected between the end ED of the first gate region GA1 and the second scan line SCn. Even when static electricity flows through the scan line SCn, the static electricity does not concentrate on the end ED of the first gate area GA1, but moves back to the second scan line SCn through the third connection line CL3. Therefore, the rupture of the insulating layer adjacent to the end ED of the third gate electrode G3 is suppressed.

또한, 제3 연결 라인(CL3)이 제3 게이트 전극(G3) 및 제2 스캔 라인(SCn)과 다른 층에 위치하고 있음으로써, 제3 연결 라인(CL3)이 위치할 부분을 3차원적으로 설정할 수 있기 때문에, 전체적인 제3 박막 트랜지스터(T3)의 구성 및 제3 박막 트랜지스터(T3)의 주변에 위치하는 다른 구성 각각의 배치를 용이하게 설정할 수 있다.In addition, since the third connection line CL3 is located on a different layer from the third gate electrode G3 and the second scan line SCn, a portion in which the third connection line CL3 is to be located in three dimensions is set. Therefore, the arrangement of each of the entire third thin film transistor T3 and other arrangements located around the third thin film transistor T3 can be easily set.

제4 박막 트랜지스터(T4)는 액티브 패턴(AP), 제4 게이트 전극(G4) 및 제4 연결 라인(CL4)을 포함한다.The fourth thin film transistor T4 includes an active pattern AP, a fourth gate electrode G4, and a fourth connection line CL4.

제4 연결 라인(CL4)은 제4 게이트 전극(G4)의 제1 게이트 영역(GA1)의 단부(ED)와 제1 스캔 라인(SCn-1) 사이를 연결하고 있다. 이로 인해, 제4 연결 라인(CL4)은 제1 게이트 영역(GA1), 제2 게이트 영역(GA2) 및 제1 스캔 라인(SCn-1)과 함께 제2 도전 영역(COA2)을 둘러싸고 있다. 제2 연결 라인(CL2)은 제2 도전 영역(COA2)과 비중첩되어 있다.The fourth connection line CL4 is connected between the end ED of the first gate region GA1 of the fourth gate electrode G4 and the first scan line SCn-1. Therefore, the fourth connection line CL4 surrounds the second conductive region COA2 together with the first gate region GA1, the second gate region GA2, and the first scan line SCn-1. The second connection line CL2 is not overlapped with the second conductive region COA2.

제4 연결 라인(CL4) 및 제4 게이트 전극(G4)은 제1 스캔 라인(SCn-1)과 다른 층에 위치하고 있으며, 서로 다른 접촉홀(CH)을 통해 제4 게이트 전극(G4)의 단부(ED)와 제1 스캔 라인(SCn-1) 사이를 연결하고 있다.The fourth connection line CL4 and the fourth gate electrode G4 are positioned on a different layer from the first scan line SCn-1 and end portions of the fourth gate electrode G4 through different contact holes CH. The ED and the first scan line SCn-1 are connected to each other.

이상과 같은 제4 박막 트랜지스터(T4)는 제1 연결 라인(CL1)이 제1 게이트 영역(GA1)의 단부(ED)와 제1 스캔 라인(SCn-1) 사이를 연결하고 있음으로써, 외부로부터 제1 스캔 라인(SCn-1)을 통해 정전기가 유입되더라도, 이 정전기가 제1 게이트 영역(GA1)의 단부(ED)에 집중되지 않고 제2 연결 라인(CL2)을 통해 다시 제1 스캔 라인(SCn-1)으로 이동하기 때문에, 제4 게이트 전극(G4)의 단부(ED)와 이웃하는 절연층이 파열되는 것이 억제된다.As described above, the fourth thin film transistor T4 has the first connection line CL1 connected between the end ED of the first gate region GA1 and the first scan line SCn-1. Although static electricity flows through the first scan line SCn-1, the static electricity is not concentrated at the end ED of the first gate area GA1, but again through the second connection line CL2. Since it moves to SCn-1, it is suppressed that the insulating layer adjacent to the edge part ED of the 4th gate electrode G4 is ruptured.

또한, 제4 연결 라인(CL4)이 제4 게이트 전극(G4) 및 제1 스캔 라인(SCn-1)과 다른 층에 위치하고 있음으로써, 제4 연결 라인(CL4)이 위치할 부분을 3차원적으로 설정할 수 있기 때문에, 전체적인 제4 박막 트랜지스터(T4)의 구성 및 제4 박막 트랜지스터(T4)의 주변에 위치하는 다른 구성 각각의 배치를 용이하게 설정할 수 있다.In addition, since the fourth connection line CL4 is positioned on a different layer from the fourth gate electrode G4 and the first scan line SCn-1, the portion where the fourth connection line CL4 is to be positioned is three-dimensional. Since it can be set to, the arrangement of the overall fourth thin film transistor T4 and other arrangements located around the fourth thin film transistor T4 can be easily set.

이상과 같이, 본 발명의 제2 실시예에 따른 유기 발광 표시 장치(1002)는 듀얼(dual) 게이트 영역을 가지는 제3 박막 트랜지스터(T3)의 제3 게이트 전극(G3) 및 제4 박막 트랜지스터(T4)의 제4 게이트 전극(G4) 각각을 포함하더라도, 제1 연결 라인(CL1) 및 제2 연결 라인(CL2) 각각이 제3 게이트 전극(G3)의 단부(ED) 및 제4 게이트 전극(G4)의 단부(ED) 각각을 제2 스캔 라인(SCn) 및 제1 스캔 라인(SCn-1) 각각과 연결하고 있음으로써, 외부로부터 제2 스캔 라인(SCn) 및 제1 스캔 라인(SCn-1) 각각을 통해 정전기가 유입되더라도, 이 정전기가 제3 게이트 전극(G3)의 단부(ED) 및 제4 게이트 전극(G4)의 단부(ED) 각각에 집중되지 않고 제1 연결 라인(CL1) 및 제2 연결 라인(CL2) 각각을 통해 다시 제2 스캔 라인(SCn) 및 제1 스캔 라인(SCn-1) 각각으로 이동하기 때문에, 제3 게이트 전극(G3)의 단부(ED) 및 제4 게이트 전극(G4)의 단부(ED) 각각과 이웃하는 절연층이 파열되는 것이 억제된다.As described above, the organic light emitting diode display 1002 according to the second exemplary embodiment of the present invention includes the third gate electrode G3 and the fourth thin film transistor (T3) of the third thin film transistor T3 having a dual gate region. Even though each of the fourth gate electrodes G4 of T4 is included, each of the first connection line CL1 and the second connection line CL2 may have an end ED and a fourth gate electrode of the third gate electrode G3. Each end ED of G4 is connected to each of the second scan line SCn and the first scan line SCn-1, whereby the second scan line SCn and the first scan line SCn− are externally connected. 1) Even if static electricity flows through each of them, the static electricity is not concentrated at each of the end ED of the third gate electrode G3 and the end ED of the fourth gate electrode G4, and thus, the first connection line CL1. And an end ED of the third gate electrode G3, because the second connection line CL2 moves back to the second scan line SCn and the first scan line SCn-1 through each of the second connection lines CL2. And the breakdown of the insulating layer adjacent to each of the ends ED of the fourth gate electrode G4 is suppressed.

즉, 정전기에 의해 제3 게이트 전극(G3) 및 제4 게이트 전극(G4) 각각이 다른 구성과 단락되는 것이 억제된 제3 박막 트랜지스터(T3) 및 제4 박막 트랜지스터(T4)가 제공됨으로써, 정전기에 대해 강건한 유기 발광 표시 장치(1002)가 제공된다.That is, since the third thin film transistor T3 and the fourth thin film transistor T4 are suppressed from being short-circuited with each other in the third gate electrode G3 and the fourth gate electrode G4 by the static electricity, the static electricity is provided. An organic light emitting display device 1002 is provided that is robust against the present invention.

또한, 본 발명의 제2 실시예에 따른 유기 발광 표시 장치(1002)는 제3 연결 라인(CL3)이 제3 게이트 전극(G3) 및 제2 스캔 라인(SCn)과 다른 층에 위치하고 있음으로써, 제3 연결 라인(CL3)이 위치할 부분을 3차원적으로 설정할 수 있기 때문에, 전체적인 제3 박막 트랜지스터(T3)의 구성 및 제3 박막 트랜지스터(T3)의 주변에 위치하는 다른 구성 각각의 배치를 용이하게 설정할 수 있다.Also, in the organic light emitting diode display 1002 according to the second exemplary embodiment, the third connection line CL3 is positioned on a different layer from the third gate electrode G3 and the second scan line SCn. Since the part where the third connection line CL3 is to be located can be set three-dimensionally, the arrangement of the overall configuration of the third thin film transistor T3 and the other configurations located around the third thin film transistor T3 may be adjusted. It can be set easily.

또한, 본 발명의 제2 실시예에 따른 유기 발광 표시 장치(1002)는 제4 연결 라인(CL4)이 제4 게이트 전극(G4) 및 제1 스캔 라인(SCn-1)과 다른 층에 위치하고 있음으로써, 제4 연결 라인(CL4)이 위치할 부분을 3차원적으로 설정할 수 있기 때문에, 전체적인 제4 박막 트랜지스터(T4)의 구성 및 제4 박막 트랜지스터(T4)의 주변에 위치하는 다른 구성 각각의 배치를 용이하게 설정할 수 있다.Also, in the organic light emitting diode display 1002 according to the second exemplary embodiment, the fourth connection line CL4 is positioned on a different layer from the fourth gate electrode G4 and the first scan line SCn-1. As a result, since the portion where the fourth connection line CL4 is to be located can be set three-dimensionally, each of the overall configuration of the fourth thin film transistor T4 and the other components positioned around the fourth thin film transistor T4 The arrangement can be easily set.

즉, 제3 연결 라인(CL3) 및 제4 연결 라인(CL4) 각각이 제3 게이트 전극(G3) 및 제4 게이트 전극(G4) 각각과 다른 층에 위치함으로써, 전체적인 화소(PE)의 구성을 용이하게 설정할 수 있기 때문에, 전체적인 화소(PE)의 크기를 줄여 설정된 면적에 더 많은 개수의 화소(PE)를 배치할 수 있는 고해상도 유기 발광 표시 장치(1002)가 제공된다.That is, since each of the third and fourth connection lines CL3 and CL4 is positioned on a different layer from each of the third and fourth gate electrodes G3 and G4, the overall configuration of the pixel PE is achieved. Since it can be set easily, the high resolution organic light emitting display device 1002 is provided which can reduce the size of the entire pixel PE and place more pixels PE in the set area.

본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.Although the present invention has been described through the preferred embodiments as described above, the present invention is not limited thereto and various modifications and variations are possible without departing from the spirit and scope of the claims set out below. Those in the technical field to which they belong will easily understand.

게이트 전극(G3, G4), 연결 라인(CL1, CL2, CL3, CL4)Gate electrodes G3 and G4, connection lines CL1, CL2, CL3, CL4

Claims (13)

스캔 라인으로부터 연장되어 단부를 가지는 게이트 전극;
상기 게이트 전극의 상기 단부와 상기 스캔 라인 사이를 연결하는 연결 라인; 및
상기 게이트 전극과 대응하여 상기 게이트 전극과 다른 층에 위치하며, 제1 도전 영역, 상기 제1 도전 영역과 이웃하는 제1 채널 영역, 상기 제1 채널 영역을 사이에 두고 상기 제1 도전 영역과 이격된 제2 도전 영역, 상기 제2 도전 영역을 사이에 두고 상기 제1 채널 영역과 이격된 제2 채널 영역, 상기 제2 채널 영역을 사이에 두고 상기 제2 도전 영역과 이격된 제3 도전 영역을 포함하는 액티브 패턴
을 포함하고,
상기 게이트 전극은,
상기 액티브 패턴 상에 위치하며, 상기 제1 채널 영역을 가로지르는 제1 게이트 영역; 및
상기 액티브 패턴 상에 위치하며, 상기 제2 채널 영역을 가로지르는 제2 게이트 영역
을 포함하며,
상기 연결 라인은 상기 제1 게이트 영역 및 상기 제2 게이트 영역 중 하나의 상기 단부와 상기 스캔 라인을 연결하며, 상기 제1 게이트 영역, 상기 제2 게이트 영역, 및 상기 스캔 라인과 함께 상기 제2 도전 영역을 둘러싸는 박막 트랜지스터.A gate electrode extending from the scan line and having an end portion;
A connection line connecting the end of the gate electrode and the scan line; And
A first conductive region, a first channel region adjacent to the first conductive region, and a first channel region interposed therebetween and positioned on a different layer from the gate electrode to correspond to the gate electrode; The second conductive region, the second channel region spaced apart from the first channel region with the second conductive region therebetween, and the third conductive region spaced apart from the second conductive region with the second channel region interposed therebetween. Contains active pattern
Including,
The gate electrode,
A first gate region on the active pattern and crossing the first channel region; And
A second gate region disposed on the active pattern and crossing the second channel region;
Including;
The connection line connects the scan line and the end of one of the first gate region and the second gate region, and the second conductive portion together with the first gate region, the second gate region, and the scan line. Thin film transistors surrounding the area. 삭제delete 제1항에서,
상기 스캔 라인, 상기 제1 게이트 영역, 상기 제2 게이트 영역, 및 상기 연결 라인은 폐루프(closed loop) 형태로 연장되는 박막 트랜지스터.In claim 1,
The scan line, the first gate region, the second gate region, and the connection line extend in a closed loop form. 제3항에서,
상기 게이트 전극은 상기 제2 도전 영역과 비중첩되는 박막 트랜지스터.In claim 3,
The gate electrode is non-overlapping with the second conductive region. 제1항에서,
상기 제1 도전 영역, 상기 제2 도전 영역, 상기 제3 도전 영역 각각은 도전 물질로 형성되며,
상기 제1 채널 영역 및 상기 제2 채널 영역은 각각은 반도체 물질로 형성되는 박막 트랜지스터.In claim 1,
Each of the first conductive region, the second conductive region, and the third conductive region is formed of a conductive material.
The first channel region and the second channel region are each formed of a semiconductor material. 제5항에서,
상기 액티브 패턴은 폴리 실리콘(poly silicon)을 포함하며,
상기 게이트 전극은 금속을 포함하는 박막 트랜지스터.In claim 5,
The active pattern includes poly silicon,
The gate electrode includes a thin film transistor. 제6항에서,
상기 제1 도전 영역, 상기 제2 도전 영역, 상기 제3 도전 영역 각각에는 이온이 도핑(doping)된 박막 트랜지스터.In claim 6,
The thin film transistor of which the ions are doped in each of the first conductive region, the second conductive region, and the third conductive region. 제1항에서,
상기 제2 도전 영역은 한번 이상 절곡된 형태를 가지는 박막 트랜지스터.In claim 1,
The thin film transistor has a form in which the second conductive region is bent at least once. 제1항에서,
상기 게이트 전극 및 상기 연결 라인은 상기 스캔 라인과 동일한 층에 위치하는 박막 트랜지스터.In claim 1,
And the gate electrode and the connection line are on the same layer as the scan line. 제1항에서,
상기 연결 라인은 상기 게이트 전극 및 상기 스캔 라인과 다른 층에 위치하는 박막 트랜지스터.In claim 1,
And the connection line is on a different layer from the gate electrode and the scan line. 제10항에서,
상기 연결 라인은 서로 다른 접촉홀을 통해 상기 게이트 전극의 상기 단부와 상기 스캔 라인 사이를 연결하는 박막 트랜지스터.In claim 10,
And the connection line connects the end of the gate electrode and the scan line through different contact holes. 기판;
상기 기판 상에 위치하는 유기 발광 소자; 및
상기 유기 발광 소자와 연결되는 제1항, 제3항 내지 제11항 중 어느 한 항에 따른 박막 트랜지스터
를 포함하는 유기 발광 표시 장치.Board;
An organic light emitting element positioned on the substrate; And
The thin film transistor of claim 1, wherein the thin film transistor is connected to the organic light emitting device.
An organic light emitting display device comprising a. 제12항에서,
상기 유기 발광 소자는,
상기 박막 트랜지스터와 연결되는 제1 전극;
상기 제1 전극 상에 위치하는 유기 발광층; 및
상기 유기 발광층 상에 위치하는 제2 전극
을 포함하는 유기 발광 표시 장치.In claim 12,
The organic light emitting device,
A first electrode connected to the thin film transistor;
An organic light emitting layer on the first electrode; And
A second electrode on the organic light emitting layer
An organic light emitting display device comprising a.
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