KR102050281B1

KR102050281B1 - Memory apparatus and method for reading data

Info

Publication number: KR102050281B1
Application number: KR1020170119754A
Authority: KR
Inventors: 공배선; 마루프 나임
Original assignee: 성균관대학교산학협력단
Priority date: 2017-09-18
Filing date: 2017-09-18
Publication date: 2019-11-29
Also published as: KR20190031824A

Abstract

메모리 셀, 메모리 셀의 출력값에 따라 제 1 전압 또는 제 2 전압을 선택적으로 출력하는 전압 출력부, 제어 신호와 연결되는 제 1 단자, 전압 출력부와 연결되는 제 2 단자 및 비-판독 기간에 제 1 전압과 제 2 전압 사이의 전압인 제 3 전압으로 충전되는 제 3 단자가 포함된 스위치를 포함하고, 스위치는, 판독 기간을 나타내는 제어 신호가 제 1 단자로 수신되면 제 2 단자와 제 3 단자간에 전류가 흐를 수 있는 선로를 형성하는 메모리 장치 및 해당 메모리 장치로부터 데이터를 판독하는 방법이 개시된다. A memory cell, a voltage output part for selectively outputting a first voltage or a second voltage according to an output value of the memory cell, a first terminal connected with a control signal, a second terminal connected with a voltage output part, and a non-reading period. A switch including a third terminal charged with a third voltage that is a voltage between the first voltage and the second voltage, wherein the switch includes a second terminal and a third terminal when a control signal indicating a reading period is received at the first terminal; Disclosed are a memory device forming a line through which a current can flow, and a method of reading data from the memory device.

Description

메모리 장치 및 판독 방법{Memory apparatus and method for reading data}Memory apparatus and method for reading data

본 발명은 메모리 장치 및 메모리 장치의 데이터를 판독하는 방법에 관한 것으로, 특히, SRAM(Static Random Access Memory) 메모리 장치와 SRAM 메모리 장치에서 전력 소모를 감소시키면서 효율적으로 데이터를 판독하는 방법에 관한 것이다. The present invention relates to a memory device and a method of reading data of the memory device, and more particularly, to a method of efficiently reading data while reducing power consumption in a static random access memory (SRAM) memory device and an SRAM memory device.

정보 통신 기술의 발전과 메모리 집적 기술의 발전은 더 작고, 더 강력한 디바이스의 등장을 초래하였다. 일 예로, 모바일 단말의 보급이 전 세계적으로 급속도로 확대되고 있다. 이러한, 모바일 단말은 무선 네트워크를 통하여 음성 및 데이터 패킷을 전송하는 것 뿐 만 아니라, 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 레코더 및 오디어 플레이어 등과 같은 다양한 어플리케이션이 탑재되어 사용자에게 다양한 서비스를 제공하고 있다. Advances in information and communication technologies and memory integration have resulted in the emergence of smaller, more powerful devices. For example, the spread of mobile terminals is rapidly expanding worldwide. The mobile terminal not only transmits voice and data packets through a wireless network, but also includes various applications such as digital still cameras, digital video cameras, digital recorders, and audio players to provide various services to users. .

모바일 단말의 사용자들은 모바일 단말이 낮은 전력을 소비하면서(즉, 긴 베터리 수명을 유지하면서) 높은 성능을 제공할 것을 기대한다. 그러나, 모바일 단말에 제공되는 전압을 낮추게 되면 SRAM 셀에서 소비되는 전력이 감소할 수 있으나, SRAM 메모리 셀의 성능이 감소할 수 있다. 이는, SRAM셀에 공급되는 전압의 크기는 판독 안정성(즉, SRAM셀에 저장된 값이 잡음에 의하여 손상되기 쉬운 경우)에 영향을 미칠 수 있기 때문이다. 반면, 공급 전압을 높이게 되면 SRAM셀에서 소비되는 전력이 증가하므로, 판독 안정성을 유지하면서 메모리 셀에서의 소비 전력을 감소시킬 수 있는 메모리 장치 및 판독 기술이 필요하다. Users of mobile terminals expect their mobile terminals to provide high performance while consuming low power (ie, maintaining long battery life). However, lowering the voltage provided to the mobile terminal may reduce power consumed in the SRAM cell, but may decrease the performance of the SRAM memory cell. This is because the magnitude of the voltage supplied to the SRAM cell can affect read stability (i.e., if the value stored in the SRAM cell is susceptible to damage by noise). On the other hand, increasing the supply voltage increases the power consumed in the SRAM cell, and thus requires a memory device and a read technology capable of reducing power consumption in the memory cell while maintaining read stability.

상기의 문제점을 해결하기 위한 본 발명의 목적은, 비판독 기간동안 판독 라인의 전압을 1/2Vdd로 충전함으로서 메모리 셀에서의 소비 전력을 감소키는 메모리 장치 및 데이터 판독 기술을 제공하는 것이다. SUMMARY OF THE INVENTION An object of the present invention for solving the above problem is to provide a memory device and a data reading technique that reduce power consumption in a memory cell by charging the voltage of the read line to 1 / 2Vdd during the non-reading period.

본 발명의 다른 목적은, 판독 기간동안 판독 라인과 메모리 셀의 출력값을 연결하는 스위치의 동작 전압을 Vdd이상으로 유지함으로서 판독 라인의 빠른 전압 변화를 유도함으로서 메모리 셀의 성능을 향상시키는 메모리 장치 및 데이터 판독 기술을 제공하는 것이다. Another object of the present invention is to provide a memory device and data for improving the performance of a memory cell by inducing a rapid voltage change of the read line by maintaining the operating voltage of the switch connecting the read line and the output value of the memory cell to Vdd or higher during the read period. To provide a reading technique.

본 발명의 다른 목적은, 비-판독 기간 동안 판독 라인을 연결하는 스위치 양단의 전위차를 줄여 누설 전류를 감소시키는 메모리 장치 및 데이터 판독 기술을 제공하는 것이다. It is another object of the present invention to provide a memory device and a data read technique that reduce leakage current by reducing the potential difference across the switch connecting the read lines during the non-read period.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제(들)로 제한되지 않으며, 언급되지 않은 또 다른 과제(들)은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the problem (s) mentioned above, and other object (s) not mentioned will be clearly understood by those skilled in the art from the following description.

상기의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 장치는, 메모리 셀; 상기 메모리 셀의 출력값에 따라 제 1 전압 또는 제 2 전압을 선택적으로 출력하는 전압 출력부; 및 제어 신호와 연결되는 제 1 단자, 상기 전압 출력부와 연결되는 제 2 단자 및 비-판독 기간에 상기 제 1 전압과 상기 제 2 전압 사이의 전압인 제 3 전압으로 충전되는 제 3 단자가 포함된 스위치를 포함하고, 상기 스위치는, 판독 기간을 나타내는 제어 신호가 상기 제 1 단자로 수신되면 상기 제 2 단자와 상기 제 3 단자간에 전류가 흐를 수 있는 선로를 형성하는 것이다. Memory device according to an embodiment of the present invention for achieving the above object, a memory cell; A voltage output unit selectively outputting a first voltage or a second voltage according to an output value of the memory cell; And a third terminal connected with a control signal, a second terminal connected with the voltage output unit, and a third terminal charged with a third voltage which is a voltage between the first voltage and the second voltage in a non-reading period. And a switch, wherein the switch forms a line through which current can flow between the second terminal and the third terminal when a control signal indicating a reading period is received at the first terminal.

상기 제 3 전압은, 상기 제 1 전압과 상기 제 2 전압의 평균 값일 수 있다. The third voltage may be an average value of the first voltage and the second voltage.

메모리 장치는, 상기 제 3 단자에 연결된 캐패시터를 더 포함할 수 있다. The memory device may further include a capacitor connected to the third terminal.

상기 전압 출력부는, 상기 메모리 셀의 출력 값이 제 1 논리 값일 때 상기 제 1 전압을 출력하고, 상기 메모리 셀의 출력 값이 상기 제 1 논리 값보다 큰 제 2 논리 값일 때 상기 제 1 전압 보다 작은 제 2 전압을 출력하는 인버터를 포함할 수 있다. The voltage output unit outputs the first voltage when the output value of the memory cell is a first logic value and is less than the first voltage when the output value of the memory cell is a second logic value that is greater than the first logic value. It may include an inverter for outputting a second voltage.

상기 스위치는, 게이트 단자로 제 1 제어 신호를 수신하는 pMOSFET 및 게이트 단자로 제 2 제어 신호를 수신하는 nMOSFET을 포함할 수 있다. The switch may include a pMOSFET receiving a first control signal at a gate terminal and an nMOSFET receiving a second control signal at a gate terminal.

상기 제 1 제어 신호는, 상기 판독 기간 동안, 상기 제 1 전압보다 큰 전압 값을 가질 수 있다. The first control signal may have a voltage value greater than the first voltage during the read period.

상기 전압 출력부는, 상기 판독 기간 동안 상기 메모리 셀의 출력값에 따라 상기 제 1 전압 또는 상기 제 2 전압을 선택적으로 출력하고, 상기 비-판독 기간 동안 상기 메모리 셀의 출력 값과 무관하게 상기 제 3 전압을 출력할 수 있다. The voltage output unit selectively outputs the first voltage or the second voltage according to the output value of the memory cell during the read period, and the third voltage regardless of the output value of the memory cell during the non-read period. You can output

상기 메모리 셀은, SRAM(Static Random Access Memory)일 수 있다. The memory cell may be a static random access memory (SRAM).

상기의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 데이터 판독 방법은, 메모리 셀; 상기 메모리 셀의 출력값에 따라 제 1 전압 또는 제 2 전압을 선택적으로 출력하는 전압 출력부; 및 판독 기간을 나타내는 제어 신호가 입력되면 상기 전압 출력부와 데이터를 판독하기 위한 판독 라인간에 전류가 흐를 수 있는 선로를 형성하는 스위치를 포함하는 메모리 장치에서 데이터를 판독하는 방법에 있어서, 비-판독 기간에 상기 판독 라인의 전압을 상기 제 1 전압과 상기 제 2 전압 사이의 전압인 제 3 전압으로 충전하는 단계; 상기 판독 기간을 나타내는 제어 신호를 상기 스위치에 인가하는 단계; 및 상기 판독 라인에서의 전압 변화에 따라 상기 메모리 셀에서 출력된 데이터 값을 결정하는 단계를 포함하는 것이다. A data reading method according to an embodiment of the present invention for achieving the above object is a memory cell; A voltage output unit selectively outputting a first voltage or a second voltage according to an output value of the memory cell; And a switch forming a line through which a current can flow between the voltage output unit and a read line for reading data when a control signal indicating a read period is input, the method of reading data in a memory device. Charging a voltage of the read line to a third voltage in a period, the voltage being between the first voltage and the second voltage; Applying a control signal representing the read period to the switch; And determining a data value output from the memory cell according to the voltage change in the read line.

본 발명의 일 실시예에서는 비-판독 기간 동안 판독 라인의 전압을 Vdd/2로 충전하고, 판독 기간 동안 판독 라인의 전압 변화를 관찰하여 저장된 데이터를 확인함으로서, 데이터 판독시 소비 전력을 줄어든다. In one embodiment of the present invention, the voltage of the read line is charged to Vdd / 2 during the non-read period, and the stored data is checked by observing the voltage change of the read line during the read period, thereby reducing power consumption during data read.

또한, 본 발명의 일 실시예에서는 비-판독 기간 동안 전압 출력부에서 출력되는 전압은 저장된 데이터에 상관없이 Vdd/2로 출력함으로서 비-판독 기간에 판독 라인을 통한 누설 전류가 감소된다. Further, in one embodiment of the present invention, the voltage output from the voltage output unit during the non-reading period is output at Vdd / 2 regardless of the stored data, thereby reducing the leakage current through the read line in the non-reading period.

또한, 본 발명의 일 실시예에서는 판독 기간동안 판독 라인과 연결된 복수의 스위치를 통하여 전류(또는 전하)를 이동시키고, 스위치에 인가되는 제어 전압을 Vdd보다 크게함으로서 전류(또는 전하)의 이동을 빠르게하여 판독 라인에서의 전압 변화를 빠르게한다. In addition, in one embodiment of the present invention, the current (or charge) is moved quickly by moving the current (or charge) through a plurality of switches connected to the read line during the read period, and by making the control voltage applied to the switch larger than Vdd. Speed up the voltage change in the read line by.

도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)에 관한 블록도를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 메모리 셀(110)에 관한 블록도를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 전압 출력부(120)에 관한 블록도를 나타낸다.
도 4a는 비-판독 기간 동안 전압 출력부(120)의 소자들의 동작에 관한 일 예이다.
도 4b는 비-판독 기간 동안 전압 출력부(120)의 소자들의 동작에 관한 다른 예이다.
도 5는 본 발명의 일 실시예에 따른 스위치(130)에 관한 블록도를 나타낸다.
도 6은 본 발명의 일 실시예에 따른 전압 출력부(120) 및 스위치(130)의 각 노드에서의 신호를 나타낸다.
도 7는 본 발명의 일 실시예에 따른 데이터 판독 방법에 관한 흐름도를 나타낸다. 1 is a block diagram of a memory device 100 according to an embodiment of the present invention.
2 illustrates a block diagram of a memory cell 110 in accordance with an embodiment of the present invention.
3 is a block diagram of the voltage output unit 120 according to an embodiment of the present invention.
4A is an example of the operation of elements of voltage output unit 120 during a non-reading period.
4B is another example of the operation of the elements of voltage output 120 during a non-reading period.
5 shows a block diagram of a switch 130 according to an embodiment of the present invention.
6 shows signals at each node of the voltage output unit 120 and the switch 130 according to an embodiment of the present invention.
7 is a flowchart illustrating a data reading method according to an embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the drawings, similar reference numerals are used for similar elements.

제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.Terms such as first, second, A, and B may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from other components. For example, a first component may be referred to as a second component without departing from the scope of the present invention. The second component may also be referred to as the first component. The term “and / or” includes any combination of a plurality of related items or a plurality of related items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may be present in between. Should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that there is no other component in between.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)에 관한 블록도를 나타낸다. 1 is a block diagram of a memory device 100 according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 메모리 장치(100)는 메모리 셀(110), 전압출력부(120) 및 스위치(130)를 포함한다. The memory device 100 according to an embodiment of the present invention includes a memory cell 110, a voltage output unit 120, and a switch 130.

메모리 셀(110)은 하나 이상의 트랜지스터를 포함하며, 기록 기간에 저장된 비트 값을 출력 단자에 저장한다. 메모리 셀(110)은 비트 값을 저장할 수 있는 어떠한 디바이스도 가능하다. 일 예로, 메모리 셀(110)은 6T(6 Transitor), 8T, 10T SRAM(Static Random Access Memory)이거나, DRAM(Dynamic Random Access Memory), MRAM(Magnatic Random Access Memory)으로 구현될 수도 있다. 이하에서는 도 2를 참조하여 메모리 셀(110)에 데이터를 기록하는 과정을 설명한다. The memory cell 110 includes one or more transistors, and stores the bit values stored in the writing period in the output terminal. Memory cell 110 may be any device capable of storing bit values. For example, the memory cell 110 may be implemented as 6T, 8T, or 10T static random access memory (SRAM), or may be implemented as a dynamic random access memory (DRAM) or a magic random access memory (MRAM). Hereinafter, a process of writing data in the memory cell 110 will be described with reference to FIG. 2.

도 2는 본 발명의 일 실시예에 따른 메모리 셀(110)에 관한 블록도를 나타낸다. 2 illustrates a block diagram of a memory cell 110 in accordance with an embodiment of the present invention.

본 발명의 일 실시예에 따른 메모리 셀(110)은 SRAM 셀일 수 있으며, SRAM 셀은 한 쌍의 교차-커플링된 인버터들을 포함할 수 있다. The memory cell 110 according to an embodiment of the present invention may be an SRAM cell, and the SRAM cell may include a pair of cross-coupled inverters.

도 2에서, SRAM 셀은 왼쪽의 nMOSFET(n-type metal-oxide-semiconductor field-effect transistor)(이하, NL)(220)과 왼쪽의 pMOSFET(p-type metal-oxide-semiconductor field-effect transistor)(이하, PL)(210)가 커플링되어 형성된 제 1 인버터(271)와 오른쪽의 nMOSFET(이하, NR)(240)과 오른쪽의 pMOSFET(이하, PR)(230)가 커플링되어 형성된 제 2 인버터(272)를 포함하며, 제 1 인버터(271)와 제 2 인버터(272)는 상호간에 커플링된다. In FIG. 2, the SRAM cell has an n-type metal-oxide-semiconductor field-effect transistor (nMOSFET) (hereinafter referred to as NL) 220 on the left side and a p-type metal-oxide-semiconductor field-effect transistor (pMOSFET) on the left side. (Hereinafter, referred to as PL) 210, the first inverter 271 formed by coupling with the nMOSFET (hereinafter referred to as NR) 240 on the right side and the pMOSFET (hereinafter referred to as PR) 230 on the right side coupled to the second An inverter 272 is included, and the first inverter 271 and the second inverter 272 are coupled to each other.

SRAM 셀은 원하는 메모리 셀에 접근하여 데이터를 기록 및 판독하기 위한 하나 이상의 엑세스 트랜지스터를 포함할 수 있는데, 도 2에서는 제 1 엑세스 트랜지스터(이하, AL)(250)과 제 2 엑세스 트랜지스터(이하, AR)(260)을 포함한다. The SRAM cell may include one or more access transistors for accessing the desired memory cell to write and read data. In FIG. 2, the first access transistor (hereinafter referred to as AL) 250 and the second access transistor (hereinafter referred to as AR) ) 260.

AL(250)은 게이트를 통하여 기록 워드 라인(W)(203)에 연결되며, 하나의 노드는 비트 라인(BL)(204)에 연결되고, 다른 하나의 노드는 제 1 인버터(271)의 출력단(QB)(205)에 연결된다. The AL 250 is connected to the write word line (W) 203 through the gate, one node is connected to the bit line (BL) 204, and the other node is an output terminal of the first inverter 271. (QB) 205.

AR(260)은 게이트를 통하여 기록 워드 라인(W)(203)에 연결되며, 하나의 노드는 비트 라인(BLB)(206)에 연결되고, 다른 하나의 노드는 오른쪽 인버터의 출력단(Q)(207)에 연결된다. The AR 260 is connected to the write word line (W) 203 through a gate, one node is connected to the bit line (BLB) 206, and the other node is connected to the output terminal Q of the right inverter ( 207).

이하에서는, 각각의 상태에 따라 SRAM 셀의 동작을 살펴본다. Hereinafter, the operation of the SRAM cell according to each state will be described.

<대기 기간><Wait period>

먼저, 대기 기간 동안 워드 라인(W)(203)이 논리 값 '0'(예를 들면, Vss)으로 설정되며, AL(250)과 AR(260)은 턴-오프되고, 인버터(271,272)와 비트 라인(BL, BLB)(204,206)은 전기적으로 절연된다. 따라서, 제 1 인버터(271)와 제 2 인버터(272)간의 피드백 회로만 유효하며, 보수 관계의 두 값이 회로안에 보존된다. First, the word line (W) 203 is set to a logic value '0' (eg, Vss) during the waiting period, the AL 250 and the AR 260 are turned off, and the inverters 271 and 272 Bit lines BL and BLB 204 and 206 are electrically insulated. Therefore, only the feedback circuit between the first inverter 271 and the second inverter 272 is valid, and two values of the complementary relationship are stored in the circuit.

먼저, 대기 기간 동안 제 1 인버터(271)의 출력단(Q)(205)이 논리 값 '1'을 가지고, 제 2 인버터(272)의 출력단(QB)(207)이 논리 값 '0'을 갖는 경우를 살펴보자. 출력단(Q)(205)이 논리 값 '1'을 가지므로, NR(240)이 턴-온되어 VSS(202)와 출력단(QB)(207)간의 전기적인 선로가 형성된다. 따라서, 출력단(QB)(207)는 VSS(202)의 전압 값을 가지게 되며 이는 논리 값 '0'에 해당한다. 한편, 출력단(QB)(207)이 논리 값 '0'을 가지므로, PL(210)이 턴-온되어 VDD(201)와 출력단(Q)(205)간의 전기적인 선로가 형성된다. 따라서, 출력단(Q)(205)는 VDD(201)의 전압 값을 가지게 되며 이는 논리 값 '1'에 해당한다. First, the output terminal (Q) 205 of the first inverter 271 has a logic value '1' during the waiting period, and the output terminal (QB) 207 of the second inverter 272 has a logic value '0'. Let's look at the case. Since output stage (Q) 205 has a logic value of '1', NR 240 is turned on to form an electrical line between VSS 202 and output stage (QB) 207. Accordingly, the output terminal (QB) 207 has a voltage value of the VSS 202, which corresponds to a logic value '0'. On the other hand, since the output terminal (QB) 207 has a logic value '0', the PL 210 is turned on to form an electrical line between the VDD 201 and the output terminal (Q) 205. Therefore, the output terminal (Q) 205 has a voltage value of the VDD 201, which corresponds to a logic value '1'.

다음으로, 대기 기간 동안 제 1 인버터(271)의 출력단(Q)(205)이 논리 값 '0'을 가지고, 제 2 인버터(272)의 출력단(QB)(207)이 논리 값 '1'을 갖는 경우를 살펴보자. 출력단(Q)(205)이 논리 값 '0'을 가지므로, PR(230)이 턴-온되어 VDD(201)와 출력단(QB)(207)간의 전기적인 선로가 형성된다. 따라서, 출력단(QB)(207)는 VDD(201)의 전압 값을 가지게 되며 이는 논리 값 '1'에 해당한다. 한편, 출력단(QB)(207)이 논리 값 '1'을 가지므로, NL(220)이 턴-온되어 VSS(202)와 출력단(Q)(205)간의 전기적인 선로가 형성된다. 따라서, 출력단(Q)(205)는 VSS(202)의 전압 값을 가지게 되며 이는 논리 값 '0'에 해당한다. Next, during the waiting period, the output terminal (Q) 205 of the first inverter 271 has a logic value '0', and the output terminal (QB) 207 of the second inverter 272 has a logic value '1'. Let's look at the case. Since output terminal (Q) 205 has a logic value of '0', PR 230 is turned on to form an electrical line between VDD 201 and output terminal (QB) 207. Therefore, the output terminal (QB) 207 has a voltage value of the VDD 201, which corresponds to a logic value '1'. On the other hand, since the output terminal (QB) 207 has a logic value '1', the NL 220 is turned on to form an electrical line between the VSS 202 and the output terminal (Q) 205. Therefore, the output terminal (Q) 205 has a voltage value of the VSS 202, which corresponds to a logic value '0'.

<기록 기간><Recording period>

기록 기간 동안 워드 라인(W)(203)의 논리 값은 '1'로 설정되며, AL(250)과 AR(260)은 각각 비트 라인(204, 206)에 연결된다. The logic value of the word line (W) 203 is set to '1' during the writing period, and the AL 250 and AR 260 are connected to the bit lines 204 and 206, respectively.

대기 기간 동안 제 1 인버터(271)의 출력 값(Q)(205)은 논리 값 '0'을 가지고, 기록 기간 동안 비트 라인(BL)(204)이 논리 값 '1'을 갖는 경우를 살펴보자. 대기 기간 동안에는 제 1 인버터(271)의 출력 값(Q)(205)은 논리 값 '0'을 가지므로, NL(220)과 PR(230)이 턴-온된 상태이다. 기록 기간 동안 AL(250)이 턴-온 되어 비트 라인(204)와 연결되며, NR(240)을 턴-온 시키고, PR(230)을 턴-오프 시킨다. 유사하게, AR(260)이 턴-온 되어 비트 라인(206)과 연결되며, PL(210)을 턴-온 시키고 NL(220)을 턴-오프 시킨다. Let us consider the case where the output value (Q) 205 of the first inverter 271 has a logic value '0' during the waiting period, and the bit line (BL) 204 has a logic value '1' during the writing period. . During the waiting period, since the output value (Q) 205 of the first inverter 271 has a logic value '0', the NL 220 and the PR 230 are turned on. During the write period, the AL 250 is turned on and connected to the bit line 204, turns on the NR 240, and turns off the PR 230. Similarly, AR 260 is turned on and connected to bit line 206, turning on PL 210 and turning off NL 220.

대기 기간 동안 제 1 인버터(271)의 출력 값(Q)(205)는 논리 값 '1'을 가지고, 제 2 인버터(272)의 출력 값(QB)(207)는 논리 값 '0'을 가지며, 기록 기간 동안 비트 라인(BL)(204)가 논리 값 '0'을 갖는 경우는 상술한 것과 정확하게 반대로 동작하므로 이하에서는 설명을 생략한다. The output value (Q) 205 of the first inverter 271 has a logic value '1' during the waiting period, and the output value (QB) 207 of the second inverter 272 has a logic value '0' In the case where the bit line (BL) 204 has a logic value '0' during the writing period, the operation is exactly the same as described above.

이러한 방식으로 메모리 셀(110)에는 원하는 데이터가 기록 및 보존된다. In this manner, the desired data is written and stored in the memory cell 110.

전압 출력부(120)는 판독 버퍼의 역할을 수행한다. 즉, 메모리 셀(110)과 판독 라인 사이를 연결하는 소자로, 메모리 셀(110)에서 데이터 값을 저장하고 있는 노드와 판독 라인를 물리적으로 분리하여 저장된 데이터 값에 오류가 발생하는 것을 방지하고, 판독 기간 동안 메모리 셀(110)에 저장된 데이터를 판독 라인으로 전달하는 역할을 수행하게 된다. 전압 출력부(120)는 판독 버퍼의 역할을 수행할 수 있는 어떠한 소자로 구현되어도 무방하다. The voltage output unit 120 serves as a read buffer. That is, the device connects between the memory cell 110 and the read line, and physically separates the node storing the data value and the read line from the memory cell 110 to prevent an error from occurring in the stored data value. During the period of time, data stored in the memory cell 110 is transferred to the read line. The voltage output unit 120 may be implemented as any device that can serve as a read buffer.

일 예로, 전압 출력부(120)는 메모리 셀(110)의 출력 값을 반전시켜 출력하는 인버터일 수 있다. 이 경우, 메모리 셀(110)의 출력 값이 제 2 논리 값일때 전압 출력부(120)는 제 2 논리 값에 반대되는 제 1 전압을 출력하고, 메모리 셀(110)의출력 값이 제 1 논리 값일 때 전압 출력부(120)는 제 1 논리 값에 반대되는 전압인 제 2 전압을 출력할 수 있다. 따라서, 전압 출력부(120)는 메모리 셀(110)의 출력단(QB)(207)에 연결된다. For example, the voltage outputter 120 may be an inverter that inverts and outputs an output value of the memory cell 110. In this case, when the output value of the memory cell 110 is the second logic value, the voltage output unit 120 outputs a first voltage opposite to the second logic value, and the output value of the memory cell 110 is the first logic value. When the value is a voltage output unit 120 may output a second voltage that is a voltage opposite to the first logic value. Accordingly, the voltage output unit 120 is connected to the output terminal (QB) 207 of the memory cell 110.

다른 예로, 전압 출력부(120)는 메모리 셀(110)의 출력 값을 그대로 출력하는 버퍼일 수 있다. 이 경우, 전압 출력부(120)는 메모리 셀(110)의 출력단(Q)(205)에 연결된다. As another example, the voltage outputter 120 may be a buffer that outputs the output value of the memory cell 110 as it is. In this case, the voltage output unit 120 is connected to the output terminal (Q) 205 of the memory cell 110.

이하에서는, 도 3 및 도 4를 참조하여 전압 출력부(120)의 구성과 동작을 설명한다. Hereinafter, the configuration and operation of the voltage output unit 120 will be described with reference to FIGS. 3 and 4.

도 3은 본 발명의 일 실시예에 따른 전압 출력부(120)에 관한 블록도이다. 3 is a block diagram of the voltage outputter 120 according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 전압 출력부(120)는 nMOSFET(이하, N1)(320)과 pMOSFET(이하, P1)(310)로 구성된 인버터를 포함한다. The voltage output unit 120 according to an embodiment of the present invention includes an inverter composed of an nMOSFET (hereinafter referred to as N1) 320 and a pMOSFET (hereinafter referred to as P1) 310.

P1(310)의 게이트 노드는 QB(207)에 연결되고, 소스 노드는 노드 A(301)에, 드레인 노드는 N1(320)의 드레인 노드 및 스위치(130)와 연결된다. The gate node of P1 310 is connected to QB 207, the source node is connected to node A 301, and the drain node is connected to the drain node and switch 130 of N1 320.

N1(320)의 드레인 노드는 QB(207)에 연결되고, 소스 노드는 노드 B(302)에, 드레인 노드는 P1(310)의 드레인 노드 및 스위치(130)와 연결된다. The drain node of N1 320 is connected to QB 207, the source node is connected to node B 302, and the drain node is connected to the drain node and switch 130 of P1 310.

판독 기간 동안 노드 A(301)에는 제 1 전압이 인가되고, 노드 B(302)에는 제 2 전압이 인가된다. 만일, 판독 기간 동안 QB = 0의 값을 갖는다면 N1(320)이 턴-온 되어 노드 C(303)에는 제 2 전압이 출력될 것이다. 그러나, 판독 기간 동안 QB = 1의 값을 갖는다면 P1(310)이 턴-온 되어 노드 A(303)에는 제 1 전압이 출력될 것이다. 제 1 전압은 논리 값 '1'에 대응되는 전압 값으로 Vdd일 수 있으며, 제 2 전압은 논리 값 '0'에 대응되는 전압 값으로 Vss일 수 있다. During the read period, a first voltage is applied to node A 301 and a second voltage is applied to node B 302. If QB = 0 during the read period, N1 320 is turned on and a second voltage is output to node C 303. However, if it has a value of QB = 1 during the read period, P1 310 will be turned on and a first voltage will be output to node A 303. The first voltage may be Vdd as the voltage value corresponding to the logic value '1', and the second voltage may be Vss as the voltage value corresponding to the logic value '0'.

한편, 비-판독 기간 동안 노드 A(301)와 노드 B(302)에는 모두 제 3 전압이 인가된다. 제 3 전압은 제 2 전압보다 크고 제 1 전압 보다 작은 값으로 (제 1 전압 - 제 2 전압)/ 2의 전압 값을 가질 수 있다. 제 1 전압이 Vdd, 제 2 전압이 Vss=0인 경우 제 3 전압은 Vdd/2가 된다. 따라서, 비-판독 기간 동안에는 QB의 값과 무관하게 노드 C(303)의 전압은 제 3 전압이 출력된다. On the other hand, a third voltage is applied to both Node A 301 and Node B 302 during the non-reading period. The third voltage may have a value greater than the second voltage and less than the first voltage (first voltage-second voltage) / 2. When the first voltage is Vdd and the second voltage is Vss = 0, the third voltage is Vdd / 2. Therefore, during the non-reading period, the voltage of the node C 303 is outputted with the third voltage regardless of the value of QB.

종래의 SRAM의 경우 비-판독 기간 동안 데이터를 저장하고 있는 노드와 판독 노드 사이의 누설 전류로 인하여 데이터를 저장하고 있는 노드의 전압이 변경되고, 이로 인하여 데이터 판독에 오류가 발생하게 된다. 이와 같은 누설 전류는 데이터를 저장하고 있는 노드와 판독 노드 사이에 전위차가 크면 클 수록 증가하게 된다. 한편, 본 발명의 일 실시예에서는 비-판독 기간 동안 전압 출력부(120)에서 출력되는 전압의 크기를 Vdd와 Vss 사이의 값으로 설정함으로서 판독 노드와의 전위차를 줄여 누설 전류를 감소시킨다. In the conventional SRAM, the leakage current between the node storing the data and the reading node during the non-reading period changes the voltage of the node storing the data, which causes an error in data reading. The leakage current increases as the potential difference between the node storing the data and the reading node increases. On the other hand, in one embodiment of the present invention by setting the magnitude of the voltage output from the voltage output unit 120 during the non-read period to a value between Vdd and Vss to reduce the potential difference with the read node to reduce the leakage current.

도 4a는 비-판독 기간 동안 전압 출력부(120)의 소자들의 동작에 관한 일 예이다. 도 4a에서, QB(207) = 0의 값을 갖는다. 4A is an example of the operation of elements of voltage output unit 120 during a non-reading period. In FIG. 4A, QB 207 has a value of zero.

비-판독 기간이므로 노드 C(303)는 스위치(130)와 절연된 상태이다. Node C 303 is insulated from switch 130 because it is a non-reading period.

QB(207) = 0이므로, P1(310)은 턴-온되고, N1(320)은 턴-오프된다. 따라서, 노드 A(301)와 노드 C(303)간에 전류가 흐를 수 있는 선로가 형성되어, 노드 C(303)가 노드 A(301)와 동일한 전압을 갖게 된다. 상술한 바와 같이, 비-판독 기간동안 노드 A(301)에 인가되는 전압은 제 3 전압(예를 들면, Vdd/2)이므로, 노드 C(303)은 제 3 전압 값을 갖는다. Since QB 207 = 0, P1 310 is turned on and N1 320 is turned off. Thus, a line through which current can flow between the node A 301 and the node C 303 is formed, so that the node C 303 has the same voltage as the node A 301. As described above, node C 303 has a third voltage value because the voltage applied to node A 301 during the non-reading period is a third voltage (eg, Vdd / 2).

도 4b는 비-판독 기간 동안 전압 출력부(120)의 소자들의 동작에 관한 다른 예이다. 도 4b에서, QB(207) = 1의 값을 갖는다. 4B is another example of the operation of the elements of voltage output 120 during a non-reading period. In FIG. 4B, QB 207 has a value of 1.

QB(207) = 1이므로, N1(310)은 턴-온되고, P1(320)은 턴-오프된다. 따라서, 노드 B(302)와 노드 C(303)간에 전류가 흐를 수 있는 선로가 형성되어, 노드 C(303)가 노드 B(302)와 동일한 전압을 갖게 된다. 상술한 바와 같이, 비-판독 기간동안 노드 B(302)에 인가되는 전압은 제 3 전압(예를 들면, Vdd/2)이므로, 노드 C(303)은 제 3 전압 값을 갖는다. Since QB 207 = 1, N1 310 is turned on and P1 320 is turned off. Thus, a line through which current can flow between the node B 302 and the node C 303 is formed, so that the node C 303 has the same voltage as the node B 302. As described above, node C 303 has a third voltage value because the voltage applied to node B 302 during the non-reading period is a third voltage (eg, Vdd / 2).

결과적으로, 비-판독 기간에는 QB(207)의 값에 관계없이 노드 C(303)는 제 3 전압 값을 가지게 된다. As a result, in the non-reading period, node C 303 has a third voltage value regardless of the value of QB 207.

도 5는 본 발명의 일 실시예에 따른 스위치(130)에 관한 블록도를 나타낸다. 5 shows a block diagram of a switch 130 according to an embodiment of the present invention.

스위치(130)는 하나의 트랜지스트로 구현할 수도 있으나, nMOSFET과 pMOSFET이 커플링된 형태로 구현함으로서 노드 C(303)와 판독 라인(503)간의 전류의 이동을 빠르게 함으로서 판독 라인(503)에서 빠른 전압 변화를 유도할 수 있다. 도 5에서 스위치(130)는 pMOSFET(이하, P2)(510)와 nMOSFET(이하, N2)(520)를 포함하는 것으로 가정한다. 스위치(130)는 제어 신호가 인가되는 제 1 노드, 전압 출력부(120)와 연결되는 제 2 노드 및 판독 라인과 연결되는 제 3 노드를 포함할 수 있으며, 제 1 노드는 게이트 노드, 제 2 노드는 드레인 노드, 제 3 노드는 소스 노드일 수 있다. The switch 130 may be implemented in one transistor, but the nMOSFET and the pMOSFET may be coupled to each other so that the current of the node C 303 and the read line 503 may be quickly moved. It can induce a voltage change. In FIG. 5, it is assumed that the switch 130 includes a pMOSFET (hereinafter referred to as P2) 510 and an nMOSFET (hereinafter referred to as N2) 520. The switch 130 may include a first node to which a control signal is applied, a second node connected to the voltage output unit 120, and a third node connected to the read line, and the first node may be a gate node and a second node. The node may be a drain node and the third node may be a source node.

P2(510)의 게이트 노드에는 제 1 제어 신호(501)가 인가되고, 소스 노드는 판독 라인(RBL)(503)과 연결되며, 드레인 노드는 노드 C(303)와 연결된다. The first control signal 501 is applied to the gate node of the P2 510, the source node is connected to the read line RBL 503, and the drain node is connected to the node C 303.

N2(520)의 게이트 노드에는 제 2 제어 신호(502)가 인가되고, 소스 노드는 판독 라인(503)과 연결되며, 드레인 노드는 노드 C(303)와 연결된다. The second control signal 502 is applied to the gate node of the N2 520, the source node is connected to the read line 503, and the drain node is connected to the node C 303.

캐패시터(540)는 판독 라인(503)과 연결된다. Capacitor 540 is connected with read line 503.

비-판독 기간 동안 판독 라인(503)에 전압을 인가하여 캐패시터(540)를 충전한다. 일 예로, 비-판독 기간 동안 제 1 전압과 제 2 전압의 평균 값인 제 3 전압으로 캐패시터(540)를 충전할 수 있다. Voltage is applied to read line 503 during the non-read period to charge capacitor 540. For example, the capacitor 540 may be charged with a third voltage which is an average value of the first voltage and the second voltage during the non-reading period.

판독 기간 동안에는 제 1 제어 신호(501)가 P2(510)을 턴-온 시키고, 제 2 제어 신호(502)가 N2(520)를 턴-온 시켜 노드 C(303)와 판독 라인(503)간의 전류를 흐를 수 있는 선로를 형성한다. 이 때, 제 2 제어 신호(502)는 제 1 전압보다 큰 Voost 값을 가질 수 있다. During the readout period, a first control signal 501 turns on P2 510 and a second control signal 502 turns on N2 520 to between node C 303 and read line 503. Form a line through which current can flow. In this case, the second control signal 502 may have a Voost value greater than the first voltage.

이와 같이, 판독 기간 동안 제 2 제어 신호(502)의 전압이 제 1 전압 보다 큰 값을 갖도록 설정함으로써 판독 기간에 노드 C(303)와 판독 라인(503)사이에 흐르는 전류(또는 전하)의 속도를 빠르게 하여 판독 라인(503)에서의 전압 변화를 빠르게 한다. As such, the rate of current (or charge) flowing between node C 303 and read line 503 during the read period by setting the voltage of second control signal 502 to have a value greater than the first voltage during the read period. To speed up the voltage change in the read line 503.

판독 기간 동안, 노드 C(303)와 판독 라인(503)간에 전류가 흐를 수 있는 선로가 형성됨에 따라 노드 C(303)의 전압 값에 따라 판독 라인(503)의 전압 값이 변화하게 되고, 이러한 전압 변화를 통하여 메모리 셀(110)에 저장된 데이터를 확인할 수 있다. During the readout period, a line through which current flows between the node C 303 and the read line 503 is formed so that the voltage value of the read line 503 changes according to the voltage value of the node C 303. The data stored in the memory cell 110 may be checked through the voltage change.

이하에서는 도 6을 참고하여 전압 출력부(120)와 스위치(130)의 동작을 설명한다. Hereinafter, the operation of the voltage output unit 120 and the switch 130 will be described with reference to FIG. 6.

도 6은 본 발명의 일 실시예에 따른 전압 출력부(120) 및 스위치(130)의 각 노드에서의 신호를 나타낸다. 도 6에서 논리 값 '1'에 대응하는 제 1 전압은 Vdd이고, 논리 값 '0'에 대응하는 제 2 전압은 Vss이며, 제 3 전압은 Vdd/2로 가정한다. 6 shows signals at each node of the voltage output unit 120 and the switch 130 according to an embodiment of the present invention. In FIG. 6, it is assumed that the first voltage corresponding to the logic value '1' is Vdd, the second voltage corresponding to the logic value '0' is Vss, and the third voltage is Vdd / 2.

<대기 기간/기록 기간><Wait / record period>

제 1 제어 신호(501)는 Vboost 값을 가진다. Vboost 전압은 Vdd보다 큰 전압으로 P2(510)는 턴-오프 된다. The first control signal 501 has a Vboost value. The Vboost voltage is greater than Vdd and P2 510 is turned off.

제 2 제어 신호(502)는 Vss 값을 가진다. Vss는 문턱 전압보다 작은 값으로 N2(520)는 턴-오프 된다. The second control signal 502 has a Vss value. Vss is smaller than the threshold voltage, and N2 520 is turned off.

노드 A(301)에는 Vdd/2의 전압이 인가된다. The node A 301 is applied with a voltage of Vdd / 2.

노드 B(302)에는 Vdd/2의 전압이 인가된다. The node B 302 is applied with a voltage of Vdd / 2.

판독 라인(503)에는 Vdd/2의 전압이 인가되어, 캐패시터(540)를 충전한다. A voltage of Vdd / 2 is applied to the read line 503 to charge the capacitor 540.

도 3a에서 설명한 바와 같이 비-판독 기간에는 QB의 값에 상관없이 노드 C(305)의 전압은 Vdd/2가 된다. In the non-reading period as described in FIG. 3A, the voltage at node C 305 becomes Vdd / 2 regardless of the value of QB.

<판독 기간><Reading period>

제 1 제어 신호(501)는 P2(510)를 턴-온 시키기에 충분히 작은 값인 Vss를 가지며, P2(510)이 턴-온된다. The first control signal 501 has a value Vss that is small enough to turn on the P2 510, and the P2 510 is turned on.

제 2 제어 신호(502)는 N2(520)을 턴-온 시키기에 충분히 큰 값인 Vvoost를 가지며, N2(520)이 턴-온된다. 이 때, Vvoost를 Vdd보다 큰 값으로 설정함으로서 N2(520)의 소스로부터 드레인으로 전류가 빠르게 흐르도록 할 수 있다. The second control signal 502 has Vvoost that is large enough to turn on the N2 520, and the N2 520 is turned on. At this time, by setting Vvoost to a value larger than Vdd, the current can flow quickly from the source of N2 520 to the drain.

노드 A(301)에는 Vdd의 전압이 인가된다. The voltage of Vdd is applied to the node A 301.

노드 B(302)에는 Vss의 전압이 인가된다. The node B 302 is applied with a voltage of Vss.

판독 라인(503)은 Vdd/2의 전압이 충전된 상태이며, 노드 C(303)의 전압에 따라 판독 라인(503)의 전압이 변화하게 된다. The read line 503 is charged with a voltage of Vdd / 2, and the voltage of the read line 503 changes according to the voltage of the node C 303.

먼저, QB = 0인 경우를 살펴보자. First, consider the case where QB = 0.

N1(320)이 턴-오프 되고, P1(310)이 턴-온되며, 노드 A(301)와 노드 C(303)간에 전류가 흐를 수 있는 선로가 형성된다. 따라서, 전압 출력부(120)의 출력 전압인 노드 C(303)의 전압은 Vdd가 된다. 판독 라인(503)의 초기 전압은 Vdd/2이고 노드 C(303)의 전압은 Vdd이므로 캐패시터(540)가 충전되어 판독 라인(503)의 전압이 증가하게 된다. N1 320 is turned off, P1 310 is turned on, and a line through which current can flow is formed between node A 301 and node C 303. Therefore, the voltage of the node C 303 which is the output voltage of the voltage output unit 120 becomes Vdd. Since the initial voltage of the read line 503 is Vdd / 2 and the voltage of the node C 303 is Vdd, the capacitor 540 is charged to increase the voltage of the read line 503.

다음으로, QB = 1인 경우를 살펴보자. Next, consider the case where QB = 1.

N1(320)이 턴-온 되고, P1(310)이 턴-오프되며, 노드 B(302)와 노드 C(303)간에 전류가 흐를 수 있는 선로가 형성된다. 따라서, 전압 출력부(120)의 출력 전압인 노드 C(303)의 전압은 Vss가 된다. 판독 라인(503)의 초기 전압은 Vdd/2이고 노드 C(303)의 전압은 Vss이므로 캐패시터(540)가 방전되어 판독 라인(503)의 전압이 감소하게 된다. N1 320 is turned on, P1 310 is turned off, and a line through which current can flow is formed between node B 302 and node C 303. Therefore, the voltage of the node C 303 which is the output voltage of the voltage output unit 120 becomes Vss. Since the initial voltage of the read line 503 is Vdd / 2 and the voltage of the node C 303 is Vss, the capacitor 540 is discharged to decrease the voltage of the read line 503.

결과적으로, Q = 1, QB = 0인 경우 판독 기간 동안 판독 라인(503)의 전압이 증가하고, Q = 0, QB = 1인 경우 판독 기간 동안 판독 라인(503)의 전압이 감소하게 되므로, RBL(309)에서의 전압 변화를 보고 SRAM 셀에 저장된 데이터를 확인할 수 있다. As a result, the voltage of the read line 503 increases during the read period when Q = 1, QB = 0, and the voltage of the read line 503 decreases during the read period when Q = 0, QB = 1, The data stored in the SRAM cell can be confirmed by looking at the voltage change in the RBL 309.

종래 기술에 따른 6개의 트랜지스터를 사용하는 SRAM에서 데이터를 판독하는 경우, 소비 전력 Pv는 다음의 수학식 1에 따라 계산된다. In the case of reading data from an SRAM using six transistors according to the prior art, the power consumption Pv is calculated according to the following equation (1).

[수학식 1][Equation 1]

한편, 본 발명의 일 실시예에 따른 독출 방법에서는 판독 라인에 인가되는 전압이 Vdd/2이므로, 다음의 수학식 2에 따라 소비 전력이 계산된다. On the other hand, in the read method according to an embodiment of the present invention, since the voltage applied to the read line is Vdd / 2, power consumption is calculated according to the following equation (2).

[수학식 2][Equation 2]

수학식 1과 수학식 2를 비교하면, 본 발명의 일 실시예에 따른 데이터 독출 방법을 사용할 경우 데이터의 독출시에 필요한 전력이 반으로 줄어들게 된다. Comparing Equation 1 and Equation 2, when using the data reading method according to an embodiment of the present invention, the power required to read data is reduced by half.

도 7는 본 발명의 일 실시예에 따른 데이터 판독 방법에 관한 흐름도를 나타낸다. 메모리 셀, 메모리 셀의 출력 값에 따라 제 1 전압 또는 제 2전압을 선택적으로 출력하는 전압 출력부 및 제어 신호에 따라 전압 출력부와 판독 라인을 선택적으로 연결하는 스위치를 포함하는 메모리 장치에서 데이터를 판독한다. 7 is a flowchart illustrating a data reading method according to an embodiment of the present invention. The memory device includes a memory cell, a voltage output unit for selectively outputting a first voltage or a second voltage according to an output value of the memory cell, and a switch for selectively connecting the voltage output unit and a read line according to a control signal. Read it.

단계 s710에서, 비-판독 기간 동안 판독 라인을 제 3 전압으로 충전한다. 제 3 전압은 제 1 전압 보다 작고 제 2 전압 보다 큰 값으로, 제 1 전압과 제 2 전압의 평균 값일 수 있다. In step s710, the read line is charged to the third voltage during the non-reading period. The third voltage is less than the first voltage and greater than the second voltage, and may be an average value of the first voltage and the second voltage.

단계 s720에서, 판독 기간 동안 판독 기간을 나타내는 제어 신호를 스위치에 인가한다. 스위치는 nMOSFET과 pMOSFET이 커플링된 버퍼의 형태일 수 있으며 이 때, 제어 신호는 각각의 트랜지스터를 턴-온 시키기 위하여 필요한 문턱 전압보다 크거나 작은 값을 인가한다. 특히, nMOSFET에 인가되며 판독 기간을 나타내는 제어 신호는 제 1 전압이나 제 2 전압보다 큰 전압 값을 가질 수 있다. 이와 같이, nMOSFET과 pMOSFET이 커플링하며 판독 기간을 나타내는 제어 신호가 문턱 전압보다 높은 훨씬 큰 전압 값(또는, 훨씬 작은 전압 값)을 갖도록 함으로서 전압 출력부의 출력단과 판독 라인에 전류(또는 전하)가 빠르게 흐르도록 함으로써 판독 라인의 전압 변화를 빠르게 유도한다. In step s720, a control signal indicating the read period is applied to the switch during the read period. The switch may be in the form of a buffer in which the nMOSFET and the pMOSFET are coupled, where the control signal applies a value that is greater than or less than the threshold voltage required to turn on each transistor. In particular, the control signal applied to the nMOSFET and representing the read period may have a voltage value greater than the first voltage or the second voltage. In this way, the nMOSFET and pMOSFET couple and the control signal indicative of the read period has a much larger voltage value (or a much smaller voltage value) than the threshold voltage so that current (or charge) is applied to the output and the read line of the voltage output. By allowing the flow to flow quickly, it induces a voltage change in the read line quickly.

단계 s730에서, 판독 라인에서의 전압 변화에 따라 메모리 셀에서 출력된 데이터 값을 결정한다. In operation S730, the data value output from the memory cell is determined according to the voltage change in the read line.

본 발명의 이점 및/또는 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.Advantages and / or features of the present invention and methods for achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, only the embodiments, the disclosure of the present invention is complete, the common knowledge in the art to which the present invention belongs It is provided to fully inform the person having the scope of the invention, the invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

지금까지 본 발명에 따른 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허 청구의 범위뿐 아니라 이 특허 청구의 범위와 균등한 것들에 의해 정해져야 한다.Although specific embodiments of the present invention have been described so far, various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the claims below, but also by the equivalents of the claims.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 이는 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명 사상은 아래에 기재된 특허청구범위에 의해서만 파악되어야 하고, 이의 균등 또는 등가적 변형 모두는 본 발명 사상의 범주에 속한다고 할 것이다.As described above, although the present invention has been described by way of limited embodiments and drawings, the present invention is not limited to the above-described embodiments, which can be variously modified and modified by those skilled in the art to which the present invention pertains. Modifications are possible. Accordingly, the spirit of the present invention should be understood only by the claims set forth below, and all equivalent or equivalent modifications thereof will belong to the scope of the present invention.

110: 메모리 셀
120: 전압 출력부
130: 스위치
100: 메모리 장치110: memory cell
120: voltage output unit
130: switch
100: memory device

Claims

메모리 셀;
상기 메모리 셀의 출력값에 따라 제 1 전압 또는 제 2 전압을 선택적으로 출력하는 전압 출력부; 및
제어 신호와 연결되는 제 1 단자, 상기 전압 출력부와 연결되는 제 2 단자 및 비-판독 기간에 상기 제 1 전압과 상기 제 2 전압 사이의 전압인 제 3 전압으로 충전되는 제 3 단자가 포함된 스위치를 포함하고,
상기 스위치는, 판독 기간을 나타내는 제어 신호가 상기 제 1 단자로 수신되면 상기 제 2 단자와 상기 제 3 단자간에 전류가 흐를 수 있는 선로를 형성하되,
상기 전압 출력부는
상기 판독 기간 동안 상기 메모리 셀의 출력값에 따라 상기 제 1 전압 또는 상기 제 2 전압을 선택적으로 출력하고, 상기 비-판독 기간 동안 상기 메모리 셀의 출력 값과 무관하게 상기 제 3 전압을 출력하는 것을 특징으로 하는 메모리 장치. Memory cells;
A voltage output unit selectively outputting a first voltage or a second voltage according to an output value of the memory cell; And
A first terminal connected with a control signal, a second terminal connected with the voltage output unit, and a third terminal charged with a third voltage that is a voltage between the first voltage and the second voltage in a non-reading period. Including a switch,
The switch forms a line through which current can flow between the second terminal and the third terminal when a control signal indicating a readout period is received at the first terminal.
The voltage output unit
Selectively output the first voltage or the second voltage according to the output value of the memory cell during the readout period, and output the third voltage regardless of the output value of the memory cell during the non-readout period Memory device.

제 1항에 있어서, 상기 제 3 전압은,
상기 제 1 전압과 상기 제 2 전압의 평균 값인 것을 특징으로 하는 메모리 장치. The method of claim 1, wherein the third voltage is,
And an average value of the first voltage and the second voltage.

제 1 항에 있어서, 메모리 장치는,
상기 제 3 단자에 연결된 캐패시터를 더 포함하는 것을 특징으로 하는 메모리 장치.The memory device of claim 1, wherein the memory device comprises:
And a capacitor connected to the third terminal.

제 1 항에 있어서, 상기 전압 출력부는,
상기 메모리 셀의 출력 값이 제 1 논리 값일 때 상기 제 1 전압을 출력하고, 상기 메모리 셀의 출력 값이 상기 제 1 논리 값보다 큰 제 2 논리 값일 때 상기 제 1 전압 보다 작은 제 2 전압을 출력하는 인버터를 포함하는 것을 특징으로 하는 메모리 장치. The method of claim 1, wherein the voltage output unit,
Output the first voltage when the output value of the memory cell is a first logic value, and output a second voltage that is less than the first voltage when the output value of the memory cell is a second logic value that is greater than the first logic value Memory device comprising an inverter to.

제 1항에 있어서, 상기 스위치는,
게이트 단자로 제 1 제어 신호를 수신하는 pMOSFET 및 게이트 단자로 제 2 제어 신호를 수신하는 nMOSFET을 포함하는 것을 특징으로 하는 메모리 장치. The method of claim 1, wherein the switch,
And a pMOSFET receiving a first control signal at a gate terminal and an nMOSFET receiving a second control signal at a gate terminal.

제 5항에 있어서, 상기 제 2 제어 신호는,
상기 판독 기간 동안, 상기 제 1 전압보다 큰 전압 값을 갖는 것을 특징으로 하는 메모리 장치. The method of claim 5, wherein the second control signal,
And during said reading period, having a voltage value greater than said first voltage.

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제 1항에 있어서, 상기 메모리 셀은,
SRAM(Static Random Access Memory)인 것을 특징으로 하는 메모리 장치. The method of claim 1, wherein the memory cell,
Memory device characterized in that the static random access memory (SRAM).

메모리 셀; 상기 메모리 셀의 출력값에 따라 제 1 전압 또는 제 2 전압을 선택적으로 출력하는 전압 출력부; 및 판독 기간을 나타내는 제어 신호가 입력되면 상기 전압 출력부와 데이터를 판독하기 위한 판독 라인간에 전류가 흐를 수 있는 선로를 형성하는 스위치를 포함하는 메모리 장치에서 데이터를 판독하는 방법에 있어서,
비-판독 기간에 상기 판독 라인의 전압을 상기 제 1 전압과 상기 제 2 전압 사이의 전압인 제 3 전압으로 충전하는 단계;
상기 판독 기간을 나타내는 제어 신호를 상기 스위치에 인가하는 단계; 및
상기 판독 라인에서의 전압 변화에 따라 상기 메모리 셀에서 출력된 데이터 값을 결정하는 단계를 포함하되,
상기 전압 출력부가
상기 판독 기간 동안 상기 메모리 셀의 출력값에 따라 상기 제 1 전압 또는 상기 제 2 전압을 선택적으로 출력하고, 상기 비-판독 기간 동안 상기 메모리 셀의 출력 값과 무관하게 상기 제 3 전압을 출력하는 것을 특징으로 하는 데이터 판독 방법. Memory cells; A voltage output unit selectively outputting a first voltage or a second voltage according to an output value of the memory cell; And a switch for forming a line through which a current can flow between the voltage output unit and a read line for reading data when a control signal indicating a read period is input, the method of reading data in a memory device.
Charging the voltage of the read line to a third voltage that is a voltage between the first voltage and the second voltage in a non-reading period;
Applying a control signal representing the read period to the switch; And
Determining a data value output from the memory cell according to a voltage change in the read line,
The voltage output unit
Selectively output the first voltage or the second voltage according to the output value of the memory cell during the readout period, and output the third voltage regardless of the output value of the memory cell during the non-readout period A data reading method.

제 9항에 있어서, 상기 제 3 전압은,
상기 제 1 전압과 상기 제 2 전압의 평균 값인 것을 특징으로 하는 데이터 판독 방법. The method of claim 9, wherein the third voltage,
And a mean value of the first voltage and the second voltage.