KR102046082B1 - 발광소자 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 발광소자 및 이의 제조방법에 관한 것으로써, 보다 상세하게는 항복현상을 이용한 전도채널을 형성하여 모든 전극을 p-형 반도체층 위에 증착시켜 공정 단순화와 발광소자의 품질을 향상시킬 수 있는 발광소자 및 이의 제조방법에 관한 것이다.
Description
본 발명은 발광소자 및 이의 제조방법에 관한 것으로써, 보다 상세하게는 항복현상을 이용한 전도채널을 형성하여 모든 전극을 p-형 반도체층 위에 증착시켜 공정 단순화와 발광소자의 품질을 향상시킬 수 있는 발광소자 및 이의 제조방법에 관한 것이다.
광반도체란 반도체가 외부로부터 전자를 공급받아 빛을 발생하거나 빛을 받아 전자를 발생하는 특성에 의해 정의되며 이와 관련된 산업을 광반도체 산업이라고 한다. 광소자는 크게 발광 소자와 수광 소자로 나누고 이중 발광소자로서 LED(light emitting diode)와 LD(laser diode)가 있는데 LED나 LD의 후보 물질은 직접천이형 밴드갭을 갖는 물질로서 결정 성장을 쉽게 할 수 있고, 성장 시 결정 결함이 적은 물질이어야 하며, n형 또는 p형 도핑을 쉽게 할 수 있는 물질이어야 한다. 또한 이종결정성장(heteroepitaxy)이 쉽고 식각이나 금속 증착이 용이하며 산화나 액화, 외부 공격에 대한 내성이 커서 쉽게 변성이 없는 물질이 좋은 재료가 된다.
GaN를 비롯한 III-V족 질화물 반도체는 직접천이형 반도체로서 가시광에서 자외선 영역까지의 광소자 응용에 아주 적합하며 열적, 구조적, 전기적 특성이 우수하여 광, 전기 소자 재료로 부각되어 많은 연구가 이루어졌다.
도 1은 일반적인 평면형(planar) 발광소자(10)의 층 구조를 개략적으로 도시하는 단면도이다. 상기 도면에 따르면, 발광소자(10)는 아래로부터 기판(substrate; 1), n-형 반도체층(2), 활성층(3) 및 p-형 반도체층(4)의 순으로 구성된다. 상기 p-형 반도체층(4)의 상부에는 p-전극(5)이 형성되는 한편, n-형 반도체층(2)의 노출 면상에 n-전극(6)이 형성된다.
도 1 과 같이, n-전극(6)을 n형 반도체 층(nGaN : Si) 상에 위치시키기 위해 플라즈마 식각장비(ICP-RIE)를 이용해 5000~7000Å만큼 활성층과 n-형 반도체층의 일부를 메사 식각한다. 하지만, 식각 후에 nGaN 표면은 플라즈마로 인한 기판 손상과 물결무늬와 유사한 non-uniform한 기판 표면을 갖게 되며, 이는 소자의 품질 저하를 일으킨다. 또한, 오믹 형성을 위한 열처리 공정이 불가피하고, 여러 번의 패터닝 공정이 필요하다는 문제점이 있다. 이렇게 완성된 소자의 경우에 nGaN 층(>5000Å)까지 식각하므로, 활성층(active layer) 영역의 면적감소는 불가피하게 되며, 이로 인해 제작비용 상승과 낮은 효율을 초래하게 된다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로, 모든 전극을 p-형 반도체층 위에 증착시켜 공정 단순화와 발광소자의 품질을 향상시킨 발광소자 및 이의 제조방법을 제공하는데 목적이 있다.
또한, 항복현상의 오믹 특성이 우수하고, 누설 전류를 감소시킬 수 있을 뿐만 아니라, 광 추출효율 또한 우수한 발광소자 및 이의 제조방법을 제공하는데 목적이 있다.
상술한 과제를 해결하기 위하여, 본 발명의 발광소자는 기판, 상기 기판의 상부에 형성된 n-형 반도체층, 상기 n-형 반도체층 상부에 서로 이격되어 형성된 p-전극부 및 n-전극부를 포함하고, 상기 p-전극부는 상기 n-형 반도체층 상부에 활성층, p-형 반도체층 및 p-전극이 순차적으로 적층되어 있고, 상기 n-전극부는 상기 n-형 반도체층 상부에 활성층, p-형 반도체층 및 n- 전극이 순차적으로 적층되어 있으며, 전기가 인가되면 상기 n-전극과 n-형 반도체층 사이에는 항복 전도 채널(breakdown conducting channel)이 형성될 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 p-전극은 산화인듐주석(indium tin oxide, ITO)층을 포함하고, 상기 n-전극은 내부에 팔라듐(Pd)을 함유하는 마이크로도트(microdot)가 매립된 니켈(Ni)층을 포함할 수 있다
본 발명의 바람직한 일실시예에 있어서, 상기 마이크로도트는 8 ~ 12㎛의 지름, 8 ~ 12nm의 두께를 가질 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 마이크로도트는 니켈층 전체 면적의 6 ~ 10%로 매립될 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 p-전극부와 n-전극부의 이격거리는 20 ~ 300㎛일 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 기판의 일면 또는 양면에는 산화알루미늄(Al2O3)층, 탄화규소(SiC)층, 질화갈륨(GaN)층, 인듐갈륨질소(InGaN)층, 알루미늄갈륨질소(AlGaN)층, 질화알루미늄(AlN)층, 산화갈륨(Ga2O3)층 및 규소(Si)층 중 1종 이상이 형성될 수 있다.
한편, 본 발명의 발광소자의 제조방법은 기판, n-형 반도체층, 활성층 및 p-형 반도체층을 순차적으로 적층하여 발광소자 웨이퍼(wafer)를 제조하는 제1단계, 상기 활성층 및 p-형 반도체층의 일부영역을 에칭(etching)하여 서로 이격된 p-전극부 및 n-전극부를 형성하는 제2단계, 상기 p-전극부의 p-형 반도체층 상부에 p-전극을 형성시키는 제3단계 및 상기 n-전극부의 p-형 반도체층 상부에 n-전극을 형성시키는 제4단계를 포함하고, 전기가 인가되면 상기 n-전극과 n-형 반도체층 사이에는 항복 전도 채널(breakdown conducting channel)이 형성될 수 있다.
본 발명의 바람직한 일실시예에 있어서, 본 발명의 발광소자의 제조방법의 상기 p-전극은 산화인듐주석(indium tin oxide, ITO)층을 포함하고, 상기 n-전극은 내부에 팔라듐(Pd)을 함유하는 마이크로도트(microdot)가 매립된 니켈(Ni)층을 포함할 수 있다.
본 발명의 바람직한 일실시예에 있어서, 본 발명의 발광소자의 제조방법의 상기 제4단계는 상기 n-전극부의 p-형 반도체층 상부에 팔라듐을 마이크로도트 형태로 형성시키는 제4-1단계 및 상기 p-형 반도체층 상부에 마이크로도트가 내부에 매립되도록 니켈층을 형성시켜 n-전극을 형성시키는 제4-2단계를 포함할 수 있다.
본 발명의 바람직한 일실시예에 있어서, 본 발명의 발광소자의 제조방법의 상기 마이크로도트는 8 ~ 12㎛의 지름, 8 ~ 12nm의 두께로 형성하고, 니켈층 전체 면적의 6 ~ 10%로 매립될 수 있다.
본 발명의 바람직한 일실시예에 있어서, 본 발명의 발광소자의 제조방법의 상기 p-전극부와 n-전극부의 이격거리는 20 ~ 300㎛일 수 있다.
본 발명의 발광소자는 고효율, 고출력을 가질 수 있을 뿐만 아니라, 누설 전류 및 저항을 감소시킬 수 있다.
본 발명의 발광소자의 제조방법은 공정이 단순화되어 공정 단가가 절감된다.
도 1은 일반적인 평면형(planar) 발광소자의 층 구조를 개략적으로 도시한 단면도이다.
도 2는 본 발명의 바람직한 일실시예에 따른 발광소자를 개략적으로 도시한 단면도이다.
도 3은 실시예 1, 2 및 비교예 1에서 제조된 발광소자의 전류-전압(I-V) 곡선을 나타낸 그래프이다.
도 4는 실시예 1, 2 및 비교예 1에서 제조된 발광소자의 전류-전압(I-V) 곡선의 로그스케일을 나타낸 그래프이다.
도 5는 실시예 1 및 비교예 1에서 제조된 발광소자의 전류에 따른 빛의 세기를 나타낸 그래프이다.
도 6은 실시예 2에서 제조된 발광소자의 스윕(sweep) 전후의 이미지를 나타낸 도면이다.
도 2는 본 발명의 바람직한 일실시예에 따른 발광소자를 개략적으로 도시한 단면도이다.
도 3은 실시예 1, 2 및 비교예 1에서 제조된 발광소자의 전류-전압(I-V) 곡선을 나타낸 그래프이다.
도 4는 실시예 1, 2 및 비교예 1에서 제조된 발광소자의 전류-전압(I-V) 곡선의 로그스케일을 나타낸 그래프이다.
도 5는 실시예 1 및 비교예 1에서 제조된 발광소자의 전류에 따른 빛의 세기를 나타낸 그래프이다.
도 6은 실시예 2에서 제조된 발광소자의 스윕(sweep) 전후의 이미지를 나타낸 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 부가한다.
도 2를 참조하여 설명하면, 본 발명의 발광소자(100)는 기판(20), 상기 기판의 상부에 형성된 n-형 반도체층(30), 상기 n-형 반도체층(30) 상부에 서로 이격되어 형성된 p-전극부 및 n-전극부를 포함한다.
이 때, p-전극부는 n-형 반도체층(30) 상부에 활성층(40), p-형 반도체층(50) 및 p-전극(61)이 순차적으로 적층되어 있을 수 있다.
또한, n-전극부는 n-형 반도체층(30) 상부에 활성층(40), p-형 반도체층(50) 및 n- 전극(62)이 순차적으로 적층되어 있을 수 있다.
먼저, 기판(20)은 특별히 제한하지 않고 당업계에서 발광소자 제조용으로 통상적으로 사용할 수 있는 기판을 포함할 수 있고, 바람직하게는 사파이어 기판, SiC, Si 기판, GaN 기판, InGaN 기판, AlGaN 기판, AlN 기판, Ga2O3 기판 또는 Si 기판을 포함할 수 있으며, 더욱 바람직하게는 사파이어 기판을 포함할 수 있다.
또한, 기판(20)의 일면 또는 양면에는 산화알루미늄(Al2O3)층, 탄화규소(SiC)층, 질화갈륨(GaN)층, 인듐갈륨질소(InGaN)층, 알루미늄갈륨질소(AlGaN)층, 질화알루미늄(AlN)층, 산화갈륨(Ga2O3)층 및 규소(Si)층 중 1종 이상이 형성되어 있을 수 있으며, 바람직하게는 도핑되지 않은 질화갈륨(GaN)층이 형성되어 있을 수 있다. 도핑되지 않은 질화갈륨이 기판의 일면에 형성될 때, 2.4 ~ 3.6㎛의 두께, 바람직하게는 2.7 ~ 3.3㎛의 두께, 더욱 바람직하게는 2.85 ~ 3.15㎛의 두께로 형성될 수 있다.
다만, 기판 및 도핑되지 않은 질화갈륨의 두께는 예시적 의미이지 목적하는 발광소자를 구현하기 위해 변경될 수 있으며, 상기 두께에 한정되는 것은 아니다.
한편, 기판(20)과 n-형 반도체층(30) 사이에는 버퍼층(미도시)을 추가로 적층되어 있을 수 있다. 일례로서, 기판(20) 상부에 버퍼층으로 질화알루미늄층을 적층시켜 기판(20)과 n-형 반도체층(30) 사이의 격자불일치(lattice mismatch)를 줄여줄 수 있다.
다음으로, 기판(20)의 상부에 형성된 n-형 반도체층(30)은 금속유기화학 기상증착법(metal organic chemical vapor deposition, MOCVD), 수소화물 기상 성장법(hydride vapor phase epitaxy, HVPE) 또는 분자선 성장법(molecular beamepitaxy, MBE), 금속 유기 화학 기상 성장법(metalorganic chemical vapor phase epitaxy, MOCVPE) 등을 사용하여 기판(20) 상부에 형성될 수 있다.
또한, n-형 반도체층(30)은 갈륨(Ga), 질소(N) 만으로 이루어진 물질 또는 갈륨(Ga), 질소(N) 이외의 인듐(In), 알루미늄(Al) 등 III족 또는 P, As, Sb등 V족이 함유된 물질을 포함할 수 있고, 바람직하게는 GaN, InN, AlN, InGaN, AlGaN, InAlGaN 및 AlInN 중 1종 이상을 포함할 수 있으며, 더욱 바람직하게는 GaN을 포함할 수 있다.
또한, n-형 반도체층(30)은 2 ~ 3㎛의 두께, 바람직하게는 2.25 ~ 2.75㎛의 두께, 더욱 바람직하게는 2.37 ~ 2.65㎛의 두께를 가질 수 있으며, 만일 두께가 2㎛ 미만이면 오믹접촉의 문제가 있을 수 있고, 3㎛를 초과하면 발광되는 빛이 재흡수 되는 문제가 있을 수 있다.
다음으로, 앞서 언급했듯이, p-전극부는 상기 n-형 반도체층(30) 상부에 활성층(40), p-형 반도체층(50) 및 p-전극(61)이 순차적으로 적층되어 있을 수 있고, n-전극부는 상기 n-형 반도체층(30) 상부에 활성층(40), p-형 반도체층(50) 및 n- 전극(62)이 순차적으로 적층되어 있을 수 있다.
p-전극부 및 n-전극부에 적층되어 있는 활성층(40)은 금속유기화학 기상증착법(metal organic chemical vapor deposition, MOCVD), 수소화물 기상 성장법(hydride vapor phase epitaxy, HVPE) 또는 분자선 성장법(molecular beamepitaxy, MBE), 금속 유기 화학 기상 성장법(metalorganic chemical vapor phase epitaxy, MOCVPE) 등을 사용하여 n-형 반도체층(30) 상부에 형성함으로서, 적층되어 있을 수 있다.
또한, 활성층(40)은 GaN, AlN, InN, InGaN, AlGaN 및 InAlGaN 중 1종 이상을 포함할 수 있으며, 바람직하게는 GaN 및 InGaN을 포함할 수 있다. 구체적으로, 활성층(40)은 활성층(40)을 구성하는 물질 중 에너지 밴드 갭이 작은 물질을 양자우물(quantum well)로 하고, 에너지 밴드 갭이 큰 물질을 양자장벽(quantum barrier)으로 구성할 수 있고, 또한, 활성층(40)은 다중양자우물(multi-quantum well, MQW) 또는 단일양자우물(single-quantum well, SQW) 구조를 가질 수 있다.
한편, 활성층(40)이 다중양자우물 구조를 가질 때, 20 ~ 50nm의 두께, 바람직하게는 23 ~ 30nm의 두께, 더욱 바람직하게는 23 ~ 27nm의 두께를 가질 수 있으며, 만일 두께가 20nm 미만이면 재결합이 많이 일어나지 않아 발광 효율 감소의 문제가 있을 수 있고, 50nm를 초과하면 발광된 빛의 광 흡수의 문제가 있을 수 있다.
다음으로, p-전극부 및 n-전극부에 적층되어 있는 p-형 반도체층(50)은 금속유기화학 기상증착법(metal organic chemical vapor deposition, MOCVD), 수소화물 기상 성장법(hydride vapor phase epitaxy, HVPE) 또는 분자선 성장법(molecular beamepitaxy, MBE), 금속 유기 화학 기상 성장법(metalorganic chemical vapor phase epitaxy, MOCVPE) 등을 사용하여 p-전극부 및 n-전극부에 적층되어 있는 활성층(40) 상부에 형성함으로서, 적층되어 있을 수 있다.
또한, p-형 반도체층(50)은 Ga, N 만으로 이루어진 물질 또는 Ga, N 이외의 In, Al 등 III족 또는 P, As, Sb등 V족이 함유된 물질을 포함할 수 있고, 바람직하게는 GaN, InN, AlN, InGaN, AlGaN, InAlGaN 및 AlInN 중 1종 이상을 포함할 수 있으며, 더욱 바람직하게는 GaN을 포함할 수 있다.
또한, p-형 반도체층(50)은 0.12 ~ 0.18㎛의 두께, 바람직하게는 0.135 ~ 0.165㎛의 두께, 더욱 바람직하게는 0.142 ~ 0.158㎛의 두께를 가질 수 있으며, 만일 두께가 0.12㎛ 미만이면 저항이 커져 오믹 저촉의 문제가 있을 수 있고, 0.180㎛를 초과하면 발광된 빛의 흡수로 효율의 문제가 있을 수 있다.
한편, p-전극부 및 n-전극부에 적층되어 있는 활성층(40)과 p-형 반도체층(50) 사이에는 전자차단층(electron blocking layer)(미도시)을 추가로 적층되어 있을 수 있다. 일례로서, 활성층(40) 상부에 전자차단층으로 AlGaN층을 적층시켜서 활성층(40)과 p-형 반도체층(50) 사이에서 재결합하지 않고 흘러가는 전자를 구속시켜 발광효율을 높이는 역할을 할 수 있다.
전자차단층의 두께는 목적하는 발광소자를 구현하기 위해 변경될 수 있으며,이에 따라 두께가 한정되지 않는다.
마지막으로, p-전극부에 적층되어 있는 p-전극(61) 및 n-전극부에 적층되어 있는 n-전극(62)은 각각 독립적으로 금속유기화학 기상증착법(metal organic chemical vapor deposition, MOCVD), 수소화물 기상 성장법(hydride vapor phase epitaxy, HVPE) 또는 분자선 성장법(molecular beamepitaxy, MBE), 금속 유기 화학 기상 성장법(metalorganic chemical vapor phase epitaxy, MOCVPE) 등, 바람직하게는 전자빔 증착기(e-beam evaporator)를 사용하여 p-전극부 및 n-전극부에 적층되어 있는 p-형 반도체층(50) 상부에 형성함으로서, 적층되어 있을 수 있다.
또한, p-전극(61) 및 n-전극(62)은 각각 독립적으로 In, Sn, Zn, Ga, Cd, Mg, Be, Ag, Mo, V, Cu, Ir, Rh, W, Co, Cr, Ni, Ti, Mn, La, Pd 및 Pt 중 1종 이상을 포함할 수 있으며, 바람직하게는 p-전극(61)은 산화인듐주석(indium tin oxide)층, 산화인듐아연(indium zinc oxide)층, 산화갈륨아연(gallium zinc oxide)층 및 산화알루미늄아연(aluminum zinc oxide)층 중 1종 이상을 포함할 수 있고, n-전극(62)은 니켈(Ni)층을 포함할 수 있고, 더욱 바람직하게는 p-전극(61)은 산화인듐주석(indium tin oxide)층을 포함할 수 있고, n-전극(62)은 팔라듐(Pd)을 함유하는 마이크로도트(microdot)가 매립된 니켈(Ni)층을 포함할 수 있다.
또한, p-전극(61) 및 n-전극(62)은 각각 독립적으로 0.16 ~ 0.24㎛의 두께, 바람직하게는 0.18 ~ 0.22㎛의 두께, 더욱 바람직하게는 0.19 ~ 0.21㎛의 두께를 가질 수 있으며, 만일 두께가 0.16㎛ 미만이면 저항이 커지는 문제가 있을 수 있고, 0.24㎛를 초과하면 빛의 흡수 문제가 있을 수 있다.
한편, n-전극(62)이 포함하는 팔라듐(Pd)을 함유하는 마이크로도트(microdot)가 매립된 니켈(Ni)층의 마이크로도트는 8 ~ 12㎛의 지름, 바람직하게는 9 ~ 11㎛의 지름을 가질 수 있고, 8 ~ 12nm의 두께, 바람직하게는 9 ~ 11nm의 두께를 가질 수 있다. 이 때, 마이크로도트는 니케층 전체 면적의 6 ~ 10%, 바람직하게는 7 ~ 9%로 매립되어 있을 수 있으며, 만일 매립 면적이 6 ~ 10% 범위를 초과하거나 미만이면 오믹 특성 및/또는 광 흡수율이 저하되는 문제가 있을 수 있다.
나아가, p-전극부와 n-전극부의 이격거리(a)는 20 ~ 300㎛일 수 있으며, 만일 거리(a)가 20㎛ 미만이면 전극의 손상이 일어나는 문제가 있을 수 있고, 300㎛를 초과하면 항복현상을 일으키는데 문제가 있을 수 있다.
이와 같은 이격거리(a)를 통해 n-형 반도체층(30)의 전부 또는 일부 영역을 제외하고는 p-전극부와 n-전극부는 비접촉될 수 있다. 달리 말하면, 각각의 p-전극부와 n-전극부는 인접 p-형 반도체층(50)으로 전류가 흐르는 것을 방지할 수 있으며, 결과적으로 접촉된 n-형 반도체층(30)의 일부 영역으로 전류가 흐를 수 있는 것이다.
한편, 본 발명의 발광소자(100)는 전기가 인가되면 n-전극(62)과 n-형 반도체층(30) 사이에는 항복 전도 채널(breakdown conducting channel)이 형성될 수 있다. 구체적으로, p-전극(61)에는 (-)전압을, n-전극(62)에는 (+) 전압을 걸어주어 전압을 높이면 (-) 전압이 걸린 전극 하단의 발광소자에 항복현상이 발생된다. 더욱 구체적으로, (-)전압을 걸어준 p-전극(61) 하단의 p-형 반도체층(50)과 그 하단의 n-형 반도체층(30) 사이에는 역방향 바이어스가 형성된다. 반면, (+) 전압을 걸어준 n-전극(62) 하단의 p-형 반도체층(50)과 그 하단의 n-형 반도체층(30) 사이에는 정방향 바이어스가 형성된다. 이 때, (-)전압을 걸어준 p-전극(61) 하단의 p-형 반도체층(50)와 그 하단의 n-형 반도체층(30) 사이에는 역방향 바이어스가 형성되므로 전류가 흐르지 않지만, 항복전압 이상으로 전압을 높여주면 항복(breakdown)이 발생한다. 이처럼, 본 발명의 발광소자(100)는 항복 현상을 이용하여 n-형 반도체층(30)까지 항복 전도 채널(Breakdown conducting channels)을 형성할 수 있는 것이다.
한편, 본 발명의 발광소자의 제조방법은 제1단계 내지 제4단계를 포함한다.
먼저, 본 발명의 발광소자의 제조방법의 제1단계는 기판, n-형 반도체층, 활성층 및 p-형 반도체층을 순차적으로 적층하여 발광소자 웨이퍼(wafer)를 제조할 수 있다.
본 발명의 발광소자의 제조방법의 기판은 특별히 제한하지 않고 당업계에서 발광소자 제조용으로 통상적으로 사용할 수 있는 기판을 사용할 수 있고, 바람직하게는 사파이어 기판, SiC, Si 기판, GaN 기판, InGaN 기판, AlGaN 기판, AlN 기판, Ga2O3 기판 또는 Si 기판을 사용할 수 있으며, 더욱 바람직하게는 사파이어 기판을 사용할 수 있다.
또한, 본 발명의 발광소자의 제조방법의 기판의 일면 또는 산화알루미늄(Al2O3)층, 탄화규소(SiC)층, 질화갈륨(GaN)층, 인듐갈륨질소(InGaN)층, 알루미늄갈륨질소(AlGaN)층, 질화알루미늄(AlN)층, 산화갈륨(Ga2O3)층 및 규소(Si)층 중 1종 이상이 형성되어 있을 수 있으며, 바람직하게는 도핑되지 않은 질화갈륨(GaN)층이 형성되어 있을 수 있다. 도핑되지 않은 질화갈륨이 기판의 일면에 형성될 때, 2.4 ~ 3.6㎛의 두께, 바람직하게는 2.7 ~ 3.3㎛의 두께, 더욱 바람직하게는 2.85 ~ 3.15㎛의 두께로 형성될 수 있다.
다만, 기판 및 도핑되지 않은 질화갈륨의 두께는 예시적 의미이지 목적하는 발광소자를 구현하기 위해 변경될 수 있으며, 상기 두께에 한정되는 것은 아니다.
본 발명의 발광소자의 제조방법의 n-형 반도체층은 금속유기화학 기상증착법(metal organic chemical vapor deposition, MOCVD), 수소화물 기상 성장법(hydride vapor phase epitaxy, HVPE) 또는 분자선 성장법(molecular beamepitaxy, MBE), 금속 유기 화학 기상 성장법(metalorganic chemical vapor phase epitaxy, MOCVPE) 등을 사용하여 기판 상부에 형성함으로서, 적층되어 있을 수 있다.
또한, 본 발명의 발광소자의 제조방법의 n-형 반도체층은 Ga, N 만으로 이루어진 물질 또는 Ga, N 이외의 In, Al 등 III족 또는 P, As, Sb등 V족이 함유된 물질을 사용할 수 있고, 바람직하게는 GaN, InN, AlN, InGaN, AlGaN, InAlGaN 및 AlInN 중 1종 이상을 사용할 수 있으며, 더욱 바람직하게는 GaN을 사용할 수 있다.
또한, 본 발명의 발광소자의 제조방법의 n-형 반도체층은 2 ~ 3㎛의 두께, 바람직하게는 2.25 ~ 2.75㎛의 두께, 더욱 바람직하게는 2.37 ~ 2.65㎛의 두께로 기판 일면에 적층되어 있을 수 있으며, 만일 두께가 2㎛ 미만이면 오믹접촉의 문제가 있을 수 있고, 3㎛를 초과하면 발광되는 빛이 재흡수 되는 문제가 있을 수 있다.
추가적으로, 본 발명의 발광소자의 제조방법의 제1단계에 있어서, n-형 반도체층을 기판 상부에 적층하기 전에, 버퍼층(미도시)을 추가로 적층되어 있을 수 있다. 일례로서, 기판 상부에 버퍼층으로 질화알루미늄층을 적층시켜 기판과 n-형 반도체층 사이의 격자불일치(lattice mismatch)를 줄여줄 수 있다.
본 발명의 발광소자의 제조방법의 활성층은 금속유기화학 기상증착법(metal organic chemical vapor deposition, MOCVD), 수소화물 기상 성장법(hydride vapor phase epitaxy, HVPE) 또는 분자선 성장법(molecular beamepitaxy, MBE), 금속 유기 화학 기상 성장법(metalorganic chemical vapor phase epitaxy, MOCVPE) 등을 사용하여 n-형 반도체층 상부에 형성함으로서, 적층되어 있을 수 있다.
또한, 본 발명의 발광소자의 제조방법의 활성층은 GaN, AlN, InN, InGaN, AlGaN 및 InAlGaN 중 1종 이상을 사용할 수 있으며, 바람직하게는 GaN 및 InGaN을 사용할 수 있다. 구체적으로, 활성층은 활성층을 구성하는 물질 중 에너지 밴드 갭이 작은 물질을 양자우물(quantum well)로 하고, 에너지 밴드 갭이 큰 물질을 양자장벽(quantum barrier)으로 구성할 수 있고, 또한, 활성층은 다중양자우물(multi-quantum well, MQW) 또는 단일양자우물(single-quantum well, SQW) 구조를 가질 수 있다.
또한, 본 발명의 발광소자의 제조방법의 활성층은 다중양자우물 구조를 가질 때, 20 ~ 50nm의 두께, 바람직하게는 23 ~ 30nm의 두께, 더욱 바람직하게는 23 ~ 27nm의 두께로 n-형 반도체층 일면에 적층되어 있을 수 있으며, 만일 두께가 20nm 미만이면 재결합이 많이 일어나지 않아 발광 효율 감소의 문제가 있을 수 있고, 50nm를 초과하면 발광된 빛의 광 흡수의 문제가 있을 수 있다.
본 발명의 발광소자의 제조방법의 p-형 반도체층은 금속유기화학 기상증착법(metal organic chemical vapor deposition, MOCVD), 수소화물 기상 성장법(hydride vapor phase epitaxy, HVPE) 또는 분자선 성장법(molecular beamepitaxy, MBE), 금속 유기 화학 기상 성장법(metalorganic chemical vapor phase epitaxy, MOCVPE) 등을 사용하여 활성층 상부에 형성함으로서, 적층되어 있을 수 있다.
또한, 본 발명의 발광소자의 제조방법의 p-형 반도체층은 Ga, N 만으로 이루어진 물질 또는 Ga, N 이외의 In, Al 등 III족 또는 P, As, Sb등 V족이 함유된 물질을 사용할 수 있고, 바람직하게는 GaN, InN, AlN, InGaN, AlGaN, InAlGaN 및 AlInN 중 1종 이상을 사용할 수 있으며, 더욱 바람직하게는 GaN을 사용할 수 있다.
또한, 본 발명의 발광소자의 제조방법의 p-형 반도체층은 0.12 ~ 0.18㎛의 두께, 바람직하게는 0.135 ~ 0.165㎛의 두께, 더욱 바람직하게는 0.142 ~ 0.158㎛의 두께의 두께로 활성층 일면에 적층되어 있을 수 있으며, 만일 두께가 0.12㎛ 미만이면 저항이 커져 오믹 저촉의 문제가 있을 수 있고, 0.180㎛를 초과하면 발광된 빛의 흡수로 효율의 문제가 있을 수 있다.
추가적으로, 본 발명의 발광소자의 제조방법의 제1단계에 있어서, p-형 반도체층을 활성층 상부에 적층하기 전에, 전자차단층이 추가로 적층되어 있을 수 있다. 일례로서, 활성층 상부에 전자차단층으로 AlGaN층을 적층시켜서 활성층과 p-형 반도체층 사이에서 재결합하지 않고 흘러가는 전자를 구속시켜 발광효율을 높이는 역할을 할 수 있다.
전자차단층의 두께는 목적하는 발광소자를 구현하기 위해 변경될 수 있으며, 이에 따라 두께가 한정되지 않는다.
다음으로, 본 발명의 발광소자의 제조방법의 제2단계는 발광소자 웨이퍼(wafer)의 활성층 및 p-형 반도체층의 일부영역을 에칭(etching)하여 서로 이격된 p-전극부 및 n-전극부를 형성할 수 있다.
또한, 상기 에칭에 있어서 n-형 반도체층의 일부영역이 추가적으로 에칭될 수 있다. 다만, 도 2에 도시되어 있듯이, n-형 반도체층은 완전히 에칭되어 서로 이격되지 않아, 에칭되지 않은 n-형 반도체층의 일부 영역으로 전류가 흐를 수 있다.
달리 말하면, 제2단계의 에칭에 의해 n-형 반도체층의 전부 또는 일부 영역을 제외하고는 p-전극부와 n-전극부는 비접촉될 수 있다. 달리 말하면, 각각의 p-전극부와 n-전극부는 인접 p-형 반도체층으로 전류가 흐르는 것을 방지할 수 있으며, 결과적으로 접촉된 n-형 반도체층의 일부 영역으로 전류가 흐를 수 있는 것이다.
제2단계의 에칭에 의한 p-전극부와 n-전극부의 이격거리(a)는 20 ~ 300㎛일 수 있으며, 만일 거리(a)가 20㎛ 미만이면 전극의 손상이 일어나는 문제가 있을 수 있고, 300㎛를 초과하면 항복현상을 일으키는데 문제가 있을 수 있다.
다음으로, 본 발명의 발광소자의 제조방법의 제3단계는 p-전극부의 p-형 반도체층 상부에 p-전극을 형성시킬 수 있다.
또한, 본 발명의 발광소자의 제조방법의 제4단계는 n-전극부의 p-형 반도체층 상부에 n-전극을 형성시킬 수 있다.
본 발명의 발광소자의 제조방법의 제3단계 및 제4단계는 동시에 진행될 수 있고, 제3단계가 먼저 진행되고 제4단계가 진행될 수도 있으며, 제4단계가 먼저 진행되고 제3단계가 진행될 수도 있다.
또한, 본 발명의 발광소자의 제조방법의 p-전극 및 n-전극은 각각 독립적으로 금속유기화학 기상증착법(metal organic chemical vapor deposition, MOCVD), 수소화물 기상 성장법(hydride vapor phase epitaxy, HVPE) 또는 분자선 성장법(molecular beamepitaxy, MBE), 금속 유기 화학 기상 성장법(metalorganic chemical vapor phase epitaxy, MOCVPE) 등, 바람직하게는 전자빔 증착기(e-beam evaporator)를 사용하여 독립적인 구조체, 바람직하게는 p-형 반도체층 상부에 형성시킬 수 있다.
또한, 본 발명의 발광소자의 제조방법의 제3단계의 p-전극 및 제4단계의 n-전극은 각각 독립적으로 In, Sn, Zn, Ga, Cd, Mg, Be, Ag, Mo, V, Cu, Ir, Rh, W, Co, Cr, Ni, Ti, Mn, La, Pd 및 Pt 중 1종 이상을 사용하여 형성할 수 있으며, 바람직하게는 p-전극(61)은 산화인듐주석(indium tin oxide)층, 산화인듐아연(indium zinc oxide)층, 산화갈륨아연(gallium zinc oxide)층 및 산화알루미늄아연(aluminum zinc oxide)층 중 1종 이상을 포함할 수 있고, n-전극(62)은 니켈(Ni)층을 포함할 수 있고, 더욱 바람직하게는 p-전극(61)은 산화인듐주석(indium tin oxide)층을 포함할 수 있고, n-전극(62)은 팔라듐(Pd)을 함유하는 마이크로도트(microdot)가 매립된 니켈(Ni)층을 포함할 수 있다
구체적으로, 본 발명의 발광소자의 제조방법의 제4단계는 제4-1단계 및 제4-2단계를 포함할 수 있다.
본 발명의 발광소자의 제조방법의 제4-1단계는 n-전극부의 p-형 반도체층 상부에 팔라듐을 마이크로도트 형태로 형성시킬 수 있다.
이 때, 마이크로도트는 8 ~ 12㎛의 지름, 바람직하게는 9 ~ 11㎛의 지름을 가질 수 있고, 8 ~ 12nm의 두께, 바람직하게는 9 ~ 11nm의 두께를 가질 수 있다.
또한, 마이크로도트를 형성하는 방법으로서, p-형 반도체층 상부에 팔라듐을 증착시킨 후, 리프트-오프(lift-off) 공정을 통해 마이크로도트를 형성할 수 있지만, 이에 한정되는 것은 아니다.
본 발명의 발광소자의 제조방법의 제4-2단계는 p-형 반도체층 상부에 마이크로도트가 내부에 매립되도록 니켈층을 형성시켜 n-전극을 형성시킬 수 있다.
이 때, 마이크로도트는 니케층 전체 면적의 6 ~ 10%, 바람직하게는 7 ~ 9%로 매립될 수 있으며, 만일 매립 면적이 6 ~ 10% 범위를 초과하거나 미만이면 오믹 특성 및/또는 광 흡수율이 저하되는 문제가 있을 수 있다.
한편, p-전극(61) 및 n-전극(62)은 각각 독립적으로 0.16 ~ 0.24㎛의 두께, 바람직하게는 0.18 ~ 0.22㎛의 두께, 더욱 바람직하게는 0.19 ~ 0.21㎛의 두께로 형성시킬 수 있으며, 만일 두께가 0.16㎛ 미만이면 저항이 커지는 문제가 있을 수 있고, 0.24㎛를 초과하면 빛의 흡수 문제가 있을 수 있다.
본 발명의 발광소자의 제조방법에 있어서, 제조된 발광소자에 전기가 인가되면 n-전극과 n-형 반도체층 사이에는 항복 전도 채널(breakdown conducting channel)이 형성될 수 있다. 이 때, 전기는 역전압(VR)을 인가하여 항복현상을 발생시켜 항복 전도 채널(breakdown conducting channel)이 형성될 수 있다.
구체적으로, p-전극에는 (-)전압을, n-전극에는 (+) 전압을 걸어주어 전압을 높이면 (-) 전압이 걸린 전극 하단의 발광소자에 항복현상이 발생된다. 더욱 구체적으로, (-)전압을 걸어준 p-전극 하단의 p-형 반도체층과 그 하단의 n-형 반도체층 사이에는 역방향 바이어스가 형성된다. 반면, (+) 전압을 걸어준 n-전극 하단의 p-형 반도체층과 그 하단의 n-형 반도체층 사이에는 정방향 바이어스가 형성된다. 이 때, (-)전압을 걸어준 p-전극 하단의 p-형 반도체층와 그 하단의 n-형 반도체층 사이에는 역방향 바이어스가 형성되므로 전류가 흐르지 않지만, 항복전압 이상으로 전압을 높여주면 항복(breakdown)이 발생한다. 이처럼, 제조된 발광소자는 항복 현상을 이용하여 n-형 반도체층까지 항복 전도 채널(Breakdown conducting channels)을 형성할 수 있는 것이다.
이상에서 본 발명에 대하여 구현예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명의 구현예를 한정하는 것이 아니며, 본 발명의 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 구현예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시예 1 : 발광소자의 제조
(1) 3um 두께의 사파이어 기판, 도핑되지 않은 GaN층, n-형 반도체층, 활성층, 전자차단층 및 p-형 반도체층을 순차적으로 적층하여 발광소자 웨이퍼(wafer)를 제조하였다.
이 때, 도핑되지 않은 GaN층은 3.0㎛의 두께로, n-형 반도체층은 GaN을 사용하여 2.5㎛의 두께로, 활성층은 다중양자우물(multi-quantum well, MQW)가지는 GaN/InGaN을 사용하여 25nm의 두께로, 전자차단층은 AlGaN을 사용하여 20nm의 두께로, p-형 반도체층은 GaN을 사용하여 0.15㎛의 두께로 적층하였다.
(2) 제조된 LED 웨이퍼에 Mesa 리소그래피(Lithography)를 시행한 후, ICP-RIE (inductive coupled plasma-reactive ion etching)(650 nm) 방법을 이용하여 도 2에 기재된 바와 같이 제조된 발광소자 웨이퍼(wafer)을 건식 에칭(etching)하여 서로 이격된 p-전극부 및 n-전극부를 형성하였다. 이 때, 이격거리는 20㎛이다.
(3) 이 후, 리소그래피(Lithography)를 시행하였고, 전자빔 증착기(e-beam evaporator)을 사용하여, p-전극부의 p-형 반도체층 상부에는 p-전극으로서 두께 200nm의 산화인듐주석(indium tin oxide, ITO)층을 형성시켰다.
(4) 또한, 전자빔 증착기(e-beam evaporator)을 사용하여, n-전극부의 p-형 반도체층 상부에 n-전극으로서 팔라듐을 증착시키고, 리프트-오프(lift-off) 공정을 통해 팔라듐은 마이크로도트 형태로 형성시켰다. 이 때, 마이크로도트는 10㎛의 지름, 10nm의 두께를 가졌다. 그 후, 마이크로도트가 내부에 매립되도록 두께 200nm의 니켈(Ni)층을 형성시켜 본 발명의 발광소자를 제조하였다. 이 때, 마이크로도트는 니켈층 전체 면적의 8%로 매립되었다.
(5) 파라미터 분석기(parameter analyzer)를 사용하여 80V를 초과하는 역전압(VR)을 전극에 걸어 본 발명의 발광소자에 항복현상이 일어나도록 함으로서 항복 전도 채널(breakdown conducting channel)을 형성하였다.
실시예 2 : 발광소자의 제조
실시예 1과 동일한 방법으로 발광소자를 제조하였다. 다만, 실시예 1과 달리 n-전극으로서 알루미늄을 증착시키고, 리프트-오프(lift-off) 공정을 통해 알루미늄은 마이크로도트 형태로 형성시켰다. 이 때, 마이크로도트는 10㎛의 지름, 10nm의 두께를 가졌다. 그 후, 마이크로도트가 내부에 매립되도록 두께 200nm의 니켈(Ni)층을 형성시켜 n-전극를 제조하였다. 이 때, 마이크로도트는 니켈층 전체 면적의 8%로 매립되었다.
비교예 1 : 발광소자의 제조
실시예 1과 동일한 방법으로 발광소자를 제조하였다. 다만, 실시예 1과 달리 n-전극으로서 니켈(Ni)만을 200nm의 두께로 증착하여 형성하여, 발광소자를 제조하였다.
실험예 1 : 전류-전압(I-V) 측정
probe station 장비를 사용하여, -10 ~ 10V의 범위에서 실시예 1 ~ 2 및 비교예 1에서 제조된 발광소자의 I-V 곡선을 측정하여, 도 3에 나타내었다.
도 3을 참조하면, Vf(@20mA)에서 실시예 1에서 제조된 발광소자는 3.8V, 실시예 2에서 제조된 발광소자는 4.8V, 비교예 1에서 제조된 발광소자는 5.8V로, 실시예 1에서 제조된 발광소자가 구동전압이 가장 낮은 것을 확인할 수 있었다. 이를 통해, 실시예 1에서 제조된 발광소자가 항복현상의 오믹 특성이 가장 우수함을 확인할 수 있었다.
또한, -10 ~ 10V의 범위에서 실시예 1 ~ 2 및 비교예 1에서 제조된 발광소자의 I-V 곡선을 로그스케일로 확인하여, 이를 도 4에 나타내었다.
도 4를 참조하면, 실시예 1에서 제조된 발광소자가 역전압에서 누설전류가 가장 적은 것을 확인할 수 있었다.
실험예 2 : 발광세기 측정
실시예 1 ~ 2 및 비교예 1에서 제조된 발광소자에 전류를 주입하고 optical spectrometer 장비를 사용하여 발광된 빛을 측정하여 도 5에 나타내었다.
도 5를 참조하면, 실시예 1에서 제조된 발광소자와 비교예 1에서 제조된 발광소자는 유사한 빛의 세기를 가짐을 확인할 수 있었다.
한편, 도 6은 실시예 2에서 제조된 발광소자의 스윕(sweep) 전후의 이미지를 나타낸 도면으로서, 스윕 후 발광소자에 손상이 가해져, 발광을 하지 않음을 확인할 수 있었다.
본 발명의 단순한 변형이나 변경은 이 분야의 통상의 지식을 가진 자에 의해서 용이하게 실시될 수 있으며, 이러한 변형이나 변경은 모두 본 발명의 영역에 포함되는 것으로 볼 수 있다.
Claims (10)
- 기판, 상기 기판의 상부에 형성된 n-형 반도체층, 상기 n-형 반도체층 상부에 서로 이격되어 형성된 p-전극부 및 n-전극부를 포함하고,
상기 p-전극부는 상기 n-형 반도체층 상부에 활성층, p-형 반도체층 및 p-전극이 순차적으로 적층되어 있고,
상기 n-전극부는 상기 n-형 반도체층 상부에 활성층, p-형 반도체층 및 n- 전극이 순차적으로 적층되어 있으며,
상기 p-전극은 산화인듐주석(indium tin oxide, ITO)층을 포함하고,
상기 n-전극은 내부에 팔라듐(Pd)을 함유하는 마이크로도트(microdot)가 매립된 니켈(Ni)층을 포함하며,
전기가 인가되면 상기 n-전극과 n-형 반도체층 사이에는 항복 전도 채널(breakdown conducting channel)이 형성되는 것을 특징으로 하는 발광소자.
- 삭제
- 제1항에 있어서,
상기 마이크로도트는 8 ~ 12㎛의 지름, 8 ~ 12nm의 두께를 가지고, 니켈층 전체 면적의 6 ~ 10%로 매립되는 것을 특징으로 하는 발광소자.
- 제1항에 있어서,
상기 p-전극부와 n-전극부의 이격거리는 20 ~ 300㎛인 것을 특징으로 하는 발광소자.
- 제1항에 있어서,
상기 기판의 일면 또는 양면에는 산화알루미늄(Al2O3)층, 탄화규소(SiC)층, 질화갈륨(GaN)층, 인듐갈륨질소(InGaN)층, 알루미늄갈륨질소(AlGaN)층, 질화알루미늄(AlN)층, 산화갈륨(Ga2O3)층 및 규소(Si)층 중 1종 이상이 형성되어 있는 것을 특징으로 하는 발광소자.
- 기판, n-형 반도체층, 활성층 및 p-형 반도체층을 순차적으로 적층하여 발광소자 웨이퍼(wafer)를 제조하는 제1단계;
상기 활성층 및 p-형 반도체층의 일부영역을 에칭(etching)하여 서로 이격된 p-전극부 및 n-전극부를 형성하는 제2단계;
상기 p-전극부의 p-형 반도체층 상부에 p-전극을 형성시키는 제3단계; 및
상기 n-전극부의 p-형 반도체층 상부에 n-전극을 형성시키는 제4단계; 를 포함하고,
상기 p-전극은 산화인듐주석(indium tin oxide, ITO)층을 포함하고,
상기 n-전극은 내부에 팔라듐(Pd)을 함유하는 마이크로도트(microdot)가 매립된 니켈(Ni)층을 포함하며,
전기가 인가되면 상기 n-전극과 n-형 반도체층 사이에는 항복 전도 채널(breakdown conducting channel)이 형성되는 것을 특징으로 하는 발광소자의 제조방법.
- 삭제
- 제6항에 있어서,
상기 제4단계는
상기 n-전극부의 p-형 반도체층 상부에 팔라듐을 마이크로도트 형태로 형성시키는 제4-1단계; 및
상기 p-형 반도체층 상부에 마이크로도트가 내부에 매립되도록 니켈층을 형성시켜 n-전극을 형성시키는 제4-2단계;
를 포함하는 것을 특징으로 하는 발광소자의 제조방법.
- 제6항에 있어서,
상기 마이크로도트는 8 ~ 12㎛의 지름, 8 ~ 12nm의 두께로 형성하고, 니켈층 전체 면적의 6 ~ 10%로 매립되는 것을 특징으로 하는 발광소자의 제조방법.
- 제6항에 있어서,
상기 p-전극부와 n-전극부의 이격거리는 20 ~ 300㎛인 것을 특징으로 하는 발광소자의 제조방법.
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